JP6378128B2 - 性能検証装置、システム、方法、およびコンピュータに当該方法を実行させるためのプログラム - Google Patents
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Description
ステップS250にて、マルチコア連携シミュレーションが実行される。たとえば、コア割当プランニングが行なわれる。より具体的には、SILS機能検証、SILS性能検証、PILS機能検証、PILS性能検証などが行なわれる。
図3を参照して、本実施の形態に係るシステムモデル300について説明する。図3は、システムモデル300の概要を表す図である。
実施例1は、以下に説明する一連の手順により、マルチコアで動作する並列化ソースコードを生成し、MILシミュレーションまたはSILシミュレーションにおいて機能検証を実施できる環境を提供する。この環境においては、モデルファイルからコーダによって生成される1つのソースプログラムが、複数のコアで共有され、実行される。
(手順1)CPU1は、PILシミュレーションの対象とするコード生成範囲が選択されて指定されたことを検知する。
(手順2)CPU1は、選択範囲内において並列化単位が指定されたことを検知する。
(手順3)CPU1は、並列化単位毎にコア割当が行なわれるコアが指定されたことを検知する。
(手順4)CPU1は、コア割当が行なわれた並列化単位間の実行順序制御の指定、ならびに、制御周期毎の周期先頭及び周期終了時のコア同期の指定を検知し、コードを生成する。
(手順5)CPU1は、モデルシミュレータ上のプラントモデルとマルチコア上のコントローラプログラムとを連携したPILシミュレーションにより、実行時間情報をモニタ8に表示する。
以下、図6から図11を参照して、モデル例を本実施の形態に係るシミュレーション環境に適用された場合について説明する。当該モデル例は、たとえば、MATLAB/Simulinkベースのモデル例である。
図6は、モデルからサブシステムを選択する態様を表わす図である。ある局面において、手順1に関し、たとえば、Simulink環境においては、Simulinkで提供されるSubsystemブロック機能等を用いることによって、コーダによるコード生成単位を指定することができる。
図8は、並列化単位を選択する場合における画面の表示状態を表わす図である。このフェーズでは、並列動作が可能な単位を分離し、分離した各々の単位にコア割当実行コードを生成するためのプレースホルダを設定する。プレースホルダとは、実際の内容を後から挿入できるように仮に確保される場所である。本実施の形態において、プレースホルダにコア割当制御コードを挿入するが、加えて、該当単位の計時コードを挿入してもよい。
図10は、並列化単位毎にコア割当を指定するための画面を表わしている(手順3)。手順3では、Simulinkで提供されるFromブロック機能等を用いることによって、各並列化単位に、コア識別指示を定義して接続する。Fromブロックには、接続されたEnabled Subsystemブロックを実行するコアは、コアの識別番号(たとえば、PE1,PE2等)で指定される。
図11は、コア割当が行なわれた並列化単位のマルチコア実行とPILシミュレーション用コードの生成のための画面を表わしている(手順4)。すなわち、手順4として、実行順序等を制御するための以下のような処理が行なわれる。
・処理(1):並列化単位の入力および出力の有無により、ブロック間の実行順序を制御するための待ち合わせコードを、宣言コード、終了コードとして生成するための処理。
・処理(2):複数コアで一制御周期相当のコード列を実行するための、開始と完了とを同期させるコードを生成するための処理。
・処理(3):並列化単位に相当するコード列を、指定コアで実行するための、実行コア判別真偽関数の関数定義コードを生成するための処理。
・処理(4):処理(3)の結果として生成される実行コア判別真偽関数の呼び出しコードを、手順2で用意されたプレースホルダに、コア割当制御コードとして生成するための処理。
・処理(5):処理(1)〜(4)が適用されたモデルファイルに対し、手順1で指定されたSubsystemについて、コーダがソースコードを生成する処理。
図13を参照して、別の局面における性能検証装置500の画面の表示態様について説明する。図13は、モニタ8が示す状態を表わす図である。
以下、実施例2について説明する。実施例1では、一制御周期に相当する、開始から最後の待ち合わせまでの全体が計測される。この態様以外に、別の局面において、制御周期内におけるコア毎の開始から、演算処理後の待ち合わせ開始までの時間を計測するようにソースコードを生成することもできる。その場合には、複数のコアのうち、処理時間が長くかかるコアを確認することができる。
・マルチコアマイコンでの、コントローラプログラムの各制御周期の実行時間、
・同じく、各制御周期における、コア毎の演算終了までの実行時間、
・同じく、各制御周期における、サブブロック毎の実行時間、
を表示することができる。
以下、実施例3について説明する。実施例1は、サンプリング周波数が一つである伝統的なシングルレート信号処理を例として、プラントモデルとマルチコアで実行されるコントローラのPILシミュレーション方式を説明した。複数のサンプリング周波数が混在するマルチレート信号処理では、それらのサンプリング周波数を、周波数逓倍として制御設計することがしばしば行われる。
以下、実施例4について説明する。以上の実施例において、PILシミュレーションにより取得した、コントローラプログラムの制御周期毎の実行時間は、コンピュータ上でのSILシミュレーションで使用してもよい。このとき、マルチコアプロセッサではプログラムを実行せずに、該当ブロックの実行時間として、PISシミュレーションにより取得した実行時間を参照する。この方法によれば、SILシミュレーションに比べてコントローラプログラムの制御時間の見積精度は向上し、マルチコアプロセッサとのPILシミュレーションに比べて高速シミュレーションが実現できる。
モデル設計されたコントローラによって生成されたコードを、複数のCPUコアに分割し、分割による通信オーバーヘッド等の影響を含めて評価して、コントローラプログラムを構成する各タスクのコアへの配分を計画することができる。
Claims (16)
- 制御システムの性能を検証するためのソースコードを生成するための性能検証装置であって、
表示装置と、
演算装置とを備え、
前記演算装置は、
前記表示装置に表示される制御システムのモデルから、マルチコアプロセッサにおいて実行されるプログラムのシミュレーションの対象となるコード生成範囲を選択するための選択手段と、
前記コード生成範囲に含まれる複数の処理のうち、並列処理の対象となる複数の並列実行単位の指定を受け付けるための指定手段と、
各前記並列実行単位と当該マルチコアプロセッサに含まれる各コアとの関連付けを行なうための割当手段と、
前記関連付けが行なわれた各前記並列実行単位の実行順序とコア間同期とを指定するための実行順序指定手段と、
各前記並列実行単位と前記実行順序とに基づいて、前記マルチコアプロセッサによる実行の対象となるソースコードを生成するための生成手段と、
前記生成されたソースコードをマルチコアプロセッサにおいて実行し、モデルシミュレータにおいて実行するプラントモデルと連携シミュレーションを行うための通信手段と、
前記連携シミュレーションにおいて、マルチコアプロセッサにおいて実行されるプログラムの実行時間を計測するための測定手段とを含む、性能検証装置。 - 前記ソースコードは、各コアの識別情報と、各コアによる処理の対象として当該コアに関連付けられた処理ブロックとを含む、請求項1に記載の性能検証装置。
- 前記生成手段は、各前記コアに共通なソースコードを生成する、請求項1または2に記載の性能検証装置。
- 前記マルチコアプロセッサと通信するための入出力装置をさらに備え、
前記表示装置は、前記マルチコアプロセッサによる前記ソースコードの実行結果を表示する、請求項1または2に記載の性能検証装置。 - 前記指定手段は、前記複数の処理のうち依存関係にある2つ以上の処理を並列処理の対象から除外するように構成されている、請求項1または2に記載の性能検証装置。
- 制御システムの性能を検証するためのシステムであって、
請求項1または2に記載の装置と、
マルチコアプロセッサとを備え、
前記装置は、生成されたソースコードを前記マルチコアプロセッサに出力するための出力部を備え、
前記ソースコードは、前記マルチコアプロセッサに含まれる各前記コアに入力される、システム。 - コンピュータが、制御システムの性能を検証するためのソースコードを生成するための方法であって、
制御システムのモデルから、マルチコアプロセッサにおいて実行されるプログラムのシミュレーションの対象となるコード生成範囲の選択を受け付けるステップと、
前記コード生成範囲に含まれる複数の処理のうち、並列処理の対象となる複数の並列実行単位の指定を受け付けるステップと、
各前記並列実行単位と当該マルチコアプロセッサに含まれる各コアとの関連付けを行なうステップと、
前記関連付けが行なわれた各前記並列実行単位の実行順序とコア間同期とを指定するステップと、
各前記並列実行単位と前記実行順序とに基づいて、前記マルチコアプロセッサによる実行の対象となるソースコードを生成するステップと、
前記生成されたソースコードをマルチコアプロセッサにおいて実行し、モデルシミュレータにおいて実行するプラントモデルと連携シミュレーションを行うために通信するステップと、
前記連携シミュレーションにおいて、マルチコアプロセッサにおいて実行されるプログラムの実行時間を計測するステップとを含む、方法。 - 前記ソースコードは、各コアの識別情報と、各コアによる処理の対象として当該コアに関連付けられた処理ブロックとを含む、請求項7に記載の方法。
- 前記ソースコードを生成するステップは、各前記コアに共通なソースコードを生成するステップを含む、請求項7または8に記載の方法。
- 前記マルチコアプロセッサと通信するステップと、
前記マルチコアプロセッサによる前記ソースコードの実行結果を表示するステップとをさらに備える、請求項7または8に記載の方法。 - 前記指定するステップは、前記複数の処理のうち依存関係にある2つ以上の処理を並列処理の対象から除外するステップを含む、請求項7または8に記載の方法。
- コンピュータに、制御システムの性能を検証するためのソースコードを生成するための方法を実行させるためのプログラムであって、前記プログラムは前記コンピュータに、
制御システムのモデルから、マルチコアプロセッサにおいて実行されるプログラムのシミュレーションの対象となるコード生成範囲の選択を受け付けるステップと、
前記コード生成範囲に含まれる複数の処理のうち、並列処理の対象となる複数の並列実行単位の指定を受け付けるステップと、
各前記並列実行単位と当該マルチコアプロセッサに含まれる各コアとの関連付けを行なうステップと、
前記関連付けが行なわれた各前記並列実行単位の実行順序とコア間同期とを指定するステップと、
各前記並列実行単位と前記実行順序とに基づいて、前記マルチコアプロセッサによる実行の対象となるソースコードを生成するステップと、
前記生成されたソースコードをマルチコアプロセッサにおいて実行し、モデルシミュレータにおいて実行するプラントモデルと連携シミュレーションを行うために通信するステップと、
前記連携シミュレーションにおいて、マルチコアプロセッサにおいて実行されるプログラムの実行時間を計測するステップとを実行させる、プログラム。 - 前記ソースコードは、各コアの識別情報と、各コアによる処理の対象として当該コアに関連付けられた処理ブロックとを含む、請求項12に記載のプログラム。
- 前記ソースコードを生成するステップは、各前記コアに共通なソースコードを生成するステップを含む、請求項12または13に記載のプログラム。
- 前記マルチコアプロセッサと通信するステップと、
前記マルチコアプロセッサによる前記ソースコードの実行結果を表示するステップとをさらに実行させる、請求項12または13に記載のプログラム。 - 前記指定するステップは、前記複数の処理のうち依存関係にある2つ以上の処理を並列処理の対象から除外するステップを含む、請求項12または13に記載のプログラム。
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JP6890460B2 (ja) * | 2017-04-27 | 2021-06-18 | 日立Astemo株式会社 | 車両制御システム検証手法および検証装置および制御装置 |
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JP7225064B2 (ja) * | 2019-09-12 | 2023-02-20 | 株式会社日立ソリューションズ | シミュレーション方法およびシミュレーションプログラム |
JP7441861B2 (ja) * | 2020-01-09 | 2024-03-01 | 日立Astemo株式会社 | 演算装置及び検査方法 |
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US20220075349A1 (en) * | 2020-09-08 | 2022-03-10 | Delta Tau Data Systems, Inc. | Method and apparatus for multi-core processor management in a motion control system |
KR102387137B1 (ko) * | 2020-12-23 | 2022-04-15 | 재단법인대구경북과학기술원 | 전자식 변속 제어기의 고장 검출 시스템 |
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US7222218B2 (en) * | 2002-10-22 | 2007-05-22 | Sun Microsystems, Inc. | System and method for goal-based scheduling of blocks of code for concurrent execution |
US8219378B1 (en) * | 2007-09-28 | 2012-07-10 | The Mathworks, Inc. | Automatic numerical simulation of processor environment |
US8694293B2 (en) * | 2008-06-30 | 2014-04-08 | Toyota Technical Development Corporation | Simulation support method, computer-readable storage medium storing simulation support program, and simulation support apparatus |
US9459890B2 (en) * | 2008-07-10 | 2016-10-04 | Mentor Graphics Corporation | Controlling real time during embedded system development |
WO2010060084A2 (en) * | 2008-11-24 | 2010-05-27 | Intel Corporation | Systems, methods, and apparatuses to decompose a sequential program into multiple threads, execute said threads, and reconstruct the sequential execution |
JP5412305B2 (ja) | 2010-01-27 | 2014-02-12 | 株式会社日立アドバンストデジタル | モデルベースの性能予測システム |
WO2011104824A1 (ja) * | 2010-02-23 | 2011-09-01 | 富士通株式会社 | マルチコアプロセッサシステム、制御プログラム、および制御方法 |
JP5755103B2 (ja) * | 2011-10-18 | 2015-07-29 | 住友重機械工業株式会社 | ブロック線図処理装置およびブロック線図の処理方法 |
US9251308B2 (en) * | 2012-07-23 | 2016-02-02 | International Business Machines Corporation | Simulation method, system, and program |
JP2014102734A (ja) * | 2012-11-21 | 2014-06-05 | Renesas Electronics Corp | 性能検証プログラム、性能検証方法及び性能検証装置 |
EP2778915A1 (de) * | 2013-03-13 | 2014-09-17 | Siemens Aktiengesellschaft | Verfahren zum Betrieb einer Industriesteuerung und Industriesteuerung |
EP2940586B1 (en) * | 2014-04-29 | 2023-03-01 | Hitachi, Ltd. | Method and system for testing control software of a controlled system |
JP6427054B2 (ja) * | 2015-03-31 | 2018-11-21 | 株式会社デンソー | 並列化コンパイル方法、及び並列化コンパイラ |
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