JP6367591B2 - Data strobe edge detection circuit, data strobe processing circuit, and data read circuit - Google Patents
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Description
本発明は、データストローブ信号のエッジを検出する技術に関する。 The present invention relates to a technique for detecting an edge of a data strobe signal.
従来から記憶装置に関して様々な技術が提案されている。特許文献１及び２には、ＤＤＲ（Double Data Rate）型のＳＤＲＡＭ (Synchronous Dynamic Random Access Memory) に関する技術が開示されている。ＤＤＲ型のＳＤＲＡＭに関する規格としては、ＤＤＲ２、ＤＤＲ３、ＤＤＲ４、ＬＰＤＤＲ（Low Power Double Data Rate）等が知られている。ＬＰＤＤＲは「モバイルＤＤＲ」とも呼ばれる。
Conventionally, various technologies have been proposed for storage devices.
さて、ＤＤＲ型のＳＤＲＡＭなどのように、データ線及びデータストローブ線が接続された記憶装置からデータが読み出される際には、データストローブ線のデータストローブ信号が使用されてデータ線に出力されるリードデータが取得される。このような場合には、データストローブ信号を使用してリードデータを適切に取得することが望まれる。 When data is read from a storage device to which the data line and the data strobe line are connected, such as a DDR type SDRAM, the data strobe signal of the data strobe line is used and read out to the data line. Data is acquired. In such a case, it is desired to appropriately acquire read data using the data strobe signal.
そこで、本発明は上述の点に鑑みて成されたものであり、データストローブ信号を使用してリードデータを適切に取得することが可能な技術を提供することを目的とする。 Therefore, the present invention has been made in view of the above points, and an object thereof is to provide a technique capable of appropriately acquiring read data using a data strobe signal.
上記課題を解決するため、本発明に係るデータストローブエッジ検出回路の一態様は、記憶装置に接続されたデータ線に当該記憶装置からリードデータが出力される際の、当該記憶装置に接続されたデータストローブ線のデータストローブ信号のライズエッジとフォールエッジを別々に検出するデータストローブエッジ検出回路であって、前記データストローブ信号をオーバーサンプリングする第１サンプリング回路と、クロック信号の複数サイクル分の第１単位期間ごとに、当該第１単位期間において前記第１サンプリング回路で得られた第１所定数の第１サンプル値を第１選択対象単位として保持する第１選択対象単位保持回路と、前記第１選択対象単位ごとに、当該第１選択対象単位から、前記第１所定数よりも小さい第２所定数の第１サンプル値から成るエッジ検出単位を選択するエッジ検出単位決定回路と、前記エッジ検出単位ごとに、当該エッジ検出単位に基づいて前記データストローブ信号のライズエッジとフォールエッジを別々に検出する第１エッジ検出回路とを備える。 In order to solve the above problems, an aspect of the data strobe edge detection circuit according to the present invention is connected to the storage device when read data is output from the storage device to a data line connected to the storage device. A data strobe edge detection circuit for separately detecting a rise edge and a fall edge of a data strobe signal of a data strobe line, a first sampling circuit for oversampling the data strobe signal, and a first for a plurality of cycles of a clock signal A first selection target unit holding circuit for holding a first predetermined number of first sample values obtained by the first sampling circuit in the first unit period as a first selection target unit for each unit period; For each selection target unit, a second predetermined number of second predetermined numbers smaller than the first predetermined number from the first selection target unit. An edge detecting unit determining circuit for selecting edge detection unit consisting of sample values, wherein each edge detecting unit, a first edge detection to detect separately rise edge and fall edge of the data strobe signal based on the edge detection unit and a circuit.
また、本発明に係るデータストローブエッジ検出回路の一態様では、前記エッジ検出単位決定回路は、前記第１選択対象単位に含まれるグリッジを除去し、グリッジが除去された前記第１選択対象単位から前記エッジ検出単位を選択する。 Also, in one aspect of the data strobe edge detection circuit according to the present invention, the edge detection unit determination circuit removes a glitch included in the first selection target unit, and removes the glitch from the first selection target unit. The edge detection unit is selected.
また、本発明に係るデータストローブエッジ検出回路の一態様では、前記エッジ検出単位は、前記第１所定数よりも小さい第３所定数の第１サンプル値から成るライズエッジ検出単位と、当該第３所定数の第１サンプル値から成るフォールエッジ検出単位とを含み、前記第１エッジ検出回路は、前記ライズエッジ検出単位ごとに、当該ライズエッジ検出単位に基づいて、前記データストローブ信号のライズエッジを検出するライズエッジ検出回路と、前記フォールエッジ検出単位ごとに、当該フォールエッジ検出単位に基づいて、前記データストローブ信号のフォールエッジを検出するフォールエッジ検出回路とを有する。 In one aspect of the data strobe edge detection circuit according to the present invention, the edge detection unit includes a rise edge detection unit composed of a third predetermined number of first sample values smaller than the first predetermined number, and the third edge detection unit. A fall edge detection unit composed of a predetermined number of first sample values, wherein the first edge detection circuit determines a rise edge of the data strobe signal for each rise edge detection unit based on the rise edge detection unit. A rise edge detection circuit for detecting, and a fall edge detection circuit for detecting a fall edge of the data strobe signal based on the fall edge detection unit for each fall edge detection unit.
また、本発明に係るデータストローブエッジ検出回路の一態様では、前記データストローブ信号では、ローレベルに続いて不定となり、前記フォールエッジ検出回路は、前記フォールエッジ検出単位ごとに、当該フォールエッジ検出単位を構成する前記第３所定数の第１サンプル値のサンプリングタイミングにそれぞれ対応する複数のビットから成るエッジデータを生成し、前記エッジデータでは、当該エッジデータを構成する複数のビットをサンプリングタイミングの順で見た場合に、当該エッジデータに対応する前記フォールエッジ検出単位において１”から“０”に変化するタイミングで第１論理値を示し、それ以外のタイミングで第２論理値を示し、前記フォールエッジ検出回路は、前記エッジデータを構成する複数のビットをサンプリングタイミングの順で見た場合に、前記第１論理値が最初に現れるタイミングよりも後方のタイミングから最後までをすべて前記第２論理値とするフィルタ処理を当該エッジデータに行う。 Also, in one aspect of the data strobe edge detection circuit according to the present invention, the data strobe signal becomes indefinite following a low level, and the fall edge detection circuit performs the fall edge detection unit for each fall edge detection unit. Edge data consisting of a plurality of bits respectively corresponding to the sampling timings of the third predetermined number of first sample values constituting the edge data is generated, and in the edge data, the plurality of bits constituting the edge data are represented in the order of the sampling timing. In the fall edge detection unit corresponding to the edge data, the first logic value is indicated at a timing when it changes from “1” to “0”, and the second logic value is indicated at other timings. The edge detection circuit samples a plurality of bits constituting the edge data. When viewed in the order of the ring timing, it performs a filtering process in which the first logic value to all from the rear timing than the first occurrence timing to end the second logic value to the edge data.
また、本発明に係るデータストローブ処理回路の一態様は、上記のデータストローブエッジ検出回路と、前記第１エッジ検出回路でのエッジ検出結果に基づいて、前記エッジ検出単位決定回路が前記第１選択対象単位から前記エッジ検出単位を選択する範囲を調整する制御回路とを備える。 According to another aspect of the data strobe processing circuit of the present invention, the edge detection unit determination circuit performs the first selection based on the data strobe edge detection circuit and an edge detection result in the first edge detection circuit. And a control circuit for adjusting a range for selecting the edge detection unit from the target unit.
また、本発明に係るデータストローブ処理回路の一態様では、前記制御回路は、前記第１エッジ検出回路でのエッジ検出結果に基づいて、前記エッジ検出単位決定回路が前記第１選択対象単位から前記エッジ検出単位を選択する範囲と、前記第１選択対象単位保持回路での前記第１単位期間のタイミングとを調整する。 Further, in one aspect of the data strobe processing circuit according to the present invention, the control circuit is configured such that the edge detection unit determination circuit is configured to change the first selection target unit from the first selection target unit based on an edge detection result in the first edge detection circuit. The range for selecting the edge detection unit and the timing of the first unit period in the first selection target unit holding circuit are adjusted.
また、本発明に係るデータストローブ処理回路の一態様は、上記のデータストローブエッジ検出回路と、前記データストローブエッジ検出回路を制御し、前記記憶装置にリードコマンドを出力する制御回路とを備え、前記制御回路は、前記第１エッジ検出回路でのエッジ検出結果に基づいて、前記リードコマンドの出力から前記データストローブ信号のエッジの入力までの遅延時間を求めて、当該遅延時間に基づいて、前記エッジ検出単位決定回路が前記第１選択対象単位から前記エッジ検出単位を選択する範囲を調整する。 An aspect of the data strobe processing circuit according to the present invention includes the data strobe edge detection circuit described above, and a control circuit that controls the data strobe edge detection circuit and outputs a read command to the storage device, The control circuit obtains a delay time from the output of the read command to the input of the edge of the data strobe signal based on the edge detection result in the first edge detection circuit, and based on the delay time, the edge A detection unit determination circuit adjusts a range in which the edge detection unit is selected from the first selection target units.
また、本発明に係るデータストローブ処理回路の一態様では、前記制御回路は、前記遅延時間に基づいて、前記エッジ検出単位決定回路が前記第１選択対象単位から前記エッジ検出単位を選択する範囲と、前記第１選択対象単位保持回路での前記第１単位期間のタイミングとを調整する。 In one aspect of the data strobe processing circuit according to the present invention, the control circuit includes a range in which the edge detection unit determination circuit selects the edge detection unit from the first selection target unit based on the delay time. The timing of the first unit period in the first selection target unit holding circuit is adjusted.
また、本発明に係るデータリード回路の一態様は、上記のデータストローブエッジ検出回路と、前記記憶装置に接続された前記データ線に当該記憶装置から出力される、前記データストローブ信号のライズエッジに対応するライズ側のリードデータ及び当該データストローブ信号のフォールエッジに対応するフォール側のリードデータを別々に取得するリードデータ取得回路とを備え、前記リードデータ取得回路は、前記記憶装置から前記データ線にリードデータが出力される際の当該データ線のデータ信号をオーバーサンプリングする第２サンプリング回路と、クロック信号の複数サイクル分の第２単位期間ごとに、当該第２単位期間において前記第２サンプリング回路で得られた前記第１所定数の第２サンプル値を第２選択対象単位として保持する第２選択対象単位保持回路と、前記第２選択対象単位ごとに、当該第２選択対象単位から、前記第２所定数の第２サンプル値から成るデータ処理単位を選択するデータ処理単位決定回路と、前記データ処理単位ごとに、当該データ処理単位に基づいて、前記データ信号が示すライズ側のリードデータ及びフォール側のリードデータを別々に取得するデータ取得回路とを有し、前記データ取得回路は、前記データ処理単位を構成する前記第２所定数の第２サンプル値のうち、当該データ処理単位に対応する前記エッジ検出単位に基づいて前記第１エッジ検出回路が検出したエッジのタイミングに対応する第２サンプル値を、前記データ信号が示す値として取得する。
According to another aspect of the data read circuit of the present invention, the rising edge of the data strobe signal output from the storage device to the data strobe edge detection circuit and the data line connected to the storage device is provided. A read data acquisition circuit that separately acquires corresponding rise-side read data and fall-side read data corresponding to the fall edge of the data strobe signal, and the read data acquisition circuit includes the data line from the storage device. A second sampling circuit for oversampling the data signal of the data line when read data is output to the second sampling period, and the second sampling circuit in the second unit period for every second unit period for a plurality of cycles of the clock signal. The first predetermined number of second sample values obtained in
また、本発明に係るデータリード回路の一態様では、前記エッジ検出単位決定回路は、前記第１選択対象単位に含まれるグリッジを除去し、グリッジが除去された前記第１選択対象単位から前記エッジ検出単位を選択し、前記データ処理単位決定回路は、前記第２選択対象単位に含まれるグリッジを除去し、グリッジが除去された前記第２選択対象単位から前記データ処理単位を選択する。 Also, in one aspect of the data read circuit according to the present invention, the edge detection unit determination circuit removes a glitch included in the first selection target unit, and the edge from the first selection target unit from which the glitch has been removed. The detection unit is selected, and the data processing unit determination circuit removes the glitch included in the second selection target unit, and selects the data processing unit from the second selection target unit from which the glitch has been removed.
また、本発明に係るデータリード回路の一態様では、前記エッジ検出単位は、前記第１所定数よりも小さい第３所定数の第１サンプル値から成るライズエッジ検出単位と、当該第３所定数の第１サンプル値から成るフォールエッジ検出単位とを含み、前記第１エッジ検出回路は、前記ライズエッジ検出単位ごとに、当該ライズエッジ検出単位に基づいて、前記データストローブ信号のライズエッジを検出するライズエッジ検出回路と、前記フォールエッジ検出単位ごとに、当該フォールエッジ検出単位に基づいて、前記データストローブ信号のフォールエッジを検出するフォールエッジ検出回路とを有し、前記データ処理単位は、前記第３所定数の第２サンプル値から成るライズ側データ処理単位と、前記第３所定数の第２サンプル値から成るフォール側データ処理単位とを含み、前記データ取得回路は、前記ライズ側データ処理単位を構成する前記第３所定数の第２サンプル値のうち、当該ライズ側データ処理単位に対応する前記ライズエッジ検出単位に基づいて前記ライズエッジ検出回路が検出したライズエッジのタイミングに対応する第２サンプル値を、前記データ信号が示す、当該ライズエッジに対応するライズ側のリードデータとして取得するライズ側データ取得回路と、前記フォール側データ処理単位を構成する前記第３所定数の第２サンプル値のうち、当該フォール側データ処理単位に対応する前記フォールエッジ検出単位に基づいて前記フォールエッジ検出回路が検出したフォールエッジに対応する第２サンプル値を、前記データ信号が示す、当該フォールエッジに対応するフォール側のリードデータとして取得するフォール側データ取得回路とを有する。 In one aspect of the data read circuit according to the present invention, the edge detection unit includes a rise edge detection unit composed of a third predetermined number of first sample values smaller than the first predetermined number, and the third predetermined number. The first edge detection circuit detects a rise edge of the data strobe signal for each rise edge detection unit based on the rise edge detection unit. A rise edge detection circuit; and a fall edge detection circuit that detects a fall edge of the data strobe signal based on the fall edge detection unit for each fall edge detection unit. 3 Rise-side data processing units composed of a predetermined number of second sample values and the third predetermined number of second sample values. A fall-side data processing unit, and the data acquisition circuit detects the rise edge corresponding to the rise-side data processing unit among the third predetermined number of second sample values constituting the rise-side data processing unit. A rise-side data acquisition circuit that acquires a second sample value corresponding to the rise edge timing detected by the rise edge detection circuit based on a unit as read data on the rise side corresponding to the rise edge indicated by the data signal And the fall edge detection circuit detects the fall edge detection circuit based on the fall edge detection unit corresponding to the fall side data processing unit among the third predetermined number of second sample values constituting the fall side data processing unit. The fall edge in which the data signal indicates a second sample value corresponding to the edge Obtaining a corresponding fall of the lead data and a fall side data acquisition circuit.
また、本発明に係るデータリード回路の一態様では、前記データストローブエッジ検出回路及び前記リードデータ取得回路を制御する制御回路がさらに設けられ、前記制御回路は、前記第１エッジ検出回路でのエッジ検出結果に基づいて、前記エッジ検出単位決定回路が前記第１選択対象単位から前記エッジ検出単位を選択する範囲と、前記データ処理単位決定回路が前記第２選択対象単位から前記データ処理単位を選択する範囲とを調整する。 In one aspect of the data read circuit according to the present invention, a control circuit for controlling the data strobe edge detection circuit and the read data acquisition circuit is further provided, and the control circuit includes an edge in the first edge detection circuit. Based on a detection result, a range in which the edge detection unit determination circuit selects the edge detection unit from the first selection target unit, and the data processing unit determination circuit selects the data processing unit from the second selection target unit. To adjust the range.
また、本発明に係るデータリード回路の一態様では、前記制御回路は、前記第１エッジ検出回路でのエッジ検出結果に基づいて、前記エッジ検出単位決定回路が前記第１選択対象単位から前記エッジ検出単位を選択する範囲と、前記第１選択対象単位保持回路での前記第１単位期間のタイミングと、前記データ処理単位決定回路が前記第２選択対象単位から前記データ処理単位を選択する範囲と、前記第２選択対象単位保持回路での前記第２単位期間のタイミングとを調整する。 Also, in one aspect of the data read circuit according to the present invention, the control circuit is configured such that the edge detection unit determination circuit determines whether the edge is detected from the first selection target unit based on an edge detection result in the first edge detection circuit. A range for selecting a detection unit, a timing of the first unit period in the first selection target unit holding circuit, and a range for the data processing unit determination circuit to select the data processing unit from the second selection target unit The timing of the second unit period in the second selection target unit holding circuit is adjusted.
また、本発明に係るデータリード回路の一態様では、前記データストローブエッジ検出回路及び前記リードデータ取得回路を制御する制御回路をさらに備え、前記データ取得回路は、前記データ処理単位に基づいて前記データ信号のエッジを検出する第２エッジ検出回路をさらに有し、前記制御回路は前記記憶装置にリードコマンドを出力し、前記制御回路は、前記第１エッジ検出回路でのエッジ検出結果に基づいて、前記リードコマンドの出力から前記データストローブ信号のエッジの入力までの第１遅延時間を求めて、当該第１遅延時間に基づいて、前記エッジ検出単位決定回路が前記第１選択対象単位から前記エッジ検出単位を選択する範囲を調整し、前記制御回路は、前記第２エッジ検出回路でのエッジ検出結果に基づいて、前記リードコマンドの出力から前記データ信号のエッジの入力までの第２遅延時間を求めて、当該第２遅延時間に基づいて、前記データ処理単位決定回路が前記第２選択対象単位から前記データ処理単位を選択する範囲を調整する。
In one aspect of the data read circuit according to the present invention, the data read circuit further includes a control circuit that controls the data strobe edge detection circuit and the read data acquisition circuit, wherein the data acquisition circuit is based on the data processing unit. A second edge detection circuit for detecting an edge of the signal; the control circuit outputs a read command to the storage device; and the control circuit is based on an edge detection result in the first edge detection circuit, A first delay time from the output of the read command to the input of the edge of the data strobe signal is obtained, and based on the first delay time, the edge detection unit determination circuit detects the edge from the first selection target unit. The control circuit adjusts a unit selection range, and the control circuit performs the reset based on an edge detection result in the second edge detection circuit. A second delay time from the output of the command to the input of the edge of the data signal, and based on the second delay time, the data processing unit determination circuit determines the data processing unit from the second selection target unit. Adjust the selection range.
また、本発明に係るデータリード回路の一態様では、前記制御回路は、前記第１遅延時間に基づいて、前記エッジ検出単位決定回路が前記第１選択対象単位から前記エッジ検出単位を選択する範囲と、前記第１選択対象単位保持回路での前記第１単位期間のタイミングとを調整し、前記第２遅延時間に基づいて、前記データ処理単位決定回路が前記第２選択対象単位から前記データ処理単位を選択する範囲と、前記第２選択対象単位保持回路での前記第２単位期間のタイミングとを調整する。 In one aspect of the data read circuit according to the present invention, the control circuit includes a range in which the edge detection unit determination circuit selects the edge detection unit from the first selection target unit based on the first delay time. And the timing of the first unit period in the first selection target unit holding circuit, and based on the second delay time, the data processing unit determination circuit starts the data processing from the second selection target unit. The unit selection range and the timing of the second unit period in the second selection target unit holding circuit are adjusted.
また、本発明に係るデータリード回路の一態様では、前記データストローブエッジ検出回路と前記リードデータ取得回路とは互いに同じ回路構成を有している。 In one aspect of the data read circuit according to the present invention, the data strobe edge detection circuit and the read data acquisition circuit have the same circuit configuration.
本発明によれば、データストローブ信号を使用してデータ信号が示す値を適切に取得することができる。 According to the present invention, it is possible to appropriately acquire the value indicated by the data signal using the data strobe signal.
図１は実施の形態に係る半導体記憶装置１の構成を示す図である。本実施の形態に係る半導体記憶装置１は、記憶装置２と、当該記憶装置２を制御する制御装置３とを備えている。記憶装置２は、例えばＤＤＲ型のＳＤＲＡＭである。制御装置３は、例えばＡＳＩＣ（application specific integrated circuit）で構成されている。記憶装置２と制御装置３は一つのパッケージに収められても良いし、別々のパッケージに収められても良い。後者の場合には、記憶装置２と制御装置３は例えばプリント基板上に搭載されて、当該プリント基板上の配線によって互いに接続される。制御装置３は、記憶装置２に対してデータを書き込み、記憶装置２からデータを読み出す。制御装置３と記憶装置２とは、様々な信号線ＳＬによって互いに接続されており、当該信号線ＳＬを使用して信号のやり取りを行う。信号線ＳＬの種類としては、データ線、データストローブ線、クロック線、アドレス線等が存在する。
FIG. 1 is a diagram showing a configuration of a
制御装置３は、図２に示されるように、クロック生成回路４と、記憶装置３からデータを読み出すデータリード回路５とを備えている。クロック生成回路４は、差動信号を構成する、互いに相補的な２つのクロック信号ＣＬＫ，ＣＬＢを生成して記憶装置２に出力する。クロック信号ＣＬＫはデータリード回路５にも出力される。またクロック生成回路４は、制御装置３の内部で使用されるＰ（≧２）個の内部クロック信号ＣＬＫ２[０]〜ＣＬＫ２[Ｐ−１]（内部クロック信号ＣＬＫ２[Ｐ−１：０]）を生成して出力する。Ｐ個の内部クロック信号ＣＬＫ２[０]〜ＣＬＫ２[Ｐ−１]は互いに位相が異なっており、データリード回路５で使用される。内部クロック信号ＣＬＫ２[０]〜ＣＬＫ２[Ｐ−１]のそれぞれの周波数は、クロック信号ＣＬＫ，ＣＬＫＢの周波数の２倍となっている。クロック信号ＣＬＫ，ＣＬＫＢの周波数は例えば１ＧＨｚ程度となっている。
As shown in FIG. 2, the
データリード回路５は、クロック信号ＣＬＫに同期して動作を行う。データリード回路５は記憶装置２に対してリードコマンドＲＤＣを出力する。
The data read
記憶装置２は、クロック信号ＣＬＫ，ＣＬＫＢに同期して動作を行う。記憶装置２は、データリード回路５からリードコマンドＲＤＣが入力されると、データストローブ線ＤＱＳＬを駆動するともに、データ線ＤＱＬ［０］〜ＤＱＬ[７]（データ線ＤＱＬ[７：０]））に８ビットのリードデータをそれぞれ出力する。データリード回路５は、データストローブ線ＤＱＳＬのデータストローブ信号ＤＱＳを取り込み、取り込んだデータストローブ信号ＤＱＳを使用して、データ線ＤＱＬ［０］〜ＤＱＬ[７]のデータ信号ＤＱ[０]〜ＤＱ[７]（データ信号ＤＱ[７：０]））が示す８ビットのリードデータを取得する。
The
以後、データ線ＤＱＬ［０］〜ＤＱＬ［７］を特に区別する必要がないときには、［］を削除してそれぞれを「データ線ＤＱＬ」と呼ぶ。また、データ信号ＤＱ[０]〜ＤＱ[７]を特に区別する必要がないときには、［］を削除してそれぞれを「データ信号ＤＱ」と呼ぶ。以下に登場する、符号に［］を有する信号、値及びデータ等についても同様である。本実施の形態では、データ線ＤＱＬが８つ設けられているが、データ線ＤＱＬの数はこれ以外であっても良い。 Hereinafter, when there is no need to particularly distinguish the data lines DQL [0] to DQL [7], [] is deleted and each is referred to as a “data line DQL”. Further, when it is not necessary to particularly distinguish the data signals DQ [0] to DQ [7], [] is deleted and each is referred to as a “data signal DQ”. The same applies to signals, values, data, and the like that have a symbol [] appearing below. In the present embodiment, eight data lines DQL are provided, but the number of data lines DQL may be other than this.
データストローブ線ＤＱＳＬ及びデータ線ＤＱＬは双方向の信号線である。制御装置３は記憶装置２に対してデータを書き込む際には、データストローブ線ＤＱＳＬを駆動するとともに、データ線ＤＱＬにライトデータを出力する。制御装置３及び記憶装置２の両方がデータストローブ線ＤＱＳＬを駆動していないときには、データストローブ信号ＤＱＳの信号レベルは不定となる。同様に、制御装置３及び記憶装置２の両方がデータ線ＤＱＬを駆動していないときには、データ信号ＤＱの信号レベルは不定となる。以後、「データストローブ信号ＤＱＳ」と言えば、記憶装置２からデータが読み出される際のデータストローブ信号ＤＱＳを意味する。また「データ信号ＤＱ」と言えば、記憶装置２からデータが読み出される際のデータ信号ＤＱを意味する。
The data strobe line DQSL and the data line DQL are bidirectional signal lines. When writing data to the
図３はクロック信号ＣＬＫ、リードコマンドＲＤＣ、データストローブ信号ＤＱＳ及びデータ信号ＤＱの関係の一例を示す図である。記憶装置２は、リードコマンドＲＤＣが入力されると、各データ線ＤＱＬにバーストデータを出力する。
FIG. 3 is a diagram illustrating an example of the relationship among the clock signal CLK, the read command RDC, the data strobe signal DQS, and the data signal DQ. When the read command RDC is input, the
図３に示されるように、データリード回路５が、クロック信号ＣＬＫのあるライズエッジＲＥ０でリードコマンドＲＤＣを出力すると、記憶装置２は、例えば、当該ライズエッジＲＥ０の次のライズエッジＲＥ１で、信号レベルが不定のデータストローブ信号ＤＱＳをＬｏｗレベルに固定する。そして、記憶装置２は、その次のライズエッジＲＥ２から、クロック信号ＣＬＫにエッジが現れるたびにデータストローブ信号ＤＱＳの信号レベルを反転させる。したがって、データストローブ信号ＤＱＳのエッジが現れる周波数は、クロック信号ＣＬＫの周波数と同じである。つまり、ライズエッジとフォールエッジが交互に現れているデータストローブ信号ＤＱＳの周波数はクロック信号ＣＬＫの周波数と同じである。クロック信号ＣＬＫのライズエッジＲＥ１から次のライズエッジＲＥ２までの間、データストローブ信号ＤＱＳが示すＬｏｗレベルの信号は「プリアンブル」と呼ばれる。以後、「データストローブ信号ＤＱＳの周波数」と言えば、図３のように、ライズエッジとフォールエッジが交互に現れているデータストローブ信号ＤＱＳの周波数を意味する。また「データストローブ信号ＤＱＳの周期」と言えば、ライズエッジとフォールエッジが交互に現れているデータストローブ信号ＤＱＳでのライズエッジ間の時間的長さ（フォールエッジ間の時間的長さ）を意味する。
As shown in FIG. 3, when the data read
記憶装置２は、データストローブ信号ＤＱＳの各エッジでリードデータＲＤをデータ線ＤＱＬに出力する。これにより、１回のリードコマンドＲＤＣの発行によって、データ信号ＤＱには複数のリードデータＲＤが含まれる。リードデータＲＤの出力は、データストローブ信号ＤＱＳのエッジで開始し、次のリードデータＲＤの出力は、データストローブ信号ＤＱＳの次のエッジで開始する。データストローブ信号ＤＱＳのエッジのタイミングがジッタにより変化する場合には、当該エッジに対応するリードデータＲＤの出力タイミングもそれに応じて変化する。つまり、データストローブ信号ＤＱＳのエッジのタイミングが遅れると、その分、当該エッジに対応するリードデータＲＤの出力タイミングも遅れる。また、データストローブ信号ＤＱＳのエッジのタイミングが早まると、その分、当該エッジに対応するリードデータＲＤの出力タイミングも早まる。
The
なお、ＤＤＲ２等の規格によれば、データストローブ信号ＤＱＳのあるエッジで出力されるリードデータＲＤの値は、当該エッジから第１期間までと、当該エッジの次のエッジから第２期間前までとが不定となっている。したがって、ＤＤＲ２等の規格の上では、データストローブ信号ＤＱＳのあるエッジで出力されるリードデータＲＤの値は、当該エッジと次のエッジの間の中央付近では確定している。 According to a standard such as DDR2, the value of the read data RD output at an edge of the data strobe signal DQS is from the edge to the first period and from the next edge to the second period before the edge. Is undefined. Therefore, according to a standard such as DDR2, the value of the read data RD output at an edge of the data strobe signal DQS is determined near the center between the edge and the next edge.
図３の例では、データストローブ信号ＤＱＳには、ライズエッジ及びフォールエッジの両方を含めて８回エッジが現れている。したがって、データ線ＤＱＬには、リードデータＲＤが連続して８回出力されている。データ線ＤＱＬにはリードデータＲＤ０〜ＲＤ７が出力されている。本例では、リードデータＲＤのバースト数が“８”となっているが、これ以外であっても良い。 In the example of FIG. 3, the data strobe signal DQS has eight edges including both the rise edge and the fall edge. Accordingly, the read data RD is continuously output eight times to the data line DQL. Read data RD0 to RD7 are output to the data line DQL. In this example, the number of bursts of the read data RD is “8”, but other bursts may be used.
リードデータＲＤのバースト出力は、データストローブ信号ＤＱＳのフォールエッジで終了する。データストローブ信号ＤＱＳのフォールエッジで最後のリードデータＲＤの出力が開始すると、図３のように、データストローブ信号ＤＱＳはクロック信号ＣＬＫの半サイクル分だけＬｏｗレベルとなった後（ポストアンブル）、不定となる。 The burst output of the read data RD ends at the falling edge of the data strobe signal DQS. When the output of the last read data RD is started at the falling edge of the data strobe signal DQS, as shown in FIG. It becomes.
図３の例では、リードコマンドＲＤＣが出力されるタイミング（クロック信号ＣＬＫのライズエッジＲＥ０）から、データストローブ信号ＤＱＳにおいて最初のライズエッジが現れるまでの遅延時間が、クロック信号ＣＬＫの２サイクル分となっているが、これ以外であっても良い。また、リードコマンドＲＤＣが連続して発行される場合には、データストローブ信号ＤＱＳには８回よりも多い回数エッジが現れ、記憶装置２からは８個よりも多い数のリードデータＲＤが連続して出力されることもある。
In the example of FIG. 3, the delay time from the timing when the read command RDC is output (the rising edge RE0 of the clock signal CLK) until the first rising edge appears in the data strobe signal DQS is two cycles of the clock signal CLK. However, it may be other than this. In addition, when the read command RDC is issued continuously, the data strobe signal DQS has more than eight edges, and the
データリード回路５は、データストローブ信号ＤＱＳに現れるエッジを検出し、その検出結果に基づいて、データ信号ＤＱが示す、当該エッジに対応するリードデータＲＤを取得する。以下に本実施の形態に係るデータリード回路５について説明するが、その前に、当該データリード回路５と比較される比較対象リード回路９００について説明する。
The data read
＜比較対象リード回路＞
図４は比較対象リード回路９００の構成を示す図である。比較対象リード回路９００は、本実施の形態に係るデータリード回路５と同様に、データストローブ信号ＤＱＳのエッジを検出し、その検出結果に基づいて、データ信号ＤＱが示す、当該エッジに対応するリードデータＲＤを取得する。
<Comparison lead circuit>
FIG. 4 is a diagram showing a configuration of the comparison target read
図４に示されるように、比較対象リード回路９００は、データストローブ信号ＤＱＳを処理するデータストローブエッジ検出回路９１０と、データ信号ＤＱ［０］〜ＤＱ［７］をそれぞれ処理する８個のリードデータ取得回路９５０−０〜９５０−７とを備えている。データストローブエッジ検出回路９１０は、オーバーサンプリング回路９２０と、遅延回路９３０と、エッジ検出回路９４０とを備えている。リードデータ取得回路９１０−０〜９１０−７のそれぞれは、オーバーサンプリング回路９６０と、遅延回路９７０と、データ取得回路９８０とを備えている。
As shown in FIG. 4, the comparison target read
データストローブエッジ検出回路９１０は、クロック生成回路４が出力するＰ個の内部クロック信号ＣＬＫ２［０］〜ＣＬＫ２［Ｐ−１］を使用して、データストローブ信号ＤＱＳをオーバーサンプリングする。また、データ信号ＤＱ［ｙ］（０≦ｙ≦７）を処理するリードデータ取得回路９５０−ｙは、内部クロック信号ＣＬＫ２［０］〜ＣＬＫ２［Ｐ−１］を使用して、データ信号ＤＱ［ｙ］をオーバーサンプリングする。以後、データストローブエッジ検出回路を「ＤＱＳエッジ検出回路」と呼び、「リードデータ取得回路」を「ＲＤ取得回路」と呼ぶ。
The data strobe
図５は内部クロック信号ＣＬＫ２［０］〜ＣＬＫ２［Ｐ−１］の位相関係を示す図である。本実施の形態ではＰ＝１２となっている。内部ブロック信号ＣＬＫ２［０］〜ＣＬＫ２［Ｐ−１］の１サイクル分の位相を３６０度とすると、内部クロック信号ＣＬＫ２［０］〜ＣＬＫ２［Ｐ−１］の位相はこの順で３０度ずつずれている。内部ブロック信号ＣＬＫ２［０］〜ＣＬＫ２［Ｐ−１］の周波数はクロック信号ＣＬＫの周波数の２倍であるため、クロック信号ＣＬＫの１サイクル分の位相を３６０度とすると、内部クロック信号ＣＬＫ２［０］〜ＣＬＫ２［Ｐ−１］の位相はこの順で１５度ずつずれている。したがって、クロック信号ＣＬＫの半サイクルの間には、内部クロック信号ＣＬＫ２［０］〜ＣＬＫ２［Ｐ−１］のライズエッジが全部で１２回現れる。そして、クロック信号ＣＬＫの周波数とデータストローブ信号ＤＱＳの周波数とは一致するため、データストローブ信号ＤＱＳの半サイクルの間（ライズエッジとフォールエッジの間）には、内部クロック信号ＣＬＫ２［０］〜ＣＬＫ２［Ｐ−１］のライズエッジが全部で１２回現れる。内部クロック信号ＣＬＫ２［ｘ］（０≦ｘ≦Ｐ−１）のライズエッジと、それに続く内部クロック信号ＣＬＫ２［ｘ＋１］のライズエッジとの間隔が、データストローブ信号ＤＱＳ及びデータ信号ＤＱ［ｙ］のサンプリング周期ＳＭＰとなる。内部クロック信号ＣＬＫ２［０］のライズエッジはクロック信号ＣＬＫのライズエッジまたはフォールエッジと同期している。 FIG. 5 is a diagram showing the phase relationship between the internal clock signals CLK2 [0] to CLK2 [P-1]. In this embodiment, P = 12. If the phase of one cycle of the internal block signals CLK2 [0] to CLK2 [P-1] is 360 degrees, the phases of the internal clock signals CLK2 [0] to CLK2 [P-1] are shifted by 30 degrees in this order. ing. Since the frequency of the internal block signals CLK2 [0] to CLK2 [P-1] is twice the frequency of the clock signal CLK, if the phase of one cycle of the clock signal CLK is 360 degrees, the internal clock signal CLK2 [0 ] To CLK2 [P-1] are shifted by 15 degrees in this order. Therefore, the rising edges of the internal clock signals CLK2 [0] to CLK2 [P-1] appear 12 times in total during the half cycle of the clock signal CLK. Since the frequency of the clock signal CLK and the frequency of the data strobe signal DQS coincide with each other, the internal clock signals CLK2 [0] to CLK2 are supplied during the half cycle of the data strobe signal DQS (between the rise edge and the fall edge). [P-1] rise edges appear 12 times in total. The interval between the rising edge of the internal clock signal CLK2 [x] (0 ≦ x ≦ P−1) and the subsequent rising edge of the internal clock signal CLK2 [x + 1] is determined by the data strobe signal DQS and the data signal DQ [y]. Sampling cycle SMP. The rising edge of the internal clock signal CLK2 [0] is synchronized with the rising edge or the fall edge of the clock signal CLK.
＜ＤＱＳエッジ検出回路＞
図６はオーバーサンプリング回路９２０の構成を示す図である。図６に示されるように、オーバーサンプリング回路９２０は、データストローブ信号ＤＱＳをオーバーサンプリングするサンプリング回路９２１と、クロック乗せ換え回路９２２とを備えている。クロック乗せ換え回路９２２は、１段目回路９２３、２段目回路９２４、３段目回路９２５及び４段目回路９２６を備えている。
<DQS edge detection circuit>
FIG. 6 is a diagram showing the configuration of the
図７はサンプリング回路９２１の構成を示す図である。図７に示されるように、サンプリング回路９２１は、内部クロック信号ＣＬＫ２［０］〜ＣＬＫ２［１１］がそれぞれ入力されるフリップフリップ（ＦＦ）回路９２１Ａ〜９２１Ｌを備えている。ＦＦ回路９２１Ａ〜９２１Ｌのそれぞれは、入力される内部クロック信号ＣＬＫ２［ｘ］のライズエッジでデータストローブ信号ＤＱＳが示す値（論理値）を保持し、当該値をサンプル値ＳＭ１［ｘ］として出力する。これにより、サンプリング回路９２１では、データストローブ信号ＤＱＳが、その半サイクルの間に１２回サンプリングされ、データストローブ信号ＤＱＳがオーバーサンプリングされる。サンプル値は１ビットのデータであり、サンプルデータとも呼ばれる。
FIG. 7 is a diagram showing the configuration of the
図８はクロック乗せ換え回路９２２の１段目回路９２３の構成示す図である。図８に示されるように、１段目回路９２３は、サンプル値ＳＭ１［０］〜ＳＭ１［１１］がそれぞれ入力されるＦＦ回路９２３Ａ〜９２３Ｌを備えている。ＦＦ回路９２３Ａ〜９２３Ｃのそれぞれは、内部クロック信号ＣＬＫ２［０］のライズエッジで、入力されるサンプル値ＳＭ１［ｘ］を保持してサンプル値ＳＭ２［ｘ］として出力する。したがって、ＦＦ回路９２３Ａ〜９２３Ｃからは、内部クロック信号ＣＬＫ２［０］のライズエッジに同期して、サンプル値ＳＭ２［０］〜ＳＭ２［２］がそれぞれ出力される。
FIG. 8 is a diagram showing the configuration of the
ＦＦ回路９２３Ｄ〜９２３Ｆのそれぞれは、内部クロック信号ＣＬＫ２［３］のライズエッジで、入力されるサンプル値ＳＭ１［ｘ］を保持してサンプル値ＳＭ２［ｘ］として出力する。したがって、ＦＦ回路９２３Ｄ〜９２３Ｆからは、内部クロック信号ＣＬＫ２［３］のライズエッジに同期して、サンプル値ＳＭ２［３］〜ＳＭ２［５］がそれぞれ出力される。
Each of the
ＦＦ回路９２３Ｇ〜９２３Ｉのそれぞれは、内部クロック信号ＣＬＫ２［６］のライズエッジで、入力されるサンプル値ＳＭ１［ｘ］を保持してサンプル値ＳＭ２［ｘ］として出力する。したがって、ＦＦ回路９２３Ｇ〜９２３Ｉからは、内部クロック信号ＣＬＫ２［６］のライズエッジに同期して、サンプル値ＳＭ２［６］〜ＳＭ２［８］がそれぞれ出力される。
Each of the
ＦＦ回路９２３Ｊ〜９２３Ｌのそれぞれは、内部クロック信号ＣＬＫ２［９］のライズエッジで、入力されるサンプル値ＳＭ１［ｘ］を保持してサンプル値ＳＭ２［ｘ］として出力する。したがって、ＦＦ回路９２３Ｊ〜９２３Ｌからは、内部クロック信号ＣＬＫ２［９］のライズエッジに同期して、サンプル値ＳＭ２［９］〜ＳＭ２［１１］がそれぞれ出力される。
Each of the
図９はクロック乗せ換え回路９２２の２段目回路９２４の構成示す図である。図９に示されるように、２段目回路９２４は、サンプル値ＳＭ２［０］〜ＳＭ２［１１］がそれぞれ入力されるＦＦ回路９２４Ａ〜９２４Ｌを備えている。ＦＦ回路９２４Ａ〜９２４Ｆのそれぞれは、内部クロック信号ＣＬＫ２［０］のライズエッジで、入力されるサンプル値ＳＭ２［ｘ］を保持してサンプル値ＳＭ３［ｘ］として出力する。したがって、ＦＦ回路９２４Ａ〜９２４Ｆからは、内部クロック信号ＣＬＫ２［０］のライズエッジに同期して、サンプル値ＳＭ３［０］〜ＳＭ３［５］がそれぞれ出力される。
FIG. 9 is a diagram showing the configuration of the
ＦＦ回路９２４Ｇ〜９２４Ｉのそれぞれは、内部クロック信号ＣＬＫ２［３］のライズエッジで、入力されるサンプル値ＳＭ２［ｘ］を保持してサンプル値ＳＭ３［ｘ］として出力する。したがって、ＦＦ回路９２４Ｇ〜９２４Ｉからは、内部クロック信号ＣＬＫ２［３］のライズエッジに同期して、サンプル値ＳＭ３［６］〜ＳＭ３［８］がそれぞれ出力される。 Each of the FF circuits 924G to 924I holds the input sample value SM2 [x] at the rising edge of the internal clock signal CLK2 [3] and outputs it as the sample value SM3 [x]. Therefore, sample values SM3 [6] to SM3 [8] are output from the FF circuits 924G to 924I in synchronization with the rising edge of the internal clock signal CLK2 [3].
ＦＦ回路９２４Ｊ〜９２４Ｌのそれぞれは、内部クロック信号ＣＬＫ２［６］のライズエッジで、入力されるサンプル値ＳＭ２［ｘ］を保持してサンプル値ＳＭ３［ｘ］として出力する。したがって、ＦＦ回路９２４Ｊ〜９２４Ｌからは、内部クロック信号ＣＬＫ２［６］のライズエッジに同期して、サンプル値ＳＭ３［９］〜ＳＭ３［１１］がそれぞれ出力される。
Each of the
図１０はクロック乗せ換え回路９２２の３段目回路９２５の構成示す図である。図１０に示されるように、３段目回路９２５は、サンプル値ＳＭ３［０］〜ＳＭ３［１１］がそれぞれ入力されるＦＦ回路９２５Ａ〜９２５Ｌを備えている。ＦＦ回路９２５Ａ〜９２５Ｉのそれぞれは、内部クロック信号ＣＬＫ２［０］のライズエッジで、入力されるサンプル値ＳＭ３［ｘ］を保持してサンプル値ＳＭ４［ｘ］として出力する。したがって、ＦＦ回路９２５Ａ〜９２５Ｉからは、内部クロック信号ＣＬＫ２［０］のライズエッジに同期して、サンプル値ＳＭ４［０］〜ＳＭ４［８］がそれぞれ出力される。
FIG. 10 is a diagram showing a configuration of the
ＦＦ回路９２５Ｊ〜９２５Ｌのそれぞれは、内部クロック信号ＣＬＫ２［３］のライズエッジで、入力されるサンプル値ＳＭ３［ｘ］を保持してサンプル値ＳＭ４［ｘ］として出力する。したがって、ＦＦ回路９２５Ｊ〜９２５Ｌからは、内部クロック信号ＣＬＫ２［３］のライズエッジに同期して、サンプル値ＳＭ４［９］〜ＳＭ４［１１］がそれぞれ出力される。
Each of the
図１１はクロック乗せ換え回路９２２の４段目回路９２６の構成示す図である。図１１に示されるように、４段目回路９２６は、サンプル値ＳＭ４［０］〜ＳＭ４［１１］がそれぞれ入力されるＦＦ回路９２６Ａ〜９２６Ｌを備えている。ＦＦ回路９２５Ａ〜９２６Ｌのそれぞれは、内部クロック信号ＣＬＫ２［０］のライズエッジで、入力されるサンプル値ＳＭ４［ｘ］を保持してサンプル値ＳＭ５［ｘ］として出力する。したがって、ＦＦ回路９２６Ａ〜９２６Ｌからは、内部クロック信号ＣＬＫ２［０］のライズエッジに同期して、サンプル値ＳＭ５［０］〜ＳＭ５［１１］がそれぞれ出力される。これにより、オーバーサンプリング回路９２０からは、内部クロック信号ＣＬＫ２［０］のライズエッジごとに、サンプル値ＳＭ５［Ｐ−１：０］が出力される。サンプル値ＳＭ５［Ｐ−１：０］は、クロック信号ＣＬＫの半サイクルと同じ長さの期間の間、データストローブ信号ＤＱＳをＰ回サンプリングして得られたサンプル値である。以後、当該期間を「処理単位期間」と呼ぶ。オーバーサンプリング回路９２０は、処理単位期間ごとに、当該処理単位期間においてデータストローブ信号ＤＱＳをサンプリングすることによって得られた１２個のサンプル値ＳＭ５［１１：０］を出力する。サンプル値ＳＭ５［１１：０］は１２ビットのデータである。処理単位期間は内部クロック信号ＣＬＫ２［０］と同期している。つまり処理単位期間の始点及び終点は内部クロック信号ＣＬＫ２［０］のライズエッジと同期している。
FIG. 11 is a diagram showing a configuration of the
図１２は処理単位期間とデータストローブ信号ＤＱＳとの関係の一例を示す図である。図１２には、（Ｍ＋０）番目の処理単位期間９９０から（Ｍ＋７）番目の処理単位期間９９０が示されている。処理単位期間９９０の長さと、データストローブ信号ＤＱＳの半周期の長さとは理想的には一致することから、データストローブ信号ＤＱＳでは、理想的には１つの処理単位期間９９０にエッジが１つだけ含まれる。しかしながら、データストローブ信号ＤＱＳのエッジのタイミングにはジッタが存在することから、実際にはこのようになるとは限らない。オーバーサンプリング回路９２０は、ある処理単位期間９９０で得たサンプル値ＳＭ５［Ｐ−１：０］を、当該処理単位期間９９０よりも内部クロック信号ＣＬＫ２［０］の数サイクル分遅らせて出力する。
FIG. 12 is a diagram showing an example of the relationship between the processing unit period and the data strobe signal DQS. FIG. 12 shows the (M + 0) th
以上のような構成を有するオーバーサンプリング回路９２０からは、データストローブ信号ＤＱＳをオーバーサンプリングして順次得られるサンプル値が、クロック信号ＣＬＫの半サイクル分（Ｐ個）ごとに、内部クロック信号ＣＬＫ２［０］のライズエッジに同期して出力される。
From the
図１３はＤＱＳエッジ検出回路９１０の遅延回路９３０の構成を示す図である。遅延回路９３０は、オーバーサンプリング回路９２０から内部クロック信号ＣＬＫ２［０］のライズエッジに同期して出力されるサンプル値ＳＭ５［１１：０］を、内部クロック信号ＣＬＫ２［０］の１サイクル分遅延させて出力する。このとき、遅延回路９３０は、当該サンプル値ＳＭ５［１１：０］に対して、当該ライズエッジよりも１つ前のライズエッジに同期して出力されるサンプル値ＳＭ５［Ｐ−１］を付加する。
FIG. 13 is a diagram showing a configuration of the
図１３２に示されるように、遅延回路９３０は、内部クロック信号ＣＬＫ２［０］が入力されるＦＦ回路９３０Ａ〜９３０Ｃを備えている。ＦＦ回路９３０Ａは、内部クロック信号ＣＬＫ２［０］のライズエッジで、サンプル値ＳＭ５［０］〜ＳＭ５［Ｐ−１］を保持してそれぞれサンプル値ＳＭ６［１］〜ＳＭ６［Ｐ］として出力する。これにより、遅延回路９３０は、入力されたサンプル値ＳＭ５［０］〜ＳＭ５［Ｐ−１］を、内部クロック信号ＣＬＫ２［０］の１サイクル分遅延して、それぞれサンプル値ＳＭ６［１］〜ＳＭ６［Ｐ］として出力する。
As shown in FIG. 132, the
ＦＦ回路９３０Ｂは、内部クロック信号ＣＬＫ２［０］のライズエッジでサンプル値ＳＭ５［Ｐ−１］を保持して出力する。ＦＦ回路９３０Ｃは、内部クロック信号ＣＬＫ２［０］のライズエッジでＦＦ回路９３０Ｂの出力を保持してサンプル値ＳＭ６［０］として出力する。これにより、遅延回路９３０は、入力されたサンプル値ＳＭ５［Ｐ−１］を、内部クロック信号ＣＬＫ２［０］の２サイクル分遅延して、サンプル値ＳＭ６［０］として出力する。
The
このような構成を有する遅延回路９３０では、Ｍ番目の処理単位期間９９０で得られたＰ個のサンプル値ＳＭ５［０］〜ＳＭ５［Ｐ−１］の先頭に、それよりも一つ前の（Ｍ−１）番目の処理単位期間９９０で得られた最後のサンプル値ＳＭ５［Ｐ−１］が付加され、それによって得られるＰ個のサンプル値がそれぞれサンプル値ＳＭ６［０］〜ＳＭ６［Ｐ］とされる。図１４は、その様子を示す図である。
In the
上記の点を内部クロック信号ＣＬＫ２［０］のサイクルを用いて言い換えると、遅延回路９３０は、内部クロック信号ＣＬＫ２［０］のＮ番目のサイクルでオーバーサンプリング回路９２０から出力されるＰ個のサンプル値ＳＭ５［０］〜ＳＭ５［Ｐ−１］の先頭に、内部クロック信号ＣＬＫ２［０］の（Ｎ−１）番目のサイクルでオーバーサンプリング回路９２０から出力されるサンプル値ＳＭ５［Ｐ−１］を付加して得られるＰ個のサンプル値を、それぞれサンプル値ＳＭ６［０］〜［Ｐ］として、内部クロック信号ＣＬＫ２［０］の（Ｎ＋１）番目のサイクルで出力する。つまり、遅延回路９３０は、内部クロック信号ＣＬＫ２［０］のＮ番目のサイクルでオーバーサンプリング回路９２０から出力されるＰ個のサンプル値ＳＭ５［０］〜ＳＭ５［Ｐ−１］を１サイクル分遅延させて出力するとともに、当該サンプル値ＳＭ５［０］〜ＳＭ５［Ｐ−１］の先頭に内部クロック信号ＣＬＫ２［０］の（Ｎ−１）番目のサイクルでオーバーサンプリング回路９２０から出力されるサンプル値ＳＭ５［Ｐ−１］を付加する。図１５は、その様子を示す図である。
In other words, using the cycle of the internal clock signal CLK2 [0], the
図１６はＤＱＳエッジ検出回路９１０のエッジ検出回路９４０の構成を示す図である。エッジ検出回路９４０は、Ｐ個のＸＯＲ回路９４０−０〜９４０−（Ｐ−１）を備えている。ＸＯＲ回路９４０−ｘは、遅延回路９３０から出力されるサンプル値ＳＭ６［ｘ］及びサンプル値ＳＭ６［ｘ＋１］の排他的論理和を求めて、その結果をエッジデータＥＧ［ｘ］として出力する。エッジデータＥＧ［ｘ］は、サンプル値ＳＭ６［ｘ］及びサンプル値ＳＭ６［ｘ＋１］の論理値が互いに一致すれば“０”を示し、当該論理値が互いに異なれば“１”を示す。エッジ検出回路９４０からはエッジデータＥＧ［０］〜［Ｐ−１］が出力される。ある処理単位期間９９０でのサンプル値ＳＭ５［０］〜ＳＭ５［Ｐ−１］に基づいて生成されたエッジデータＥＧ［０］〜［Ｐ−１］では、当該処理単位期間９９０においてデータストローブ信号ＤＱＳのエッジが現れるタイミングに応じたデータが“１”を示す。よって、エッジデータＥＧ［０］〜［Ｐ−１］を見れば、それに対応する処理単位期間９９０においてデータストローブ信号ＤＱＳのエッジが現れるタイミングを特定することができる。
FIG. 16 is a diagram showing a configuration of the
＜ＲＤ取得回路＞
ＲＤ取得回路９５０−１〜９５０−７は、互いに同じ回路構成を有している。各ＲＤ取得回路９５０のオーバーサンプリング回路９６０は、オーバーサンプリング回路９２０と同じ回路構成を有している。データ信号ＤＱ［ｙ］を処理するＲＤ取得回路９５０−ｙのオーバーサンプリング回路９６０は、データ信号ＤＱ［ｙ］をオーバーサンプリングして得られるサンプル値ＳＭ１５［Ｐ−１：０］を出力する。サンプル値ＳＭ１５［Ｐ−１：０］は、上記のサンプル値ＳＭ５［Ｐ−１：０］と同様に、処理単位期間の間、データ信号ＤＱ［ｙ］をＰ回サンプリングして得られたサンプル値である。オーバーサンプリング回路９６０は、処理単位期間ごとに、当該処理単位期間においてデータ信号ＤＱ［ｙ］をサンプリングすることによって得られた１２個のサンプル値ＳＭ１５［１１：０］を出力する。
<RD acquisition circuit>
The RD acquisition circuits 950-1 to 950-7 have the same circuit configuration. The
図１７は遅延回路９７０を示す図である。図１７に示されるように、遅延回路９７０はＦＦ回路９７０Ａを備えている。ＦＦ回路９７０Ａは、サンプル値ＳＭ１５［Ｐ−１：０］のうちの上位側半分のサンプル値ＳＭ１５［Ｐ／２］〜ＳＭ１５［Ｐ−１］を内部クロック信号ＣＬＫ２［０］のライズエッジで保持して、サンプル値ＳＭ１６［０］〜ＳＭ１６［Ｐ／２−１］としてそれぞれ出力する。また遅延回路９７０は、サンプル値ＳＭ１５［Ｐ−１：０］のうちの下位側半分のサンプル値ＳＭ１５［０］〜ＳＭ１５［Ｐ／２−１］をそのままサンプル値ＳＭ１６［Ｐ／２］〜ＳＭ１６［Ｐ−１］としてそれぞれ出力する。
FIG. 17 is a diagram showing the
このような構成を有する遅延回路９７０では、Ｍ番目の処理単位期間で得られたＰ個のサンプル値ＳＭ１５［Ｐ−１：０］のうち下位側半分のサンプル値ＳＭ１５［Ｐ／２−１：０］が、サンプル値ＳＭ１６［Ｐ−１：０］の上位側半分のサンプル値Ｓ１６［Ｐ−１：Ｐ／２］となる。そして、一つ前の（Ｍ−１）番目の処理単位期間で得られたＰ個のサンプル値ＳＭ１５［Ｐ−１：０］のうち上位側半分のサンプル値ＳＭ１５［Ｐ−１：Ｐ／２］が、サンプル値ＳＭ１６［Ｐ−１：０］の下位側半分のサンプル値Ｓ１６［Ｐ／２−１：０］となる。図１８はその様子を示す図である。なお図１８の破線の矢印は、Ｍ番目の処理単位期間で得られたサンプル値ＳＭ１５［Ｐ／２−１：０］及び（Ｍ−１）番目の処理単位期間で得られたサンプル値ＳＭ１５［Ｐ−１：Ｐ／２］と、サンプル値ＳＭ１６［Ｐ−１：０］との対応関係を示しており、サンプル値ＳＭ１６［Ｐ−１：０］の出力タイミングを示しているわけでない。
In the
上記の点を内部クロック信号ＣＬＫ２［０］のサイクルを用いて言い換えると、遅延回路９７０は、内部クロック信号ＣＬＫ２［０］のＮ番目のサイクルでオーバーサンプリング回路９２０から出力されるＰ個のサンプル値ＳＭ１５［Ｐ−１：０］のうち下位側半分のサンプル値ＳＭ１５［Ｐ／２−１：０］を、当該Ｎ番目のサイクルでのサンプル値ＳＭ１６［Ｐ−１：０］の上位側半分のサンプル値Ｓ１６［Ｐ−１：Ｐ／２］とする。そして、遅延回路９２０は、内部クロック信号ＣＬＫ２［０］の（Ｎ−１）番目のサイクルでオーバーサンプリング回路９２０から出力されるＰ個のサンプル値ＳＭ１５［Ｐ−１：０］のうち上位側半分のサンプル値ＳＭ１５［Ｐ−１：Ｐ／２］を、内部クロック信号ＣＬＫ２［０］のＮ番目のサイクルでのサンプル値ＳＭ１６［Ｐ−１：０］の下位側半分のサンプル値Ｓ１６［Ｐ／２−１：０］とする。図１９はその様子を示す図である。図１９では上側に遅延回路９７０の入力が示され、下側に遅延回路９７０の出力が示されている。
In other words, using the cycle of the internal clock signal CLK2 [0], the
図２０はデータ取得回路９８０の構成を示す図である。図２０に示されるように、データ取得回路９８０は、Ｐ個のＡＮＤ回路９８１−０〜９８１−（Ｐ−１）とＯＲ回路９８２とを備えている。ＡＮＤ回路９８１−ｘは、遅延回路９７０からのサンプル値ＳＭ１６［ｘ］と、ＤＱＳエッジ検出回路９１０からのエッジデータＥＧ［ｘ］との論理和を演算し、その演算結果を出力値ＡＮＤ［ｘ］として出力する。データ信号ＤＱ［ｙ］を処理するＲＤ取得回路９５０−ｙのＯＲ回路９８２は、Ｐ個のＡＮＤ回路９８１−０〜９８１−（Ｐ−１）がそれぞれ出力する出力値ＡＮＤ［０］〜ＡＮＤ［Ｐ−１］の論理和を演算し、その結果を出力データＤＱｏｕｔ［ｙ］として出力する。ＲＤ取得回路９５０−ｙは、出力データＤＱｏｕｔ［ｙ］を、データ信号ＤＱ［ｙ］が示すリードデータＲＤとして出力する。
FIG. 20 is a diagram showing the configuration of the
ここで、内部クロック信号ＣＬＫ２［０］のＮ番目のサイクルにおいて、図２１に示されるＭ番目の処理単位期間９９０でのデータストローブ信号ＤＱＳのサンプル値ＳＭ５［Ｐ−１：０］及びＭ番目の処理単位期間９９０でのデータ信号ＤＱ［ｙ］のサンプル値ＳＭ１５［Ｐ−１：０］が、ＤＱＳエッジ検出回路９１０のオーバーサンプリング回路９２０及びＲＤ取得回路９５０−ｙのオーバーサンプリング回路９６０からそれぞれ出力された場合を考える。
Here, in the Nth cycle of the internal clock signal CLK2 [0], the sample value SM5 [P-1: 0] of the data strobe signal DQS in the Mth
ＤＱＳエッジ検出回路９１０の遅延回路９３０では、オーバーサンプリング回路９２０からのサンプル値ＳＭ５［Ｐ−１：０］が内部クロック信号ＣＬＫ２［０］の１サイクル分だけ遅延することから、内部クロック信号ＣＬＫ２［０］のＮ番目のサイクルにおいてエッジ検出回路９４０から出力されるエッジデータＥＧ［Ｐ−１：０］は、（Ｍ−１）番目の処理単位期間９９０でのデータストローブ信号ＤＱＳのエッジｅｇ１（図２１参照）のタイミングを示すことになる。
In the
一方で、ＲＤ取得回路９５０−ｙの遅延回路９７０は、上述の図１８に示されるように、内部クロック信号ＣＬＫ２［０］のＮ番目のサイクルにおいて、（Ｍ−１）番目の処理単位期間９９０の後半半分とＭ番目の処理単位期間９９０の前半半分から成るサンプリング期間９９５（図２１参照）でのデータ信号ＤＱ［ｙ］のサンプル値ＳＭ１６［Ｐ−１：０］を出力する。このサンプル値ＳＭ１６［Ｐ−１：０］では、前半が、（Ｍ−１）番目の処理単位期間９９０でのデータストローブ信号ＤＱＳのエッジｅｇ１に対応するリードデータＲＤ１を示し、後半が、Ｍ番目の処理単位期間９９０でのデータストローブ信号ＤＱＳのエッジｅｇ２に対応するリードデータＲＤ２を示す。
On the other hand, the
このように、内部クロック信号ＣＬＫ２［０］のＮ番目のサイクルでは、エッジ検出回路９４０からは、（Ｍ−１）番目の処理単位期間９９０でのデータストローブ信号ＤＱＳのエッジｅｇ１のタイミングを示すエッジデータＥＧ［Ｐ−１：０］が出力されるとともに、ＲＤ取得回路９５０−ｙの遅延回路９７０からは、（Ｍ−１）番目の処理単位期間９９０の後半半分とＭ番目の処理単位期間９９０の前半半分から成るサンプリング期間９９５でのデータ信号ＤＱ［ｙ］のサンプル値ＳＭ１６［Ｐ−１：０］が出力される。これにより、内部クロック信号ＣＬＫ２［０］のＮ番目のサイクルにおいては、エッジデータＥＧ［Ｐ−１：０］が示す、データストローブ信号ＤＱＳのエッジｅｇ１についての（Ｍ−１）番目の処理単位期間９９０での相対的な位置ＰＳ１と、サンプル値ＳＭ１６［Ｐ−１：０］が示す、当該エッジｅｇ１に対応するリードデータＲＤ１の出力期間９９６の中央９９６Ａについてのサンプリング期間９９５での相対的な位置ＰＳ２とが近似するようになる。つまり、サンプル値ＳＭ１６［Ｐ−１：０］においては、エッジデータＥＧ［Ｐ−１：０］に含まれる、データストローブ信号ＤＱＳのエッジのタイミングを示すデータ（“１”を示すデータ）のビット位置ｘと同じビット位置のサンプル値ＳＭ１６［ｘ］は、当該エッジに対応するリードデータＲＤを示すことになる。よって、図２０のような構成を有するデータ取得回路９８０は、データ信号ＤＱ［ｙ］が示すリードデータＲＤを取得することができる。
Thus, in the Nth cycle of the internal clock signal CLK2 [0], the
図２２〜２４は、ＤＱＳエッジ検出回路９１０でのサンプル値ＳＭ５［Ｐ−１：０］、サンプル値ＳＭ６［Ｐ：０］及びエッジデータＥＧ［Ｐ−１：０］の一例をそれぞれ示す図である。図２５〜２８は、ＲＤ取得回路９５０−ｙでのサンプル値ＳＭ１５［Ｐ−１：０］、サンプル値ＳＭ１６［Ｐ−１：０］、出力値ＡＮＤ［Ｐ−１：０］及び出力データＤＱｏｕｔ［ｙ］の一例をそれぞれ示す図である。
22 to 24 are diagrams illustrating examples of the sample value SM5 [P-1: 0], the sample value SM6 [P: 0], and the edge data EG [P-1: 0] in the DQS
図２２〜２８での「Ｎ＋０」、「Ｎ＋１」等は内部クロック信号ＣＬＫ２［０］のサイクルの番号を示している。図２２〜２４には、処理単位期間９９０の中央にデータストローブ信号ＤＱＳのエッジが存在する場合のサンプル値ＳＭ５［Ｐ−１：０］、サンプル値ＳＭ６［Ｐ：０］及びエッジデータＥＧ［Ｐ−１：０］が示されている。図２２の例では、内部クロック信号ＣＬＫ２［０］の（Ｎ＋０）番目のサイクルでのサンプル値ＳＭ５［Ｐ−１：０］と、（Ｎ＋１）番目のサイクルでのサンプル値ＳＭ５［５：０］とは、データストローブ信号ＤＱＳのプリアンブルを示している。図２５〜２８での「Ａ」、「Ｂ」等はリードデータＲＤの値を示している。図２２〜２８での「Ｘ」は不定値を示している。
22 to 28, “N + 0”, “N + 1”, and the like indicate cycle numbers of the internal clock signal CLK2 [0]. 22 to 24 show sample values SM5 [P-1: 0], sample values SM6 [P: 0], and edge data EG [P when the edge of the data strobe signal DQS exists in the center of the
本例では、処理単位期間９９０の中央にデータストローブ信号ＤＱＳのエッジが存在しているため、図２４に示されるように、１２個のエッジデータＥＧ［１１：０］のうち真ん中のビット位置のエッジデータＥＧ［６］が“１”を示している。したがって、図２６〜２８に示されるように、１２個のサンプル値ＳＭ１６［Ｐ−１：０］のうちの中央付近のビット位置のサンプル値ＳＭ１６［６］が示す値が出力データＤＱｏｕｔ［ｙ］となる。本例では、ＲＤ取得回路９５０−ｙにおいて、データ信号ＤＱ［ｙ］が示すリードデータＲＤが適切に取得されている。
In this example, since the edge of the data strobe signal DQS exists in the center of the
ここで、処理単位期間９９０の始点あるいは終点の近傍にデータストローブ信号ＤＱＳのエッジが存在する場合には、データストローブ信号ＤＱＳのエッジのタイミングのジッタにより、処理単位期間９９０においてデータストローブ信号ＤＱＳのエッジがまったく存在しない状況や、処理単位期間９９０においてデータストローブ信号ＤＱＳのエッジが複数存在する状況が発生することがある。つまり、処理単位期間９９０の始点あるいは終点の近傍にデータストローブ信号ＤＱＳのエッジが存在する場合にエッジ間の間隔が長くなったり、短くなったりするときには、処理単位期間９９０においてエッジがまったく存在しなかったり、処理単位期間９９０において複数のエッジが存在したりすることがある。このような場合には、比較対象リード回路９００は、データ信号ＤＱが示すリードデータＲＤを適切に取得できないことがある。図２９〜３５は、比較対象リード回路９００が、データ信号ＤＱが示すリードデータＲＤを適切に取得できない場合の当該比較対象リード回路９００の動作例を示す図である。
Here, when the edge of the data strobe signal DQS exists in the vicinity of the start point or end point of the
図２９〜３１は、ＤＱＳエッジ検出回路９１０でのサンプル値ＳＭ５［Ｐ−１：０］、サンプル値ＳＭ６［Ｐ：０］及びエッジデータＥＧ［Ｐ−１：０］の一例をそれぞれ示す図である。図３２〜２５は、ＲＤ取得回路９５０−ｙでのサンプル値ＳＭ１５［Ｐ−１：０］、サンプル値ＳＭ１６［Ｐ−１：０］、出力値ＡＮＤ［Ｐ−１：０］及び出力データＤＱｏｕｔ［ｙ］の一例をそれぞれ示す図である。
29 to 31 are diagrams illustrating examples of the sample value SM5 [P-1: 0], the sample value SM6 [P: 0], and the edge data EG [P-1: 0] in the DQS
本例では、図３１に示されるように、内部クロック信号ＣＬＫ２［０］の（Ｎ＋１＋３）番目のサイクルでのエッジデータＥＧ［Ｐ−１：０］においては、エッジデータＥＧ［０］及びエッジデータＥＧ［１１］がともに“１”を示していることから、データストローブ信号ＤＱＳのエッジが２つ検出されている。したがって、（Ｎ＋１＋３）番目のサイクルでの出力データＤＱｏｕｔ［ｙ］は、出力値ＡＮＤ［０］及び出力値ＡＮＤ［１１］のどちらの値を示すか分からない。つまり、（Ｎ＋１＋３）番目のサイクルでは、データ信号ＤＱ［ｙ］が示すリードデータＲＤを適切に取得できない。 In this example, as shown in FIG. 31, in the edge data EG [P−1: 0] in the (N + 1 + 3) th cycle of the internal clock signal CLK2 [0], the edge data EG [0] and the edge data Since both EG [11] indicate “1”, two edges of the data strobe signal DQS are detected. Therefore, it is unknown whether the output data DQout [y] in the (N + 1 + 3) -th cycle indicates the output value AND [0] or the output value AND [11]. That is, in the (N + 1 + 3) th cycle, the read data RD indicated by the data signal DQ [y] cannot be acquired appropriately.
一方で、内部クロック信号ＣＬＫ２［０］の（Ｎ＋１＋４）番目のサイクルでのエッジデータＥＧ［Ｐ−１：０］については、すべてが“０”を示していることから、データストローブ信号ＤＱＳのエッジが１つも検出されていない。したがって、（Ｎ＋１＋４）番目のサイクルでの出力データＤＱｏｕｔ［ｙ］は“０”を示す。よって、（Ｎ＋１＋４）番目のサイクルでは、データ信号ＤＱ［ｙ］が示すリードデータＲＤを適切に取得できない。 On the other hand, since all the edge data EG [P-1: 0] in the (N + 1 + 4) -th cycle of the internal clock signal CLK2 [0] indicates “0”, the edge of the data strobe signal DQS Is not detected. Accordingly, the output data DQout [y] in the (N + 1 + 4) th cycle indicates “0”. Therefore, in the (N + 1 + 4) th cycle, the read data RD indicated by the data signal DQ [y] cannot be acquired appropriately.
このように、比較対象リード回路９００では、データストローブ信号ＤＱＳのエッジのタイミングのジッタにより、データ信号ＤＱが示すリードデータＲＤを適切に取得できない場合がある。
As described above, the comparison target read
そこで、本実施の形態では、データ信号ＤＱが示すリードデータＲＤをより確実に取得することが可能なデータリード回路５を提供する。以下に本実施の形態に係るデータリード回路５について説明する。
Therefore, in the present embodiment, a data read
＜本実施の形態に係るデータリード回路＞
図３６は、データリード回路５の構成を示す図である。本実施の形態に係るデータリード回路５は、単位期間において得られた、データストローブ信号ＤＱＳの第１所定数のサンプル値を保持する。そして、データリード回路５は、保持した第１所定数のサンプル値から、データストローブ信号ＤＱＳのエッジの検出単位となる第２所定数（＜第１所定数）のサンプル値を決定する。これにより、データストローブ信号ＤＱＳについての比較的多い数のサンプル値から、エッジを検出する際に使用する複数のサンプル値を決定することができることから、エッジを検出する際に使用する複数のサンプル値が得られたサンプリング期間の中央付近にデータストローブ信号ＤＱＳのエッジが位置するように当該複数のサンプル値を決定することが可能となる。よって、データストローブ信号ＤＱＳにおいてエッジ間隔が長くなったり短くなったりしたとしても、データ信号ＤＱが示すリードデータＲＤを適切に取得することが可能となる。
<Data Read Circuit According to this Embodiment>
FIG. 36 is a diagram showing a configuration of the data read
図３６に示されるように、データリード回路５は、データストローブ信号ＤＱＳを処理するＤＱＳエッジ検出回路１０と、データ信号ＤＱ［０］〜ＤＱ［７］をそれぞれ処理する８個のＲＤ取得回路２０−０〜２０−７と、ＤＱＳエッジ検出回路１０及びＲＤ取得回路２０−０〜２０−７を制御する制御回路３０と備えている。データリード回路５はクロック信号ＣＬＫに同期して動作する。制御回路３０とＤＱＳエッジ検出回路１０をまとめて「データストローブ処理回路」とも呼ぶ。
As shown in FIG. 36, the data read
ＤＱＳエッジ検出回路１０は、クロック生成回路４が出力するＰ個の内部クロック信号ＣＬＫ２［０］〜ＣＬＫ２［Ｐ−１］を使用して、データストローブ信号ＤＱＳをオーバーサンプリングする。そして、ＤＱＳエッジ検出回路１０は、データストローブ信号ＤＱＳをオーバーサンプリングして得られるサンプル値を使用して、データストローブ信号ＤＱＳのエッジを検出する。本実施の形態では、ＤＱＳエッジ検出回路１０は、データストローブ信号ＤＱＳのライズエッジとフォールエッジとを別々に検出する。
The DQS
データ信号ＤＱ［ｙ］を処理するＲＤ取得回路２０−ｙは、内部クロック信号ＣＬＫ２［０］〜ＣＬＫ２［Ｐ−１］を使用して、データ信号ＤＱ［ｙ］をオーバーサンプリングする。そして、ＲＤ取得回路２０−ｙは、データ信号ＤＱ［ｙ］をオーバーサンプリングして得られるサンプル値と、ＤＱＳエッジ検出回路１０でのデータストローブ信号ＤＱＳのエッジの検出結果とを使用して、データ信号ＤＱ［ｙ］が示すリードデータＲＤを取得する。
The RD acquisition circuit 20-y that processes the data signal DQ [y] oversamples the data signal DQ [y] using the internal clock signals CLK2 [0] to CLK2 [P-1]. Then, the RD acquisition circuit 20-y uses the sample value obtained by oversampling the data signal DQ [y] and the detection result of the edge of the data strobe signal DQS in the DQS
本実施の形態では、ＲＤ取得回路２０−０〜２０−７は互いに同じ回路構成を有している。また本実施の形態では、ＤＱＳエッジ検出回路１０及びＲＤ取得回路２０−０〜２０−７は互いに同じ回路構成を有している。
In the present embodiment, the RD acquisition circuits 20-0 to 20-7 have the same circuit configuration. In the present embodiment, the DQS
図３７はＤＱＳエッジ検出回路１０の構成を示す図である。図３８はＲＤ取得回路２０−ｙの構成を示す図である。図３７に示されるように、ＤＱＳエッジ検出回路１０は、オーバーサンプリング回路１００と、選択対象単位保持回路１１０と、処理単位決定回路１２０と、エッジ検出回路１３０と、データ取得回路１４０とを備えている。また図３８に示されるように、ＲＤ取得回路２０−ｙは、オーバーサンプリング回路２００と、選択対象単位保持回路２１０と、処理単位決定回路２２０と、エッジ検出回路２３０と、データ取得回路２４０とを備えている。
FIG. 37 is a diagram showing a configuration of the DQS
オーバーサンプリング回路１００，２００は互いに同じ回路構成を有しており、選択対象単位保持回路１１０，２１０は互いに同じ回路構成を有している。処理単位決定回路１２０，２２０は互いに同じ回路構成を有しており、エッジ検出回路１３０，２３０は互いに同じ回路構成を有している。そして、データ取得回路１４０，２４０は互いに同じ回路構成を有している。
The
選択対象単位保持回路１１０，２１０の動作は制御回路３０によって独立に制御される。したがって、選択対象単位保持回路１１０，２１０では、回路構成は同じであるものの、動作は互いに異なることがある。同様に、処理単位決定回路１２０，２２０の動作は制御回路３０によって独立に制御される。したがって、処理単位決定回路１２０，２２０では、回路構成は同じであるものの、動作は互いに異なることがある。
The operations of the selection target
なお、データ取得回路１４０は、ＤＱＳエッジ検出回路１０とＲＤ取得回路２０−ｙとの回路構成を同一にするためだけに設けられており、ＤＱＳエッジ検出回路１０ではデータ取得回路１４０は実質的に機能していない。
The
以下では、ＤＱＳエッジ検出回路１０の構成を詳細に説明し、ＲＤ取得回路２０−ｙの構成についてはＤＱＳエッジ検出回路１０との相違点を中心に説明する。
Hereinafter, the configuration of the DQS
＜ＤＱＳエッジ検出回路＞
＜オーバーサンプリング回路＞
図３９はオーバーサンプリング回路１００の構成を示す図である。図３９に示されるように、オーバーサンプリング回路１００は、サンプリング回路１０１と、クロック乗せ換え回路１０２とを備えている。サンプリング回路１０１は、上記の比較対象リード回路９００のオーバーサンプリング回路９２０と同じ回路であって、処理単位期間９９０（図１２等参照）ごとに、当該処理単位期間９９０においてデータストローブ信号ＤＱＳをサンプリングすることによって得られたＰ個のサンプル値ＳＭ５［Ｐ−１：０］を出力する。
<DQS edge detection circuit>
<Oversampling circuit>
FIG. 39 is a diagram showing the configuration of the
クロック乗せ換え回路１０２は、ＦＦ回路１０３〜１０６を備えている。ＦＦ回路１０３は、サンプリング回路１０１からのサンプル値ＳＭ５［０］〜ＳＭ５［Ｐ−１］を内部クロック信号ＣＬＫ２［０］のライズエッジで保持してサンプル値ＳＭ７［０］〜ＳＭ７［Ｐ−１］としてそれぞれ出力する。ＦＦ回路１０４は、ＦＦ回路１０３からのサンプル値ＳＭ７［０］〜ＳＭ７［Ｐ−１］を内部クロック信号ＣＬＫ２［０］のライズエッジで保持してサンプル値ＳＭ８［０］〜ＳＭ８［Ｐ−１］としてそれぞれ出力する。ＦＦ回路１０５は、ＦＦ回路１０４からのサンプル値ＳＭ８［０］〜ＳＭ８［Ｐ−１］をクロック信号ＣＬＫのライズエッジで保持してサンプル値ＳＭ９［０］〜ＳＭ９［Ｐ−１］としてそれぞれ出力する。ＦＦ回路１０６は、ＦＦ回路１０３からのサンプル値ＳＭ７［０］〜［Ｐ−１］をクロック信号ＣＬＫのライズエッジで保持してサンプル値ＳＭ９［Ｐ］〜ＳＭ９［２Ｐ−１］としてそれぞれ出力する。
The
このような構成を有するオーバーサンプリング回路１００では、内部クロック信号ＣＬＫ２［０］のあるライズエッジでＦＦ回路１０３から出力されるサンプル値ＳＭ７［Ｐ−１：０］がＭ番目の処理単位期間９９０でのサンプル値とすると、当該ライズエッジでＦＦ回路１０４から出力されるサンプル値ＳＭ８［Ｐ−１：０］は（Ｍ−１）番目の処理単位期間９９０でのサンプル値となる。したがって、この場合には、内部クロック信号ＣＬＫ２［０］のあるライズエッジに同期して、ＦＦ回路１０４から出力されるサンプル値ＳＭ８［０］〜ＳＭ８［Ｐ−１］及びＦＦ回路１０３から出力されるサンプル値ＳＭ７［０］〜ＳＭ７［Ｐ−１］から成る（Ｐ×２）個のサンプル値は、（Ｍ−１）番目の処理単位期間９９０及びＭ番目の処理単位期間９９０から成る、クロック信号ＣＬＫの１サイクルと同じ長さの期間の間、データストローブ信号ＤＱＳを（Ｐ×２）回サンプリングして得られたサンプル値である。したがって、クロック信号ＣＬＫのライズエッジに同期してＦＦ回路１０５，１０６から出力される２Ｐ個のサンプル値ＳＭ９［０］〜ＳＭ９［２Ｐ−１］は、クロック信号ＣＬＫの１サイクルと同じ長さの期間の間において、データストローブ信号ＤＱＳを２Ｐ回サンプリングして得られる値である。サンプル値ＳＭ９［０］〜ＳＭ９［２Ｐ−１］のサンプリングのタイミングはこの順で早くなっている。以後、当該期間を「第１処理単位期間１９１」と呼ぶ。第１処理単位期間１９１の長さは、比較対象リード回路９００での処理単位期間９９０の長さの２倍となっている。第１処理単位期間１９１は、クロック信号ＣＬＫに同期している。つまり、第１処理単位期間１９１の始点及び終点はクロック信号ＣＬＫのライズエッジに同期している。
In the
図４０は第１処理単位期間１９１とデータストローブ信号ＤＱＳとの関係の一例を示す図である。図４０には、（Ｍ＋０）番目の第１処理単位期間１９１から（Ｍ＋３）番目の第１処理単位期間１９１が示されている。第１処理単位期間１９１の長さと、データストローブ信号ＤＱＳの周期とは理想的には一致することから、データストローブ信号ＤＱＳでは、理想的には１つの第１処理単位期間１９１にライズエッジが１つだけ含まれ、フォールエッジが１つだけ含まれる。しかしながら、データストローブ信号ＤＱＳのエッジのタイミングにはジッタが存在することから、実際にはこのようになるとは限らない。オーバーサンプリング回路１００は、ある第１処理単位期間１９１で得たサンプル値ＳＭ９［２Ｐ−１：０］を、当該第１処理単位期間１９１よりもクロック信号ＣＬＫの数クロック分遅らせて出力する。
FIG. 40 is a diagram illustrating an example of the relationship between the first
以上のような構成を有するオーバーサンプリング回路１００からは、データストローブ信号ＤＱＳをオーバーサンプリングして順次得られるサンプル値が、クロック信号ＣＬＫの１サイクル分（２Ｐ個）ごとに、クロック信号ＣＬＫのライズエッジに同期して出力される。以後、特に断らない限り、「サイクル」と言えば、内部クロック信号ＣＬＫ２［０］のサイクルではなく、クロック信号ＣＬＫのサイクルを意味する。
From the
＜選択対象単位保持回路＞
図４１は選択対象単位保持回路１１０の構成を示す図である。図４１に示されるように、選択対象単位保持回路１１０は、可変遅延回路１１１及びデータ拡張回路１１２を備えている。図４２は可変遅延回路１１１の構成を示す図である。可変遅延回路１１１は、オーバーサンプリング回路１００からのサンプル値ＳＭ９[２Ｐ−１：０]をそのまま出力したり、遅延させて出力したりすることができる。また可変遅延回路１１１は、サンプル値ＳＭ９[２Ｐ−１：０]を遅延させて出力する際には、その遅延量を変化させることができる。可変遅延回路１１１での遅延量は制御回路３０からの２ビットの設定データＳＥＴ１[１：０]によって設定される。
<Selection unit holding circuit>
FIG. 41 is a diagram showing a configuration of the selection target
図４２に示されるように、可変遅延回路１１１は、ＦＦ回路１１１Ａ，１１１Ｂ，１１１Ｃ及び選択回路１１１Ｄを備えている。ＦＦ回路１１１Ａはサンプル値ＳＭ９[２Ｐ−１：０]をクロック信号ＣＬＫのライズエッジで保持して出力する。これにより、ＦＦ回路１１１Ａからは、可変遅延回路１１１に入力されたサンプル値ＳＭ９[２Ｐ−１：０]が１サイクル分遅延して出力される。ＦＦ回路１１１ＢはＦＦ回路１１１Ａの出力をクロック信号ＣＬＫのライズエッジで保持して出力する。これにより、ＦＦ回路１１１Ｂからは、可変遅延回路１１１に入力されたサンプル値ＳＭ９[２Ｐ−１：０]が２サイクル分遅延して出力される。ＦＦ回路１１１Ｃは、ＦＦ回路１１１Ｂの出力をクロック信号ＣＬＫのライズエッジで保持して出力する。これにより、ＦＦ回路１１１Ｃからは、可変遅延回路１１１に入力されたサンプル値ＳＭ９[２Ｐ−１：０]が３サイクル分遅延して出力される。
As shown in FIG. 42, the
選択回路１１１Ｄは、制御回路３０からの設定データＳＥＴ１[１：０]に応じて、オーバーサンプリング回路１００からのサンプル値ＳＭ９[２Ｐ−１：０]及びＦＦ回路１１Ａ，１１１Ｂ，１１１Ｃの出力の一つを選択してサンプル値ＳＭ１０[２Ｐ−１：０]として出力する。
In response to the setting data SET1 [1: 0] from the
具体的には、例えば、選択回路１１１Ｄは、設定データＳＥＴ１[１：０]の値が十進数表記で“０”の場合には、サンプル値ＳＭ９[２Ｐ−１：０]を選択して出力する。これにより、設定データＳＥＴ１[０]，ＳＥＴ１[１]がともに“０”を示す場合には、選択回路１１１Ｄからは、可変遅延回路１１１に入力されたサンプル値ＳＭ９[０]〜ＳＭ９[２Ｐ−１]がそのままサンプル値ＳＭ１０[０]〜ＳＭ１０[２Ｐ−１]としてそれぞれ出力される。以後、設定データＳＥＴ１[１：０]のように複数ビットで構成されるデータの値を示す場合には、特に断らない限り、十進数表記で示すものとする。
Specifically, for example, when the value of the setting data SET1 [1: 0] is “0” in decimal notation, the selection circuit 111D selects and outputs the sample value SM9 [2P-1: 0]. To do. As a result, when the setting data SET1 [0] and SET1 [1] both indicate “0”, the sample values SM9 [0] to SM9 [2P− inputted to the
選択回路１１１Ｄは、設定データＳＥＴ１[１：０]の値が“１”の場合には、ＦＦ回路１１１Ａの出力を選択して出力する。これにより、設定データＳＥＴ１[０]，ＳＥＴ１[１]が“０”及び“１”をそれぞれ示す場合には、選択回路１１１Ｄからは、可変遅延回路１１１に入力されたサンプル値ＳＭ９[０]〜ＳＭ９[２Ｐ−１]が１サイクル分遅延してサンプル値ＳＭ１０[０]〜ＳＭ１０[２Ｐ−１]としてそれぞれ出力される。
When the value of the setting data SET1 [1: 0] is “1”, the selection circuit 111D selects and outputs the output of the
選択回路１１１Ｄは、設定データＳＥＴ１[１：０]の値が“２”の場合には、ＦＦ回路１１１Ｂの出力を選択して出力する。これにより、設定データＳＥＴ１[０]，ＳＥＴ１[１]が“１”及び“０”をそれぞれ示す場合には、選択回路１１１Ｄからは、可変遅延回路１１１に入力されたサンプル値ＳＭ９[０]〜ＳＭ９[２Ｐ−１]が２サイクル分遅延してサンプル値ＳＭ１０[０]〜ＳＭ１０[２Ｐ−１]としてそれぞれ出力される。
When the value of the setting data SET1 [1: 0] is “2”, the selection circuit 111D selects and outputs the output of the
そして、選択回路１１１Ｄは、設定データＳＥＴ１[１：０]の値が“３”の場合には、ＦＦ回路１１１Ｃの出力を選択して出力する。これにより、設定データＳＥＴ１[０]，ＳＥＴ１[１]がともに“１”を示す場合には、選択回路１１１Ｄからは、可変遅延回路１１１に入力されたサンプル値ＳＭ９[０]〜ＳＭ９[２Ｐ−１]が３サイクル分遅延してサンプル値ＳＭ１０[０]〜ＳＭ１０[２Ｐ−１]としてそれぞれ出力される。
Then, when the value of the setting data SET1 [1: 0] is “3”, the selection circuit 111D selects and outputs the output of the FF circuit 111C. As a result, when the setting data SET1 [0] and SET1 [1] both indicate “1”, the selection circuit 111D receives the sample values SM9 [0] to SM9 [2P− inputted to the
なお可変遅延回路１１１の働きについては後で詳細に説明する。
The function of the
図４３はデータ拡張回路１１２の構成を示す図である。データ拡張回路１１２は、Ｍサイクル分のサンプル値ＳＭ１０［２Ｐ−１：０］を連結して（２Ｐ×Ｍ）個（Ｍ≧２）のサンプル値ＳＭ１１［２Ｐ×Ｍ−１：０］を生成し、それをクロック信号ＣＬＫのライズエッジに同期して出力する。本実施の形態では、例えばＭ＝５とする。データ拡張回路１１２からは、クロック信号ＣＬＫのライズエッジに同期して、１２０個のサンプル値ＳＭ１１［０］〜［１１９］が出力される。
FIG. 43 is a diagram showing the configuration of the
図４３に示されるように、データ拡張回路１１２は、ＦＦ回路１１２Ａ〜１１２Ｄを備えている。データ拡張回路１１２は、可変遅延回路１１１からのサンプル値ＳＭ１０［０]〜ＳＭ１０[２Ｐ−１］をそのままサンプル値ＳＭ１１［２Ｐ×４]〜ＳＭ１１[２Ｐ×５−１］としてそれぞれ出力する。ＦＦ回路１１２Ａは、クロック信号ＣＬＫのライズエッジでサンプル値ＳＭ１０［０］〜ＳＭ[２Ｐ−１]を保持してサンプル値ＳＭ１１[２Ｐ×３]〜ＳＭ１１［２Ｐ×４−１］としてそれぞれ出力する。ＦＦ回路１１２Ｂは、クロック信号ＣＬＫのライズエッジでサンプル値ＳＭ１１［２Ｐ×３］〜ＳＭ１１[ＳＰ×４−１]を保持してサンプル値ＳＭ１１[２Ｐ×２]〜ＳＭ１１［２Ｐ×３−１］としてそれぞれ出力する。ＦＦ回路１１２Ｃは、クロック信号ＣＬＫのライズエッジでサンプル値ＳＭ１１[２Ｐ×２]〜ＳＭ１１［２Ｐ×３−１］を保持してサンプル値ＳＭ１１[２Ｐ]〜ＳＭ１１［２Ｐ×２−１］としてそれぞれ出力する。ＦＦ回路１１２Ｄは、クロック信号ＣＬＫのライズエッジでサンプル値ＳＭ１１[２Ｐ]〜ＳＭ１１［２Ｐ×２−１］を保持してサンプル値ＳＭ１１[０]〜ＳＭ１１［２Ｐ−１］としてそれぞれ出力する。
As shown in FIG. 43, the
このような構成を有するデータ拡張回路１１２では、クロック信号ＣＬＫのあるライズエッジで可変遅延回路１１１から出力されるサンプル値ＳＭ１０［２Ｐ−１：０］がＭ番目の第１処理単位期間１９１でのサンプル値とすると、サンプル値ＳＭ１１［２Ｐ×５−１：２Ｐ×４］はＭ番目の第１処理単位期間１９１でのサンプル値となり、当該ライズエッジでＦＦ回路１１２Ａから出力されるサンプル値ＳＭ１１［２Ｐ×４−１：２Ｐ×３］は（Ｍ−１）番目の第１処理単位期間１９１でのサンプル値となり、当該ライズエッジでＦＦ回路１１２Ｂから出力されるサンプル値ＳＭ１１［２Ｐ×３−１：２Ｐ×２］は（Ｍ−２）番目の第１処理単位期間１９１でのサンプル値となる。また、当該ライズエッジでＦＦ回路１１２Ｃから出力されるサンプル値ＳＭ１１［２Ｐ×２−１：２Ｐ］は（Ｍ−３）番目の第１処理単位期間１９１でのサンプル値となり、当該ライズエッジでＦＦ回路１１２Ｄから出力されるサンプル値ＳＭ１１［２Ｐ−１：０］は（Ｍ−４）番目の第１処理単位期間１９１でのサンプル値となる。したがって、この場合には、（Ｍ−４）番目の第１処理単位期間１９１からＭ番目の第１処理単位期間１９１から成る５サイクル分の間の間、データストローブ信号ＤＱＳを（２Ｐ×５）回サンプリングして得られたサンプル値ＳＭ１１［０］〜ＳＭ１１［２Ｐ×５−１］が当該ライズエッジに同期してデータ拡張回路１１２から出力される。つまり、クロック信号ＣＬＫのライズエッジに同期してデータ拡張回路１１２から出力される（２Ｐ×Ｍ）個のサンプル値ＳＭ１１［０］〜ＳＭ１１［２Ｐ×Ｍ−１］は、Ｍサイクル分の期間の間において、データストローブ信号ＤＱＳを（２Ｐ×Ｍ）回サンプリングして得られる値となる。サンプル値ＳＭ１１［０］〜ＳＭ１１［２Ｐ×５−１］のサンプリングのタイミングはこの順で早くなっている。本実施の形態では、後述するように、サンプル値ＳＭ１１［０］〜ＳＭ１１［２Ｐ×５−１］から、データストローブ信号ＤＱＳのエッジを検出するために使用する複数のサンプル値を選択する。以後、サンプル値ＳＭ１１［２Ｐ×５−１：０］を「選択対象単位」と呼ぶことがある。また上記のＭサイクル分の期間を「第２処理単位期間１９２」と呼ぶ。選択対象単位は、第２処理単位期間１９２の間、データストローブ信号ＤＱＳをサンプルリングして得られた複数のサンプル値である。第２処理単位期間１９２の長さは第１処理単位期間１９１の長さのＭ倍となっている。
In the
そして、データ拡張回路１１２は、クロック信号ＣＬＫの次のライズエッジで、可変遅延回路１１１から（Ｍ＋１）番目の第１処理単位期間１９１でのサンプル値ＳＭ１０［２Ｐ−１：０］が出力されると、（Ｍ−３）番目の第１処理単位期間１９１から（Ｍ＋１）番目の第１処理単位期間１９１から成る第２処理単位期間１９２での（２Ｐ×Ｍ）個のサンプル値ＳＭ１１［０］〜ＳＭ１１［２Ｐ×５−１］を出力する。
Then, the
このように、選択対象単位保持回路１１０は、第２処理単位期間１９２を１サイクルずつずらしながら、第２処理単位期間１９２での（２Ｐ×５）個のサンプル値ＳＭ１１［２Ｐ×Ｍ−１：０］を保持し、当該サンプル値ＳＭ１１［２Ｐ×Ｍ−１：０］を選択対象単位として出力している。選択対象単位保持回路１１０は、第２処理単位期間１９２ごとに、当該第２処理単位期間１９２において得られたサンプル値ＳＭ１１［２Ｐ×Ｍ−１：０］を選択対象単位として出力する。
In this manner, the selection target
図４４は、第１処理単位期間１９１と第２処理単位期間１９２とデータストローブ信号ＤＱＳの関係の一例を示す図である。図４４には、（Ｍ−４）番目の第１処理単位期間１９１から（Ｍ＋１）番目の第１処理単位期間１９１が示されている。また（Ｌ−４）番目の第２処理単位期間１９２から（Ｌ＋１）番目の第２処理単位期間１９２が示されている。
FIG. 44 is a diagram illustrating an example of the relationship between the first
＜処理単位決定回路＞
図４５は処理単位決定回路１２０の構成を示す図である。図４５に示されるように、処理単位決定回路１２０はグリッジ除去回路１２１及び決定回路１２３を備えている。図４６はグリッジ除去回路１２１の構成を示す図である。グリッジ除去回路１２１は、選択対象単位（サンプル値ＳＭ１１［２Ｐ×Ｍ−１：０］）に含まれるグリッジを除去する回路である。図４６に示されるように、グリッジ除去回路１２１は、（２Ｐ×Ｍ−２）個の除去回路１２２−１〜１２２−（２Ｐ×Ｍ−２）を備えている。除去回路１２２−１〜１２２−（２Ｐ×Ｍ−２）の回路構成は互いに同じである。除去回路１２２−ｚ（１≦ｚ≦２Ｐ×Ｍ−２）には、選択対象単位保持回路１１０からのサンプル値ＳＭ１１[ｚ−１]，ＳＭ１１[ｚ]，ＳＭ１１[ｚ＋１]が入力される。図４７は除去回路１２２−ｚの構成を示す図である。
<Processing unit determination circuit>
FIG. 45 is a diagram showing the configuration of the processing
図４７に示されるように、除去回路１２２−ｚは、ＡＮＤ回路１２２Ａ、ＯＲ回路１２２Ｂ及び選択回路１２２Ｃを備えている。ＡＮＤ回路１２２Ａはサンプル値ＳＭ１１[ｚ−１]，ＳＭ１１[ｚ＋１]の論理積を演算して出力する。ＯＲ回路１２２Ｂはサンプル値ＳＭ１１[ｚ−１]，ＳＭ１１[ｚ＋１]の論理和を演算して出力する。選択回路１２２Ｃは、サンプル値ＳＭ１１[ｚ]が“０”のときＡＮＤ回路１２２Ａの出力をサンプル値ＳＭ１２[ｚ]として出力する。一方で、選択回路１２２Ｃは、サンプル値ＳＭ１１[ｚ]が“１”のときＯＲ回路１２２Ｂの出力をサンプル値ＳＭ１２[ｚ]として出力する。
As shown in FIG. 47, the removal circuit 122-z includes an AND
このような構成を有する除去回路１２２−ｚは、注目するｚビット目のサンプル値ＳＭ１１[ｚ]の論理値が、その前後のビット位置のサンプル値ＳＭ１１[ｚ−１]，ＳＭ１１[ｚ＋１]の論理値のそれぞれと異なる場合には、論理値を反転したサンプル値ＳＭ１１[ｚ]をサンプル値ＳＭ１２[ｚ]として出力する。そして、注目するｚビット目のサンプル値ＳＭ１１[ｚ]の論理値が、その前後のビット位置のサンプル値ＳＭ１１[ｚ−１]，ＳＭ１１[ｚ＋１]の論理値の少なくとも一方と一致する場合には、当該サンプル値ＳＭ１１[ｚ]をそのままサンプル値ＳＭ１２[ｚ]として出力する。 In the removal circuit 122-z having such a configuration, the logical value of the sample value SM11 [z] of the noticed z-th bit is the sample value SM11 [z-1], SM11 [z + 1] at the bit positions before and after that. If different from each of the logical values, the sample value SM11 [z] obtained by inverting the logical value is output as the sample value SM12 [z]. When the logical value of the sample value SM11 [z] of the z-th bit of interest matches at least one of the logical values of the sample values SM11 [z−1] and SM11 [z + 1] at the previous and subsequent bit positions The sample value SM11 [z] is output as it is as the sample value SM12 [z].
例えば、サンプル値ＳＭ１１[ｚ−１]，ＳＭ１１[ｚ]，ＳＭ１１[ｚ＋１]の論理値がそれぞれ“１”、“０”、“１”の場合には、“０”の反転の“１”を示すサンプル値ＳＭ１２[ｚ]が出力される。またサンプル値ＳＭ１１[ｚ−１]，ＳＭ１１[ｚ]，ＳＭ１１[ｚ＋１]の論理値がそれぞれ“０”、“１”、“０”の場合には、“１”の反転の“０”を示すサンプル値ＳＭ１２[ｚ]が出力される。またサンプル値ＳＭ１１[ｚ−１]，ＳＭ１１[ｚ]，ＳＭ１１[ｚ＋１]の論理値がそれぞれ“１”、“１”、“１”の場合には、“１”を示すサンプル値ＳＭ１２[ｚ]が出力される。またサンプル値ＳＭ１１[ｚ−１]，ＳＭ１１[ｚ]，ＳＭ１１[ｚ＋１]の論理値がそれぞれ“１”、“０”、“０”の場合には、“０”を示すサンプル値ＳＭ１２[ｚ]が出力される。 For example, when the logical values of the sample values SM11 [z−1], SM11 [z], and SM11 [z + 1] are “1”, “0”, and “1”, respectively, “1” is an inversion of “0”. Is output as a sample value SM12 [z]. If the logical values of the sample values SM11 [z−1], SM11 [z], and SM11 [z + 1] are “0”, “1”, and “0”, respectively, “0” that is the inversion of “1” is set. The indicated sample value SM12 [z] is output. When the sample values SM11 [z−1], SM11 [z], and SM11 [z + 1] are “1”, “1”, and “1”, respectively, the sample value SM12 [z indicating “1” is used. ] Is output. When the sample values SM11 [z−1], SM11 [z], and SM11 [z + 1] have logical values “1”, “0”, and “0”, respectively, the sample value SM12 [z that indicates “0”. ] Is output.
上記の説明から理解できるように、グリッジ除去回路１２１では、サンプル値ＳＭ１１[０]に対応するサンプル値ＳＭ１２[０]と、サンプル値ＳＭ１１[２Ｐ×Ｍ−１]に対応するサンプル値ＳＭ１２[２Ｐ×Ｍ−１]は生成されない。したがって、グリッジ除去回路１２１は、入力されたサンプル値ＳＭ１１[２Ｐ×Ｍ−１：０]よりも２個少ない数のサンプル値ＳＭ１２[２Ｐ×Ｍ−２：１]を出力する。グリッジ除去回路１２１から出力されるサンプル値ＳＭ１２[２Ｐ×Ｍ−２：１]は、グリッジが除去された選択対象単位となる。なお、グリッジ除去回路１２１については後で再度説明する。
As can be understood from the above description, in the
図４８は決定回路１２３の構成を示す図である。図４８に示されるように、決定回路１２３は、Ｙ個の選択回路１２４−０〜１２４−（Ｙ−１）と、Ｙ個のＦＦ回路１２５−０〜１２５−（Ｙ−１）とを備えている。ここで、Ｙ＝３×Ｐ＋１である。本実施の形態ではＰ＝１２であることから、Ｙ＝３７となる。
FIG. 48 is a diagram showing the configuration of the
ＦＦ回路１２５−０〜１２５−（Ｙ−１）のそれぞれは、クロック信号ＣＬＫのライズエッジで、制御回路３０からの設定データＳＥＴ２[Ｘ−１：０]を保持して出力する。
Each of the FF circuits 125-0 to 125- (Y-1) holds and outputs the setting data SET2 [X-1: 0] from the
選択回路１２４−ｊ（０≦ｊ≦Ｙ−１）のＱ個の入力端子ＩＮ０〜ＩＮ（Ｑ−１）には、Ｑ個のサンプル値ＳＭ１２[ｊ＋１]〜ＳＭ１２[ｊ＋Ｑ]がそれぞれ入力される。ここで、Ｑ＝２Ｐ×Ｍ−２−（Ｙ−１）である。本実施の形態では、Ｐ＝１２、Ｍ＝５、Ｙ＝３７であることから、Ｑ＝８２である。選択回路１２４−ｊは、ＦＦ回路１２５−ｊから出力される設定データＳＥＴ２[Ｘ−１：０]に応じて、入力されるＱ個のサンプル値ＳＭ１２[ｊ＋１]〜ＳＭ１２[ｊ＋Ｑ]のうちの一つを選択してサンプル値ＳＭ１３[ｊ]として出力する。 Q sample values SM12 [j + 1] to SM12 [j + Q] are respectively input to Q input terminals IN0 to IN (Q-1) of the selection circuit 124-j (0 ≦ j ≦ Y−1). . Here, Q = 2P × M-2- (Y-1). In this embodiment, since P = 12, M = 5, and Y = 37, Q = 82. The selection circuit 124-j, among the Q sample values SM12 [j + 1] to SM12 [j + Q] input, according to the setting data SET2 [X-1: 0] output from the FF circuit 125-j. One is selected and output as a sample value SM13 [j].
設定データＳＥＴ２[Ｘ−１：０]のビット数Ｘは、（Ｑ−１）を二進数表記した際のビット数と一致する。本実施の形態では、（Ｑ−１）＝８２であることから、これを二数表記すると“１０１０００１”となる。よって、Ｘ＝７となる。 The number of bits X of the setting data SET2 [X-1: 0] matches the number of bits when (Q-1) is expressed in binary. In the present embodiment, since (Q−1) = 82, this is represented as “1010001” when expressed in two. Therefore, X = 7.
選択回路１２４−ｊは、入力されるＸビットの設定データＳＥＴ２[Ｘ−１：０]が示す値がｉ（０≦ｉ≦Ｑ−１）であるとき、サンプル値ＳＭ１２[ｊ＋１]〜ＳＭ１２[ｊ＋Ｑ]のうち、入力端子ＩＮｉに入力される値を選択してサンプル値ＳＭ１３[ｊ]として出力する。 When the value indicated by the input X-bit setting data SET2 [X-1: 0] is i (0 ≦ i ≦ Q−1), the selection circuit 124-j outputs sample values SM12 [j + 1] to SM12 [ Of j + Q], a value input to the input terminal INi is selected and output as a sample value SM13 [j].
このような構成を有する決定回路１２３では、設定データＳＥＴ２[Ｘ−１：０]に応じて、（２Ｐ×Ｍ−２）ビットのサンプル値ＳＭ１２[２Ｐ×Ｍ−２：１]（選択対象単位）から、ビット位置が連続するＹビットのサンプル値ＳＭ１２[α]〜ＳＭ１２[α＋Ｙ−１]が選択され、それぞれＳＭ１３[０]〜ＳＭ１３[Ｙ−１]として出力される。ここでαは、１≦α≦２Ｐ×Ｍ−２−（Ｙ−１）である。
In the
後段のエッジ検出回路１３０は、決定回路１２３から出力されるＹビットのサンプル値ＳＭ１３[Ｙ−１：０]をエッジ検出単位とし、当該エッジ検出単位に基づいてデータストローブ信号ＤＱＳのライズエッジ及びフォールエッジを検出する。エッジ検出単位は、ライズエッジの検出で使用されるライズエッジ検出単位と、フォールエッジの検出で使用されるフォールエッジ検出単位とに分けられる。
The subsequent
このように、処理単位決定回路１２０は、クロック信号ＣＬＫのあるライズエッジで入力される選択対象単位からエッジ検出単位を選択して出力する。そして、処理単位決定回路１２０は、クロック信号ＣＬＫの次のライズエッジで入力される次の選択対象単位からエッジ検出単位を選択して出力する。つまり、処理単位決定回路１２０は、選択対象単位ごとに、当該選択対象単位からエッジ検出単位を選択して出力する。言い換えれば、処理単位決定回路１２０は、選択対象単位ごとに、当該選択対象単位からライズエッジ検出単位及びフォールエッジ検出単位を選択して出力している。
As described above, the processing
＜エッジ検出回路＞
図４９はエッジ検出回路１３０の構成を示す図である。図４９に示されるように、エッジ検出回路１３０は、データストローブ信号ＤＱＳのライズエッジを検出するライズエッジ検出回路１３１と、データストローブ信号ＤＱＳのフォールエッジを検出するフォールエッジ検出回路１３３とを備えている。
<Edge detection circuit>
FIG. 49 is a diagram showing the configuration of the
ライズエッジ検出回路１３１は、処理単位決定回路１２０からのサンプル値ＳＭ１３[３Ｐ＋１−１：０]（ＳＭ１３[Ｙ−１：０]）のうち、下位側の（２Ｐ＋１）個のサンプル値ＳＭ１３[２Ｐ＋１−１：０]をライズエッジ検出単位として、当該ライズエッジ検出単位に基づいて、データストローブ信号ＤＱＳのライズエッジを検出する。そしてライズエッジ検出回路１３１は、データストローブ信号ＤＱＳのライズエッジの検出結果をライズエッジデータＲＥＧ[２Ｐ−１：０]として出力する。
The rise
一方で、フォールエッジ検出回路１３３は、処理単位決定回路１２０からのサンプル値ＳＭ１３[３Ｐ＋１−１：０]のうち、上位側の（２Ｐ＋１）個のサンプル値ＳＭ１３[３Ｐ＋１−１：Ｐ]をフォールエッジ検出単位として、当該フォールエッジ検出単位に基づいて、データストローブ信号ＤＱＳのフォールエッジを検出する。そしてフォールエッジ検出回路１３３は、データストローブ信号ＤＱＳのフォールエッジの検出結果をフォールエッジデータＦＥＧ[２Ｐ−１：０]として出力する。
On the other hand, the fall
図５０はエッジ検出単位ＥＧＵ、ライズエッジ検出単位ＲＥＧＵ及びフォールエッジ検出単位ＦＥＧＵの関係を示す図である。図５０には、エッジ検出単位ＥＧＵを構成するサンプル値ＳＭ１３[３Ｐ：０]が得られたサンプリング期間１９３と、当該エッジ検出単位ＥＧＵに含まれるライズエッジ検出単位ＲＥＧＵを構成するサンプル値ＳＭ１３[２Ｐ：０]が得られたサンプリング期間１９３Ｒと、当該エッジ検出単位ＥＧＵに含まれるフォールエッジ検出単位ＦＥＧＵを構成するサンプル値ＳＭ１３[３Ｐ：Ｐ]が得られたサンプリング期間１９３Ｆも示されている。
FIG. 50 is a diagram illustrating a relationship among the edge detection unit EGU, the rise edge detection unit REGU, and the fall edge detection unit FEGU. FIG. 50 shows a
図５１はライズエッジ検出回路１３１の構成を示す図である。図５１に示されるように、ライズエッジ検出回路１３１は、２Ｐ個のＡＮＤ回路１３２−０〜１３２−（２Ｐ−１）を備えている。ＡＮＤ回路１３２−ｋ（０≦ｋ≦２Ｐ−１）は、サンプル値ＳＭ１３[ｋ]の反転値とサンプル値ＳＭ１３[ｋ＋１]の論理積を求めて、その結果をライズエッジデータＲＥＧ[ｋ]として出力する。
FIG. 51 is a diagram showing the configuration of the rise
ライズエッジ検出回路１３１からは、ライズエッジデータＲＥＧ［０］〜ＲＥＧ［２Ｐ−１］が出力される。あるサンプリング期間１９３Ｒでのサンプル値ＳＭ１３［０］〜ＳＭ１３［２Ｐ］に基づいて生成されたライズエッジデータＲＥＧ［０］〜［２Ｐ−１］では、当該サンプリング期間１９３Ｒにおいてデータストローブ信号ＤＱＳのライズエッジが現れるタイミングに応じたデータが“１”を示す。例えば、データストローブ信号ＤＱＳにおいて、あるサンプリング期間１９３Ｒの始点からサンプリング周期８個分後のタイミングの近傍でライズエッジが存在する場合には、当該サンプリング期間１９３Ｒでのサンプル値ＳＭ１３［０］〜ＳＭ１３［２Ｐ］に基づいて生成されたライズエッジデータＲＥＧ［０］〜［２Ｐ−１］ではライズエッジデータＲＥＧ［７］が“１”を示す。よって、ライズエッジデータＲＥＧ［２Ｐ−１：０］を見れば、１サイクル分のある期間（当該ライズエッジデータＲＥＧ［２Ｐ−１：０］の元になるライズエッジ検出単位が得られたサンプリング期間）において、データストローブ信号ＤＱＳのライズエッジが現れるタイミングを特定することができる。以後、当該１サイクル分のある期間を「ライズエッジ検出期間」と呼ぶ。
The rise
図５２はフォールエッジ検出回路１３３の構成を示す図である。図５２に示されるように、フォールエッジ検出回路１３３は、２Ｐ個のＡＮＤ回路１３４−０〜１３４−（２Ｐ−１）を備えている。ＡＮＤ回路１３４−ｋは、サンプル値ＳＭ１３[Ｐ＋ｋ]とサンプル値ＳＭ１３[Ｐ＋ｋ＋１]の反転値との論理積を求めて、その結果をフォールエッジデータＦＥＧ[ｋ]として出力する。
FIG. 52 is a diagram showing the configuration of the fall
フォールエッジ検出回路１３３からは、フォールエッジデータＦＥＧ［０］〜ＦＥＧ［２Ｐ−１］が出力される。あるサンプリング期間１９３Ｆでのサンプル値ＳＭ１３［Ｐ］〜ＳＭ１３［３Ｐ］に基づいて生成されたフォールエッジデータＦＥＧ［０］〜ＦＥＧ［２Ｐ−１］では、当該サンプリング期間１９３Ｆにおいてデータストローブ信号ＤＱＳのフォールエッジが現れるタイミングに応じたデータが“１”を示す。よって、フォールエッジデータＦＥＧ［２Ｐ−１：０］を見れば、１サイクル分のある期間（当該フォールエッジデータＦＥＧ［２Ｐ−１：０］の元になるフォールエッジ検出単位が得られたサンプリング期間）において、データストローブ信号ＤＱＳのフォールエッジが現れるタイミングを特定することができる。以後、当該１サイクル分のある期間を「フォールエッジ検出期間」と呼ぶ。
The fall
このようにライズエッジ検出回路１３１は、クロック信号ＣＬＫのあるライズエッジでライズエッジ検出単位が入力されると、当該ライズエッジ検出単位に基づいてデータストローブ信号ＤＱＳのライズエッジを検出する。そして、ライズエッジ検出回路１３１は、クロック信号ＣＬＫの次のライズエッジで次のライズエッジ検出単位が入力されると、当該次のライズエッジ検出単位に基づいてデータストローブ信号ＤＱＳのライズエッジを検出する。つまり、ライズエッジ検出回路１３１は、処理単位決定回路１２０が決定するライズエッジ検出単位ごとに、当該ライズエッジ検出単位に基づいてデータストローブ信号のライズエッジを検出する。同様に、フォールエッジ検出回路１３３は、処理単位決定回路１２０が決定するフォールエッジ検出単位ごとに、当該フォールエッジ検出単位に基づいてデータストローブ信号のフォールエッジを検出する。
As described above, when a rise edge detection unit is input at a certain rise edge of the clock signal CLK, the rise
以上のように、ＤＱＳエッジ検出回路１０は、クロック信号ＣＬＫのライズエッジに同期して、ライズエッジ検出期間（図５０のサンプリング期間１９３Ｒ）でのデータストローブ信号ＤＱＳのライズエッジのタイミングを示すライズエッジデータＲＥＧ［２Ｐ−１：０］と、当該ライズエッジ検出期間よりも半サイクル分後方にずれたフォールエッジ検出期間（図５０のサンプリング期間１９３Ｆ）でのデータストローブ信号ＤＱＳのフォールエッジのタイミングを示すフォールエッジデータＦＥＧ［２Ｐ−１：０］とを出力する。
As described above, the DQS
＜ＲＤ取得回路＞
次にＲＤ取得回路２０−[ｙ]について、ＤＱＳエッジ検出回路１０との相違点を中心に説明する。
<RD acquisition circuit>
Next, the RD acquisition circuit 20- [y] will be described focusing on differences from the DQS
オーバーサンプリング回路２００は、オーバーサンプリング回路１００と同様にして、データ信号ＤＱ[ｙ]をオーバーサンプリングする。オーバーサンプリング回路２００からは、クロック信号ＣＬＫのライズエッジに同期して、データ信号ＤＱ[ｙ]についての１サイクル分のサンプル値ＳＭ１９[Ｐ−１：０]が出力される。
Similar to the
図５３は選択対象単位保持回路２１０の構成を示す図である。図５３に示されるように、選択対象単位保持回路２１０は、選択対象単位保持回路１１０の可変遅延回路１１１と同じ回路構成を有する可変遅延回路２１１と、選択対象単位保持回路１１０のデータ拡張回路１１２と同じ回路構成を有するデータ拡張回路２１２とを備えている。
FIG. 53 is a diagram showing a configuration of the selection target
可変遅延回路２１１は、可変遅延回路１１１と同様に、制御回路３０からＲＤ取得回路２０−ｙに入力される設定データＳＥＴ１１−ｙ[１：０]に応じて、オーバーサンプリング回路２００からのサンプル値ＳＭ１９[２Ｐ−１：０]をそのまま出力したり、遅延させて出力したりすることができる。また可変遅延回路２１１は、サンプル値ＳＭ１９[２Ｐ−１：０]を遅延させて出力する際には、設定データＳＥＴ１１−ｙ[１：０]に応じて、その遅延量を変化させることができる。可変遅延回路２１１からはサンプル値ＳＭ２０[２Ｐ−１：０]が出力される。
Similar to the
データ拡張回路２１２は、データ拡張回路１１２と同様に、Ｍサイクル分のサンプル値ＳＭ２０［２Ｐ−１：０］を連結して（２Ｐ×Ｍ）個のサンプル値ＳＭ２１［２Ｐ×Ｍ−１：０］を生成し、それをクロック信号ＣＬＫのライズエッジに同期して出力する。データ拡張回路２１１から出力されるサンプル値ＳＭ２１［２Ｐ×Ｍ−１：０］は、ＲＤ取得回路２０−ｙでの選択対象単位となる。
Similarly to the
図５４は処理単位決定回路２２０の構成を示す図である。図５４に示されるように、処理単位決定回路２２０は、処理単位決定回路１２０のグリッジ除去回路１２１と同じ回路構成を有するグリッジ除去回路２２１と、処理単位決定回路１２０の決定回路１２３と同じ回路構成を有する決定回路２２３とを備えている。
FIG. 54 is a diagram showing a configuration of the processing
グリッジ除去回路２２１は、グリッジ除去回路１２１と同様に、選択対象単位、つまりサンプル値ＳＭ２１［２Ｐ×Ｍ−１：０］に含まれるグリッジを除去する。グリッジ除去回路２２１は、入力されたサンプル値ＳＭ２１[２Ｐ×Ｍ−１：０]よりも２個少ない数のサンプル値ＳＭ２２[２Ｐ×Ｍ−２：１]を出力する。グリッジ除去回路１２１から出力されるサンプル値ＳＭ２２[２Ｐ×Ｍ−２：１]は、グリッジが除去された選択対象単位となる。
Similar to the
決定回路２２３は、決定回路１２３と同様に、制御回路３０からＲＤ取得回路２０−ｙに入力される設定データＳＥＴ１２−ｙ[Ｘ−１：０]に応じて、（２Ｐ×Ｍ−２）ビットのサンプル値ＳＭ２２[２Ｐ×Ｍ−２：１]（選択対象単位）から、ビット位置が連続するＹ（＝３Ｐ＋１）ビットのサンプル値ＳＭ２２[α]〜ＳＭ２２[α＋Ｙ−１]を選択し、それぞれサンプル値ＳＭ２３[０]〜ＳＭ２３[Ｙ−１]として出力する。決定回路２２３からは、サンプル値ＳＭ２３[３Ｐ＋１−１：０]が出力される。
Similar to the
図５５はエッジ検出回路２３０の構成を示す図である。図５５に示されるように、エッジ検出回路２３０は、エッジ検出回路１３０のライズエッジ検出回路１３１と同じ回路構成を有するライズエッジ検出回路２３１と、エッジ検出回路１３０のフォールエッジ検出回路１３３と同じ回路構成を有するフォールエッジ検出回路２３３とを備えている。
FIG. 55 is a diagram showing the configuration of the
ライズエッジ検出回路２３１は、ライズエッジ検出回路１３１と同様に、処理単位決定回路２２０からのサンプル値ＳＭ２３[３Ｐ＋１−１：０]のうち、下位側の（２Ｐ＋１）個のサンプル値ＳＭ２３[２Ｐ＋１−１：０]をライズエッジ検出単位として、当該ライズエッジ検出単位に基づいて、データ信号ＤＱ[ｙ]のライズエッジを検出する。そしてライズエッジ検出回路２３１は、データ信号ＤＱ[ｙ]のライズエッジの検出結果をライズエッジデータＲＥＧ−ｙ[２Ｐ−１：０]として出力する。
Similarly to the rise
一方で、フォールエッジ検出回路２３３は、フォールエッジ検出回路１３３と同様に、処理単位決定回路２２０からのサンプル値ＳＭ１３[３Ｐ＋１−１：０]のうち、上位側の（２Ｐ＋１）個のサンプル値ＳＭ１３[３Ｐ＋１−１：Ｐ]をフォールエッジ検出単位として、当該フォールエッジ検出単位に基づいて、データ信号ＤＱ[ｙ]のフォールエッジを検出する。そしてフォールエッジ検出回路２３３は、データ信号ＤＱ[ｙ]のフォールエッジの検出結果をフォールエッジデータＦＥＧ−ｙ[２Ｐ−１：０]として出力する。
On the other hand, the fall
図５６はデータ取得回路２４０の構成を示す図である。処理単位決定回路２２０が出力するサンプル値ＳＭ２３[３Ｐ−１：０]は、データ取得単位を構成しており、そのうちの下位側の２Ｐ個のサンプル値ＳＭ２３[２Ｐ−１：０]はライズ側データ取得単位を構成し、そのうちの上位側の２Ｐ個のサンプル値ＳＭ２３[３Ｐ−１：Ｐ]はフォール側データ取得単位を構成している。処理単位決定回路２２０は、選択対象単位からライズ側データ取得単位及びフォール側データ取得単位を決定していると言える。
FIG. 56 is a diagram showing the configuration of the
データ取得回路２４０は、ライズ側データ取得回路２４１及びフォール側データ取得回路２４４を備えている。ライズ側データ取得回路２４１は、サンプル値ＳＭ２３[２Ｐ−１：０]から成るライズ側データ取得単位と、ＤＱＳエッジ検出回路１０からの２Ｐ個のライズエッジデータＲＥＧ[２Ｐ−１：０]とに基づいて、データ信号ＤＱ[ｙ]が示す、データストローブ信号ＤＱＳのライズエッジに対応するリードデータＲＤを取得して出力する。一方で、フォール側データ取得回路２４４は、サンプル値ＳＭ２３[３Ｐ−１：Ｐ]から成るフォール側データ取得単位と、ＤＱＳエッジ検出回路１０からの２Ｐ個のフォールエッジデータＦＥＧ[２Ｐ−１：０]とに基づいて、データ信号ＤＱ[ｙ]が示す、データストローブ信号ＤＱＳのフォールエッジに対応するリードデータＲＤを取得して出力する。
The
以後、ライズ側データ取得単位を構成するサンプル値ＳＭ２３[０］〜ＳＭ２３［２Ｐ−１]を、それぞれサンプル値ＳＭＲ[０］〜ＳＭＲ［２Ｐ−１]と呼ぶ。また、フォール側データ取得単位を構成するサンプル値ＳＭ２３[２Ｐ］〜ＳＭ２３［３Ｐ−１]を、それぞれサンプル値ＳＭＦ[０］〜ＳＭＦ［２Ｐ−１]と呼ぶ。 Hereinafter, the sample values SM23 [0] to SM23 [2P-1] constituting the rise side data acquisition unit are referred to as sample values SMR [0] to SMR [2P-1], respectively. Also, sample values SM23 [2P] to SM23 [3P-1] constituting the fall side data acquisition unit are referred to as sample values SMF [0] to SMF [2P-1], respectively.
図５７はライズ側データ取得回路２４１を示す図である。図５７に示されるように、ライズ側データ取得回路２４１は、２Ｐ個のＡＮＤ回路２４１−０〜２４１−（２Ｐ−１）とＯＲ回路２４３とを備えている。ＡＮＤ回路２４２−ｋは、サンプル値ＳＭＲ［ｋ］とライズエッジデータＲＥＧ［ｋ］との論理積を演算し、その演算結果を出力値ＡＮＤＲ［ｋ］として出力する。ＯＲ回路２４３は、２Ｐ個のＡＮＤ回路２４２−０〜２４２−（２Ｐ−１）がそれぞれ出力する出力値ＡＮＤＲ［０］〜ＡＮＤＲ［２Ｐ−１］の論理和を演算し、その結果をライズ側出力データＤＱｏｕｔＲ［ｙ］として出力する。ＲＤ取得回路２０−ｙは、ライズ側出力データＤＱｏｕｔＲ［ｙ］を、データ信号ＤＱ［ｙ］が示す、データストローブ信号ＤＱＳのライズエッジに対応するリードデータＲＤとして出力する。
FIG. 57 is a diagram showing the rise side
このような構成を有するライズ側データ取得回路２４１では、クロック信号ＣＬＫのあるライズエッジで入力されるライズエッジデータＲＥＧ［０］〜ＲＥＧ［２Ｐ−１］のうちのライズエッジデータＲＥＧ［ｋ］だけが“１”を示す場合には、当該ライズエッジで入力されるライズ側データ取得単位を構成するサンプル値ＳＭＲ[２Ｐ−１：０]のうち、当該ライズエッジデータＲＥＧ［ｋ］と同じビット位置のサンプル値ＳＭＲ［ｋ］が、データ信号ＤＱ［ｙ］が示す、データストローブ信号ＤＱＳのライズエッジに応じたリードデータＲＤとして取得される。言い換えれば、ライズ側データ取得回路２４１では、ライズ側データ処理単位を構成するサンプル値ＳＭＲ[２Ｐ−１：０]のうち、当該ライズ側データ処理単位と同じタイミングで得られたライズエッジ検出単位に基づいてライズエッジ検出回路１３１が検出したライズエッジのタイミングと同じタイミングのサンプル値ＳＭＲ［ｋ］が、データ信号ＤＱ［ｙ］が示す、データストローブ信号ＤＱＳのライズエッジに応じたリードデータＲＤとして取得される。
In the rise side
図５８はフォール側データ取得回路２４４を示す図である。図５８に示されるように、フォール側データ取得回路２４４は、２Ｐ個のＡＮＤ回路２４５−０〜２４５−（２Ｐ−１）とＯＲ回路２４６とを備えている。ＡＮＤ回路２４５−ｋは、サンプル値ＳＭＦ２３［ｋ］とフォールエッジデータＦＥＧ［ｋ］との論理積を演算し、その演算結果を出力値ＡＮＤＦ［ｋ］として出力する。ＯＲ回路２４６は、２Ｐ個のＡＮＤ回路２４５−０〜２４５−（２Ｐ−１）がそれぞれ出力する出力値ＡＮＤＦ［０］〜ＡＮＤＦ［２Ｐ−１］の論理和を演算し、その結果をフォール側出力データＤＱｏｕｔＦ［ｙ］として出力する。ＲＤ取得回路２０−ｙは、フォール側出力データＤＱｏｕｔＦ［ｙ］を、データ信号ＤＱ［ｙ］が示す、データストローブ信号ＤＱＳのフォールエッジに対応するリードデータＲＤとして出力する。
FIG. 58 is a diagram showing the fall side
このような構成を有するフォール側データ取得回路２４４では、ライズ側データ取得回路２４１と同様に、クロック信号ＣＬＫのあるライズエッジで入力されるフォールエッジデータＦＥＧ［０］〜ＲＥＧ［２Ｐ−１］のうちのフォールエッジデータＦＥＧ［ｋ］だけが“１”を示す場合には、当該ライズエッジで入力されるフォール側データ取得単位を構成するサンプル値ＳＭＦ[２Ｐ−１：０]のうち、当該フォールエッジデータＦＥＧ［ｋ］と同じビット位置のサンプル値ＳＭＦ［ｋ］が、データ信号ＤＱ［ｙ］が示す、データストローブ信号ＤＱＳのフォールエッジに対応するリードデータＲＤとして取得される。
In the fall side
ここで、ＤＱＳエッジ検出回路１０に入力される設定データＳＥＴ１［１：０］及び設定データＳＥＴ２［Ｘ−１：０］と、ＲＤ取得回路２０−ｙに入力される設定データＳＥＴ１１−ｙ［１：０］及び設定データＳＥＴ１２−ｙ［Ｘ−１：０］とがそれぞれ同じ値である場合を考える。この場合には、ライズ側データ取得回路２４１に対してクロック信号ＣＬＫのあるライズエッジに同期して入力されるライズエッジデータＲＥＧ［２Ｐ−１：０］及びサンプル値ＳＭＲ[２Ｐ−１：０]に関して、図５９に示されるように、当該ライズエッジデータＲＥＧ［２Ｐ−１：０］に対応するライズエッジ検出期間１９５と、当該サンプル値ＳＭＲ[２Ｐ−１：０]が得られたサンプリング期間１９６とは一致する。したがって、この場合には、サンプル値ＳＭＲ[２Ｐ−１：０]のうち、“１”を示すライズエッジデータＲＥＧ［ｋ］と同じビット位置のサンプル値ＳＭＲ［ｋ］は、データ信号ＤＱ［ｙ］が示す、ライズエッジ検出期間１９５でのライズエッジｒｅｇに応じたリードデータＲＤ０の値を示さない可能性が高い。言い換えれば、ライズエッジデータＲＥＧ［２Ｐ−１：０］が示す、ライズエッジ検出期間１９５でのライズエッジｒｅｇのタイミングＲＥＴＭが、サンプル値ＳＭＲ［２Ｐ−１：０］が示す、サンプルリング期間１９６でのリードデータＲＤ０の範囲ＲＤＡＲから外れる可能性が高くなり、当該タイミングＲＥＴＭと同じタイミングのサンプル値ＳＭＲ［ｋ］が当該リードデータＲＤ０の値を示さない可能性が高い。
Here, setting data SET1 [1: 0] and setting data SET2 [X-1: 0] input to the DQS
そこで、本実施の形態では、ライズ側データ取得回路２４１に対してクロック信号ＣＬＫのあるライズエッジに同期して入力されるライズエッジデータＲＥＧ［２Ｐ−１：０］及びサンプル値ＳＭＲ［２Ｐ−１：０］に関して、図６０に示されるように、当該ライズエッジデータＲＥＧ［２Ｐ−１：０］における、“１”を示すライズエッジデータＲＥＧ［ｋ］のビット位置が、当該サンプル値ＳＭＲ［２Ｐ−１：０］における、リードデータＲＤ０を示す複数のサンプル値の中央のサンプル値のビット位置付近に位置するように、設定データＳＥＴ１［１：０］，ＳＥＴ２［Ｘ−１：０］と設定データＳＥＴ１１−ｙ［１：０］，ＳＥＴ１２−ｙ［Ｘ−１：０］とが制御回路３０で調整される。これにより、サンプル値ＳＭＲ[２Ｐ−１：０]のうち、“１”を示すライズエッジデータＲＥＧ［ｋ］と同じビット位置のサンプル値ＳＭＲ［ｋ］は、データ信号ＤＱ［ｙ］が示す、ライズエッジ検出期間１９５でのライズエッジｒｅｇに応じたリードデータＲＤ０の値を示す可能性が高くなる。
Therefore, in the present embodiment, rise edge data REG [2P-1: 0] and sample value SMR [2P-1] that are input to the rise side
言い換えれば、本実施の形態では、ライズエッジ検出期間１９５とサンプルリング期間１９６を同じタイミングで見た場合において、ライズエッジデータＲＥＧ［２Ｐ−１：０］が示す、ライズエッジ検出期間１９５でのライズエッジｒｅｇのタイミングＲＥＴＭが、サンプル値ＳＭＲ［２Ｐ−１：０］が示す、サンプルリング期間１９６でのリードデータＲＤ０の範囲ＲＤＡＲの中央付近に位置するように、設定データＳＥＴ１［１：０］，ＳＥＴ２［Ｘ−１：０］と設定データＳＥＴ１１−ｙ［１：０］，ＳＥＴ１２−ｙ［Ｘ−１：０］とが制御回路３０で調整される。つまり、ライズエッジデータＲＥＧ［２Ｐ−１：０］が示す、ライズエッジｒｅｇについてのライズエッジ検出期間１９５での相対的な位置と、サンプル値ＳＭＲ［２Ｐ−１：０］が示す、サンプルリング期間１９６でのリードデータＲＤ０の範囲ＲＤＡＲの中央についてのサンプルリング期間１９６での相対的な位置とが近似するように、設定データＳＥＴ１［１：０］，ＳＥＴ２［Ｘ−１：０］と設定データＳＥＴ１１−ｙ［１：０］，ＳＥＴ１２−ｙ［Ｘ−１：０］とが制御回路３０で調整される。これにより、サンプル値ＳＭＲ[２Ｐ−１：０]のうち、ライズエッジデータＲＥＧ［２Ｐ−１：０］が示すライズエッジｒｅｇのタイミングＲＥＴＭと同じタイミングのサンプル値ＳＭＲ［ｋ］はリードデータＲＤ０の値を示す可能性が高くなる。
In other words, in this embodiment, when the rise
なお、フォール側データ取得回路２４４についても同様であり、設定データＳＥＴ１［１：０］，ＳＥＴ２［Ｘ−１：０］と設定データＳＥＴ１１−ｙ［１：０］，ＳＥＴ１２−ｙ［Ｘ−１：０］とが制御回路３０で適切に調整されることにより、サンプル値ＳＭＦ[２Ｐ−１：０]のうち、“１”を示すフォールエッジデータＦＥＧ［ｋ］と同じビット位置のサンプル値ＳＭＦ［ｋ］は、データ信号ＤＱ［ｙ］が示す、フォールエッジに応じたリードデータＲＤの値を示す可能性が高くなる。
The same applies to the fall-side
上記の点については後述の制御回路３０の動作説明によって明らかになる。
The above point will become clear from the description of the operation of the
なお、クロック信号ＣＬＫのあるライズエッジに同期して、ＲＤ取得回路２０−ｙのライズ側データ取得回路２４１に対して入力されるライズエッジデータＲＥＧ［２Ｐ−１：０］及びサンプル値ＳＭＲ［２Ｐ−１：０］に関して、配線遅延等によって、当該ライズエッジデータＲＥＧ［２Ｐ−１：０］及び当該サンプル値ＳＭＲ［２Ｐ−１：０］がライス側データ取得回路２４１に入力されるタイミングのずれが大きい場合には、ライス側データ取得回路２４１に対する両者の入力タイミングを調整するタイミング調整回路を設けても良い。具体的には、ライズ側データ取得回路２４１の近傍において、ＤＱＳエッジ検出回路１０から出力されるライズエッジデータＲＥＧ［２Ｐ−１：０］をクロック信号ＣＬＫのライズエッジで保持して出力するＦＦ回路を設けるとともに、処理単位決定回路２２０から出力されるサンプル値ＳＭＲ［２Ｐ−１：０］をクロック信号ＣＬＫのライズエッジで保持して出力するＦＦ回路を設ける。これにより、ライズ側データ取得回路２４１に対する両者の入力タイミングのずれが小さくなる。フォールエッジデータＦＥＧ［２Ｐ−１：０］及びサンプル値ＳＭＦ［２Ｐ−１：０］についても同様である。
Note that the rising edge data REG [2P-1: 0] and the sample value SMR [2P] input to the rising side
＜データリード回路の動作例＞
図６１〜７５はデータリード回路５の動作例を示す図である。図６１〜６４は、ＤＱＳエッジ検出回路１０の選択対象単位保持回路１１０から出力されるサンプル値ＳＭ１１［１１９：０］の一例を示しており、図６５〜６８は、ＲＤ取得回路２０−ｙの選択対象単位保持回路２１０から出力されるサンプル値ＳＭ２１［１１９：０］の一例を示している。図６９はＤＱＳエッジ検出回路１０の処理単位決定回路１２０から出力されるサンプル値ＳＭ１３［３６：０］の一例を示しており、図７０は、ＲＤ取得回路２０−ｙの処理単位決定回路２２０から出力されるサンプル値ＳＭ２３［３６：０］の一例を示している。図７１，７２はＤＱＳエッジ検出回路１０のエッジ検出回路２３０から出力されるライスエッジデータＲＥＧ［２３：０］及びフォールエッジデータＦＥＧ［２３：０］の一例をそれぞれ示している。図７３はＲＤ取得回路２０−ｙのライズ側データ取得回路２４１での出力値ＡＤＮＲ［２３：０］の一例を示し、図７４はＲＤ取得回路２０−ｙのフォール側データ取得回路２４４での出力値ＡＤＮＦ［２３：０］の一例を示している。図７５はＲＤ取得回路２０−ｙのデータ取得回路２４０から出力されるライズ側出力データＤＱｏｕｔＲ［ｙ］及びフォール側出力データＤＱｏｕｔＦ［ｙ］の一例を示している。図６５〜７５での「Ｎ＋０」、「Ｎ＋１」等はクロック信号ＣＬＫのサイクルの番号を示している。図６５〜７５での「Ａ」、「Ｂ」等はリードデータＲＤの値を示している。図６５〜７５での「Ｘ」は不定値を示している。
<Operation example of data read circuit>
61 to 75 are diagrams showing an example of the operation of the data read
図６５〜７５に示される例では、処理単位決定回路１２０は、サンプル値ＳＭ１１［１１９：０］からサンプル値ＳＭ１１［２４］〜ＳＭ［６０］を選択してそれぞれサンプル値ＳＭ１３［０］〜ＳＭ１３［３６］として出力している。また、処理単位決定回路２２０は、サンプル値ＳＭ２１［１１９：０］からサンプル値ＳＭ２１［３２］〜ＳＭ［６８］を選択してそれぞれサンプル値ＳＭ２３［０］〜ＳＭ２３［３６］として出力している。
In the example shown in FIGS. 65 to 75, the processing
本例では、図７５に示されるように、クロック信号ＣＬＫの（Ｎ＋１＋０）サイクル目〜（Ｎ＋１＋３）サイクル目にＲＤ取得回路２０−ｙから出力されるライズ側出力データＤＱｏｕｔＲ［ｙ］は、データ信号ＤＱ［ｙ］が示す、データストローブ信号ＤＱＳのライズエッジに応じたリードデータＲＤを適切に示している。また、クロック信号ＣＬＫの（Ｎ＋１＋０）サイクル目〜（Ｎ＋１＋２）サイクル目にＲＤ取得回路２０−ｙから出力されるフォール側出力データＤＱｏｕｔＦ［ｙ］は、データ信号ＤＱ［ｙ］が示す、データストローブ信号ＤＱＳのフォールエッジに応じたリードデータＲＤを適切に示している。一方で、クロック信号ＣＬＫの（Ｎ＋１＋３）サイクル目にＲＤ取得回路２０−ｙから出力されるフォール側出力データＤＱｏｕｔＦ［ｙ］の値は不定となっている。これは、図６９に示されるように、クロック信号ＣＬＫの（Ｎ＋１＋３）サイクル目に処理単位決定回路１２０が出力するサンプル値ＳＭ１３［３５］，ＳＭ１３［３６］が不定のために、図７２に示されるようにフォールエッジデータＦＥＧ［２３］の値が不定となっていることが原因である。
In this example, as shown in FIG. 75, the rise side output data DQoutR [y] output from the RD acquisition circuit 20-y in the (N + 1 + 0) cycle to the (N + 1 + 3) cycle of the clock signal CLK is the data signal. Read data RD corresponding to the rising edge of the data strobe signal DQS indicated by DQ [y] is appropriately shown. The fall side output data DQoutF [y] output from the RD acquisition circuit 20-y in the (N + 1 + 0) cycle to (N + 1 + 2) cycle of the clock signal CLK is a data strobe signal indicated by the data signal DQ [y]. Read data RD corresponding to the fall edge of DQS is shown appropriately. On the other hand, the value of the fall side output data DQoutF [y] output from the RD acquisition circuit 20-y in the (N + 1 + 3) cycle of the clock signal CLK is indefinite. As shown in FIG. 69, this is shown in FIG. 72 because the sample values SM13 [35] and SM13 [36] output from the processing
なお、フォールエッジ検出単位を構成するサンプル値ＳＭ１３［３Ｐ：Ｐ］に対して所定のフィルタ処理を行うことによって、上記の例において、クロック信号ＣＬＫの（Ｎ＋１＋３）サイクル目にＲＤ取得回路２０−ｙから出力されるフォール側出力データＤＱｏｕｔＦ［ｙ］は不定ではなくなり、リードデータＲＤの値（Ｈ）を適切に示すようになる。以下にこの点について説明する。 In the above example, the RD acquisition circuit 20-y is performed at the (N + 1 + 3) cycle of the clock signal CLK by performing predetermined filtering on the sample value SM13 [3P: P] constituting the fall edge detection unit. The fall-side output data DQoutF [y] output from is not indefinite and appropriately indicates the value (H) of the read data RD. This point will be described below.
＜ポストフィルタ回路＞
上述のように、リードデータＲＤのバースト出力が終了すると、データストローブ信号ＤＱＳの信号レベルはＬｏｗレベルに続いて不定となる（図３参照）。ＤＱＳエッジ検出回路１０において、図７６に示されるように、フォールエッジ検出単位を構成するサンプル値ＳＭ１３［３Ｐ：Ｐ］が得られたサンプリング期間１９７（フォールエッジ検出期間）が、データストローブ信号ＤＱＳの信号レベルがＬｏｗレベルから不定に変化する時点を含む場合には、サンプリング期間１９７における、データストローブ信号ＤＱＳの信号レベルが不定の期間１９８でのサンプル値は不定となる。つまり、上述の図６９でのクロック信号ＣＬＫの（Ｎ＋１＋３）サイクル目と同様に、サンプル値ＳＭ１３［３Ｐ：Ｐ］においては、最上位ビットのサンプル値から下位のビットに向けて少なくとも１つのサンプル値が不定となる。図６９でのクロック信号ＣＬＫの（Ｎ＋１＋３）サイクル目では、サンプル値ＳＭ１３［３６：１２］において、サンプル値ＳＭ１３［３６］とサンプル値ＳＭ１３［３５］が不定となっている。
<Post filter circuit>
As described above, when the burst output of the read data RD ends, the signal level of the data strobe signal DQS becomes indefinite following the Low level (see FIG. 3). In the DQS
フォールエッジ検出単位を構成するサンプル値ＳＭ１３［３Ｐ：Ｐ］において、最上位ビットのサンプル値から下位のビットに向けて複数のサンプル値が不定となると、上述の図７２でのクロック信号ＣＬＫの（Ｎ＋１＋３）サイクル目と同様に、フォールエッジデータＦＥＧ［２Ｐ−１］においては、少なくとも最上位ビットのフォールエッジデータＦＥＧ［２Ｐ−１］の値が不定となる。つまり、フォールエッジ検出期間が、データストローブ信号ＤＱＳの信号レベルが不定の期間を含む場合には、当該フォールエッジ検出期間に対応するフォールエッジデータＦＥＧ［２Ｐ−１］においては、少なくとも最上位ビットのフォールエッジデータＦＥＧ［２Ｐ−１］の値が不定となることがある。そして、フォールエッジデータＦＥＧ［２Ｐ−１］においては、データストローブ信号ＤＱＳのフォールエッジのタイミングを示す“１”のフォールエッジデータＦＥＧ［ｋ］も含まれる。 In the sample value SM13 [3P: P] constituting the fall edge detection unit, when a plurality of sample values become indefinite from the sample value of the most significant bit toward the lower bit, the clock signal CLK in FIG. As in the (N + 1 + 3) cycle, at least the value of the fall edge data FEG [2P-1] of the most significant bit is undefined in the fall edge data FEG [2P-1]. That is, when the fall edge detection period includes a period in which the signal level of the data strobe signal DQS is indefinite, at least the most significant bit of the fall edge data FEG [2P-1] corresponding to the fall edge detection period is included. The value of the fall edge data FEG [2P-1] may be indefinite. The fall edge data FEG [2P-1] also includes “1” fall edge data FEG [k] indicating the fall edge timing of the data strobe signal DQS.
一方で、データストローブ信号ＤＱＳの信号レベルが不定の期間を含むフォールエッジ検出期間に対応するフォールエッジデータＦＥＧ［２Ｐ−１：０］と対を成すフォール側データ取得単位を構成するサンプル値ＳＭＦ［２Ｐ−１：０］（サンプル値ＳＭ２３［３Ｐ−１：Ｐ］）では、最上位ビットのサンプル値ＳＭＦ［２Ｐ−１］は、リードデータＲＤのバースト出力終了後の、信号レベルが不定のデータ信号ＤＱ［ｙ］をサンプリングした値である。つまり、最上位ビットのサンプル値ＳＭＦ［２Ｐ−１］はリードデータＲＤを示さず、その値は不定である。上記の図７０でのクロック信号ＣＬＫの（Ｎ＋１＋３）番目のサイクルでは、サンプル値ＳＭＦ［２Ｐ−１］の最上位ビットであるサンプル値ＳＭ２３［３５］は不定となっている。 On the other hand, the sample value SMF [constituting the fall side data acquisition unit that forms a pair with the fall edge data FEG [2P-1: 0] corresponding to the fall edge detection period including the period when the signal level of the data strobe signal DQS is indefinite. 2P-1: 0] (sample value SM23 [3P-1: P]), the most significant bit sample value SMF [2P-1] is data whose signal level is indefinite after the burst output of the read data RD. This is a value obtained by sampling the signal DQ [y]. That is, the sample value SMF [2P-1] of the most significant bit does not indicate the read data RD, and its value is indefinite. In the (N + 1 + 3) th cycle of the clock signal CLK in FIG. 70 described above, the sample value SM23 [35], which is the most significant bit of the sample value SMF [2P-1], is undefined.
このように、フォールエッジ検出期間（サンプリング期間１９７）が、データストローブ信号ＤＱＳの信号レベルが不定の期間を含む場合には、当該フォールエッジ検出期間でのフォールエッジデータＦＥＧ［２Ｐ−１］においては、正しい値（リードデータＲＤの値）を示すサンプル値ＳＭＦに対応する、“１”を示すフォールエッジデータＦＥＧと、値が不定のサンプル値ＳＭＦに対応する、“１”を示すフォールエッジデータＦＥＧとが含まれることがある。フォールエッジデータＦＥＧ［２Ｐ−１］に、“１”を示すフォールエッジデータＦＥＧが複数含まれる場合には、それらに対応する複数のサンプル値ＳＭＦのうちのいずれが正しい値を示してるかは判断することができない。したがって、上述の図７５での（Ｎ＋１＋３）サイクル目のように、フォール側出力データＤＱｏｕｔＦ［ｙ］は不定となる。 Thus, when the fall edge detection period (sampling period 197) includes a period in which the signal level of the data strobe signal DQS is indefinite, in the fall edge data FEG [2P-1] in the fall edge detection period, The fall edge data FEG indicating “1” corresponding to the sample value SMF indicating the correct value (value of the read data RD) and the fall edge data FEG indicating “1” corresponding to the sample value SMF whose value is indefinite. May be included. When the fall edge data FEG [2P-1] includes a plurality of fall edge data FEG indicating “1”, it is determined which one of the plurality of sample values SMF corresponding to the fall edge data FEG indicates the correct value. Can not do it. Therefore, as in the (N + 1 + 3) cycle in FIG. 75 described above, the fall side output data DQoutF [y] is indefinite.
そこで、フォールエッジデータＦＥＧ［２Ｐ−１：０］を最下位ビットから上位のビットに向けて見ていった際に、最初に“１”を示すデータが現れたビット位置よりも後方（上位側）のビット位置から最後のビット位置（最上位のビット位置）までのデータをすべて“０”とするフィルタ処理を当該フォールエッジデータＦＥＧ［２Ｐ−１：０］に対して行う。ビット位置はサンプリングタイミングに対応することから、フォールエッジデータＦＥＧ［２Ｐ−１：０］をサンプリングタイミングの順で見ていった際に、最初に“１”が現れるタイミングよりも後方のタイミングから最後までのデータをすべて“０”とするフィルタ処理を当該フォールエッジデータＦＥＧ［２Ｐ−１：０］に対して行う。これにより、フォールエッジ検出期間が、リードデータＲＤの出力後に現れる、データストローブ信号ＤＱＳの信号レベルが不定の期間を含む場合であっても、当該フォールエッジ検出期間でのフォールエッジデータＦＥＧ［２Ｐ−１］においては、値が不定のサンプル値ＳＭＦに対応するフォールエッジデータＦＥＧの値が“０”となる。よって、フォール側出力データＤＱｏｕｔＦ［ｙ］が不定となることを抑制できる。その結果、リードデータＲＤを適切に取得することができる。図７７はこの場合のエッジ検出回路１３０の構成を示す図である。図７７に示されるエッジ検出回路１３０は、フォールエッジ検出回路１３３の後段に、上記フィルタ処理を行うポストフィルタ回路１３５を有している。図７８は、ポストフィルタ回路１３５の構成を示す図である。
Therefore, when the fall edge data FEG [2P-1: 0] is viewed from the least significant bit toward the higher order bit, it is behind (upper side) the bit position where the data indicating “1” first appears. ) Is performed on the fall edge data FEG [2P-1: 0] so that all the data from the bit position to the last bit position (the most significant bit position) is “0”. Since the bit position corresponds to the sampling timing, when the fall edge data FEG [2P-1: 0] is viewed in the order of the sampling timing, the last bit from the timing later than the timing at which “1” first appears. Filter processing for setting all the data up to “0” to the fall edge data FEG [2P-1: 0]. Thereby, even if the fall edge detection period includes a period in which the signal level of the data strobe signal DQS appears after the output of the read data RD, the fall edge data FEG [2P− in the fall edge detection period is included. 1], the value of the fall edge data FEG corresponding to the sample value SMF whose value is indefinite is “0”. Therefore, it can suppress that fall side output data DQoutF [y] becomes indefinite. As a result, the read data RD can be acquired appropriately. FIG. 77 is a diagram showing a configuration of the
図７８に示されるように、ポストフィルタ回路１３５は、ＯＲ回路１３６Ａ〜１３６Ｊ，１３７Ａ〜１３７Ｅ，１３８Ａ〜１３８Ｄと、ＡＮＤ回路１３９Ａ〜１３９Ｅとを備えている。ＯＲ回路１３６ＡにはフォールエッジデータＦＥＧ［０］，ＦＥＧ［１］が入力され、ＯＲ回路１３６ＢにはフォールエッジデータＦＥＧ［２］，ＦＥＧ［３］が入力される、ＯＲ回路１３６ＣにはフォールエッジデータＦＥＧ［４］，ＦＥＧ［５］が入力され、ＯＲ回路１３６ＤにはフォールエッジデータＦＥＧ［６］，ＦＥＧ［７］が入力される。ＯＲ回路１３６ＥにはフォールエッジデータＦＥＧ［８］，ＦＥＧ［９］が入力され、ＯＲ回路１３６ＦにはフォールエッジデータＦＥＧ［１０］，ＦＥＧ［１１］が入力される。ＯＲ回路１３６ＧにはフォールエッジデータＦＥＧ［１２］，ＦＥＧ［１３］が入力され、ＯＲ回路１３６ＨにはフォールエッジデータＦＥＧ［１４］，ＦＥＧ［１５］が入力される。ＯＲ回路１３６ＩにはフォールエッジデータＦＥＧ［１６］，ＦＥＧ［１７］が入力され、ＯＲ回路１３６ＪにはフォールエッジデータＦＥＧ［１８］，ＦＥＧ［１９］が入力される。
As shown in FIG. 78, the
ＯＲ回路１３７ＡにはＯＲ回路１３６Ａ，１３６Ｂの出力が入力され、ＯＲ回路１３７ＢにはＯＲ回路１３６Ｃ，１３６Ｄの出力が入力される。ＯＲ回路１３７ＣにはＯＲ回路１３６Ｅ，１３６Ｆの出力が入力され、ＯＲ回路１３７ＤにはＯＲ回路１３６Ｇ，１３６Ｈの出力が入力される。ＯＲ回路１３７ＥにはＯＲ回路１３６Ｉ，１３６Ｊの出力が入力される。
The outputs of the
ＯＲ回路１３８ＡにはＯＲ回路１３７Ａ，１３７Ｂの出力が入力され、ＯＲ回路１３８ＢにはＯＲ回路１３８Ａの出力とＯＲ回路１３７Ｃの出力が入力される。ＯＲ回路１３８ＣにはＯＲ回路１３８Ｂの出力とＯＲ回路１３７Ｄの出力が入力され、ＯＲ回路１３８ＤにはＯＲ回路１３８Ｃの出力とＯＲ回路１３７Ｅの出力が入力される。ＯＲ回路１３６Ａ〜１３６Ｊ，１３７Ａ〜１３７Ｅ，１３８Ａ〜１３８Ｄのそれぞれは、入力された２つのデータの論理和を演算して出力する。
The outputs of the
ポストフィルタ回路１３５は、フォールエッジデータＦＥＧ［０］〜ＦＥＧ［３］をそのままフォールエッジデータＦＥＧ１［０］〜ＦＥＧ１［３］としてそれぞれ出力する。
The
ＡＮＤ回路１３９Ａは、ＯＲ回路１３７Ａの出力が“０”のときフォールエッジデータＦＥＧ［４］〜ＦＥＧ［７］をそれぞれフォールエッジデータＦＥＧ１［４］〜ＦＥＧ１［７］として出力し、ＯＲ回路１３７Ａの出力が“１”のときすべてが“０”のフォールエッジデータＦＥＧ１［４］〜ＦＥＧ１［７］を出力する。
The AND
ＡＮＤ回路１３９Ｂは、ＯＲ回路１３８Ａの出力が“０”のときフォールエッジデータＦＥＧ［８］〜ＦＥＧ［１１］をそれぞれフォールエッジデータＦＥＧ１［８］〜ＦＥＧ１［１１］として出力し、ＯＲ回路１３８Ａの出力が“１”のときすべてが“０”のフォールエッジデータＦＥＧ１［８］〜ＦＥＧ１［１１］を出力する。
The AND
ＡＮＤ回路１３９Ｃは、ＯＲ回路１３８Ｂの出力が“０”のときフォールエッジデータＦＥＧ［１２］〜ＦＥＧ［１５］をそれぞれフォールエッジデータＦＥＧ１［１２］〜ＦＥＧ１［１５］として出力し、ＯＲ回路１３８Ｂの出力が“１”のときすべてが“０”のフォールエッジデータＦＥＧ１［１２］〜ＦＥＧ１［１５］を出力する。
The AND circuit 139C outputs the fall edge data FEG [12] to FEG [15] as the fall edge data FEG1 [12] to FEG1 [15] when the output of the
ＡＮＤ回路１３９Ｄは、ＯＲ回路１３８Ｃの出力が“０”のときフォールエッジデータＦＥＧ［１６］〜ＦＥＧ［１９］をそれぞれフォールエッジデータＦＥＧ１［１６］〜ＦＥＧ１［１９］として出力し、ＯＲ回路１３８Ｃの出力が“１”のときすべてが“０”のフォールエッジデータＦＥＧ１［１６］〜ＦＥＧ１［１９］を出力する。 The AND circuit 139D outputs the fall edge data FEG [16] to FEG [19] as the fall edge data FEG1 [16] to FEG1 [19] when the output of the OR circuit 138C is “0”, and the OR circuit 138C When the output is "1", all fall edge data FEG1 [16] to FEG1 [19] are output.
ＡＮＤ回路１３９Ｅは、ＯＲ回路１３８Ｄの出力が“０”のときフォールエッジデータＦＥＧ［２０］〜ＦＥＧ［２３］をそれぞれフォールエッジデータＦＥＧ１［２０］〜ＦＥＧ１［２３］として出力し、ＯＲ回路１３８Ｄの出力が“１”のときすべてが“０”のフォールエッジデータＦＥＧ１［２０］〜ＦＥＧ１［２３］を出力する。
The AND
ポストフィルタ回路１３５から出力されるフォールエッジデータＦＥＧ１［２３：０］（フォールエッジデータＦＥＧ１［２Ｐ−１：０］）は、ＲＤ取得回路２０−ｙのフォール側データ取得回路２４４に入力される。
The fall edge data FEG1 [23: 0] (fall edge data FEG1 [2P-1: 0]) output from the
このような構成を有するポストフィルタ回路１３５は ２４ビットのフォールエッジデータＦＥＧ［０」〜［２３］を４ビット単位で処理する。ここで、フォールエッジデータＦＥＧ［０」〜［２３］において、ビット位置が連続する４つのフォールエッジデータＦＥＧを１つのグループとし、フォールエッジデータＦＥＧ［０」〜［２３］が６つのグループで構成されていると考える。例えば、フォールエッジデータＦＥＧ［０］〜［３］で１つのグループが構成され、フォールエッジデータＦＥＧ［４］〜［７］で１つのグループが構成される。
The
ポストフィルタ回路１３５では、フォールエッジデータＦＥＧ［２Ｐ−１：０」を最下位ビットから上位のビットに向けて見ていった際に、最初に“１”を示すフォールエッジデータＦＥＧが属するグループよりも後方（上位ビット側）のグループに属するすべてのフォールエッジデータＦＥＧを“０”として出力する。
In the
例えば、フォールエッジデータＦＥＧ［２Ｐ−１：０」を最下位ビットから上位のビットに向けて見ていった際に最初にフォールエッジデータＦＥＧ［１」が“１”を示す場合には、フォールエッジデータＦＥＧ［４］〜ＦＥＧ［２３］の値が強制的に“０”となり、ポストフィルタ回路１３５からは、フォールエッジデータＦＥＧ［０」〜ＦＥＧ［３］がそのままフォールエッジデータＦＥＧ１［０」〜ＦＥＧ１［３］としてそれぞれ出力され、“０”を示すフォールエッジデータＦＥＧ１［４］〜ＦＥＧ１［２３］が出力される。
For example, when the fall edge data FEG [2P-1: 0] is viewed from the least significant bit toward the upper bit, and the fall edge data FEG [1] first indicates “1”, The values of the edge data FEG [4] to FEG [23] are forcibly set to “0”. From the
また、フォールエッジデータＦＥＧ［２Ｐ−１：０」を最下位ビットから上位のビットに向けて見ていった際に最初にフォールエッジデータＦＥＧ［９」が“１”を示す場合には、フォールエッジデータＦＥＧ［１２］〜ＦＥＧ［２３］の値が強制的に“０”となり、ポストフィルタ回路１３５からは、フォールエッジデータＦＥＧ［０」〜ＦＥＧ［１１］がそのままフォールエッジデータＦＥＧ１［０」〜ＦＥＧ１［１１］としてそれぞれ出力され、“０”を示すフォールエッジデータＦＥＧ１［１２］〜ＦＥＧ１［２３］が出力される。
In addition, when the fall edge data FEG [2P-1: 0] is viewed from the least significant bit toward the upper bit, and the fall edge data FEG [9] first indicates “1”, the fall edge data FEG [2P−1: 0] The values of the edge data FEG [12] to FEG [23] are forcibly set to “0”, and the fall edge data FEG [0] to FEG [11] are directly output from the
このようなポストフィルタ回路１３５をフォールエッジ検出回路１３３の後段に配置した場合には、上記の動作例では、図７４での（Ｎ＋１＋３）サイクル目の出力値ＡＮＤＦ［２３］が不定ではなく“０”となる。したがて、図７５での（Ｎ＋１＋３）サイクル目でのフォール側出力データＤＱｏｕｔＦ［ｙ］はリードデータＲＤの“Ｈ”を示すようになる。
When such a
なお上記の例では、ポストフィルタ回路１３５は フォールエッジデータＦＥＧ［０」〜［２３］を４ビット単位で処理していたが、３ビット単位、２ビット単位、１ビット単位等で処理しても良い。
In the above example, the
＜グリッジ除去回路＞
上述の図７に示されるように、本実施の形態では、データストローブ信号ＤＱＳをＦＦ回路（フリップフロップ）を使用してサンプリングしていることから、ＦＦ回路へのデータ入力がセットアップタイムあるいはホールドタイムを満足しない場合には、サンプル値が不定となる。そして、サンプリング周波数が高くなると、得られた複数のサンプル値にグリッジが現れることがある。以下にこの点について説明する。
<Gridge removal circuit>
As shown in FIG. 7 described above, in this embodiment, since the data strobe signal DQS is sampled using an FF circuit (flip-flop), the data input to the FF circuit is set up or set up. If not satisfied, the sample value becomes indefinite. When the sampling frequency is increased, glitches may appear in the obtained plurality of sample values. This point will be described below.
図７９はデータストローブ信号ＤＱＳと、それをサンプルリングするサンプリングタイミングとの関係を示す図である。図７９には、複数のサンプリングタイミングＳＭＴ０〜ＳＭＴ７が示されている。 FIG. 79 is a diagram showing the relationship between the data strobe signal DQS and the sampling timing for sampling it. FIG. 79 shows a plurality of sampling timings SMT0 to SMT7.
サンプリング周波数が高くなり、図７９に示されるように、ＦＦ回路のセットアップタイムＳＵＴ及びホールドタイムＨＴを足し合わせた値よりもサンプリング周期ＳＭＰが小さくなると、データストローブ信号ＤＱＳのエッジ付近の複数のサンプリングタイミングでそれぞれ得られた複数のサンプル値が不定となる。 As shown in FIG. 79, when the sampling frequency SMP becomes smaller than the value obtained by adding the setup time SUT and hold time HT of the FF circuit, the sampling timings near the edge of the data strobe signal DQS are increased. A plurality of sample values respectively obtained in the above are indefinite.
図７９の例では、サンプリングタイミングＳＭＴ３，ＳＭＴ４で得られた２つのサンプル値が不定となる。図７９の例において、サンプリングタイミングＳＭＴ３，ＳＭＴ４で得られた２つのサンプル値がそれぞれ“１”、“０”を示す場合には、サンプリングタイミングＳＭＴ０〜ＳＭＴ７で得られた８ビットのサンプル値は、理想的には“００００１１１１”であるものの、実際には“０００１０１１１”となり、前後の値とは異なる値、つまりグリッジ（パルス状のノイズ）が発生する。したがって、ＦＦ回路のセットアップタイムＳＵＴ及びホールドタイムＨＴを足し合わせた値よりもデータストローブ信号ＤＱＳについてのサンプリング周期ＳＭＰが小さい場合には、オーバーサンプリング回路１００から出力されるサンプル値ＳＭ９［２Ｐ−１：０］にはグリッジが発生する。サンプル値ＳＭ９［２Ｐ−１：０］にグリッジが発生する場合には、選択対象単位保持回路１１０から出力されるサンプル値ＳＭ１１［２Ｐ×Ｍ−１：０］にもグリッジが発生する。そして、サンプル値ＳＭ１１［２Ｐ×Ｍ−１：０］にグリッジが発生すると、処理単位決定回路１２０から出力されるサンプル値ＳＭ１３［３Ｐ：０］にもグリッジが発生する。
In the example of FIG. 79, two sample values obtained at sampling timings SMT3 and SMT4 are indefinite. In the example of FIG. 79, when the two sample values obtained at the sampling timings SMT3 and SMT4 indicate “1” and “0”, respectively, the 8-bit sample values obtained at the sampling timings SMT0 to SMT7 are Although it is ideally “00001111”, it is actually “00010111”, and a value different from the previous and subsequent values, that is, a glitch (pulse-like noise) is generated. Therefore, when the sampling period SMP for the data strobe signal DQS is smaller than the value obtained by adding the setup time SUT and the hold time HT of the FF circuit, the sample value SM9 [2P-1: 0] causes a glitch. When a glitch occurs in the sample value SM9 [2P-1: 0], a glitch also occurs in the sample value SM11 [2P × M-1: 0] output from the selection target
サンプル値ＳＭ１３［３Ｐ：０］にグリッジが発生すると、ＲＤ取得回路２０−ｙは適切にリードデータＲＤを得ることができないことがある。この点について図８０を用いて説明する。 When a glitch occurs in the sample value SM13 [3P: 0], the RD acquisition circuit 20-y may not be able to obtain the read data RD appropriately. This point will be described with reference to FIG.
例えば図８０に示されるようなライズエッジ検出期間１９５でのライズエッジデータＲＥＧ［２Ｐ−１：０］を考える。このライズエッジデータＲＥＧ［２Ｐ−１：０］では、ライズエッジ検出期間１９５でのデータストローブ信号ＤＱＳのライズエッジｒｅｇのタイミングに応じたビット位置のライズエッジデータＲＥＧ［ｋ１］の値が“１”となる。また、ライズエッジデータＲＥＧ［２Ｐ−１：０］の元になるサンプル値ＳＭ１３［２Ｐ：０］にグリッジが含まれているために、ライズエッジ検出期間１９５でのデータストローブ信号ＤＱＳのフォールエッジｆｅｇのタイミングに応じたビット位置のライズエッジデータＲＥＧ［ｋ２］の値が“１”になっているとする。
For example, consider the rise edge data REG [2P-1: 0] in the rise
ライズ側データ取得回路２４１が、このようなライズエッジデータＲＥＧ［２Ｐ−１：０］と比較するサンプル値ＳＭＲ［２Ｐ−１：０］では、ライズエッジｒｅｇのタイミングに応じたビット位置のライズエッジデータＲＥＧ［ｋ１］と同じビット位置のサンプル値ＳＭＲ［ｋ１］は、当該ライズエッジｒｅｇに応じたリードデータＲＤ２の値を示す。一方で、当該サンプル値ＳＭＲ［２Ｐ−１：０］では、フォールエッジｆｅｇのタイミングに応じたビット位置のライズエッジデータＲＥＧ［ｋ２］と同じビット位置のサンプル値ＳＭＲ［ｋ２］は、当該フォールエッジｆｅｇに応じたリードデータＲＤ３の値を示す。つまり、ライズエッジデータＲＥＧ［２Ｐ−１：０］には、正しい値（リードデータＲＤ２の値）を示すサンプル値ＳＭＲに対応する、“１”を示すライズエッジデータＲＥＧと、正しくない値（リードデータＲＤ３の値）を示すサンプル値ＳＭＲに対応する、“１”を示すライズエッジデータＲＥＧとが含まれることになる。ライズエッジデータＲＥＧ［２Ｐ−１］に、“１”を示すライズエッジデータＲＥＧが複数含まれる場合には、それらに対応する複数のサンプル値ＳＭＲのうちのいずれが正しい値を示しているかは判断することができない。したがって、ライズ側出力データＤＱｏｕｔＲ［ｙ］は不定となり、適切にリードデータＲＤを取得できない。
In the sample value SMR [2P-1: 0] that the rise side
上述の処理単位決定回路１２０に設けられたグリッジ除去回路１２１は、サンプル値ＳＭ１１［２Ｐ×Ｍ−１：０］に含まれるグリッジを除去することができることから、サンプル値ＳＭ１３［３Ｐ：０］にはグリッジが含まることを抑制することができる。よって、ＲＤ取得回路２０−ｙは適切にリードデータＲＤを取得することができる。
The
上述のように、グリッジ除去回路１２１の除去回路１２２−ｚは、注目するｚビット目のサンプル値ＳＭ１１[ｚ]の論理値が、その前後のビット位置のサンプル値ＳＭ１１[ｚ−１]，ＳＭ１１[ｚ＋１]の論理値のそれぞれと異なる場合には、論理値を反転したサンプル値ＳＭ１１[ｚ]をサンプル値ＳＭ１２[ｚ]として出力する。したがって、図７９の例において、グリッジである、サンプリングタイミングＳＭＴ３のサンプル値“１”が、サンプル値ＳＭ１１[ｚ]である場合には、サンプル値ＳＭ１２[ｚ]は“０”となりグリッジが除去されて、理想的な“００００１１１１”が得られる。
As described above, the removal circuit 122-z of the
＜制御回路＞
図８１は制御回路３０の構成を示す図である。制御回路３０は、クロック信号ＣＬＫに同期して動作する。制御回路３０は、ＤＱＳエッジ検出回路１０に入力する設定データＳＥＴ１［１：０］，ＳＥＴ２［Ｘ−１：０］と、ＲＤ取得回路２０−０〜２０−７にそれぞれ入力する設定データＳＥＴ１１−０［１：０］〜ＳＥＴ１１−７［１：０］〜と、ＲＤ取得回路２０−０〜２０−７にそれぞれ入力する設定データＳＥＴ１２−０［１：０］〜ＳＥＴ１２−７［１：０］とを生成する。
<Control circuit>
FIG. 81 is a diagram showing a configuration of the
本実施の形態に係る制御装置３は、動作モードとして、記憶装置２からデータを読み出したり、記憶装置２にデータを書き込んだりするノーマルモードと、当該制御装置３及び記憶装置２に対して初期設定を行うトレーニングモードとを備えている。半導体記憶装置１が起動すると、制御装置３は、まずトレーニングモードで動作し、制御装置３及び記憶装置２に対して初期設定が完了した後に、ノーマルモードで動作する。
The
図８１に示されるように、制御回路３０は、上位制御回路３１と、ＤＱＳ遅延時間取得回路３２と、ＤＱ遅延時間取得回路３３−０〜３３−７と、状態検出回路３４と、タイミング変化検出回路３５と、ＤＱＳ制御回路３６と、ＤＱ制御回路３７−０〜３７−７とを備えている。以下では、まず制御回路３０の各回路の動作の概要を説明し、その後、各回路の動作の詳細を説明する。
As shown in FIG. 81, the
上位制御回路３１は、リードコマンドＲＤＣ等を出力し、制御装置３が記憶装置２からデータを読み出す際の当該制御装置３での各種回路の制御を行う。また上位制御回路３１は、ライトコマンド等を出力し、制御装置３が記憶装置２にデータを書き込む際の当該制御装置３での各種回路の制御を行う。つまり、上位制御回路３１は、半導体記憶装置１の動作を統括的に管理する機能を有する。
The
ＤＱＳ遅延時間取得回路３２は、ＤＱＳエッジ検出回路１０のエッジ検出回路１３０でのエッジ検出結果に基づいて、データリード回路５のリードコマンドＲＤＣの出力から、データストローブ信号ＤＱＳのエッジについてのＤＱＳエッジ検出回路１０への入力までの遅延時間を求める。具体的には、ＤＱＳ遅延時間取得回路３２は、ＤＱＳエッジ検出回路１０から出力されるライズエッジデータＲＥＧ[２Ｐ−１：０]に基づいて、制御回路３のリードコマンドＲＤＣの出力から、データストローブ信号ＤＱＳの最初のライズエッジについてのＤＱＳエッジ検出回路１０への入力までの遅延時間を求める。以後、当該遅延時間を「ＤＱＳエッジ遅延時間」と呼ぶ。
The DQS delay
ＤＱ遅延時間取得回路３３−０〜３３−７は互いに同じ回路構成を有している。ＤＱ遅延時間取得回路３３−ｙは、ＲＤ取得回路２０−ｙのエッジ検出回路２３０でのエッジ検出結果に基づいて、制御回路３のリードコマンドＲＤＣの出力から、データ信号ＤＱのエッジについてのＲＤ取得回路２０−ｙへの入力までの遅延時間を求める。具体的には、ＤＱ遅延時間取得回路３３−ｙは、ＲＤ取得回路２０−ｙから出力されるライズエッジデータＲＥＧ−ｙ[２Ｐ−１：０]に基づいて、制御回路３のリードコマンドＲＤＣの出力から、データ信号ＤＱの最初のライズエッジについてのＲＤ取得回路２０−ｙへの入力までの遅延時間を求める。以後、当該遅延時間を「ＤＱエッジ遅延時間」と呼ぶ。
The DQ delay time acquisition circuits 33-0 to 33-7 have the same circuit configuration. The DQ delay time acquisition circuit 33-y acquires RD about the edge of the data signal DQ from the output of the read command RDC of the
状態検出回路３４は、データリード回路５の状態を示すリード状態信号ＲＤｎｏｗと、データストローブ信号ＤＱＳの信号レベルの状態を示すＤＱＳ状態信号ＤＱＳｖとを出力する。また状態検出回路３４には、制御回路３０がリードコマンドＲＤＣを出力したときに所定時間Ｈｉｇｈレベルとなるリードコマンド出力通知信号ＲＤＣｏｕｔと、設定データＳＥＴ３とが入力される。リードコマンド出力通知信号ＲＤＣｏｕｔ及び設定データＳＥＴ３は上位制御回路３１から出力される。
The
状態検出回路３４は、リードコマンドＲＤＣの出力後、データリード回路５が、記憶装置２からのバースト的なリードデータＲＤの取得処理を行っている間（以後、「リード処理中」と呼ぶことがある）、リード状態信号ＲＤｎｏｗの信号レベルをＨｉｇｈレベルに設定する。状態検出回路３４は、リードコマンド出力通知信号ＲＤＣｏｕｔと設定データＳＥＴ３に基づいて、リード状態信号ＲＤｎｏｗの信号レベルを設定する。リード状態信号ＲＤｎｏｗは、オーバーサンプリング回路１００でのデータストローブ信号ＤＱＳのプリアンプブルのサンプリングの開始から、バースト的に出力されるリードデータＲＤの最後のリードデータＲＤがデータ取得回路２４０から出力されるまでＨｉｇｈレベルを示す。
After the output of the read command RDC, the
また、状態検出回路３４は、リードコマンドＲＤＣの出力後、データストローブ信号ＤＱＳの信号レベルが不定からＬｏｗレベルに変化するタイミングから、リードデータＲＤのバースト出力が終了してデータストローブ信号ＤＱＳの信号レベルが不定になるタイミングまで、ＤＱＳ状態信号ＤＱＳｖの信号レベルをＨｉｇｈレベルに設定する。つまり、状態検出回路３４は、データストローブ信号ＤＱＳの信号レベルが確定している間、ＤＱＳ状態信号ＤＱＳｖの信号レベルをＨｉｇｈレベルに設定する。状態検出回路３４は、リードコマンド出力通知信号ＲＤＣｏｕｔと設定データＳＥＴ３に基づいて、ＤＱＳ状態信号ＤＱＳｖの信号レベルを設定する。
Further, the
タイミング変化検出回路３５は、状態検出回路３４が出力するＤＱＳ状態信号ＤＱＳｖがＨｉｇｈレベルを示す間、ライスエッジデータＲＥＧ[２Ｐ−１：０]に基づいて、データストローブ信号ＤＱＳのエッジのタイミングの変化を検出する。そして、タイミング変化検出回路３５は、データストローブ信号ＤＱＳのエッジのタイミングが、基準タイミングよりも遅くなった場合にはＨｉｇｈレベルのダウン信号Ｄｗを出力し、早くなった場合にはＨｉｇｈレベルのアップ信号Ｕｐを出力する。
The timing
図８２はＤＱＳ制御回路３６の構成を示す図である。ＤＱＳ制御回路３６は、上位制御回路３１から出力される設定データＳＥＴ１Ａ[１：０]，ＳＥＴ２Ａ[Ｘ−１：０]を、タイミング検出回路３５からのアップ信号Ｕｐ及びダウン信号Ｄｗに基づいて調整して、それぞれ設定データＳＥＴ１[１：０]，ＳＥＴ２[Ｘ−１：０]として出力する。
FIG. 82 is a diagram showing the configuration of the
ＤＱＳ制御回路３６は、設定データ調整回路３６０，３６１及び選択回路３６２を備えている。設定データ調整回路３６０は、上位制御回路３１からのノーマルイネーブル信号ＥＮｎｍがＨｉｇｈレベルのとき、上位制御回路３１からの設定データＳＥＴ１Ａ[１：０]，ＳＥＴ２Ａ[Ｘ−１：０]を、タイミング変化検出回路３５からのアップ信号Ｕｐ及びダウン信号Ｄｗに基づいて調整し、それぞれ設定データＳＥＴ１Ｂ[１：０]，ＳＥＴ２Ｂ[Ｘ−１：０]として出力する。上位制御回路３１は、制御装置３がノーマルモードで動作するときにはノーマルイネーブル信号ＥＮｎｍをＨｉｇｈレベルに設定し、制御装置３がトレーニングモードで動作するときにはノーマルイネーブル信号ＥＮｎｍをＬｏｗレベルに設定する。
The
設定データ調整回路３６１は、アップデイトイネーブル信号ＥＮｕｐｄがＬｏｗレベルになると、設定データ調整回路３６０からの設定データＳＥＴ１Ｂ[１：０]，ＳＥＴ２Ｂ[Ｘ−１：０]を保持する。設定データ調整回路３６１は、アップデイトイネーブル信号ＥＮｕｐｄがＬｏｗレベルの間、保持した設定データＳＥＴ１Ｂ[１：０]をそのまま設定データＳＥＴ１Ｃ[１：０]として出力する。また設定データ調整回路３６１は、アップデイトイネーブル信号ＥＮｕｐｄがＬｏｗレベルの間、保持した設定データＳＥＴ２Ｂ[Ｘ−１：０]をアップ信号Ｕｐ及びダウン信号Ｄｗに基づいて調整して設定データＳＥＴ２Ｃ[Ｘ−１：０]として出力する。アップデイトイネーブル信号ＥＮｕｐｄは、リード状態信号ＲＤｎｏｗがＨｉｇｈレベルになるとＬｏｗレベルとなり、リード状態信号ＲＤｎｏｗがＬｏｗレベルになるとＨｉｇｈレベルとなる。アップデイトイネーブル信号ＥＮｕｐｄは選択回路３６２から出力される。
The setting
選択回路３６２には、上位制御回路３１からの設定データＳＥＴ１Ａ[１：０]，ＳＥＴ２Ａ[Ｘ−１：０]と、設定データ調整回路３６０からの設定データＳＥＴ１Ｂ[１：０]，ＳＥＴ２Ｂ[Ｘ−１：０]と、設定データ調整回路３６１からの設定データＳＥＴ１Ｃ[１：０]，ＳＥＴ２Ｃ[Ｘ−１：０]とが入力される。
The
選択回路３６２は、ノーマルイネーブル信号ＥＮｎｍがＬｏｗレベルのとき、設定データＳＥＴ１Ａ[１：０]，ＳＥＴ２Ａ[Ｘ−１：０]を選択して、それぞれ設定データＳＥＴ１[１：０]，ＳＥＴ２[Ｘ−１：０]として出力する。
When the normal enable signal ENnm is at the low level, the
選択回路３６２は、ノーマルイネーブル信号ＥＮｎｍがＨｉｇｈレベルであって、リード状態信号ＲＤｎｏｗがＬｏｗレベルのとき、設定データＳＥＴ１Ｂ[１：０]，ＳＥＴ２Ｂ[Ｘ−１：０]を選択して、それぞれ設定データＳＥＴ１[１：０]，ＳＥＴ２[Ｘ−１：０]として出力する。
The
選択回路３６２は、ノーマルイネーブル信号ＥＮｎｍがＨｉｇｈレベルであって、リード状態信号ＲＤｎｏｗがＨｉｇｈレベルのとき、設定データＳＥＴ１Ｃ[１：０]，ＳＥＴ２Ｃ[Ｘ−１：０]を選択して、それぞれ設定データＳＥＴ１[１：０]，ＳＥＴ２[Ｘ−１：０]として出力する。
The
選択回路３６２から出力される設定データＳＥＴ１[１：０]，ＳＥＴ２[Ｘ−１：０]は、ＤＱＳエッジ検出回路１０の選択対象単位保持回路１１０及び処理単位決定回路１２０にそれぞれ入力される。
Setting data SET1 [1: 0] and SET2 [X-1: 0] output from the
ＤＱ制御回路３７−０〜３７−７は互いに同じ回路構成を有している。図８３はＤＱ制御回路３７−ｙの構成を示す図である。ＤＱ制御回路３７−ｙは、上位制御回路３１から出力される設定データＳＥＴ１１Ａ−ｙ[１：０]，ＳＥＴ１２Ａ−ｙ[Ｘ−１：０]を、タイミング検出回路３５のアップ信号Ｕｐ及びダウン信号Ｄｗに基づいて調整して、それぞれ設定データＳＥＴ１１−ｙ[１：０]，ＳＥＴ１２−ｙ[Ｘ−１：０]として出力する。
The DQ control circuits 37-0 to 37-7 have the same circuit configuration. FIG. 83 is a diagram showing a configuration of the DQ control circuit 37-y. The DQ control circuit 37-y uses the setting data SET11A-y [1: 0] and SET12A-y [X-1: 0] output from the
ＤＱ制御回路３７−ｙは、設定データ調整回路３７０，３７１及び選択回路３７２を備えている。設定データ調整回路３７０は、ノーマルイネーブル信号ＥＮｎｍがＨｉｇｈレベルのとき、上位制御回路３１からの設定データＳＥＴ１１Ａ−ｙ[１：０]，ＳＥＴ１２Ａ−ｙ[Ｘ−１：０]を、タイミング変化検出回路３５からのアップ信号Ｕｐ及びダウン信号Ｄｗに基づいて調整し、それぞれ設定データＳＥＴ１１Ｂ−ｙ[１：０]，ＳＥＴ１２Ｂ−ｙ[Ｘ−１：０]として出力する。
The DQ control circuit 37-y includes setting
設定データ調整回路３７１は、アップデイトイネーブル信号ＥＮｕｐｄ−ｙがＬｏｗレベルになると、設定データ調整回路３７０からの設定データＳＥＴ１１Ｂ−ｙ[１：０]，ＳＥＴ１２Ｂ−ｙ[Ｘ−１：０]を保持する。設定データ調整回路３７１は、アップデイトイネーブル信号ＥＮｕｐｄ−ｙがＬｏｗレベルの間、保持した設定データＳＥＴ１１Ｂ−ｙ[１：０]をそのまま設定データＳＥＴ１１Ｃ−ｙ[１：０]として出力する。また設定データ調整回路３７１は、アップデイトイネーブル信号ＥＮｕｐｄ−ｙがＬｏｗレベルの間、保持した設定データＳＥＴ１２Ｂ−ｙ[Ｘ−１：０]をアップ信号Ｕｐ及びダウン信号Ｄｗに基づいて調整して設定データＳＥＴ１２Ｃ−ｙ[Ｘ−１：０]として出力する。アップデイトイネーブル信号ＥＮｕｐｄ−ｙは、リード状態信号ＲＤｎｏｗがＨｉｇｈレベルになるとＬｏｗレベルとなり、リード状態信号ＲＤｎｏｗがＬｏｗレベルになるとＨｉｇｈレベルとなる、アップデイトイネーブル信号ＥＮｕｐｄ−ｙは選択回路３７２から出力される。
When the update enable signal ENupd-y becomes a low level, the setting
選択回路３７２には、上位制御回路３１からの設定データＳＥＴ１１Ａ−ｙ[１：０]，ＳＥＴ１２Ａ−ｙ[Ｘ−１：０]と、設定データ調整回路３７０からの設定データＳＥＴ１１Ｂ−ｙ[１：０]，ＳＥＴ１２Ｂ−ｙ[Ｘ−１：０]と、設定データ調整回路３７１からの設定データＳＥＴ１１Ｃ−ｙ[１：０]，ＳＥＴ１２Ｃ−ｙ[Ｘ−１：０]とが入力される。
The
選択回路３７２は、ノーマルイネーブル信号ＥＮｎｍがＬｏｗレベルのとき、設定データＳＥＴ１１Ａ−ｙ[１：０]，ＳＥＴ１２Ａ−ｙ[Ｘ−１：０]を選択して、それぞれ設定データＳＥＴ１１−ｙ[１：０]，ＳＥＴ１２−ｙ[Ｘ−１：０]として出力する。
When the normal enable signal ENnm is at the low level, the
選択回路３７２は、ノーマルイネーブル信号ＥＮｎｍがＨｉｇｈレベルであって、リード状態信号ＲＤｎｏｗがＬｏｗレベルのとき、設定データＳＥＴ１１Ｂ−ｙ[１：０]，ＳＥＴ１２Ｂ−ｙ[Ｘ−１：０]を選択して、それぞれ設定データＳＥＴ１１−ｙ[１：０]，ＳＥＴ１２−ｙ[Ｘ−１：０]として出力する。
The
選択回路３７２は、ノーマルイネーブル信号ＥＮｎｍがＨｉｇｈレベルであって、リード状態信号ＲＤｎｏｗがＨｉｇｈレベルのとき、設定データＳＥＴ１１Ｃ−ｙ[１：０]，ＳＥＴ１２Ｃ−ｙ[Ｘ−１：０]を選択して、それぞれ設定データＳＥＴ１１−ｙ[１：０]，ＳＥＴ１２−ｙ[Ｘ−１：０]として出力する。
The
選択回路３７２から出力される設定データＳＥＴ１１−ｙ[１：０]，ＳＥＴ１２−ｙ[Ｘ−１：０]は、ＲＤ取得回路２０−ｙの選択対象単位保持回路２１０及び処理単位決定回路２２０にそれぞれ入力される。
The setting data SET11-y [1: 0] and SET12-y [X-1: 0] output from the
次にトレーニングモード及びノーマルモードでの制御回路３０の動作を説明することによって、制御回路３０の各回路の動作を詳細に説明する。
Next, the operation of each circuit of the
＜トレーニングモード＞
図８４はトレーニングモードでの制御回路３０の動作を示す図である。図８４に示されるように、ステップｓ１において、上位制御回路３１はノーマルイネーブル信号ＥＮｎｍをＬｏｗレベルに設定して、制御装置３の動作モードをノーマルモードからトレーニングモードに変化する。
<Training mode>
FIG. 84 shows the operation of the
ここで、ノーマルイネーブル信号ＥＮｎｍがＬｏｗレベルに設定されると、上位制御回路３１からは、設定データＳＥＴ１Ａ[１：０]，ＳＥＴ２Ａ[Ｘ−１：０]の初期値が出力される。ノーマルイネーブル信号ＥＮｎｍがＬｏｗレベルのとき、ＤＱＳ制御回路３６の選択回路３６２からは設定データＳＥＴ１Ａ，ＳＥＴ２Ａ[Ｘ−１：０]がそれぞれ設定データＳＥＴ１[１：０]，ＳＥＴ２[Ｘ−１：０]として出力されることから、ＤＱＳエッジ検出回路１０の選択対象単位保持回路１１０及び処理単位決定回路１２０には、それぞれ設定データＳＥＴ１Ａ[１：０]，ＳＥＴ２Ａ[Ｘ−１：０]の初期値が入力される。以後、設定データＳＥＴ１Ａ[１：０]の初期値を「設定データＳＥＴ１[１：０]の初期値」と呼び、設定データＳＥＴ２Ａ[Ｘ−１：０]の初期値を「設定データＳＥＴ２[Ｘ−１：０]の初期値」と呼ぶ。
Here, when the normal enable signal ENnm is set to the Low level, the
また、ノーマルイネーブル信号ＥＮｎｍがＬｏｗレベルに設定されると、上位制御回路３１からは、設定データＳＥＴ１１Ａ−０[１：０]〜ＳＥＴ１１Ａ−７[１：０]及び設定データＳＥＴ１２Ａ−０[Ｘ−１：０]〜ＳＥＴ１２Ａ−７[Ｘ−１：０]の初期値が出力される。ノーマルイネーブル信号ＥＮｎｍがＬｏｗレベルのとき、ＤＱ制御回路３７−ｙの選択回路３７２からは設定データＳＥＴ１１Ａ−ｙ[１：０]及び設定データＳＥＴ１２Ａ−ｙ[Ｘ−１：０]がそれぞれ設定データＳＥＴ１１−ｙ[１：０]及び設定データＳＥＴ１２−ｙ[Ｘ−１：０]として出力されることから、ＲＤ取得回路２０−ｙの選択対象単位保持回路２１０及び処理単位決定回路２２０には、それぞれ設定データＳＥＴ１１Ａ−ｙ[１：０]及び設定データＳＥＴ１２Ａ−ｙ[Ｘ−１：０]の初期値が入力される。以後、設定データＳＥＴ１１Ａ−ｙ[１：０]の初期値を「設定データＳＥＴ１１−ｙ[１：０]の初期値」と呼び、設定データＳＥＴ１２Ａ−ｙ[Ｘ−１：０]の初期値を「設定データＳＥＴ１２−ｙ[Ｘ−１：０]の初期値」と呼ぶ。
When the normal enable signal ENnm is set to the Low level, the
次にステップｓ２において、上位制御回路３１は記憶装置２を初期化する。次にステップｓ３において、上位制御回路３１は、制御装置３と記憶装置２との間のデータストローブ線ＤＱＳＬ及びデータ線ＤＱＬ［０］〜ＤＱＬ［７］のそれぞれを、数百Ω〜１ｋΩ程度の抵抗を用いて弱くプルダウンする。これにより、データストローブ信号ＤＱＳの信号レベルが不定からＬｏｗレベルとなり、データ線ＤＱ[０]〜ＤＱ[７]の信号レベルが不定からＬｏｗレベルとなる。
Next, in step s2, the
次にステップｓ４において、上位制御回路３１は、記憶装置２の動作モードを、ＤＤＲ３等で規定されているＭＰＲ（Multi-Purpose Register）モードに設定する。次にステップｓ５において、上位制御回路３１は、ＤＱＳ遅延時間取得回路３２及びＤＱ遅延時間取得回路３３−０〜３３−７のそれぞれを初期化する。次にステップｓ６において、上位制御回路３１は記憶装置２に対してリードコマンドＲＤＣを発行する。これにより、上位制御回路３１から出力されるリードコマンド出力通知信号ＲＤＣｏｕｔはＨｉｇｈレベルとなる。
Next, in step s4, the
次にステップｓ７において、ＤＱＳ遅延時間取得回路３２はＤＱＳエッジ遅延時間を求め、各ＤＱ遅延時間取得回路３３−ｙはＤＱエッジ遅延時間を求める。
Next, in step s7, the DQS delay
ここで、記憶装置２は、ＭＰＲモードにおいて、リードコマンドＲＤＣを受信すると、各データ線ＤＱＬに既知のバースト的なリードデータＲＤを出力する。このバースト的なリードデータＲＤの先頭のリードデータＲＤは“１”を示す。したがって、図８５に示されるように、トレーニングモードでは、ステップｓ６でリードコマンドＲＤが発行された後、データストローブ信号ＤＱＳの最初のライズエッジに同期して、データ信号ＤＱ[０]〜[７]のそれぞれにライズエッジが現れる。
Here, when receiving the read command RDC in the MPR mode, the
ステップｓ７において、ＤＱＳ遅延時間取得回路３２は、ライズエッジデータＲＥＧ[２Ｐ−１：０]に基づいて、リードコマンド出力通知信号ＲＤＣｏｕｔがＨｉｇｈレベルとなってから、データストローブ信号ＤＱＳの最初のライズエッジｒｅｇｆ１（図８５参照）がＤＱＳエッジ検出回路１０に入力されるまでの時間をＤＱＳエッジ遅延時間ＤＴｄｑｓとして求める。ＤＱＳ遅延時間取得回路３２は、ステップｓ６の後、“１”のライズエッジデータＲＥＧを含むライズエッジデータＲＥＧ[２Ｐ−１：０]が最初に入力されると、当該ライズエッジデータＲＥＧ[２Ｐ−１：０]に含まれる“１”のライズエッジデータＲＥＧのビット位置を、データストローブ信号ＤＱＳの最初のライズエッジｒｅｇｆ１のタイミングとして使用して、ＤＱＳエッジ遅延時間ＤＴｄｑｓを求める。設定データＳＥＴ１[１：０]及び設定データＳＥＴ２[Ｘ−１：０]の初期値は既知であり、ＤＱＳエッジ検出回路１０での設計上の信号遅延は既知であることから、ＤＱＳ遅延時間取得回路３２は、最初のライズエッジｒｅｇｆ１を示すライズエッジデータＲＥＧ[２Ｐ−１：０]に対応するライズエッジ検出期間１９５（図８５参照）と、リードコマンドＲＤＣの発行タイミングとの関係を特定することができる。したがって、ＤＱＳ遅延時間取得回路３２は、最初のライズエッジｒｅｇｆ１を示すライズエッジデータＲＥＧ[２Ｐ−１：０]に対応するライズエッジ検出期間１９５と、当該ライズエッジデータＲＥＧ[２Ｐ−１：０]に含まれる“１”のライズエッジデータＲＥＧのビット位置とに基づいて、ＤＱＳエッジ遅延時間ＤＴｄｑｓを求めることができる。ＤＱＳエッジ遅延時間ＤＴｄｑｓは、リードコマンドＲＤＣの出力から最初のライズエッジｒｅｇｆ１の入力まで何サイクルと何サンプルリング期間遅れているかを示している。以後、ＤＱＳエッジ遅延時間ＤＴｄｑｓが示すサイクルの数を「遅延サイクル数」と呼び、ＤＱＳエッジ遅延時間ＤＴｄｑｓが示すサンプリング期間の数を「遅延サンプリング期間数」と呼ぶ。ＤＱＳエッジ遅延時間ＤＴｄｑｓは、遅延サイクル数で表される期間と、遅延サンプリング期間数で表される期間とを足し合わせたものである。遅延サンプリング期間数は「遅延位相量」とも呼ばれる。
In step s7, the DQS delay
ステップｓ７では、各ＤＱ遅延時間取得回路３３−ｙが、同様にして、ＤＱエッジ遅延時間ＤＴｄｑ−ｙ（図８５参照）を求める。ＤＱ遅延時間取得回路３３−ｙは、ライズエッジデータＲＥＧ−ｙ[２Ｐ−１：０]に基づいて、リードコマンド出力通知信号ＲＤＣｏｕｔがＨｉｇｈレベルとなってから、データ信号ＤＱ[ｙ]の最初のライズエッジｒｅｇｆ２（図８５参照）がＲＤ取得回路２０−ｙに入力されるまでの時間をＤＱエッジ遅延時間ＤＴｄｑ−ｙとして求める。ＤＱＳエッジ遅延時間ＤＴｄｑｓと同様に、ＤＱエッジ遅延時間ＤＴｄｑ−ｙは、リードコマンドＲＤＣの出力から最初のライズエッジｒｅｇｆ２の入力まで何サイクル（遅延サイクル数）と何サンプルリング期間（遅延サンプリング期間数）遅れているかを示している。 In step s7, each DQ delay time acquisition circuit 33-y similarly obtains a DQ edge delay time DTdq-y (see FIG. 85). Based on the rise edge data REG-y [2P-1: 0], the DQ delay time acquisition circuit 33-y starts the first data signal DQ [y] after the read command output notification signal RDCout becomes High level. The time until the rise edge regf2 (see FIG. 85) is input to the RD acquisition circuit 20-y is obtained as the DQ edge delay time DTdq-y. Similar to the DQS edge delay time DTdqs, the DQ edge delay time DTdq-y is the number of cycles (number of delay cycles) and the number of sampling periods (number of delay sampling periods) from the output of the read command RDC to the input of the first rise edge regf2. Shows if you are late.
次にステップｓ８において、上位制御回路３１は、ステップｓ７での結果に基づいて、設定データＳＥＴ１Ａ[１：０]，ＳＥＴ２Ａ[Ｘ−１：０]の値と、設定データＳＥＴ１１Ａ−０[１：０]〜ＳＥＴ１１Ａ−７[１：０]及び設定データＳＥＴ１２Ａ−０[Ｘ−１：０]〜ＳＥＴ１２Ａ−７[Ｘ−１：０]の値とを調整する。調整後の設定データＳＥＴ１Ａ[１：０]，ＳＥＴ２Ａ[Ｘ−１：０]は、設定データＳＥＴ１[１：０]，ＳＥＴ２[Ｘ−１：０]として、ＤＱＳ制御回路３６からＤＱＳエッジ検出回路１０に入力される。また調整後の設定データＳＥＴ１１Ａ−ｙ[１：０]，ＳＥＴ１２Ａ−ｙ[Ｘ−１：０]は、ＤＱ制御回路３７−ｙからＲＤ取得回路２０−ｙに入力される。さらに、上位制御回路３１は、ＤＱＳ遅延時間取得回路３２から出力されるＤＱＳエッジ遅延時間ＤＴｄｑｓに基づいて、状態検出回路３４に出力する設定データＳＥＴ３を設定する。
Next, in step s8, the
ステップｓ８において、上位制御回路３１は、ステップｓ７で求められたＤＱＳエッジ遅延時間ＤＴｄｑｓ及びＤＱエッジ遅延時間ＤＴｄｑ−０〜ＤＴｄｑ−７に含まれる遅延サイクル数に基づいて、設定データＳＥＴ１Ａ[１：０]及び設定データＳＥＴ１１Ａ−０[１：０]〜ＳＥＴ１１Ａ−７[１：０]を調整する。具体的には、上位制御回路３１は、クロック信号ＣＬＫのあるライズエッジにおいて、ＤＱＳエッジ検出回路１０の選択対象単位保持回路１１０の可変遅延回路１１１から出力されるサンプル値ＳＭ１０[２Ｐ−１：０]と、当該ライズエッジにおいてＲＤ取得回路２０−０〜２０−ｙの選択対象単位保持回路２１０の可変遅延回路２１１から出力されるサンプル値ＳＭ２０[２Ｐ−１：０]とが、クロック信号ＣＬＫの同じサイクルで記憶装置２から出力された信号のサンプル値となるように、設定データＳＥＴ１Ａ[１：０]及び設定データＳＥＴ１１Ａ−０[１：０]〜ＳＥＴ１１Ａ−７[１：０]を調整する。つまり、上位制御回路３１は、クロック信号ＣＬＫのあるライズエッジにおいて、ＤＱＳエッジ検出回路１０の選択対象単位保持回路１１０の可変遅延回路１１１から出力されるサンプル値ＳＭ１０[２Ｐ−１：０]と、当該ライズエッジにおいてＲＤ取得回路２０−０〜２０−ｙの選択対象単位保持回路２１０の可変遅延回路２１１から出力されるサンプル値ＳＭ２０[２Ｐ−１：０]とが、クロック信号ＣＬＫの同じサイクルで記憶装置２から出力された信号のサンプル値となるように、可変遅延回路１１１，２１１での遅延量を調整する。これにより、データストローブ信号ＤＱＳ及びデータ信号ＤＱ[０]〜ＤＱ[７]の間でのスキューがサイクル単位で調整される。
In step s8, the
またステップｓ８において、上位制御回路３１は、ステップｓ７で求められたＤＱＳエッジ遅延時間ＤＴｄｑｓ及びＤＱエッジ遅延時間ＤＴｄｑ−０〜ＤＴｄｑ−７に含まれる遅延サンプリング期間数に基づいて、設定データＳＥＴ２Ａ[Ｘ−１：０]及び設定データＳＥＴ１２Ａ−０[Ｘ−１：０]〜ＳＥＴ１２Ａ−７[Ｘ−１：０]を調整する。
In step s8, the
具体的には、上位制御回路３１は、ＤＱＳエッジ遅延時間ＤＴｄｑｓに含まれる遅延サンプリング期間数に基づいて、ＤＱＳエッジ検出回路１０でのライズエッジ検出期間の中央付近にデータストローブ信号ＤＱＳの最初のライズエッジｒｅｇｆ１が位置するように、設定データＳＥＴ２Ａ[Ｘ−１：０]を調整する。つまり、上位制御回路３１は、ＤＱＳエッジ遅延時間ＤＴｄｑｓの含まれる遅延サンプリング期間数（遅延位相量）に基づいて、ライズエッジデータＲＥＧ[２Ｐ−１：０]のビット位置Ｐあるいはビット位置（Ｐ−１）に、ライズエッジｒｅｇｆ１を示す“１”が立つように、処理単位決定回路１２０が選択対象単位からライズエッジ検出単位を選択する範囲を調整する。
Specifically, the
また、上位制御回路３１は、ＤＱエッジ遅延時間ＤＴｄｑ−ｙに含まれる遅延サンプリング期間数に基づいて、ＲＤ取得回路２０−ｙでのライズエッジ検出期間の中央から半サイクル分前方の付近にデータ信号ＤＱ[ｙ]の最初のライズエッジｒｅｇｆ２が位置するように、設定データＳＥＴ１２Ａ−ｙ[Ｘ−１：０]を調整する。つまり、上位制御回路３１は、ＤＱエッジ遅延時間ＤＴｄｑ−ｙの含まれる遅延サンプリング期間数に基づいて、ライズエッジデータＲＥＧ−ｙ[２Ｐ−１：０]のビット位置Ｐあるいはビット位置（Ｐ−１）からＰ／２個前のビット位置に、ライズエッジｒｅｇｆ２を示す“１”が立つように、処理単位決定回路２２０が選択対象単位からライズエッジ検出単位（ライズ側データ取得範囲）を選択する範囲を調整する。
Further, the
以上のようにして、上位制御回路３１が設定データＳＥＴ２Ａ[Ｘ−１：０]を調整することによって、図８６に示されるように、ＤＱＳエッジ検出回路１０では、ライズエッジ検出期間１９５Ｒの中央付近にデータストローブ信号ＤＱＳのライズエッジが、フォールエッジ検出期間１９５Ｆの中央付近にデータストローブ信号ＤＱＳのフォールエッジが位置するようになる。また、以上のようにして、上位制御回路３１が設定データＳＥＴ１２Ａ−０[Ｘ−１：０]〜ＳＥＴ１２Ａ−７[Ｘ−１：０]を調整することによって、各ＲＤ取得回路２０−ｙでは、ライズ側データ取得単位を構成するサンプル値ＳＭＲ［２Ｐ−１：０］が得られるサンプリング期間１９６Ｒの中央付近に、データ信号ＤＱ[ｙ]での、データストローブ信号ＤＱＳのライズエッジに対応するリードデータＲＤｒの出力期間の中央が位置するようになり、フォール側データ取得単位を構成するサンプル値ＳＭＦ［２Ｐ−１：０］が得られるサンプリング期間１９６Ｆの中央付近に、データ信号ＤＱ[ｙ]での、データストローブ信号ＤＱＳのフォールエッジに対応するリードデータＲＤｆの出力期間の中央が位置するようになる。
As described above, when the
これにより、上述の図６０を用いて説明したように、ライズ側データ取得回路２４１に対してクロック信号ＣＬＫのあるライズエッジに同期して入力されるライズエッジデータＲＥＧ［２Ｐ−１：０］及びサンプル値ＳＭＲ［２Ｐ−１：０］に関して、当該ライズエッジデータＲＥＧ［２Ｐ−１：０］における、“１”を示すライズエッジデータＲＥＧ［ｋ］のビット位置が、当該サンプル値ＳＭＲ［２Ｐ−１：０］における、リードデータＲＤ０を示す複数のサンプル値の中央のサンプル値のビット位置付近に位置するようになる。その結果、図６０に示されるように、サンプル値ＳＭＲ[２Ｐ−１：０]のうち、“１”を示すライズエッジデータＲＥＧ［ｋ］と同じビット位置のサンプル値ＳＭＲ［ｋ］は、データ信号ＤＱ［ｙ］が示す、ライズエッジ検出期間１９５でのライズエッジｒｅｇに応じたリードデータＲＤ０の値を示す可能性が高くなり、リードデータＲＤ０の値を適切に取得することができる。同様の理由により、サンプル値ＳＭＦ[２Ｐ−１：０]のうち、“１”を示すフォールエッジデータＦＥＧ［ｋ］と同じビット位置のサンプル値ＳＭＦ［ｋ］は、データ信号ＤＱ［ｙ］が示す、フォールエッジに応じたリードデータＲＤの値を示す可能性が高くなり、当該リードデータＲＤの値を適切に取得することができる。
Thereby, as described with reference to FIG. 60 described above, the rise edge data REG [2P-1: 0] input in synchronization with the rise edge of the clock signal CLK to the rise side
また、以上のようにして、上位制御回路３１が設定データＳＥＴ２Ａ[Ｘ−１：０]及び設定データＳＥＴ１２Ａ−０[Ｘ−１：０]〜ＳＥＴ１２Ａ−７[Ｘ−１：０]を調整することによって、サイクル単位で調整された、データストローブ信号ＤＱＳ及びデータ信号ＤＱ[０]〜ＤＱ[７]の間でのスキューが、サンプリング期間単位で細かく調整される。
In addition, as described above, the
ステップｓ８が実行されると、ステップｓ９において、上位制御回路３１は、データストローブ線ＤＱＳＬ及びデータ線ＤＱＬ［０］〜ＤＱＬ［７］のそれぞれのプルダウンを解除する。これにより、データストローブ信号ＤＱＳ及びデータ線ＤＱ[０]〜ＤＱ[７]の信号レベルが不定となる。
When step s8 is executed, in step s9, the
次にステップｓ１０において、上位制御回路３１は、記憶装置２のＭＰＲモードの設定を解除し、ステップｓ１１において、ノーマルイネーブル信号ＥＮｎｍをＨｉｇｈレベルに設定して、制御装置３の動作モードをトレーニングモードからノーマルモードに変化する。以後、トレーニングモードでの設定データＳＥＴ１Ａ［１：０］等の調整を「初期調整」と呼ぶ。
Next, in step s10, the
＜ノーマルモード＞
図８７〜８９はＤＱＳ制御回路３６の動作を示すフローチャートである。図８７〜８９は設定データ調整回路３６０、設定データ調整回路３６１及び選択回路３６２の動作をそれぞれ示している。
<Normal mode>
87 to 89 are flowcharts showing the operation of the
図８９に示されるように、選択回路３６２は、ステップｓ５１において、クロック信号ＣＬＫのライスエッジを検出すると、ステップｓ５２において、ノーマルイネーブル信号ＥＮｎｍがＨｉｇｈレベルか否かを判定する。選択回路３６２は、ノーマルイネーブル信号ＥＮｎｍがＬｏｗレベルのときには、ステップｓ５３において、上位制御回路３１からの設定データＳＥＴ１Ａ[１：０]，ＳＥＴ２Ａ[Ｘ−１：０]をそれぞれ設定データＳＥＴ１[１：０]，ＳＥＴ２[Ｘ−１：０]として出力する。そして、選択回路３６２はアップデイトイネーブル信号ＥＮｕｐｄをＬｏｗレベルに設定する。
As shown in FIG. 89, when the
ステップｓ５２において、ノーマルイネーブル信号ＥＮｎｍがＨｉｇｈレベルのときには、選択回路３６２は、ステップｓ５４において、リード状態信号ＲＤｎｏｗがＨｉｇｈレベルか否かを判定する。リード状態信号ＲＤｎｏｗがＬｏｗレベルのときには、ステップｓ５５において、選択回路３６２は、設定データ調整回路３６０からの設定データＳＥＴ１Ｂ[１：０]，ＳＥＴ２Ｂ[Ｘ−１：０]をそれぞれ設定データＳＥＴ１[１：０]，ＳＥＴ２[Ｘ−１：０]として出力する。そして、選択回路３６２はアップデイトイネーブル信号ＥＮｕｐｄをＨｉｇｈレベルに設定する。
In step s52, when the normal enable signal ENnm is at the high level, the
ステップｓ５４において、リード状態信号ＲＤｎｏｗがＨｉｇｈレベルのときには、選択回路３６２は、ステップｓ５６において、設定データ調整回路３６１からの設定データＳＥＴ１Ｃ[１：０]，ＳＥＴ２Ｃ[Ｘ−１：０]をそれぞれ設定データＳＥＴ１[１：０]，ＳＥＴ２[Ｘ−１：０]として出力する。そして、選択回路３６２はアップデイトイネーブル信号ＥＮｕｐｄをＬｏｗレベルに設定する。
In step s54, when the read status signal RDnow is at the high level, the
選択回路３６２は、クロック信号ＣＬＫのライズエッジが検出されるたびに、ステップｓ５２以降の処理を実行する。
The
このように、選択回路３６２は、トレーニングモードにおいて、設定データＳＥＴ１Ａ[１：０]，ＳＥＴ２Ａ[Ｘ−１：０]をそれぞれ設定データＳＥＴ１[１：０]，ＳＥＴ２[Ｘ−１：０]として出力する。したがって、トレーニングモードからノーマルモードに切り替わった直後においては、ＤＱＳ制御回路３６からは、初期調整後の設定データＳＥＴ１［１：０］．ＳＥＴ２［Ｘ−１：０］がＤＱＳエッジ検出回路１０に出力される。
As described above, the
また、選択回路３６２は、ノーマルモードでは、リード処理中のときには、設定データＳＥＴ１Ｂ[１：０]，ＳＥＴ２Ｂ[Ｘ−１：０]をそれぞれ設定データＳＥＴ１[１：０]，ＳＥＴ２[Ｘ−１：０]として出力し、リード処理中ではないときには、設定データＳＥＴ１Ｃ[１：０]，ＳＥＴ２Ｃ[Ｘ−１：０]をそれぞれ設定データＳＥＴ１[１：０]，ＳＥＴ２[Ｘ−１：０]として出力する。
In the normal mode, the
また、選択回路３６２から出力されるアップデイトイネーブル信号ＥＮｕｐｄはリード処理中にはＬｏｗレベルとなり、リード処理中ではないときにはＨｉｇｈレベルとなる。
The update enable signal ENupd output from the
次に設定データ調整回路３６０の動作について説明する。図８７に示されるように、設定データ調整回路３６０は、ステップｓ２１において、クロック信号ＣＬＫのライスエッジを検出すると、ステップｓ２２において、ノーマルイネーブル信号ＥＮｎｍがＨｉｇｈレベルか否かを判定する。設定データ調整回路３６０は、ノーマルイネーブル信号ＥＮｎｍがＬｏｗレベルのときには、ステップｓ２３において、上位制御回路３１からの設定データＳＥＴ１Ａ[１：０]，ＳＥＴ２Ａ[Ｘ−１：０]をそれぞれ設定データＳＥＴ１Ｂ[１：０]，ＳＥＴ２Ｂ[Ｘ−１：０]とし、ステップｓ３２において、設定データＳＥＴ１Ｂ[１：０]，ＳＥＴ２Ｂ[Ｘ−１：０]を出力する。したがって、トレーニングモードにおいては、設定データＳＥＴ１Ｂ[１：０]＝設定データＳＥＴ１Ａ[１：０]となり、設定データＳＥＴ２Ｂ[Ｘ−１：０]＝設定データＳＥＴ２Ａ[Ｘ−１：０]となる。
Next, the operation of the setting
一方で、ステップｓ２２において、ノーマルイネーブル信号ＥＮｎｍがＨｉｇｈレベルのとき、つまりノーマルモードにおいては、設定データ調整回路３６０は、タイミング変化検出回路３５からのアップ信号ＵｐがＨｉｇｈレベルか否かを判定する。アップ信号ＵｐがＬｏｗレベルのときには、設定データ調整回路３６０は、ステップｓ２６において、タイミング変化検出回路３５からのダウン信号ＤｗがＨｉｇｈレベルか否かを判定する。設定データ調整回路３６０は、ステップｓ２４において、アップ信号ＵｐがＨｉｇｈレベルのときには、ステップｓ２５において、設定データＳＥＴ２Ｂ[Ｘ−１：０]の値を１つ増加させる。そして、設定データ調整回路３６０はステップｓ２６を実行する。
On the other hand, in step s22, when the normal enable signal ENnm is at the high level, that is, in the normal mode, the setting
ステップｓ２６において、ダウン信号ＤｗがＬｏｗレベルのときには、設定データ調整回路３６０はステップｓ２８を実行する。一方で、ダウン信号ＤｗがＨｉｇｈレベルのときには、設定データ調整回路３６０は、設定データＳＥＴ２Ｂ[Ｘ−１：０]の値を１つ減少させる。
In step s26, when the down signal Dw is at the low level, the setting
ここで、タイミング変化検出回路３５は、上述のように、状態検出回路３４が出力するＤＱＳ状態信号ＤＱＳｖがＨｉｇｈレベルを示す間、つまりデータストローブ信号ＤＱＳの信号レベルが確定している間、ライスエッジデータＲＥＧ[２Ｐ−１：０]に基づいて、データストローブ信号ＤＱＳのエッジのタイミングの変化を検出する。具体的には、タイミング変化検出回路３５は、ライズエッジデータＲＥＧ[２Ｐ−１：０]において“１”を示すデータのビット位置が、中央付近のビット位置、たとえばビット位置Ｐからずれているか否かを判定する。これは、データストローブ信号ＤＱＳのライズエッジのタイミングが、ライズエッジ検出期間の中央付近からずれているかを判定することと等価である。
Here, as described above, the timing
タイミング変化検出回路３５は、ライズエッジデータＲＥＧ[２Ｐ−１：０]において“１”を示すデータのビット位置が、ビット位置Ｐよりも上位側にずれている場合には、アップ信号ＵｐをＨｉｇｈレベル、ダウン信号ＤｗをＬｏｗレベルに設定する。つまり、タイミング変化検出回路３５は、データストローブ信号ＤＱＳのライズエッジのタイミングが、ライズエッジ検出期間の中央付近よりも後方にずれている場合に、アップ信号ＵｐをＨｉｇｈレベル、ダウン信号ＤｗをＬｏｗレベルに設定する。
When the bit position of the data indicating “1” in the rise edge data REG [2P−1: 0] is shifted to the upper side of the bit position P, the timing
一方で、タイミング変化検出回路３５は、ライズエッジデータＲＥＧ[２Ｐ−１：０]において“１”を示すデータのビット位置が、ビット位置Ｐよりも下位側にずれている場合には、アップ信号ＵｐをＬｏｗレベル、ダウン信号ＤｗをＨｉｇｈレベルに設定する。つまり、タイミング変化検出回路３５は、データストローブ信号ＤＱＳのライズエッジのタイミングが、ライズエッジ検出期間の中央付近よりも前方にずれている場合に、アップ信号ＵｐをＬｏｗレベル、ダウン信号ＤｗをＨｉｇｈレベルに設定する。
On the other hand, when the bit position of the data indicating “1” in the rise edge data REG [2P-1: 0] is shifted to the lower side of the bit position P, the timing
なお、タイミング変化検出回路３５は、ライズエッジデータＲＥＧ[２Ｐ−１：０]において“１”を示すデータのビット位置が、ビット位置Ｐと一致する場合には、アップ信号Ｕｐ及びダウン信号ＤｗをともにＬｏｗレベルに設定する。また、ＤＱＳ状態信号ＤＱＳｖがＬｏｗレベルのときには、タイミング変化検出回路３５は、アップ信号Ｕｐ及びダウン信号ＤｗをともにＬｏｗレベルに設定する。
The timing
タイミング変化検出回路３５は、クロック信号ＣＬＫのライズエッジに同期してライズエッジデータＲＥＧ[２Ｐ−１：０]が入力されるたびに、上記の処理を行う。
The timing
上述のように、ステップｓ２４においてアップ信号ＵｐがＨｉｇｈレベルのときには、ステップｓ２５において設定データＳＥＴ２Ｂ[Ｘ−１：０]の値が１つ増加する。したがって、ライズエッジデータＲＥＧ[２Ｐ−１：０]において“１”を示すデータのビット位置が、ビット位置Ｐよりも上位側にずれている場合には、設定データＳＥＴ２Ｂ[Ｘ−１：０]の値が１つ増加する。 As described above, when the up signal Up is at the high level in step s24, the value of the setting data SET2B [X-1: 0] is increased by one in step s25. Accordingly, when the bit position of the data indicating “1” in the rise edge data REG [2P−1: 0] is shifted to the upper side of the bit position P, the setting data SET2B [X−1: 0] The value of increases by one.
またステップｓ２６においてダウン信号ＵｐがＨｉｇｈレベルのときには、ステップｓ２７において設定データＳＥＴ２Ｂ[Ｘ−１：０]の値が１つ減少する。したがって、ライズエッジデータＲＥＧ[２Ｐ−１：０]において“１”を示すデータのビット位置が、ビット位置Ｐよりも下位側にずれている場合には、設定データＳＥＴ２Ｂ[Ｘ−１：０]の値が１つ減少する。 When the down signal Up is at the high level in step s26, the value of the setting data SET2B [X-1: 0] is decreased by 1 in step s27. Therefore, when the bit position of the data indicating “1” in the rise edge data REG [2P−1: 0] is shifted to the lower side of the bit position P, the setting data SET2B [X−1: 0] Decreases by one.
ステップｓ２８において、設定データ調整回路３６０は、設定データＳＥＴ２Ｂ[Ｘ−１：０]の値が第１基準値以上であるか否かを判定する。第１基準値は、例えば、ＤＱＳエッジ回路１０の選択対象単位保持回路１１０から出力される選択対象単位を構成するサンプル値ＳＭ１１［２Ｐ×Ｍ−１：０］の個数（２Ｐ×Ｍ）から２Ｐ（１サイクル分）を差し引いて得られる値（２Ｐ×（Ｍ−１））に設定される。設定データＳＥＴ２Ｂ[Ｘ−１：０]の値が第１基準値以上である場合には、設定データ調整回路３６０は、ステップｓ２９において、設定データＳＥＴ１Ｂ[１：０]の値を１つ増加し、設定データＳＥＴ２Ｂ[Ｘ−１：０]の値を２Ｐ減少する。その後、設定データ調整回路３６０はステップｓ３０を実行する。一方で、設定データＳＥＴ２Ｂ[Ｘ−１：０]の値が第１基準値未満である場合には、設定データ調整回路３６０はステップｓ３０を実行する。
In step s28, the setting
ステップｓ３０では、設定データ調整回路３６０は、設定データＳＥＴ２Ｂ[Ｘ−１：０]の値が第２基準値以上であるか否かを判定する。第２基準値は第１基準値よりも小さい値である。第２基準値は、例えば、２Ｐ（１サイクル分）に対して、エッジ検出単位を構成するＳＭ１３[Ｙ−１：０]の個数Ｙを足し合わせて得られる値（２Ｐ＋Ｙ）に設定される。設定データ調整回路３６０は、設定データＳＥＴ２Ｂ[Ｘ−１：０]が第２基準値以下の場合には、ステップｓ３１において、設定データＳＥＴ１Ｂ[１：０]の値を１つ減少し、設定データＳＥＴ２Ｂ[Ｘ−１：０]の値を２Ｐ増加する。その後、設定データ調整回路３６０は、ステップｓ３２を実行して、設定データＳＥＴ１Ｂ[１：０]，ＳＥＴ２Ｂ[Ｘ−１：０]を出力する。ステップｓ３０において、設定データＳＥＴ２Ｂ[Ｘ−１：０]の値が第２基準値未満である場合には、設定データ調整回路３６０はステップｓ３２を実行して、設定データＳＥＴ１Ｂ[１：０]，ＳＥＴ２Ｂ[Ｘ−１：０]を出力する。
In step s30, the setting
設定データ調整回路３６０は、クロック信号ＣＬＫのライズエッジが検出されるたびに、ステップｓ２２以降の処理を実行する。
The setting
このように、設定データ調整回路３６０は、トレーニングモードにおいて、上位制御回路３１からの設定データＳＥＴ１Ａ[１：０]，ＳＥＴ２Ａ[Ｘ−１：０]をそれぞれ設定データＳＥＴ１Ｂ［１：０］，ＳＥＴ２Ｂ［Ｘ−１］としている。そして、設定データ調整回路３６０は、トレーニングモードからノーマルモードになると、アップ信号Ｕｐ及びダウン信号Ｄｗに基づいて、設定データＳＥＴ１Ｂ［１：０］，ＳＥＴ２Ｂ［Ｘ−１］を調整している。したがって、設定データ調整回路３６０は、ノーマルモードにおいて、初期調整後の設定データＳＥＴ１Ｂ［１：０］，ＳＥＴ２Ｂ［Ｘ−１：０］をアップ信号Ｕｐ及びダウン信号Ｄｗに基づいて調整する。
In this way, the setting
次に設定データ調整回路３６１の動作について説明する。図８８に示されるように、設定データ調整回路３６１は、ステップｓ４１において、クロック信号ＣＬＫのライスエッジを検出すると、ステップｓ４２において、アップデイトイネーブル信号ＥＮｕｐｄがＨｉｇｈレベルか否かを判定する。設定データ調整回路３６１は、アップデイトイネーブル信号ＥＮｕｐｄがＨｉｇｈレベルのときには、つまりノーマルモードにおいてリード処理中ではないときには、ステップｓ４３において、設定データ調整回路３６０からの設定データＳＥＴ１Ｂ[１：０]，ＳＥＴ２Ｂ[Ｘ−１：０]をそれぞれ設定データＳＥＴ１Ｃ[１：０]，ＳＥＴ２Ｃ[Ｘ−１：０]とし、ステップｓ４４において、設定データＳＥＴ１Ｃ[１：０]，ＳＥＴ２Ｃ[Ｘ−１：０]を出力する。したがって、ノーマルモードにおいてリード処理中ではないときには、設定データＳＥＴ１Ｃ[１：０]＝設定データＳＥＴ１Ｂ[１：０]となり、設定データＳＥＴ２Ｃ[Ｘ−１：０]＝設定データＳＥＴ２Ｂ[Ｘ−１：０]となる。
Next, the operation of the setting
一方で、ステップｓ４２において、アップデイトイネーブル信号ＥＮｕｐｄがＬｏｗレベルのときには、つまりトレーニングモードあるいはリード処理中のときには、設定データ調整回路３６１は、ステップｓ４５において、アップ信号ＵｐがＨｉｇｈレベルか否かを判定する。アップ信号ＵｐがＬｏｗレベルのときには、設定データ調整回路３６１は、ステップｓ４７において、ダウン信号ＤｗがＨｉｇｈレベルか否かを判定する。設定データ調整回路３６１は、アップ信号ＵｐがＨｉｇｈレベルのときには、ステップｓ４６において、設定データＳＥＴ２Ｃ[Ｘ−１：０]の値を１つ増加させる。そして、設定データ調整回路３６１はステップｓ４７を実行する。
On the other hand, when the update enable signal ENupd is at the low level in step s42, that is, during the training mode or the read process, the setting
ステップｓ４７において、ダウン信号ＤｗがＬｏｗレベルのときには、設定データ調整回路３６１はステップｓ４４を実行して、設定データＳＥＴ１Ｃ[１：０]，ＳＥＴ２Ｃ[Ｘ−１：０]を出力する。一方で、ステップｓ４７において、ダウン信号ＤｗがＨｉｇｈレベルのときには、ステップｓ４８において、設定データ調整回路３６１は、設定データＳＥＴ２Ｃ[Ｘ−１：０]の値を１つ減少させる。そして、設定データ調整回路３６１はステップｓ４４を実行して、設定データＳＥＴ１Ｃ[１：０]，ＳＥＴ２Ｃ[Ｘ−１：０]を出力する。
In step s47, when the down signal Dw is at the low level, the setting
設定データ調整回路３６１は、クロック信号ＣＬＫのライズエッジが検出されるたびに、ステップｓ４２以降の処理を実行する。
The setting
このように、設定データ調整回路３６１は、ノーマルモードにおいてリード処理中ではないときには、設定データ調整回路３６０で調整される設定データＳＥＴ１Ｂ[１：０]，ＳＥＴ２Ｂ[Ｘ−１：０]をそれぞれ設定データＳＥＴ１Ｃ［１：０］，ＳＥＴ２Ｃ［Ｘ−１］として出力する。したがって、ノーマルモードにおいてリード処理中ではないときには、設定データ調整回路３６１から出力される設定データＳＥＴ１Ｃ［１：０］，ＳＥＴ２Ｃ［Ｘ−１］は、アップ信号Ｕｐ及びダウン信号Ｄｗに基づいて調整される。また、設定データ調整回路３６１は、リード処理中のときには、アップ信号Ｕｐ及びダウン信号Ｄｗに基づいて設定データＳＥＴ２Ｃ[Ｘ−１：０]を調整するものの、設定データＳＥＴ１Ｃ［１：０］は調整しない。したがって、リード処理中では、設定データ調整回路３６１から出力される設定データＳＥＴ２Ｃ［Ｘ−１］はアップ信号Ｕｐ及びダウン信号Ｄｗに基づいて調整され、リード処理中では、リード処理中ではない状態からリード処理中に変化した際の設定データＳＥＴ１Ｂ［１：０］が常に設定データＳＥＴ１Ｃ［１：０］として設定データ調整回路３６１から出力される。
As described above, the setting
以上の説明から理解できるように、ＤＱＳ制御回路３６は、トレーニングモードからノーマルモードに切り替わった直後においては、ＤＱＳエッジ遅延時間ＤＴｄｑｓに基づいて調整された設定データＳＥＴ１［１：０］，ＳＥＴ２［Ｘ−１：０］をＤＱＳエッジ検出回路１０に出力する。そして、ノーマルモードにおいてリード処理中ではないときには、ＤＱＳ制御回路３６は、設定データＳＥＴ１［１：０］，ＳＥＴ２［Ｘ−１：０］の両方をアップ信号Ｕｐ及びダウン信号Ｄｗに基づいて調整する。一方で、ノーマルモードにおいてリード処理中のときには、ＤＱＳ制御回路３６は、設定データＳＥＴ１［１：０］，ＳＥＴ２［Ｘ−１：０］のうち設定データＳＥＴ２［Ｘ−１：０］だけをアップ信号Ｕｐ及びダウン信号Ｄｗに基づいて調整する。
As can be understood from the above description, the
ＤＱＳ制御回路３６がこのように設定データＳＥＴ２［Ｘ−１：０］を制御することによって、データストローブ信号ＤＱＳのエッジのタイミングのロングタームジッタにより、当該エッジのタイミングが徐々に変化する場合であっても、ＤＱＳエッジ検出回路１０では、上述の図８６に示されるように、ライズエッジ検出期間１９５Ｒの中央付近にデータストローブ信号ＤＱＳのライズエッジを、フォールエッジ検出期間１９５Ｆの中央付近にデータストローブ信号ＤＱＳのフォールエッジを位置させることができる。よって、
トレーニングモードからノーマルモードに切り替わった後に、データストローブ信号ＤＱＳのエッジのタイミングが徐々に変化したとしも、データリード回路５は、リードデータＲＤ０の値を適切に取得することができる。以下にこの点について説明する。
This is a case where the
Even if the edge timing of the data strobe signal DQS gradually changes after switching from the training mode to the normal mode, the data read
設定データＳＥＴ２[Ｘ−１：０]の値は、処理単位決定回路１２０の決定回路１２３が、選択対象単位からエッジ検出単位を選択する範囲を示している。具体的には、設定データＳＥＴ２[Ｘ−１：０]の値が大きいほど、選択対象単位を構成する複数のサンプル値ＳＭ１２[２Ｐ×Ｍ−２：１]のうち、上位側のサンプル値ＳＭ１２[α]〜ＳＭ１２[α＋Ｙ−１]がエッジ検出単位として選択される。つまり、設定データＳＥＴ２[Ｘ−１：０]の値が大きいほど、選択対象単位でのエッジ検出単位の範囲が上位側に移動する。
The value of the setting data SET2 [X-1: 0] indicates a range in which the
上述の図８７に示されるように、ステップｓ２４においてアップ信号ＵｐがＨｉｇｈレベルのときには、ステップｓ２５において設定データＳＥＴ２Ｂ[Ｘ−１：０]の値が１つ増加する。ライズエッジデータＲＥＧ[２Ｐ−１：０]において“１”を示すデータのビット位置が、ビット位置Ｐよりも上位側にずれている場合にアップ信号ＵｐがＨｉｇｈレベルに設定されることから、ライズエッジデータＲＥＧ[２Ｐ−１：０]において“１”を示すデータのビット位置が、ビット位置Ｐよりも上位側にずれている場合には、設定データＳＥＴ２[Ｘ−１：０]の値が１つ増加する。設定データＳＥＴ２[Ｘ−１：０]の値が１つ増加すると、選択対象単位でのエッジ検出単位の範囲が１ビットだけ上位側に移動する。つまり、選択対象単位でのライズエッジ検出単位の範囲が１ビットだけ上位側に移動する。したがって、ライズエッジデータＲＥＧ[２Ｐ−１：０]において、ビット位置Ｐよりも上位側にずれていた“１”を示すデータのビット位置が、ビット位置Ｐに近づくようになる。つまり、データストローブ信号ＤＱＳのライズエッジのタイミングがライズエッジ検出期間１９５Ｒの中央付近に近づくようになる。
As shown in FIG. 87 described above, when the up signal Up is at the high level in step s24, the value of the setting data SET2B [X-1: 0] increases by one in step s25. Since the up signal Up is set to the high level when the bit position of the data indicating “1” in the rise edge data REG [2P-1: 0] is shifted to the upper side of the bit position P, the rise signal is set. When the bit position of the data indicating “1” in the edge data REG [2P−1: 0] is shifted to the upper side of the bit position P, the value of the setting data SET2 [X−1: 0] Increase by one. When the value of the setting data SET2 [X-1: 0] increases by one, the range of the edge detection unit in the selection target unit moves to the upper side by 1 bit. That is, the range of the rise edge detection unit in the selection target unit moves to the upper side by 1 bit. Therefore, in the rise edge data REG [2P-1: 0], the bit position of the data indicating “1” that has shifted to the upper side from the bit position P approaches the bit position P. That is, the rise edge timing of the data strobe signal DQS approaches the center of the rise
一方で、上述のステップｓ２６においてダウン信号ＤｗがＨｉｇｈレベルのときには、ステップｓ２７において設定データＳＥＴ２Ｂ[Ｘ−１：０]の値が１つ減少する。ライズエッジデータＲＥＧ[２Ｐ−１：０]において“１”を示すデータのビット位置が、ビット位置Ｐよりも下位側にずれている場合にダウン信号ＤｗがＨｉｇｈレベルに設定されることから、ライズエッジデータＲＥＧ[２Ｐ−１：０]において“１”を示すデータのビット位置が、ビット位置Ｐよりも下位側にずれている場合には、設定データＳＥＴ２[Ｘ−１：０]の値が１つ減少する。設定データＳＥＴ２[Ｘ−１：０]の値が１つ減少すると、選択対象単位でのエッジ検出単位の範囲が１ビットだけ下位側に移動する。つまり、選択対象単位でのライズエッジ検出単位の範囲が１ビットだけ下位側に移動する。したがって、ライズエッジデータＲＥＧ[２Ｐ−１：０]において、ビット位置Ｐよりも下位側にずれていた“１”を示すデータのビット位置が、ビット位置Ｐに近づくようになる。つまり、データストローブ信号ＤＱＳのライズエッジのタイミングがライズエッジ検出期間１９５Ｒの中央付近に近づくようになる。
On the other hand, when the down signal Dw is at the high level in step s26 described above, the value of the setting data SET2B [X-1: 0] is decreased by one in step s27. Since the down signal Dw is set to the high level when the bit position of the data indicating “1” in the rise edge data REG [2P−1: 0] is shifted to the lower side than the bit position P, the rise signal When the bit position of the data indicating “1” in the edge data REG [2P-1: 0] is shifted to the lower side than the bit position P, the value of the setting data SET2 [X-1: 0] Decrease by one. When the value of the setting data SET2 [X-1: 0] decreases by 1, the range of the edge detection unit in the selection target unit moves to the lower side by 1 bit. That is, the range of the rise edge detection unit in the selection target unit moves to the lower side by 1 bit. Therefore, in the rise edge data REG [2P-1: 0], the bit position of data indicating “1” that has shifted to the lower side from the bit position P approaches the bit position P. That is, the rise edge timing of the data strobe signal DQS approaches the center of the rise
本実施の形態では、ノーマルモードにおいては、設定データＳＥＴ２［Ｘ−１：０］が常にアップ信号Ｕｐ及びダウン信号Ｄｗに基づいて調整されることから、データストローブ信号ＤＱＳのエッジのタイミングが徐々に変化したとしても、ライズエッジデータＲＥＧ[２Ｐ−１：０]において“１”を示すデータのビット位置を中央付近のビット位置とすることができる。よって、データストローブ信号ＤＱＳのエッジのタイミングが徐々に変化したとしても、データストローブ信号ＤＱＳのライズエッジのタイミングをライズエッジ検出期間１９５Ｒの中央付近に位置させることができる。また、フォールエッジのタイミングは、ライズエッジのタイミングと同様に変化することから、設定データＳＥＴ２［Ｘ−１：０］をアップ信号Ｕｐ及びダウン信号Ｄｗに基づいて調整することによって、データストローブ信号ＤＱＳのフォールエッジのタイミングをフォールエッジ検出期間１９５Ｆの中央付近に位置させることができる。
In the present embodiment, in the normal mode, the setting data SET2 [X-1: 0] is always adjusted based on the up signal Up and the down signal Dw, so the timing of the edge of the data strobe signal DQS is gradually increased. Even if it changes, the bit position of the data indicating “1” in the rise edge data REG [2P-1: 0] can be set to the bit position near the center. Therefore, even if the edge timing of the data strobe signal DQS gradually changes, the rise edge timing of the data strobe signal DQS can be positioned near the center of the rise
特に、本実施の形態では、リード処理中に設定データＳＥＴ２［Ｘ−１：０］をアップ信号Ｕｐ及びダウン信号Ｄｗに基づいて調整することから、リードコマンドＲＤＣが連続して発行され、リードデータＲＤが長期間連続して読み出される場合にデータストローブ信号ＤＱＳのエッジのタイミングが変化するときであっても、データストローブ信号ＤＱＳのライズエッジ及びフォールエッジのタイミングを、ライズエッジ検出期間１９５Ｒ及びフォールエッジ検出期間１９５Ｆの中央付近にそれぞれ位置させることができる。よって、記憶装置２から長期間連続してリードデータＲＤが読み出される場合に、データストローブ信号ＤＱＳにおいてエッジ間隔が長くなったり短くなったりしたとしても、当該リードデータＲＤを適切に取得することができる。
In particular, in the present embodiment, since the setting data SET2 [X-1: 0] is adjusted based on the up signal Up and the down signal Dw during the read process, the read command RDC is issued continuously and the read data Even when the edge timing of the data strobe signal DQS changes when the RD is read continuously for a long period of time, the rise edge and fall edge timing of the data strobe signal DQS is changed to the rise
ここで、データストローブ信号ＤＱＳのエッジのタイミングが徐々に早くなっていき、アップ信号Ｕｐが連続してＨｉｇｈレベルを示すことにより、設定データＳＥＴ２［Ｘ−１：０］の値が最大値である“Ｑ−１”になってしまった後は、アップ信号ＵｐがＨｉｇｈレベルを示す場合であっても、設定データＳＥＴ２［Ｘ−１：０］の値を大きくすることができない。同様に、設定データＳＥＴ２［Ｘ−１：０］の値が最小値である“０”になってしまった後は、ダウン信号ＤｗがＨｉｇｈレベルを示す場合であっても、設定データＳＥＴ２［Ｘ−１：０］の値を小さくすることができない。 Here, the edge timing of the data strobe signal DQS is gradually advanced, and the up signal Up continuously indicates a high level, whereby the value of the setting data SET2 [X-1: 0] is the maximum value. After “Q−1”, even if the up signal Up indicates a high level, the value of the setting data SET2 [X−1: 0] cannot be increased. Similarly, after the value of the setting data SET2 [X-1: 0] has reached the minimum value “0”, even if the down signal Dw indicates the high level, the setting data SET2 [X -1: 0] cannot be reduced.
このような場合には、データストローブ信号ＤＱＳのライズエッジ及びフォールエッジのタイミングが、ライズエッジ検出期間１９５Ｒ及びフォールエッジ検出期間１９５Ｆの中央付近から端の方へ徐々に近づいていき、比較対象リード回路９００のようにリードデータＲＤを適切に取得できない可能性がある。
In such a case, the rise edge and fall edge timings of the data strobe signal DQS gradually approach from the center of the rise
そこで、本実施の形態では、上述のステップｓ２８において、設定データＳＥＴ２Ｂ[Ｘ−１：０]の値が第１基準値（上記の例では、２Ｐ×（Ｍ−１））以上である場合には、設定データＳＥＴ１Ｂ［１：０］の値を１つ増加するとともに、設定データＳＥＴ２Ｂ［Ｘ−１：０］の値を２Ｐ（１サイクル分）減少している。つまり、選択対象単位が得られるサンプリング期間である第２処理単位期間１９２を、設定データＳＥＴ１Ｂ［１：０］の値を１つ増加しない場合よりも１サイクル分遅れさせ、かつ選択対象単位でのエッジ検出単位の範囲を１サイクル分だけ下位側に移動させている。これにより、選択対象単位でのエッジ検出単位の範囲を端の方から中央の方に移動させつつ、設定データＳＥＴ１Ｂ［１：０］の値を１つ増加しない場合と同じエッジ検出単位を選択することができる。よって、アップ信号Ｕｐが連続してＨｉｇｈレベルを示す場合であっても、より確実に設定データＳＥＴ２［Ｘ−１：０］の値を大きくすることができ、データストローブ信号ＤＱＳのライズエッジ及びフォールエッジを、ライズエッジ検出期間１９５Ｒ及びフォールエッジ検出期間１９５Ｆの中央付近に位置させることができる。
Therefore, in the present embodiment, when the value of the setting data SET2B [X-1: 0] is equal to or greater than the first reference value (2P × (M−1) in the above example) in step s28 described above. Increases the value of the setting data SET1B [1: 0] by 1 and decreases the value of the setting data SET2B [X-1: 0] by 2P (one cycle). That is, the second
同様に、本実施の形態では、設定データＳＥＴ２Ｂ[Ｘ−１：０]の値が第２基準値（上記の例では、２Ｐ＋Ｙ）以下である場合には、設定データＳＥＴ１Ｂ［１：０］の値を１つ減少するとともに、設定データＳＥＴ２Ｂ［Ｘ−１：０］の値を２Ｐ（１サイクル分）増加している。つまり、選択対象単位が得られるサンプリング期間である第２処理単位期間１９２を、設定データＳＥＴ１Ｂ［１：０］の値を１つ減少しない場合よりも１サイクル分早くし、かつ選択対象単位でのエッジ検出単位の範囲を１サイクル分だけ上位側に移動させている。これにより、選択対象単位でのエッジ検出単位の範囲を端の方から中央の方に移動させつつ、設定データＳＥＴ１Ｂ［１：０］の値を１つ減少しない場合と同じエッジ検出単位を選択することができる。よって、ダウン信号Ｄｗが連続してＨｉｇｈレベルを示す場合であっても、より確実に設定データＳＥＴ２［Ｘ−１：０］の値を小さくすることができ、データストローブ信号ＤＱＳのライズエッジ及びフォールエッジを、ライズエッジ検出期間１９５Ｒ及びフォールエッジ検出期間１９５Ｆの中央付近に位置させることができる。
Similarly, in the present embodiment, when the value of the setting data SET2B [X-1: 0] is less than or equal to the second reference value (2P + Y in the above example), the setting data SET1B [1: 0] While the value is decreased by 1, the value of the setting data SET2B [X-1: 0] is increased by 2P (one cycle). That is, the second
なお、リード処理中に、設定データＳＥＴ１Ｂ［１：０］の値を変化させると、バースト的に出力される各リードデータＲＤを適切に取得することができないことから、本実施の形態では、上述のように、設定データＳＥＴ１Ｂ［１：０］の調整はリード処理中ではないときに行っている。 Note that, if the value of the setting data SET1B [1: 0] is changed during the read process, each read data RD output in a burst manner cannot be appropriately acquired. As described above, the adjustment of the setting data SET1B [1: 0] is performed when the read process is not being performed.
ＤＱ制御回路３７−ｙは、ＤＱＳ制御回路３６と同じ回路構成を有しており、ＤＱＳ制御回路３６と同様に動作する。ＤＱ制御回路３７−ｙでは、選択回路３７２は、選択回路３６２と同様に、トレーニングモードにおいて、設定データＳＥＴ１１Ａ−ｙ[１：０]，ＳＥＴ１２Ａ−ｙ[Ｘ−１：０]をそれぞれ設定データＳＥＴ１１−ｙ[１：０]，ＳＥＴ１２−ｙ[Ｘ−１：０]として出力する。したがって、トレーニングモードからノーマルモードに切り替わった直後においては、ＤＱ制御回路３７−ｙからは、初期調整後の設定データＳＥＴ１１−ｙ［１：０］，ＳＥＴ１２−ｙ［Ｘ−１：０］がＲＤ取得回路２０−ｙに出力される。
The DQ control circuit 37-y has the same circuit configuration as the
また、選択回路３７２は、ノーマルモードでは、リード処理中のときには、設定データＳＥＴ１１Ｂ−ｙ[１：０]，ＳＥＴ１２Ｂ−ｙ[Ｘ−１：０]をそれぞれ設定データＳＥＴ１１−ｙ[１：０]，ＳＥＴ１２−ｙ[Ｘ−１：０]として出力し、リード処理中ではないときには、設定データＳＥＴ１１Ｃ−ｙ[１：０]，ＳＥＴ１２Ｃ−ｙ[Ｘ−１：０]をそれぞれ設定データＳＥＴ１１−ｙ[１：０]，ＳＥＴ１２−ｙ[Ｘ−１：０]として出力する。
In the normal mode, the
また、選択回路３７２から出力されるアップデイトイネーブル信号ＥＮｕｐｄ−ｙはリード処理中にはＬｏｗレベルとなり、リード処理中ではないときにはＨｉｇｈレベルとなる。
The update enable signal ENupd-y output from the
設定データ調整回路３７０は、設定データ調整回路３６０と同様に、トレーニングモードにおいて、上位制御回路３１からの設定データＳＥＴ１１Ａ−ｙ[１：０]，ＳＥＴ１２Ａ−ｙ[Ｘ−１：０]をそれぞれ設定データＳＥＴ１１Ｂ−ｙ［１：０］，ＳＥＴ１２Ｂ−ｙ［Ｘ−１］としている。そして、設定データ調整回路３７０は、トレーニングモードからノーマルモードになると、アップ信号Ｕｐ及びダウン信号Ｄｗに基づいて、設定データＳＥＴ１１Ｂ−ｙ［１：０］，ＳＥＴ１２Ｂ−ｙ［Ｘ−１］を調整している。したがって、設定データ調整回路３７０は、ノーマルモードにおいて、初期調整後の設定データＳＥＴ１１Ｂ−ｙ［１：０］，ＳＥＴ１２Ｂ−ｙ［Ｘ−１：０］をアップ信号Ｕｐ及びダウン信号Ｄｗに基づいて調整する。
Similar to the setting
設定データ調整回路３７１は、設定データ調整回路３６１と同様に、ノーマルモードにおいてリード処理中ではないときには、設定データ調整回路３７０で調整される設定データＳＥＴ１１Ｂ−ｙ[１：０]，ＳＥＴ１２Ｂ−ｙ[Ｘ−１：０]をそれぞれ設定データＳＥＴ１１Ｃ−ｙ［１：０］，ＳＥＴ１２Ｃ−ｙ［Ｘ−１］として出力する。したがって、ノーマルモードにおいてリード処理中ではないときには、設定データ調整回路３７１から出力される設定データＳＥＴ１１Ｃ−ｙ［１：０］，ＳＥＴ１２Ｃ−ｙ［Ｘ−１］は、アップ信号Ｕｐ及びダウン信号Ｄｗに基づいて調整される。また、設定データ調整回路３７１は、リード処理中のときには、アップ信号Ｕｐ及びダウン信号Ｄｗに基づいて設定データＳＥＴ１２Ｃ−ｙ[Ｘ−１：０]を調整するものの、設定データＳＥＴ１１Ｃ−ｙ［１：０］は調整しない。したがって、リード処理中では、設定データ調整回路３７１から出力される設定データＳＥＴ１２Ｃ−ｙ［Ｘ−１］はアップ信号Ｕｐ及びダウン信号Ｄｗに基づいて調整され、リード処理中では、リード処理中ではない状態からリード処理中に変化した際の設定データＳＥＴ１１Ｂ−ｙ［１：０］が常に設定データＳＥＴ１１Ｃ−ｙ［１：０］として設定データ調整回路３７１から出力される。
Similar to the setting
このような構成のＤＱ制御回路３７−ｙは、トレーニングモードからノーマルモードに切り替わった直後においては、ＤＱエッジ遅延時間ＤＴｄｑ−ｙに基づいて調整された設定データＳＥＴ１１−ｙ［１：０］，ＳＥＴ１２−ｙ［Ｘ−１：０］をＲＤ取得回路２０−ｙに出力する。そして、ノーマルモードにおいてリード処理中ではないときには、ＤＱ制御回路３７−ｙは、設定データＳＥＴ１１−ｙ［１：０］，ＳＥＴ１２−ｙ［Ｘ−１：０］の両方をアップ信号Ｕｐ及びダウン信号Ｄｗに基づいて調整する。一方で、ノーマルモードにおいてリード処理中のときには、ＤＱ制御回路３７−ｙは、設定データＳＥＴ１１−ｙ［１：０］，ＳＥＴ１２−ｙ［Ｘ−１：０］のうち設定データＳＥＴ１２−ｙ［Ｘ−１：０］だけをアップ信号Ｕｐ及びダウン信号Ｄｗに基づいて調整する。 Immediately after switching from the training mode to the normal mode, the DQ control circuit 37-y having such a configuration sets the setting data SET11-y [1: 0], SET12 adjusted based on the DQ edge delay time DTdq-y. -Y [X-1: 0] is output to the RD acquisition circuit 20-y. When the read process is not being performed in the normal mode, the DQ control circuit 37-y sends both the set data SET11-y [1: 0] and SET12-y [X-1: 0] to the up signal Up and the down signal. Adjust based on Dw. On the other hand, during the read process in the normal mode, the DQ control circuit 37-y sets the setting data SET12-y [X] among the setting data SET11-y [1: 0] and SET12-y [X-1: 0]. -1: 0] alone is adjusted based on the up signal Up and the down signal Dw.
ＤＱＳ制御回路３７−ｙがこのように設定データＳＥＴ１２−ｙ［Ｘ−１：０］を制御することによって、データストローブ信号ＤＱＳのエッジのタイミングのロングタームジッタにより、当該エッジのタイミングが徐々に変化し、それに応じてリードデータＲＤの出力タイミングが徐々に変化する場合であっても、ＲＤ取得回路２０−ｙでは、ライズ側データ取得単位を構成するサンプル値ＳＭＲ［２Ｐ−１：０］が得られるサンプリング期間１９６Ｒの中央付近に、データ信号ＤＱ[ｙ]での、データストローブ信号ＤＱＳのライズエッジに対応するリードデータＲＤｒの出力期間の中央が位置するようになり、フォール側データ取得単位を構成するサンプル値ＳＭＦ［２Ｐ−１：０］が得られるサンプリング期間１９６Ｆの中央付近に、データ信号ＤＱ[ｙ]での、データストローブ信号ＤＱＳのフォールエッジに対応するリードデータＲＤｆの出力期間の中央が位置するようになる。
As the DQS control circuit 37-y controls the setting data SET12-y [X-1: 0] in this way, the edge timing gradually changes due to the long term jitter of the edge timing of the data strobe signal DQS. Even when the output timing of the read data RD gradually changes accordingly, the RD acquisition circuit 20-y obtains the sample value SMR [2P-1: 0] constituting the rise side data acquisition unit. The center of the output period of the read data RDr corresponding to the rising edge of the data strobe signal DQS in the data signal DQ [y] is positioned near the center of the
また、ＤＱＳ制御回路３７−ｙにおいても、設定データＳＥＴ１２Ｂ−ｙ[Ｘ−１：０]の値が第１基準値以上である場合には、設定データＳＥＴ１１Ｂ−ｙ［１：０］の値が１つ増加するとともに、設定データＳＥＴ１２Ｂ−ｙ［Ｘ−１：０］の値が２Ｐ減少する。つまり、選択対象単位が得られるサンプリング期間である第２処理単位期間を、設定データＳＥＴ１１Ｂ−ｙ［１：０］の値を１つ増加しない場合よりも１サイクル分遅れさせ、かつ選択対象単位でのデータ取得単位の範囲を１サイクル分だけ下位側に移動させている。これにより、選択対象単位でのデータ取得単位の範囲を端の方から中央の方に移動させつつ、設定データＳＥＴ１１Ｂ−ｙ［１：０］の値を１つ増加しない場合と同じデータ取得単位を選択することができる。よって、アップ信号Ｕｐが連続してＨｉｇｈレベルを示す場合であっても、設定データＳＥＴ１２−ｙ［Ｘ−１：０］の値をより確実に大きくすることができる。その結果、ライズ側データ取得単位が得られるサンプリング期間１９６Ｒの中央付近に、データ信号ＤＱ[ｙ]での、データストローブ信号ＤＱＳのライズエッジに対応するリードデータＲＤｒの出力期間の中央をより確実に位置させることができる。また、フォール側データ取得単位が得られるサンプリング期間１９６Ｆの中央付近に、データ信号ＤＱ[ｙ]での、データストローブ信号ＤＱＳのフォールエッジに対応するリードデータＲＤｆの出力期間の中央をより確実に位置させることができる。
Also in the DQS control circuit 37-y, when the value of the setting data SET12B-y [X-1: 0] is equal to or greater than the first reference value, the value of the setting data SET11B-y [1: 0] As the value increases by one, the value of the setting data SET12B-y [X-1: 0] decreases by 2P. That is, the second processing unit period, which is a sampling period in which the selection target unit is obtained, is delayed by one cycle from the case where the value of the setting data SET11B-y [1: 0] is not increased by one, and the selection target unit The range of the data acquisition unit is moved to the lower side by one cycle. As a result, the same data acquisition unit as in the case where the value of the setting data SET11B-y [1: 0] is not increased by one while the range of the data acquisition unit in the selection target unit is moved from the end toward the center. You can choose. Therefore, even when the up signal Up continuously indicates a high level, the value of the setting data SET12-y [X-1: 0] can be increased more reliably. As a result, the center of the output period of the read data RDr corresponding to the rising edge of the data strobe signal DQS in the data signal DQ [y] is more reliably near the center of the
同様に、ＤＱＳ制御回路３７−ｙでは、設定データＳＥＴ１２Ｂ−ｙ[Ｘ−１：０]の値が第２基準値以下である場合には、設定データＳＥＴ１１Ｂ−ｙ［１：０］の値が１つ減少するとともに、設定データＳＥＴ１２Ｂ−ｙ［Ｘ−１：０］の値が２Ｐ増加する。つまり、選択対象単位が得られるサンプリング期間である第２処理単位期間を、設定データＳＥＴ１１Ｂ−ｙ［１：０］の値を１つ減少しない場合よりも１サイクル分早くし、かつ選択対象単位でのデータ取得単位の範囲を１サイクル分だけ上位側に移動させている。これにより、選択対象単位でのデータ取得単位の範囲を端の方から中央の方に移動させつつ、設定データＳＥＴ１１Ｂ−ｙ［１：０］の値を１つ減少しない場合と同じデータ取得単位を選択することができる。よって、ダウン信号Ｄｗが連続してＨｉｇｈレベルを示す場合であっても、設定データＳＥＴ１２−ｙ［Ｘ−１：０］の値をより確実に小さくすることができる。その結果、ライズ側データ取得単位が得られるサンプリング期間１９６Ｒの中央付近に、データ信号ＤＱ[ｙ]での、データストローブ信号ＤＱＳのライズエッジに対応するリードデータＲＤｒの出力期間の中央をより確実に位置させることができる。また、フォール側データ取得単位が得られるサンプリング期間１９６Ｆの中央付近に、データ信号ＤＱ[ｙ]での、データストローブ信号ＤＱＳのフォールエッジに対応するリードデータＲＤｆの出力期間の中央をより確実に位置させることができる。
Similarly, in the DQS control circuit 37-y, when the value of the setting data SET12B-y [X-1: 0] is equal to or smaller than the second reference value, the value of the setting data SET11B-y [1: 0] As the value decreases by one, the value of the setting data SET12B-y [X-1: 0] increases by 2P. That is, the second processing unit period, which is a sampling period in which the selection target unit is obtained, is made one cycle earlier than the case where the value of the setting data SET11B-y [1: 0] is not decreased by one, and the selection target unit The range of the data acquisition unit is moved up by one cycle. As a result, the same data acquisition unit as in the case where the value of the setting data SET11B-y [1: 0] is not decreased by one while moving the range of the data acquisition unit in the selection target unit from the end toward the center. You can choose. Therefore, even when the down signal Dw continuously indicates a high level, the value of the setting data SET12-y [X-1: 0] can be more reliably reduced. As a result, the center of the output period of the read data RDr corresponding to the rising edge of the data strobe signal DQS in the data signal DQ [y] is more reliably near the center of the
なお、上記と同様に、リード処理中に、設定データＳＥＴ１１Ｂ−ｙ［１：０］の値を変化させると、バースト的に出力される各リードデータＲＤを適切に取得することができないことから、設定データＳＥＴ１１Ｂ−ｙ［１：０］の調整はリード処理中ではないときに行っている。 As described above, if the value of the setting data SET11B-y [1: 0] is changed during the read process, each read data RD output in a burst manner cannot be appropriately acquired. The setting data SET11B-y [1: 0] is adjusted when the read process is not in progress.
以上のように、本実施の形態に係るデータリード回路５では、第２処理単位期間１９２においてオーバーサンプリング回路１００で得られた、データストローブ信号ＤＱＳの第１所定数のサンプル値を選択対象単位として保持し、当該選択対象単位から、当該第１所定数よりも小さい第２所定数のサンプル値から成るエッジ検出単位を決定している。これにより、データストローブ信号ＤＱＳについての比較的多い数のサンプル値から、エッジを検出する際に使用する複数のサンプル値を適切に決定することができる。よって、データ信号ＤＱが示すリードデータＲＤを適切に取得することができる。
As described above, in the data read
また本実施の形態では、データストローブ信号ＤＱＳのライズエッジとフォールエッジとを別々に検出していることから、ライズエッジ検出期間及びフォールエッジ検出期間を大きく設定することができる。上記の例では、１サイクル分のライズエッジ検出期間及びフォールエッジ検出期間を設定している。 In the present embodiment, since the rising edge and the falling edge of the data strobe signal DQS are detected separately, the rising edge detection period and the falling edge detection period can be set large. In the above example, a rise edge detection period and a fall edge detection period for one cycle are set.
一方で、比較対象リード回路９００では、データストローブ信号ＤＱＳのライズエッジとフォールエッジとを区別せずに検出していることから、処理単位期間９９０は半サイクル分となり、データストローブ信号ＤＱＳのエッジが処理単位期間９９０の始点あるいは終点の近傍に位置しやくなる。よって、処理単位期間９９０においてデータストローブ信号ＤＱＳのエッジがまったく存在しない状況や、処理単位期間９９０においてデータストローブ信号ＤＱＳのエッジが複数存在する状況が発生しやすい。
On the other hand, since the comparison target read
本実施の形態では、データストローブ信号ＤＱＳのライズエッジとフォールエッジとを別々に検出することによって、半サイクルよりも大きいライズエッジ検出期間及びフォールエッジ検出期間を設定することができる。したがって、データストローブ信号ＤＱＳのライズエッジのタイミングが変化したとしても、当該ライズエッジがライズエッジ検出期間の始点あるいは終点の近傍に位置しにくくなり、ライズエッジ検出期間においてライズエッジがまったく存在しない状況や、複数のライズエッジが存在する状況が発生しにくくなる。同様に、データストローブ信号ＤＱＳのフォールエッジのタイミングが変化したとしても、当該フォールエッジがフォールエッジ検出期間の始点あるいは終点の近傍に位置しにくくなり、フォールエッジ検出期間においてフォールエッジがまったく存在しない状況や、複数のフォールエッジが存在する状況が発生しにくくなる。よって、リードデータＲＤをより適切に取得することができる。 In the present embodiment, the rise edge detection period and the fall edge detection period larger than a half cycle can be set by separately detecting the rise edge and the fall edge of the data strobe signal DQS. Therefore, even if the rise edge timing of the data strobe signal DQS changes, the rise edge is less likely to be located near the start point or end point of the rise edge detection period, and there is no rise edge in the rise edge detection period. The situation where there are a plurality of rise edges is less likely to occur. Similarly, even if the fall edge timing of the data strobe signal DQS changes, the fall edge becomes difficult to be located near the start point or end point of the fall edge detection period, and no fall edge exists in the fall edge detection period In addition, a situation where a plurality of fall edges exist is less likely to occur. Therefore, the read data RD can be acquired more appropriately.
以上のように、半導体記憶装置１は詳細に説明されたが、上記した説明は、全ての局面において例示であって、この発明がそれに限定されるものではない。また、上述した各種変形例は、相互に矛盾しない限り組み合わせて適用可能である。そして、例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
As described above, the
２ 記憶装置
５ データリード回路
１０ データストローブエッジ検出回路
２０−０〜２０−７ リードデータ取得回路
３０ 制御回路
１００，２００ オーバーサンプリング回路
１１０，２１０ 選択対象単位保持回路
１２０，２２０ 処理単位決定回路
１３０，２３０ エッジ検出回路
１３１，２３１ ライズエッジ検出回路
１３３，２３３ フォールエッジ検出回路
２４０ データ取得回路
２４１ ライズ側データ取得回路
２４４ フォール側データ取得回路
2
Claims (16)
前記データストローブ信号をオーバーサンプリングする第１サンプリング回路と、
クロック信号の複数サイクル分の第１単位期間ごとに、当該第１単位期間において前記第１サンプリング回路で得られた第１所定数の第１サンプル値を第１選択対象単位として保持する第１選択対象単位保持回路と、
前記第１選択対象単位ごとに、当該第１選択対象単位から、前記第１所定数よりも小さい第２所定数の第１サンプル値から成るエッジ検出単位を選択するエッジ検出単位決定回路と、
前記エッジ検出単位ごとに、当該エッジ検出単位に基づいて前記データストローブ信号のライズエッジとフォールエッジを別々に検出する第１エッジ検出回路と
を備える、データストローブエッジ検出回路。 Data strobe edge for separately detecting the rise edge and the fall edge of the data strobe signal of the data strobe line connected to the storage device when the read data is output from the storage device to the data line connected to the storage device A detection circuit,
A first sampling circuit for oversampling the data strobe signal;
First selection for holding, as a first selection target unit, a first predetermined number of first sample values obtained by the first sampling circuit in the first unit period for each first unit period of a plurality of cycles of the clock signal A target unit holding circuit;
An edge detection unit determination circuit for selecting, for each first selection target unit, an edge detection unit comprising a second predetermined number of first sample values smaller than the first predetermined number from the first selection target unit;
A first edge detection circuit for separately detecting a rise edge and a fall edge of the data strobe signal based on the edge detection unit for each edge detection unit;
A data strobe edge detection circuit comprising:
前記エッジ検出単位決定回路は、前記第１選択対象単位に含まれるグリッジを除去し、グリッジが除去された前記第１選択対象単位から前記エッジ検出単位を選択する、データストローブエッジ検出回路。 The data strobe edge detection circuit according to claim 1,
The edge detection unit determination circuit is a data strobe edge detection circuit that removes a glitch included in the first selection target unit and selects the edge detection unit from the first selection target unit from which the glitch has been removed.
前記エッジ検出単位は、前記第１所定数よりも小さい第３所定数の第１サンプル値から成るライズエッジ検出単位と、当該第３所定数の第１サンプル値から成るフォールエッジ検出単位とを含み、
前記第１エッジ検出回路は、
前記ライズエッジ検出単位ごとに、当該ライズエッジ検出単位に基づいて、前記データストローブ信号のライズエッジを検出するライズエッジ検出回路と、
前記フォールエッジ検出単位ごとに、当該フォールエッジ検出単位に基づいて、前記データストローブ信号のフォールエッジを検出するフォールエッジ検出回路と
を有する、データストローブエッジ検出回路。 A data strobe edge detection circuit according to any one of claims 1 and 2,
The edge detection unit includes a rise edge detection unit composed of a third predetermined number of first sample values smaller than the first predetermined number, and a fall edge detection unit composed of the third predetermined number of first sample values. ,
The first edge detection circuit includes:
For each rise edge detection unit, a rise edge detection circuit for detecting a rise edge of the data strobe signal based on the rise edge detection unit;
A data strobe edge detection circuit comprising, for each fall edge detection unit, a fall edge detection circuit that detects a fall edge of the data strobe signal based on the fall edge detection unit.
前記データストローブ信号では、ローレベルに続いて不定となり、
前記フォールエッジ検出回路は、前記フォールエッジ検出単位ごとに、当該フォールエッジ検出単位を構成する前記第３所定数の第１サンプル値のサンプリングタイミングにそれぞれ対応する複数のビットから成るエッジデータを生成し、
前記エッジデータでは、当該エッジデータを構成する複数のビットをサンプリングタイミングの順で見た場合に、当該エッジデータに対応する前記フォールエッジ検出単位において１”から“０”に変化するタイミングで第１論理値を示し、それ以外のタイミングで第２論理値を示し、
前記フォールエッジ検出回路は、前記エッジデータを構成する複数のビットをサンプリングタイミングの順で見た場合に、前記第１論理値が最初に現れるタイミングよりも後方のタイミングから最後までをすべて前記第２論理値とするフィルタ処理を当該エッジデータに行う、データストローブエッジ検出回路。 A data strobe edge detection circuit according to claim 3,
The data strobe signal becomes indefinite following the low level,
The fall edge detection circuit generates edge data composed of a plurality of bits corresponding to sampling timings of the third predetermined number of first sample values constituting the fall edge detection unit for each fall edge detection unit. ,
In the edge data, when a plurality of bits constituting the edge data are viewed in the order of the sampling timing, the first is the timing at which the fall edge detection unit corresponding to the edge data changes from “1” to “0”. Indicates a logical value, indicates a second logical value at other times,
When the plurality of bits constituting the edge data are viewed in the order of the sampling timing, the fall edge detection circuit is configured to perform the second to the last timing from the timing at which the first logical value first appears. A data strobe edge detection circuit that performs filtering processing on the edge data as a logical value.
前記第１エッジ検出回路でのエッジ検出結果に基づいて、前記エッジ検出単位決定回路が前記第１選択対象単位から前記エッジ検出単位を選択する範囲を調整する制御回路と
を備える、データストローブ処理回路。 A data strobe edge detection circuit according to any one of claims 1 to 4,
A data strobe processing circuit comprising: a control circuit that adjusts a range in which the edge detection unit is selected from the first selection target unit based on an edge detection result in the first edge detection circuit. .
前記制御回路は、前記第１エッジ検出回路でのエッジ検出結果に基づいて、前記エッジ検出単位決定回路が前記第１選択対象単位から前記エッジ検出単位を選択する範囲と、前記第１選択対象単位保持回路での前記第１単位期間のタイミングとを調整する、データストローブ処理回路。 A data strobe processing circuit according to claim 5,
The control circuit includes a range in which the edge detection unit determination circuit selects the edge detection unit from the first selection target unit based on an edge detection result in the first edge detection circuit, and the first selection target unit. A data strobe processing circuit for adjusting the timing of the first unit period in the holding circuit.
前記データストローブエッジ検出回路を制御し、前記記憶装置にリードコマンドを出力する制御回路と
を備え、
前記制御回路は、前記第１エッジ検出回路でのエッジ検出結果に基づいて、前記リードコマンドの出力から前記データストローブ信号のエッジの入力までの遅延時間を求めて、当該遅延時間に基づいて、前記エッジ検出単位決定回路が前記第１選択対象単位から前記エッジ検出単位を選択する範囲を調整する、データストローブ処理回路。 A data strobe edge detection circuit according to any one of claims 1 to 4,
A control circuit that controls the data strobe edge detection circuit and outputs a read command to the storage device;
The control circuit obtains a delay time from an output of the read command to an input of an edge of the data strobe signal based on an edge detection result in the first edge detection circuit, and based on the delay time, A data strobe processing circuit that adjusts a range in which an edge detection unit determination circuit selects the edge detection unit from the first selection target unit.
前記制御回路は、前記遅延時間に基づいて、前記エッジ検出単位決定回路が前記第１選択対象単位から前記エッジ検出単位を選択する範囲と、前記第１選択対象単位保持回路での前記第１単位期間のタイミングとを調整する、データストローブ処理回路。 A data strobe processing circuit according to claim 7,
The control circuit includes: a range in which the edge detection unit determination circuit selects the edge detection unit from the first selection target unit based on the delay time; and the first unit in the first selection target unit holding circuit. A data strobe processing circuit that adjusts the timing of the period.
前記記憶装置に接続された前記データ線に当該記憶装置から出力される、前記データストローブ信号のライズエッジに対応するライズ側のリードデータ及び当該データストローブ信号のフォールエッジに対応するフォール側のリードデータを別々に取得するリードデータ取得回路と
を備え、
前記リードデータ取得回路は、
前記記憶装置から前記データ線にリードデータが出力される際の当該データ線のデータ信号をオーバーサンプリングする第２サンプリング回路と、
クロック信号の複数サイクル分の第２単位期間ごとに、当該第２単位期間において前記第２サンプリング回路で得られた前記第１所定数の第２サンプル値を第２選択対象単位として保持する第２選択対象単位保持回路と、
前記第２選択対象単位ごとに、当該第２選択対象単位から、前記第２所定数の第２サンプル値から成るデータ処理単位を選択するデータ処理単位決定回路と、
前記データ処理単位ごとに、当該データ処理単位に基づいて、前記データ信号が示すライズ側のリードデータ及びフォール側のリードデータを別々に取得するデータ取得回路と
を有し、
前記データ取得回路は、前記データ処理単位を構成する前記第２所定数の第２サンプル値のうち、当該データ処理単位に対応する前記エッジ検出単位に基づいて前記第１エッジ検出回路が検出したエッジのタイミングに対応する第２サンプル値を、前記データ信号が示す値として取得する、データリード回路。 A data strobe edge detection circuit according to claim 1;
Rise side read data corresponding to the rise edge of the data strobe signal and fall side read data corresponding to the fall edge of the data strobe signal output from the storage device to the data line connected to the storage device And a read data acquisition circuit that separately acquires
The read data acquisition circuit includes:
A second sampling circuit for oversampling a data signal of the data line when read data is output from the storage device to the data line;
A second unit that holds the first predetermined number of second sample values obtained by the second sampling circuit in the second unit period as a second selection target unit every second unit period of a plurality of cycles of the clock signal . A selection target unit holding circuit; and
For each of the second selection unit, from the second selection unit, a data processing unit determination circuit for selecting data processing unit comprising a second sample value of the second predetermined number,
For each of the data processing unit, and the based on the data processing unit, a data acquisition circuit for acquiring separately read data of the read data and the fall side of the rise side of the data signal indicates
Have,
The data acquisition circuit includes an edge detected by the first edge detection circuit based on the edge detection unit corresponding to the data processing unit among the second predetermined number of second sample values constituting the data processing unit. A data read circuit that obtains a second sample value corresponding to the timing of as a value indicated by the data signal.
前記エッジ検出単位決定回路は、前記第１選択対象単位に含まれるグリッジを除去し、グリッジが除去された前記第１選択対象単位から前記エッジ検出単位を選択し、
前記データ処理単位決定回路は、前記第２選択対象単位に含まれるグリッジを除去し、グリッジが除去された前記第２選択対象単位から前記データ処理単位を選択する、データリード回路。 The data read circuit according to claim 9, wherein
The edge detection unit determination circuit removes a glitch included in the first selection target unit, selects the edge detection unit from the first selection target unit from which the glitch has been removed,
The data processing unit determination circuit is a data read circuit for removing a glitch included in the second selection target unit and selecting the data processing unit from the second selection target unit from which the glitch has been removed.
前記エッジ検出単位は、前記第１所定数よりも小さい第３所定数の第１サンプル値から成るライズエッジ検出単位と、当該第３所定数の第１サンプル値から成るフォールエッジ検出単位とを含み、
前記第１エッジ検出回路は、
前記ライズエッジ検出単位ごとに、当該ライズエッジ検出単位に基づいて、前記データストローブ信号のライズエッジを検出するライズエッジ検出回路と、
前記フォールエッジ検出単位ごとに、当該フォールエッジ検出単位に基づいて、前記データストローブ信号のフォールエッジを検出するフォールエッジ検出回路と
を有し、
前記データ処理単位は、前記第３所定数の第２サンプル値から成るライズ側データ処理単位と、前記第３所定数の第２サンプル値から成るフォール側データ処理単位とを含み、
前記データ取得回路は、
前記ライズ側データ処理単位を構成する前記第３所定数の第２サンプル値のうち、当該ライズ側データ処理単位に対応する前記ライズエッジ検出単位に基づいて前記ライズエッジ検出回路が検出したライズエッジのタイミングに対応する第２サンプル値を、前記データ信号が示す、当該ライズエッジに対応するライズ側のリードデータとして取得するライズ側データ取得回路と、
前記フォール側データ処理単位を構成する前記第３所定数の第２サンプル値のうち、当該フォール側データ処理単位に対応する前記フォールエッジ検出単位に基づいて前記フォールエッジ検出回路が検出したフォールエッジに対応する第２サンプル値を、前記データ信号が示す、当該フォールエッジに対応するフォール側のリードデータとして取得するフォール側データ取得回路と
を有する、データリード回路。 A data read circuit according to any one of claims 9 and 10,
The edge detection unit includes a rise edge detection unit composed of a third predetermined number of first sample values smaller than the first predetermined number, and a fall edge detection unit composed of the third predetermined number of first sample values. ,
The first edge detection circuit includes:
For each rise edge detection unit, a rise edge detection circuit for detecting a rise edge of the data strobe signal based on the rise edge detection unit;
A fall edge detection circuit for detecting a fall edge of the data strobe signal based on the fall edge detection unit for each fall edge detection unit;
The data processing unit includes a rise side data processing unit composed of the third predetermined number of second sample values, and a fall side data processing unit composed of the third predetermined number of second sample values,
The data acquisition circuit includes:
Of the third predetermined number of second sample values constituting the rise side data processing unit, rise edge detection circuits detected by the rise edge detection circuit based on the rise edge detection unit corresponding to the rise side data processing unit. A rise-side data acquisition circuit for acquiring a second sample value corresponding to the timing as read data on the rise side corresponding to the rise edge indicated by the data signal;
Of the third predetermined number of second sample values constituting the fall side data processing unit, the fall edge detected by the fall edge detection circuit based on the fall edge detection unit corresponding to the fall side data processing unit A data read circuit comprising: a fall side data acquisition circuit that acquires a corresponding second sample value as fall side read data corresponding to the fall edge indicated by the data signal.
前記データストローブエッジ検出回路及び前記リードデータ取得回路を制御する制御回路をさらに備え、
前記制御回路は、前記第１エッジ検出回路でのエッジ検出結果に基づいて、前記エッジ検出単位決定回路が前記第１選択対象単位から前記エッジ検出単位を選択する範囲と、前記データ処理単位決定回路が前記第２選択対象単位から前記データ処理単位を選択する範囲とを調整する、データリード回路。 A data read circuit according to any one of claims 9 and 10,
A control circuit for controlling the data strobe edge detection circuit and the read data acquisition circuit;
The control circuit includes: a range in which the edge detection unit determination circuit selects the edge detection unit from the first selection target unit based on an edge detection result in the first edge detection circuit; and the data processing unit determination circuit Adjusts a range for selecting the data processing unit from the second selection target unit.
前記制御回路は、前記第１エッジ検出回路でのエッジ検出結果に基づいて、前記エッジ検出単位決定回路が前記第１選択対象単位から前記エッジ検出単位を選択する範囲と、前記第１選択対象単位保持回路での前記第１単位期間のタイミングと、前記データ処理単位決定回路が前記第２選択対象単位から前記データ処理単位を選択する範囲と、前記第２選択対象単位保持回路での前記第２単位期間のタイミングとを調整する、データリード回路。 The data read circuit according to claim 12, wherein
The control circuit includes a range in which the edge detection unit determination circuit selects the edge detection unit from the first selection target unit based on an edge detection result in the first edge detection circuit, and the first selection target unit. The timing of the first unit period in the holding circuit, the range in which the data processing unit determination circuit selects the data processing unit from the second selection target unit, and the second in the second selection target unit holding circuit A data read circuit that adjusts the timing of the unit period.
前記データストローブエッジ検出回路及び前記リードデータ取得回路を制御する制御回路をさらに備え、
前記データ取得回路は、前記データ処理単位に基づいて前記データ信号のエッジを検出する第２エッジ検出回路をさらに有し、
前記制御回路は前記記憶装置にリードコマンドを出力し、
前記制御回路は、前記第１エッジ検出回路でのエッジ検出結果に基づいて、前記リードコマンドの出力から前記データストローブ信号のエッジの入力までの第１遅延時間を求めて、当該第１遅延時間に基づいて、前記エッジ検出単位決定回路が前記第１選択対象単位から前記エッジ検出単位を選択する範囲を調整し、
前記制御回路は、前記第２エッジ検出回路でのエッジ検出結果に基づいて、前記リードコマンドの出力から前記データ信号のエッジの入力までの第２遅延時間を求めて、当該第２遅延時間に基づいて、前記データ処理単位決定回路が前記第２選択対象単位から前記データ処理単位を選択する範囲を調整する、データリード回路。 A data read circuit according to any one of claims 9 and 10,
A control circuit for controlling the data strobe edge detection circuit and the read data acquisition circuit;
The data acquisition circuit further includes a second edge detection circuit that detects an edge of the data signal based on the data processing unit,
The control circuit outputs a read command to the storage device,
The control circuit obtains a first delay time from an output of the read command to an input of an edge of the data strobe signal based on an edge detection result in the first edge detection circuit, and sets the first delay time to the first delay time. Based on the range of the edge detection unit determination circuit to select the edge detection unit from the first selection target unit,
The control circuit obtains a second delay time from the output of the read command to the input of the edge of the data signal based on the edge detection result in the second edge detection circuit, and based on the second delay time And a data read circuit for adjusting a range in which the data processing unit determination circuit selects the data processing unit from the second selection target unit.
前記制御回路は、
前記第１遅延時間に基づいて、前記エッジ検出単位決定回路が前記第１選択対象単位から前記エッジ検出単位を選択する範囲と、前記第１選択対象単位保持回路での前記第１単位期間のタイミングとを調整し、
前記第２遅延時間に基づいて、前記データ処理単位決定回路が前記第２選択対象単位から前記データ処理単位を選択する範囲と、前記第２選択対象単位保持回路での前記第２単位期間のタイミングとを調整する、データリード回路。 The data read circuit according to claim 14, wherein
The control circuit includes:
A range in which the edge detection unit determination circuit selects the edge detection unit from the first selection target unit based on the first delay time, and a timing of the first unit period in the first selection target unit holding circuit And adjust
A range in which the data processing unit determination circuit selects the data processing unit from the second selection target unit based on the second delay time, and a timing of the second unit period in the second selection target unit holding circuit And adjust the data lead circuit.
前記データストローブエッジ検出回路と前記リードデータ取得回路とは互いに同じ回路構成を有している、データリード回路。 A data read circuit according to any one of claims 9 to 15,
The data strobe edge detection circuit and the read data acquisition circuit have the same circuit configuration.
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