JP6366103B2 - 半導体装置及びデータ出力方法 - Google Patents
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Description
640ビット×156.25MHz(=100.000Gbps)
512ビット×312.5MHz(=160.000Gbps)
320ビット×312.5MHz(=100.000Gbps)
(1)受信パケットのグループに相当するアドレスを指定して、積算結果を保持するRAMから、前パケットまでの積算値が読み出される(リード処理)。
(2)加算器にて、読み出した積算値に1が加算される(演算処理)。
(3)グループに相当するアドレスが指定され、演算結果(積算値)がRAMにストアされる(ライト処理)。
第1の実施形態について、図面を用いてより詳細に説明する。
(b)選択信号出力回路54は、1クロック前のライトアドレスW_ADDとリードアドレスR_ADDが一致する場合(IN_2=Hレベル)、選択回路25がポート2を選択するように選択信号SELを出力する。つまり、1クロック前のライトアドレスW_ADDとリードアドレスR_ADDが一致する場合、フリップフロップ41−2の出力データが選択回路25から出力される。
(c)選択信号出力回路54は、2クロック前のライトアドレスW_ADDとリードアドレスR_ADDが一致する場合(IN_3=Hレベル)、選択回路25がポート3を選択するように選択信号SELを出力する。つまり、2クロック前のライトアドレスW_ADDとリードアドレスR_ADDが一致する場合、フリップフロップ41−3の出力データが選択回路25から出力される。
(d)選択信号出力回路54は、3クロック前のライトアドレスW_ADDとリードアドレスR_ADDが一致する場合(IN_4=Hレベル)、選択回路25がポート4を選択するように選択信号SELを出力する。つまり、3クロック前のライトアドレスW_ADDとリードアドレスR_ADDが一致する場合、フリップフロップ41−4の出力データが選択回路25から出力される。
(e)選択信号出力回路54は、ライトアドレスW_ADDとリードアドレスR_ADDの関係が上記(a)〜(d)以外の場合には、選択回路25がポート0のデータ(リードデータRAM_OUT)を選択するように選択信号SELを出力する。
図10は、第1の変形例に係る記憶部22aの内部構成の一例を示す図である。図4に示す記憶部22と図10に示す記憶部22aの相違点は、記憶回路23の内部にフリップフロップ61〜63が追加されている点である。即ち、図10に示す記憶部22aでは、RAMコア31における書き込み側のリタイミング段数が2段となっている。
図13は、第2の変形例に係る記憶部22bの内部構成の一例を示す図である。図10に示す記憶部22aと図13に示す記憶部22bの相違点は、RAMコア31のリードデータ出力端子D_OUT_RAMとECCデコーダ38の間に挿入されるフリップフロップ64と、リードアドレスR_ADDを1クロック遅延させるフリップフロップ65と、が追加されている点である。
図16は、第3の変形例に係る記憶部22cの内部構成の一例を示す図である。図13に示す記憶部22bと図16に示す記憶部22cの相違点は、RAMコア31の読み出し側におけるデータ出力に対するリタイミングを2段実施するためのフリップフロップ66、67が追加されている点である。なお、図16以降の図面において、フリップフロップ65及び66により2クロック遅延されるリードアドレスR_ADDをリードアドレスR_ADD_2Tと表記する。
図19は、第4の変形例に係る記憶部22dの内部構成の一例を示す図である。図16に示す記憶部22cと図19に示す記憶部22dの相違点は、記憶回路23の入力端子にフリップフロップ68が接続されている点である。
第1の実施形態及び第1〜第4の変形例に係る記憶装置では、メモリアレイ24に含まれるフリップフロップの個数を4として説明した。しかし、フリップフロップの個数は4に限定されない。例えば、図20に示すように、メモリアレイ24に含まれるフリップフロップの数は1でもよい。
ライトアドレス、ライトデータ及びリードアドレスを受け付け、データの書き込みとデータの読み出しの並列動作が可能な第1の記憶部と、
直列接続された複数の記憶素子からなる記憶部であって、前記ライトデータを受け付けると共に、前記第1の記憶部と並列接続された第2の記憶部と、
少なくとも前記ライトアドレス及び前記リードアドレスに応じて、前記第1の記憶部から読み出されたリードデータ及び前記第2の記憶部をなす前記複数の記憶素子のいずれかに記憶されたデータのいずれかを外部に出力するデータとして決定する決定部と、
前記決定部により外部に出力すると決定されたデータを選択的に出力する選択部と、
を備える半導体装置。
[付記2]
前記第1の記憶部は、ライトイネーブルとリードイネーブルを受け付け、
前記選択部は、前記ライトアドレス、前記リードアドレス、前記ライトイネーブル及び前記リードイネーブルに応じて、外部に出力するデータを選択する、付記1の半導体装置。
[付記3]
前記第1の記憶部に供給される前記ライトデータを保持する第1の保持部と、
前記第1の記憶部に供給される前記ライトアドレスを保持する第2の保持部と、
前記第1の記憶部に供給される前記ライトイネーブルを保持する第3の保持部と、
前記第1の記憶部に供給される前記リードアドレスを保持する第4の保持部と、
前記第1の記憶部に供給される前記リードイネーブルを保持する第5の保持部と、
をさらに備える付記2の半導体装置。
[付記4]
前記決定部は、前記外部に出力するデータを示す選択信号を、前記選択部に向けて出力し、
前記選択信号を保持する第6の保持部をさらに備える、付記3の半導体装置。
[付記5]
前記ライトデータから誤り訂正符号を生成する誤り訂正符号化回路と、
前記誤り訂正符号に応じて、前記第1の記憶部から読み出されたリードデータを訂正する誤り訂正回路と、
をさらに備える、付記1乃至4のいずれか一に記載の半導体装置。
[付記6]
前記決定部は、前記リードアドレスと前記ライトアドレスが一致する際のシステムクロックの遅延数に応じて、前記外部に出力するデータを決定する付記1乃至5のいずれか一に記載の半導体装置。
[付記7]
前記決定部は、
前記ライトアドレスと前記リードアドレスが一致する場合には、前記第2の記憶部をなす複数の記憶素子のうち、初段の記憶素子が記憶するデータを前記外部に出力するデータとして決定し、
前記システムクロックの遅延数が、前記第2の記憶部をなす複数の記憶素子の数以上の場合には、前記第1の記憶部から読み出されたリードデータを前記外部に出力するデータとして決定する、付記6の半導体装置。
[付記8]
前記第1の保持部の前段に配置され、前記ライトデータを保持する第7の保持部と、
前記第2の保持部の前段に配置され、前記ライトアドレスを保持する第8の保持部と、
前記第3の保持部の前段に配置され、前記ライトイネーブルを保持する第9の保持部と、
をさらに備える、付記4の半導体装置。
[付記9]
前記第1の記憶部から読み出されたリードデータを保持する第10の保持部と、
前記決定部に供給される前記リードアドレスを保持する第11の保持部と、
をさらに備える、付記8の半導体装置。
[付記10]
前記第10の保持部の後段に配置され、前記第1の記憶部から読み出されたリードデータを保持する第12の保持部と、
前記第11の保持部の前段に配置され、前記リードアドレスを保持する第13の保持部と、
をさらに備える、付記9の半導体装置。
[付記11]
前記第7の保持部の前段に配置され、前記ライトデータを保持する第14の保持部をさらに備える、付記10の半導体装置。
[付記12]
ライトアドレス、ライトデータ及びリードアドレスを受け付け、データの書き込みとデータの読み出しの並列動作が可能な第1の記憶部と、直列接続された複数の記憶素子からなる記憶部であって、前記ライトデータを受け付けると共に、前記第1の記憶部と並列接続された第2の記憶部と、を含む記憶装置からのデータ出力方法であって、
少なくとも前記ライトアドレス及び前記リードアドレスに応じて、前記第1の記憶部から読み出されたリードデータ及び前記第2の記憶部をなす前記複数の記憶素子のいずれかに記憶されたデータのいずれかを外部に出力するデータとして決定するステップと、
前記外部に出力すると決定されたデータを選択的に出力するステップと、
を含む、データ出力方法。
なお、付記12の形態は、付記1の形態と同様に、付記2の形態〜付記11の形態に展開することが可能である。
10 通信モジュール
11 演算モジュール
21、82 演算部
22、22a〜22e 記憶部
23 記憶回路
24 メモリアレイ
25、84 選択回路
26 読み出し先決定回路
27、33〜37、41−1〜41−4、53−1〜53−6、61〜68、83 フリップフロップ(FF;Flip-Flop)
31 RAM(Random Access Memory)コア
32 ECCエンコーダ(ECC Encoder)
38 ECCデコーダ(ECC Decoder)
51−1〜51−4 アドレス比較回路
52−1〜52−4 論理積回路
54 選択信号出力回路
80−1〜80−n 積算カウント回路
81 グループ選択回路
100 半導体装置
101 第1の記憶部
102 第2の記憶部
103 決定部
104 選択部
Claims (10)
- ライトアドレス、ライトデータ及びリードアドレスを受け付け、データの書き込みとデータの読み出しの並列動作が可能な第1の記憶部と、
直列接続された複数の記憶素子からなる記憶部であって、前記ライトデータを受け付けると共に、前記第1の記憶部と並列接続された第2の記憶部と、
少なくとも前記ライトアドレス及び前記リードアドレスに応じて、前記第1の記憶部から読み出されたリードデータ及び前記第2の記憶部をなす前記複数の記憶素子のいずれかに記憶されたデータのいずれかを外部に出力するデータとして決定する決定部と、
前記決定部により外部に出力すると決定されたデータを選択的に出力する選択部と、
を備える半導体装置。 - 前記第1の記憶部は、ライトイネーブルとリードイネーブルを受け付け、
前記選択部は、前記ライトアドレス、前記リードアドレス、前記ライトイネーブル及び前記リードイネーブルに応じて、外部に出力するデータを選択する、請求項1の半導体装置。 - 前記第1の記憶部に供給される前記ライトデータを保持する第1の保持部と、
前記第1の記憶部に供給される前記ライトアドレスを保持する第2の保持部と、
前記第1の記憶部に供給される前記ライトイネーブルを保持する第3の保持部と、
前記第1の記憶部に供給される前記リードアドレスを保持する第4の保持部と、
前記第1の記憶部に供給される前記リードイネーブルを保持する第5の保持部と、
をさらに備える請求項2の半導体装置。 - 前記決定部は、前記外部に出力するデータを示す選択信号を、前記選択部に向けて出力し、
前記選択信号を保持する第6の保持部をさらに備える、請求項3の半導体装置。 - 前記ライトデータから誤り訂正符号を生成する誤り訂正符号化回路と、
前記誤り訂正符号に応じて、前記第1の記憶部から読み出されたリードデータを訂正する誤り訂正回路と、
をさらに備える、請求項1乃至4のいずれか一項に記載の半導体装置。 - 前記決定部は、前記リードアドレスと前記ライトアドレスが一致する際のシステムクロックの遅延数に応じて、前記外部に出力するデータを決定する請求項1乃至5のいずれか一項に記載の半導体装置。
- 前記決定部は、
前記ライトアドレスと前記リードアドレスが一致する場合には、前記第2の記憶部をなす複数の記憶素子のうち、初段の記憶素子が記憶するデータを前記外部に出力するデータとして決定し、
前記システムクロックの遅延数が、前記第2の記憶部をなす複数の記憶素子の数以上の場合には、前記第1の記憶部から読み出されたリードデータを前記外部に出力するデータとして決定する、請求項6の半導体装置。 - 前記第1の保持部の前段に配置され、前記ライトデータを保持する第7の保持部と、
前記第2の保持部の前段に配置され、前記ライトアドレスを保持する第8の保持部と、
前記第3の保持部の前段に配置され、前記ライトイネーブルを保持する第9の保持部と、
をさらに備える、請求項4の半導体装置。 - 前記第1の記憶部から読み出されたリードデータを保持する第10の保持部と、
前記決定部に供給される前記リードアドレスを保持する第11の保持部と、
をさらに備える、請求項8の半導体装置。 - ライトアドレス、ライトデータ及びリードアドレスを受け付け、データの書き込みとデータの読み出しの並列動作が可能な第1の記憶部と、直列接続された複数の記憶素子からなる記憶部であって、前記ライトデータを受け付けると共に、前記第1の記憶部と並列接続された第2の記憶部と、を含む記憶装置からのデータ出力方法であって、
少なくとも前記ライトアドレス及び前記リードアドレスに応じて、前記第1の記憶部から読み出されたリードデータ及び前記第2の記憶部をなす前記複数の記憶素子のいずれかに記憶されたデータのいずれかを外部に出力するデータとして決定するステップと、
前記外部に出力すると決定されたデータを選択的に出力するステップと、
を含む、データ出力方法。
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Application Number | Priority Date | Filing Date | Title |
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JP2015011809A JP6366103B2 (ja) | 2015-01-23 | 2015-01-23 | 半導体装置及びデータ出力方法 |
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JP6366103B2 true JP6366103B2 (ja) | 2018-08-01 |
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JP (1) | JP6366103B2 (ja) |
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JP3954159B2 (ja) * | 1997-06-11 | 2007-08-08 | 富士電機ホールディングス株式会社 | 同期式ramのアクセス制御回路、データ処理プロセッサ及びその制御方法 |
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2015
- 2015-01-23 JP JP2015011809A patent/JP6366103B2/ja active Active
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