JP6349089B2 - Semiconductor device and imaging module - Google Patents
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Description
本発明は、半導体装置、及び撮像モジュールに関する。 The present invention relates to a semiconductor device and an imaging module.
従来から固体撮像素子などの半導体装置は、例えばチップサイズパッケージ(CSP)として製造され、配線基板に実装されて、撮像モジュールなどの各種デバイスに利用されている。このような半導体装置は、バンプ電極などの端子および配線が形成された端子面を有し、この端子面が接着剤などで配線基板に接着され、配線基板に実装される(例えば、下記の特許文献1、2参照)。 2. Description of the Related Art Conventionally, a semiconductor device such as a solid-state imaging element is manufactured as a chip size package (CSP), mounted on a wiring board, and used for various devices such as an imaging module. Such a semiconductor device has a terminal surface on which terminals such as bump electrodes and wiring are formed, and this terminal surface is bonded to the wiring substrate with an adhesive or the like and mounted on the wiring substrate (for example, the following patents) References 1 and 2).
一般的に、半導体装置には端子面には、半導体装置の表面の配線と配線基板の表面の配線との短絡を避けるために、絶縁性のオーバーコート層が設けられる。このオーバーコート層を形成するには、例えば、端子および配線を覆う絶縁膜を端子面のほぼ全面にわたって形成し、この絶縁膜に端子を露出させる開口を形成する。この開口は、端子との位置誤差、寸法誤差に対してマージンを取るように端子とギャップを介して、端子を環状に囲むように形成される。 Generally, an insulating overcoat layer is provided on a terminal surface of a semiconductor device in order to avoid a short circuit between the wiring on the surface of the semiconductor device and the wiring on the surface of the wiring substrate. In order to form this overcoat layer, for example, an insulating film covering the terminals and the wiring is formed over almost the entire surface of the terminal, and an opening exposing the terminal is formed in this insulating film. This opening is formed so as to enclose the terminal in an annular shape through the terminal and the gap so as to take a margin with respect to a positional error and a dimensional error with respect to the terminal.
上述のような半導体装置は、接着剤などを利用して実装される際に、端子とオーバーコート層の開口の内縁との間のギャップに気泡(ボイド)が残りやすい。このようなボイドは、温度変化に伴う膨張収縮により、電気的接続の破断、半導体装置と配線基板との接合部の破壊などの不具合の原因になりうる。このように、従来の半導体装置は、実装不良が発生することがありえる。本発明は、上記の事情に鑑み成されたものであって、実装不良の発生を抑制できる半導体装置、及び撮像モジュールを提供することを目的とする。 When such a semiconductor device is mounted using an adhesive or the like, bubbles (voids) tend to remain in the gap between the terminal and the inner edge of the opening of the overcoat layer. Such voids can cause problems such as breakage of electrical connection and breakage of a joint portion between a semiconductor device and a wiring board due to expansion and contraction accompanying temperature change. As described above, the conventional semiconductor device may have a mounting defect. The present invention has been made in view of the above circumstances, and an object thereof is to provide a semiconductor device and an imaging module that can suppress the occurrence of mounting defects.
本発明の第1の態様の半導体装置は、デバイスに実装される半導体装置であって、基板と、基板の一方の面に形成され、デバイスに接続される端子と、基板の一方の面に形成され、端子に導通する配線と、配線の少なくとも一部を覆う誘電体層と、を備え、基板の一方の面は、誘電体層が形成されていない非形成領域を有し、非形成領域は、端子の位置から基板のエッジの位置まで連続している。 A semiconductor device according to a first aspect of the present invention is a semiconductor device mounted on a device, formed on a substrate, one surface of the substrate, connected to the device, and formed on one surface of the substrate. And a dielectric layer covering at least a part of the wiring, and one surface of the substrate has a non-formation region in which the dielectric layer is not formed, and the non-formation region is , From the terminal position to the edge position of the substrate.
第1の態様の半導体装置において、基板は矩形状であり、非形成領域は、基板の4辺のうち端子に最も近い辺の少なくとも一部を含んでいてもよい。 In the semiconductor device of the first aspect, the substrate may have a rectangular shape, and the non-formation region may include at least a part of the side closest to the terminal among the four sides of the substrate.
第1の態様の半導体装置は、基板を貫通して配線に導通する導電部を備え、誘電体層は、導電部の少なくとも一部を覆っていてもよい。 The semiconductor device according to the first aspect may include a conductive portion that penetrates the substrate and conducts to the wiring, and the dielectric layer may cover at least a part of the conductive portion.
第1の態様の半導体装置において、誘電体層の一部は、基板のエッジを示すアライメントマークとして形成されていてもよい。 In the semiconductor device of the first aspect, a part of the dielectric layer may be formed as an alignment mark indicating the edge of the substrate.
第1の態様の半導体装置において、基板は、互いに直交する第1辺および第2辺を含む矩形状であり、アライメントマークは、第1辺に平行な辺および第2辺に平行な辺を有していてもよい。 In the semiconductor device of the first aspect, the substrate has a rectangular shape including a first side and a second side orthogonal to each other, and the alignment mark has a side parallel to the first side and a side parallel to the second side. You may do it.
第1の態様の半導体装置は、基板の他方の面側から入射する光を電力に変換する光電変換層を備え、基板の一方の面に端子を含む複数の端子が配置され、光電変換層は、複数の端子のいずれかと電気的に接続されていてもよい。 The semiconductor device of the first aspect includes a photoelectric conversion layer that converts light incident from the other surface side of the substrate into electric power, a plurality of terminals including terminals are disposed on one surface of the substrate, and the photoelectric conversion layer is The terminal may be electrically connected to any one of the plurality of terminals.
本発明の第2の態様の撮像モジュールは、第1の態様の半導体装置と、半導体装置の一方の面に形成された接着層と、接着層を介して半導体装置が接着され、半導体装置の端子と接続された第2の配線を有する配線基板と、を備える。 An imaging module according to a second aspect of the present invention includes a semiconductor device according to the first aspect, an adhesive layer formed on one surface of the semiconductor device, and the semiconductor device bonded via the adhesive layer. And a wiring board having a second wiring connected to the wiring board.
第2の態様の撮像モジュールにおいて、半導体装置の非形成領域は、平面視した基板の一方の面のうち半導体装置の端子が配線基板の接続箇所と重なる位置に配置され、平面視した基板の一方の面のうち半導体装置の配線が配線基板の第2の配線と重ならない位置に配置されていてもよい。 In the imaging module according to the second aspect, the non-formation region of the semiconductor device is arranged at a position where the terminal of the semiconductor device overlaps the connection portion of the wiring board on one surface of the substrate in plan view, and one side of the substrate in plan view Of these surfaces, the wiring of the semiconductor device may be arranged at a position where it does not overlap with the second wiring of the wiring board.
本発明の態様によれば、実装不良の発生を抑制できる半導体装置、及び撮像モジュールを提供することができる。 According to the aspects of the present invention, it is possible to provide a semiconductor device and an imaging module that can suppress the occurrence of mounting defects.
図1は、本実施形態に係る半導体装置を搭載した光学装置1を示す図である。本実施形態において、半導体装置2は、CMOSセンサー、CCDセンサー等のイメージセンサー(以下、撮像素子ともいう)であり、光学装置1は、半導体装置2が取得した画像データを出力する撮像モジュールの少なくとも一部であり、例えば内視鏡などの狭い空間で使用される装置に利用される。
FIG. 1 is a diagram showing an optical device 1 on which a semiconductor device according to this embodiment is mounted. In the present embodiment, the
光学装置1は、撮像モジュール3と、撮像モジュール3に対する光入射側に設けられたレンズユニット4と、撮像モジュール3を収容するケース5と、撮像モジュール3の撮像結果を出力するケーブル6と、を備える。撮像モジュール3は、半導体装置2(以下、撮像素子2ともいう)、及び撮像素子2が実装された配線基板7を備える。
The optical device 1 includes an imaging module 3, a
光学装置1は、撮像対象からの光Lを、レンズユニット4を介して撮像素子2で受光する。また、光学装置1は、撮像素子2が撮像した結果を示す画像データを、配線基板7およびケーブル6を介して外部へ出力する。ケーブル6は、例えば、画像表示装置、記憶装置、画像処理装置などに接続され、ユーザーは、撮像対象を撮像した画像を、画像表示装置に表示させること、記憶装置に記憶させること、画像処理装置に処理させること等ができる。
The optical device 1 receives light L from the imaging target with the
レンズユニット4は、例えば、1又は2以上のレンズと、レンズを保持する鏡筒とを含む。レンズユニット4は、撮像対象物の像を撮像素子2の受光面10に形成する。レンズユニット4は、その光軸を撮像素子2の受光面10に対して位置合わせされた状態で、撮像素子2との相対位置が固定されている。ケース5は、例えば金属製の筒状であり、その内部に、レンズユニット4が取り付けられた撮像モジュール3(レンズ付き撮像モジュール)を収容している。
The
配線基板7は、例えばフレキシブルプリント基板などのように、可撓性を有する基板である。配線基板7の片面は、配線が形成された配線面11である。配線基板7は、配線面11を外側に向けて、その両端部を合せるように折り返されている。
The wiring board 7 is a flexible board such as a flexible printed board. One side of the wiring board 7 is a
配線基板7の一端部および他端部は、配線面11の反対側の面で互いに接合された接合部になっている。この接合部は、ケース5の軸方向に延びており、例えば、ケース5の内壁に絶縁性の樹脂などで固定される。配線基板7の中央部は、配線基板7の折り返し部分であり、図1においては配線基板7の側方から見て略三角形状である。この三角形の底辺に相当する部分は、ほぼ平面状に形成されており、撮像対象からの光が入射する側のケース5の開口を向けて配置されている。この平面状の部分には、撮像素子2が実装されている。
One end portion and the other end portion of the wiring board 7 are joined portions joined to each other on the surface opposite to the
撮像素子2は、例えば、チップサイズパッケージ技術を利用して製造されたCMOSセンサーである。撮像素子2は、撮像対象物からの光Lがレンズユニット4を介して入射する機能面12と、機能面12の反対を向いており複数の端子13が配置された端子面14とを有する。撮像素子2は、ケース5において撮像対象からの光が入射する側の開口に機能面12を向けて、配置されている。撮像素子2は、その端子面14を配線基板7の配線面11に向けて、配線基板7に実装されている。複数の端子13は、それぞれ、配線基板7の配線面11に設けられた配線と電気的に接続されており、この配線を介してケーブル6内の導体と電気的に接続されている。
The
図2は撮像素子2の端子面14を示す図である。図2に示すように、撮像素子2は、基板20と、基板20の端子面14に形成された端子13と、端子13に導通する配線21と、配線21の少なくとも一部を覆う誘電体層22とを備える。
FIG. 2 is a diagram illustrating the
本実施形態において、端子面14には、撮像素子2の内部に通じる導電部23が形成されている。導電部23は、配線21を介して端子13と電気的に接続されている。図2には、複数(ここでは4つ)の導電部23、及び複数(ここでは4つ)の端子13が図示されており、端子13は、導電部23と1対1で対応している。また、配線21は、対応関係にある導電部23と端子13との組ごとに設けられており、図2には複数(ここでは4)の系統の配線が図示されている。
In the present embodiment, the
端子面14の一部は、誘電体層22が形成されていない非形成領域24になっている。非形成領域24は、端子13の位置から基板20のエッジ20aの位置まで連続している。すなわち、配線基板7に実装されていない状態の撮像素子2において、端子13は、基板20の端面(側方)から見た場合に、非形成領域24を介して基板20の外側に大気解放されている。本実施形態において、基板20は矩形板状であり、非形成領域24は、端子13の位置から、基板20の4辺のうち端子13に最も近い辺(エッジ20a)まで連続している。
A part of the
図3は、図2のA−A’線に対応する位置における撮像素子2及び配線基板7の断面図である。図3の撮像素子2は、基板20に設けられた素子層25と、素子層25上に設けられ光Lが通る保護基板26とを含む。保護基板26は、例えば透光性を有するガラス基板であり、素子層25に対して、基板20の端子面14の反対側に設けられている。
FIG. 3 is a cross-sectional view of the
素子層25は、保護基板26を通った光Lを受光する受光面10を有する。撮像素子2は、複数の画素を有し、受光面10には画素ごとに光電変換層が配置されている。光電変換層は、半導体材料からなり、光電変換層には入射した光Lの光電効果により電荷が発生する。すなわち、光電変換層は、撮像素子2において端子面14と反対側の機能面12から入射する光Lを電力に変換する。
The
素子層25には、各画素の光電変換層に発生した電荷を読み出す読出回路27が設けられている。読出回路27は、各画素に設けられたスイッチング素子、及び配線などを含む。素子層25には、読出回路27を構成する配線およびスイッチング素子の他に、層間絶縁膜、平坦化膜、パッシベーション膜などが設けられる。また、素子層25に、各画素の光電変換層から読み出された電荷を示すアナログ信号を増幅するアンプ、このアナログ信号をデジタル信号へ変換するAD変換器などが設けられていてもよい。
The
読出回路27は、導電部23と電気的に接続されている。すなわち、各画素の光電変換層は、読出回路27を介して導電部23と電気的に接続されている。導電部23は、いわゆる貫通電極(TSV;Through Silicon Via)であり、基板20を貫通しているとともに一部が端子面14上に引き出されている。導電部23の少なくとも一部は、端子面14上の配線21と同じプロセスで一括して(すなわち同一材料で)形成されていてもよいし、配線21とは別に形成されていてもよい。
The
端子13は、はんだバンプ、スタッドバンプ、めっきバンプ等のバンプ電極であり、基板20の端子面14から外部に向かって凸の突起状である。端子13は、端子面14の法線方向に向かって誘電体層22よりも突出している。端子13は、配線21に接して形成されており、配線21と導通する。また、端子13は、配線基板7の配線面11に設けられた配線28とも接しており、配線28と導通する。
The terminal 13 is a bump electrode such as a solder bump, a stud bump, or a plating bump, and has a protruding shape protruding outward from the
誘電体層22は、端子13を介した配線21と配線28との電気的な接続部29を避けて、形成されている。また、誘電体層22は、撮像素子2の端子面14上の配線21と、配線基板7の配線面11上の配線28とのうち、互いに対応関係になり配線間の短絡を防止するように設けられている。以下、詳しく説明する。
The
ここで、説明の便宜上、撮像素子2の端子面14に設けられている複数の配線21のうち1系統の配線を第1のチップ側配線、他の系統の配線を第2のチップ側配線という。同様に、配線基板7の配線面11に設けられている複数の配線28のうち1系統の配線を第1の基板側配線、他の系統の配線を基板側配線という。また、第1のチップ側配線が複数の端子13のうちの1つを介して第1の基板側配線と電気的に接続され、第2のチップ側配線が複数の端子13のうちの1つを介して第2の基板側配線と電気的に接続されているものとする。
Here, for convenience of explanation, one of the plurality of
誘電体層22は、端子面14を平面視した状態において、第1のチップ側配線と第1の基板側配線とが重なり合う領域(例えば、図3の接続部29)には形成されていない。また、誘電体層22は、平面視した端子面14のうち少なくとも、第1のチップ側配線と、その対応関係にない第2の基板側配線とが重なり合う領域に設けられる。同様に、端子面14を平面視した状態において、第2のチップ側配線と第1の基板側配線とが重なり合う場合には、その重なり合う領域にも誘電体層22が設けられる。
The
換言すると、図2に示した誘電体層22の非形成領域24は、端子面14を平面視した場合に、撮像素子2の配線21のうちの第1の配線と、配線基板7の配線28のうち第1の配線と対応関係にない第2の配線とが重なり合わない領域を含んで(介して)、端子13の位置から基板20のエッジの位置まで連続している。
In other words, the
このように、撮像素子2は、電気信号が供給される第1の導体(配線21および端子13)を有し、配線基板7は、第1の導体と電気的に接続される第2の導体(配線28の1つ)と、第1の導体と絶縁とされる第3の導体(他の配線28)とを有しており、平面視した端子面14のうち第1の導体と第3の導体とが重なり合う領域には、誘電体層22が形成されており、誘電体層22の非形成領域24は、第1の導体と第2の導体とが重なり合う領域から基板20のエッジ20aまで連続している。
Thus, the
以上のような構成の撮像素子2は、以下のような方法で配線基板7に実装される。まず、配線基板7の配線面11上に流動性を有する絶縁性の樹脂(NCP;Non−conductive Paste)を塗布する。そして、撮像素子2の保護基板26側をフリップチップホルダー等で保持し、撮像素子2の端子13と配線基板7の配線28とを位置合わせしながら、撮像素子2の端子面14を配線基板7の配線面11に向けて、撮像素子2を配線基板7に押し付ける。そして、端子13と配線28とが接触した状態を維持しつつNCPを硬化させて、撮像素子2を配線基板7と接着する。これにより、撮像素子2の端子13が配線基板7の配線28と電気的に接続されるとともに、撮像素子2が配線基板7に固定される。なお、硬化したNPCは、図3の接着層30になる。
The
ところで、一般的な半導体装置において、端子面上の配線を覆うオーバーコート層は、端子を環状に囲む隔壁状に形成され、端子は、オーバーコート層の開口の内側に配置される。この開口は、端子との位置誤差などを考慮して、開口の内縁と端子の外縁との間にギャップを有するように形成される。このような半導体装置を配線基板に接着剤で実装すると、開口の内縁と端子の外縁との間にギャップに雰囲気ガスが取り残されてボイドとなりやすい。このようなボイドは、温度変化に伴う膨張伸縮により、電気的接続の破断、半導体装置と配線基板との接合部の破壊などの不具合の原因になりうる。 By the way, in a general semiconductor device, the overcoat layer covering the wiring on the terminal surface is formed in a partition shape surrounding the terminal in an annular shape, and the terminal is disposed inside the opening of the overcoat layer. This opening is formed so as to have a gap between the inner edge of the opening and the outer edge of the terminal in consideration of a positional error with the terminal. When such a semiconductor device is mounted on a wiring board with an adhesive, an atmospheric gas is left in the gap between the inner edge of the opening and the outer edge of the terminal, and a void is likely to occur. Such voids can cause problems such as breakage of electrical connection and breakage of the joint between the semiconductor device and the wiring board due to expansion and contraction accompanying temperature change.
本実施形態の撮像素子2(半導体装置)は、配線基板7に実装される際に、撮像素子2と配線基板7との間のガスが誘電体層22の非形成領域24を通って基板20のエッジ20a(図3参照)から外部へ排出されやすい。その結果、実装後の撮像素子2と配線基板7との間のボイドが低減され、ボイドの膨張収縮による破損等の発生が抑制される。また、ボイドが低減されることにより、撮像素子2側と配線基板7側との接着面積が確保され、撮像素子2を配線基板7と接着力が高くなる。このように、本実施形態に係る撮像素子2は、実装不良の発生を抑制できる。
When the imaging device 2 (semiconductor device) of the present embodiment is mounted on the wiring substrate 7, the gas between the
本実施形態において、誘電体層22の非形成領域24は、基板20の4辺のうち端子13に最も近い辺の少なくとも一部を含んでいる。そのため、撮像素子2を配線基板7に実装する際に、撮像素子2と配線基板7との間から雰囲気ガスが外部へ逃げやすく、ボイドが格段に低減される。
In the present embodiment, the
本実施形態において、誘電体層22は、基板20を貫通して配線21に導通する導電部23の少なくとも一部を覆っている。そのため、撮像素子2は、配線基板7側との短絡を防止しながら、撮像素子2と配線基板7との間のボイドを低減できる。
In the present embodiment, the
また、上述のような撮像素子2を備えた本実施形態の撮像モジュール3は、撮像素子2の実装不良が抑制され、耐久性を向上するとともに、撮像素子2の実装不良に起因する動作不良を抑制できる。
Moreover, the imaging module 3 of the present embodiment including the
<変形例>
次に、変形例について説明する。変形例において上記の実施形態と共通する構成については、同じ符号を付してその説明を簡略化あるいは省略する。
<Modification>
Next, a modified example will be described. In the modification, the same components as those in the above embodiment are denoted by the same reference numerals, and the description thereof is simplified or omitted.
図4は、第1変形例に係る半導体装置2を示す図である。図4の半導体装置2は、端子面14に形成されたアライメントマーク31を備える。このアライメントマーク31は、誘電体層22の一部であり、誘電体層22のうち配線21を覆う部分と同じ材料で形成されている。ここでは、基板20が矩形状であり、アライメントマーク31は、基板20の第1辺20bに平行な辺31bと、基板20の第2辺20cに平行な辺31cとを有する。
FIG. 4 is a diagram illustrating the
このような誘電体層22は、例えば、以下のように形成される。誘電体層22を形成するには、端子面14に端子13および配線21が形成された状態で、端子13および配線21を覆う絶縁膜を、端子面14にベタ状に形成する。そして、この絶縁膜のうち、配線21を覆う部分とアライメントマーク31に相当する部分とを残し、かつ非形成領域24の部分を除去するように、この絶縁膜をパターニングする。このようにして、アライメントマーク31は、誘電体層22のうち配線21を覆う部分と同じプロセスで一括して形成される。
Such a
次に、アライメントマーク31の利用例を説明する。図5は、アライメントマーク31の利用例を説明するための説明図である。図5には、半導体装置2の製造に利用されるウエハーWを示す図と、ウエハーWの一部を拡大した図とを示した。
Next, a usage example of the
上述のような半導体装置2は、ウエハーWの複数のチップ領域W1のそれぞれに、半導体装置2を構成する導体、半導体、及び絶縁体を形成した後、チップ領域W1をダイシング(個片化)することで、製造される。アライメントマーク31は、例えば、ウエハーWをダイシングする際に、半導体装置2のエッジを示す識別マークとして機能し、ダイシングカッターとウエハーWとの位置合わせなどに利用される。このような半導体装置2は、誘電体層22のうち配線21を覆う部分を形成するプロセスでアライメントマーク31を形成可能であるので、アライメントマークを別のプロセスで形成するよりも生産性が高い。
In the
図6(A)は、第2変形例に係る半導体装置2を示す図である。本変形例において、端子面14には6つの端子13が設けられている。誘電体層22は、4つの端子13に対応する4つの配線21を覆う部分22aと、1つの端子13に対応する配線21を覆う部分22bと、他の1つの端子13に対応する配線21を覆う部分22cとを含む。部分22a、部分22b、及び部分22cは、それぞれ、非形成領域24を介して他の部分から分離されている。ここでは、非形成領域24は、基板20の4辺のうちの3辺と連続している。
FIG. 6A is a diagram illustrating a
図6(B)は、第3変形例に係る半導体装置2を示す図である。本変形例において、端子面14には8つの端子13が設けられている。誘電体層22は、4つの端子13に対応する4つの配線21を覆う部分22dと、他の4つの端子13に対応する配線21を覆う部分22eとを含む。部分22eは、非形成領域24を介して部分22dから分離されている。ここでは、非形成領域24は、基板20の4辺のうちの2辺と連続している。
FIG. 6B is a diagram illustrating a
図6(c)は、第4変形例に係る半導体装置2を示す図である。本変形例において、端子面14には4つの端子13が設けられている。誘電体層22は、端子13ごとに島状に形成された部分を4つ含んでいる。これら4つの部分は、非形成領域24を介して互いに離れている。ここでは、非形成領域24は、基板20の4辺と連続している。
FIG. 6C is a diagram illustrating a
図6(a)〜(c)を参照して説明したように、本実施形態に係る半導体装置2において、端子13の数に限定はなく、複数の端子13の配置パターンについても限定はない。また、非形成領域24は、複数の端子13のうち少なくとも1つの端子13の位置から基板20のエッジ20aの位置まで連続してればよく、例えば、いずれかの端子13については、その周囲を環状に囲むように誘電体層22が形成されていてもよい。また、誘電体層22は、2以上の配線21にまたがって形成される部分を含んでいてもよいし、1つの配線21のみを覆う部分を含んでいてもよい。基板20が矩形状である場合に、非形成領域24は、基板20の1辺のみと連続していてもよいし、2辺、3辺、あるいは4辺のいずれと連続していてもよい。また、誘電体層22が複数の島状の部分を含む場合に、端子面14を平面視した各部分の平面形状に限定はなく、多角形、楕円形、自由曲線に囲まれる形状、直線および曲線に囲まれる形状のいずれでもよい。また、複数の島状の部分の平面形状が互いに異なっていてもよいし、複数の島状の部分のうち2以上が同一の平面形状であってもよい。
As described with reference to FIGS. 6A to 6C, in the
なお、本発明の技術範囲は、上記の実施形態あるいは変形例に限定されるものではない。例えば、上記の実施形態あるいは変形例で説明した要素の1つ以上は、省略されることがある。また、上記の実施形態あるいは変形例で説明した要素は、適宜組み合わせることができる。 The technical scope of the present invention is not limited to the above-described embodiment or modification. For example, one or more of the elements described in the above embodiments or modifications may be omitted. In addition, the elements described in the above embodiments or modifications can be combined as appropriate.
上述の実施形態において半導体装置2は、撮像素子であるものとして説明したが、撮像素子以外の半導体装置、例えば太陽光発電装置などであってもよい。また、撮像モジュール3は、内視鏡以外の各種光学装置にも適用できる。また、半導体装置2は、基板20を貫通する導電部23が設けられていなくても構わない。例えば、基板20の端子面14の所定位置に半導体を利用した回路部品が形成されており、配線21は、この回路部品を含む処理部と端子13とを電気的に接続していてもよい。
In the above-described embodiment, the
1 光学装置、2 撮像素子(半導体装置)、3 撮像モジュール、7 配線基板、12 機能面(基板の他方の面)、13 端子、14 端子面(基板の一方の面)、20 基板、20a エッジ、20b 第1辺、20c 第2辺、21 配線、22 誘電体層、23 導電部、24 非形成領域、28 配線基板の配線、31 アライメントマーク DESCRIPTION OF SYMBOLS 1 Optical apparatus, 2 Imaging element (semiconductor device), 3 Imaging module, 7 Wiring board, 12 Functional surface (The other surface of a board | substrate), 13 Terminal, 14 Terminal surface (One surface of a board | substrate), 20 Substrate, 20a Edge 20b 1st side, 20c 2nd side, 21 wiring, 22 dielectric layer, 23 conductive part, 24 non-formation area | region, 28 wiring of wiring board, 31 alignment mark
Claims (7)
基板と、
前記基板の一方の面に形成され、前記デバイスに接続される端子と、
前記基板の前記一方の面に形成され、前記端子に導通する配線と、
前記配線の少なくとも一部を覆う誘電体層と、
前記基板の他方の面側から入射する光を電力に変換する光電変換層と、を備え、
前記基板の一方の面は、前記誘電体層が形成されていない非形成領域を有し、
前記非形成領域は、前記端子の位置から前記基板のエッジの位置まで連続しており、
前記基板の一方の面に前記端子を含む複数の端子が配置され、
前記光電変換層は、前記複数の端子のいずれかと電気的に接続されている半導体装置。 A semiconductor device mounted on a device,
A substrate,
A terminal formed on one side of the substrate and connected to the device;
A wiring formed on the one surface of the substrate and conducting to the terminal;
A dielectric layer covering at least a part of the wiring ;
A photoelectric conversion layer that converts light incident from the other surface side of the substrate into electric power ,
One surface of the substrate has a non-formed region where the dielectric layer is not formed,
The non-formation region is continuous from the position of the terminal to the position of the edge of the substrate ,
A plurality of terminals including the terminals are arranged on one surface of the substrate,
The photoelectric conversion layer is a semiconductor device electrically connected to any one of the plurality of terminals .
前記非形成領域は、前記基板の4辺のうち前記端子に最も近い辺の少なくとも一部を含む
請求項1に記載の半導体装置。 The substrate is rectangular,
The semiconductor device according to claim 1, wherein the non-formation region includes at least a part of a side closest to the terminal among the four sides of the substrate.
前記誘電体層は、前記導電部の少なくとも一部を覆っている
請求項1または2に記載の半導体装置。 A conductive portion that penetrates the substrate and is electrically connected to the wiring;
The semiconductor device according to claim 1, wherein the dielectric layer covers at least a part of the conductive portion.
請求項1〜3のいずれか一項に記載の半導体装置。 The semiconductor device according to claim 1, wherein a part of the dielectric layer is formed as an alignment mark indicating an edge of the substrate.
前記アライメントマークは、前記第1辺に平行な辺および前記第2辺に平行な辺を有する
請求項4に記載の半導体装置。 The substrate has a rectangular shape including a first side and a second side orthogonal to each other,
The semiconductor device according to claim 4, wherein the alignment mark has a side parallel to the first side and a side parallel to the second side.
前記半導体装置の前記一方の面に形成された接着層と、
前記接着層を介して前記半導体装置が接着され、前記半導体装置の端子と接続された第2の配線を有する配線基板と、を備える撮像モジュール。 A semiconductor device according to any one of claims 1 to 5 ;
An adhesive layer formed on the one surface of the semiconductor device;
An imaging module comprising: a wiring board having a second wiring connected to a terminal of the semiconductor device, to which the semiconductor device is bonded via the adhesive layer.
請求項6に記載の撮像モジュール。 The non-formation region of the semiconductor device is disposed at a position where a terminal of the semiconductor device overlaps with a connection portion of the wiring board in one surface of the substrate in plan view, and is on one surface of the substrate in plan view. Of these, the wiring of the semiconductor device is arranged at a position where it does not overlap the second wiring of the wiring board.
The imaging module according to claim 6 .
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