JP6328587B2 - Game machine - Google Patents
Game machine Download PDFInfo
- Publication number
- JP6328587B2 JP6328587B2 JP2015095857A JP2015095857A JP6328587B2 JP 6328587 B2 JP6328587 B2 JP 6328587B2 JP 2015095857 A JP2015095857 A JP 2015095857A JP 2015095857 A JP2015095857 A JP 2015095857A JP 6328587 B2 JP6328587 B2 JP 6328587B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- serial
- board
- signals
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000000694 effects Effects 0.000 claims description 115
- 230000005540 biological transmission Effects 0.000 claims description 26
- 238000005070 sampling Methods 0.000 claims description 26
- 230000001360 synchronised effect Effects 0.000 claims description 23
- 239000002131 composite material Substances 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 11
- 230000008569 process Effects 0.000 claims description 6
- 230000001095 motoneuron effect Effects 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 description 23
- 239000000872 buffer Substances 0.000 description 18
- 238000012546 transfer Methods 0.000 description 14
- 230000005856 abnormality Effects 0.000 description 12
- 239000000758 substrate Substances 0.000 description 12
- 230000006870 function Effects 0.000 description 11
- 239000008186 active pharmaceutical agent Substances 0.000 description 8
- 230000005236 sound signal Effects 0.000 description 8
- 101100314273 Arabidopsis thaliana TOR1 gene Proteins 0.000 description 7
- 101150042817 NFS1 gene Proteins 0.000 description 7
- 101100126298 Rickettsia conorii (strain ATCC VR-613 / Malish 7) iscS gene Proteins 0.000 description 7
- 101150114492 SPL1 gene Proteins 0.000 description 7
- 101150056353 SPL2 gene Proteins 0.000 description 7
- 238000012545 processing Methods 0.000 description 7
- 101100500473 Bacillus subtilis (strain 168) abn2 gene Proteins 0.000 description 6
- 101001069810 Homo sapiens Psoriasis susceptibility 1 candidate gene 2 protein Proteins 0.000 description 6
- 102100034249 Psoriasis susceptibility 1 candidate gene 2 protein Human genes 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 239000011521 glass Substances 0.000 description 5
- 101100328360 Schizosaccharomyces pombe (strain 972 / ATCC 24843) clr1 gene Proteins 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 4
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 238000012544 monitoring process Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 241000722921 Tulipa gesneriana Species 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 230000004397 blinking Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 210000000078 claw Anatomy 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 101100223812 Helianthus annuus SD2 gene Proteins 0.000 description 1
- 101100328362 Schizosaccharomyces pombe (strain 972 / ATCC 24843) clr3 gene Proteins 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000002789 length control Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
- 238000009987 spinning Methods 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Images
Landscapes
- Pinball Game Machines (AREA)
Description
本発明は、遊技動作に起因する抽選処理によって大当り状態を発生させる遊技機に関し、特に、高度な音声演出などを安定して実行できる遊技機に関する。 The present invention relates to a gaming machine that generates a big hit state by a lottery process caused by a gaming operation, and more particularly to a gaming machine that can stably execute advanced sound effects and the like.
パチンコ機などの弾球遊技機は、遊技盤に設けた図柄始動口と、複数の表示図柄による一連の図柄変動態様を表示する図柄表示部と、開閉板が開閉される大入賞口などを備えて構成されている。そして、図柄始動口に設けられた検出スイッチが遊技球の通過を検出すると入賞状態となり、遊技球が賞球として払出された後、図柄表示部では表示図柄が所定時間変動される。その後、7・7・7などの所定の態様で図柄が停止すると大当り状態となり、大入賞口が繰返し開放されて、遊技者に有利な遊技状態を発生させている。 A ball game machine such as a pachinko machine has a symbol start opening provided on the game board, a symbol display section for displaying a series of symbol variation patterns by a plurality of display symbols, and a big winning opening for opening and closing the opening and closing plate. Configured. When the detection switch provided at the symbol start port detects the passage of the game ball, the winning state is entered, and after the game ball is paid out as a prize ball, the display symbol is changed for a predetermined time in the symbol display section. Thereafter, when the symbol is stopped in a predetermined manner such as 7, 7, 7, etc., a big hit state is established, and the big winning opening is repeatedly opened to generate a gaming state advantageous to the player.
このような遊技状態を発生させるか否かは、図柄始動口に遊技球が入賞したことを条件に実行される大当り抽選で決定されており、上記の図柄変動動作は、この抽選結果を踏まえたものとなっている。例えば、抽選結果が当選状態である場合には、リーチアクションなどと称される演出動作を20秒前後実行し、その後、特別図柄を整列させている。一方、ハズレ状態の場合にも、同様のリーチアクションが実行されることがあり、この場合には、遊技者は、大当り状態になることを強く念じつつ演出動作の推移を注視することになる。そして、図柄変動動作の終了時に、停止ラインに所定図柄が揃えば、大当り状態であることが遊技者に保証されたことになる。 Whether or not to generate such a game state is determined by a jackpot lottery executed on the condition that a game ball has won at the symbol start opening, and the above symbol variation operation is based on this lottery result. It has become a thing. For example, when the lottery result is in a winning state, an effect operation called reach action or the like is executed for about 20 seconds, and then the special symbols are aligned. On the other hand, a similar reach action may be executed even in the case of a lost state. In this case, the player pays close attention to the big hit state and pays close attention to the transition of the performance operation. When the predetermined symbols are aligned on the stop line at the end of the symbol variation operation, the player is guaranteed to be in the big hit state.
この種の遊技機は、一般に、長期間使用される枠側部材と、機種毎に変更される盤側部材とに区分され、遊技ホールに設置された枠側部材に盤側部材を取り付けることで完成状態となる。この取り付け作業時には、古い盤側部材を枠側部材から取り外した上で、新規の盤側部材を取り付けるので、多数の配線を抜き差しする必要があり、この交換作業の軽減化が望まれる。そして、枠側部材には、遊技枠に配置される演出ランプや、演出ボタンや、スピーカなどが含まれ、盤側部材には液晶表示装置などが含まれる構成が一般的である。 This type of gaming machine is generally divided into a frame-side member that is used for a long time and a board-side member that is changed for each model, and the board-side member is attached to the frame-side member installed in the game hall. Completed. At the time of this attaching operation, the old board-side member is removed from the frame-side member, and a new board-side member is attached. Therefore, it is necessary to insert and remove a large number of wires, and this replacement work is desired to be reduced. In general, the frame side member includes an effect lamp, an effect button, a speaker, and the like arranged in the game frame, and the board side member includes a liquid crystal display device and the like.
ところで、昨今の遊技機では、画像演出だけでなくランプ演出や音声演出についても、演出動作の高度化や豊富化が望まれるところ、このような要請に応えると、盤側部材と枠側部材の配線数が膨大になり、この点が遊技機の製造時や交換時の作業負担となっていた。ここで、パラレル伝送に代えて、シリアル伝送方式を採ることは考えられるが(例えば、特許文献1、特許文献2)、単純なシリアル伝送では配線数の低減に限界があるので占有空間の無駄や、その他や製造コストの関係からランプ演出や音声演出などを高度化する上で限界があった。
By the way, in recent gaming machines, not only image effects, but also lamp effects and sound effects are desired to be advanced and rich in effect operations. In response to such requests, the board side members and the frame side members The number of wires has become enormous, and this point has become a work burden when manufacturing and replacing gaming machines. Here, it is conceivable to adopt a serial transmission method instead of parallel transmission (for example,
本発明は、上記の問題点に鑑みてなされたものであって、配線数を極限的に低減でき、各種の演出動作を更に高度化することができる遊技機を提供することを目的とする。 The present invention has been made in view of the above-described problems, and an object of the present invention is to provide a gaming machine that can extremely reduce the number of wirings and can further enhance various performance operations.
上記の目的を達成するため、本発明は、所定の抽選処理の抽選結果に対応して、画像演出、ランプ演出、音声演出、又は、モータ演出の全部又は一部の演出動作を実行可能な遊技機であって、ランプ演出と音声演出に関するシリアル信号を含んだ複数N個のシリアル信号と、ランプ演出に関するシリアル信号を1ビット毎にシリアル伝送するための第1の同期クロック、及び、音声演出に関するシリアル信号を1ビット毎にシリアル伝送するための第2の同期クロックを含んだ複数M個の同期クロック信号とを、各同期クロックの2倍以上の周波数のサンプリング信号に同期して取得し、所得した複数N個のシリアル信号と、複数M個の同期クロック信号を、一の複合シリアル信号に纏めて、一対の差動信号線に出力する送信手段と、前記一対の差動信号線を通して前記送信手段に接続され、前記複合シリアル信号から、複数N個のシリアル信号と、複数M個の同期クロック信号を抽出して別々に出力する受信手段と、を有して構成されている。
In order to achieve the above object, the present invention is a game capable of executing all or a part of an effect operation of an image effect, a lamp effect, a sound effect, or a motor effect corresponding to a lottery result of a predetermined lottery process. A plurality of N serial signals including serial signals related to lamp effects and sound effects, a first synchronous clock for serially transmitting serial signals related to lamp effects per bit, and sound effects A plurality of M synchronization clock signals including a second synchronization clock for serially transmitting serial signals bit by bit are acquired in synchronization with a sampling signal having a frequency twice or more that of each synchronization clock. A plurality of N serial signals and a plurality of M synchronous clock signals combined into one composite serial signal and output to a pair of differential signal lines; And receiving means for extracting a plurality of N serial signals and a plurality of M synchronous clock signals from the composite serial signal and separately outputting them. It is configured.
本発明では、複数のシリアルポートを経由して、複数のシリアル駆動信号とクロック信号が出力され、これら全てが複合シリアル信号として送信手段から出力されるのが好ましい。この場合、複数のシリアルポートを経由して、複数のクロック信号が複数のシリアル駆動信号に対応して出力されるか、或いは、共通化されたクロック信号が複数のシリアル駆動信号に対応して出力されるのが好ましい。 In the present invention, it is preferable that a plurality of serial drive signals and clock signals are output via a plurality of serial ports, and all of these are output from the transmission means as composite serial signals. In this case, a plurality of clock signals are output corresponding to a plurality of serial drive signals via a plurality of serial ports, or a common clock signal is output corresponding to a plurality of serial drive signals. Preferably it is done.
何れにしても、所定のシリアルポートから出力されるシリアル駆動信号には、演出モータの駆動態様を規定するシリアル信号が含まれているのが好適であり、前記その他の取得信号には、音声演出の内容を規定する複数ビット長の音声シリアル信号と、音声クロック信号と、が含まれているのが好適である。 In any case, it is preferable that the serial drive signal output from the predetermined serial port includes a serial signal that defines the drive mode of the effect motor, and the other acquired signals include an audio effect. It is preferable that an audio serial signal having a multi-bit length that defines the contents of the audio and an audio clock signal are included.
本発明は、機種毎に変更される盤側部材と、異なる機種でも共通的に使用可能な枠側部材とに区分された遊技機に適用するのが好適であり、この場合には、前記送信手段は枠側部材に配置される一方、前記受信手段は枠側部材に配置されるよう構成される。 The present invention is preferably applied to a gaming machine that is divided into a board-side member that is changed for each model and a frame-side member that can be used in common with different models. The means is arranged on the frame side member, while the receiving means is arranged to be arranged on the frame side member.
このような構成を採る場合、盤側部材から枠側部材に送信される全ての信号は、送信手段によって送信されるのが好ましい。また、盤側部材と枠側部材との間で送受信される全ての信号は、一対の差動信号線と、他の一本又は一対のシリアル信号線と、で伝送されているのが好ましい。 When adopting such a configuration, it is preferable that all signals transmitted from the board-side member to the frame-side member are transmitted by the transmitting means. Moreover, it is preferable that all signals transmitted / received between the board side member and the frame side member are transmitted by a pair of differential signal lines and another one or a pair of serial signal lines.
何れにしても、前記取得信号には、複数のクロック信号が含まれ、前記サンプリング信号の周波数は、前記複数のクロック信号の最高周波数の2倍以上に設定されているのが好ましく、より好ましく10倍以上、更により好ましくは30倍以上とすべきである。 In any case, it is preferable that the acquired signal includes a plurality of clock signals, and the frequency of the sampling signal is set to be twice or more the highest frequency of the plurality of clock signals, more preferably 10 It should be at least twice, even more preferably at least 30 times.
上記した本発明の遊技機によれば、配線数を低減でき各種の演出動作を更に高度化することができる。 According to the gaming machine of the present invention described above, the number of wirings can be reduced and various performance operations can be further enhanced.
以下、実施例に基づいて本発明を詳細に説明する。図1は、本実施例のパチンコ機GMを示す斜視図である。このパチンコ機GMは、島構造体に着脱可能に装着される矩形枠状の木製外枠1と、外枠1に固着されたヒンジ2を介して開閉可能に枢着される前枠3とで構成されている。この前枠3には、遊技盤5が、裏側からではなく、表側から着脱自在に装着され、その前側には、ガラス扉6と前面板7とが夫々開閉自在に枢着されている。
Hereinafter, the present invention will be described in detail based on examples. FIG. 1 is a perspective view showing a pachinko machine GM of the present embodiment. This pachinko machine GM includes a rectangular frame-shaped wooden
ガラス扉6の外周には、LEDランプなどによる電飾ランプが、略C字状に配置されている。一方、ガラス扉6の上部と中部の左右位置と下側には、合計5個のスピーカ(不図示)が配置されている。上部と中部に配置された2個のスピーカSPR1,SPL1,SPR2,SPL2は、各々、左右チャンネルのステレオ音声を出力し、下側のスピーカSPDは重低音を出力するよう構成されている。
On the outer periphery of the
また、ガラス扉6の下方には、遊技者による演出音の音量調整が可能な音量スイッチVSWが配置されている。この音量スイッチVSWは、左右に+接点と−接点を有する方向キーであって、多段階の音量調整を可能にしている。この音量調整のための操作は、音声演出が実行されていない演出待機中に限り許可されるが、音量スイッチVSWの操作に対応して、確認演出音が出力されると共に、その設定レベルが表示画面に表示されるようになっている。
In addition, a volume switch VSW capable of adjusting the volume of the effect sound by the player is disposed below the
前面板7には、発射用の遊技球を貯留する上皿8が装着され、前枠3の下部には、上皿8から溢れ出し又は抜き取った遊技球を貯留する下皿9と、発射ハンドル10とが設けられている。発射ハンドル10は発射モータと連動しており、発射ハンドル10の回動角度に応じて動作する打撃槌によって遊技球が発射される。
The
上皿8の外周面には、チャンスボタン11が設けられている。このチャンスボタン11は、遊技者の左手で操作できる位置に設けられており、遊技者は、発射ハンドル10から右手を離すことなくチャンスボタン11を操作できる。このチャンスボタン11は、通常時には機能していないが、ゲーム状態がボタンチャンス状態となると内蔵ランプが点灯されて操作可能となる。なお、ボタンチャンス状態は、必要に応じて設けられるゲーム状態である。
A
上皿8の右部には、カード式球貸し機に対する球貸し操作用の操作パネル12が設けられ、カード残額を3桁の数字で表示する度数表示部と、所定金額分の遊技球の球貸しを指示する球貸しスイッチと、ゲーム終了時にカードの返却を指令する返却スイッチとが設けられている。
On the right side of the
図2に示すように、遊技盤5の表面には、金属製の外レールと内レールとからなるガイドレール13が環状に設けられ、その略中央には、中央開口HOが設けられている。そして、中央開口HOには、大型の液晶カラーディスプレイ(LCD)で構成された表示装置DSが配置されている。
As shown in FIG. 2, a
表示装置DSは、大当り状態に係わる特定図柄を変動表示すると共に背景画像や各種のキャラクタなどをアニメーション的に表示する装置である。この表示装置DSは、中央部に特別図柄表示部Da〜Dcと右上部に普通図柄表示部19とを有している。そして、特別図柄表示部Da〜Dcでは、大当り状態の招来を期待させるリーチ演出が実行されることがあり、特別図柄表示部Da〜Dc及びその周りでは、適宜な予告演出などが実行される。 The display device DS is a device that variably displays a specific symbol related to the big hit state and displays a background image and various characters in an animated manner. This display device DS has special symbol display portions Da to Dc in the center portion and a normal symbol display portion 19 in the upper right portion. In the special symbol display portions Da to Dc, there is a case where a reach effect that expects a big hit state is invited, and in the special symbol display portions Da to Dc and the surroundings, an appropriate notice effect is executed.
遊技球が落下移動する遊技領域には、図柄始動口15、大入賞口16、普通入賞口17、及び、ゲート18が配設されている。これらの入賞口15〜18は、それぞれ内部に検出スイッチを有しており、遊技球の通過を検出できるようになっている。そして、遊技球が図柄始動口15を通過すると、遊技球が入賞したとして、特別図柄表示部Da〜Dcで特別図柄の変動動作を伴う一連の画像演出が開始される。また、この画像演出に対応して、背景音楽や演出音を伴う音声演出や、ランプが点滅するランプ演出が実行される。
In the game area where the game ball falls and moves, a
図柄始動口15は、左右一対の開閉爪15aを備えた電動式チューリップで開閉されるように構成され、普通図柄表示部17の変動後の停止図柄が当り図柄を表示した場合には、所定時間だけ、若しくは、所定個数の遊技球を検出するまで、開閉爪15aが開放されるようになっている。
The symbol start
なお、普通図柄表示部19は、普通図柄を表示するものであり、ゲート18を通過した遊技球が検出されると、普通図柄が所定時間だけ変動し、遊技球のゲート18の通過時点において抽出された抽選用乱数値により決定される停止図柄を表示して停止する。
The normal symbol display unit 19 displays a normal symbol. When a game ball that has passed through the
大入賞口16は、前後方向に開閉する開閉板16aを有して構成されている。大入賞口16の動作は、特に限定されないが、典型的な大当り状態では、大入賞口16の開閉板16aが開放された後、所定時間が経過し、又は所定数(例えば10個)の遊技球が入賞すると開閉板16aが閉じる。このような動作は、最大で例えば15回まで継続され、遊技者に有利な状態に制御される。なお、特別図柄表示部Da〜Dcの変動後の停止図柄が特別図柄のうちの特定図柄であった場合には、特別遊技の終了後のゲームが高確率状態(確変状態)となるという特典が付与される。
The special winning
図3は、上記した各動作を実現するパチンコ機GMの全体回路構成を示すブロック図である。図示の通り、このパチンコ機GMは、AC24Vを受けて各種の直流電圧や、電源異常信号ABN1,ABN2やシステムリセット信号(電源リセット信号)SYSなどを出力する電源基板20と、遊技制御動作を中心統括的に担う主制御基板21と、主制御基板21から受けた制御コマンドCMDに基づいてランプ演出及び音声演出を実行する演出制御基板22と、演出制御基板22から受けた制御コマンドCMD’に基づいて表示装置DSを駆動する画像制御基板23と、主制御基板21から受けた制御コマンドCMD”に基づいて払出モータMを制御して遊技球を払い出す払出制御基板24と、遊技者の操作に応答して遊技球を発射させる発射制御基板25と、を中心に構成されている。
FIG. 3 is a block diagram showing an overall circuit configuration of the pachinko machine GM that realizes the above-described operations. As shown in the figure, this pachinko machine GM mainly receives the AC 24V and outputs various DC voltages, power abnormality signals ABN1, ABN2, system reset signal (power reset signal) SYS, and the like, and game control operations. Based on the main control board 21 that performs overall control, the
主制御基板21が出力する制御コマンドCMDは、演出制御基板22に伝送され、これを受けた演出制御基板22が出力する制御コマンドCMD’は、画像インタフェイス基板28を経由して、画像制御基板23に伝送される。なお、画像インタフェイス基板28と画像制御基板23は、配線ケーブルを経由することなく、雄型コネクタと雌型コネクタとを直結されて二枚の回路基板が積層されている。また、主制御基板21が出力する制御コマンドCMD”は、主基板中継基板32を経由して、払出制御基板24に伝送される。
The control command CMD output from the main control board 21 is transmitted to the
これら制御コマンドCMD,CMD’,CMD”は、何れも16ビット長であるが、主制御基板21や払出制御基板24が関係する制御コマンドは、8ビット長毎に2回に分けてパラレル送信されている。一方、演出制御基板22から画像制御基板23に伝送される制御コマンドCMD’は、16ビット長をまとめてパラレル伝送されている。そのため、可動予告演出を含む予告演出を、多様化して多数の制御コマンドを連続的に送受信するような場合でも、迅速にその処理を終えることができ、他の制御動作に支障を与えない。
These control commands CMD, CMD ′, and CMD ”are all 16 bits long, but the control commands related to the main control board 21 and the payout control board 24 are transmitted in parallel every 8 bits. On the other hand, the control command CMD ′ transmitted from the
主制御基板21、演出制御基板22、画像制御基板23、及び払出制御基板24には、ワンチップマイコンを備えるコンピュータ回路がそれぞれ搭載されている。そこで、これらの制御基板21〜24とインタフェイス基板28に搭載された回路、及びその回路によって実現される動作を機能的に総称して、本明細書では、主制御部21、演出制御部22、画像制御部23、及び払出制御部24と言うことがある。すなわち、この実施例では、画像制御基板23と画像インタフェイス基板28とで画像制御部23を構成している。なお、演出制御部22、画像制御部23、及び払出制御部24の全部又は一部がサブ制御部である。
The main control board 21, the
また、このパチンコ機GMは、図3の破線で囲む枠側部材GM1と、遊技盤5の背面に固定された盤側部材GM2とに大別されている。枠側部材GM1には、ガラス扉6や前面板7が枢着された前枠3と、その外側の木製外枠1とが含まれており、機種の変更に拘わらず、長期間にわたって遊技ホールに固定的に設置される。一方、盤側部材GM2は、機種変更に対応して交換され、新たな盤側部材GM2が、元の盤側部材の代わりに枠側部材GM1に取り付けられる。なお、枠側部材1を除く全てが、盤側部材GM2である。
The pachinko machine GM is roughly divided into a frame side member GM1 surrounded by a broken line in FIG. 3 and a board side member GM2 fixed to the back of the
図3の破線枠に示す通り、枠側部材GM1には、電源基板20と、払出制御基板24と、発射制御基板25と、枠中継基板35と、ランプ駆動基板36と、ランプ&モータ駆動基板37と、センサ基板26と、が含まれており、これらの回路基板が、前枠3の適所に各々固定されている。
3, the frame side member GM1 includes a
センサ基板26には、図8に示すPS変換回路(シフトレジスタ74)が搭載されており、各種センサやチャンスボタン11から受ける多数のスイッチ信号(センサ信号)SNを、シリアル信号に変換して枠中継基板35に出力している。このPS(parallel to serial)変換動作は、枠中継基板35から受ける2ビット信号(CLK,LT)に基づいて実行され、具体的には、取得信号LTに同期してラッチされた多数のスイッチ信号が、その後の転送クロック信号CLKに同期してシリアル出力される(図8(c)参照)。そして、センサ基板26から出力されたシリアルセンサ信号SNは、枠中継基板35を経由して、盤側の枠中継基板34及び演出制御部22に伝送される。
The PS conversion circuit (shift register 74) shown in FIG. 8 is mounted on the
また、枠中継基板35には、5個のスピーカSPR1,SPL1,SPR2,SPL2,SPDを駆動する2個のデジタルアンプ70(70a,70b)と、多種類のシリアル信号にクロック信号を複合させた複合シリアル信号を、差動信号TX+,TX−の形式で受信するクロックレス・シリアル・レシーバ50が搭載されている。そして、この構成に対応して、演出制御部22には、クロックレス・シリアル・トランスミッタ47が配置され、枠側の枠中継基板35は、盤側の枠中継基板34を経由して差動信号TX+,TX−を受けている。
The
差動信号TX+,TX−を送受信するトランスミッタ47及びレシーバ50の構成については、図6に基づいて後述するが、本実施例の場合、トランスミッタ47から伝送される差動信号TX+,TX−(複合シリアル信号)には、デジタルアンプ70a,70bに供給される5ビット信号(LRCLK,SCLK,SD0〜SD2)と、ランプ駆動基板36のLEDドライバDrに供給される4ビット信号(CLR1,CK1,ENABL1,SDATA1)と、ランプ&モータ駆動基板37のLEDドライバDrとモータドライバDrに伝送される4ビット信号(CLR0,MCK0,ENABL0,SDATA0)と、センサ基板26に伝送される2ビット信号(CK,LT)と、が含まれている。
The configurations of the
したがって、本実施例では、枠中継基板35と枠中継基板34との間の配線数が、差動信号2ビット分の信号線と、センサ基板26から出力されるシリアルセンサ信号SNの信号線と、グランド線の合計4本で足りることになる。これまでの構成では、5個のスピーカに対する音声信号線として10本、ランプ群やモータ群を駆動するドライバDr用の2チャンネル分の信号線として合計8本、及び、センサ基板26と送受信線としての3本に、グランド線を加えて合計22本が必要であった。
Therefore, in the present embodiment, the number of wires between the
しかし、本実施例の構成によれば、グランドを除く信号配線数が1/7に抑制されることになり、製造作業や交換作業などにおいた大きな効果を発揮する。また、接続コネクタC4の信号線が3本で足りるので、接続コネクタC4と接続コネクタC3を共通化することもでき、この意味でも、製造作業や交換作業だけでなく、製造コストにおいても優れた効果を発揮する。 However, according to the configuration of the present embodiment, the number of signal wirings excluding the ground is suppressed to 1/7, and a great effect is exhibited in manufacturing work and replacement work. Further, since only three signal lines are required for the connection connector C4, the connection connector C4 and the connection connector C3 can be shared. In this sense, not only the manufacturing work and the replacement work, but also the manufacturing cost is excellent. Demonstrate.
以上を踏まえて、枠側部材GM1の説明を続けると、ランプ駆動基板36には、第1チャンネルCH1のLED群が接続されており、これらの点灯状態を規定する駆動データSDATA1は、他の信号CLR1,CK1,ENABLE1と共に、前記した差動信号TX+,TX−の一部として、演出制御基板22から枠中継基板35に伝送される。
Based on the above, the description of the frame side member GM1 will be continued. The LED group of the first channel CH1 is connected to the lamp drive board 36, and the drive data SDATA1 defining these lighting states is other signals. Along with CLR1, CK1, and ENABLE1, they are transmitted from the
そして、クロックレス・シリアル・レシーバ50で切出された4ビットデータ(SDATA1,CLR1,CK1,ENABLE)は、ランプ駆動基板36に搭載された複数のLEDドライバDrに伝送され、これらを受けたLEDドライバDrは、駆動データSDATA1に基づいて、第1チャンネルCH1のランプ群を点灯駆動する。なお、駆動データSDATA1には、点滅状態を規定する本来の駆動データに加えて、LEDドライバDr毎に付番されたアドレスデータや、点灯態様を制御するドライバDrの内部レジスタR1〜Rmに付番されたレジスタアドレスも含まれている。なお、この点は、以下に説明する駆動データSDATA0や、駆動データSDATA2〜SDATA3についても同様である。
Then, the 4-bit data (SDATA1, CLR1, CK1, ENABLE) cut out by the clockless
ランプ&モータ駆動基板37には、第0チャンネルCH0のLED群とモータ群MOが接続されており(図9参照)、これらの動作を規定する駆動データSDATA0についても、他の信号CLR0,CK0,ENABLE0と共に、前記した差動信号TX+,TX−の一部として、演出制御基板22から枠中継基板35に伝送されている。そして、クロックレス・シリアル・レシーバ50で切出された4ビットデータ(SDATA0,CLR0,CK0,ENABLE0)が、ランプ駆動基板36を経由して、ランプ&モータ駆動基板37され、ランプ駆動基板36に搭載されたLEDドライバDrやモータドライバDrに伝送されるようになっている。
The lamp &
ここで、ランプ&モータ駆動基板37に搭載されたモータドライバDrやLEDドライバDrは、ランプ駆動基板36に搭載されたLEDドライバDrと同一構成であり、1ビット長の駆動データSDATA0に基づいて、各々、一又は複数の演出モータMOとLEDランプ群を駆動している。すなわち、駆動データSDATA0は、モータ駆動データとLED駆動データを兼ねており、駆動データSDATA0には、先に説明したドライバDrのアドレスデータや、ドライバDrの内部レジスタR1〜Rmのレジスタアドレスが含まれている(図9参照)。
Here, the motor driver Dr and the LED driver Dr mounted on the lamp &
次に、遊技盤5の背面には、主制御基板21、演出制御基板22、画像制御基板23が、表示装置DSやその他の回路基板と共に固定されている。そして、枠側部材GM1と盤側部材GM2とは、一箇所に集中配置された接続コネクタC1〜C4によって電気的に接続されている。先に説明した通り、接続コネクタC4は、グランドラインを加えても4個の接点で足り、着脱作業が容易であるだけでなく、盤側部材GM2の交換作業を繰り返しても接触不要の生じる可能性が大幅に低減される。また、これまで必要であった22本の配線と比較すると、配線の引き回しが容易である上に、配線や接続コネクタC4の配置スペースが大幅に縮小化され機器設計上も有利である。
Next, the main control board 21, the
枠側部材GM1について、他の構成も説明すると、電源基板20は、接続コネクタC2を通して、主基板中継基板32に接続され、接続コネクタC3を通して、電源中継基板33に接続されている。電源基板20には、交流電源の投入と遮断とを監視する電源監視部MNTが設けられている。電源監視部MNTは、交流電源が投入されたことを検知すると、所定時間だけシステムリセット信号SYSをLレベルに維持した後に、これをHレベルに遷移させる。
The other components of the frame-side member GM1 will be described. The
また、電源監視部MNTは、交流電源の遮断を検知すると、電源異常信号ABN1,ABN2を、直ちにLレベルに遷移させる。なお、電源異常信号ABN1,ABN2は、電源投入後に速やかにHレベルとなる。 Further, when power supply monitoring unit MNT detects the interruption of the AC power supply, power supply abnormality signals ABN1 and ABN2 are immediately shifted to the L level. The power supply abnormality signals ABN1 and ABN2 quickly become H level after the power is turned on.
ところで、本実施例のシステムリセット信号は、交流電源に基づく直流電源によって生成されている。そのため、交流電源の投入(通常は電源スイッチのON)を検知してHレベルに増加した後は、直流電源電圧が異常レベルまで低下しない限り、Hレベルを維持する。したがって、直流電源電圧が維持された状態で、交流電源が瞬停状態となっても、システムリセット信号SYSがCPUをリセットすることはない。なお、電源異常信号ABN1,ABN2は、交流電源の瞬停状態でも出力される。 Incidentally, the system reset signal of this embodiment is generated by a DC power supply based on an AC power supply. For this reason, after detecting the turning-on of the AC power supply (usually turning on the power switch) and increasing it to the H level, the H level is maintained unless the DC power supply voltage drops to an abnormal level. Therefore, even if the AC power supply is in an instantaneous power interruption state while the DC power supply voltage is maintained, the system reset signal SYS does not reset the CPU. The power supply abnormality signals ABN1 and ABN2 are also output even when the AC power supply is instantaneously stopped.
主基板中継基板32は、電源基板20から出力される電源異常信号ABN1、バックアップ電源BAK、及びDC5V,DC12V,DC32Vを、そのまま主制御部21に出力している。一方、電源中継基板33は、電源基板20から受けたシステムリセット信号SYSや、交流及び直流の電源電圧を、そのまま演出制御部22に出力している。演出制御部22は、受けたシステムリセット信号SYSを、そのまま画像制御部23に出力している。
The main
一方、払出制御基板24は、中継基板を介することなく、電源基板20に直結されており、主制御部21が受けると同様の電源異常信号ABN2や、バックアップ電源BAKを、その他の電源電圧と共に直接的に受けている。
On the other hand, the payout control board 24 is directly connected to the
電源基板20が出力するシステムリセット信号SYSは、電源基板20に交流電源24Vが投入されたことを示す電源リセット信号であり、この電源リセット信号によって演出制御部22と画像制御部23のワンチップマイコンは、その他のIC素子と共に電源リセットされるようになっている。
The system reset signal SYS output from the
但し、このシステムリセット信号SYSは、主制御部21と払出制御部24には、供給されておらず、各々の回路基板21,24のリセット回路RSTにおいて電源リセット信号(CPUリセット信号)が生成されている。そのため、例えば、接続コネクタC2がガタついたり、或いは、配線ケーブルにノイズが重畳しても、主制御部21や払出制御部24のCPUが異常リセットされるおそれはない。一方、演出制御部22と画像制御部23は、主制御部21からの制御コマンドに基づいて、従属的に演出動作を実行することから、回路構成の複雑化を回避するために、電源基板20から出力されるシステムリセット信号SYSを利用している。
However, the system reset signal SYS is not supplied to the main control unit 21 and the payout control unit 24, and a power reset signal (CPU reset signal) is generated in the reset circuit RST of each of the circuit boards 21 and 24. ing. Therefore, for example, even if the connection connector C2 is rattled or noise is superimposed on the wiring cable, there is no possibility that the CPU of the main control unit 21 or the payout control unit 24 is abnormally reset. On the other hand, the
続いて、盤側部材GM2について説明すると、主制御部21や払出制御部24に設けられたリセット回路RSTは、各々ウォッチドッグタイマを内蔵しており、各制御部21,24のCPUから、定時的なクリアパルスを受けない限り、各CPUは強制的にリセットされる。また、この実施例では、RAMクリア信号CLRは、主制御部21で生成されて主制御部21と払出制御部24のワンチップマイコンに伝送されている。ここで、RAMクリア信号CLRは、各制御部21,24のワンチップマイコンの内蔵RAMの全領域を初期設定するか否かを決定する信号であって、係員が操作する初期化スイッチSWのON/OFF状態に対応した値を有している。 Next, the board-side member GM2 will be described. The reset circuits RST provided in the main control unit 21 and the payout control unit 24 each have a built-in watchdog timer, and from the CPUs of the control units 21 and 24, a fixed time is provided. Each CPU is forcibly reset unless a clear pulse is received. In this embodiment, the RAM clear signal CLR is generated by the main control unit 21 and transmitted to the one-chip microcomputer of the main control unit 21 and the payout control unit 24. Here, the RAM clear signal CLR is a signal for deciding whether or not to initialize all the areas of the built-in RAM of the one-chip microcomputer of each control unit 21 and 24. It has a value corresponding to the / OFF state.
主制御部21及び払出制御部24は、電源基板20から電源異常信号ABN1,ABN2を受けることによって、停電や営業終了に先立って、必要な終了処理を開始するようになっている。また、バックアップ電源BAKは、営業終了や停電により交流電源24Vが遮断された後も、主制御部21と払出制御部24のワンチップマイコンの内蔵RAMのデータを保持するDC5Vの直流電源である。したがって、主制御部21と払出制御部24は、電源遮断前の遊技動作を電源投入後に再開できることになる(電源バックアップ機能)。このパチンコ機では少なくとも数日は、各ワンチップマイコンのRAMの記憶内容が保持されるよう設計されている。
The main control unit 21 and the payout control unit 24 receive the power supply abnormality signals ABN1 and ABN2 from the
図3に示す通り、主制御部21は、主基板中継基板32を経由して、払出制御部24に制御コマンドCMD”を送信する一方、払出制御部24からは、遊技球の払出動作を示す賞球計数信号や、払出動作の異常に係わるステイタス信号CONや、動作開始信号BGNを受信している。ステイタス信号CONには、例えば、補給切れ信号、払出不足エラー信号、下皿満杯信号が含まれる。動作開始信号BGNは、電源投入後、払出制御部24の初期動作が完了したことを主制御部21に通知する信号である。
As shown in FIG. 3, the main control unit 21 transmits a control command CMD ″ to the payout control unit 24 via the main
また、主制御部21は、遊技盤中継基板31を経由して、遊技盤5の各遊技部品に接続されている。そして、遊技盤上の各入賞口16〜18に内蔵された検出スイッチのスイッチ信号を受ける一方、電動式チューリップなどのソレノイド類を駆動している。ソレノイド類や検出スイッチは、主制御部21から配電された電源電圧VB(12V)で動作するよう構成されている。また、図柄始動口15への入賞状態などを示す各スイッチ信号は、電源電圧VB(12V)と電源電圧Vcc(5V)とで動作するインタフェイスICで、TTLレベル又はCMOSレベルのスイッチ信号に変換された上で、主制御部21に伝送される。
The main control unit 21 is connected to each game component of the
図示の通り、演出制御部22は、主制御部21から制御コマンドCMDとストローブ信号STBとを受けている。そして、演出制御部22は、ランプ駆動基板29やランプ&モータ駆動基板30に搭載されたLEDドライバ(モータドライバ)Drに、シリアル信号たる駆動データSDATA2,SDATA3を、他の制御信号3ビットと共に供給している。この実施例では、ランプ駆動基板29やランプ&モータ駆動基板30に搭載されているLEDドライバDrやモータドライバDrは、ランプ駆動基板36に搭載されたLEDドライバDrと同一構成である。
As illustrated, the
図3及び図4(a)に示す通り、演出制御部22は、画像制御部23に対して、制御コマンドCMD’及びストローブ信号STB’と、電源基板20から受けたシステムリセット信号SYSと、2種類の直流電圧(12V,5V)とを出力している。そして、画像制御部23では、制御コマンドCMD’に基づいて表示装置DSを駆動して各種の画像演出を実行している。表示装置DSは、LEDバックライトによって発光しており、画像インタフェイス基板28から5対のLVDS(低電圧差動伝送Low voltage differential signaling)信号と、バックライト電源電圧(12V)とを受けて駆動されている。
As shown in FIGS. 3 and 4A, the
続いて、上記した演出制御部22の構成を、図4にも言及しつつ更に詳細に説明する。図4(a)に示す通り、演出制御部22は、電源中継基板33を経由して、電源基板20から3種類の直流電圧(5V,12V,32V)を受けている。ここで、直流電圧5Vは、デジタル論理回路の電源電圧として、ランプ駆動基板29、ランプ&モータ駆動基板30、画像インタフェイス基板28、及び画像制御基板23に配電されて各デジタル回路を動作させている。また、直流電圧32Vは、DC/DCコンバータにおいて直流電圧13Vに降圧されて、演出モータM1〜Mnの駆動電源として使用される。
Next, the configuration of the
図4(a)に示すように、演出制御部22’は、音声演出・ランプ演出・演出可動体による予告演出・データ転送などの処理を実行するワンチップマイコン40(演出制御CPU40という場合がある)と、演出制御CPU40の制御プログラムなどを記憶する制御メモリ(flash memory)41と、演出制御CPU40からの指示(音声コマンドSND)に基づいて音声信号を再生して出力する音声プロセッサ(音声合成回路)42と、再生すべき音声信号の元データである圧縮音声データやSACデータを記憶する音声メモリ43と、クリアパルスが途絶えると演出制御CPU40を強制的にクリアするウォッチドッグタイマWDTと、を備えて構成されている。
As shown in FIG. 4A, the
なお、ワンチップマイコン40、フラッシュメモリ41、及び音声メモリ43は、電源電圧3.3Vで動作しており、また、音声プロセッサ42は、電源電圧3.3V及び電源電圧1.8Vで動作しており大幅な省電力化が実現されている。ここで、1.8Vは、音声プロセッサ42のコンピュータ・コア部の電源電圧であり、3.3Vは、I/O部の電源電圧である。
The one-
本実施例の音声プロセッサ42は、図5(b)に示す通り、演出制御CPU40からアクセス可能な多数の音声制御レジスタRG0〜RGnと、音声再生動作を統括的に制御するサウンドコントロールモジュール52と、音声メモリ43から読み出されたフレーズ圧縮データをデコード(decode)すると共に、複数のフレーズ再生チャンネルCH0〜CH63のデコードデータを適宜な音量比率で混合させるメインジェネレータ53と、デジタルフィルタ処理によって所望の周波数特性を実現するイコライザ機能や入出力ゲイン特性を変化させるコンプレッサ機能を実現するエフェクト部54と、最終音量を規定するトータルボリュームTVと、シリアル伝送用の4種類の信号SCLK,LRCLK,SD0〜SD2を生成するデジタルIF部55と、を備えて構成されている。
As shown in FIG. 5B, the
そして、このような構成の音声プロセッサ42は、演出制御CPU40から音声制御レジスタRG0〜RGnに受ける指示(音声コマンドSNDによる設定値)に基づいて、音声メモリ43をアクセスして、必要な音声信号を再生して出力している。図4(a)に示す通り、音声プロセッサ42と、音声メモリ43とは、26ビット長の音声アドレスバスと、16ビット長の音声データバスで接続されている。そのため、音声メモリ43には、1Gビット(=226*16)のデータが記憶可能となる。
Then, the
本実施例の場合、音声メモリ43に記憶された圧縮音声データは、13ビット長のフレーズ番号(000H〜1FFFH)で特定されるフレーズ(phrase)圧縮データであり、一連の背景音楽の一曲分(BGM)や、ひと纏まりの演出音(予告音)などが、最高8192種類(=213)、各々、フレーズ番号に対応して記憶されている。そして、このフレーズ番号は、演出制御CPU40から音声プロセッサ42の音声制御レジスタRG0〜RGnに伝送される音声コマンドSNDの設定値によって特定される。
In the case of the present embodiment, the compressed audio data stored in the
音声コマンドSNDは、複数(2又は3)バイト長であって、音声プロセッサ42に内蔵された多数の音声制御レジスタRG0〜RGnの何れかRGiに、所定の設定値を伝送するWrite 用途で使用される。但し、本実施例の音声コマンドSNDは、フレーズ番号などの設定値を書込むWrite 用途だけでなく、所定の音声制御レジスタRGiからステイタス情報(エラー情報)STSを読み出すRead用途でも使用される。なお、アクセス対象となる所定の音声制御レジスタRGiは、1バイト長のレジスタアドレスで特定される。
The voice command SND is a plurality (2 or 3) bytes long, and is used for a write purpose of transmitting a predetermined set value to any one of the many voice control registers RG0 to RGn built in the
ところで、音声制御レジスタRGiへの設定値の設定(Write )は、必ずしも、音声制御レジスタ毎に個別的に実行する必要はなく、音声メモリ43に格納されているSACデータを指定して、一群の音声制御レジスタRGi〜RGjに対する一連の設定動作を完了させることもできる。ここで、SACデータとは、音声制御レジスタRGiのレジスタアドレス(1バイト)と、その音声制御レジスタRGiへの設定値(複数バイト)とを対応させた最大512個(最大1024バイト)の集合体を意味する。
By the way, setting (Write) of the set value to the audio control register RGi is not necessarily performed individually for each audio control register, and a group of SAC data stored in the
本実施例では、このようなSACデータが、必要組だけ、予め音声メモリ43に記憶されており(図5(b)参照)、一組のSACデータは、単一のID情報である13ビット程度のSAC番号で特定されるようになっている。したがって、本実施例の場合、Write 用途の音声コマンドSNDは、SAC番号を指定して一組のSACデータを特定するか、或いは、設定値とレジスタアドレスとを個別的に特定することになる。 In the present embodiment, only a necessary set of such SAC data is stored in advance in the audio memory 43 (see FIG. 5B), and one set of SAC data is 13-bit information that is single ID information. It is specified by the SAC number of the degree. Therefore, in the case of the present embodiment, the voice command SND for write use specifies a SAC number and specifies a set of SAC data, or specifies a set value and a register address individually.
図5(b)に接続関係の要部を記載している通り、演出制御CPU40と音声プロセッサ42は、1バイトデータを送受信可能な下位データバスCD0〜CD7と、動作管理データを送信可能な2ビット長の動作管理データ線(アドレスバス)A0〜A1と、読み書き(read/write)動作を制御可能な2ビット長の制御信号線WR,RDと、音声プロセッサ42を選択するチップセレクト信号線CSとで接続されている。
As shown in FIG. 5 (b), the main part of the connection relation is described. The
動作管理データ線A0〜A1は、演出制御CPU40のアドレスバスで実現されている。そして、演出制御CPU40が、プログラム処理によって、例えば、IOREAD動作やIOWRITE動作を実行すると、制御信号WR,RDやチップセレクト信号CSが適宜に変化して、下位データバスCD0〜CD7で特定される音声制御レジスタRGiとの読み書き(R/W)動作が実現される。
The operation management data lines A0 to A1 are realized by an address bus of the
具体的には、図5(a)のタイムチャートに示す通りであり、音声制御レジスタRGiのレジスタアドレスと、音声制御レジスタRGiへの書込みデータは、各々、下位データバスCD0〜CD7を通してパラレル伝送される。そして、パラレル伝送された1バイトが、レジスタアドレスであるか、それとも、書込みデータ(ライトデータ)であるかは、動作管理データA0〜A1によって特定される。 Specifically, as shown in the time chart of FIG. 5A, the register address of the audio control register RGi and the write data to the audio control register RGi are transmitted in parallel through the lower data buses CD0 to CD7, respectively. The Whether the 1 byte transmitted in parallel is a register address or write data (write data) is specified by the operation management data A0 to A1.
例えば、図5(a)に示す通り、動作管理データ(アドレスデータA0〜A1)を、[00]→[01]と推移させる一方で、データバスの1バイトデータを、[音声制御レジスタRGiのレジスタアドレス]→[音声制御レジスタRGiへの書込みデータ]と推移させることで、所定の音声コマンドSNDが送信される。なお、SAC番号(13ビット)を送信する場合のように、書込みデータが複数バイト長の場合には、[01]の動作管理データA0〜A1を、[00]→[01]→[01]→[01]と繰り返しつつ、複数バイトの書込みデータを送信する。 For example, as shown in FIG. 5A, the operation management data (address data A0 to A1) is changed from [00] to [01], while 1-byte data of the data bus is changed to [voice control register RGi. A predetermined voice command SND is transmitted by transiting from “register address” → [write data to voice control register RGi]. When the write data is a plurality of bytes long as in the case of transmitting the SAC number (13 bits), the operation management data A0 to A1 of [01] are changed from [00] → [01] → [01]. → Send the data of multiple bytes while repeating [01].
このようにして送信された音声コマンドSNDは、通信異常がない限り、その後、実効化される。但し、複数バイト長のデータが互いに整合しないなど、通信異常が認められる場合には、その音声コマンドSNDが実効化させることはない。そして、音声制御レジスタRGnのエラーフラグがセットされるが、このエラーフラグ(ステイタス情報STS)は、アドレスバスの動作管理データA0〜A1を、[01]から[10]に推移させることで、演出制御CPU40がRead動作によって受信することができる。
The voice command SND transmitted in this way is subsequently validated as long as there is no communication abnormality. However, if a communication error is recognized, such as data having a plurality of bytes inconsistent with each other, the voice command SND is not activated. Then, the error flag of the voice control register RGn is set. This error flag (status information STS) is produced by changing the operation management data A0 to A1 of the address bus from [01] to [10]. The
このように、この実施例では、動作管理データA0〜A1を、[00]→[01]→・・・[01]→[10]と推移させる最終サイクルにおいて、複数ビット長のエラー情報(異常時はFFH)を取得することができる。そして、正当にパラレル送信できなかった音声コマンドSNDを再送することで、音声演出を適切に進行させることができる。したがって、本実施例の構成によれば、音声演出が突然、途絶えるような不自然さを確実に解消されることができる。 As described above, in this embodiment, error information (abnormality of a plurality of bits) is obtained in the final cycle in which the operation management data A0 to A1 are changed from [00] → [01] →... [01] → [10]. FFH) can be obtained. Then, by retransmitting the voice command SND that could not be properly transmitted in parallel, the voice effect can be appropriately advanced. Therefore, according to the configuration of the present embodiment, it is possible to reliably eliminate the unnaturalness that the sound effect suddenly stops.
ところで、先に説明した通り、本実施例では、遊技機上部及び中部の左右4個のスピーカSPR1,SPL1,SPR2,SPL2と、遊技機下部の1個のスピーカSPDを配置しており、各スピーカに伝送される音声信号は合計5種類である。そのため、スピーカを駆動するデジタルアンプ70を演出制御部22に配置する通常の構成では、演出制御部22(盤側部材GM2)からスピーカ(枠側部材GM1)への配線が10本必要となる。また、音声プロセッサ42の異常時には、演出制御CPUの制御によってスピーカを無音化する必要もあり、デジタルアンプの動作を停止させるMUTE信号の伝送も必要となり、合計で11本の信号配線が必要となる。
By the way, as described above, in this embodiment, the left and right speakers SPR1, SPL1, SPR2, SPL2 at the upper and middle parts of the gaming machine and one speaker SPD at the lower part of the gaming machine are arranged. There are a total of five types of audio signals to be transmitted. Therefore, in the normal configuration in which the
そこで、本実施例では、枠中継基板35にデジタルアンプ70を配置すると共に(図3参照)、演出CPUが出力するMUTE信号と、音声プロセッサ42が出力する5ビット長のシリアル信号を、他のシリアル信号に複合させた複合シリアル信号TX+,TX−の形式で、演出制御部22から枠中継基板35に伝送している。MUTE信号を除く5ビット長の信号は、具体的には、音声クロックSCLKと、チャネル制御信号LRCLKと、3ビット長のシリアル信号SD0〜SD2である。なお、1ビット長のMUTE信号は、2つのデジタルアンプ70a,70bに共通して供給され、異常時には全てのスピーカを無音化する。
Therefore, in this embodiment, the
また、音声プロセッサ42が出力するSD0は、遊技機上部に配置された左右スピーカSPR1,SPL1のステレオ信号R,Lを特定するPCMデータについてのシリアル信号であり、SD1は、遊技機中部に配置された左右スピーカSPR2,SPL2のステレオ信号R,Lを特定するPCMデータについてのシリアル信号であり、SD2は、遊技機下部に配置された重低音スピーカSPDのモノラル信号を特定するPCMデータについてのシリアル信号である。
SD0 output from the
そして、音声プロセッサ42は、チャネル制御信号LRCLKをLレベルに維持した状態で、左チャネルSPL1,SPL2の音声信号Lを伝送し、チャネル制御信号LRCLKをHレベルに維持した状態で、右チャネルSPR1,SPR2の音声信号Rを伝送する(図5(c)参照)。一方、重低音スピーカSPDは、本実施例では1個であるので、モノラル音声信号が伝送されている。
The
このようなシリアル信号SD0〜SD2は、音声クロックSCLKの立上りエッジに同期して、デジタルアンプ70(70a又は70b)に取得される。そして、デジタルアンプ70内部で、所定ビット長毎にパラレル変換され、DA変換後にD級増幅されて各スピーカSPR1,SPL1,SPR2,SPL2,SPDに供給されている。なお、図7には、デジタルアンプ(70a,70b)と、5ビット長の信号(SCLK,LRCLK,SD0〜SD2)と、1ビット長のMUTE信号と、5個のスピーカ(SPR1,SPL1,SPR2,SPL2,SPD)との関係が示されている。
Such serial signals SD0 to SD2 are acquired by the digital amplifier 70 (70a or 70b) in synchronization with the rising edge of the audio clock SCLK. In the
図4に戻って説明を続けると、ワンチップマイコン40には、複数のパラレル入出力ポートPIO(Pi1,Pi2,Po1,Po2,Pi,Po)と、クロック同期方式で動作する複数のシリアル入出力ポートSIO(Si,So)が内蔵されている。ここで、パラレル出力ポートPoは、(1)SAC番号を指定して、サウンドコントロールモジュール52のシンプルアクセスコントローラを起動させ、一群の設定値を、一群の音声制御レジスタRGi(図5(b))に書込ませるシリアル送信動作や、(2)音声プロセッサ42に対する動作指示やフレーズ番号を、これに対応する音声制御レジスタRGiに個別的に書込むシリアル送信動作を実現する部分である。また、パラレル入力ポートPiは、(3)所定の音声制御レジスタRGiから、ステイタス情報STSを読み出すシリアル受信動作を実現する部分である。
Referring back to FIG. 4, the one-
また、パラレル入力ポートPi1には、主制御部21からの制御コマンドCMD及びストローブ信号STBが、入力バッファ44を経由して入力され、パラレル出力ポートPo1からは、制御コマンドCMD’及びストローブ信号STB’が出力されるよう構成されている。
Further, the control command CMD and the strobe signal STB from the main control unit 21 are input to the parallel input port Pi1 via the
演出制御部22が主制御部21から取得する制御コマンドCMDには、(1)異常報知その他の報知用制御コマンドなどの他に、(2)図柄始動口への入賞に起因する各種演出動作の概要特定する制御コマンド(変動パターンコマンド)や、図柄種別を指定する制御コマンド(図柄指定コマンド)が含まれている。ここで、変動パターンコマンドで特定される演出動作の概要には、演出開始から演出終了までの演出総時間と、大当たり抽選における当否結果とが含まれている。
The control command CMD acquired by the
また、図柄指定コマンドには、大当たり抽選の結果に応じて、大当たりの場合には、大当たり種別に関する情報(15R確変、2R確変、15R通常、2R通常など)を特定する情報が含まれ、ハズレの場合には、ハズレを特定する情報が含まれている。変動パターンコマンドで特定される演出動作の概要には、演出開始から演出終了までの演出総時間と、大当り抽選における当否結果とが含まれている。なお、これらに加えて、リーチ演出や予告演出の有無などを含めて変動パターンコマンドで特定しても良いが、この場合でも、演出内容の具体的な内容は特定されていない。 In addition, the symbol designating command includes information for identifying information on the jackpot type (15R probability variation, 2R probability variation, 15R normal, 2R normal, etc.) in the case of a jackpot according to the result of the jackpot lottery. In some cases, information for identifying a loss is included. The outline of the production operation specified by the variation pattern command includes the production total time from the production start to the production end, and the result of success or failure in the big hit lottery. In addition to these, the change pattern command including the presence or absence of the reach effect or the notice effect may be specified, but even in this case, the specific content of the effect content is not specified.
そのため、演出制御部22では、変動パターンコマンドを取得すると、これに続いて演出抽選を行い、取得した変動パターンコマンドで特定される演出概要を更に具体化している。例えば、リーチ演出や予告演出について、その具体的な内容が決定される。そして、決定された具体的な遊技内容にしたがい、LED群などの点滅によるランプ演出や、スピーカによる音声演出の準備動作を行うと共に、画像制御部23に対して、ランプやスピーカによる演出動作に同期した画像演出に関する制御コマンドCMD’、出力バッファ45を経由して出力する。
Therefore, when the
このような演出動作に同期した画像演出を実現するため、演出制御部22は、パラレル出力ポートPo1を通して、画像制御部23に対するストローブ信号(割込み信号)STB’と共に、16ビット長の制御コマンドCMD’を、出力バッファ45を経由して画像インタフェイス基板28に出力している。なお、演出制御部22は、図柄指定コマンドや、表示装置DSに関連する報知用制御コマンドや、その他の制御コマンドを受信した場合は、その制御コマンドを、16ビット長に纏めた状態で、割込み信号STB’と共に、出力バッファ45を経由して画像インタフェイス基板28に向けて出力している。
In order to realize such an image effect synchronized with the effect operation, the
一方、パラレル出力ポートPo2は、許可信号ENABLE0〜ENABLE3と、クリア信号CLR0〜CLR3と、デジタルアンプの動作を停止させるMUTE信号と、センサ基板26に伝送される取得信号LTと、が出力可能に構成されている。ここで、許可信号ENABLEiは、LEDランプや演出モータの駆動基板36,37,29,30に搭載された複数個のドライバDrの動作を纏めて許可する制御信号であり、クリア信号CLRiは、複数のドライバDrの内蔵レジスタR1〜Rmを一斉にゼロリセットするための制御信号である。
On the other hand, the parallel output port Po2 is configured to output the enable signals ENABLE0 to ENABLE3, the clear signals CLR0 to CLR3, the MUTE signal for stopping the operation of the digital amplifier, and the acquisition signal LT transmitted to the
図4に示す通り、ワンチップマイコン40には、クロック同期方式で動作するシリアル入出力ポートSIO(Si,So)も設けられている。ここで、シリアル入力ポートSiは、センサ基板26に転送クロックCLKを出力すると共に、この転送クロックCLKに同期して伝送されるシリアルセンサ信号SNを取得する用途で使用される。図示の通り、シリアルセンサ信号SNは入力バッファ46を経由して、シリアル入力ポートSiに伝送されている。
As shown in FIG. 4, the one-
一方、シリアル出力ポートSoは、4チャンネルのシリアル出力ポートSo0〜So3を含んで構成されており、LEDランプや演出モータの駆動基板36,37,29,30に搭載された複数個のドライバDrに伝送されるべき、必要データをシリアル出力している。すなわち、シリアル出力ポートSo0〜So3は、クロック同期方式に基づいて、対応するランプ駆動基板37,36,29,30に伝送されるべき4チャンネルのシリアル駆動データSDATA0〜SDATA3を、クロック信号CK0〜CK3と共に出力している。
On the other hand, the serial output port So is configured to include four-channel serial output ports So0 to So3, and is connected to a plurality of drivers Dr mounted on the
先に説明した通り、シリアル駆動データSDATA0〜SDATA3は、その殆どが、各LEDの発光輝度をPWM制御(pulse width modulation)によって輝度調整するため輝度データ(ランプ駆動データ)であるが、演出モータMO,M1〜Mnを駆動するモータ駆動データも含まれている。 As described above, the serial drive data SDATA0 to SDATA3 are mostly brightness data (lamp drive data) for adjusting the light emission brightness of each LED by PWM control (pulse width modulation). , M1 to Mn are also included.
本実施例の場合、盤側部材GM2としては、第2チャンネルCH2のランプ群を点灯駆動するランプ駆動基板29と、第3チャンネルCH3のランプ群及び演出モータM1〜Mnを駆動するランプ&モータ駆動基板30が配置されている。そして、これらの駆動基板29,30には、複数個のLEDドライバDrやモータドライバDrが配置されており、出力バッファ48,49を経由して、ワンチップマイコン40から、クロック信号CKi、シリアル駆動データSDATAi、許可信号ENABLEi、及び、クリア信号CLRiを受け、これらの信号に基づいて、適宜なランプ演出やモータ演出を実行している(i=2〜3)。なお、ドライバDrの動作は、図9に関して後述するランプ&モータ駆動基板30のドライバの動作と同じであり、演出モータMO,M1〜Mnは、適宜な可動予告演出として機能している。
In the case of the present embodiment, the panel side member GM2 includes a
ところで、本実施例の場合、第0チャンネルCH0と第1チャンネルCH1のシリアル駆動データSDATA0〜DATA1は、対応するクロック信号CK0〜CK1と共に、クロックレス・シリアル・トランスミッタ47に供給されている。また、トランスミッタ47には、パラレル出力ポートPo2から出力されるMUTE信号と、音声プロセッサ42から出力される5ビット長の信号5ビット信号(LRCLK,SCLK,SD0〜SD2)と、シリアル入力ポートSiから出力される転送クロックCLKも供給されている。そして、これら合計16ビットの信号は、複合シリアル信号TX+,TX−の一部として、クロックレス・シリアル・レシーバ50に伝送されることは先に説明した通りである。
In the present embodiment, the serial drive data SDATA0 to DATA1 of the 0th channel CH0 and the first channel CH1 are supplied to the clockless
図6(c)は、クロックレス・シリアル・トランスミッタ47と、クロックレス・シリアル・レシーバ50の接続関係を図示したものであり、本実施例のトランスミッタ47とレシーバ50の差動信号端子DFTX+,DFTX−は、各々、0.1μF程度のAC結合コンデンサを通して、直流カット状態で接続されている。
FIG. 6C illustrates a connection relationship between the clockless
図6(a)は、本実施例のトランスミッタ47及びレシーバ50を実現する伝送ICの内部構成を図示したものである。この伝送ICは、LCD(liquid crystal display)のデジタルRGB信号(各8ビット)を、一対の複合シリアル信号TX+,TX−だけでシリアル伝送可能に設計されており、CDR(Clock Data Recovery )部を内蔵して構成されている。そして、シリアル伝送速度は、トランスミッタ47のパラレルクロック端子PCLKに供給されるサンプリングクロックΦの周波数で規定され、サンプリングクロックΦの1周期の間に、36ビット長の複合シリアル信号が高速転送される(図6(b)参照)。
FIG. 6A illustrates the internal configuration of a transmission IC that implements the
ここで、伝送される36ビット長は、本来の転送データ28ビットと、CDR機能などを実現するための付加ビット8ビットとに区分される。なお、本実施例では、転送データの最大値28ビットのうち、以下に説明する16ビットしか使用していない。
Here, the 36-bit length to be transmitted is divided into
また、この伝送ICは、差動信号端子DFTX+,DFTX−から複合シリアル信号TX+,TX−を出力する送信モードか、或いは、差動信号端子DFTX+,DFTX−に複合シリアル信号TX+,TX−を受ける受信モードかに選択可能に構成されている。具体的に確認すると、TX_XRX端子を、Hレベルに設定するとトランスミッタ47として機能し、TX_XRX端子を、Lレベルに設定するとレシーバ50として機能するよう構成されている。なお、DFSET1端子、DFSET0端子、及び、F_XS端子は、その伝送ICがトランスミッタ47であるか、レシーバ59かであるかで、その役目が異なるが、必要な性能を発揮するべく適宜に設定される。この点は、以下の説明では言及しない他の端子についても同様である。
In addition, this transmission IC receives a composite serial signal TX +, TX− from the differential signal terminals DFTX +, DFTX−, or a transmission mode in which the composite serial signals TX +, TX− are output from the differential signal terminals DFTX +, DFTX−. The reception mode can be selected. Specifically, when the TX_XRX terminal is set to H level, it functions as the
何れにしても、この伝送ICは、もともとLCD用に設計されおり、3×8ビット長のデジタルRGB端子とは別に、垂直同期信号端子VSと、水平同期信号端子HSと、イネーブル端子DEとが存在するが、本実施例では、これらの端子は使用しない。すなわち、本実施例では、3×8ビット長のデジタルRGB端子のうちの適宜な16ビットを活用して、これら16ビットの端子に、駆動基板36,37のチャンネルCH0〜CH1用の8ビット信号(CLR0-CLR1,ENABLE0-ENABLE1,SDATA0-SDATA1,CK0-CK1 )と、転送クロックCLKと、取得信号LTと、MUTE信号と、音声プロセッサの5ビット出力信号(LRCLK,SCLK,SD0-SD2)と、を供給している(以下、この16ビットをストリームデータということがある)。
In any case, this transmission IC is originally designed for an LCD, and apart from a 3 × 8-bit digital RGB terminal, a vertical synchronization signal terminal VS, a horizontal synchronization signal terminal HS, and an enable terminal DE are provided. Although present, these terminals are not used in this embodiment. In other words, in this embodiment, appropriate 16 bits of the 3 × 8 bit long digital RGB terminals are utilized, and 8-bit signals for the channels CH0 to CH1 of the
先に説明した通り、この伝送ICでは、トランスミッタ47のパラレルクロック端子PCLKに、適宜な周波数のサンプリングクロックΦを供給すると、このサンプリングクロックΦに同期して、上記したストリームデータがパラレルデータとして取得され、これらがP−S(parallel to serial)変換されて複合シリアル信号TX+,TX−としてクロックレスに出力される。言い換えると、本実施例では、駆動基板36,37のドライバDrに伝送されるクロック信号CK0〜CK1や、センサ基板26に伝送される転送クロックCLKや、デジタルアンプ70に伝送される音声クロックSCLKなど、これら全ての同期クロック信号が、パラレルデータとしてトランスミッタ47にサンプリングされる。
As described above, in this transmission IC, when the sampling clock Φ having an appropriate frequency is supplied to the parallel clock terminal PCLK of the
そのため、同期クロック信号(CK0〜CK1,CLK,SCLK)の周波数と、サンプリングクロックΦの周波数Fsの関係は重要である。すなわち、同期クロック信号の取得タイミングが、最大で、サンプリング周期1/Fsだけずれる可能性があり、この取得ズレが、各同期クロック信号(CK0〜CK1,CLK,SCLK)が本来果たすべき機能を阻害する可能性もある。すなわち、同期クロック信号の変化を読み落す取得漏れが生じるおそれがある。
Therefore, the relationship between the frequency of the synchronous clock signal (CK0 to CK1, CLK, SCLK) and the frequency Fs of the sampling clock Φ is important. That is, the acquisition timing of the synchronous clock signal may be shifted by the
そこで、本実施例では、サンプリングクロックΦの周波数Fsを、各同期クロック信号(CK0〜CK1,CLK,SCLK)の周波数より大幅に高く設定することで、上記した取得漏れの可能性を回避している。具体的には、本実施例では、サンプリングクロックΦを70MHz程度に設定する一方で、上記した各同期クロック信号(CK0〜CK1,CLK,SCLK)の周波数を、2MHz(1/35)以下に設定している。 Therefore, in this embodiment, the frequency Fs of the sampling clock Φ is set to be significantly higher than the frequency of each synchronous clock signal (CK0 to CK1, CLK, SCLK), thereby avoiding the possibility of the above-described acquisition omission. Yes. Specifically, in this embodiment, the sampling clock Φ is set to about 70 MHz, while the frequency of each of the above-described synchronous clock signals (CK0 to CK1, CLK, SCLK) is set to 2 MHz (1/35) or less. doing.
そのため、例えば、ディーティ比50%、周波数2MHzの同期クロック信号の取得ズレの最大値(約14.3nS≒1/70MHz)は、その同期クロック信号のパルス幅(250nS)に対して、最大でも±5.7%程度に抑制され、同期クロックとしての機能が害されることはない。なお、各同期クロック信号(CK0〜CK1,CLK,SCLK)の周波数は、必ずしも2MHz以下に設定する必要はなく、サンプリングクロックΦの1/10以下であれば、サンプリングクロックΦによる取得ズレは、同期クロック信号のパルス幅の20%程度に抑制されて特に問題は生じない。 Therefore, for example, the maximum value (about 14.3 nS≈1 / 70 MHz) of the synchronization clock signal acquisition rate with a duty ratio of 50% and a frequency of 2 MHz is ±± at most with respect to the pulse width (250 nS) of the synchronous clock signal. It is suppressed to about 5.7%, and the function as a synchronous clock is not impaired. Note that the frequency of each synchronous clock signal (CK0 to CK1, CLK, SCLK) does not necessarily need to be set to 2 MHz or less. If the frequency is 1/10 or less of the sampling clock Φ, the acquisition deviation due to the sampling clock Φ is synchronous. It is suppressed to about 20% of the pulse width of the clock signal, and no particular problem occurs.
以下、サンプリングクロックΦが70MHzであるとして説明を続けると、約14.3nS(≒1/70MHz)間隔で取得された16ビット長のストリームデータは、他のNULLデータ12ビットと共に、転送シリアルデータ28ビットを構成し、これに付加ビット8ビットを加えた36ビットが、トランスミッタ47からレシーバ50にシリアル転送される。本実施例では、約14.3nSごとに、36ビット(実質28ビット)が伝送されるので、シリアル転送速度は、36×70×106=2.52Gbsp、実効速度としては、28×70×106=1.89Gbspとなる。
In the following description, assuming that the sampling clock Φ is 70 MHz, the 16-bit stream data acquired at intervals of about 14.3 nS (≈ 1/70 MHz) is transferred
このような構成の複合シリアル信号TX+,TX−は、枠側部材GM1であるレシーバ50に取得されて、S−P(serial to parallel)変換され、16ビット長のストリームデータが復元される。また、CDR部を経由してサンプリングクロックΦが復元される。そのため、復元されたサンプリングクロックによって、送信側のサンプリング周期を、受信側で把握することができ、ラッチパルスなどとして活用することもできる。但し、本実施例では、復元されたラッチパルスを使用していない。
The composite serial signals TX + and TX− having such a configuration are acquired by the
図7は、枠中継基板35とランプ駆動基板36の回路構成を図示したものである。図示の通り、レシーバ50の出力の一部CLK,LTは、センサ基板26に転送され、他の一部LRCLK,SCLK,SD0〜SD2,MUTEは、デジタルアンプ70a,70bに供給される。そして、デジタルアンプ70a,70bの内部回路において、シリアル信号SD0〜SD2が、音声クロックSCLKに同期してPCM音声データに復元され、LRCLK信号のレベルに応じて、左右の音声信号SPR,SPLとしてD級増幅される。
FIG. 7 illustrates the circuit configuration of the
また、第0チャンネルと第1チャンネルの8ビット信号(CLR0-CLR1,ENABLE0-ENABLE1,SDATA0-SDATA1,CK0-CK1 )は、バッファ回路71を経由して、ランプ駆動基板35に伝送される。一方、枠中継基板35は、センサ基板26からのシリアルセンサ信号SNも受けており、バッファ回路72を経由して、盤側の枠中継基板34に伝送されている。
The 8-bit signals (CLR0-CLR1, ENABLE0-ENABLE1, SDATA0-SDATA1, CK0-CK1) of the 0th channel and the 1st channel are transmitted to the
図7に示す通り、ランプ駆動基板36は、第1チャンネルの4ビット信号(CLR1,ENABLE1,SDATA1,CK1)を、複数のLEDドライバDrに伝送している。そして、LEDドライバDrは、受けた駆動データSDATA1に基づいて、必要なLEDランプを指定輝度で点灯させる。一方、ランプ駆動基板36は、第0チャンネルの4ビット信号(CLR0,ENABLE0,SDATA0,CK0)については、バッファ回路73を経由して、ランプ&モータ駆動基板37に伝送している。
As shown in FIG. 7, the lamp driving board 36 transmits the 4-bit signals (CLR1, ENABLE1, SDATA1, CK1) of the first channel to the plurality of LED drivers Dr. Then, the LED driver Dr lights a necessary LED lamp with a specified luminance based on the received drive data SDATA1. On the other hand, the lamp drive board 36 transmits the 4-bit signals (CLR0, ENABLE0, SDATA0, CK0) of the 0th channel to the lamp &
図8は、センサ基板26の回路構成と動作を説明する図面である。図8(a)に示す通り、センサ基板26は、シフトレジスタ74と、入力バッファ回路75と、フィルタ回路76とを中心に構成されている。何ら限定されないが、シフトレジスタ74としては、例えば、図8(b)に内部回路を示すTC74HSC165F(東芝)が使用される。また、図7に関して説明した通り、センサ基板26は、枠中継基板35のシリアルレシーバ50を経由して、転送クロックCLKと取得信号LTを受けている。
FIG. 8 is a diagram for explaining the circuit configuration and operation of the
図8に示す通り、入力バッファ回路75は、プルアップ抵抗RとインバータINとを有して構成されて、チャンスボタン11や防犯センサから受けるスイッチ信号を論理反転させている。また、合計7ビット長のスイッチ信号が、入力バッファ回路75を経由して、シフトレジスタ74の7個の入力端子(B〜H)に供給されている。なお、最下位ビットの入力端子(A)は、グランドに接続されている。
As shown in FIG. 8, the
フィルタ回路76は、50〜100Ω程度の抵抗R1,R2と、50〜100pF程度のコンデンサC1,C2とで構成されたCRローパスフィルタを構成している。シフトレジスタ74のパラレル入力端子B〜Hには、各種のスイッチ信号が供給されており、これらパラレル入力端子A〜Hのデータは、枠中継基板35から受ける取得信号LTの立下りタイミングに同期してシフトレジスタ74の内部レジスタに取得される。
The
図示の通り、この実施例では、シフトレジスタ74のシリアル入力端子INPUTと禁止端子INHIBITとは、Lレベルに固定されている。そのため、転送クロックCLKが供給されると、シフトレジスタ74に取得されたデータが、転送クロックCLKの立上りエッジに同期して、シリアルセンサ信号SNとして出力される。そして、出力されたシリアルスイッチ信号SNは、枠中継基板35,34を経由して演出制御基板22に伝送され、ワンチップマイコン40のシリアル入力ポートSiに供給される(図4)。そして、シリアル入力ポートSiは、自らが出力する転送クロックCLKの立下りエッジに同期して、シリアルスイッチ信号SNを順番に取得することになる。
As shown in the figure, in this embodiment, the serial input terminal INPUT and the prohibition terminal INHIBIT of the
図9(a)は、第0チャンネルCH0のランプ群や演出モータ群MOを駆動するランプ&モータ駆動基板37の回路構成を示すブロック図である。図示の通り、ランプ&モータ駆動基板37は、枠中継基板35から4ビット長のデータENABLE0,SDATA0,CK0,CLR0を受けるバッファ回路80と、バッファ回路80から4ビット長のデータを受ける複数個のドライバDr〜Drと、を有して構成されている。なお、LEDランプは、ドライバDrによって直接駆動されるが、演出モータMOは、ドライバDrの出力を電流増幅するモータドライバ81によって駆動される。
FIG. 9A is a block diagram showing a circuit configuration of a lamp &
先に説明した通り、この実施例では、モータ用のドライバDrと、ランプ用のドライバDrは、全て同一構成であり、ワンチップマイコン40のパラレル出力ポートPo2から出力された許可信号ENABLE0及びクリア信号CLR0と、ワンチップマイコン40のシリアル出力ポートSo0から出力されたシリアル駆動データSDATA0及びクロック信号CK0と、を共通的に受けて動作している。なお、シリアル駆動データSDATA0には、ランプ駆動信号とモータ駆動信号とが含まれている。
As described above, in this embodiment, the motor driver Dr and the lamp driver Dr all have the same configuration, and the enable signal ENABLE0 and the clear signal output from the parallel output port Po2 of the one-
先に説明した通り、許可信号ENABLE0は、図9に示す全てのドライバDr〜Drについて、その動作許否を纏めて規定する制御信号であり、クリア信号CLRiは、全ドライバDr〜Drの内蔵レジスタR1〜Rmを一斉にゼロリセットする制御信号である。 As described above, the enable signal ENABLE0 is a control signal that collectively defines whether or not the drivers Dr to Dr shown in FIG. 9 are permitted to operate, and the clear signal CLRi is the built-in register R1 of all the drivers Dr to Dr. This is a control signal for resetting .about.Rm all at once.
そして、図示のドライバDrは、例えば、5ビット長のアドレス端子(A0−A4)を有して、適宜にアドレスが付番可能に構成されている。また、内蔵された制御レジスタR1〜Rmについて、そのレジスタ番号を指定して制御データDi(8ビット長)を設定することで、24ビット長の出力端子の各出力が適宜に諧調制御されるようになっている。なお、制御レジスタR1〜Rmのレジスタ番号は8ビット長であり、また、5ビット長のアドレス端子(A0−A4)は、この実施例では、予め、H/Lレベルに設定されており、各ドライバDrのアドレスADRiは固定値となる。 The illustrated driver Dr has, for example, an address terminal (A0-A4) having a 5-bit length, and is configured so that an address can be appropriately assigned. In addition, by setting the control data Di (8-bit length) for the built-in control registers R1 to Rm and setting the control data Di (8-bit length), each output of the 24-bit length output terminal is appropriately gradation controlled. It has become. Note that the register numbers of the control registers R1 to Rm are 8 bits long, and the address terminals (A0 to A4) having a length of 5 bits are set to H / L levels in advance in this embodiment. The address ADRi of the driver Dr is a fixed value.
図9(b)は、ドライバDrの動作手順を示すタイムチャートであり、ワンチップマイコン40(演出制御CPU40)の制御によって実現される。図示の通り、先ず、クリア信号CLR0によって全てのドライバDrの内蔵レジスタR1〜Rmがクリアされた後、許可信号ENABLE0が許可レベルになる。 FIG. 9B is a time chart showing the operation procedure of the driver Dr, which is realized by the control of the one-chip microcomputer 40 (production control CPU 40). As shown in the figure, first, after the built-in registers R1 to Rm of all the drivers Dr are cleared by the clear signal CLR0, the enable signal ENABLE0 becomes the enable level.
次に、ワンチップマイコン40の制御によって、シリアル駆動データSDATA0が出力される。シリアル駆動データSDATA0の出力手順としては、先ず、(1) 制御データDiを書込むべきドライバDrのアドレス番号ADRi(8ビット長)が出力され、これ続いて、(2) そのドライバDrにおいて、制御データDiを書込むべき制御レジスタR1〜Rmのレジスタ番号(8ビット長)と、(3) その制御レジスタRiに書込むべき制御データDi(8ビット長の設定値)とが、各々、クロック信号CK0に同期して出力される。
Next, serial drive data SDATA0 is output under the control of the one-
なお、一連の制御レジスタR1〜Rmについて、その先頭レジスタ番号Riを指定すれば、その後に連続する制御データ(設定値)D1,D2,R3・・・は、Ri,Ri+1,Ri+2・・・の制御データであるとドライバDrに認識され処理されるよう構成されている。 If the first register number Ri is designated for a series of control registers R1 to Rm, the subsequent control data (set values) D1, D2, R3... Are represented by Ri, Ri + 1, Ri + 2. The control data is recognized and processed by the driver Dr.
したがって、シリアル駆動データSDATA0の出力手順において、必ずしも、全ての制御レジスタRiに設定値を設定する必要は無く、例えば、一連M個の制御レジスタRi〜Ri+M−1への書込み処理であれば、制御データM個と、アドレスデータ2個とで、合計8×(M+2)ビット長のシリアル駆動データSDATA0で足り、本実施例では、このような構成を採っている。 Accordingly, the output procedure of the serial drive data SDATA0, necessarily, have to configure the settings for all of the control registers Ri without, for example, if the write process to a series of M control register R i ~R i + M-1 The serial drive data SDATA0 having a total length of 8 × (M + 2) bits is sufficient for M pieces of control data and two pieces of address data, and this embodiment adopts such a configuration.
また、ドライバDrには、最大、8×3個のLEDランプが接続可能に構成され(直列接続分は除く)、これらLEDランプの点灯態様を規定する内部レジスタは、最低24個(M=24)で足りるので、本実施例では、一つのドライバDrへのシリアル駆動データを、最低ビット長の208ビット(=8×(M+2))に抑制している。なお、この関係は、演出モータを駆動するドライバDrについても同じである。 Further, the driver Dr is configured so that a maximum of 8 × 3 LED lamps can be connected (except for a series connection), and there are at least 24 internal registers (M = 24) that define lighting modes of these LED lamps. In this embodiment, the serial drive data for one driver Dr is suppressed to 208 bits (= 8 × (M + 2)), which is the minimum bit length. This relationship is the same for the driver Dr that drives the effect motor.
そして、所定のドライバDrに対する合計8×(M+2)ビット長の出力処理が終われば、別のドライバDrに対する合計8×(M+2)ビット長の出力処理が続くことになる。したがって、例えば、並列接続されたドライバDrが5個の場合でも、シリアル駆動データSDATA0は、全体として、5×8×(M+2)=5×8×26=1040ビット長となる。 Then, when output processing of a total of 8 × (M + 2) bits for a predetermined driver Dr is completed, output processing of a total of 8 × (M + 2) bits for another driver Dr is continued. Therefore, for example, even when there are five drivers Dr connected in parallel, the serial drive data SDATA0 has a length of 5 × 8 × (M + 2) = 5 × 8 × 26 = 1040 bits as a whole.
ところで、先に説明した通り、本実施例では、図6に示すトランスミッタ47のサンプリングクロックΦの周波数Fsに対して、クロック信号CK0の周波数を大幅に低くするべく、例えば2MHzに抑制している。そのため、上記した1040ビットのシリアル駆動データSDATA0の伝送時間が問題になる可能性がある。
Incidentally, as described above, in this embodiment, the frequency of the clock signal CK0 is suppressed to 2 MHz, for example, in order to significantly reduce the frequency Fs of the sampling clock Φ of the
しかし、実際には、演出制御CPU40の制御負担となるような時間を消費することはない。すなわち、シリアル駆動データSDATA0の伝送時間は、5個のドライバDrの全体に対しても、高々1040/(2×106)=0.5mS程度であり、しかも、演出制御CPUは、この0.5mSの送信処理の全てに拘束されるのではなく、シリアル出力ポートSo0の送信データレジスタに、駆動データSDATA0を設定すれば、その後は、他の処理に移行できるので、何ら問題にならない。
However, in reality, time that becomes a control burden of the
なお、1バイトのシリアルデータがシリアル出力ポートSo0によって送信される毎に、演出制御CPUが、送信データレジスタに次の1バイトデータを書込む構成を採るのではなく、複数バイト長の駆動データを一時保存可能なFIFOバッファを確保し、1バイトの駆動データが送信される毎に、次の駆動データがFIFOバッファから送信データレジスタに自動的に補給される構成を採るのも好適である。このような構成を採る場合には、演出制御CPUは、FIFO(First In First Out)バッファが空(empty )になったタイミングで、複数バイトのパラレルデータをFIFOバッファに纏めて書込むので足りるので、並列接続されるドライバDrの個数が大幅に増えても何ら問題にならない。 Note that each time 1-byte serial data is transmitted through the serial output port So0, the presentation control CPU does not adopt a configuration in which the next 1-byte data is written in the transmission data register, but a plurality of bytes of drive data is received. It is also preferable to secure a temporarily storable FIFO buffer and to automatically supply the next drive data from the FIFO buffer to the transmission data register each time 1-byte drive data is transmitted. In the case of adopting such a configuration, it is sufficient for the effect control CPU to write a plurality of bytes of parallel data collectively in the FIFO buffer when the FIFO (First In First Out) buffer becomes empty. There is no problem even if the number of drivers Dr connected in parallel increases significantly.
以上、本発明の実施例について詳細に説明したが、具体的な記載内容は、何ら本発明を限定するものではない。例えば、実施例では、同期クロック信号(CK0〜CK1,CLK,SCLK)の周波数を、サンプリングクロックΦの1/10以下にするのが好ましいと説明したが、取得漏れを防ぐだけであれば、特に限定されない。 As mentioned above, although the Example of this invention was described in detail, the specific description content does not limit this invention at all. For example, in the embodiment, it has been described that the frequency of the synchronous clock signal (CK0 to CK1, CLK, SCLK) is preferably 1/10 or less of the sampling clock Φ. It is not limited.
例えば、複合シリアル信号に纏める全信号の最高周波数を、駆動データのクロック信号CK0〜CKnに設定すると共に、駆動データのクロック信号CK0〜CKnを単一のクロック信号CKに共通化すれば(共通クロック信号CK)、サンプリングクロックΦの周波数を、単一のクロック信号CKの周波数のN逓倍(N>1)にして、互いの位相を一致させるだけで、取得漏れの問題を確実に解消することができる。 For example, if the highest frequency of all the signals combined in the composite serial signal is set to the clock signals CK0 to CKn of the drive data, and the clock signals CK0 to CKn of the drive data are shared by a single clock signal CK (common clock) Signal CK) and sampling clock Φ can be N times (N> 1) the frequency of a single clock signal CK and the phases of each other can be matched to reliably eliminate the problem of acquisition leakage. it can.
図10は、その関係を図示したものであり、最高周波数である共通クロック信号CKと、その周波数を2逓倍したサンプリングクロックΦを示しており、×部分がサンプリングタイミングであることを示している。そして、駆動データSDATAや共通クロックCKが、サンプリングクロックΦの立上りエッジに同期して取得されて、駆動データSDATA’や共通クロックCK’になることが示されている。 FIG. 10 illustrates the relationship, showing the common clock signal CK having the highest frequency and the sampling clock Φ obtained by multiplying the frequency by two, and the x portion indicates the sampling timing. Then, it is shown that the drive data SDATA and the common clock CK are acquired in synchronization with the rising edge of the sampling clock Φ and become the drive data SDATA ′ and the common clock CK ′.
図示の通り、この構成を採る場合には、クロック信号(CK0〜CKn)を含む全ての信号の周波数は、サンプリングクロックΦの1/2以下で足りる。但し、取得タイミングが遅れること(位相ズレ)は避けられないので、クロック信号(CK0〜CKn)を含む全ての信号の周波数は、サンプリングクロックΦの1/10以下である方が好適である。 As shown in the figure, in the case of adopting this configuration, the frequency of all signals including the clock signals (CK0 to CKn) is sufficient to be 1/2 or less of the sampling clock Φ. However, since the acquisition timing is delayed (phase shift), the frequency of all signals including the clock signals (CK0 to CKn) is preferably 1/10 or less of the sampling clock Φ.
また、駆動データのクロック信号CK0〜CKnを共通化しない場合でも、互いの周波数比を整数比にして、その最高周波数をサンプリングクロックΦの1/2以下(好ましくは1/10以下)に設定して、位相を揃えれば、図10の場合と同様に、取得漏れの問題を解消することができる。 Even if the clock signals CK0 to CKn of the drive data are not shared, the frequency ratio is set to an integer ratio and the maximum frequency is set to 1/2 or less (preferably 1/10 or less) of the sampling clock Φ. If the phases are aligned, the problem of acquisition omission can be solved as in the case of FIG.
なお、上記の実施例では、シリアルセンサ信号SNの信号線をシングルエンド信号としたが差動信号としても良いのは言うまでもない。また、トランスミッタ47とレシーバ50を盤側部材GM2から枠側部材GM1へのシリアル伝送に使用したが、他の部分で使用しても良いのは言うまでもない。また、便宜上、弾球遊技機について説明したが、回胴遊技機を含む他の遊技機にも好適に適用できるのは勿論である。
In the above embodiment, the signal line of the serial sensor signal SN is a single end signal, but it goes without saying that it may be a differential signal. Further, although the
GM 遊技機
22 演出制御手段
47 送信手段
50 受信手段
Φ クロック信号
TX+,TX− 複合シリアル信号
So シリアルポート
SDATAi シリアル駆動信号
CKi クロック信号
Claims (1)
ランプ演出と音声演出に関するシリアル信号を含んだ複数N個のシリアル信号と、ランプ演出に関するシリアル信号を1ビット毎にシリアル伝送するための第1の同期クロック、及び、音声演出に関するシリアル信号を1ビット毎にシリアル伝送するための第2の同期クロックを含んだ複数M個の同期クロック信号とを、各同期クロックの2倍以上の周波数のサンプリング信号に同期して取得し、所得した複数N個のシリアル信号と、複数M個の同期クロック信号を、一の複合シリアル信号に纏めて、一対の差動信号線に出力する送信手段と、
前記一対の差動信号線を通して前記送信手段に接続され、前記複合シリアル信号から、複数N個のシリアル信号と、複数M個の同期クロック信号を抽出して別々に出力する受信手段と、を有して構成されていることを特徴とする遊技機。 Corresponding to the lottery result of a predetermined lottery process, it is a gaming machine capable of executing all or part of the effect operation of the image effect, the lamp effect, the sound effect, or the motor effect,
A plurality of N serial signals including serial signals related to lamp effects and sound effects, a first synchronous clock for serial transmission of serial signals related to lamp effects, and a serial signal related to sound effects are 1 bit. A plurality of M synchronization clock signals including a second synchronization clock for serial transmission every time are acquired in synchronization with a sampling signal having a frequency twice or more that of each synchronization clock. Transmission means for combining a serial signal and a plurality of M synchronous clock signals into a single composite serial signal and outputting them to a pair of differential signal lines;
A plurality of N serial signals and a plurality of M synchronous clock signals extracted from the composite serial signal and output separately from the composite serial signal; A gaming machine characterized by being configured as described above.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015095857A JP6328587B2 (en) | 2015-05-08 | 2015-05-08 | Game machine |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015095857A JP6328587B2 (en) | 2015-05-08 | 2015-05-08 | Game machine |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016209305A JP2016209305A (en) | 2016-12-15 |
JP6328587B2 true JP6328587B2 (en) | 2018-05-23 |
Family
ID=57550894
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015095857A Active JP6328587B2 (en) | 2015-05-08 | 2015-05-08 | Game machine |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6328587B2 (en) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7152104B2 (en) * | 2018-09-20 | 2022-10-12 | Necエンベデッドプロダクツ株式会社 | Control device, control method |
JP2020065579A (en) * | 2018-10-22 | 2020-04-30 | 株式会社三共 | Game machine |
JP2020065582A (en) * | 2018-10-22 | 2020-04-30 | 株式会社三共 | Game machine |
JP7182580B2 (en) * | 2020-04-03 | 2022-12-02 | 株式会社藤商事 | game machine |
JP7267239B2 (en) * | 2020-06-04 | 2023-05-01 | 株式会社藤商事 | game machine |
JP7287921B2 (en) * | 2020-06-04 | 2023-06-06 | 株式会社藤商事 | game machine |
JP7267240B2 (en) * | 2020-06-04 | 2023-05-01 | 株式会社藤商事 | game machine |
JP7267241B2 (en) * | 2020-06-04 | 2023-05-01 | 株式会社藤商事 | game machine |
JP7267242B2 (en) * | 2020-06-04 | 2023-05-01 | 株式会社藤商事 | game machine |
JP7191064B2 (en) * | 2020-06-05 | 2022-12-16 | 株式会社藤商事 | game machine |
JP7191062B2 (en) * | 2020-06-05 | 2022-12-16 | 株式会社藤商事 | game machine |
JP7262424B2 (en) * | 2020-06-05 | 2023-04-21 | 株式会社藤商事 | game machine |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0588647A (en) * | 1991-09-26 | 1993-04-09 | Casio Comput Co Ltd | Image display device |
JPH05268184A (en) * | 1992-03-19 | 1993-10-15 | Fujitsu Ltd | Multiplex communication system |
JP2006109082A (en) * | 2004-10-05 | 2006-04-20 | Ricoh Co Ltd | Data transmitting/receiving method and data transmitter/receiver |
JP2006295835A (en) * | 2005-04-14 | 2006-10-26 | Matsushita Electric Works Ltd | Image transmission system |
JP5778734B2 (en) * | 2013-09-25 | 2015-09-16 | 株式会社藤商事 | Game machine |
JP5944449B2 (en) * | 2014-08-27 | 2016-07-05 | 株式会社藤商事 | Game machine |
-
2015
- 2015-05-08 JP JP2015095857A patent/JP6328587B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2016209305A (en) | 2016-12-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6328587B2 (en) | Game machine | |
JP5833430B2 (en) | Game machine | |
JP5706462B2 (en) | Game machine | |
JP5955895B2 (en) | Game machine | |
JP5676422B2 (en) | Game machine | |
JP2013128579A (en) | Game machine | |
JP6415256B2 (en) | Game machine | |
JP5536745B2 (en) | Game machine | |
JP6231053B2 (en) | Game machine | |
JP6387060B2 (en) | Game machine | |
JP6320493B2 (en) | Game machine | |
JP2013128577A (en) | Game machine | |
JP6047647B2 (en) | Game machine | |
JP6113125B2 (en) | Game machine | |
JP2013150740A (en) | Game machine | |
JP5961658B2 (en) | Game machine | |
JP5944449B2 (en) | Game machine | |
JP5909570B1 (en) | Game machine | |
JP5968950B2 (en) | Game machine | |
JP5400214B1 (en) | Game machine | |
JP5443582B1 (en) | Game machine | |
JP2009034556A (en) | Game machine | |
JP6279659B2 (en) | Game machine | |
JP6231052B2 (en) | Game machine | |
JP6121031B2 (en) | Game machine |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160923 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170228 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170427 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20171003 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20171201 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20180320 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20180418 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6328587 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |