JP6327638B2 - Solenoid inductor - Google Patents
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Description
本発明は、シリコンなどの半導体基板上に形成するオンチップインダクタにおいて、特に小型で高インダクタンス値を実現する技術に関する。 The present invention relates to a technique for realizing a small inductance and a high inductance value in an on-chip inductor formed on a semiconductor substrate such as silicon.
従来、小型かつ高インダクタンス値なオンチップインダクタを実現する技術として、半導体基板に設けられている複数の金属配線層を用いた３次元のソレノイドインダクタ構造が提案されている（例えば、非特許文献１など参照）。
図９は、従来のソレノイドインダクタの構成を示す外観図である。図１０は、図９の平面図である。図１１は、図１０のXI−XI断面図である。
Conventionally, as a technique for realizing a small and high-inductance on-chip inductor, a three-dimensional solenoid inductor structure using a plurality of metal wiring layers provided on a semiconductor substrate has been proposed (for example, Non-Patent Document 1). Etc.)
FIG. 9 is an external view showing a configuration of a conventional solenoid inductor. FIG. 10 is a plan view of FIG. 11 is a cross-sectional view taken along the line XI-XI in FIG.
これら図９−図１１に示すソレノイドインダクタ構造によれば、半導体基板の各金属配線層Ｍ２〜Ｍ９に、均一の配線幅Ｗを有する１巻きのプレーナ型インダクタＬｘ２〜Ｌｘ９を同心円状に形成し、それらを直列接続することで巻数の多いソレノイドインダクタを形成することができ、小型かつ高いインダクタンス値を持つインダクタが形成可能となる。この際、金属配線層Ｍ２〜Ｍ７の配線層厚をＴａとするとともに金属配線層Ｍ８の配線層厚をＴｂとし、金属配線層Ｍ９の配線層厚をそれぞれＴｃとした場合、これら配線層厚の関係はＴａ＜Ｔｂ＜Ｔｃとなっている。 According to the solenoid inductor structure shown in FIG. 9 to FIG. 11, one-turn planar inductors Lx2 to Lx9 having a uniform wiring width W are formed concentrically on the metal wiring layers M2 to M9 of the semiconductor substrate. By connecting them in series, a solenoid inductor having a large number of turns can be formed, and a small-sized inductor having a high inductance value can be formed. At this time, when the wiring layer thickness of the metal wiring layers M2 to M7 is Ta, the wiring layer thickness of the metal wiring layer M8 is Tb, and the wiring layer thickness of the metal wiring layer M9 is Tc, respectively, The relationship is Ta <Tb <Tc.
このようなソレノイドインダクタにおいて、さらに高いインダクタンス値を得る方法の１つとして、インダクタの巻数を増やす方法が考えられる。これは、ソレノイドインダクタで得られるインダクタンス値が、インダクタの巻数の２乗に比例するからである。ここで、インダクタの占有面積を増やさずに一定とした場合、巻数と許容電流量とはいわゆるトレードオフの関係にある。このため、占有面積を増やすことなくインダクタの巻数を増やそうとすると配線幅を狭くする必要があるが、これによりインダクタに流れる許容電流量は小さくなる。 In such a solenoid inductor, as a method of obtaining a higher inductance value, a method of increasing the number of turns of the inductor can be considered. This is because the inductance value obtained by the solenoid inductor is proportional to the square of the number of turns of the inductor. Here, when the area occupied by the inductor is constant without increasing, the number of turns and the allowable current amount are in a so-called trade-off relationship. For this reason, if it is attempted to increase the number of turns of the inductor without increasing the occupied area, it is necessary to reduce the wiring width, but this reduces the amount of allowable current flowing through the inductor.
一方、近年の半導体プロセス、特にＣＭＯＳプロセスでは、半導体基板においてそれぞれの厚みが数倍〜数十倍程度と大きく異なる配線層が用いられており、このような半導体基板にソレノイドインダクタを形成する場合も多い。このような、配線層厚の大きな配線層は、層の厚さ方向に導体断面積を確保できるため、配線幅が比較的狭い場合でも大きな許容電流量を確保できることが１つの特徴である。 On the other hand, in recent semiconductor processes, especially CMOS processes, wiring layers having a thickness that is several times to several tens of times different from each other are used in a semiconductor substrate. In some cases, a solenoid inductor is formed on such a semiconductor substrate. Many. Such a wiring layer having a large wiring layer thickness can secure a conductor cross-sectional area in the thickness direction of the layer, and therefore has a feature that a large allowable current amount can be secured even when the wiring width is relatively narrow.
しかしながら、前述した従来技術では、インダクタに流れる許容電流量を確保することを目的として、配線厚の最も小さい配線層に合わせて各配線層の配線幅を設計するものとなっている。したがって、従来技術によれば、配線層厚の大きな配線層では必要以上に大きな電流値が流せる設計となってしまうだけでなく、配線層厚が最も小さな配線層によって、配線層厚の大きな配線層に形成できるインダクタの巻数が律速されてしまうことになる。このため、結果として、インダクタの実装効率が低くなり、得られるインダクタンス値が抑制されてしまうという課題があった。 However, in the prior art described above, the wiring width of each wiring layer is designed in accordance with the wiring layer having the smallest wiring thickness for the purpose of ensuring the allowable current amount flowing through the inductor. Therefore, according to the prior art, a wiring layer with a large wiring layer thickness is not only designed to allow a larger current value to flow than necessary, but also with a wiring layer with the smallest wiring layer thickness, Therefore, the number of inductor turns that can be formed is limited. Therefore, as a result, there is a problem that the mounting efficiency of the inductor is lowered and the obtained inductance value is suppressed.
本発明はこのような課題を解決するためのものであり、インダクタの実装効率を高くでき、一定の占有面積で、より高いインダクタンス値や高いＱ値が得られるソレノイドインダクタンス値を提供することを目的としている。 An object of the present invention is to provide a solenoid inductance value that can increase the mounting efficiency of an inductor and obtain a higher inductance value and a higher Q value with a constant occupation area. It is said.
このような目的を達成するために、本発明にかかるソレノイドインダクタは、半導体基板のうち絶縁層を介して積層された複数の金属配線層に、螺旋形状をなすプレーナ型のインダクタを同心円状に形成し、これらインダクタの端部を層間接続することにより各インダクタを直列接続してなるオンチップのソレノイドインダクタであって、前記各金属配線層のうち配線層厚がＴａからなる第１の金属配線層に形成されて巻数がＮａの第１のインダクタと、前記各金属配線層のうち配線層厚がＴａより大きいＴｃからなる第２の金属配線層に形成されて巻数がＮａより大きいＮｃの第２のインダクタとを備え、前記第１および第２のインダクタは、当該インダクタンス値を構成する巻線部の配線断面積として、互いにほぼ等しい断面積をそれぞれ有しているものである。 In order to achieve such an object, in the solenoid inductor according to the present invention, a planar inductor having a spiral shape is formed concentrically on a plurality of metal wiring layers stacked via an insulating layer in a semiconductor substrate. An on-chip solenoid inductor in which the inductors are connected in series by connecting the end portions of the inductors, and the first metal wiring layer having a wiring layer thickness of Ta among the metal wiring layers. A first inductor having a turn number of Na and a second metal wiring layer made of Tc having a wiring layer thickness greater than Ta among the metal wiring layers, and a second inductor having a turn number of Nc greater than Na. and a inductor, said first and second inductors, a wiring cross-sectional area of the winding unit constituting the inductance value, it is approximately equal cross-sectional area to each other It is intended to have.
また、本発明にかかる上記ソレノイドインダクタの一構成例は、前記第１のインダクタが、前記第１の金属配線層の全部またはその一部が、当該第１の金属配線層の直上または直下に位置する前記金属配線層の全部またはその一部と層間接続されてなるものである。 Further, in one configuration example of the solenoid inductor according to the present invention, the first inductor is configured such that all or a part of the first metal wiring layer is located immediately above or directly below the first metal wiring layer. The metal wiring layer is connected to the whole or a part of the metal wiring layer.
本発明によれば、各金属配線層のうち、配線層厚が小さく許容電流量に余裕が少ない金属配線層と比較して、配線層厚が大きく許容電流量に余裕がある金属配線層に、より多くの巻数のインダクタンス値が形成される。このため、各金属配線層に同一巻数のインダクタを形成する場合と比較して、全体として、インダクタンス値の巻数を増やすことができる。したがって、インダクタの実装効率を高くでき、一定の占有面積で、より高いインダクタンス値や高いＱ値を得ることが可能となる。 According to the present invention, in each metal wiring layer, compared to a metal wiring layer having a small wiring layer thickness and a small allowable current amount, a metal wiring layer having a large wiring layer thickness and a large allowable current amount, An inductance value with more turns is formed. For this reason, compared with the case where the inductor of the same number of turns is formed in each metal wiring layer, the number of turns of the inductance value can be increased as a whole. Therefore, the mounting efficiency of the inductor can be increased, and a higher inductance value and a higher Q value can be obtained with a constant occupation area.
次に、本発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
まず、図１−図３を参照して、本発明の第１の実施の形態にかかるソレノイドインダクタ１０について説明する。図１は、第１の実施の形態にかかるソレノイドインダクタの構成を示す外観図である。図２は、図１の平面図である。図３は、図２のIII−III断面図である。なお、以下では、ソレノイドインダクタ１０が形成される半導体基板の積層方向をＺ方向とし、基板平面に沿った方向であって互いに直交する２つの方向をＸ方向およびＹ方向とする。
Next, embodiments of the present invention will be described with reference to the drawings.
[First Embodiment]
First, a solenoid inductor 10 according to a first embodiment of the present invention will be described with reference to FIGS. FIG. 1 is an external view showing the configuration of the solenoid inductor according to the first embodiment. FIG. 2 is a plan view of FIG. 3 is a cross-sectional view taken along the line III-III in FIG. In the following, the stacking direction of the semiconductor substrate on which the solenoid inductor 10 is formed is defined as the Z direction, and two directions along the substrate plane and orthogonal to each other are defined as the X direction and the Y direction.
このソレノイドインダクタ１０は、絶縁層を介して複数の金属配線層が積層されてなる半導体基板１において、これら金属配線層を用いて形成された、3次元のソレノイドインダクタ構造を有するオンチップインダクタである。ここでは、グランドプレーンとなる最下層の金属配線層Ｍ１を除く、８つの金属配線層Ｍ２〜Ｍ９を用いた場合が例として示されている。 This solenoid inductor 10 is an on-chip inductor having a three-dimensional solenoid inductor structure formed by using these metal wiring layers in a semiconductor substrate 1 in which a plurality of metal wiring layers are laminated via an insulating layer. . Here, a case where eight metal wiring layers M2 to M9 are used, excluding the lowermost metal wiring layer M1 serving as a ground plane, is shown as an example.
これら金属配線層Ｍ２〜Ｍ９のうち、最上位に位置する金属配線層Ｍ９とその直下の金属配線層Ｍ８には、それぞれ螺旋形状をなす２巻きのプレーナ型のインダクタＬ９，Ｌ８がそれぞれ同心円状に形成されており、これらより下層に位置する金属配線層Ｍ２〜Ｍ７には、それぞれ螺旋形状をなす１巻きのプレーナ型のインダクタＬ２〜Ｌ７が、インダクタＬ９，Ｌ８と同心円状に形成されている。これら各金属配線層Ｍ２〜Ｍ９のインダクタＬ２〜Ｌ９は、その端部でビアホールなどのコンタクト（図示せず）を介して、その上下に位置する金属配線層のインダクタの端部と層間接続されており、これにより各金属配線層Ｍ２〜Ｍ９のインダクタＬ２〜Ｌ９が直列接続された3次元のソレノイドインダクタ構造が形成されている。 Among these metal wiring layers M2 to M9, the metal wiring layer M9 positioned at the uppermost layer and the metal wiring layer M8 immediately below the metal wiring layer M9 are respectively provided with two spiral planar inductors L9 and L8 concentrically. In the metal wiring layers M2 to M7 that are formed below these, one-turn planar type inductors L2 to L7 each having a spiral shape are formed concentrically with the inductors L9 and L8. The inductors L2 to L9 of each of the metal wiring layers M2 to M9 are interlayer-connected to the end portions of the inductors of the metal wiring layers located above and below via contact (not shown) such as via holes at the end portions. Thus, a three-dimensional solenoid inductor structure is formed in which the inductors L2 to L9 of the metal wiring layers M2 to M9 are connected in series.
このようなソレノイドインダクタ１０が形成されて使用される半導体基板１には、配線層厚の異なる金属配線層が含まれている場合が多い。本実施の形態は、配線層厚の大きな配線層において層の厚さ方向に導体断面積を確保できるため、配線幅が比較的狭い場合でもある程度の許容電流量を確保できることに着目し、配線層厚が大きい金属配線層に形成されるインダクタの配線幅を、配線層厚が小さい金属配線層に形成されるインダクタの配線幅より狭くして、配線層厚が大きい金属配線層におけるインダクタの巻数を増やすようにしたことを特徴としている。 The semiconductor substrate 1 in which such a solenoid inductor 10 is formed and used often includes metal wiring layers having different wiring layer thicknesses. In the present embodiment, since the conductor cross-sectional area can be secured in the thickness direction in the wiring layer having a large wiring layer thickness, it is noted that a certain amount of allowable current can be secured even when the wiring width is relatively narrow. The wiring width of the inductor formed in the metal wiring layer with a large thickness is made narrower than the wiring width of the inductor formed in the metal wiring layer with a small wiring layer thickness, and the number of turns of the inductor in the metal wiring layer with a large wiring layer thickness is reduced. It is characterized by increasing it.
すなわち、近年の半導体プロセスでは一般的に上位層ほど配線層厚が大きくなっており、最下層配線層厚に比べて最上層配線厚は数倍〜十数倍と大きく異なる。よって、配線層厚が大きい金属配線層では配線幅を数分の１〜十数分の１まで小さくしても、電流許容量を満たすインダクタ形成が可能であり、これによってソレノイドインダクタ１０全体におけるインダクタの巻数が増加させることができる。 That is, in recent semiconductor processes, the upper layer generally has a larger wiring layer thickness, and the uppermost layer wiring thickness is significantly different from several times to several tens of times as compared with the lowermost layer wiring layer thickness. Therefore, in a metal wiring layer having a large wiring layer thickness, it is possible to form an inductor that satisfies the current allowable amount even if the wiring width is reduced to a fraction to a tenth, so that the inductor in the solenoid inductor 10 as a whole can be formed. The number of turns can be increased.
次に、図３を参照して、本実施の形態にかかるソレノイドインダクタ１０の構成について詳細に説明する。ここでは、理解を容易とするため、図３に示すように、インダクタの形成に用いる金属配線層のうち、配線層厚が最小の金属配線層Ｍ２〜Ｍ７より大きな配線層厚の金属配線層として、金属配線層Ｍ８，Ｍ９の２種類が存在するとともに、金属配線層Ｍ９の配線層厚が金属配線層Ｍ８より大きい場合を例として説明するが、これに限定されるものではなく、配線層厚が最小の金属配線層より配線層厚が大きい金属配線層が存在していれば、本実施の形態を同様にして適用できる。 Next, the configuration of the solenoid inductor 10 according to the present embodiment will be described in detail with reference to FIG. Here, for easy understanding, as shown in FIG. 3, among the metal wiring layers used for forming the inductor, a metal wiring layer having a wiring layer thickness larger than the minimum metal wiring layers M2 to M7. The case where there are two types of metal wiring layers M8 and M9 and the wiring layer thickness of the metal wiring layer M9 is larger than the metal wiring layer M8 will be described as an example, but the present invention is not limited to this. If there is a metal wiring layer having a wiring layer thickness larger than the smallest metal wiring layer, this embodiment can be applied in the same manner.
まず、本実施の形態にかかるソレノイドインダクタ１０が形成される半導体基板１について、図３に示すように、金属配線層Ｍ２〜Ｍ７の配線層厚をＴａとするとともに金属配線層Ｍ８の配線層厚をＴｂとし、金属配線層Ｍ９の配線層厚をそれぞれＴｃとした場合、これら配線層厚の関係を、次の式（１）で定義する。
Ｔａ＜Ｔｂ＜Ｔｃ …（１）
First, for the semiconductor substrate 1 on which the solenoid inductor 10 according to the present embodiment is formed, as shown in FIG. 3, the wiring layer thickness of the metal wiring layers M2 to M7 is set to Ta and the wiring layer thickness of the metal wiring layer M8. Is Tb and the wiring layer thickness of the metal wiring layer M9 is Tc, the relationship between the wiring layer thicknesses is defined by the following equation (1).
Ta <Tb <Tc (1)
本実施の形態にかかるソレノイドインダクタ１０は、金属配線層Ｍ２〜Ｍ９について上記式（１）のような配線層厚の関係を有する半導体基板１において、金属配線層Ｍ２〜Ｍ７の巻数をＮａとするとともに金属配線層Ｍ８の巻数をＮｂとし、金属配線層Ｍ９のインダクタ巻数をＮｃとした場合、少なくともＮｃがＮａより大きければよい。したがって、これら巻数の関係は、次の式（２）で表される。
Ｎａ＜Ｎｂ≦ＮｃまたはＮａ≦Ｎｂ＜Ｎｃ …（２）
In the solenoid inductor 10 according to the present embodiment, the number of turns of the metal wiring layers M2 to M7 is Na in the semiconductor substrate 1 having the relationship of the wiring layer thickness as expressed by the above formula (1) with respect to the metal wiring layers M2 to M9. When the number of turns of the metal wiring layer M8 is Nb and the number of turns of the inductor of the metal wiring layer M9 is Nc, at least Nc should be larger than Na. Therefore, the relationship between the numbers of turns is expressed by the following equation (2).
Na <Nb ≦ Nc or Na ≦ Nb <Nc (2)
したがって、各金属配線層Ｍ２〜Ｍ９の占有面積を一定とし、各インダクタＬ２〜Ｌ９内において配線幅を一定とした場合、インダクタＬ２〜Ｌ９の配線幅の関係は、次のようになる。すなわち、金属配線層Ｍ２〜Ｍ７の配線幅をＷａとするとともに金属配線層Ｍ８の配線幅をＷｂとし、金属配線層Ｍ９の配線幅をＷｃとした場合、これら配線幅の関係は、次の式（３）で表される。
Ｗａ＞Ｗｂ≧ＷｃまたはＷａ≧Ｗｂ＞Ｗｃ …（３）
Accordingly, when the area occupied by each of the metal wiring layers M2 to M9 is constant and the wiring width is constant in each of the inductors L2 to L9, the relationship between the wiring widths of the inductors L2 to L9 is as follows. That is, when the wiring width of the metal wiring layers M2 to M7 is set to Wa, the wiring width of the metal wiring layer M8 is set to Wb, and the wiring width of the metal wiring layer M9 is set to Wc, the relationship between these wiring widths is expressed by the following equation: It is represented by (3).
Wa> Wb ≧ Wc or Wa ≧ Wb> Wc (3)
図４は、第１の実施の形態にかかるソレノイドインダクタに関するインダクタンス値の周波数特性を示すグラフである。図５は、第１の実施の形態にかかるソレノイドインダクタに関するＱ値の周波数特性を示すグラフである。ここでは、信号周波数が２０ＧＨｚ以下の周波数範囲について、３次元電磁界解析ツールを用いたシミュレーションで得られた、本実施の形態にかかるソレノイドインダクタ１０の周波数特性（proposal）と従来のソレノイドインダクタの周波数特性（conventional）とが比較されている。 FIG. 4 is a graph showing frequency characteristics of inductance values related to the solenoid inductor according to the first embodiment. FIG. 5 is a graph showing the frequency characteristic of the Q value related to the solenoid inductor according to the first embodiment. Here, the frequency characteristic (proposal) of the solenoid inductor 10 according to the present embodiment and the frequency of the conventional solenoid inductor obtained by simulation using the three-dimensional electromagnetic field analysis tool in the frequency range where the signal frequency is 20 GHz or less. Comparison is made with conventional.
シミュレーションの条件としては、本実施の形態および従来とも、半導体基板として９層配線ＣＭＯＳプロセスパラメタを適用し、各インダクタの外径形状を２４μｍ四方の正方形形状とし、その内径形状を８μｍ四方の正方形形状とした。
この際、本実施の形態については、図３に示したように、金属配線層Ｍ９とその直下の金属配線層Ｍ８には、それぞれ螺旋形状をなす２巻きのプレーナ型のインダクタＬ９，Ｌ８がそれぞれ同心円状に形成され、金属配線層Ｍ２〜Ｍ７には、それぞれ螺旋形状をなす１巻きのプレーナ型のインダクタＬ２〜Ｌ７が、インダクタＬ９，Ｌ８と同心円状に形成された構造とした。
As the conditions for the simulation, in this embodiment and in the past, a nine-layer wiring CMOS process parameter is applied as a semiconductor substrate, the outer diameter shape of each inductor is a square shape of 24 μm square, and the inner diameter shape is a square shape of 8 μm square. It was.
At this time, in the present embodiment, as shown in FIG. 3, the metal wiring layer M9 and the metal wiring layer M8 immediately below the metal wiring layer M9 are respectively provided with two spiral planar inductors L9 and L8 each having a spiral shape. The metal wiring layers M2 to M7 are concentrically formed, and a single-turn planar type inductors L2 to L7 each having a spiral shape are formed concentrically with the inductors L9 and L8.
一方、従来技術については、前述の図１１で説明したように、各金属配線層Ｍ２〜Ｍ９のすべてに、配線層厚に依存せず一定の配線幅Ｗを有し、それぞれ螺旋形状をなす１巻きのプレーナ型のインダクタＬｘ２〜Ｌｘ９が、同心円状に形成された構造とした。この際、金属配線層Ｍ２〜Ｍ７の配線層厚をＴａとするとともに金属配線層Ｍ８の配線層厚をＴｂとし、金属配線層Ｍ９の配線層厚をそれぞれＴｃと、これら配線層厚の関係を、前述した式（１）と同様に定義した。 On the other hand, in the conventional technique, as described with reference to FIG. 11 described above, all of the metal wiring layers M2 to M9 have a constant wiring width W regardless of the wiring layer thickness, and each have a spiral shape. The winding planar type inductors Lx2 to Lx9 are formed in a concentric shape. At this time, the wiring layer thickness of the metal wiring layers M2 to M7 is Ta, the wiring layer thickness of the metal wiring layer M8 is Tb, the wiring layer thickness of the metal wiring layer M9 is Tc, and the relationship between these wiring layer thicknesses. , Defined in the same manner as the above-described formula (1).
これら図４および図５では、解析を行った２０ＧＨｚ以下の全周波数範囲において、本実施の形態にかかるソレノイドインダクタ１０の周波数特性（proposal）が、従来技術より高いインダクタンス値およびＱ値を示している。したがって、本実施の形態にかかるソレノイドインダクタ１０によれば、インダクタの実装効率を高くでき、一定の占有面積で、より高いインダクタンス値、より高いＱ値が得られることが分かる。 4 and 5, the frequency characteristic (proposal) of the solenoid inductor 10 according to the present embodiment shows an inductance value and a Q value that are higher than those of the prior art in the entire frequency range of 20 GHz or less that is analyzed. . Therefore, according to the solenoid inductor 10 concerning this Embodiment, the mounting efficiency of an inductor can be made high, and it turns out that a higher inductance value and a higher Q value are obtained with a fixed occupation area.
［第１の実施の形態の効果］
このように、本実施の形態は、各金属配線層に形成された螺旋形状をなすプレーナ型のインダクタとして、各金属配線層のうち配線層厚がＴａからなる第１の金属配線層に形成されて巻数がＮａの第１のインダクタと、各金属配線層のうち配線層厚がＴａより大きいＴｃからなる第２の金属配線層に形成されて巻数がＮａより大きいＮｃの第２のインダクタとを備えたものである。
[Effect of the first embodiment]
As described above, the present embodiment is formed as a spiral-shaped planar inductor formed in each metal wiring layer on the first metal wiring layer having a wiring layer thickness of Ta among the metal wiring layers. A first inductor having a turn number of Na and a second inductor having an Nc number of turns greater than Na formed on a second metal wiring layer made of Tc having a wiring layer thickness greater than Ta among the metal wiring layers. It is provided.
これにより、各金属配線層のうち、配線層厚（Ｔａ）が小さく許容電流量に余裕が少ない金属配線層と比較して、配線層厚（Ｔｃ）が大きく許容電流量に余裕がある金属配線層に、より多くの巻数のインダクタンス値が形成される。このため、各金属配線層に同一巻数のインダクタを形成する場合と比較して、全体として、インダクタンス値の巻数を増やすことができる。したがって、インダクタの実装効率を高くでき、一定の占有面積で、より高いインダクタンス値や高いＱ値を得ることが可能となる。 As a result, among the metal wiring layers, the metal wiring layer has a large wiring layer thickness (Tc) and a sufficient allowable current amount compared to a metal wiring layer having a small wiring layer thickness (Ta) and a small allowable current amount. An inductance value with more turns is formed in the layer. For this reason, compared with the case where the inductor of the same number of turns is formed in each metal wiring layer, the number of turns of the inductance value can be increased as a whole. Therefore, the mounting efficiency of the inductor can be increased, and a higher inductance value and a higher Q value can be obtained with a constant occupation area.
また、本実施の形態では、金属配線層Ｍ８のインダクタＬ８の巻数Ｎｂを、金属配線層Ｍ９のインダクタＬ９の巻数Ｎａと等しくした場合を例として説明したが、これに限定されるものではなく、金属配線層Ｍ２〜Ｍ７のインダクタＬ２〜Ｌ７の巻数Ｎａと等しくしてもよい。 In the present embodiment, the case where the number of turns Nb of the inductor L8 of the metal wiring layer M8 is made equal to the number of turns Na of the inductor L9 of the metal wiring layer M9 has been described as an example, but the present invention is not limited to this. It may be equal to the number of turns Na of the inductors L2 to L7 of the metal wiring layers M2 to M7.
［第２の実施の形態］
次に、図６を参照して、本発明の第２の実施の形態にかかるソレノイドインダクタ１０について説明する。図６は、第２の実施の形態にかかるソレノイドインダクタの構成を示す断面図であり、図３と同様の位置における断面を示している。
[Second Embodiment]
Next, with reference to FIG. 6, the solenoid inductor 10 concerning the 2nd Embodiment of this invention is demonstrated. FIG. 6 is a cross-sectional view showing the configuration of the solenoid inductor according to the second embodiment, and shows a cross-section at the same position as in FIG.
オンチップのソレノイドインダクタ１０においては、一定の占有面積でインダクタンス値やＱ値よりも許容電流値を増やしたいという需要も存在する。しかし、第１の実施の形態によれば、半導体基板１の各金属配線層Ｍ２〜Ｍ９において、ソレノイドインダクタ１０全体の許容電流値が、配線層厚が最小の金属配線層Ｍ２〜Ｍ７の許容電流値に律速されてしまうことになり、配線層厚の開きが大きい場合、より顕著となる。 In the on-chip solenoid inductor 10, there is a demand for increasing the allowable current value over the inductance value and the Q value in a fixed occupation area. However, according to the first embodiment, in each of the metal wiring layers M2 to M9 of the semiconductor substrate 1, the allowable current value of the entire solenoid inductor 10 is the allowable current of the metal wiring layers M2 to M7 having the smallest wiring layer thickness. If the opening of the wiring layer thickness is large, it becomes more remarkable.
本実施の形態は、第１の実施の形態において、配線層厚（Ｔａ）が小さく許容電流量に余裕が少ない金属配線層の第１のインダクタを、層間接続された複数の金属配線層にわたって形成するようにしたものである。 In this embodiment, in the first embodiment, the first inductor of the metal wiring layer having a small wiring layer thickness (Ta) and a small allowable current amount is formed across a plurality of metal wiring layers connected in layers. It is what you do.
すなわち、第１の実施の形態では、図３に示したように、金属配線層Ｍ２〜Ｍ７のそれぞれに巻数Ｎａ＝１のインダクタＬ２〜Ｌ７が形成されている。したがって、金属配線層Ｍ８−Ｍ９の許容電流値が大きくても、ソレノイドインダクタ１０全体の許容電流値は、これらインダクタＬ２〜Ｌ７の許容電流値に制限されることになる。 That is, in the first embodiment, as shown in FIG. 3, the inductors L2 to L7 having the number of turns Na = 1 are formed in the metal wiring layers M2 to M7, respectively. Therefore, even if the allowable current value of the metal wiring layers M8 to M9 is large, the allowable current value of the entire solenoid inductor 10 is limited to the allowable current values of the inductors L2 to L7.
これに対して、本実施の形態では、図６に示すように、金属配線層Ｍ２〜Ｍ７のうち、金属配線層Ｍ２−Ｍ３を、ビアホールなどのコンタクトを介してそれぞれ層間接続することにより複合された金属配線層Ｍａ１を形成し、これら金属配線層Ｍ２−Ｍ３にわたって、インダクタＬａ１を形成したものである。金属配線層Ｍ４−Ｍ５，Ｍ６−Ｍ７についても同様にして層間接続することにより金属配線層Ｍａ２，Ｍａ３を形成し、そこにインダクタＬａ２，Ｌａ３を形成したものである。 On the other hand, in the present embodiment, as shown in FIG. 6, among the metal wiring layers M2 to M7, the metal wiring layers M2 to M3 are combined by interlayer connection via contacts such as via holes. The metal wiring layer Ma1 is formed, and the inductor La1 is formed over the metal wiring layers M2-M3. Similarly, the metal wiring layers M4-M5 and M6-M7 are formed by connecting the layers to form the metal wiring layers Ma2 and Ma3, and the inductors La2 and La3 are formed therein.
これにより、元のインダクタＬ２−Ｌ３，Ｌ４−Ｌ５，Ｌ６−Ｌ７がそれぞれ層間接続されたものとなり、それぞれの巻線を構成する配線の断面積が２倍に増えるため、許容電流値も２倍に増加する。この際、金属配線層Ｍ２〜Ｍ７における巻数が減るものの、金属配線層Ｍ８−Ｍ９で巻数を増やすことができ、巻数削減によるインダクタンス値やＱ値の低減を抑制できる。 As a result, the original inductors L2-L3, L4-L5, L6-L7 are connected to each other, and the cross-sectional area of the wiring constituting each winding is doubled, so the allowable current value is also doubled. To increase. At this time, although the number of turns in the metal wiring layers M2 to M7 is reduced, the number of turns can be increased in the metal wiring layers M8 to M9, and a reduction in inductance value and Q value due to the reduction in the number of turns can be suppressed.
［第３の実施の形態］
次に、図７を参照して、本発明の第３の実施の形態にかかるソレノイドインダクタ１０について説明する。図７は、第３の実施の形態にかかるソレノイドインダクタの構成を示す断面図であり、図３と同様の位置における断面を示している。
[Third Embodiment]
Next, a solenoid inductor 10 according to a third embodiment of the present invention will be described with reference to FIG. FIG. 7 is a cross-sectional view showing the configuration of the solenoid inductor according to the third embodiment, and shows a cross-section at the same position as in FIG.
本実施の形態は、第２の実施の形態において、各インダクタＬａ１−Ｌａ３，Ｌ８，Ｌ９の巻数を調整することにより、これらインダクタ間における巻線の配線断面積が等しくなるようにしたものである。 In this embodiment, in the second embodiment, by adjusting the number of turns of each of the inductors La1-La3, L8, and L9, the wiring cross-sectional areas of the windings between these inductors are made equal. .
前述した図６の例では、金属配線層Ｍ２〜Ｍ７を２層ずつ層間接続したので、インダクタＬａ１−Ｌａ３とインダクタＬ８の巻線の配線断面積がほぼ等しくなっているが、配線層厚が最も大きい金属配線層Ｍ９のインダクタＬ９の巻線の配線断面積は、大きいままである。 In the example of FIG. 6 described above, since the metal wiring layers M2 to M7 are interconnected by two layers, the wiring cross-sectional areas of the windings of the inductors La1-La3 and the inductor L8 are substantially equal, but the wiring layer thickness is the largest. The wiring cross-sectional area of the winding of the inductor L9 of the large metal wiring layer M9 remains large.
本実施の形態にかかる図７では、このインダクタＬ９の巻数Ｎｃ＝４としたので、この巻線の配線幅が小さくなって、インダクタＬａ１−Ｌａ３およびインダクタＬ８の巻線の配線断面積Ｓａ，Ｓｂと、インダクタＬ９の巻線の配線断面積Ｓｃとがほぼ等しくなっている。
これにより、各インダクタＬａ１−Ｌａ３，Ｌ８，Ｌ９において必要となる許容電流値を確保しつつ、全体として最大の巻数を得ることができ、一定の許容電流値下において、インダクタの実装効率を最大化することができる。
In FIG. 7 according to the present embodiment, since the number of turns Nc of the inductor L9 is set to 4, the wiring width of the windings is reduced, and the wiring cross-sectional areas Sa and Sb of the windings of the inductors La1-La3 and the inductor L8 are reduced. And the wiring cross-sectional area Sc of the winding of the inductor L9 is substantially equal.
As a result, the maximum number of turns can be obtained as a whole while ensuring the allowable current value required for each of the inductors La1-La3, L8, L9, and the inductor mounting efficiency is maximized under a constant allowable current value. can do.
なお、半導体プロセスでは一般的に、配線層の厚みは決まった値であり、配線層厚が大きな配線層では、マスクエッジのぼけやサイドエッチングの影響などの理由で、微細な配線幅の形成に限界があり、配線断面積を等しくすることができない場合もある。そのため、図７のように、単純に上下層の同形状配線をビアで接続したり、単相配線を複数巻にしたりするだけでは、許容電流量を等しくすることが難しい場合がある。 In general, the thickness of the wiring layer is a fixed value in a semiconductor process, and in the case of a wiring layer having a large wiring layer thickness, it is necessary to form a fine wiring width due to mask edge blurring or side etching effects. There is a limit, and there are cases where the wiring cross-sectional areas cannot be made equal. For this reason, as shown in FIG. 7, it may be difficult to equalize the allowable current amounts simply by connecting the same-shaped wirings in the upper and lower layers with vias or by forming a plurality of single-phase wirings.
このような場合には、金属配線層の一部を、その直上または直下に位置する隣接金属配線層の全部または一部と層間接続することにより、第１のインダクタを形成してもよい。なお、金属配線層の全部を隣接金属配線層の全部と層間接続したものが、前述した第２の実施の形態に相当する。 In such a case, the first inductor may be formed by interlayer connection of a part of the metal wiring layer to all or a part of the adjacent metal wiring layer located immediately above or directly below the metal wiring layer. Note that a structure in which all of the metal wiring layers are connected to all of the adjacent metal wiring layers by interlayer connection corresponds to the second embodiment described above.
図８は、第３の実施の形態にかかるソレノイドインダクタの他の構成例を示す断面図である。ここでは、金属配線層Ｍ３，Ｍ５に電気的に独立した２つの配線をそれぞれ形成し、金属配線層Ｍ３の一方の配線を金属配線層Ｍ２と層間接続してインダクタＬａ１を形成し、金属配線層Ｍ５の一方の配線を金属配線層Ｍ６と層間接続してインダクタＬａ３を形成し、金属配線層Ｍ３の他方の配線および金属配線層Ｍ５の他方の配線を金属配線層Ｍ４と層間接続してインダクタＬａ２を形成している。 FIG. 8 is a cross-sectional view illustrating another configuration example of the solenoid inductor according to the third embodiment. Here, two electrically independent wirings are formed in the metal wiring layers M3 and M5, respectively, and one wiring of the metal wiring layer M3 is connected to the metal wiring layer M2 to form an inductor La1. An inductor La3 is formed by interlayer connection of one wiring of M5 to the metal wiring layer M6, and an inductor La2 is formed by interlayer connection of the other wiring of the metal wiring layer M3 and the other wiring of the metal wiring layer M5 to the metal wiring layer M4. Is forming.
また、図８では、金属配線層Ｍ８に電気的に独立した２つの配線を形成し、金属配線層Ｍ８の一方の配線を金属配線層Ｍ７と層間接続してインダクタＬｂ１を形成し、金属配線層Ｍ８の他方の配線により単独でインダクタＬｂ２を形成している。
これにより、インダクタＬ９の配線幅をさらに小さくできない場合でも、その他のインダクタの断面積が調整されて、各インダクタＬａ１−Ｌａ３、Ｌｂ１−Ｌｂ２、Ｓ９の巻線の配線断面積Ｓａ１−Ｓａ３、Ｓｂ１−Ｓｂ２、Ｓｃをほぼ等しくすることができ、結果として各インダクタの許容電流量を近づけることが可能となる。
In FIG. 8, two electrically independent wirings are formed in the metal wiring layer M8, and one wiring of the metal wiring layer M8 is connected to the metal wiring layer M7 to form an inductor Lb1. The inductor Lb2 is formed solely by the other wiring of M8.
Thereby, even when the wiring width of the inductor L9 cannot be further reduced, the sectional areas of the other inductors are adjusted, and the wiring sectional areas Sa1-Sa3, Sb1- of the windings of the inductors La1-La3, Lb1-Lb2, S9 are adjusted. Sb2 and Sc can be made substantially equal, and as a result, the allowable current amount of each inductor can be made closer.
［実施の形態の拡張］
以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をすることができる。また、各実施形態については、矛盾しない範囲で任意に組み合わせて実施することができる。
[Extended embodiment]
The present invention has been described above with reference to the embodiments, but the present invention is not limited to the above embodiments. Various changes that can be understood by those skilled in the art can be made to the configuration and details of the present invention within the scope of the present invention. In addition, each embodiment can be implemented in any combination within a consistent range.
１…半導体基板、１０…ソレノイドインダクタ、Ｍ２〜Ｍ９，Ｍａ１，Ｍａ２，Ｍａ３…金属配線層、Ｌ２〜Ｌ９，Ｌａ１，Ｌａ２，Ｌａ３，Ｌｂ１，Ｌｂ２…インダクタ、Ｔａ，Ｔｂ，Ｔｃ…配線層厚、Ｎａ，Ｎｂ，Ｎｃ…巻数、Ｗａ，Ｗｂ，Ｗｃ…配線幅、Ｓａ，Ｓｂ，Ｓｃ，Ｓａ１，Ｓａ２，Ｓｂ１，Ｓｂ２，Ｓｃ…配線断面積。 DESCRIPTION OF SYMBOLS 1 ... Semiconductor substrate, 10 ... Solenoid inductor, M2-M9, Ma1, Ma2, Ma3 ... Metal wiring layer, L2-L9, La1, La2, La3, Lb1, Lb2 ... Inductor, Ta, Tb, Tc ... Wiring layer thickness, Na, Nb, Nc ... number of turns, Wa, Wb, Wc ... wiring width, Sa, Sb, Sc, Sa1, Sa2, Sb1, Sb2, Sc ... wiring cross-sectional area.
Claims (2)
前記各金属配線層のうち配線層厚がＴａからなる第１の金属配線層に形成されて巻数がＮａの第１のインダクタと、
前記各金属配線層のうち配線層厚がＴａより大きいＴｃからなる第２の金属配線層に形成されて巻数がＮａより大きいＮｃの第２のインダクタとを備え、
前記第１および第２のインダクタは、当該インダクタンス値を構成する巻線部の配線断面積として、互いにほぼ等しい断面積をそれぞれ有している
ことを特徴とするソレノイドインダクタ。 Spiral planar inductors are concentrically formed on a plurality of metal wiring layers stacked via an insulating layer on a semiconductor substrate, and the inductors are connected in series by connecting the end portions of the inductors in layers. An on-chip solenoid inductor,
A first inductor having a number of turns of Na formed on a first metal wiring layer having a wiring layer thickness of Ta among the metal wiring layers;
A second inductor of Nc having a number of turns greater than Na and formed in a second metal wiring layer of Tc having a wiring layer thickness greater than Ta among the metal wiring layers ;
The first and second inductors each have a substantially equal cross-sectional area as a wiring cross-sectional area of a winding portion constituting the inductance value .
前記第１のインダクタは、前記第１の金属配線層の全部またはその一部が、当該第１の金属配線層の直上または直下に位置する前記金属配線層の全部またはその一部と層間接続されてなることを特徴とするソレノイドインダクタ。 The solenoid inductor according to claim 1,
In the first inductor, all or a part of the first metal wiring layer is interlayer-connected to all or a part of the metal wiring layer located immediately above or immediately below the first metal wiring layer. A solenoid inductor characterized by comprising
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