JP6318668B2 - Semiconductor device - Google Patents
Semiconductor device Download PDFInfo
- Publication number
- JP6318668B2 JP6318668B2 JP2014023508A JP2014023508A JP6318668B2 JP 6318668 B2 JP6318668 B2 JP 6318668B2 JP 2014023508 A JP2014023508 A JP 2014023508A JP 2014023508 A JP2014023508 A JP 2014023508A JP 6318668 B2 JP6318668 B2 JP 6318668B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- semiconductor element
- semiconductor device
- cooler
- disposed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
- Inverter Devices (AREA)
Description
この発明は、冷却器を備える半導体装置に関する。 The present invention relates to a semiconductor device including a cooler.
半導体装置として、インバータに形成される上下アームを別々に封止した半導体モジュールを一列に並べて配置した半導体装置が開示されている（特許文献１参照）。 As a semiconductor device, a semiconductor device is disclosed in which semiconductor modules in which upper and lower arms formed in an inverter are separately sealed are arranged in a row (see Patent Document 1).
前述した半導体装置では、複数の半導体モジュールを、冷却器内に形成された通路の流通方向に向かって並べて配置した場合には、半導体モジュールの各々に形成された半導体素子が、冷却器内の通路上に一列に配置されることになる。 In the semiconductor device described above, when a plurality of semiconductor modules are arranged side by side in the flow direction of the passage formed in the cooler, the semiconductor elements formed in each of the semiconductor modules are connected to the passage in the cooler. It will be arranged in a row on top.
このような場合には、冷却器内の通路を流れる冷却水の温度は、通路の上流側から下流側にかけて上昇していくので、冷却器の上流側に位置する半導体素子と、下流側に位置する半導体素子との間の温度差が大きくなってしまうという問題がある。 In such a case, since the temperature of the cooling water flowing through the passage in the cooler rises from the upstream side to the downstream side of the passage, the semiconductor element located on the upstream side of the cooler and the downstream side There is a problem that the temperature difference between the semiconductor device and the semiconductor element to be increased becomes large.
本発明は、このような問題点に着目してなされた。本発明の目的は、冷却器に並べられた半導体モジュールに形成される半導体素子間の温度差を小さくすることにある。 The present invention has been made paying attention to such problems. An object of the present invention is to reduce a temperature difference between semiconductor elements formed in semiconductor modules arranged in a cooler.
本発明は以下のような解決手段によって前記課題を解決する。 The present invention solves the above problems by the following means.
本発明による半導体装置のひとつの態様は、半導体素子を冷却するための流体を通す複数の通路又は複数の凸部が形成された冷却器と、冷却器に設けられ、半導体素子が形成される複数の半導体モジュールとを含む。複数の半導体モジュールは、冷却器に形成された通路又は凸部の延在方向に向かって並べて配置される。そして半導体モジュールの各々に形成される半導体素子のうち、少なくともひとつの半導体素子は、他の半導体素子が配置される通路とは異なる通路、又は、他の半導体素子が配置される凸部とは異なる凸部に配置されることを特徴とする。 One aspect of the semiconductor device according to the present invention includes a cooler in which a plurality of passages or a plurality of protrusions for passing a fluid for cooling a semiconductor element are formed, and a plurality of semiconductor elements formed in the cooler. And a semiconductor module. The plurality of semiconductor modules are arranged side by side in the extending direction of the passages or protrusions formed in the cooler. And among the semiconductor elements formed in each of the semiconductor modules, at least one semiconductor element is different from a path where other semiconductor elements are arranged or a convex part where other semiconductor elements are arranged. It arrange | positions at a convex part, It is characterized by the above-mentioned.
この態様によれば、少なくともひとつの半導体素子が、他の半導体素子とは異なる冷却器の通路に配置されるので、同一の通路に対して半導体素子の各々を配列した場合に比べて、冷却器を流れる流体の温度が上昇するのを抑制できる。したがって、冷却器の上流側に位置する半導体素子と、冷却器の下流側に位置する半導体素子との間の温度差を小さくすることができる。 According to this aspect, since at least one semiconductor element is arranged in a passage of a cooler different from other semiconductor elements, the cooler is compared with a case where each of the semiconductor elements is arranged in the same passage. It can suppress that the temperature of the fluid which flows through rises. Therefore, the temperature difference between the semiconductor element located on the upstream side of the cooler and the semiconductor element located on the downstream side of the cooler can be reduced.
以下、添付された図面を参照しながら本発明の実施形態について説明する。 Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.
（第１実施形態）
図１は、本発明の第１実施形態における半導体装置１００のレイアウトを示す図である。図２は、図１に示された点線II−IIにおける半導体装置１００の断面を示す図である。図３は、図１に示された点線III−IIIにおける半導体装置１００の断面を示す図である。
(First embodiment)
FIG. 1 is a diagram showing a layout of the
半導体装置１００は、本実施形態では、直流電源から供給される直流電流を、電動モータへ出力される交流電流に変換するインバータ装置である。このインバータ装置は、３相の交流電力によって駆動する電動モータに用いられる３相インバータである。図１では、インバータ装置を構成する３相の上下アームのうち、１相分の上下アームが示されている。
In the present embodiment, the
半導体装置１００は、冷却器１０と、半導体モジュール１１０と、半導体モジュール１２０と、を含む。
The
図１に示すように、半導体モジュール１１０と半導体モジュール１２０とが冷却器１０に一列に並べて設けられる。
As shown in FIG. 1, the
本実施形態では、半導体モジュール１１０及び１２０は、インバータ回路を構成する上アーム及び下アームのうち一方のアームとして基板上に形成される。半導体モジュール１１０が上アームとして用いられ、半導体モジュール１２０は、下アームとして用いられる。半導体モジュール１１０及び１２０は、いわゆる１ｉｎ１（ワンインワン）モジュールである。
In the present embodiment, the
半導体モジュール１１０及び１２０は、半導体素子１と、電極２と、ドレイン端子３と、ソース端子４と、絶縁基板５と、電極６と、樹脂７とを有する。
The
図２に示すように、半導体モジュール１１０では、電極６Ａの表面に絶縁基板５Ａが形成される。絶縁基板５Ａの表面に電極２Ａが形成される。そして電極２Ａの表面には、半導体素子１として、第１半導体素子１１１及び第２半導体素子１１２が形成される。
As shown in FIG. 2, in the
第１半導体素子１１１及び第２半導体素子１１２は、インバータ回路を構成するパワーデバイスである。
The
第１半導体素子１１１は、半導体モジュール１１０内の上側に位置する半導体素子である。第１半導体素子１１１としては、炭化ケイ素（ＳｉＣ）からなる電界効果トランジスタ（ＭＯＳＦＥＴ：Metal-Oxide-Semiconductor Field-Effect Transistor）が形成される。第１半導体素子１１１は、例えばＩＧＢＴ（Insulated Gate Bipolar Transistor）により実現される。
The
第１半導体素子１１１では、裏面に形成されたドレイン部が、電極２Ａを介してドレイン端子３Ａと電気的に接続されるとともに、表面に形成されたソース部が、不図示のはんだ接合によってソース端子４Ａと電気的に接続される。はんだ接合には、ワイヤボンディングやクリップなどの手法が用いられる。
In the
第２半導体素子１１２は、半導体モジュール１００内の下側に位置する半導体素子である。第２半導体素子１１２としては、環流動作を実現するための整流ダイオードが形成される。第２半導体素子１１２は、ＭＯＳＦＥＴのドレイン部からソース部へ電流が流れる方向に対して整流ダイオードの順方向が逆向きとなるように第１半導体素子１１１に接続される。第２半導体素子１１２は、例えば、ＰＮダイオードや、ＦＷＤ（Free Wheeling Diode）ダイオードなどにより実現される。
The
第２半導体素子１１２では、裏面に形成されたカソード部が、電極２Ａを介してドレイン端子３Ａと電気的に接続されるとともに、表面に形成されたアノード部が、はんだ接合によってソース端子４Ａと電気的に接続される。はんだ接合としては、ワイヤボンディングやクリップなどの手法が用いられる。
In the
電極２Ａには、第１半導体素子１１１のドレイン部、及び、第２半導体素子１１２のカソード部がそれぞれ接続される。電極２Ａは、例えばアルミニウムによって形成される。
The drain portion of the
ドレイン端子３Ａには、電極２Ａが接続されるとともに、不図示の直流電源が接続される。直流電源は、例えば、リチウムイオンバッテリにより実現される。
The
ソース端子４Ａには、第１半導体素子１１１のソース部、及び第２半導体素子１１２のアノード部がそれぞれ接続される。またソース端子４Ａは、電極２Ａから絶縁された状態である。
The
絶縁基板５Ａは、第１半導体素子１１１及び第２半導体素子１１２を冷却器１０と絶縁するために設けられる。絶縁基板５Ａは、例えば、窒化アルミニウムや、窒化珪素、アルミナなどによって形成される。なお、絶縁基板５Ａの代わりに樹脂などで形成された絶縁シートを用いてもよい。絶縁シートと電極２Ａとは、蝋付けや圧着などによって接合される。
The insulating substrate 5 </ b> A is provided to insulate the
電極６Ａは、絶縁基板や絶縁シートなどを用いて冷却器１０から絶縁される。電極６Ａを冷却器１０に接続する手法としては、はんだや蝋材などを用いて直接的に接合する手法や、グリースなどを用いて間接的に接合する手法が用いられる。電極６Ａは、例えばアルミニウムなどによって形成される。
The
樹脂７Ａは、第１半導体素子１１１、第２半導体素子１１２、電極２Ａ、ドレイン端子３Ａ、ソース端子４Ａ、絶縁基板５Ａ、及び電極６Ａを封止するために形成される。
The
このように、上アームとして用いられる半導体モジュール１１０には、第１半導体素子１１１及び第２半導体素子１１２が形成される。そして半導体モジュール１１０は樹脂７Ａによって封止される。これにより、炭化ケイ素で形成された第１半導体素子１１１及び第２半導体素子１１２や、実装に使用されるはんだ部材などにおいて生じる熱歪みを緩和することができる。
As described above, the
また、図１に示すように、半導体モジュール１２０は、半導体モジュール１１０と同一構造であり、半導体素子１の配列方向において半導体モジュール１１０に対して上下を反転させて配置される。
As shown in FIG. 1, the
図３に示すように、半導体モジュール１２０では、電極６Ｂの表面に絶縁基板５Ｂが形成される。絶縁基板５Ｂの表面に電極２Ｂが形成される。そして電極２Ｂの表面には、半導体素子１として、第１半導体素子１２１及び第２半導体素子１２２が形成される。
As shown in FIG. 3, in the
第１半導体素子１２１は、半導体モジュール１２０内の上側に形成される半導体素子である。第１半導体素子１２１としては、図１に示した第２半導体素子１１２と同じ整流ダイオードが形成される。
The
第１半導体素子１２１では、裏面に形成されたドレイン部が、電極２Ｂを介してドレイン端子３Ｂと電気的に接続されるとともに、表面に形成されたソース部が、はんだ接合によってソース端子４Ｂと電気的に接続される。
In the
第２半導体素子１２２は、半導体モジュール１２０内の下側に形成される半導体素子である。第２半導体素子１２２としては、図２に示した第１半導体素子１１１と同じ電界効果トランジスタが形成される。
The
第２半導体素子１２２では、裏面に形成せれたカソード部が、電極２Ｂを介してドレイン端子３Ｂと電気的に接続されるとともに、表面に形成されたアノード部が、はんだ接合によってソース端子４Ａと電気的に接続される。
In the
電極２Ｂには、第１半導体素子１２１のドレイン部、及び、第２半導体素子１２２のカソード部がそれぞれ接続される。電極２Ｂは、例えばアルミニウムにより形成される。
The drain portion of the
ドレイン端子３Ｂには、電極２Ｂが接続されるとともに、半導体モジュール１１０のソース端子４Ａが接続される。
The
ソース端子４Ｂには、第１半導体素子１２１のソース部、及び第２半導体素子１２２のアノード部がそれぞれ接続される。またソース端子４Ｂは、電極２Ｂから絶縁された状態であり、接地される。
The
絶縁基板５Ｂは、第１半導体素子１２１及び第２半導体素子１２２を冷却器１０と絶縁するために設けられる。絶縁基板５Ｂは、例えば窒化アルミニウムや、窒化珪素、アルミナなどによって形成される。
The insulating substrate 5 </ b> B is provided to insulate the
電極６Ｂは、絶縁基板や絶縁シートなどを用いて冷却器１０から絶縁される。電極６Ｂを冷却器１０と接続する手法としては、はんだや蝋材などを用いて直接的に接合する手法や、グリースなどを用いて間接的に接合する手法が用いられる。
The
樹脂７Ｂは、第１半導体素子１２１、第２半導体素子１２２、電極２Ｂ、ドレイン端子３Ｂ、ソース端子４Ｂ、絶縁基板５Ｂ、及び電極６Ｂを封止するために形成される。
The
このように、下アームとして用いられる半導体モジュール１２０には、第１半導体素子１２１及び第２半導体素子１２２が形成される。そして半導体モジュール１２０は樹脂７Ｂによって封止される。
Thus, the
また、１ｉｎ１の半導体モジュール１１０及び１２０を用いることにより、半導体装置１００の構造がシンプルになると共に、半導体モジュール１１０と半導体モジュール１２０との距離を容易に変更できるので半導体装置１００についての設計の自由度が向上する。
Further, by using the 1 in 1
半導体装置１００では、半導体モジュール１１０のソース端子４Ａと半導体モジュール１２０のドレイン端子３Ａとを接続した上下アームを３つ並べて一列に配置することに、３相インバータが構成される。
In the
図２及び図３に示すように、半導体モジュール１１０及び１２０の下には冷却器１０が配置される。この冷却器１０によって、第１半導体素子１１１及び１２１に発生する熱と、第２半導体素子１１２及び１２２に発生する熱とを冷やすことができる。
As shown in FIGS. 2 and 3, the cooler 10 is disposed under the
冷却器１０の内部には、第１半導体素子１１１及び１２１と、第２半導体素子１１２及び１２２とを冷却するための流体を通す複数の通路（流路）が形成される。流体としては、例えば、水やＬＬＣ（Long Life Coolant）などの冷却水が用いられる。なお、空気を用いてもよい。
A plurality of passages (flow paths) through which a fluid for cooling the
冷却器１０に形成される内部通路は、多穴管であり、例えばアルミニウムなどの金属部材を押し出して製造される。金属部材が押し出されて開いた穴の部分が通路となる。 The internal passage formed in the cooler 10 is a multi-hole tube, and is manufactured by extruding a metal member such as aluminum. The portion of the hole opened by the extrusion of the metal member becomes a passage.
本実施形態では、半導体素子１の配列方向において上から、第１の内部通路１１、第２の内部通路１２、第３の内部通路１３及び第４の内部通路１４が、半導体モジュール１１０及び１２０の面方向に並べて冷却器１０に形成される。
In the present embodiment, the first
冷却器１０に形成される内部通路１１〜１４の入口には、不図示の接続通路を介して冷却水を送る冷却ポンプが接続される。
A cooling pump for sending cooling water is connected to the inlets of the
冷却器１０に関して、部通路１１〜１４の幅を狭くするほど、冷却水の圧力損失が大きくなり、内部通路１１〜１４を流れる冷却水の流速を大きくすることができる。このため、内部通路１１〜１４の幅を狭くすることが望ましい。内部通路１１〜１４の幅を狭くすることにより、冷却性能の高い冷却ポンプを用いることなく、半導体モジュール１１０及び１２０に対する冷却性能を高めることができる。
With respect to the cooler 10, the pressure loss of the cooling water increases as the width of the
また、冷却器１０の厚みを薄くすることによっても、冷却水の圧力損失が大きくなり、内部通路１１〜１４を流れる冷却水の流速を大きくすることができる。
Further, by reducing the thickness of the cooler 10, the pressure loss of the cooling water increases, and the flow rate of the cooling water flowing through the
このように、内部通路１１〜１４は、ピンフィンや、四角フィンなどの冷却フィンに比べて、冷却器１０の厚みや幅などの微細な加工をしやすいので、加工やシーリングに要するコストを抑えることができる。
As described above, the
図１に点線で示したように、内部通路１１、内部通路１２、内部通路１３及び内部通路１４は、それぞれ同一平面上において交わらず真っ直ぐに形成される。すなわち互いに平行に形成される。なお、平面方向において通路が波打つように、内部通路１１、内部通路１２、内部通路１３及び内部通路１４を形成してもよい。
As shown by the dotted lines in FIG. 1, the
そして、内部通路１１、内部通路１２、内部通路１３及び内部通路１４には、半導体モジュール１１０（右）から半導体モジュール１２０（左）に向かって冷却水が流れる。
Then, cooling water flows through the
なお、冷却水を半導体モジュール１２０から半導体モジュール１１０に向かって流すようにしてもよい。また、内部通路１１及び内部通路１３を流れる冷却水の流通方向と、内部通路１２及び内部通路１４を流れる冷却水の流通方向とが逆向きとなるようにしてもよい。あるいは、内部通路１１から冷却水を内部通路１２に折り返し、内部通路１３から冷却水を内部通路１４に折り返すようにしてもよい。
Note that the cooling water may flow from the
また、内部通路１１、内部通路１２、内部通路１３及び内部通路１４の流通方向、すなわち延在方向に対して直交するように、半導体モジュール１１０が配置される。すなわち、半導体モジュール１１０は、第１半導体素子１１１と第２半導体素子１１２との配列方向に対して、内部通路１１、内部通路１２、内部通路１３及び内部通路１４の延在方向が直交するように配置される。
Further, the
同様に半導体モジュール１２０は、第１半導体素子１２１と第２半導体素子１２２との配列方向に対して、内部通路１１、内部通路１２、内部通路１３及び内部通路１４の流通方向が直交するように配置される。
Similarly, the
また、半導体モジュール１１０に形成される第１半導体素子１１１は、他の第１半導体素子１２１が配置される内部通路１２とは異なる内部通路１１に配置される。そして、第２半導体素子１１２は、他の第２半導体素子１２２が配置される内部通路１４とは異なり、かつ、第１半導体素子１１１及び第１半導体素子１２１が配置される内部通路１１及び１２とも異なる内部通路１３に配置される。
Further, the
すなわち、半導体モジュール１１０に形成される第１半導体素子１１１及び第２半導体素子１１２と、半導体モジュール１２０に形成される第１半導体素子１２１及び第２半導体素子１２２とは、内部通路１１〜１４のうち、互いに異なる内部通路に配置される。
That is, the
これにより、同一通路に複数の半導体素子が配置される場合に比べて、内部通路１１〜１４の各々に流れる冷却水の温度上昇が抑制されるので、半導体モジュール１１０及び１２０に形成された半導体素子間の温度差を小さくすることができる。例えば、第１半導体素子１１１と第１半導体素子１２１との温度差や、第２半導体素子１１２と第２半導体素子１２２との温度差などを小さくすることができる。
Thereby, compared with the case where a plurality of semiconductor elements are arranged in the same passage, the temperature rise of the cooling water flowing in each of the
また、半導体モジュール１１０に形成される第１半導体素子１１１及び第２半導体素子１１２と、半導体モジュール１２０に形成される第１半導体素子１２１及び第２半導体素子１２２は、内部通路１１〜１４の流通方向に対して直交するように形成される。
Further, the
これにより、半導体モジュール１１０及び１２０の幅を狭めることができるので、半導体装置１００の集積密度を高めることができる。したがって、半導体装置１００の集積密度を高くしつつ、半導体素子１の温度上昇を抑制することができる。
Thereby, since the width | variety of the
さらに、半導体モジュール１１０及び１２０の各々について、第１半導体素子及び第２半導体素子が、半導体モジュールの中心から非対称となるように配置される。そして半導体モジュール１２０が、半導体モジュール１１０に対して半導体モジュール１２０の中心位置から１８０度回転させて配置される。
Further, for each of the
これにより、半導体モジュール１１０及び１２０を互いに異なる構造に変えずに、第１半導体素子１１１及び１２１と、第２半導体素子１１２及び１２２とを同一の内部通路ではなく互いに異なる内部通路に配置することができる。したがって、半導体モジュール１１０及び１２０の冷却性能と汎用性の両立を図ることができる。
Thus, the
なお、本実施形態では、半導体モジュールに２個の半導体素子が形成される例について説明したが、１個のみ又は３個以上の半導体素子を形成した複数の半導体モジュールを一列に並べた半導体装置についても、本実施形態と同様の作用効果が得られる。 In this embodiment, an example in which two semiconductor elements are formed in a semiconductor module has been described. However, a semiconductor device in which a plurality of semiconductor modules in which only one or three or more semiconductor elements are formed are arranged in a line. In addition, the same operational effects as in the present embodiment can be obtained.
例えば、半導体モジュール１１０に形成される１個の半導体素子は、冷却器１０の内部通路１１に配置され、他の半導体モジュール１２０に形成される１個の半導体素子は、内部通路１１とは異なる内部通路１２に配置される。このような場合にも、１本の内部通路に配置される半導体素子の数が減るので、内部通路に流れる冷却水の温度の上昇が抑制され、冷却器１０の上流側に位置する第１半導体素子と、冷却器１０の下流側に位置する半導体素子との温度差を小さくできる。
For example, one semiconductor element formed in the
また、本実施形態では半導体モジュール１１０及び半導体モジュール１２０を並べて配置した半導体装置について説明したが、３つ以上の半導体モジュールを一列に並べるようにしてもよい。例えば、３相インバータのように、６つの半導体モジュールが一列に並べて配置される半導体装置についても、本実施形態と同様の作用効果が得られる。
In the present embodiment, the semiconductor device in which the
例えば、少なくともひとつの第１半導体素子が内部通路１１に配置され、他の第１半導体素子の各々が内部通路１２とは異なる内部通路１１に配置される。また、少なくともひとつの第２半導体素子が、他の第２半導体素子の各々が配置される内部通路１４とは異なる内部通路１３に配置される。
For example, at least one first semiconductor element is disposed in the
これにより、全ての半導体素子を同一通路上に配置した場合に比べて、冷却器１０の内部通路１１及び内部通路１２を流れる冷却水の温度上昇を抑制すると共に、内部通路１３及び内部通路１４を流れる冷却水の温度上昇についても抑制できる。このため、冷却器１０に配列された各半導体モジュールに形成された半導体素子間の温度差を小さくすることができる。
Thereby, compared with the case where all the semiconductor elements are arrange | positioned on the same channel | path, while suppressing the temperature rise of the cooling water which flows through the internal channel |
また、冷却器１０の流通方向に向かって複数の半導体モジュールを複数列、例えば３列に並べる場合には、冷却器１０において冷却水を各内部通路に分散させる入口部分が広がってしまい、圧力損失を稼ぐことができなくなる。また、各内部通路の流れが不均一になりやすいため、この対策に伴って入口部分のバジル構造が複雑になる場合や、構造が大きくなる場合がある。 Further, when a plurality of semiconductor modules are arranged in a plurality of rows, for example, three rows in the flow direction of the cooler 10, the inlet portion for dispersing the cooling water in each internal passage in the cooler 10 spreads, resulting in pressure loss. Can no longer earn. In addition, since the flow of each internal passage tends to be non-uniform, the basil structure of the inlet portion may become complicated or the structure may increase with this measure.
これに対して、６つの半導体モジュールを一列に並べることにより、各内部通路に共通する入口部分を広げずに済むので、冷却水の流速を制御しやすくなり、冷却器１０に形成される内部通路の出入り口を簡素なバジル構造にすることができる。このため、冷却器１０を小型にすることができる。したがって、多数の半導体モジュールを冷却器１０の流通方向に向かって一列に並べることにより、半導体素子間の温度差を低減しつつ、半導体モジュールを小さくすることができる。 On the other hand, by arranging six semiconductor modules in a row, it is not necessary to widen the inlet portion common to each internal passage, so that it becomes easier to control the flow rate of the cooling water and the internal passage formed in the cooler 10. A simple basil structure can be used at the doorway. For this reason, the cooler 10 can be reduced in size. Therefore, by arranging a large number of semiconductor modules in a row in the flow direction of the cooler 10, the semiconductor modules can be made smaller while reducing the temperature difference between the semiconductor elements.
本発明の第１実施形態によれば、半導体装置１００は、半導体素子１を冷却するための流体を通す複数の内部通路１１〜１４が形成された冷却器１０と、冷却器１０に設けられ、半導体素子１が形成される複数の半導体モジュール１１０及び１２０とを含む。
According to the first embodiment of the present invention, the
そして、複数の半導体モジュール１１０及び１２０は、冷却器１０に形成された内部通路１１〜１４の延在方向に向かって並べて配置される。これと共に、半導体モジュールの各々に形成される半導体素子のうち、少なくともひとつの半導体素子は、他の半導体素子が配置される通路とは異なる通路に配置される。
The plurality of
これにより、少なくともひとつの半導体素子が、他の半導体素子が配置される冷却器１０の内部通路とは異なる内部通路に配置されるので、同一通路に対し全ての半導体素子を配列した場合に比べて、冷却器１０を流れる流体の温度上昇を抑制できる。したがって、冷却器１０の上流側に位置する半導体素子と、冷却器１０の下流側に位置する半導体素子との間の温度差を小さくすることができる。 As a result, at least one semiconductor element is arranged in an internal passage different from the internal passage of the cooler 10 in which other semiconductor elements are arranged, so that compared with a case where all semiconductor elements are arranged in the same passage. The temperature rise of the fluid flowing through the cooler 10 can be suppressed. Therefore, the temperature difference between the semiconductor element located on the upstream side of the cooler 10 and the semiconductor element located on the downstream side of the cooler 10 can be reduced.
また、本実施形態では、インバータ回路を構成する上アームに用いられる半導体素子１として、第１半導体素子１１１と第２半導体素子１１２とが半導体モジュール１１０に形成される。さらにインバータ回路を構成する下アームに用いられる半導体素子１として、第１半導体素子１２１と第２半導体素子１２２とが半導体モジュール１２０に形成される。すなわち、半導体モジュール１１０及び１２０は、１ｉｎ１モジュールである。
In the present embodiment, the
そして、半導体モジュール１１０に形成される第１半導体素子１１１が冷却器１０の内部通路１１の上に配置され、他の半導体モジュール１２０に形成される第１半導体素子１２１が冷却器１０の内部通路１１とは異なる内部通路１２の上に配置される。すなわち、第１半導体素子１１１は、他の第１半導体素子１２１が配置される内部通路１２とは異なる内部通路１１に配置される。
The
これと共に、半導体モジュール１１０に形成される第２半導体素子１１２が、内部通路１３の上に配置され、他の半導体モジュール１２０に形成される第２半導体素子１２２が、内部通路１３とは異なる内部通路１４の上に配置される。すなわち、第２半導体素子１１２は、他の第２半導体素子１２２が配置される内部通路１４とは異なり、かつ、第１半導体素子１１１及び１２１が配置される内部通路１１及び１２とも異なる内部通路１３に配置される。
At the same time, the
これにより、内部通路１１から内部通路１４までの各通路上には、１個の半導体素子だけが配置されることになるので、同一通路に複数の半導体素子を配置した場合に比べて、各通路を流れる冷却水の温度のバラツキを抑制することができる。したがって、半導体素子間の温度差を小さくすることができる。
As a result, only one semiconductor element is arranged on each passage from the
また、半導体モジュール１１０及び１２０を１ｉｎ１モジュールで形成することにより、上下アームを１つにパッケージした２ｉｎ１（ツーインワン）や、３組の上下アームを１つにパッケージした６ｉｎ１（シックスインワン）などに比べて部品点数が少なくなるので、歩留まりを向上させることができる。さらに半導体モジュール内の構造や配置の自由度が向上し、ひいては汎用性を上げることができる。
Also, by forming the
また、本実施形態では、半導体モジュール１１０において、第１半導体素子１１１と第２半導体素子１１２とが、内部通路１１の延在方向に対して直交するように並べて配置される。同様に半導体モジュール１２０において、第１半導体素子１２１と第２半導体素子１２２とが、内部通路１１の延在方向に対して直交するように並べて配置される。そして半導体モジュール１１０及び１２０の各々について、第１半導体素子と第２半導体素子とが直列に並べられる。
In the present embodiment, in the
これにより、各半導体モジュール内の構造や配置の自由度が増すと共に、樹脂成型しやすくなるので汎用性を高めることができる。さらに、冷却器１０に対して半導体モジュール１１０及び１２０を接続する際に精度良く配置することができる。
This increases the degree of freedom of structure and arrangement in each semiconductor module and facilitates resin molding, thereby increasing versatility. Furthermore, when the
また、内部通路１１の延在方向に直交するように半導体素子を配置することにより、電極２及び６の幅と、半導体モジュール１１０及び１２０の幅とを狭めることができるので、半導体装置１００を小型にすることができる。
Further, by arranging the semiconductor elements so as to be orthogonal to the extending direction of the
また、本実施形態では、半導体モジュール１１０の中心位置から、第１半導体素子１１１と第２半導体素子１１２との配列方向に対して直交する方向に折り返したときに、第１半導体素子１１１と第２半導体素子１１２とが非対称となるように配置される。同様に、半導体モジュール１２０の中心位置から、第１半導体素子１２１と第２半導体素子１２２との配列方向に対して直交する方向に折り返したときに、第１半導体素子１２１と第２半導体素子１２２とが非対称となるように配置される。
Further, in this embodiment, when the
一般に、半導体モジュール１１０及び１２０との接続に用いられるクリップやワイヤボンディングの形状や、半導体素子１を配置する面の形状、ドレイン端子３及びソース端子４の形状などによって熱抵抗は変化する。
In general, the thermal resistance varies depending on the shape of a clip or wire bonding used for connection to the
このため、半導体モジュール内の第１半導体素子と第２半導体素子とを非対称に配置することにより、半導体モジュールにおいて半導体素子を自由に配置することが可能となるので、半導体モジュールの熱抵抗に合わせて半導体素子を配置することができる。これにより、半導体装置１００の熱性能を向上させることができる。
For this reason, by arranging the first semiconductor element and the second semiconductor element in the semiconductor module asymmetrically, it becomes possible to freely arrange the semiconductor elements in the semiconductor module, so that it matches the thermal resistance of the semiconductor module. A semiconductor element can be arranged. Thereby, the thermal performance of the
また、本実施形態では、冷却器１０に形成される内部通路１１から１４までの各通路は、互いに平行に形成される。これにより、各通路を流れる冷却水が直線上に一様に流れるようになるので、冷却器１０の構造を簡素にすることができる。
In the present embodiment, the
また、本実施形態では、冷却器１０内の内部通路１１〜１４として多穴管が形成される。多穴管は、金属部材を押し出して作り上げられるので、冷却器１０を簡素な構造にすることができる。したがって、製造コストが低く量産性の高い冷却器１０を実現することができる。
In the present embodiment, multi-hole tubes are formed as the
また、本実施形態では、冷却器１０に形成される内部通路の数は、上下アームを構成する半導体モジュール１１０及び１２０の各々に形成された全ての半導体素子の数と同数である。このため、１個の半導体素子に対して１つの内部通路を割り当てることができるので、第１半導体素子１１１及び１２１、並びに第２半導体素子１１２及び１２２の各半導体素子を効率良く冷却することができる。
In the present embodiment, the number of internal passages formed in the cooler 10 is the same as the number of all semiconductor elements formed in each of the
なお、冷却器１０には、半導体モジュール１１０及び１２０に形成される半導体素子の数よりも多くの数の内部通路を形成してもよい。この場合には、内部通路の圧損や流速を調整することができる。したがって、内部通路に冷却水を送る冷却ポンプの性能に合わせて冷却器を設計することができる。
The cooler 10 may be formed with a larger number of internal passages than the number of semiconductor elements formed in the
また、本実施形態では、半導体モジュール１１０及び１２０に形成される各半導体素子１は、半導体素子の中心が、冷却器１０に形成された複数の内部通路のうち、少なくともひとつの内部通路の真上に位置するように配置される。このように、各半導体素子１の中心位置の直下に１つ以上の内部通路を設けることにより、半導体素子１の発熱を最も近い距離で冷却水に伝えることができるので、半導体素子１をより効率良く冷却することができる。
In the present embodiment, each
また、第１半導体素子１１１及び第２半導体素子１２２としては、電界効果トランジスタであるＭＯＳＦＥＴが形成され、第２半導体素子１１２及び第１半導体素子１２１としては、ＰＮダイオードが形成される。
Further, MOSFETs which are field effect transistors are formed as the
この場合には、ＭＯＳＦＥＴに流れる電流の方向がＰＮダイオードの順方向に対して反対方向となるように、ＭＯＳＦＥＴとＰＮダイオードとが接続される。これにより、半導体モジュール１１０及び１２０において、ＭＯＳＦＥＴによるスイッチング動作と、ＰＮダイオードによる環流動作とを実現できる。またＭＯＳＦＥＴを用いることにより、単体のダイオードを半導体モジュールに設ける必要がなく、半導体モジュール内にダイオードを内蔵させることができる。
In this case, the MOSFET and the PN diode are connected so that the direction of the current flowing through the MOSFET is opposite to the forward direction of the PN diode. Thereby, in the
また、ＰＮダイオードの代わりにＦＷＤダイオードを用いることにより、ＰＮダイオードを用いる場合に比べて、電力損失が小さいインバータ回路を実現することができる。 In addition, by using an FWD diode instead of the PN diode, an inverter circuit with less power loss can be realized as compared with the case where a PN diode is used.
また、第１半導体素子１１１及び１２１と第２半導体素子１１２及び１２２とは、インバータ装置のパワーデバイスとして、炭化ケイ素ＳｉＣによって形成される。このため、ケイ素Ｓｉによって形成されるデバイスに比べて、半導体モジュール１１０及び１２０の電力損失を小さくでき、かつ小型化できるので、インバータ回路を小さくすることができる。
The
なお、本実施形態では半導体モジュール１１０に設けられるドレイン端子３Ａ及び３Ｂとソース端子４Ａ及び４Ｂとを、半導体モジュール１１０の上端と下端とにそれぞれ配置する例について説明したが、これに限られるものではない。
In this embodiment, the example in which the
図４は、半導体モジュール１１０に設けられたドレイン端子３Ａ及びソース端子４Ａと、半導体モジュール１２０に設けられたドレイン端子３Ｂ及びソース端子４Ｂとの配置例を示す図である。
FIG. 4 is a diagram illustrating an arrangement example of the
図４に示すように、ドレイン端子３Ａ及びソース端子４Ａは、共に半導体モジュール１１０における長手方向（配列方向）の下端側に設けられている。一方、ドレイン端子３Ｂ及びソース端子４Ｂは、共に半導体モジュール１２０における長手方向の上端側に設けられている。
As shown in FIG. 4, the drain terminal 3 </ b> A and the source terminal 4 </ b> A are both provided on the lower end side in the longitudinal direction (arrangement direction) in the
図５は、ドレイン端子３Ａ及びソース端子４Ａと、ドレイン端子３Ｂ及びソース端子４Ｂとの他の配置例を示す図である。
FIG. 5 is a diagram illustrating another arrangement example of the
図５に示すように、ドレイン端子３Ａ及びソース端子４Ａは、共に半導体モジュール１１０の短手方向（流通方向）の左端側に設けられている。一方、ドレイン端子３Ｂ及びソース端子４Ｂは、共に半導体モジュール１２０の短手方向の右端側に設けられている。
As shown in FIG. 5, the drain terminal 3 </ b> A and the source terminal 4 </ b> A are both provided on the left end side in the short direction (distribution direction) of the
このように、半導体モジュール１１０及び１２０の各々について、第１半導体素子及び第２半導体素子が非対称に配置されているので、ドレイン端子及びソース端子のレイアウトをインバータ回路の要求に合わせて変えることができる。
Thus, since the first semiconductor element and the second semiconductor element are asymmetrically arranged in each of the
また、半導体モジュール１１０及び半導体モジュール１２０の上下を互い違いに入れ替えるように配置することで、同一通路に対して複数の半導体素子１が重複しないように配置することができる。例えば、第１半導体素子１１１と第１半導体素子１２１とは、一列に配置されずに、互いに異なる内部通路に配置される。
Further, by arranging the
なお、本実施形態では冷却器１０に複数の内部通路１１〜１４を形成する例について説明したが、これに限られるものではない。例えば、冷却器１０の内部通路に冷却フィンを形成するようにしてもよい。冷却フィンの構造としては、コルゲートフィン構造が挙げられる。また他の例について図６を参照して簡単に説明する。 In addition, although this embodiment demonstrated the example which forms the some internal channel | paths 11-14 in the cooler 10, it is not restricted to this. For example, cooling fins may be formed in the internal passage of the cooler 10. An example of the structure of the cooling fin is a corrugated fin structure. Another example will be briefly described with reference to FIG.
（第２実施形態）
図６は、本発明の第２実施形態における内部通路２１の形状を示す図である。他の構成は、第１実施形態と同じ構成である。
(Second Embodiment)
FIG. 6 is a diagram showing the shape of the
図６に示すように、内部通路２１には、第１の溝通路２１１、第２の溝通路２１２、第３の溝通路２１３及び第４の溝通路２１４が形成され、溝通路２１１〜２１４の底部が互いに連通している。内部通路２１に設けられたひとつの凸部によって溝通路２１１及び溝通路２１２が形成され、もうひとつの凸部によって溝通路２１３及び溝通路２１４が形成されている。
As shown in FIG. 6, a
なお、本実施形態では、１本の内部通路２１に設けられた２つの凸部によって、４本の溝通路２１１〜２１４が形成されているが、２本の内部通路に１つの凸部を設けて４本の溝通路を形成してもよい。このように少なくとも１つの凸部によって複数の溝通路が形成される。
In the present embodiment, four
内部通路２１の形状は、いわゆるクシ歯形状である。溝通路２１１、溝通路２１２、溝通路２１３及び溝通路２１４は、それぞれ第１実施形態における内部通路１１、内部通路１２、内部通路１３及び内部通路１４に対応している。
The shape of the
このように、内部通路２１の形状をクシ歯形状にすることにより、第１実施形態と同様の効果が得られる。また、クシ歯形状の通路や、ピンフィン、四角フィンなどの構造を採用することにより、各溝通路の底部に形成された連通部を介して、各溝通路を流れる冷却水が互いに行き来しやすくなる。このため、各溝通路を流れる冷却水の温度差が小さくなりやすくなるので、冷却器１０に内部通路１１〜１４を形成する場合に比べて、半導体素子１の冷却性能を高めることができる。
Thus, the effect similar to 1st Embodiment is acquired by making the shape of the internal channel |
例えば、半導体モジュール１１０に形成される第１半導体素子１１１が、溝通路２１１の上に配置され、他の半導体モジュール１２０に形成される第１半導体素子１２１が、溝通路２１１とは異なる溝通路２１２の上に配置される。すなわち、第１半導体素子１１１は、他の第１半導体素子１２１が配置される溝通路２１２とは異なる溝通路２１１に配置される。
For example, the
これと共に、半導体モジュール１１０に形成される第２半導体素子１１２が、溝通路２１３の上に配置され、他の半導体モジュール１２０に形成される第２半導体素子１２２が、溝通路２１３とは異なる溝通路２１４の上に配置される。すなわち、第２半導体素子１１２は、他の第２半導体素子１２２が配置される溝通路２１４とは異なり、かつ、第１半導体素子１１１及び１２１が配置される溝通路２１１及び２１２とも異なる溝通路２１３に配置される。
At the same time, the
これにより、溝通路２１１から溝通路２１４までの各溝通路の上には、１個の半導体素子だけが配置されることになるので、同一通路に複数の半導体素子を配置する場合に比べて、各通路を流れる冷却水の温度のバラツキを抑制することができる。したがって、半導体素子間の温度差を小さくすることができる。
Thereby, since only one semiconductor element is disposed on each groove path from the
なお、上記実施形態では１つのアームを樹脂で封止した１ｉｎ１モジュールを形成してインバータ回路を構成する例について説明したが、本発明は、上下アームの両方を樹脂で封止した２ｉｎ１モジュールについても適用することができる。以下に本発明を第３実施形態として２ｉｎ１モジュールに適用した例について説明する。 In the above embodiment, an example in which an inverter circuit is configured by forming a 1 in 1 module in which one arm is sealed with resin has been described. However, the present invention also applies to a 2 in 1 module in which both upper and lower arms are sealed with resin. Can be applied. An example in which the present invention is applied to a 2-in-1 module as a third embodiment will be described below.
（第３実施形態）
図７は、本発明の第３実施形態における半導体装置２００のレイアウトを示す図である。
(Third embodiment)
FIG. 7 is a diagram showing a layout of the
半導体装置２００は、図１に示した半導体装置１００と基本構造は同じであり、上アームを構成する半導体モジュール１１０と下アームを構成する半導体モジュール１２０とが、内部通路１１〜１４の流通方向に向かって並べて配置されている。
The
半導体装置２００は、半導体装置１００と異なり、半導体モジュール１１０と半導体モジュール１２０との両者が樹脂５Ｃによって１つにパッケージされている。さらに両者は共通するソース端子４Ｃを有している。半導体装置２００は、いわゆる２ｉｎ１モジュールにより構成されている。
Unlike the
図７に示すように、第１半導体素子１１１は、他の第１半導体素子１２１が配置される内部通路１２とは異なる内部通路１１に配置され、第２半導体素子１１２は、他の第２半導体素子１２２が配置される内部通路１４とは異なる内部通路１３に配置されている。
As shown in FIG. 7, the
これにより、半導体装置２００では、同一通路に複数の半導体素子が配置される場合に比べて、内部通路１１〜１４の各々に流れる冷却水の温度上昇を抑えられるので、半導体素子間の温度差を小さくすることができる。
Thereby, in the
また、図１に示した半導体モジュール１１０と半導体モジュール１２０との間は、所定の絶縁距離だけ離す必要があるが、本実施形態では、半導体モジュール１１０及び１２０を樹脂７Ｃでパッケージするので、電極２Ａと電極２Ｂとの距離を縮めることができる。
Further, the
（第４実施形態）
図８は、本発明の第４実施形態における半導体装置３００のレイアウトを示す図である。
(Fourth embodiment)
FIG. 8 is a diagram showing a layout of the
半導体装置３００は、３相インバータであり、図１に示した半導体モジュール１１０及び１２０の組合せが３つ並べて配置されている。また、冷却器１０には内部通路３１、内部通路３２及び内部通路３３が形成されている。
The
半導体装置３００では、第１半導体素子１１１が内部通路３１に配置され、第２半導体素子１１２が内部通路３２に配置される。また、第１半導体素子１２１が内部通路３１に配置され、第２半導体素子１２２が内部通路３３に配置される。
In the
そして、第１半導体素子１３１が内部通路３２に配置され、第２半導体素子１３２が内部通路３３に配置される。また、第１半導体素子１４１が内部通路３１に配置され、第２半導体素子１４２が内部通路３３に配置される。
The
さらに、第１半導体素子１５１が内部通路３１に配置され、第２半導体素子１５２が内部通路３２に配置される。また、第１半導体素子１６１が内部通路３１に配置され、第２半導体素子１６２が内部通路３３に配置される。
Further, the
これにより、上内部通路１１から内部通路１４までの各通路上には、同一通路に配置される半導体素子が減るので、半導体素子間の温度差をすることができる。また、上記実施形態に比べて冷却器３０の入口部分のバジル構造を簡素化できる。
As a result, the number of semiconductor elements arranged in the same passage is reduced on each passage from the upper
以上、本発明の実施形態について説明したが、上記実施形態は本発明の適用例の一部を示したに過ぎず、本発明の技術的範囲を上記実施形態の具体的構成に限定する趣旨ではない。 As mentioned above, although embodiment of this invention was described, the said embodiment showed only a part of application example of this invention, and the meaning which limits the technical scope of this invention to the specific structure of the said embodiment. Absent.
例えば、本実施形態では第１半導体素子１２１として整流ダイオードが形成され、第２半導体素子１２２としてＭＯＳＦＥＴが形成される例について説明したが、第１半導体素子１２１としてＭＯＳＦＥＴを形成し、第２半導体素子１２２として整流ダイオードを形成するようにしてもよい。
For example, in the present embodiment, an example in which a rectifier diode is formed as the
また、本実施形態では半導体装置の一例としてインバータを例にして説明したが、これに限られるものではなく、冷却器の上に半導体モジュールが一列に並べられる半導体装置であればよく、例えば、ＤＣ／ＤＣコンバータ等にも適用することができる。 In the present embodiment, the inverter is described as an example of the semiconductor device. However, the present invention is not limited to this, and any semiconductor device in which semiconductor modules are arranged in a row on a cooler may be used. This can also be applied to a DC / DC converter or the like.
なお、上記実施形態は、適宜組み合わせ可能である。 In addition, the said embodiment can be combined suitably.
１００、２００、３００ 半導体装置
１１０〜１６０ 半導体モジュール
１１１、１２１ 第１半導体素子
１１２、１２２ 第２半導体素子
１０〜３０ 冷却器
１１〜１４、３１〜３３ 内部通路（複数の通路）
２１１〜２１４ 溝通路（複数の通路）
100, 200, 300 Semiconductor devices 110-160
211-214 Groove passage (multiple passages)
Claims (14)
前記冷却器に設けられ、前記半導体素子が形成される複数の半導体モジュールと、を含み、
前記複数の半導体モジュールは、前記冷却器に形成された通路の延在方向に向かって並べて配置され、
前記半導体モジュールの各々に形成される半導体素子のうち、少なくともひとつの半導体素子は、他の半導体素子が配置される通路とは異なる通路に配置される、
半導体装置。 A cooler having a plurality of passages through which a fluid for cooling the semiconductor element is passed;
A plurality of semiconductor modules provided in the cooler and in which the semiconductor element is formed,
The plurality of semiconductor modules are arranged side by side in an extending direction of a passage formed in the cooler,
Of the semiconductor elements formed in each of the semiconductor modules, at least one semiconductor element is disposed in a path different from a path in which other semiconductor elements are disposed.
Semiconductor device.
前記半導体モジュールに形成される半導体素子は、インバータを構成する第１半導体素子と第２半導体素子とを含み、
前記少なくともひとつの第１半導体素子は、他の第１半導体素子が配置される通路とは異なる通路に配置され、
前記少なくともひとつの第２半導体素子は、他の第２半導体素子が配置される通路とは異なる通路に配置される、
半導体装置。 The semiconductor device according to claim 1,
The semiconductor element formed in the semiconductor module includes a first semiconductor element and a second semiconductor element constituting an inverter,
The at least one first semiconductor element is disposed in a path different from a path in which the other first semiconductor elements are disposed;
The at least one second semiconductor element is disposed in a path different from a path in which another second semiconductor element is disposed;
Semiconductor device.
前記少なくともひとつの第１半導体素子は、前記他の第１半導体素子、及び、前記第２半導体素子の各々が配置される通路とは異なる通路に配置される、
半導体装置。 The semiconductor device according to claim 2,
The at least one first semiconductor element is disposed in a path different from a path in which each of the other first semiconductor element and the second semiconductor element is disposed.
Semiconductor device.
前記半導体モジュールは、インバータを構成する上アーム及び下アームのうち一方のアームであり、
前記上アーム及び下アームは、互いに前記延在方向に向かって並べて配置される、
半導体装置。 In the semiconductor device according to any one of claims 1 to 3,
The semiconductor module is one of an upper arm and a lower arm constituting an inverter,
The upper arm and the lower arm are arranged side by side in the extending direction.
Semiconductor device.
前記複数の半導体モジュールは、直流電力を多相の交流電力に変換する多相インバータを構成し、
前記半導体モジュールの全てが、一列に前記延在方向に向かって配置される、
半導体装置。 The semiconductor device according to claim 4,
The plurality of semiconductor modules constitute a multi-phase inverter that converts DC power into multi-phase AC power,
All of the semiconductor modules are arranged in a row toward the extending direction.
Semiconductor device.
前記第１半導体素子と前記第２半導体素子とは、前記半導体モジュールにおいて、前記延在方向に対して直交するように並べて配置される、
半導体装置。 The semiconductor device according to any one of claims 2 to 5,
The first semiconductor element and the second semiconductor element are arranged side by side so as to be orthogonal to the extending direction in the semiconductor module.
Semiconductor device.
前記第１半導体素子と前記第２半導体素子とは、前記半導体モジュールの中心位置から、当該第１半導体素子と当該第２半導体素子との配列方向に対して直交する方向に折り返したときに、非対称となるように配置される、
半導体装置。 The semiconductor device according to claim 2, wherein:
The first semiconductor element and the second semiconductor element are asymmetric when folded from the center position of the semiconductor module in a direction perpendicular to the arrangement direction of the first semiconductor element and the second semiconductor element. Arranged to be
Semiconductor device.
前記半導体モジュールの各々は、所定の位置にドレイン端子及びソース端子が設けられ、
前記半導体モジュールの各々は、前記ドレイン端子及びソース端子の位置が交互に入れ替わるように、前記延在方向に向かって並べて配置される、
半導体装置。 The semiconductor device according to any one of claims 1 to 7,
Each of the semiconductor modules is provided with a drain terminal and a source terminal at a predetermined position,
Each of the semiconductor modules is arranged side by side in the extending direction so that the positions of the drain terminal and the source terminal are alternately switched.
Semiconductor device.
前記複数の通路の各々は、互いに平行に形成される、
半導体装置。 The semiconductor device according to any one of claims 1 to 7,
Each of the plurality of passages is formed in parallel with each other.
Semiconductor device.
前記冷却器に形成される前記複数の通路は、多穴管である、
半導体装置。 The semiconductor device according to claim 8,
The plurality of passages formed in the cooler are multi-hole tubes.
Semiconductor device.
前記冷却器に形成される前記複数の通路の数は、前記半導体素子の数と同数以上である、
半導体装置。 In the semiconductor device according to claim 8 or 9,
The number of the plurality of passages formed in the cooler is equal to or more than the number of the semiconductor elements.
Semiconductor device.
前記半導体素子のそれぞれは、当該半導体素子の中心が、前記複数の通路のうち少なくともひとつの通路の真上に位置するように配置される、
半導体装置。 The semiconductor device according to claim 8, wherein:
Each of the semiconductor elements is disposed such that the center of the semiconductor element is located immediately above at least one of the plurality of paths.
Semiconductor device.
前記第１半導体素子及び第２半導体素子の一方は、電界効果トランジスタであり、
前記第２半導体素子及び第２半導体素子の他方は、整流ダイオードである、
半導体装置。 The semiconductor device according to any one of claims 2 to 12,
One of the first semiconductor element and the second semiconductor element is a field effect transistor,
The other of the second semiconductor element and the second semiconductor element is a rectifier diode.
Semiconductor device.
前記第１半導体素子及び第２半導体素子は、ＳｉＣによって形成されるパワーデバイスである、
半導体装置。 The semiconductor device according to claim 13,
The first semiconductor element and the second semiconductor element are power devices formed of SiC.
Semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014023508A JP6318668B2 (en) | 2014-02-10 | 2014-02-10 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014023508A JP6318668B2 (en) | 2014-02-10 | 2014-02-10 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2015153766A JP2015153766A (en) | 2015-08-24 |
| JP6318668B2 true JP6318668B2 (en) | 2018-05-09 |
Family
ID=53895770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014023508A Active JP6318668B2 (en) | 2014-02-10 | 2014-02-10 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6318668B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7404652B2 (en) * | 2019-05-16 | 2023-12-26 | 富士電機株式会社 | power converter |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7187549B2 (en) * | 2004-06-30 | 2007-03-06 | Teradyne, Inc. | Heat exchange apparatus with parallel flow |
-
2014
- 2014-02-10 JP JP2014023508A patent/JP6318668B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2015153766A (en) | 2015-08-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6665655B2 (en) | Power converter | |
| JP5900506B2 (en) | Semiconductor module cooler and semiconductor module | |
| US10214109B2 (en) | Method for manufacturing cooler for semiconductor-module, cooler for semiconductor-module, semiconductor-module and electrically-driven vehicle | |
| JP5692368B2 (en) | Semiconductor module cooler and semiconductor module | |
| US8363403B2 (en) | Semiconductor device accommodating semiconductor module with heat radiation structure | |
| JP6315091B2 (en) | Cooler and fixing method of cooler | |
| US9881852B2 (en) | Semiconductor module | |
| JP6296888B2 (en) | Power converter | |
| US11018076B2 (en) | Cooling apparatus, semiconductor module, and vehicle | |
| JP7187992B2 (en) | Semiconductor modules and vehicles | |
| KR101692490B1 (en) | Power semiconductor module with water cooling | |
| JP7039917B2 (en) | Cooler | |
| JP6834841B2 (en) | Semiconductor device | |
| EP3454367B1 (en) | Semiconductor module | |
| JP2016100442A (en) | Semiconductor module and semiconductor device | |
| JP6318668B2 (en) | Semiconductor device | |
| JP6391533B2 (en) | Semiconductor device | |
| JP2018207044A (en) | Semiconductor module | |
| JP2011211017A (en) | Semiconductor module and semiconductor device including the same | |
| JP5402778B2 (en) | Semiconductor device provided with semiconductor module | |
| JPWO2020003757A1 (en) | Coolers, semiconductor modules and vehicles | |
| JP7233510B1 (en) | power converter | |
| JP7274390B2 (en) | Flow path member and power semiconductor module | |
| JP2011151193A (en) | Cooler | |
| JP2015185608A (en) | Cooling device for power converter |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20161205 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20161226 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20170926 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20171003 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20180306 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20180319 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 6318668 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |