JP6303823B2 - 受信回路 - Google Patents
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Description
本発明の第1の実施形態について説明する。
図1(A)は、第1の実施形態における受信回路の構成例を示す図である。図1(A)には、2つのCDR回路により、2並列でデータを入力しデータを出力する2レーン構成の受信回路を一例として示している。図1(A)に示す受信回路は、入力データDI1が入力され出力データDO1を出力する第1のCDR回路(CDR1)100−1、入力データDI2が入力され出力データDO2を出力する第2のCDR回路(CDR2)100−2、位相検出回路(PD:Phase Detector)111、112、及び位相差計算回路113を有する。位相検出回路111、112及び位相差計算回路113は、利得調整回路の一例である。
次に、本発明の第2の実施形態について説明する。
図9は、第2の実施形態における受信回路の構成例を示す図である。図9には、2つのCDR回路により、2並列でデータを入力しデータを出力する2レーン構成の受信回路を一例として示している。図9において、図2に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
次に、本発明の第3の実施形態について説明する。
前述した第1及び第2の実施形態では、2つのCDR回路により、2並列でデータを入力しデータを出力する2レーン構成の受信回路を例に説明したが、これに限定されるものではなく、3レーン以上の受信回路にも適用可能である。図11は、第3の実施形態における受信回路の構成例を示す図である。図11において、図1に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
次に、本発明の第4の実施形態について説明する。
図12は、第4の実施形態における受信回路の構成例を示す図である。図12において、図1に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。第4の実施形態における受信回路は、CDR回路100内のチャージポンプ回路及びループフィルタをデジタル化したものであり、デジタルフィルタ1201により前述したチャージポンプ回路及びループフィルタに対応する機能が実現される。
本発明の諸態様を付記として以下に示す。
それぞれがインダクタ及び容量に応じた発振周波数のクロックを生成するLC電圧制御発振器を有し、入力データを前記LC電圧制御発振器の出力クロックによりサンプリングするとともに前記入力データと前記LC電圧制御発振器の出力クロックとの位相差及び周波数差に応じて前記LC電圧制御発振器の発振周波数を調整することにより、前記入力データを基にデータ及びクロックを復元する並列に配置された複数のクロックデータリカバリ回路と、
隣接して配置されている前記クロックデータリカバリ回路の前記入力データ間の位相差及び前記出力クロック間の位相差に応じて、該クロックデータリカバリ回路内のループにおける前記LC電圧制御発振器の発振周波数の上昇及び下降の利得の比率を調整する利得調整回路とを有することを特徴とする受信回路。
(付記2)
前記利得調整回路は、
前記入力データ間の位相差の検出を行う第1の位相検出回路と、
前記出力クロック間の位相差の検出を行う第2の位相検出回路と、
前記第1の位相検出回路及び前記第2の位相検出回路での検出結果を基に前記入力データ間の位相差と前記出力クロック間の位相差との差に応じて、前記クロックデータリカバリ回路内のループにおける前記利得を調整する位相差計算回路とを有することを特徴とする付記1記載の受信回路。
(付記3)
前記第1の位相検出回路は、前記隣接して配置されている前記クロックデータリカバリ回路のそれぞれの前記入力データとリファレンスクロックとの位相差を検出し、
前記第2の位相検出回路は、前記隣接して配置されている前記クロックデータリカバリ回路のそれぞれの前記出力クロックと前記リファレンスクロックとの位相差を検出することを特徴とする付記2記載の受信回路。
(付記4)
前記隣接して配置されている前記クロックデータリカバリ回路のそれぞれの出力クロックを基にクロックを生成し前記リファレンスクロックとして出力する位相補間回路を有することを特徴とする付記3記載の受信回路。
(付記5)
前記クロックデータリカバリ回路の前記入力データ及び前記出力クロックを分周し、分周した前記入力データ及び前記出力クロックにより前記第1の位相検出回路及び前記第2の位相検出回路が前記入力データ間の位相差及び前記出力クロック間の位相差の検出を行うことを特徴とする付記2〜4の何れか1項に記載の受信回路。
(付記6)
前記第1の位相検出回路と前記第2の位相検出回路の利得が等しくなるように前記入力データ及び前記出力クロックの分周比を設定することを特徴とする付記5記載の受信回路。
(付記7)
前記第1の位相検出回路と前記第2の位相検出回路の利得が等しくなるように前記入力データ間の位相差及び前記出力クロック間の位相差の重みを設定することを特徴とする付記2〜4の何れか1項に記載の受信回路。
(付記8)
前記クロックデータリカバリ回路は、
前記入力データと前記LC電圧制御発振器の出力クロックとの位相差及び周波数差を検出する位相周波数検出回路と、
前記LC電圧制御発振器の発振周波数を制御する制御信号を前記LC電圧制御発振器に供給する制御回路とを有し、
前記制御回路は、前記位相周波数検出回路での検出結果及び前記利得調整回路の出力に応じた前記制御信号を出力することを特徴とする付記1〜7の何れか1項に記載の受信回路。
(付記9)
前記制御回路は、
前記位相周波数検出回路での検出結果及び前記利得調整回路の出力に応じて前記制御信号に対する電流の加算及び減算を行うチャージポンプ回路と、
前記チャージポンプ回路の出力の高周波成分をフィルタリングするフィルタとを有することを特徴とする付記8記載の受信回路。
(付記10)
前記制御回路は、前記位相周波数検出回路での検出結果及び前記利得調整回路の出力をデジタル信号処理して前記制御信号を生成するデジタルフィルタを有することを特徴とする付記8記載の受信回路。
101 比較回路
102 位相周波数検出回路
103 チャージポンプ回路
104 ループフィルタ
105 LC電圧制御発振器
111 位相検出回路
112 位相検出回路
113 位相差計算回路
201 位相検出回路
202 分周回路
203 位相検出回路
204 分周回路
205 位相差計算回路
901 位相補間回路
1201 デジタルフィルタ
Claims (5)
- それぞれがインダクタ及び容量に応じた発振周波数のクロックを生成するLC電圧制御発振器を有し、入力データを前記LC電圧制御発振器の出力クロックによりサンプリングするとともに前記入力データと前記LC電圧制御発振器の出力クロックとの位相差及び周波数差に応じて前記LC電圧制御発振器の発振周波数を調整することにより、前記入力データを基にデータ及びクロックを復元する並列に配置された複数のクロックデータリカバリ回路と、
隣接して配置されている前記クロックデータリカバリ回路の前記入力データ間の位相差及び前記出力クロック間の位相差に応じて、該クロックデータリカバリ回路内のループにおける前記LC電圧制御発振器の発振周波数の上昇及び下降の利得の比率を調整する利得調整回路とを有することを特徴とする受信回路。 - 前記利得調整回路は、
前記入力データ間の位相差の検出を行う第1の位相検出回路と、
前記出力クロック間の位相差の検出を行う第2の位相検出回路と、
前記第1の位相検出回路及び前記第2の位相検出回路での検出結果を基に前記入力データ間の位相差と前記出力クロック間の位相差との差に応じて、前記クロックデータリカバリ回路内のループにおける前記利得を調整する位相差計算回路とを有することを特徴とする請求項1記載の受信回路。 - 前記第1の位相検出回路は、前記隣接して配置されている前記クロックデータリカバリ回路のそれぞれの前記入力データとリファレンスクロックとの位相差を検出し、
前記第2の位相検出回路は、前記隣接して配置されている前記クロックデータリカバリ回路のそれぞれの前記出力クロックと前記リファレンスクロックとの位相差を検出することを特徴とする請求項2記載の受信回路。 - 前記隣接して配置されている前記クロックデータリカバリ回路のそれぞれの出力クロックを基にクロックを生成し前記リファレンスクロックとして出力する位相補間回路を有することを特徴とする請求項3記載の受信回路。
- 前記クロックデータリカバリ回路の前記入力データ及び前記出力クロックを分周し、分周した前記入力データ及び前記出力クロックにより前記第1の位相検出回路及び前記第2の位相検出回路が前記入力データ間の位相差及び前記出力クロック間の位相差の検出を行うことを特徴とする請求項2〜4の何れか1項に記載の受信回路。
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