JP6302871B2 - 電気コネクタにおける遠端クロストークを低減するための方法および装置 - Google Patents

Description

関連出願の相互参照
本出願は、あらゆる目的のために参照によりその全体が本明細書に組み込まれている、２０１４年６月９日に出願された米国仮特許出願第６２／００９，８０１号の優先権を主張する。

本明細書に記載するシステム、装置、方法、および実施形態は、一般には遠端クロストーク（ＦＥＸＴ）を低減するためのシステムを、また、さらに具体的には差動信号を送信している電気コネクタおよびめっきスルーホールにおけるＦＥＸＴの低減を対象とする。

電気通信産業においてより高い帯域幅に対する需要が増大し続ける中で、各デバイスはより高い計算処理能力およびルーティング能力を必要とし得る。各信号チャネルのデータ転送速度は、信号密度が増大し続けるにつれて増大し続ける。結果として、望ましくないノイズ、または隣接するチャネルの間で発生する電磁結合が、著しく増大する。シングルエンドデータ線と比較して高速での適用可能性およびノイズの低減を求めて、差動シグナリングがデータ送信のための好ましい関連技術の方法となっている。

差動ビクティム対に関して考えると、隣接するアグレッサ対からの望ましくない電磁結合（たとえば、クロストーク）は、これらの隣接する対のうちの少なくとも１つが作動しているときに、データ送信経路全体にわたって発生する。アグレッサの送信機およびビクティムの受信機が物理的に互いに遠く離れている（たとえば、異なるチップに位置する）場合、信号と同じ方向に誘起されたクロストークは遠端クロストーク、またはＦＥＸＴと呼ばれる。

一般に、チップパッケージ、コネクタ、およびビアは、信号線に非常に近接していることから、ＦＥＸＴの主要な発生源となる。プリント回路基板（ＰＣＢ）上のビア領域におけるＦＥＸＴを、スペースを増大させること、差動対同士の間に接地を追加すること、差動対の中の結合を密にすること、または誘導結合係数および容量結合係数のバランスをとることによって低減しようとする、いくつかの試みがなされている。関連技術の一実施形態では、２つの隣接するビアの対は、ビア自体のＦＥＸＴを低減するために対称的にかつ等距離とされる。

しかし、そのような関連技術の試みは、割り振られた表面積の消費を増大させ、設計および実施において困難をもたらし、また、特により高周波数のシステムで累積合計ＦＥＸＴを低減することにおいて比較的不十分であった。したがって、合計ＦＥＸＴを低減するための追加の方法の必要性がある。

実施形態では、ＦＥＸＴを低減するための１つの方法は、容量結合および誘導結合のバランスをとることによるものである。ＦＥＸＴが容量結合と誘導結合との差に比例するという概念は、少なくとも、低周波数における２線の無損失システムに関して有効である。ＦＥＸＴは、インピーダンス不整合ならびに抵抗結合および導電結合にも依存する。マルチラインシステムにおいてはまたは高周波数では、ＲＬＧＣ結合（ここでＲは抵抗性、Ｌは誘導性、Ｇは導電性、およびＣは容量性である）の代わりにモード分解を使用してＦＥＸＴを説明することができる。

本明細書に記載する本開示および例は、ＦＥＸＴ（または差動ＦＥＸＴ）が累積的であるという概念に基づいて、システム中の（シングルエンドＦＥＸＴではなく）合計差動ＦＥＸＴを低減することを対象とする。本開示は、本開示が差動ＦＥＸＴ結合において正または負のいずれかの極性を与えるように４つの個々のシングルエンドの項を操作することによって高周波数でマルチラインかつ有損失システムに適用されるという点において、関連技術におけるような容量結合および誘導結合のバランスをとることとは異なる。

入力としてのポート１および２（集合的に差動ポート１とする）と出力としてのポート５および６（集合的に差動ポート３とする）とを有する第１の対、ならびに入力としてのポート３および４（集合的に差動ポート２とする）と出力としてのポート７および８（集合的に差動ポート４とする）とを有する第２の対を備える、２つの結合された差動対のシステムに関して、差動ポート１から差動ポート４までの差動ＦＥＸＴすなわちＳＤＤ４１は、ＳＤＤ４１＝（Ｓ７１＋Ｓ８２−Ｓ７２−Ｓ８１）／２によって与えられ、式中Ｓｉｊはポートｊからポートｉまでのシングルエンド散乱パラメータ（またはＳパラメータ）を表す。したがって、Ｓ７１＋Ｓ８２がＳ８１＋Ｓ７２より大きい場合、正極性の差動ＦＥＸＴが存在し、また、Ｓ８１＋Ｓ７２がＳ７１＋Ｓ８２より大きい場合、負極性の差動ＦＥＸＴが存在する。シングルエンドの各項Ｓ７１、Ｓ８１、Ｓ７２、またはＳ８２が、より誘導的に結合するかより容量的に結合するかは低周波数での検知では重要ではない。

構造の幾何学形状および／または位置を構成することによって、Ｓ８１＋Ｓ７２よりもＳ７１＋Ｓ８２を大きくまたは小さくすることのいずれかができ、このことは正極性のまたは負極性のＳＤＤ４１をもたらし得る。一例は、ブロードサイド結合された（ブロードサイド結合型の）構造が負極性の差動ＦＥＸＴをもたらし、またエッジ結合された（エッジ結合型の）構造が正極性の差動ＦＥＸＴをもたらすというものである。したがって、システムがブロードサイド結合型の構造およびエッジ結合型の構造の両方を含む場合、合計累積差動ＦＥＸＴはより小さくなる傾向を有する。このＦＥＸＴ極性最適化技法は、チップパッケージ、コネクタ、プリント回路基板（ＰＣＢ）、またはＦＥＸＴを経験する任意の差動システムに適用可能である。

実施形態では、反対の極性を有する電気構成要素を含む任意の電気システムを利用してＦＥＸＴを低減することができる。本明細書に記載する実施形態は、データ伝送のための方法として高速差動シグナリングが使用されるパーソナルコンピュータ、サーバ、スイッチ、およびルータなどの用途に適用され得る。

一実施形態では、第１の極性を有する第１の電気構成要素は第２の極性を有する第２の電気構成要素に接続され、この場合第２の極性は第１の極性と反対である。構成要素間の反対の極性を利用することによって、電気システムにわたる累積差動ＦＥＸＴを低減し得る。本開示の実施形態では、コネクタ構成要素に接続されたビアまたはＰＣＢ構成要素が存在する。しかし、反対の極性の構成要素の実施は、パッケージングすべきビア／ＰＣＢ構成要素、コネクタの第２の部分に機械的に接続されたコネクタの第１の部分（たとえば、ツーピースコネクタ、スリーピースコネクタ）など、複数の構成要素を含む任意の電気システムにおいて実施され得る。

本開示の一態様では、この着想は、電気コネクタなどのような隣接する発生源で誘起された差動ＦＥＸＴを考慮することによって、ＰＣＢビア設計において実施される。既存のビア設計技術を用いて、ビアの差動対同士の間に多くの接地ビアがシールドとして配置されるが、残留差動ＦＥＸＴは依然としてコネクタのＦＥＸＴとともに累積する。実施形態では、ＦＥＸＴキャンセレーションは、ブロードサイド結合型の差動対が差動ＦＥＸＴの負極性をもたらす一方、エッジ結合型の差動対が正極性をもたらすことを理解することによって実現される。このことは、コネクタの差動ＦＥＸＴを理解することによって、ＰＣＢ設計者が自身のシステムにおいて差動ＦＥＸＴキャンセレーションを実現するようにビア設計を選択することを可能にする。

本開示の実施のさらなる属性の例は、限定するものではないが、スペースの節約、ＰＣＢトレースの引き回しの容易さ、およびコネクタを介した安定した電力分配を含み得る。間隔を置いて配置される接地ビアおよび信号ビアを過度に多く配置することは、ＰＣＢの利用可能な場所をビア領域によって大きく消費し、ビアを回避してトレースを引き回すためのスペースが限られ、また電源層上に密に組み込まれたアンチパッドのためコネクタでの電力分配が不十分となるという結果をもたらす。本明細書に記載の実施形態を用いて、より少ない数の接地ビアを利用して、多くの場合、ビアよりもはるかに大きいものであるコネクタからのＦＥＸＴを相殺するための、十分なＦＥＸＴをビアで実現することができる。

先のおよび以下の記載は、例示的かつ説明的なものに過ぎず、いかなる点においても特許請求される発明またはその適用を限定することを意図していないことを理解されたい。

本明細書に組み込まれかつその一部を構成する添付の図面は、本発明の実施形態を例証し、また、その説明とともに、本発明の技法の原理を説明し例示する役割を果たす。

一実施形態による、コネクタ信号のＰＣＢ内へのルーティングのために使用されるビアのＦＥＸＴ極性の最適化を行うおよびこれを行わない場合の、通信チャネル全体にわたるビクティムによるＦＥＸＴの累積を示す図である。 一実施形態による、図１に示すチャネル概略図の３Ｄ画像を示す図である。 一実施形態による、エッジ結合型のビアの例を示す図である。 一実施形態による、図３（ａ）のエッジ結合のビアに関する例示のグラフを示す図である。 一実施形態による、ブロードサイド結合型のビアの例を示す図である。 一実施形態によるブロードサイド結合型のビアに関する例示のグラフを示す図である。 従来のビアの引き回しおよび一実施形態による新規なビアの引き回しのレイアウトを示す、ＰＣＢの上面図である。 従来のビアの引き回しおよび一実施形態による新規なビアの引き回しの両方に関する、接地層上のアンチパッドを示す図である。 一実施形態による、ビア領域における電源層上でのアンチパッドの組み込みを示す図である。 エッジ結合型のビアが後に続く２つの差動マイクロストリップ対の正極性のＦＥＸＴによる、ＦＥＸＴ累積の一例を示す図である。 一実施形態による、ブロードサイド結合型のビアの負極性のＦＥＸＴによって取り消される２つの差動マイクロストリップ対の正のＦＥＸＴの例を示す図である。 一実施形態による、ビアのＦＥＸＴの大きさおよび極性に影響を及ぼす変形例を示す図である。 高速で、積層高さの低い、表面実装（ＳＭＴ）型のコネクタに適用されるような、一実施形態を示す図である。 一実施形態による、ＰＣＢのパッドのレイアウトを示す図である。 一実施形態による、コネクタのみのモデル、ビアのみのモデル、およびビア−コネクタ−ビアのカスケード接続型のモデルに関する、周波数領域および時間領域における差動ＦＥＸＴのグラフを示す図である。 一実施形態による、対を示す図である。 一実施形態による、ＳＭＴ型のコネクタを示す図である。 一実施形態による、ビアモデルがカスケード接続されたおよびカスケード接続されていないコネクタの、挿入損失対クロストーク比（ＩＣＲ：ｉｎｓｅｒｔｉｏｎ ｌｏｓｓ−ｔｏ−ｃｒｏｓｓｔａｌｋ ｒａｔｉｏ）のグラフを示す図である。 高速で、積層高さの高い、表面実装（ＳＭＴ）型のコネクタに適用されるような、一実施形態を示す図である。 一実施形態による、対を示す図である。 一実施形態による、コネクタのみのモデル、ビアのみのモデル、およびビア−コネクタ−ビアのカスケード接続されたモデルに関する、周波数領域および時間領域における差動ＦＥＸＴを示す図である。 一実施形態による、対を示す図である。 一実施形態による、ビアモデルがカスケード接続されたおよびカスケード接続されていないコネクタの、挿入損失対クロストーク比（ＩＣＲ）のグラフを示す図である。 負極性のＦＥＸＴを有する電気コネクタおよび正のＦＥＸＴを有するビア設計に適用されるような、一実施形態を示す図である。 負極性のＦＥＸＴを有する電気コネクタおよび正のＦＥＸＴを有するビア設計に適用されるような、一実施形態を示す図である。 ＢＧＡコネクタに適用されるような、一実施形態を示す図である。 ＢＧＡコネクタに適用されるような、一実施形態を示す図である。 図１９（ａ）及び（ｂ）は、電気コネクタに適用されるような、関連技術の構成を示す図、図１９（ｃ）及び（ｄ）は、電気コネクタに適用されるような、実施形態を示す図である。

以下の詳細な説明は、本出願の図面および実施形態のさらなる詳細を提供する。図面間で重複する要素の参照符号および説明は、見やすくするために省略されている。説明の全体を通して使用される用語は、例として提供されており、限定するものではない。たとえば、用語「ＦＥＸＴキャンセレーション」の使用は、本出願の実施形態を実施する当業者の実施に応じた、ＦＥＸＴの何らかの低減または実質的な低減に関与し得る。

図１は、一実施形態による、コネクタ信号のＰＣＢ内へのルーティングのために使用されるビアのＦＥＸＴ極性の最適化を行うおよびこれを行わない場合の、通信チャネル全体にわたるビクティムによるＦＥＸＴの累積を示す。別段の記述がない限り、本文書におけるＦＥＸＴは「差動ＦＥＸＴ」を意味するものである。差動対１００は、アクティブチャネル、またはアグレッサとしての役割を果たし、入力１０１と出力１０２を有する。略図１４０は、アグレッサおよびビクティムに関するチャネルの中の構成要素（ＰＣＢ、ビア１、コネクタ、ビア２、ＰＣＢ）の例を示す。チャネル１１０、１２０、および１３０はビクティムチャネルであり、また、各チャネルはＦＥＸＴ累積の異なる場合を示す。具体的には、入力１１１および出力１１２を有するビクティムチャネル１１０は、関連技術のＦＥＸＴ累積を示す。信号１０３が差動対１００を通って伝搬するとき、チャネル１１０において、ＦＥＸＴ１１４がビア１で、１１５がコネクタで、および１１６がビア２で、観測される。各ＦＥＸＴ成分の極性は正であるので、出力１１２で生じる合計クロストークは１１７として示される。

入力１２１および出力１２２を有するビクティムチャネル１２０は、コネクタと反対の極性を生じさせるようにビアを設計することによるＦＥＸＴキャンセレーションの例を示す。具体的には、ビアのＦＥＸＴ１２４および１２６は負であり、コネクタのＦＥＸＴ１２５は正である。出力１２２での加算の後、結果として得られるＦＥＸＴは１２７として示される。

入力１３１および出力１３２を有するビクティムチャネル１３０は、ビアのＦＥＸＴ１３４および１３６が正でありコネクタのＦＥＸＴ１３５が負であるＦＥＸＴキャンセレーションの別の例を示す。出力１３２で加算することによって、チャネル１３０に関する合計ＦＥＸＴ１３７が示される。

図２は、一実施形態による、図１に示すチャネル概略図１４０の例を示す。多層ＰＣＢ２００および２０１が提供され、この場合表面実装型のコネクタ２０４はビア領域２０２および２０３の近傍に取り付けられる。ビア領域２０２および２０３の詳細な断面図２０５では、トレース２０７はＰＣＢの中にストリップラインとして引き回されており、コネクタと結び付けるためにビア２０６を使用して表面に持って来られる。

図３（ａ）はエッジ結合型のビアの一例を示す。ビア３００および３０１は第１の差動対を示し、また、ビア３０２および３０３は第１の差動対と並んで配置された第２の差動対を示す。エッジ結合型のビアは、ビア３００および３０１の中心を通過して引かれた直線３０５がビア３０２および３０３の中心を通過して引かれた直線３０６と重なるところとして言及される。第１の差動対のビアと第２の差動対のビアとの間のこのエッジ結合型の構成により、正のＦＥＸＴが生じる。

図３（ｂ）のグラフは、差動ＦＥＸＴ３２０、ならびに対応するシングルエンドの項３１０（ビア３００から３０２までのクロストーク）、３１１（ビア３００から３０３までのクロストーク）、３１２（ビア３０１から３０２までのクロストーク）、および３１３（ビア３０１から３０３までのクロストーク）を示す、時間領域におけるクロストークを表す。シングルエンドの項３１０および３１３は対称性のため実質的に同様であり、したがってそれらの線は図３（ｂ）でおよび図３（ｃ）の拡大図で示されるように実質的に重なることに留意されたい。ポート１を入力かつポート５を出力としてビア３００に、ポート２を入力かつポート６を出力としてビア３０１に、ポート３を入力かつポート７を出力としてビア３０２に、ポート４を入力かつポート８を出力としてビア３０３に割り当てて、ＦＥＸＴを（Ｓ７１＋Ｓ８２−Ｓ７２−Ｓ８１）／２として視覚化すると、３２０で示すような正のＦＥＸＴ値が得られる。図３（ｂ）および後のグラフにおける時間領域のクロストークが、一般性を失うことなく、各入力ポートに注入された５０ピコ秒（２０％から８０％まで）の立ち上がり時間と１ボルトのスイングのステップ入力を用いて計算されている。

図４（ａ）は、一実施形態による、ブロードサイド結合型のビアの例を示す。ビア４００および４０１は第１の差動対を示し、また、ビア４０２および４０３は第１の差動対に対してブロードサイド構成で配置された第２の差動対を示す。ブロードサイドビアは、ビア４００および４０１の中心を通過して引かれた直線４０５がビア４０２および４０３の中心を通過して引かれた直線４０６と平行であるところとして言及され、この場合、第１の差動対のビア４００および第２の差動対のビア４０２を通過して引かれた直線４１０ならびに第１の差動対のビア４０１および第２の差動対のビア４０３を通過して引かれた直線４１１が直線４０５および４０６に対して直交する。並行な直線４０５および４０６の角度が直線４１０および４１１に対して直交する状態から僅かに外れている場合、その後の構成はオフセットを有するブロードサイドとして言及されることになる。第１の差動対のビアと第２の差動対のビアとの間のこのブロードサイド結合型の構造により、負のＦＥＸＴが生じる。

図４（ｂ）のグラフは、差動ＦＥＸＴ４３０ならびに対応するシングルエンドの項４２０（ビア４００から４０２までのクロストーク）、４２１（ビア４００から４０３までのクロストーク）、４２２（ビア４０１から４０２までのクロストーク）、および４２３（ビア４０１から４０３までのクロストーク）を示す、時間領域のクロストークを表す。４２０および４２３は対称性のため実質的に同様であり、また４２１および４２２も対称性のため実質的に同様であり、したがって、図４（ｃ）および４（ｄ）の拡大図で示されるように、それぞれ、４２０のグラフ線は４２３のグラフ線と実質的に重なり、また４２１のグラフ線は４２２のグラフ線と実質的に重なることに留意されたい。ポート１を入力かつポート５を出力としてビア４００に、ポート２を入力かつポート６を出力としてビア４０１に、ポート３を入力かつポート７を出力としてビア４０２に、ポート４を入力かつポート８を出力としてビア４０３に割り当てて、ＦＥＸＴを（Ｓ７１＋Ｓ８２−Ｓ７２−Ｓ８１）／２として視覚化すると、４３０で示すような負のＦＥＸＴ値が得られる。その大きさは、４２０と４２１との差および４２２と４２３との差を、大きくするかまたは小さくすることによって制御可能である。このことを実現するための１つの方法は、第１および第２の差動対のビアの間の距離を大きくするかまたは小さくするかのいずれかであり、この場合距離は、線４０５および４０６との交点の間にある線４１０または４１１で表される。距離が大きくなるほど、生まれる差、したがって負の差動ＦＥＸＴはより小さくなり、また、距離が小さくなるほど、生まれる差、したがって負の差動ＦＥＸＴはより大きくなる。

図５（ａ）および５（ｂ）は、関連技術のビアの引き回しおよび一実施形態でのビアの引き回しのレイアウトを示す、ＰＣＢ５４０および５４１の上面図である。図５（ａ）のレイアウト５００は、隣り合う差動対のビアの間のクロストークをシールドするための接地ビア５１０の分布を用いる関連技術のビアの引き回しを示し、また、レイアウト５０１は、接地ビア５１１を減らした一実施形態のビアの引き回しを示す。図５（ａ）のレイアウト５００では、表面実装パッド５３０は、コネクタを取り付けられるように図面の底部近傍に並べられる。５１５などの差動トレースは内部の層の中に引き回すために表面実装パッドを差動対５２０のビアに接続する。

接地ビア５１０は差動対５２０の右信号ビアと差動対５２２の左信号ビアとの間、または差動対５２２の右信号ビアと差動対５２４の左信号ビアとの間など、隣接する差動対の２つの信号ビアの間または近傍に常に存在する。図５（ａ）のレイアウトのパターン、またはセルは、コネクタ上のピンの数の全体を通して繰り返され、したがって各セルの中に追加の接地ビアが必要とされる。図５（ｂ）のレイアウト５０１では、表面実装パッド５３１は、コネクタを取り付けられるように図面の底部近傍に並べられる。このレイアウトでのコネクタピンが、ピンが図３のビアとちょうど同じように並んで整列されることになるため、エッジ結合配向を有することになることに留意されたい。５１６などの差動トレースは内部の層の中に引き回すために表面実装パッドを差動対５２１のビアに接続する。全ての隣接する対のビアはブロードサイド構成であり、負極性のＦＥＸＴを生じさせる。接地ビア５１１は、ＰＣＢ５４１の全ての接地層の間に電気接続をもたらすために、および内部のストリップライン層に関して使用されるビアフェンス（via fence）の半波長共振を制御するために存在する。隣接する対の間のビア結合を反対の極性であるコネクタのＦＥＸＴを相殺するのに十分な大きさに高めるために、差動対５２１および５２３の信号ビアの間ならびに差動対５２３および５２５の信号ビアの間に存在する接地ビア５１１が無いことに留意されたい。

図６（ａ）および６（ｂ）は、従来のビアの引き回しおよび一実施形態による新規なビアの引き回しの両方に関する、接地層上のアンチパッドを示す。図５（ａ）および５（ｂ）に加えてこのレイアウトに見ることのできる態様には、ビアから遠ざかるように引き回される差動対５２０および５２１のストリップ線路５２５および５２６を含む。図６（ａ）の層６４０および図６（ｂ）の層６４１は、接地層を表し、また、アンチパッド６２０および６２１は全ての接地層上に存在する。

図７（ａ）および７（ｂ）は、一実施形態による、ビア領域における電源層上でのアンチパッドの分布を示す。図７（ａ）の関連技術のレイアウトは、信号ビアおよび接地ビアが電源層とショートするのを防ぐために電源層７４０上に密に組み込まれたアンチパッド７１０を示す。密に組み込まれた穴は、直流（ＤＣ）の密集を引き起こし、またＰＣＢに悪影響を及ぼし得る所望されない熱を生じさせる可能性がある。図７（ｂ）の新規なビアレイアウト５０１は、電源層７４１上のより少ないアンチパッド７１１を示すが、このことは必要な接地ビアの数が比較して著しく少ないことによる。

図８（ａ）〜８（ｄ）は、エッジ結合型のビアが後に続く２つの差動マイクロストリップ対の正極性のＦＥＸＴによる、ＦＥＸＴ累積の一例を示す。図８（ａ）に示すマイクロストリップには、ＰＣＢモデル８００に示すように、第１の差動対に関して入力８０１および出力８０３を、ならびに第２の差動対に関して入力８０２および出力８０４を有する、２つの差動対が存在する。図８（ｂ）のビアモデル８１０は、入力８１１および出力８１３を有する第１の差動対、ならびに入力８１２および出力８１４を有する第２の差動対を含む。差動対のビアのそれぞれは、エッジ結合型の構成で並んで配置される。ＰＣＢモデル８００のデータおよびビアモデル８１０のデータはカスケード接続されて、この場合ＰＣＢモデル８００の出力８０３はビアモデル８１０の入力８１１に接続しまたＰＣＢモデル８００の出力８０４はビアモデル８１０の入力８１２に接続し、累積された合計のＦＥＸＴを観測する。図８（ｃ）のグラフ８２０は、マイクロストリップモデル８２１、エッジ結合型のビアモデル８２２、およびカスケード接続されたマイクロストリップ対エッジ結合型のビア（cascaded-microstrip-to-edge-coupled vias）８２３の、周波数領域におけるＦＥＸＴを示す。図８（ｄ）のグラフ８３０は、マイクロストリップモデル８３１、エッジ結合型のビアモデル８３２、およびカスケード接続されたマイクロストリップ対エッジ結合型のビア８３３の、時間領域におけるＦＥＸＴを示す。両方の場合に、ＦＥＸＴが累積するという概念および正の値のＦＥＸＴを生じさせる個々のモデルの両方を有することから予測されるように、カスケード接続されたモデルは、低減されていないＦＥＸＴを示すことが観測され得る。

図９（ａ）〜９（ｄ）は、一実施形態による、ブロードサイド結合型のビアの負極性のＦＥＸＴとカスケード接続されたときの、２つの差動マイクロストリップ対の低減された正のＦＥＸＴの一例を示す図である。図８（ａ）からの同じＰＣＢモデル８００が図９（ａ）で使用される。図９（ｂ）のビアモデル９１０は、入力９１１および出力９１３を有する第１の差動対、ならびに入力９１２および出力９１４を有する第２の差動対を含む。差動対のビアはそれぞれ、ブロードサイド結合型の構成で配置される。ＰＣＢモデル８００のデータおよびビアモデル９１０のデータは、累積された合計のＦＥＸＴを観測するためにカスケード接続され、この場合ＰＣＢモデルの出力８０３はビアモデルの入力９１１に接続し、またＰＣＢモデルの出力８０４はビアモデルの入力９１２に接続する。図９（ｃ）のグラフ９２０は、マイクロストリップモデル９２１、ブロードサイド結合型のビアモデル９２２、およびカスケード接続されたマイクロストリップ対ブロードサイド結合型のビア９２３の、周波数領域におけるＦＥＸＴを示す。グラフ９２０に示すように、合計ＦＥＸＴは低減される。図９（ｄ）のグラフ９３０は、マイクロストリップモデル９３１、ブロードサイド結合型のビアモデル９３２、およびカスケード接続されたマイクロストリップ対ブロードサイド結合型のビア（cascaded-microstrip-to-broadside-coupled vias）９３３の、時間領域におけるＦＥＸＴを示す。マイクロストリップのクロストークＦＥＸＴおよびビアのクロストークＦＥＸＴは極性が反対なので、累積されたＦＥＸＴは比較して著しく小さくなる可能性がある。

図１０は、一実施形態による、ビアのＦＥＸＴの大きさおよび極性に影響を及ぼし得るビア構成の例示の変形例を示す。図１０は、図５（ｂ）からのブロードサイドビアのレイアウト５０１の３Ｄ画像を表し、隣接する２つの差動対を拡大表示する。ビア１００３および１００４は第１の差動対を表し、また、ビア１００５および１００６は第２の差動対を表す。第１の差動対は、マイクロストリップ５１６を使用してＰＣＢの上に引き回され、コネクタパッド（図示せず）に接続し、ストリップ線路５２６を使用してＰＣＢを通して引き回される。第２の差動対は、マイクロストリップ５１７を使用してＰＣＢの上に引き回され、コネクタパッド（図示せず）に接続し、ストリップ線路５２７を使用してＰＣＢを通して引き回される。

第１の差動対のビアと第２の差動対のビアとの間の間隔１００７により、負のＦＥＸＴの大きさを制御する。間隔を大きくすると生じる大きさはより小さくなり、また、間隔を小さくすると生じる大きさはより大きくなる。ビア１００８の深さもまた負のＦＥＸＴの大きさを制御する。ビアが深いほど生じる大きさはより大きくなり、また、ビアが浅ければ生じる大きさはより小さくなる。差動対の２つの信号ビアの間の間隔１００９は対の中の結合を制御し、このことは隣接する差動対の間の結合強度に影響を与える。対の中での緊密なビア結合では、隣接する対とのクロストークはより小さく現れ、また、対の中での結合の緩やかなビアでは、隣接する対とのクロストークはより大きく現れる。第１および第２の差動対の間のオフセット１０１０またはオフセット角１０１５は、ビアのＦＥＸＴの大きさおよび極性を制御する。オフセット角１０１５が０°から９０°に広げられると、ＦＥＸＴは負の値から正の値に移る。０°のオフセットが最大の負のＦＥＸＴを生み、９０°のオフセットが最大の正のＦＥＸＴを生じさせることに留意されたい。何らかの角度１０１５で、極性は負から正に移行し、また、その移行角度では、隣接する対の間のビアのＦＥＸＴは極端に小さい。

上述の変形は、利用可能な唯一のものではないが、ＦＥＸＴを変化させることが分かっている。これらの変形は、コネクタのＦＥＸＴを相殺するために必要とされるビアのＦＥＸＴの大きさの制御において有用であり得る。たとえば、コネクタが大きな正極性のＦＥＸＴを示しており、かつ、コネクタピンのピッチによって決定され得る第１および第２の対の間のビア間隔１００７がコネクタのＦＥＸＴを相殺するために必要とされる負の値を生じさせるのに十分なほど近接していないと仮定する。より長いビア１００８を使用することによってＰＣＢの中のより深い層に引き回すこと、対の中のビア同士の間の間隔１００９を大きくすること、またはさらには可能であれば対同士の間のビア間隔１００７を小さくすることを検討することができる他方で、ビアのＦＥＸＴが強すぎる場合は、対の中のビア間隔１００９を小さくすること、またはオフセット１０１０を追加することを検討することができる。

図１１は、高速で、積層高さの低い、表面実装（ＳＭＴ）型のコネクタ２０４に適用されるような、ビア設計の一実施形態を示す。モデル５０１はブロードサイド結合型のビアを組み込み、この場合隣接するチャネルの間の間隔１００７は、０．５ｍｍのコネクタピンのピッチおよび接地−信号−信号−接地（ＧＳＳＧ）構成から導かれる１．５ｍｍであり、また、引き回し層はＰＣＢの頂面から０．３ｍｍ下方にある。モデル５０１のデータは、コネクタ２０４のモデルと各端部でカスケード接続される。

図１２（ａ）は一実施形態によるＰＣＢのパッドのレイアウトを示す。図１２（ｂ）および１２（ｃ）は、一実施形態による、コネクタのみのモデル、ビアのみのモデル、およびビア−コネクタ−ビアのカスケード接続型のモデルに関する、周波数領域および時間領域における差動ＦＥＸＴのグラフを示す。図１２（ａ）のＰＣＢパッドのレイアウト１２２０は、コネクタピンの割り当てを示し、この場合、差動信号の第１の列は対１２２１、１２２２、および１２２３を含み接地パッドが２つの連続する対の間に割り当てられ、また、差動信号の第２の列は対１２２４、１２２５、および１２２６を備え接地パッドが２つの連続する対の間に割り当てられる。対１２２１をビクティムとして割り当てる際、最大のクロストークは、ほとんどの場合、隣接する対１２２２および１２２３からもたらされる。この理由により、実施形態におけるこのビア設計は、隣接する対から現れるコネクタのクロストークを相殺するために、隣接する対のビアのクロストークを制御することを目標とする。ほとんどの場合、コネクタのクロストークの方が大きい。図１２（ｂ）のグラフ１２００は、コネクタ１２０１のモデル、ブロードサイド結合型のビア１２０２のモデル、およびカスケード接続されたブロードサイドビア−コネクタ−ブロードサイドビア１２０３のモデルの、周波数領域におけるＦＥＸＴを示す。改良されたビアを有するコネクタの合計ＦＥＸＴは、コネクタのみのデータから目立って低減され得る。図１２（ｃ）のグラフ１２１０は、コネクタ１２１１のモデル、ブロードサイド結合型のビア１２１２のモデル、およびカスケード接続されたブロードサイドビア−コネクタ−ブロードサイドビア１２１３のモデルの、時間領域におけるＦＥＸＴを示す。コネクタ１２１１およびブロードサイドビア１２１２は反対の極性のＦＥＸＴを有し、したがって、加算後にキャンセレーションが発生する。

図１３（ａ）は一実施形態による対を示す。図１３（ｂ）は一実施形態によるＳＭＴ型のコネクタを示す。図１３（ｃ）は、ビアモデルがカスケード接続されたおよびカスケード接続されていないコネクタの、挿入損失対クロストーク比（ＩＣＲ）のグラフを示す。図１３（ａ）の最も近い５つのＦＥＸＴアグレッサ対１２２４、１２２５、１２２６、１２２２、および１２２３が考慮される。ビクティム対１２２１は第１の列の中央部で選択された。図１３（ｃ）のグラフ１３００は、コネクタのみのもの１３０１、コネクタとカスケード接続されたブロードサイド結合型のビア１３０２、およびコネクタとカスケード接続された従来のビア５００１３０３、ならびにＩＥＥＥ８０２．３ａｐ１０ＧＢＡＳＥ−ＫＲ仕様を外挿したものの、ＩＣＲ曲線をプロットする。より大きいＩＣＲを有することが望ましく、したがって垂直軸に沿ったより高い値が好ましい。この例において最適化される関連技術のビア１３０３では、ＩＣＲはコネクタのみの場合１３０１よりも僅かに悪い。しかし、ＳＩ以外の制約のためビアのクロストークが完全に最適化されない場合があるので、実際の実装ではＩＣＲは目立ってさらに悪くなる傾向がある。ブロードサイドビア１３０２の実施では、ＩＣＲはコネクタのみの１３０１の場合に対して改善し、このことはブロードサイド結合型のビアのモデルをコネクタのモデルにカスケード接続することによってＦＥＸＴが低減されたことを示す。

図１４は、高速で、積層高さの高い、表面実装（ＳＭＴ）型のコネクタに適用されるような、ビア設計の一実施形態を示す。モデル５０１はブロードサイド結合型のビアを組み込み、この場合隣接するチャネルの間の間隔１００７は１．３ｍｍであり、これは０．５ｍｍのコネクタピンのピッチおよびＧＳＳＧ構成を使用する従来の間隔から僅かに小さくされており、また、引き回し層はＰＣＢの頂面から０．６５ｍｍ下方にある。モデル５０１のデータは図示のようにコネクタ１４００のモデルと各端部でカスケード接続される。

図１５（ａ）は一実施形態による対を示す。図１５（ｂ）および１５（ｃ）は、一実施形態による、コネクタのみのモデル、ビアのみのモデル、およびビア−コネクタ−ビアのカスケード型のモデルに関する、周波数領域および時間領域における差動ＦＥＸＴを示す。図１５（ａ）のＰＣＢのパッドのレイアウト１５２０は、コネクタピンの割り当てを示し、この場合、差動信号の第１の列は対１５２１、１５２２、および１５２３を含み接地パッドが２つの連続する対の間に割り当てられ、また、差動信号の第２の列は対１５２４および１５２５を含み接地パッドが２つの連続する対の間に割り当てられる。対１５２１をビクティムとして割り当てる際、最大のクロストークは、ほとんどの場合、隣接する対１５２２および１５２３からもたらされる。この理由により、先の例で述べたように、実施形態におけるこのビア設計は、隣接する対から現れるコネクタのクロストークを相殺するために、隣接する対のビアのクロストークを制御することを目標とする。図１５（ｂ）のグラフ１５００は、コネクタ１５０１のモデル、ブロードサイド結合型のビア１５０２のモデル、およびカスケード接続されたブロードサイドビア−コネクタ−ブロードサイドビア１５０３のモデルの、周波数領域におけるＦＥＸＴを示す。改良されたビアを有するコネクタの合計ＦＥＸＴは、コネクタのみのデータから著しく低減され得る。図１５（ｃ）のグラフ１５１０は、コネクタ１５１１のモデル、ブロードサイド結合型のビア１５１２のモデル、およびカスケード接続されたブロードサイドビア−コネクタ−ブロードサイドビア１５１３のモデルの、時間領域におけるＦＥＸＴを示す。コネクタ１５１１およびブロードサイドビア１５１２は反対の極性のＦＥＸＴを有し、したがって、加算後にキャンセレーションが発生する。

図１６（ａ）は一実施形態による対を示す。図１６（ｂ）は、一実施形態による、ビアモデルがカスケード接続されたおよびカスケード接続されていないコネクタの、挿入損失対クロストーク比（ＩＣＲ）のグラフを示す。図１６（ａ）に示されるような最も近い４つのＦＥＸＴアグレッサ対１５２４、１５２５、１５２２、および１５２３が考慮される。この例では、ビクティム対１５２１は第１の列の中央部で選択される。図１６（ｂ）のグラフ１６００は、コネクタのみのもの１６０１、コネクタとカスケード接続されたブロードサイド結合型のビア１６０２、およびコネクタとカスケード接続された従来のビア５００１６０３、ならびにＩＥＥＥ８０２．３ａｐ１０ＧＢＡＳＥ−ＫＲ仕様を外挿したものの、ＩＣＲ曲線をプロットする。この例において最適化される関連技術のビア１６０３では、ＩＣＲはコネクタのみの場合１６０１よりも僅かに悪い。ブロードサイドビア１６０２の実施では、ＩＣＲはコネクタのみの１６０１の場合に対して著しく改善し、このことはブロードサイド結合型のビアのモデルをコネクタのモデルにカスケード接続することによってＦＥＸＴキャンセレーションが発生したことを示す。

図１７（ａ）〜１７（ｄ）は、負極性のＦＥＸＴを有する電気コネクタおよび正のＦＥＸＴを有するビア設計に適用されるような、一実施形態を示す。図１７（ａ）のコネクタ１７００は、端面図１７０１とともに図１７（ｂ）で示すように、信号導体１７１０の２つの列を収容する。第１の列１７１１上に位置する第１の差動対および第２の列１７１２上に位置する第２の差動対は、１７１５によって示すようにブロードサイド結合型の構成であり、負極性のＦＥＸＴを生じさせる。図１７（ｃ）のＰＣＢレイアウト１７２０は、関連技術のビアのレイアウトを示し、この場合引き回しのため、コネクタからの対１７１１はパッド１７２７上に取り付けられ、コネクタからの対１７１２はパッド１７２８の上に取り付ける。ビア１７２５および１７２６はそれぞれ離間され、累積クロストークの大きな低下は期待されない。図１７（ｄ）のＰＣＢレイアウト１７３０は、本開示の一実施形態を示し、この場合引き回しのため、コネクタからの対１７１１はパッド１７３７上に取り付けられ、コネクタからの対１７１２はパッド１７３８の上に取り付ける。ビア１７３５および１７３６はそれぞれ、第１の差動対１７１１および第２の差動対１７１２がエッジ結合構成に従うように位置付けられ、正のＦＥＸＴを生みコネクタ内で生み出された負のＦＥＸＴを相殺する。

図１８（ａ）および１８（ｂ）は、ボールグリッドアレイ（ＢＧＡ）コネクタおよびその引き回しのビア設計に適用されるような、一実施形態を示す。図１８（ａ）のＢＧＡコネクタ１８００は、信号導体の複数の列１８１１、１８１２、などを有する。１８０１の拡大画像から見られるように、第１の列１８１１は、第１の差動対信号導体１８１３および１８１４、第２の差動対信号導体１８１５および１８１６、などを含む。各列の差動対はエッジ結合される。図１８（ｂ）のＰＣＢレイアウト１８２０は、ビアの引き回しでブロードサイド結合を形成する信号のコネクタ列のそれぞれを示す。第１の列１８１１は、コネクタ導体１８１３および１８１４と嵌まり合う第１の差動対ＢＧＡ接点パッド１８２１および１８２２、コネクタ導体１８１５および１８１６に接合する第２の差動対ＢＧＡ接点パッド１８２５および１８２６を含む。列１８１１の第１の差動対は列１８１１の第２の差動対とのブロードサイド構成を形成するが、このことは、各差動対の第１のＢＧＡパッド１８２１および１８２５に関してビア−イン−パッド（via-in-pad）を使用し、かつ、各差動対の第２のＢＧＡパッド１８２２および１８２６をビアパッド１８２３および１８２７へと外へ引き回すためにドッグ−ボーンパッドを使用することによって行われる。列１８１１の第１の差動対のビアは１８２１および１８２３に位置し、また、列１８１１の第２の差動対のビアは１８２５および１８２７に位置し、故に、ＦＥＸＴキャンセレーションを促進するブロードサイド結合を形成する。この図示は例として機能し、ブロードサイドビア構成の正確な構成に従う必要はない。

図１９（ａ）〜１９（ｂ）は電気コネクタに適用されるような、関連技術の構成を示し、図１９（ｃ）〜１９（ｄ）は電気コネクタに適用されるような、実施形態を示す。図１９（ａ）の関連技術の構成１９００は、エッジ結合型のコネクタ信号導体１９０５の構成を示す。レセプタクル側１９０６とプラグ側１９０７は、示すように１９０４で嵌め合わされる。関連技術では、嵌合部分の幾何学形状は標準化委員会によって規定され、修正を行うことはできない。プラグ側１９０７の信号導体は、ケーブル終端部１９０２でケーブル１９０３と接合する。図１９（ｂ）のコネクタの側面図１９１０のインサート成形物１９１２は、コネクタ導体を覆って成形され、また、コネクタシェル１９１７はこの成形体を密閉する。コネクタシェル１９１６はコネクタのレセプタクル側１９０６を密閉する。隣接するアグレッサからビクティム対１９０１への差動ＦＥＸＴは、正の極性を有すると予測される。

図１９（ｃ）の実施形態の構成１９５０は、エッジ結合１９５５およびブロードサイド結合１９６５の両方を信号導体に適用することによる、コネクタ内の実施を示す。レセプタクル側１９５６とプラグ側１９５７は、示すように１９５４で嵌め合わされる。プラグ側１９５７の信号導体は、ケーブル終端部１９５２でケーブル１９５３と接合する。図１９（ｄ）のコネクタの側面図１９６０のインサート成形物１９６２は、コネクタ導体を覆って成形され、また、コネクタシェル１９６７はこの成形体を密閉する。隣接するアグレッサからビクティム対１９５１への差動ＦＥＸＴは、エッジ結合１９５５の構成およびブロードサイド結合１９６５の構成が連続しているため、大きさが小さいと予測される。各構成の最適な結合長さでは、両方の極性の大きさは同様になり、コネクタの累積ＦＥＸＴは低減されることになる。

本出願の他の実施は、本明細書を考慮しかつ本明細書に開示された実施形態を実施することによって当業者には明らかとなろう。記載された実施形態の様々な態様および／または構成要素が、単独でまたは任意の組み合わせで使用され得る。本明細書および実施形態が例として考えるべきであって、本出願の真の範囲および精神が以下の特許請求の範囲によって示されることが意図される。

１００ 差動対
１０１、１１１、１２１、１３１ 入力
１０２、１１２、１２２、１３２ 出力
１０３ 信号
１１０ チャネル
１１４ ＦＥＸＴ
１１５ コネクタ
１１６ ビア２
１１７ 合計クロストーク
１２０、１３０ ビクティムチャネル
１２４、１３４ ビアのＦＥＸＴ
１２５、１３５ コネクタのＦＥＸＴ
１２６、１３６ ビアのＦＥＸＴ
１２７ ＦＥＸＴ
１３７ 合計ＦＥＸＴ
１４０ チャネル概略図
２００、２０１ 多層ＰＣＢ
２０２、２０３ ビア領域
２０４ 表面実装型のコネクタ
２０６ ビア
２０７ トレース
３００、３０１、３０２、３０３ ビア
３１０、３１１、３１２、３１３ シングルエンドの項
３２０ 差動ＦＥＸＴ
４００、４０１、４０２、４０３ ビア
４２０、４２１、４２２、４２３ シングルエンドの項
４３０ 差動ＦＥＸＴ
５００、５０１ レイアウト
５１０、５１１ 接地ビア
５１６、５１７ マイクロストリップ
５２０、５２１、５２２、５２３、５２４、５２５ 差動対
５２６、５２７ ストリップ線路
５３０、５３１ 表面実装パッド
６２０、６２１ アンチパッド
６４０、６４１ 層
７１０、７１１ アンチパッド
７４０、７４１ 電源層
８００ ＰＣＢモデル
８０１、８０２、８１１、８１２、９１１、９１２ 入力
８０３、８０４、９１３、９１４ 出力
８１０、９１０ ビアモデル
１００３、１００４、１００５、１００６、１００８ ビア
１００７、１００９ 間隔
１０１０ オフセット
１０１５ オフセット角
１４００ コネクタ
１７００ コネクタ
１７１０ 信号導体
１７１１ 第１の列、コネクタからの対、第１の差動対
１７１２ 第２の列、コネクタからの対、第２の差動対
１７２０、１７３０ ＰＣＢレイアウト
１７２５、１７２６、１７３５、１７３６ ビア
１７２７、１７２８、１７３７、１７３８ パッド
１８００ ＢＧＡコネクタ
１８１１、１８１２ 信号導体の列
１８１３、１８１４ 第１の差動対信号導体
１８１５、１８１６ 第２の差動対信号導体
１８２０ ＰＣＢレイアウト
１８２１、１８２２ 第１の差動対ＢＧＡ接点パッド
１８２３、１８２７ ビアパッド
１８２５、１８２６ 第２の差動対ＢＧＡ接点パッド
１９００ 関連技術の構成
１９０１、１９５１ ビクティム対
１９０２、１９５２ ケーブル終端部
１９０３、１９５３ ケーブル
１９０５ コネクタ信号導体
１９０６、１９５６ レセプタクル側
１９０７、１９５７ プラグ側
１９１２、１９６２ インサート成形物
１９１６、１９１７、１９６７ コネクタシェル
１９５０ 実施形態の構成
１９５５ エッジ結合
１９６５ ブロードサイド結合

Claims (13)

1. 第１の極性の差動遠端クロストーク（ＦＥＸＴ）を有する第１の電気構成要素と、
   前記第１の電気構成要素に結合されかつ第２の極性の差動ＦＥＸＴを有する第２の電気構成要素と、を備え、
   前記第１の極性は、ＦＥＸＴキャンセレーションを生じさせるために前記第２の極性の反対の極性であり、
   前記第１の電気構成要素が、少なくとも２つの信号ビアの対を備えるプリント回路基板を備え、前記第２の電気構成要素が、複数の信号導体を備える電気コネクタを備え、前記少なくとも２つの信号ビアの対が、前記電気コネクタの前記複数の信号導体によって取り付けられるように構成された少なくとも２つの信号パッドの対に接続され、
   前記複数の信号導体が、正極性の差動ＦＥＸＴを誘起するように構成されたエッジ結合型のビアに接続される、及び／又は、負極性の差動ＦＥＸＴを誘起するように構成されたブロードサイド結合型のビアに接続される、電気システム。
2. 前記少なくとも２つの信号ビアの対の第１の対が、前記少なくとも２つの信号ビアの第２の対に関連する第１の位置に、前記少なくとも２つの信号ビアの前記第１の対および前記第２の対の少なくとも一方の極性が前記複数の信号導体の少なくとも１つの対の差動ＦＥＸＴの極性の反対の差動ＦＥＸＴの極性を有するように配置される、請求項１に記載の電気システム。
3. 前記第１の電気構成要素が前記第２の電気構成要素に表面実装によって結合される、請求項１に記載の電気システム。
4. 前記第１の電気構成要素が前記第２の電気構成要素にボールグリッドアレイ（ＢＧＡ）によって結合される、請求項１に記載の電気システム。
5. 前記第１の電気構成要素および前記第２の電気構成要素の一方が、負極性の差動ＦＥＸＴを誘起するように構成されたブロードサイド結合型のビアを備え、かつ、前記第１の電気構成要素および前記第２の電気構成要素の他方が、正極性の差動ＦＥＸＴを誘起するように構成されたエッジ結合型のビアを備える、請求項１に記載の電気システム。
6. 前記第１の電気構成要素および前記第２の電気構成要素の一方が、負極性の差動ＦＥＸＴを誘起するように構成されたブロードサイド結合型のビアを備える、請求項１に記載の電気システム。
7. 前記第１の電気構成要素および前記第２の電気構成要素の一方が、正極性の差動ＦＥＸＴを誘起するように構成されたエッジ結合型のビアを備える、請求項１に記載の電気システム。
8. コネクタを備え、前記第１の電気構成要素が、正極性の差動ＦＥＸＴ極性を誘起するように構成されたエッジ結合構造を有する前記コネクタの第１の部分を備え、前記第２の電気構成要素が、負極性の差動ＦＥＸＴを誘起するように構成されたブロードサイド結合構造を有する前記コネクタの第２の部分を備え、前記コネクタの前記第１の部分において誘起された前記正極性の差動ＦＥＸＴ極性のＦＥＸＴキャンセレーションをもたらす、請求項１に記載の電気システム。
9. 電気コネクタの信号導体が上に取り付けられた少なくとも２つの信号パッドの対に電気的に接続された少なくとも２つの信号ビアの対を備えるプリント回路基板（ＰＣＢ）であって、
   前記少なくとも２つの信号ビアの対の第１の対が、前記少なくとも２つの信号ビアの第２の対に関連する位置に配置され、前記第１の対および前記第２の対の一方であるアグレッサのビアの対によってもたらされる差動ＦＥＸＴの極性が、前記信号導体のうちのアグレッサの信号導体によってもたらされる差動ＦＥＸＴの極性と反対であり、
   前記信号導体が、正極性の差動ＦＥＸＴを誘起するように構成された前記ＰＣＢのエッジ結合型のビアに接続される、及び／又は、負極性の差動ＦＥＸＴを誘起するように構成された前記ＰＣＢのブロードサイド結合型のビアに接続される、
   プリント回路基板（ＰＣＢ）。
10. 前記第１の対が、第１の入力ポートおよび第２の入力ポートを備える入力差動ポートを備え、前記第２の対が、第１の出力ポートおよび第２の出力ポートを備える出力差動ポートを備え、前記第１の対および前記第２の対が、
    前記第１の入力ポートから前記第１の出力ポートまでの第１のシングルエンド散乱パラメータと前記第２の入力ポートから前記第２の出力ポートまでの第２のシングルエンド散乱パラメータとの和と、
    前記第１の入力ポートから前記第２の出力ポートまでの第３のシングルエンド散乱パラメータと前記第２の入力ポートから前記第１の出力ポートまでの第２のシングルエンド散乱パラメータとの和と、の差に、前記入力差動ポートから前記出力差動ポートまでの差動ＦＥＸＴが基づくように配置される、請求項９に記載のＰＣＢ。
11. 前記第１の対が、前記第２の対に関連する前記位置に、前記第１の対および前記第２の対の少なくとも一方の極性が前記信号導体のうちの少なくとも１つの対の差動ＦＥＸＴの極性の反対の差動ＦＥＸＴの極性を有するように、配置される、請求項９に記載のＰＣＢ。
12. 前記信号導体に表面実装によって結合される、請求項９に記載のＰＣＢ。
13. 前記信号導体にボールグリッドアレイ（ＢＧＡ）によって結合される、請求項９に記載のＰＣＢ。

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