JP6288187B2

JP6288187B2 - Compound semiconductor device and manufacturing method thereof

Info

Publication number: JP6288187B2
Application number: JP2016161887A
Authority: JP
Inventors: 淳二小谷; 哲郎石黒; 秀一苫米地
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2016-08-22
Filing date: 2016-08-22
Publication date: 2018-03-07
Anticipated expiration: 2031-08-18
Also published as: JP2016201572A

Description

本発明は、化合物半導体装置及びその製造方法に関する。 The present invention relates to a compound semiconductor device and a manufacturing method thereof.

近年、基板上方にＧａＮ層及びＡｌＧａＮ層を順次形成し、ＧａＮ層を電子走行層として用いる電子デバイス（化合物半導体装置）の開発が活発である。このような化合物半導体装置の一つとして、ＧａＮ系の高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）が挙げられる。ＧａＮ系ＨＥＭＴを電源用のインバータのスイッチとして使用すると、オン抵抗の低減及び耐圧の向上の両立が可能である。また、Ｓｉ系トランジスタと比較して、待機時の消費電力を低減することも可能であり、動作周波数を向上させることも可能である。このため、スイッチングロスを低減することができ、インバータの消費電力を低減することが可能となる。また、同等の性能のトランジスタであれば、Ｓｉ系トランジスタと比較して小型化が可能である。 In recent years, development of electronic devices (compound semiconductor devices) in which a GaN layer and an AlGaN layer are sequentially formed on a substrate and the GaN layer is used as an electron transit layer has been active. One of such compound semiconductor devices is a GaN-based high electron mobility transistor (HEMT). When the GaN-based HEMT is used as a switch for an inverter for power supply, both reduction of on-resistance and improvement of breakdown voltage are possible. In addition, power consumption during standby can be reduced as compared with Si-based transistors, and the operating frequency can be improved. For this reason, switching loss can be reduced and the power consumption of the inverter can be reduced. In addition, a transistor having equivalent performance can be downsized as compared with a Si-based transistor.

そして、ＧａＮ層を電子走行層として用い、ＡｌＧａＮを電子供給層として用いたＧａＮ系ＨＥＭＴでは、ＡｌＧａＮ及びＧａＮの格子定数の差に起因したひずみがＡｌＧａＮに生じる。このため、ピエゾ分極が発生し、高濃度の二次元電子ガス（２ＤＥＧ）が得られる。従って、このＧａＮ系ＨＥＭＴは高出力デバイスに適用される。 In a GaN-based HEMT using a GaN layer as an electron transit layer and using AlGaN as an electron supply layer, strain due to the difference in lattice constant between AlGaN and GaN occurs in AlGaN. For this reason, piezoelectric polarization occurs, and a high-concentration two-dimensional electron gas (2DEG) is obtained. Therefore, this GaN-based HEMT is applied to a high-power device.

但し、結晶性が良好なＧａＮ基板を製造することは極めて困難である。このため、従来、主として、Ｓｉ基板、サファイア基板及びＳｉＣ基板上方に、ＧａＮ層及びＡｌＧａＮ層等をヘテロエピタキシャル成長によって形成している。特にＳｉ基板は、大口径で高品質のものを低コストにて入手しやすい。このため、Ｓｉ基板上方にＧａＮ層及びＡｌＧａＮ層を成長させた構造についての研究が盛んに行われている。 However, it is extremely difficult to manufacture a GaN substrate with good crystallinity. For this reason, conventionally, a GaN layer, an AlGaN layer, and the like are mainly formed by heteroepitaxial growth above the Si substrate, sapphire substrate, and SiC substrate. In particular, a Si substrate having a large diameter and high quality is easily available at low cost. For this reason, research on a structure in which a GaN layer and an AlGaN layer are grown on a Si substrate has been actively conducted.

しかし、ＧａＮ層及びＡｌＧａＮ層とＳｉ基板との間には大きな熱膨張係数の差が存在する。その一方で、ＧａＮ層及びＡｌＧａＮ層のエピタキシャル成長には、高温での処理が必要とされる。このため、この高温での処理の際に、熱膨張係数の差に起因するＳｉ基板の反り及びクラック等が発生することがある。このような熱膨張係数の差に起因する問題を解決すべく、ＧａＮ層及びＡｌＧａＮ層とＳｉ基板との間に、組成が異なる２種類の化合物半導体層を交互に積層した超格子構造のバッファ層を設ける技術についての検討も行われている。 However, there is a large difference in thermal expansion coefficient between the GaN layer and AlGaN layer and the Si substrate. On the other hand, high temperature processing is required for epitaxial growth of the GaN layer and the AlGaN layer. For this reason, during this high temperature treatment, warpage, cracks, and the like of the Si substrate due to the difference in thermal expansion coefficient may occur. In order to solve such a problem caused by the difference in thermal expansion coefficient, a buffer layer having a superlattice structure in which two types of compound semiconductor layers having different compositions are alternately stacked between a GaN layer and an AlGaN layer and a Si substrate. Studies are also underway on the technology to provide this.

しかしながら、超格子構造をバッファ層に採用した従来の化合物半導体装置によっても、十分にクラック及び反り等を抑制することは困難である。また、その上の電子走行層及び電子供給層の結晶性を良好なものとすることが困難となる。 However, it is difficult to sufficiently suppress cracks and warpage even with a conventional compound semiconductor device that employs a superlattice structure as a buffer layer. In addition, it becomes difficult to improve the crystallinity of the electron transit layer and the electron supply layer thereon.

また、Ｓｉ基板の裏面に熱膨張係数がＧａＮ系化合物半導体層と近い層を形成しておく技術についても検討が行われているが、この従来の技術では、その層を形成する際に反り等が生じてしまう。このような反りが生じると、電子走行層及び電子供給層等を形成する際の基板温度にばらつきが生じるため、所望の特性を得ることが困難となる。 In addition, a technique for forming a layer having a thermal expansion coefficient close to that of the GaN-based compound semiconductor layer on the back surface of the Si substrate has been studied, but in this conventional technique, warping or the like is caused when the layer is formed. Will occur. When such a warp occurs, the substrate temperature at the time of forming the electron transit layer, the electron supply layer, and the like varies, making it difficult to obtain desired characteristics.

特開２０１０−２２８９６７号公報JP 2010-228967 A 特開２０１１−１１９７１５号公報JP 2011-119715 A

本発明の目的は、材料の熱膨張係数の差に起因するクラック等を抑制することができる化合物半導体装置及びその製造方法を提供することにある。 An object of the present invention is to provide a compound semiconductor device capable of suppressing cracks and the like due to differences in thermal expansion coefficients of materials and a method for manufacturing the same.

化合物半導体基板の一態様には、基板と、前記基板上方に設けられた窒化物半導体積層構造と、前記基板と前記窒化物半導体積層構造との間に設けられたＡｌＮ系の応力緩和層と、前記応力緩和層と前記窒化物半導体積層構造との間に設けられたＡｌＧａＮの窒化物半導体層と、が設けられている。前記応力緩和層の前記窒化物半導体層側の面に、窪みが５ｎｍ以上の深さで２×１０¹⁰ｃｍ^-2以上の個数密度で設けられているか、窪みが７ｎｍ以上の深さで８×１０⁹ｃｍ^-2以上の個数密度で設けられている。前記応力緩和層の前記窒化物半導体層側の面におけるスキューネスが負である。 In one aspect of the compound semiconductor substrate, a substrate, a nitride semiconductor multilayer structure provided above the substrate, an AlN-based stress relaxation layer provided between the substrate and the nitride semiconductor multilayer structure, An AlGaN nitride semiconductor layer provided between the stress relaxation layer and the nitride semiconductor multilayer structure is provided. On the surface of the stress relaxation layer on the nitride semiconductor layer side, recesses are provided at a depth of 5 nm or more with a number density of 2 × 10 ¹⁰ cm ⁻² or more, or the recesses are 8 × with a depth of 7 nm or more. It is provided with a number density of 10 ⁹ cm ⁻² or more. The skewness on the nitride semiconductor layer side surface of the stress relaxation layer is negative.

化合物半導体基板の製造方法の一態様では、基板上方にＡｌＮ系の応力緩和層を形成し、前記応力緩和層上方にＡｌＧａＮの窒化物半導体層を形成し、前記窒化物半導体層上方に窒化物半導体積層構造を形成する。前記応力緩和層を形成する際に、前記応力緩和層の前記窒化物半導体層側の面に、深さが５ｎｍ以上の窪みを２×１０¹⁰ｃｍ^-2以上の個数密度で形成するか、深さが７ｎｍ以上の窪みを８×１０⁹ｃｍ^-2以上の個数密度で形成し、前記面のスキューネスを負とする。 In one aspect of the method for manufacturing a compound semiconductor substrate, an AlN-based stress relaxation layer is formed above the substrate, an AlGaN nitride semiconductor layer is formed above the stress relaxation layer, and a nitride semiconductor is formed above the nitride semiconductor layer. A laminated structure is formed. When forming the stress relaxation layer, a recess having a depth of 5 nm or more is formed at a number density of 2 × 10 ¹⁰ cm ⁻² or more on the surface of the stress relaxation layer on the nitride semiconductor layer side, A recess having a thickness of 7 nm or more is formed with a number density of 8 × 10 ⁹ cm ⁻² or more, and the skewness of the surface is negative.

化合物半導体装置の一態様には、基板と、前記基板上方に設けられた窒化物半導体積層構造と、前記基板と前記窒化物半導体積層構造との間に設けられたＡｌＮ系の応力緩和層と、前記応力緩和層と前記窒化物半導体積層構造との間に設けられたＡｌＧａＮの窒化物半導体層と、前記窒化物半導体積層構造の上方に設けられたゲート電極と、前記窒化物半導体積層構造の上方に前記ゲート電極を挟んで設けられた、ソース電極及びドレイン電極と、が設けられている。前記応力緩和層の前記窒化物半導体層側の面に、窪みが５ｎｍ以上の深さで２×１０¹⁰ｃｍ^-2以上の個数密度で設けられているか、窪みが７ｎｍ以上の深さで８×１０⁹ｃｍ^-2以上の個数密度で設けられている。前記応力緩和層の前記窒化物半導体層側の面におけるスキューネスが負である。 In one aspect of the compound semiconductor device, a substrate, a nitride semiconductor multilayer structure provided above the substrate, an AlN-based stress relaxation layer provided between the substrate and the nitride semiconductor multilayer structure, An AlGaN nitride semiconductor layer provided between the stress relaxation layer and the nitride semiconductor multilayer structure, a gate electrode provided above the nitride semiconductor multilayer structure, and an upper side of the nitride semiconductor multilayer structure And a source electrode and a drain electrode provided with the gate electrode interposed therebetween. On the surface of the stress relaxation layer on the nitride semiconductor layer side, recesses are provided at a depth of 5 nm or more with a number density of 2 × 10 ¹⁰ cm ⁻² or more, or the recesses are 8 × with a depth of 7 nm or more. It is provided with a number density of 10 ⁹ cm ⁻² or more. The skewness on the nitride semiconductor layer side surface of the stress relaxation layer is negative.

化合物半導体装置の製造方法の一態様では、基板上方にＡｌＮ系の応力緩和層を形成し、前記応力緩和層上方にＡｌＧａＮの窒化物半導体層を形成し、前記窒化物半導体層上方に窒化物半導体積層構造を形成し、前記窒化物半導体積層構造上方にゲート電極を形成し、前記窒化物半導体積層構造上方に、ゲート電極を挟んでソース電極及びドレイン電極を形成する。前記応力緩和層を形成する際に、前記応力緩和層の前記窒化物半導体層側の面に、深さが５ｎｍ以上の窪みを２×１０¹⁰ｃｍ^-2以上の個数密度で形成するか、深さが７ｎｍ以上の窪みを８×１０⁹ｃｍ^-2以上の個数密度で形成し、前記面のスキューネスを負とする。 In one aspect of the method for manufacturing a compound semiconductor device, an AlN-based stress relaxation layer is formed above a substrate, an AlGaN nitride semiconductor layer is formed above the stress relaxation layer, and a nitride semiconductor is formed above the nitride semiconductor layer. A stacked structure is formed, a gate electrode is formed above the nitride semiconductor stacked structure, and a source electrode and a drain electrode are formed above the nitride semiconductor stacked structure with the gate electrode interposed therebetween. When forming the stress relaxation layer, a recess having a depth of 5 nm or more is formed at a number density of 2 × 10 ¹⁰ cm ⁻² or more on the surface of the stress relaxation layer on the nitride semiconductor layer side, A recess having a thickness of 7 nm or more is formed with a number density of 8 × 10 ⁹ cm ⁻² or more, and the skewness of the surface is negative.

上記の化合物半導体装置等によれば、適切な窪みが形成された応力緩和層が設けられているため、材料の熱膨張係数の差に起因するクラック等を抑制することができる。 According to the above compound semiconductor device and the like, since the stress relaxation layer in which appropriate depressions are formed is provided, it is possible to suppress cracks and the like due to the difference in the thermal expansion coefficients of the materials.

第１の実施形態に係る化合物半導体装置の構造を示す図である。It is a figure which shows the structure of the compound semiconductor device which concerns on 1st Embodiment. 第１の実施形態に係る化合物半導体装置の作用を示す図である。It is a figure which shows the effect | action of the compound semiconductor device which concerns on 1st Embodiment. 表面性状とスキューネスＲｓｋとの関係を示す図である。It is a figure which shows the relationship between surface property and skewness Rsk. 第２の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す図である。It is a figure which shows the structure of GaN-type HEMT which concerns on 2nd Embodiment. 第２の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of GaN-type HEMT which concerns on 2nd Embodiment to process order. 第２の実施形態の変形例を示す断面図である。It is sectional drawing which shows the modification of 2nd Embodiment. 高出力増幅器の外観の例を示す図である。It is a figure which shows the example of the external appearance of a high output amplifier. 電源装置を示す図である。It is a figure which shows a power supply device. 応力緩和層の表面性状の分析結果を示す図である。It is a figure which shows the analysis result of the surface property of a stress relaxation layer. 窪みの深さと、反りの大きさ及びクラックの長さとの関係を示す図である。It is a figure which shows the relationship between the depth of a hollow, the magnitude | size of curvature, and the length of a crack.

以下、実施形態について添付の図面を参照しながら具体的に説明する。 Hereinafter, embodiments will be described in detail with reference to the accompanying drawings.

（第１の実施形態）
先ず、第１の実施形態について説明する。図１は、第１の実施形態に係る化合物半導体装置の構造を示す図である。 (First embodiment)
First, the first embodiment will be described. FIG. 1 is a diagram illustrating the structure of the compound semiconductor device according to the first embodiment.

第１の実施形態では、図１に示すように、基板１上に応力緩和層２が形成され、応力緩和層２上にＧａＮ系の化合物半導体積層構造３が形成されている。基板１は、例えばＳｉ（１１１）基板であり、応力緩和層２は、ＡｌＮ層等のＡｌＮ系の化合物半導体層であり、応力緩和層２の上面には、深さが５ｎｍ以上の窪み２ａが２×１０¹⁰ｃｍ^-2以上の個数密度で形成されている。化合物半導体積層構造３には、例えば、電子走行層及び電子供給層が含まれる。また、電子供給層上に、例えば、ゲート電極、ソース電極及びドレイン電極が、ソース電極及びドレイン電極がゲート電極を間に挟むようにして形成されている。 In the first embodiment, as shown in FIG. 1, a stress relaxation layer 2 is formed on a substrate 1, and a GaN-based compound semiconductor multilayer structure 3 is formed on the stress relaxation layer 2. The substrate 1 is, for example, a Si (111) substrate, the stress relaxation layer 2 is an AlN-based compound semiconductor layer such as an AlN layer, and a depression 2 a having a depth of 5 nm or more is formed on the upper surface of the stress relaxation layer 2. The number density is 2 × 10 ¹⁰ cm ⁻² or more. The compound semiconductor multilayer structure 3 includes, for example, an electron transit layer and an electron supply layer. Further, for example, a gate electrode, a source electrode, and a drain electrode are formed on the electron supply layer so that the source electrode and the drain electrode sandwich the gate electrode therebetween.

従来の技術では、基板とＧａＮ層等の電子走行層との間にＡｌＮ層が形成されることがあるが、このＡｌＮ層の上面は平坦である。そして、図２（ａ）に示すように、応力緩和層２に代えて、上面が平坦なＡｌＮ層１０２が形成される場合には、化合物半導体積層構造３の成長後の冷却の際に、基板１とＧａＮ系の化合物半導体積層構造３との間の熱膨張係数の差に起因する大きな引張応力が化合物半導体積層構造３に作用する。この結果、化合物半導体積層構造３にクラックが生じたり、基板１に反りが生じたりする。 In the conventional technique, an AlN layer may be formed between a substrate and an electron transit layer such as a GaN layer, but the upper surface of this AlN layer is flat. As shown in FIG. 2A, when the AlN layer 102 having a flat top surface is formed instead of the stress relaxation layer 2, the substrate is cooled during the growth of the compound semiconductor multilayer structure 3. A large tensile stress due to the difference in thermal expansion coefficient between 1 and the GaN-based compound semiconductor multilayer structure 3 acts on the compound semiconductor multilayer structure 3. As a result, the compound semiconductor multilayer structure 3 is cracked or the substrate 1 is warped.

一方、本実施形態では、応力緩和層２の上面に適切な窪み２ａが散在しているため、化合物半導体積層構造３の成長の際には、窪みの側面からの成長が互いにぶつかり合う形となり、この際にお互いに圧縮応力を発生させる。このため窪みを有する応力緩和層２上に成長した窒化物半導体層には、局所的に圧縮応力も化合物半導体積層構造３に作用する。従って、成長後の冷却時に発生する引張応力が相殺され、化合物半導体積層構造３のクラック及び基板１の反り等が抑制される。更に、このような構造を得るために、特別に複雑な制御は必要とされず、また、特別に長時間の結晶成長も必要とされない。このため、コストの上昇を抑制することもできる。 On the other hand, in the present embodiment, since the appropriate recesses 2a are scattered on the upper surface of the stress relaxation layer 2, the growth from the side surfaces of the recesses collides with each other when the compound semiconductor multilayer structure 3 is grown. At this time, compressive stresses are generated from each other. Therefore, compressive stress locally acts on the compound semiconductor multilayer structure 3 in the nitride semiconductor layer grown on the stress relaxation layer 2 having a depression. Therefore, the tensile stress generated at the time of cooling after growth is offset, and the crack of the compound semiconductor multilayer structure 3 and the warp of the substrate 1 are suppressed. Furthermore, in order to obtain such a structure, no particularly complicated control is required, and no special long-time crystal growth is required. For this reason, an increase in cost can also be suppressed.

また、応力緩和層２の表面性状に関し、粗さ曲線のスキューネスＲｓｋは負である。粗さ曲線のスキューネスＲｓｋが正の場合、図３（ａ）に示すように、表面性状は、基準面から突出する複数の突起が存在するようなものとなる。粗さ曲線のスキューネスＲｓｋが０の場合、図３（ｂ）に示すように、表面性状は、突起及び窪みが同等に存在するようなものとなる。粗さ曲線のスキューネスＲｓｋが負の場合、図３（ｃ）に示すように、基準面から窪んだ複数の窪みが存在するようなものとなる。 Regarding the surface properties of the stress relaxation layer 2, the skewness Rsk of the roughness curve is negative. When the skewness Rsk of the roughness curve is positive, as shown in FIG. 3A, the surface property is such that there are a plurality of protrusions protruding from the reference surface. When the skewness Rsk of the roughness curve is 0, as shown in FIG. 3B, the surface properties are such that protrusions and depressions are present equally. When the skewness Rsk of the roughness curve is negative, as shown in FIG. 3C, there are a plurality of depressions that are recessed from the reference plane.

なお、個数密度の計数の対象とする窪みを深さが５ｎｍ以上の窪み２ａとしているのは、深さが５ｎｍ未満の窪みの周辺にはほとんど圧縮応力が生じず、引張応力の緩和にほとんど寄与しないからである。また、このような窪み２ａの個数密度を２×１０¹⁰ｃｍ^-2以上としているのは、個数密度が２×１０¹⁰ｃｍ^-2未満であると、圧縮応力が不足して十分に引張応力を緩和することが困難だからである。また、後述するが、本願発明者が行った実験の結果を考慮すると、深さが６ｎｍ以上の窪み２ａが２×１０¹⁰ｃｍ^-2以上の個数密度で形成されていることが好ましく、深さが７ｎｍ以上の窪みが８×１０⁹ｃｍ^-2以上の個数密度で形成されていることがより好ましく、深さが１５ｎｍ以上の窪みが９×１０⁹ｃｍ^-2以上の個数密度で形成されていることが更に一層好ましい。また、窪みの深さが決まれば、それに応じて窪みの直径もほぼ決まるが、本願発明者が行った実験の結果を考慮すると、深さが５ｎｍ以上の窪みの直径は３０ｎｍ以上であることが好ましく、８０ｎｍ以上であることがより好ましい。窪みの直径の上限は、上記の個数密度が確保できれば特に限定されない。なお、窪みが直径に対して深すぎる場合には、その上に形成するバッファ層によって窪みを埋めきれない可能性がある。また、バッファ層の結晶性が乱れる可能性もある。このため、窪みの深さは５０ｎｍ以下であることが好ましい。 In addition, the depression 2a having a depth of 5 nm or more is used as the object for counting the number density. The compressive stress hardly occurs in the periphery of the depression having a depth of less than 5 nm, and contributes to the relaxation of the tensile stress. Because it does not. In addition, the number density of the depressions 2a is set to 2 × 10 ¹⁰ cm ⁻² or more because if the number density is less than 2 × 10 ¹⁰ cm ⁻² , the compressive stress is insufficient and sufficient tensile stress is applied. This is because it is difficult to mitigate. As will be described later, in consideration of the results of experiments conducted by the present inventor, it is preferable that the recesses 2a having a depth of 6 nm or more are formed with a number density of 2 × 10 ¹⁰ cm ⁻² or more. Is preferably formed with a number density of 8 × 10 ⁹ cm ⁻² or more, and a depression with a depth of 15 nm or more is formed with a number density of 9 × 10 ⁹ cm ⁻² or more. Even more preferably. Further, if the depth of the recess is determined, the diameter of the recess is substantially determined accordingly. However, in consideration of the results of experiments conducted by the present inventor, the diameter of the recess having a depth of 5 nm or more may be 30 nm or more. Preferably, it is 80 nm or more. The upper limit of the diameter of the dent is not particularly limited as long as the above number density can be secured. In addition, when a hollow is too deep with respect to a diameter, there exists a possibility that a hollow cannot be filled up with the buffer layer formed on it. In addition, the crystallinity of the buffer layer may be disturbed. For this reason, it is preferable that the depth of the dent is 50 nm or less.

（第２の実施形態）
次に、第２の実施形態について説明する。図４は、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す図である。 (Second Embodiment)
Next, a second embodiment will be described. FIG. 4 is a diagram illustrating a structure of a GaN-based HEMT (compound semiconductor device) according to the second embodiment.

第２の実施形態では、図４（ａ）に示すように、例えばＳｉ（１１１）基板１１上に、厚さが５０ｎｍ〜３００ｎｍ程度（例えば２００ｎｍ）の応力緩和層１２が形成されている。応力緩和層１２は、ＡｌＮ層等のＡｌＮ系化合物半導体層であり、応力緩和層１２の上面には、深さが５ｎｍ以上の窪み１２ａが２×１０¹⁰ｃｍ^-2以上の個数密度で形成されている。応力緩和層１２上に、厚さが５０ｎｍ〜３００ｎｍ程度（例えば２００ｎｍ）のＡｌＧａＮ層１３ａ、厚さが５０ｎｍ〜３００ｎｍ程度（例えば２００ｎｍ）のＡｌＧａＮ層１３ｂ、及び厚さが５０ｎｍ〜３００ｎｍ程度（例えば２００ｎｍ）のＡｌＧａＮ層１３ｃを含むバッファ層１３が形成されている。ＡｌＧａＮ層１３ａの組成はＡｌ_xＧａ_1-xＮ（０＜ｘ≦１）で表わされ、ＡｌＧａＮ層１３ｂの組成はＡｌ_yＧａ_1-yＮ（０≦ｙ≦１）で表わされ、ＡｌＧａＮ層１３ｃの組成はＡｌ_zＧａ_1-zＮ（０≦ｚ＜１）で表わされる。そして、ｘ、ｙ、ｚの間には、「ｘ＞ｙ＞ｚ」の関係が成り立つ。例えば、ｘの値（ＡｌＧａＮ層１３ａのＡｌ組成）は０．８、ｙの値（ＡｌＧａＮ層１３ｂのＡｌ組成）は０．５、ｚの値（ＡｌＧａＮ層１３ｃのＡｌ組成）は０．２である。 In the second embodiment, as shown in FIG. 4A, for example, a stress relaxation layer 12 having a thickness of about 50 nm to 300 nm (for example, 200 nm) is formed on a Si (111) substrate 11. The stress relaxation layer 12 is an AlN-based compound semiconductor layer such as an AlN layer. On the upper surface of the stress relaxation layer 12, recesses 12a having a depth of 5 nm or more are formed at a number density of 2 × 10 ¹⁰ cm ⁻² or more. ing. On the stress relaxation layer 12, an AlGaN layer 13a having a thickness of about 50 nm to 300 nm (eg, 200 nm), an AlGaN layer 13b having a thickness of about 50 nm to 300 nm (eg, 200 nm), and a thickness of about 50 nm to 300 nm (eg, 200 nm). The buffer layer 13 including the AlGaN layer 13c is formed. The composition of the AlGaN layer 13a is represented by Al _x Ga _1-x N (0 <x ≦ 1), the composition of the AlGaN layer 13b is represented by Al _y Ga _1-y N (0 ≦ y ≦ 1), the composition of the AlGaN layer 13c is represented by _{_{Al z Ga 1-z N (}} 0 ≦ z <1). A relationship of “x>y> z” is established between x, y, and z. For example, the value of x (Al composition of the AlGaN layer 13a) is 0.8, the value of y (Al composition of the AlGaN layer 13b) is 0.5, and the value of z (Al composition of the AlGaN layer 13c) is 0.2. is there.

バッファ層１３上に電子走行層１４が形成され、電子走行層１４上に電子供給層１５が形成され、電子供給層１５上に保護層１６が形成されている。電子走行層１４としては、例えば厚さが０．５μｍ〜１．５μｍ程度（例えば１μｍ）のＧａＮ層が用いられる。電子供給層１５としては、例えば厚さが１０ｎｍ〜３０ｎｍ程度（例えば３０ｎｍ）のｎ型のＡｌＧａＮ層が用いられる。このＡｌＧａＮ層の組成は、例えばＡｌ_0.25Ｇａ_0.75Ｎで表わされる。保護層１６としては、例えば厚さが２ｎｍ〜１５ｎｍ程度（例えば１０ｎｍ）のｎ型のＧａＮ層が用いられる。これらｎ型のＡｌＧａＮ層及びＧａＮ層には、例えば、ｎ型不純物としてＳｉが１×１０¹⁸ｃｍ^-3〜１×１０²⁰ｃｍ^-3程度（例えば５×１０¹⁸ｃｍ^-3）ドーピングされている。 An electron transit layer 14 is formed on the buffer layer 13, an electron supply layer 15 is formed on the electron transit layer 14, and a protective layer 16 is formed on the electron supply layer 15. As the electron transit layer 14, for example, a GaN layer having a thickness of about 0.5 μm to 1.5 μm (for example, 1 μm) is used. As the electron supply layer 15, for example, an n-type AlGaN layer having a thickness of about 10 nm to 30 nm (for example, 30 nm) is used. The composition of the AlGaN layer is represented by, for example, Al _0.25 Ga _0.75 N. As the protective layer 16, for example, an n-type GaN layer having a thickness of about 2 nm to 15 nm (for example, 10 nm) is used. These n-type AlGaN layers and GaN layers are doped with, for example, Si as an n-type impurity of about 1 × 10 ¹⁸ cm ⁻³ to 1 × 10 ²⁰ cm ⁻³ (for example, 5 × 10 ¹⁸ cm ⁻³ ). .

保護層１６上に、ソース電極１７ｓ及びドレイン電極１７ｄが形成されている。ソース電極１７ｓ及びドレイン電極１７ｄは保護層１６にオーミック接触している。ソース電極１７ｓ及びドレイン電極１７ｄには、例えば、Ｔｉ膜とその上に形成されたＡｌ膜とが含まれている。保護層１６上には、ソース電極１７ｓ及びドレイン電極１７ｄを覆うパッシベーション膜１８も形成されている。パッシベーション膜１８としては、例えばシリコン窒化膜が形成されている。パッシベーション膜１８の、ソース電極１７ｓ及びドレイン電極１７ｄの間に位置する部分に、ゲート電極用の開口部１８ａが形成されている。そして、パッシベーション膜１８上に、開口部１８ａを介して保護層１６とショットキー接触するゲート電極１７ｇが形成されている。ゲート電極１７ｇには、例えば、Ｎｉ膜とその上に形成されたＡｕ膜とが含まれている。パッシベーション膜１８上には、ゲート電極１７ｇを覆うパッシベーション膜１９も形成されている。パッシベーション膜１９としては、例えばシリコン窒化膜が形成されている。パッシベーション膜１８及び１９には、外部端子等の接続のための開口部が形成されている。 A source electrode 17 s and a drain electrode 17 d are formed on the protective layer 16. The source electrode 17s and the drain electrode 17d are in ohmic contact with the protective layer 16. The source electrode 17s and the drain electrode 17d include, for example, a Ti film and an Al film formed thereon. A passivation film 18 covering the source electrode 17s and the drain electrode 17d is also formed on the protective layer 16. For example, a silicon nitride film is formed as the passivation film 18. An opening 18a for a gate electrode is formed in a portion of the passivation film 18 located between the source electrode 17s and the drain electrode 17d. A gate electrode 17g that is in Schottky contact with the protective layer 16 is formed on the passivation film 18 through the opening 18a. The gate electrode 17g includes, for example, a Ni film and an Au film formed thereon. A passivation film 19 is also formed on the passivation film 18 to cover the gate electrode 17g. As the passivation film 19, for example, a silicon nitride film is formed. In the passivation films 18 and 19, openings for connecting external terminals and the like are formed.

なお、基板１１の表面側から見たレイアウトは、例えば図４（ｂ）のようになる。つまり、ゲート電極１７ｇ、ソース電極１７ｓ及びドレイン電極１７ｄの平面形状が櫛歯状となっており、ソース電極１７ｓ及びドレイン電極１７ｄが交互に配置されている。そして、これらの間にゲート電極１７ｇが配置されている。また、複数のゲート電極１７ｇがゲート配線２５ｇにより共通接続され、複数のソース電極１７ｓがソース配線２５ｓにより共通接続され、複数のドレイン電極１７ｄがドレイン配線２５ｄにより共通接続されている。このようなマルチフィンガーゲート構造を採用することにより、出力を向上させることができる。なお、図４（ａ）に示す断面図は、図４（ｂ）中のＩ−Ｉ線に沿った断面を示している。また、活性領域３０には、電子走行層１４、電子供給層１５及び保護層１６等が含まれており、活性領域３０の周囲はイオン注入又はメサエッチング等により不活性領域とされている。 The layout viewed from the front side of the substrate 11 is, for example, as shown in FIG. That is, the planar shape of the gate electrode 17g, the source electrode 17s, and the drain electrode 17d is comb-shaped, and the source electrode 17s and the drain electrode 17d are alternately arranged. A gate electrode 17g is disposed between them. The plurality of gate electrodes 17g are commonly connected by the gate wiring 25g, the plurality of source electrodes 17s are commonly connected by the source wiring 25s, and the plurality of drain electrodes 17d are commonly connected by the drain wiring 25d. By adopting such a multi-finger gate structure, the output can be improved. Note that the cross-sectional view shown in FIG. 4A shows a cross section taken along the line II in FIG. 4B. The active region 30 includes an electron transit layer 14, an electron supply layer 15, a protective layer 16, and the like, and the periphery of the active region 30 is set as an inactive region by ion implantation or mesa etching.

このように構成された第２の実施形態では、電子走行層１４を構成するＧａＮと電子供給層１５を構成するＡｌＧａＮとの間のヘテロ接合界面に、ピエゾ分極に伴う高濃度のキャリアが発生する。つまり、格子不整合に起因するピエゾ効果により、電子走行層１４の電子供給層１５との界面近傍に電子が誘起される。 In the second embodiment configured as described above, high-concentration carriers accompanying piezo polarization are generated at the heterojunction interface between GaN constituting the electron transit layer 14 and AlGaN constituting the electron supply layer 15. . That is, electrons are induced in the vicinity of the interface between the electron transit layer 14 and the electron supply layer 15 due to the piezoelectric effect caused by lattice mismatch.

更に、第２の実施形態では、応力緩和層１２の上面に適切な窪み１２ａが散在しているため、電子走行層１４、電子供給層１５及び保護層１６を含む化合物半導体積層構造の成長後の冷却の際には、引張応力の他に局所的に圧縮応力が化合物半導体積層構造に作用する。従って、引張応力が相殺され、化合物半導体積層構造のクラック及び基板１１の反り等が抑制される。 Furthermore, in the second embodiment, since appropriate depressions 12 a are scattered on the upper surface of the stress relaxation layer 12, the compound semiconductor multilayer structure including the electron transit layer 14, the electron supply layer 15 and the protective layer 16 is grown. During cooling, compressive stress locally acts on the compound semiconductor multilayer structure in addition to tensile stress. Accordingly, the tensile stress is offset and cracks in the compound semiconductor multilayer structure and warping of the substrate 11 are suppressed.

次に、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）を製造する方法について説明する。図５は、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。 Next, a method for manufacturing a GaN-based HEMT (compound semiconductor device) according to the second embodiment will be described. FIG. 5 is a cross-sectional view showing a GaN-based HEMT (compound semiconductor device) manufacturing method according to the second embodiment in the order of steps.

先ず、図５（ａ）に示すように、基板１１上に、深さが５ｎｍ以上の窪み１２ａが２×１０¹⁰ｃｍ^-2以上の個数密度で分散する応力緩和層１２を形成する。応力緩和層１２は、例えば有機金属気相成長（ＭＯＶＰＥ：metal organic vapor phase epitaxy）法、分子線エピタキシャル（ＭＢＥ：molecular beam epitaxy）法等の結晶成長法により形成することができる。ＭＯＶＰＥ法で応力緩和層１２としてＡｌＮ層を形成する場合、例えば、アルミニウム（Ａｌ）の原料としてトリメチルアルミニウム（ＴＭＡｌ）を使用し、窒素（Ｎ）の原料としてアンモニア（ＮＨ₃）を使用する。そして、例えば、ＴＭＡｌとＮＨ₃との原料比率であるＶ／ＩＩＩ比を５０以上、好ましくは１００以上、更に好ましくは２００以上、成長温度を１０８０℃程度、成長速度を５００ｎｍ／ｈ程度に制御するか、又は、Ｖ／ＩＩＩ比を１０〜１００程度、成長温度を１０００℃〜１０４０℃程度、成長速度を５００ｎｍ／ｈ程度に制御する。なお、上記のような窪み１２ａを２×１０¹⁰ｃｍ^-2以上の個数密度で形成することができれば、応力緩和層１２の形成方法は特に限定されない。 First, as shown in FIG. 5A, a stress relaxation layer 12 is formed on a substrate 11 in which depressions 12a having a depth of 5 nm or more are dispersed at a number density of 2 × 10 ¹⁰ cm ⁻² or more. The stress relaxation layer 12 can be formed by a crystal growth method such as a metal organic vapor phase epitaxy (MOVPE) method or a molecular beam epitaxy (MBE) method. When an AlN layer is formed as the stress relaxation layer 12 by the MOVPE method, for example, trimethylaluminum (TMAl) is used as a raw material for aluminum (Al), and ammonia (NH ₃ ) is used as a raw material for nitrogen (N). For example, the V / III ratio, which is the raw material ratio of TMAl and NH ₃ , is controlled to 50 or more, preferably 100 or more, more preferably 200 or more, the growth temperature is controlled to about 1080 ° C., and the growth rate is controlled to about 500 nm / h. Alternatively, the V / III ratio is controlled to about 10 to 100, the growth temperature is controlled to about 1000 ° C. to 1040 ° C., and the growth rate is controlled to about 500 nm / h. The method for forming the stress relaxation layer 12 is not particularly limited as long as the depressions 12a as described above can be formed with a number density of 2 × 10 ¹⁰ cm ⁻² or more.

応力緩和層１２の形成後には、図５（ｂ）に示すように、応力緩和層１２上に、ＡｌＧａＮ層１３ａ、ＡｌＧａＮ層１３ｂ及びＡｌＧａＮ層１３ｃを含むバッファ層１３を形成する。更に、図５（ｃ）に示すように、バッファ層１３上に、電子走行層１４、電子供給層１５及び保護層１６を形成する。これらの化合物半導体層は、応力緩和層１２と同様に、ＭＯＶＰＥ法、ＭＢＥ法等の結晶成長法により形成することができる。このとき、ガリウム（Ｇａ）の原料としては、例えば、トリメチルガリウム（ＴＭＧａ）を使用することができる。また、ｎ型不純物として含まれるシリコン（Ｓｉ）の原料としては、例えばシラン（ＳｉＨ₄）を使用することができる。そして、原料ガスを選択することにより、応力緩和層１２から保護層１６までを連続して形成することができる。 After the formation of the stress relaxation layer 12, as shown in FIG. 5B, the buffer layer 13 including the AlGaN layer 13a, the AlGaN layer 13b, and the AlGaN layer 13c is formed on the stress relaxation layer 12. Further, as shown in FIG. 5C, the electron transit layer 14, the electron supply layer 15, and the protective layer 16 are formed on the buffer layer 13. Similar to the stress relaxation layer 12, these compound semiconductor layers can be formed by a crystal growth method such as MOVPE method or MBE method. At this time, for example, trimethylgallium (TMGa) can be used as a gallium (Ga) raw material. Moreover, as a raw material of silicon (Si) contained as n-type impurities, for example, silane (SiH ₄ ) can be used. Then, by selecting the source gas, the stress relaxation layer 12 to the protective layer 16 can be continuously formed.

本実施形態では、少なくとも電子走行層１４の上面を平坦なものとする。電子走行層１４の上面を平坦にできれば、バッファ層１３として、窪み１２ａに倣う窪みが上面に存在するものを形成してもよく、窪み１２ａに倣う窪みが上面に存在せず平坦なものを形成してもよい。平坦な表面のバッファ層１３又は電子走行層１４を形成する場合には、例えばＶ／ＩＩＩ比を２０以下程度とする。このような条件で結晶成長を行えば、Ａｌ原子及びＮ原子の成長前面での移動が促進され、成長面は平坦化していく。 In the present embodiment, at least the upper surface of the electron transit layer 14 is flat. As long as the upper surface of the electron transit layer 14 can be made flat, the buffer layer 13 may be formed with a depression that follows the depression 12a on the upper surface, or a depression that does not exist on the upper surface and that is flat with the depression 12a. May be. When the buffer layer 13 or the electron transit layer 14 having a flat surface is formed, for example, the V / III ratio is set to about 20 or less. If crystal growth is performed under such conditions, the movement of Al atoms and N atoms in the growth front is promoted, and the growth surface is flattened.

保護層１６の形成後には、例えばリフトオフ法により、図５（ｄ）に示すように、ソース電極１７ｓ及びドレイン電極１７ｄを保護層１６上に形成する。ソース電極１７ｓ及びドレイン電極１７ｄの形成では、ソース電極１７ｓ及びドレイン電極１７ｄを形成する領域を開口するレジストパターンを形成し、Ｔｉ及びＡｌの蒸着を行い、その後、レジストパターン上に付着したＴｉ及びＡｌをレジストパターンごと除去する。そして、窒素雰囲気中で４００℃〜１０００℃（例えば６００℃）で熱処理を行い、オーミック接触を確立する。 After the formation of the protective layer 16, the source electrode 17s and the drain electrode 17d are formed on the protective layer 16 as shown in FIG. In the formation of the source electrode 17s and the drain electrode 17d, a resist pattern that opens a region for forming the source electrode 17s and the drain electrode 17d is formed, Ti and Al are deposited, and then Ti and Al deposited on the resist pattern are formed. Are removed together with the resist pattern. Then, heat treatment is performed at 400 ° C. to 1000 ° C. (for example, 600 ° C.) in a nitrogen atmosphere to establish ohmic contact.

次いで、図５（ｄ）に示すように、保護層１６上に、ソース電極１７ｓ及びドレイン電極１７ｄを覆うようにしてパッシベーション膜１８を形成する。パッシベーション膜１８としては、例えばプラズマ化学気相成長（ＣＶＤ：chemical vapor deposition）法によりシリコン窒化膜を形成する。 Next, as shown in FIG. 5D, a passivation film 18 is formed on the protective layer 16 so as to cover the source electrode 17s and the drain electrode 17d. As the passivation film 18, for example, a silicon nitride film is formed by a plasma chemical vapor deposition (CVD) method.

その後、開口部１８ａを形成する予定の領域を開口するレジストパターンを形成する。続いて、レジストパターンを用いたエッチングを行うことにより、図５（ｄ）に示すように、パッシベーション膜１８に開口部１８ａを形成する。次いで、パッシベーション膜１８上に、開口部１８ａを介して保護層１６と接するゲート電極１７ｇをリフトオフ法により形成する。ゲート電極１７ｇの形成では、開口部１８ａを形成する際に用いたレジストパターンを除去した後、ゲート電極１７ｇを形成する領域を開口する新たなレジストパターンを形成し、Ｎｉ及びＡｕの蒸着を行い、その後、レジストパターン上に付着したＮｉ及びＡｕをレジストパターンごと除去する。 Thereafter, a resist pattern is formed to open a region where the opening 18a is to be formed. Subsequently, by performing etching using a resist pattern, an opening 18a is formed in the passivation film 18 as shown in FIG. Next, a gate electrode 17g in contact with the protective layer 16 through the opening 18a is formed on the passivation film 18 by a lift-off method. In the formation of the gate electrode 17g, after removing the resist pattern used when forming the opening 18a, a new resist pattern is formed to open the region for forming the gate electrode 17g, and Ni and Au are deposited. Thereafter, Ni and Au attached on the resist pattern are removed together with the resist pattern.

その後、図５（ｄ）に示すように、パッシベーション膜１８上に、ゲート電極１７ｇを覆うようにしてパッシベーション膜１９を形成する。パッシベーション膜１９としては、例えばプラズマＣＶＤ法によりシリコン窒化膜を形成する。 Thereafter, as shown in FIG. 5D, a passivation film 19 is formed on the passivation film 18 so as to cover the gate electrode 17g. As the passivation film 19, for example, a silicon nitride film is formed by a plasma CVD method.

続いて、複数のゲート電極１７ｇを共通接続するゲート配線２５ｇ、複数のソース電極１７ｓを共通接続するソース配線２５ｓ、及び複数のドレイン電極１７ｄを共通接続するドレイン配線２５ｄ等を形成する（図４（ｂ）参照）。このようにして、図４に示す構造のＧａＮ系ＨＥＭＴを得ることができる。 Subsequently, a gate wiring 25g that commonly connects the plurality of gate electrodes 17g, a source wiring 25s that commonly connects the plurality of source electrodes 17s, a drain wiring 25d that commonly connects the plurality of drain electrodes 17d, and the like are formed (FIG. 4 (A)). b)). In this way, a GaN-based HEMT having the structure shown in FIG. 4 can be obtained.

なお、図６に示すように、保護層１６に、ソース電極１７ｓ及びドレイン電極１７ｄ用の開口部を設け、ソース電極１７ｓ及びドレイン電極１７ｄを電子供給層１５に接するようにして形成してもよい。この場合、開口部の深さに関し、保護層１６の一部を残してもよく、また、電子供給層１５の一部を除去してもよい。つまり、開口部の深さが保護層１６の厚さと一致している必要はない。 As shown in FIG. 6, the protective layer 16 may be formed with openings for the source electrode 17 s and the drain electrode 17 d so that the source electrode 17 s and the drain electrode 17 d are in contact with the electron supply layer 15. . In this case, with respect to the depth of the opening, a part of the protective layer 16 may be left, or a part of the electron supply layer 15 may be removed. That is, the depth of the opening does not need to match the thickness of the protective layer 16.

また、抵抗体及びキャパシタ等をも基板１１上に実装してモノリシックマイクロ波集積回路（ＭＭＩＣ）としてもよい。 Further, a resistor, a capacitor, and the like may be mounted on the substrate 11 to form a monolithic microwave integrated circuit (MMIC).

この実施形態に係るＧａＮ系ＨＥＭＴは、例えば高出力増幅器として用いることができる。図７に、高出力増幅器の外観の例を示す。この例では、ソース電極に接続されたソース端子８１ｓがパッケージの表面に設けられている。また、ゲート電極に接続されたゲート端子８１ｇ、及びドレイン電極に接続されたドレイン端子８１ｄがパッケージの側面から延出している。 The GaN-based HEMT according to this embodiment can be used as, for example, a high-power amplifier. FIG. 7 shows an example of the appearance of the high-power amplifier. In this example, a source terminal 81s connected to the source electrode is provided on the surface of the package. A gate terminal 81g connected to the gate electrode and a drain terminal 81d connected to the drain electrode extend from the side surface of the package.

また、これらの実施形態に係るＧａＮ系ＨＥＭＴは、例えば電源装置に用いることもできる。図８（ａ）は、ＰＦＣ（power factor correction）回路を示す図であり、図８（ｂ）は、図８（ａ）に示すＰＦＣ回路を含むサーバ電源（電源装置）を示す図である。 In addition, the GaN-based HEMTs according to these embodiments can be used for, for example, a power supply device. FIG. 8A is a diagram showing a PFC (power factor correction) circuit, and FIG. 8B is a diagram showing a server power supply (power supply device) including the PFC circuit shown in FIG. 8A.

図８（ａ）に示すように、ＰＦＣ回路９０には、交流電源（ＡＣ）が接続されるダイオードブリッジ９１に接続されたコンデンサ９２が設けられている。コンデンサ９２の一端子にはチョークコイル９３の一端子が接続され、チョークコイル９３の他端子には、スイッチ素子９４の一端子及びダイオード９６のアノードが接続されている。スイッチ素子９４は上記の実施形態におけるＨＥＭＴに相当し、当該一端子はＨＥＭＴのドレイン電極に相当する。また、スイッチ素子９４の他端子はＨＥＭＴのソース電極に相当する。ダイオード９６のカソードにはコンデンサ９５の一端子が接続されている。コンデンサ９２の他端子、スイッチ素子９４の当該他端子、及びコンデンサ９５の他端子が接地される。そして、コンデンサ９５の両端子間から直流電源（ＤＣ）が取り出される。 As shown in FIG. 8A, the PFC circuit 90 is provided with a capacitor 92 connected to a diode bridge 91 to which an AC power supply (AC) is connected. One terminal of the capacitor 92 is connected to one terminal of the choke coil 93, and the other terminal of the choke coil 93 is connected to one terminal of the switch element 94 and the anode of the diode 96. The switch element 94 corresponds to the HEMT in the above embodiment, and the one terminal corresponds to the drain electrode of the HEMT. The other terminal of the switch element 94 corresponds to a source electrode of the HEMT. One terminal of a capacitor 95 is connected to the cathode of the diode 96. The other terminal of the capacitor 92, the other terminal of the switch element 94, and the other terminal of the capacitor 95 are grounded. Then, a direct current power supply (DC) is taken out between both terminals of the capacitor 95.

そして、図８（ｂ）に示すように、ＰＦＣ回路９０は、サーバ電源１００等に組み込まれて用いられる。 Then, as shown in FIG. 8B, the PFC circuit 90 is used by being incorporated in the server power supply 100 or the like.

このようなサーバ電源１００と同様の、より高速動作が可能な電源装置を構築することも可能である。また、スイッチ素子９４と同様のスイッチ素子は、スイッチ電源又は電子機器に用いることができる。更に、これらの半導体装置を、サーバの電源回路等のフルブリッジ電源回路用の部品として用いることも可能である。 It is also possible to construct a power supply device that can operate at a higher speed, similar to the server power supply 100. A switch element similar to the switch element 94 can be used for a switch power supply or an electronic device. Further, these semiconductor devices can be used as components for a full-bridge power supply circuit such as a server power supply circuit.

なお、基板として、炭化シリコン（ＳｉＣ）基板、サファイア基板、シリコン基板、ＧａＮ基板又はＧａＡｓ基板等を用いてもよい。基板が、導電性、半絶縁性又は絶縁性のいずれであってもよい。但し、コストを考慮すると、Ｓｉ基板、ＳｉＣ基板又はサファイア基板を用いることが好ましい。 Note that a silicon carbide (SiC) substrate, a sapphire substrate, a silicon substrate, a GaN substrate, a GaAs substrate, or the like may be used as the substrate. The substrate may be conductive, semi-insulating, or insulating. However, in consideration of cost, it is preferable to use a Si substrate, a SiC substrate, or a sapphire substrate.

また、ゲート電極、ソース電極及びドレイン電極の構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極及びドレイン電極の形成後の熱処理を省略してもよい。また、ゲート電極に対して熱処理を行ってもよい。 Further, the structures of the gate electrode, the source electrode, and the drain electrode are not limited to those of the above-described embodiment. For example, these may be composed of a single layer. Moreover, these formation methods are not limited to the lift-off method. Furthermore, if ohmic characteristics can be obtained, the heat treatment after the formation of the source electrode and the drain electrode may be omitted. Further, heat treatment may be performed on the gate electrode.

また、ゲート電極１７ｇを形成する前に、保護層１６の一部または全部をエッチングしてリセス部を形成してもよい。このとき、リセス部を電子供給層１５の途中深さまで形成してもよい。また、ゲート電極１７ｇと保護層１６との間にゲート絶縁膜を形成してもよい。更に、バッファ層１３として、超格子バッファ層等を用いてもよい。 In addition, the recess portion may be formed by etching a part or all of the protective layer 16 before forming the gate electrode 17g. At this time, the recess portion may be formed up to an intermediate depth of the electron supply layer 15. Further, a gate insulating film may be formed between the gate electrode 17g and the protective layer 16. Furthermore, a superlattice buffer layer or the like may be used as the buffer layer 13.

また、各層の厚さ及び材料等も上述の実施形態のものに限定されない。 Further, the thickness and material of each layer are not limited to those of the above-described embodiment.

次に、本願発明者が実際に行った実験について説明する。この実験では、４種類の条件で第２の実施形態と同様にして応力緩和層１２（ＡｌＮ層）を、直径が６インチの基板１１上に成長させ、その上に第２の実施形態と同様にしてバッファ層１３、電子走行層１４、電子供給層１５及び保護層１６を成長させ、冷却した。応力緩和層１２（ＡｌＮ層）の成長から保護層１６の成長までは連続して行った。但し、条件Ｎｏ．１では、応力緩和層１２に代えて、表面が平坦なＡｌＮ層を成長させた。このとき、ＡｌＮ層の形成時のＶ／ＩＩＩ比は、２程度とした。条件Ｎｏ．２では、応力緩和層１２（ＡｌＮ層）の形成時のＶ／ＩＩＩ比を５０程度とし、条件Ｎｏ．３では、応力緩和層１２（ＡｌＮ層）の形成時のＶ／ＩＩＩ比を１００程度とし、条件Ｎｏ．４では、応力緩和層１２（ＡｌＮ層）の形成時のＶ／ＩＩＩ比を２００程度とした。他の条件は共通なものとした。 Next, an experiment actually performed by the present inventor will be described. In this experiment, the stress relaxation layer 12 (AlN layer) is grown on the substrate 11 having a diameter of 6 inches in the same manner as in the second embodiment under four conditions, and the same as in the second embodiment. Then, the buffer layer 13, the electron transit layer 14, the electron supply layer 15 and the protective layer 16 were grown and cooled. The growth from the stress relaxation layer 12 (AlN layer) to the growth of the protective layer 16 was continuously performed. However, Condition No. 1, an AlN layer having a flat surface was grown instead of the stress relaxation layer 12. At this time, the V / III ratio during the formation of the AlN layer was about 2. Condition No. 2, the V / III ratio at the time of forming the stress relaxation layer 12 (AlN layer) is about 50, and the condition No. 3, the V / III ratio at the time of forming the stress relaxation layer 12 (AlN layer) is set to about 100. 4, the V / III ratio when the stress relaxation layer 12 (AlN layer) was formed was about 200. Other conditions were common.

そして、条件Ｎｏ．２〜４について、バッファ層１３等を形成する前の応力緩和層１２（ＡｌＮ層）の表面性状を原子間力顕微鏡（ＡＦＭ：Atomic Force Microscope）像から分析した。各試料の一部における分析結果を図９に示す。図９（ａ）は条件Ｎｏ．２のものであり、図９（ｂ）は条件Ｎｏ．３のものであり、図９（ｃ）は条件Ｎｏ．４のものである。また、各試料における深さが５ｎｍ以上の窪みの深さの分布、直径の分布、及び密度を測定した。この結果を下記表１に示す。更に、各試料の反りの大きさ（ワープ値）及びクラックの長さも測定した。窪みの深さの最大値と、反りの大きさ及びクラックの長さとの関係を図１０に示す。 And condition no. 2 to 4, the surface properties of the stress relaxation layer 12 (AlN layer) before forming the buffer layer 13 and the like were analyzed from an atomic force microscope (AFM) image. The analysis result in a part of each sample is shown in FIG. FIG. 2, and FIG. 3, and FIG. 4 things. Further, the depth distribution, the diameter distribution, and the density of the depressions having a depth of 5 nm or more in each sample were measured. The results are shown in Table 1 below. Further, the warp size (warp value) and the crack length of each sample were also measured. FIG. 10 shows the relationship between the maximum value of the depth of the dent, the size of the warp, and the length of the crack.

図１０に示すように、Ｖ／ＩＩＩ比が２０程度と極端に低く、ＡｌＮ層の表面に窪みが存在しない条件Ｎｏ．１では、基板の反りの大きさが１５０μｍ程度、クラックの長さが基板の外縁から７５ｍｍ程度であった。これに対し、Ｖ／ＩＩＩ比を５０程度にした条件Ｎｏ．２では、適切な窪みが形成されており、クラックの長さが３０ｍｍ程度と条件Ｎｏ．１の半分以下まで低減された。Ｖ／ＩＩＩ比を更に大きくしてより好ましい窪みを形成した条件Ｎｏ．３では、反りが著しく低減された。Ｖ／ＩＩＩ比を更に一層大きくして更に好ましい窪みを形成した条件Ｎｏ．４では、クラックの長さが１ｍｍ程度と２ｍｍ以下であった。つまり、クラックがほとんど発生していなかった。また、反りの大きさが４０μｍ程度と５０μｍ以下であり、反りが大きく低減された。 As shown in FIG. 10, the V / III ratio is extremely low, about 20, and the condition No. in which no depression exists on the surface of the AlN layer. In No. 1, the warpage of the substrate was about 150 μm, and the crack length was about 75 mm from the outer edge of the substrate. On the other hand, in condition No. In No. 2, an appropriate depression is formed, and the crack length is about 30 mm, and the condition No. It was reduced to less than half of 1. Condition No. 1 in which a more preferable depression was formed by further increasing the V / III ratio. In 3, the warpage was remarkably reduced. Condition No. 1 in which the V / III ratio was further increased to form a more preferable depression. In No. 4, the crack length was about 1 mm and 2 mm or less. That is, almost no cracks occurred. Moreover, the magnitude | size of curvature was about 40 micrometers and 50 micrometers or less, and curvature was reduced greatly.

さらに、本願発明者は表面に突起状の凹凸を持つスキューネスが正であるＡｌＮ層についても検討を行ったので、その結果について説明する。突起状の凹凸の密度は、スキューネスが負のＡｌＮ層と同程度である。しかし、スキューネスが正のＡｌＮ層においては、反り及びクラックを低減する効果が十分には得られなかった。スキューネスが正の表面においても、圧縮応力を発生させる突起状の凹凸の傾斜した側面からの成長は起こる。しかし、突起状の表面を平坦化する場合には、例えば成長条件（Ｖ／ＩＩＩ比）を５０程度まで低下させるが、このとき突起側面は成長の経過とともに緩やかに平坦化されていく成長モードとなる。したがって、スキューネスが負の形状の場合のような傾斜側面がお互いに圧縮応力を発生させる効果は著しく損なわれ、スキューネスが正の場合には反り及びクラックを抑制する効果が十分には得られなかったと考えられる。 Furthermore, the inventor of the present application has also studied an AlN layer having a positive skewness having a projection-like unevenness on the surface, and the result will be described. The density of the projections and depressions is about the same as that of the AlN layer having a negative skewness. However, in the AlN layer having a positive skewness, the effect of reducing warpage and cracks was not sufficiently obtained. Even on a surface having a positive skewness, the growth from the inclined side surface of the projection-like unevenness that generates the compressive stress occurs. However, in the case of flattening the protruding surface, for example, the growth condition (V / III ratio) is reduced to about 50. At this time, the side surface of the protrusion is gradually flattened with the progress of growth. Become. Therefore, the effect that the inclined side surfaces generate compressive stress with each other as in the case where the skewness is negative is significantly impaired, and when the skewness is positive, the effect of suppressing warpage and cracking is not sufficiently obtained. Conceivable.

以下、本発明の諸態様を付記としてまとめて記載する。 Hereinafter, various aspects of the present invention will be collectively described as supplementary notes.

（付記１）
基板と、
前記基板上方に形成されたＧａＮ系化合物半導体積層構造と、
前記基板と前記ＧａＮ系化合物半導体積層構造との間に設けられたＡｌＮ系の応力緩和層と、
を有し、
前記応力緩和層の前記ＧａＮ系化合物半導体積層構造と接する面に、深さが５ｎｍ以上の窪みが２×１０¹⁰ｃｍ^-2以上の個数密度で形成されていることを特徴とする化合物半導体装置。 (Appendix 1)
A substrate,
A GaN-based compound semiconductor multilayer structure formed above the substrate;
An AlN-based stress relaxation layer provided between the substrate and the GaN-based compound semiconductor multilayer structure;
Have
A compound semiconductor device, wherein a recess having a depth of 5 nm or more is formed at a number density of 2 × 10 ¹⁰ cm ⁻² or more on a surface of the stress relaxation layer in contact with the GaN-based compound semiconductor multilayer structure.

（付記２）
前記応力緩和層の前記ＧａＮ系化合物半導体積層構造と接する面に、深さが６ｎｍ以上の窪みが２×１０¹⁰ｃｍ^-2以上の個数密度で形成されていることを特徴とする付記１に記載の化合物半導体装置。 (Appendix 2)
Supplementary note 1 characterized in that recesses having a depth of 6 nm or more are formed at a number density of 2 × 10 ¹⁰ cm ⁻² or more on the surface of the stress relaxation layer in contact with the GaN-based compound semiconductor multilayer structure. Compound semiconductor device.

（付記３）
前記応力緩和層の前記ＧａＮ系化合物半導体積層構造と接する面に、深さが７ｎｍ以上の窪みが８×１０⁹ｃｍ^-2以上の個数密度で形成されていることを特徴とする付記１又は２に記載の化合物半導体装置。 (Appendix 3)
Additional remark 1 or 2 wherein depressions having a depth of 7 nm or more are formed at a number density of 8 × 10 ⁹ cm ⁻² or more on a surface of the stress relaxation layer in contact with the GaN-based compound semiconductor multilayer structure. The compound semiconductor device described in 1.

（付記４）
前記応力緩和層の前記ＧａＮ系化合物半導体積層構造と接する面に、深さが１５ｎｍ以上の窪みが９×１０⁹ｃｍ^-2以上の個数密度で形成されていることを特徴とする付記１乃至３のいずれか１項に記載の化合物半導体装置。 (Appendix 4)
Additional remarks 1 to 3 wherein depressions having a depth of 15 nm or more are formed at a number density of 9 × 10 ⁹ cm ⁻² or more on a surface of the stress relaxation layer in contact with the GaN-based compound semiconductor multilayer structure. The compound semiconductor device according to any one of the above.

（付記５）
前記窪みの直径が３０ｎｍ以上であることを特徴とする付記１乃至４のいずれか１項に記載の化合物半導体装置。 (Appendix 5)
5. The compound semiconductor device according to any one of appendices 1 to 4, wherein a diameter of the depression is 30 nm or more.

（付記６）
前記窪みの直径が８０ｎｍ以上であることを特徴とする付記１乃至５のいずれか１項に記載の化合物半導体装置。 (Appendix 6)
6. The compound semiconductor device according to any one of appendices 1 to 5, wherein a diameter of the recess is 80 nm or more.

（付記７）
前記応力緩和層の前記ＧａＮ系化合物半導体積層構造と接する面における粗さ曲線のスキューネスが負であることを特徴とする付記１乃至６のいずれか１項に記載の化合物半導体装置。 (Appendix 7)
7. The compound semiconductor device according to any one of appendices 1 to 6, wherein a skewness of a roughness curve on a surface of the stress relaxation layer in contact with the GaN-based compound semiconductor multilayer structure is negative.

（付記８）
前記ＧａＮ系化合物半導体積層構造は、電子走行層及び電子供給層を有することを特徴とする付記１乃至７のいずれか１項に記載の化合物半導体装置。 (Appendix 8)
The compound semiconductor device according to any one of appendices 1 to 7, wherein the GaN-based compound semiconductor multilayer structure includes an electron transit layer and an electron supply layer.

（付記９）
前記電子供給層上方に形成されたソース電極、ゲート電極及びドレイン電極を有することを特徴とする付記８に記載の化合物半導体装置。 (Appendix 9)
The compound semiconductor device according to appendix 8, further comprising a source electrode, a gate electrode, and a drain electrode formed above the electron supply layer.

（付記１０）
前記基板は、Ｓｉ基板、ＳｉＣ基板又はサファイア基板であることを特徴とする付記１乃至９のいずれか１項に記載の化合物半導体装置。 (Appendix 10)
10. The compound semiconductor device according to any one of appendices 1 to 9, wherein the substrate is a Si substrate, a SiC substrate, or a sapphire substrate.

（付記１１）
付記１乃至１０のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。 (Appendix 11)
A power supply device comprising the compound semiconductor device according to any one of appendices 1 to 10.

（付記１２）
付記１乃至１０のいずれか１項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。 (Appendix 12)
A high-power amplifier comprising the compound semiconductor device according to any one of appendices 1 to 10.

（付記１３）
基板上方にＡｌＮ系の応力緩和層を形成する工程と、
前記応力緩和層上にＧａＮ系化合物半導体積層構造を形成する工程と、
を有し、
前記応力緩和層を形成する際に、前記応力緩和層の前記ＧａＮ系化合物半導体積層構造と接する面に、深さが５ｎｍ以上の窪みを２×１０¹⁰ｃｍ^-2以上の個数密度で形成することを特徴とする化合物半導体装置の製造方法。 (Appendix 13)
Forming an AlN-based stress relaxation layer above the substrate;
Forming a GaN-based compound semiconductor multilayer structure on the stress relaxation layer;
Have
When forming the stress relaxation layer, a recess having a depth of 5 nm or more is formed at a number density of 2 × 10 ¹⁰ cm ⁻² or more on the surface of the stress relaxation layer in contact with the GaN-based compound semiconductor multilayer structure. A method for manufacturing a compound semiconductor device.

（付記１４）
前記応力緩和層を形成する際に、前記応力緩和層の前記ＧａＮ系化合物半導体積層構造と接する面に、深さが６ｎｍ以上の窪みを２×１０¹⁰ｃｍ^-2以上の個数密度で形成することを特徴とする付記１３に記載の化合物半導体装置の製造方法。 (Appendix 14)
When forming the stress relaxation layer, recesses having a depth of 6 nm or more are formed at a number density of 2 × 10 ¹⁰ cm ⁻² or more on the surface of the stress relaxation layer in contact with the GaN-based compound semiconductor multilayer structure. Item 14. The method for manufacturing a compound semiconductor device according to appendix 13.

（付記１５）
前記応力緩和層を形成する際に、前記応力緩和層の前記ＧａＮ系化合物半導体積層構造と接する面に、深さが７ｎｍ以上の窪みを８×１０⁹ｃｍ^-2以上の個数密度で形成することを特徴とする付記１３又は１４に記載の化合物半導体装置の製造方法。 (Appendix 15)
When forming the stress relaxation layer, recesses having a depth of 7 nm or more are formed at a number density of 8 × 10 ⁹ cm ⁻² or more on the surface of the stress relaxation layer in contact with the GaN-based compound semiconductor multilayer structure. 15. A method for manufacturing a compound semiconductor device according to appendix 13 or 14, wherein:

（付記１６）
前記応力緩和層を形成する際に、前記応力緩和層の前記ＧａＮ系化合物半導体積層構造と接する面に、深さが１５ｎｍ以上の窪みを９×１０⁹ｃｍ^-2以上の個数密度で形成することを特徴とする付記１３乃至１５のいずれか１項に記載の化合物半導体装置の製造方法。 (Appendix 16)
When forming the stress relaxation layer, recesses having a depth of 15 nm or more are formed at a number density of 9 × 10 ⁹ cm ⁻² or more on the surface of the stress relaxation layer in contact with the GaN-based compound semiconductor multilayer structure. 16. A method of manufacturing a compound semiconductor device according to any one of appendices 13 to 15, wherein:

（付記１７）
前記応力緩和層を形成する際に用いる原料ガスのＶ／ＩＩＩ比を５０以上とすることを特徴とする付記１３乃至１６のいずれか１項に記載の化合物半導体装置の製造方法。 (Appendix 17)
17. The method for manufacturing a compound semiconductor device according to any one of appendices 13 to 16, wherein a V / III ratio of a raw material gas used when forming the stress relaxation layer is 50 or more.

（付記１８）
前記応力緩和層を形成する際に用いる原料ガスのＶ／ＩＩＩ比を１００以上とすることを特徴とする付記１３乃至１７のいずれか１項に記載の化合物半導体装置の製造方法。 (Appendix 18)
18. The method of manufacturing a compound semiconductor device according to any one of appendices 13 to 17, wherein a V / III ratio of a raw material gas used when forming the stress relaxation layer is 100 or more.

（付記１９）
前記応力緩和層を形成する際に用いる原料ガスのＶ／ＩＩＩ比を２００以上とすることを特徴とする付記１３乃至１８のいずれか１項に記載の化合物半導体装置の製造方法。 (Appendix 19)
19. The method for manufacturing a compound semiconductor device according to any one of appendices 13 to 18, wherein a V / III ratio of a source gas used when forming the stress relaxation layer is 200 or more.

（付記２０）
前記応力緩和層を形成する際の成長温度を１０００℃〜１０４０℃とすることを特徴とする付記１３乃至１９のいずれか１項に記載の化合物半導体装置の製造方法。 (Appendix 20)
20. The method for manufacturing a compound semiconductor device according to any one of appendices 13 to 19, wherein a growth temperature at the time of forming the stress relaxation layer is 1000 ° C. to 1040 ° C.

１：基板
２：応力緩和層
２ａ：窪み
３：化合物半導体積層構造
１１：基板
１２：応力緩和層
１３：バッファ層
１４：電子走行層
１５：電子供給層
１６：保護層
１７ｇ：ゲート電極
１７ｓ：ソース電極
１７ｄ：ドレイン電極 1: substrate 2: stress relaxation layer 2a: depression 3: compound semiconductor multilayer structure 11: substrate 12: stress relaxation layer 13: buffer layer 14: electron transit layer 15: electron supply layer 16: protective layer 17g: gate electrode 17s: source Electrode 17d: Drain electrode

Claims

基板と、
前記基板上方に設けられた窒化物半導体積層構造と、
前記基板と前記窒化物半導体積層構造との間に設けられたＡｌＮ系の応力緩和層と、
前記応力緩和層と前記窒化物半導体積層構造との間に設けられたＡｌＧａＮの窒化物半導体層と、
を有し、
前記応力緩和層の前記窒化物半導体層側の面に、窪みが５ｎｍ以上の深さで２×１０¹⁰ｃｍ^-2以上の個数密度で設けられ、
前記応力緩和層の前記窒化物半導体層側の面におけるスキューネスが負であることを特徴とする化合物半導体基板。 A substrate,
A nitride semiconductor multilayer structure provided above the substrate;
An AlN-based stress relaxation layer provided between the substrate and the nitride semiconductor multilayer structure;
An AlGaN nitride semiconductor layer provided between the stress relaxation layer and the nitride semiconductor multilayer structure;
Have
On the surface of the stress relaxation layer on the nitride semiconductor layer side, depressions are provided at a depth of 5 nm or more and a number density of 2 × 10 ¹⁰ cm ⁻² or more,
The compound semiconductor substrate, wherein the stress relaxation layer has a negative skewness on the surface of the nitride semiconductor layer.

基板と、
前記基板上方に設けられた窒化物半導体積層構造と、
前記基板と前記窒化物半導体積層構造との間に設けられたＡｌＮ系の応力緩和層と、
前記応力緩和層と前記窒化物半導体積層構造との間に設けられたＡｌＧａＮの窒化物半導体層と、
を有し、
前記応力緩和層の前記窒化物半導体層側の面に、窪みが７ｎｍ以上の深さで８×１０⁹ｃｍ^-2以上の個数密度で設けられ、
前記応力緩和層の前記窒化物半導体層側の面におけるスキューネスが負であることを特徴とする化合物半導体基板。 A substrate,
A nitride semiconductor multilayer structure provided above the substrate;
An AlN-based stress relaxation layer provided between the substrate and the nitride semiconductor multilayer structure;
An AlGaN nitride semiconductor layer provided between the stress relaxation layer and the nitride semiconductor multilayer structure;
Have
On the surface of the stress relaxation layer on the nitride semiconductor layer side, depressions are provided at a depth of 7 nm or more and a number density of 8 × 10 ⁹ cm ⁻² or more,
The compound semiconductor substrate, wherein the stress relaxation layer has a negative skewness on the surface of the nitride semiconductor layer.

前記窪みは、１５ｎｍ以上の深さで９×１０⁹ｃｍ^-2以上の個数密度で設けられていることを特徴とする請求項２に記載の化合物半導体基板。 3. The compound semiconductor substrate according to claim 2, wherein the recesses are provided at a depth of 15 nm or more and a number density of 9 × 10 ⁹ cm ⁻² or more.

前記ＡｌＮ系の応力緩和層は、ＡｌＮ層からなることを特徴とする請求項１乃至３のいずれか１項に記載の化合物半導体基板。 The compound semiconductor substrate according to claim 1, wherein the AlN-based stress relaxation layer includes an AlN layer.

前記窒化物半導体積層構造は、
電子走行層と、
前記電子走行層の上方に設けられた電子供給層と、
を含むことを特徴とする請求項１乃至４のいずれか１項に記載の化合物半導体基板。 The nitride semiconductor multilayer structure is
An electronic travel layer,
An electron supply layer provided above the electron transit layer;
The compound semiconductor substrate according to claim 1, comprising:

前記窪みの直径は３０ｎｍ以上であることを特徴とする請求項１乃至５のいずれか１項に記載の化合物半導体基板。 The compound semiconductor substrate according to claim 1, wherein a diameter of the recess is 30 nm or more.

前記窪みの直径は８０ｎｍ以上であることを特徴とする請求項６に記載の化合物半導体基板。 The compound semiconductor substrate according to claim 6, wherein a diameter of the recess is 80 nm or more.

基板上方にＡｌＮ系の応力緩和層を形成する工程と、
前記応力緩和層上方にＡｌＧａＮの窒化物半導体層を形成する工程と、
前記窒化物半導体層上方に窒化物半導体積層構造を形成する工程と、
を有し、
前記応力緩和層を形成する際に、前記応力緩和層の前記窒化物半導体層側の面に、深さが５ｎｍ以上の窪みを２×１０¹⁰ｃｍ^-2以上の個数密度で形成し、前記面のスキューネスを負とすることを特徴とする化合物半導体基板の製造方法。 Forming an AlN-based stress relaxation layer above the substrate;
Forming an AlGaN nitride semiconductor layer above the stress relaxation layer;
Forming a nitride semiconductor multilayer structure above the nitride semiconductor layer;
Have
When forming the stress relaxation layer, recesses having a depth of 5 nm or more are formed at a number density of 2 × 10 ¹⁰ cm ⁻² or more on the surface of the stress relaxation layer on the nitride semiconductor layer side, and the surface A method of manufacturing a compound semiconductor substrate, wherein the skewness of the compound is negative.

基板上方にＡｌＮ系の応力緩和層を形成する工程と、
前記応力緩和層上方にＡｌＧａＮの窒化物半導体層を形成する工程と、
前記窒化物半導体層上方に窒化物半導体積層構造を形成する工程と、
を有し、
前記応力緩和層を形成する際に、前記応力緩和層の前記窒化物半導体層側の面に、深さが７ｎｍ以上の窪みを８×１０⁹ｃｍ^-2以上の個数密度で形成し、前記面のスキューネスを負とすることを特徴とする化合物半導体基板の製造方法。 Forming an AlN-based stress relaxation layer above the substrate;
Forming an AlGaN nitride semiconductor layer above the stress relaxation layer;
Forming a nitride semiconductor multilayer structure above the nitride semiconductor layer;
Have
When forming the stress relaxation layer, recesses having a depth of 7 nm or more are formed at a number density of 8 × 10 ⁹ cm ⁻² or more on the surface of the stress relaxation layer on the nitride semiconductor layer side, and the surface A method of manufacturing a compound semiconductor substrate, wherein the skewness of the compound is negative.

前記窪みは、１５ｎｍ以上の深さで９×１０⁹ｃｍ^-2以上の個数密度で形成することを特徴とする請求項９に記載の化合物半導体基板の製造方法。 10. The method of manufacturing a compound semiconductor substrate according to claim 9, wherein the depressions are formed at a depth of 15 nm or more and a number density of 9 × 10 ⁹ cm ⁻² or more.

基板と、
前記基板上方に設けられた窒化物半導体積層構造と、
前記基板と前記窒化物半導体積層構造との間に設けられたＡｌＮ系の応力緩和層と、
前記応力緩和層と前記窒化物半導体積層構造との間に設けられたＡｌＧａＮの窒化物半導体層と、
前記窒化物半導体積層構造の上方に設けられたゲート電極と、
前記窒化物半導体積層構造の上方に前記ゲート電極を挟んで設けられた、ソース電極及びドレイン電極と、
を有し、
前記応力緩和層の前記窒化物半導体層側の面に、窪みが５ｎｍ以上の深さで２×１０¹⁰ｃｍ^-2以上の個数密度で設けられ、
前記応力緩和層の前記窒化物半導体層側の面におけるスキューネスが負であることを特徴とする化合物半導体装置。 A substrate,
A nitride semiconductor multilayer structure provided above the substrate;
An AlN-based stress relaxation layer provided between the substrate and the nitride semiconductor multilayer structure;
An AlGaN nitride semiconductor layer provided between the stress relaxation layer and the nitride semiconductor multilayer structure;
A gate electrode provided above the nitride semiconductor multilayer structure;
A source electrode and a drain electrode provided above the nitride semiconductor multilayer structure with the gate electrode interposed therebetween;
Have
On the surface of the stress relaxation layer on the nitride semiconductor layer side, depressions are provided at a depth of 5 nm or more and a number density of 2 × 10 ¹⁰ cm ⁻² or more,
The compound semiconductor device, wherein the stress relaxation layer has a negative skewness on the surface of the nitride semiconductor layer side.

基板と、
前記基板上方に設けられた窒化物半導体積層構造と、
前記基板と前記窒化物半導体積層構造との間に設けられたＡｌＮ系の応力緩和層と、
前記応力緩和層と前記窒化物半導体積層構造との間に設けられたＡｌＧａＮの窒化物半導体層と、
前記窒化物半導体積層構造の上方に設けられたゲート電極と、
前記窒化物半導体積層構造の上方に前記ゲート電極を挟んで設けられた、ソース電極及びドレイン電極と、
を有し、
前記応力緩和層の前記窒化物半導体層側の面に、窪みが７ｎｍ以上の深さで８×１０⁹ｃｍ^-2以上の個数密度で設けられ、
前記応力緩和層の前記窒化物半導体層側の面におけるスキューネスが負であることを特徴とする化合物半導体装置。 A substrate,
A nitride semiconductor multilayer structure provided above the substrate;
An AlN-based stress relaxation layer provided between the substrate and the nitride semiconductor multilayer structure;
An AlGaN nitride semiconductor layer provided between the stress relaxation layer and the nitride semiconductor multilayer structure;
A gate electrode provided above the nitride semiconductor multilayer structure;
A source electrode and a drain electrode provided above the nitride semiconductor multilayer structure with the gate electrode interposed therebetween;
Have
On the surface of the stress relaxation layer on the nitride semiconductor layer side, depressions are provided at a depth of 7 nm or more and a number density of 8 × 10 ⁹ cm ⁻² or more,
The compound semiconductor device, wherein the stress relaxation layer has a negative skewness on the surface of the nitride semiconductor layer side.

前記窪みは、１５ｎｍ以上の深さで９×１０⁹ｃｍ^-2以上の個数密度で設けられていることを特徴とする請求項１２に記載の化合物半導体装置。 13. The compound semiconductor device according to claim 12, wherein the depressions are provided at a depth of 15 nm or more and a number density of 9 × 10 ⁹ cm ⁻² or more.

前記ＡｌＮ系の応力緩和層は、ＡｌＮ層からなることを特徴とする請求項１１乃至１３のいずれか１項に記載の化合物半導体装置。 The compound semiconductor device according to claim 11, wherein the AlN-based stress relaxation layer includes an AlN layer.

前記窒化物半導体積層構造は、
電子走行層と、
前記電子走行層の上方に設けられた電子供給層と、
を含むことを特徴とする請求項１１乃至１４のいずれか１項に記載の化合物半導体装置。 The nitride semiconductor multilayer structure is
An electronic travel layer,
An electron supply layer provided above the electron transit layer;
The compound semiconductor device according to claim 11, comprising:

前記窪みの直径は３０ｎｍ以上であることを特徴とする請求項１１乃至１５のいずれか１項に記載の化合物半導体装置。 The compound semiconductor device according to claim 11, wherein a diameter of the recess is 30 nm or more.

前記窪みの直径は８０ｎｍ以上であることを特徴とする請求項１６に記載の化合物半導体装置。 The compound semiconductor device according to claim 16, wherein a diameter of the recess is 80 nm or more.

基板上方にＡｌＮ系の応力緩和層を形成する工程と、
前記応力緩和層上方にＡｌＧａＮの窒化物半導体層を形成する工程と、
前記窒化物半導体層上方に窒化物半導体積層構造を形成する工程と、
前記窒化物半導体積層構造上方にゲート電極を形成する工程と、
前記窒化物半導体積層構造上方に、ゲート電極を挟んでソース電極及びドレイン電極を形成する工程と、
を有し、
前記応力緩和層を形成する際に、前記応力緩和層の前記窒化物半導体層側の面に、深さが５ｎｍ以上の窪みを２×１０¹⁰ｃｍ^-2以上の個数密度で形成し、前記面のスキューネスを負とすることを特徴とする化合物半導体装置の製造方法。 Forming an AlN-based stress relaxation layer above the substrate;
Forming an AlGaN nitride semiconductor layer above the stress relaxation layer;
Forming a nitride semiconductor multilayer structure above the nitride semiconductor layer;
Forming a gate electrode above the nitride semiconductor multilayer structure;
Forming a source electrode and a drain electrode above the nitride semiconductor multilayer structure with a gate electrode interposed therebetween;
Have
When forming the stress relaxation layer, recesses having a depth of 5 nm or more are formed at a number density of 2 × 10 ¹⁰ cm ⁻² or more on the surface of the stress relaxation layer on the nitride semiconductor layer side, and the surface A method of manufacturing a compound semiconductor device, wherein the skewness of the compound is negative.

基板上方にＡｌＮ系の応力緩和層を形成する工程と、
前記応力緩和層上方にＡｌＧａＮの窒化物半導体層を形成する工程と、
前記窒化物半導体層上方に窒化物半導体積層構造を形成する工程と、
前記窒化物半導体積層構造上方にゲート電極を形成する工程と、
前記窒化物半導体積層構造上方に、ゲート電極を挟んでソース電極及びドレイン電極を形成する工程と、
を有し、
前記応力緩和層を形成する際に、前記応力緩和層の前記窒化物半導体層側の面に、深さが７ｎｍ以上の窪みを８×１０⁹ｃｍ^-2以上の個数密度で形成し、前記面のスキューネスを負とすることを特徴とする化合物半導体装置の製造方法。 Forming an AlN-based stress relaxation layer above the substrate;
Forming an AlGaN nitride semiconductor layer above the stress relaxation layer;
Forming a nitride semiconductor multilayer structure above the nitride semiconductor layer;
Forming a gate electrode above the nitride semiconductor multilayer structure;
Forming a source electrode and a drain electrode above the nitride semiconductor multilayer structure with a gate electrode interposed therebetween;
Have
When forming the stress relaxation layer, recesses having a depth of 7 nm or more are formed at a number density of 8 × 10 ⁹ cm ⁻² or more on the surface of the stress relaxation layer on the nitride semiconductor layer side, and the surface A method of manufacturing a compound semiconductor device, wherein the skewness of the compound is negative.

前記窪みは、１５ｎｍ以上の深さで９×１０⁹ｃｍ^-2以上の個数密度で形成することを特徴とする請求項１９に記載の化合物半導体装置の製造方法。 20. The method of manufacturing a compound semiconductor device according to claim 19, wherein the depressions are formed at a depth of 15 nm or more and a number density of 9 × 10 ⁹ cm ⁻² or more.