JP6280244B2 - 構成可能／制御可能等価直列抵抗を有する埋込みパッケージ基板キャパシタ - Google Patents
構成可能／制御可能等価直列抵抗を有する埋込みパッケージ基板キャパシタ Download PDFInfo
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関連出願の相互参照
本出願は、参照によりその内容全体が本明細書に組み込まれる、２０１４年５月７日に米国特許商標庁に出願された米国非仮特許出願第１４／２７２３５６号の優先権および利益を主張するものである。
本出願は、参照によりその内容全体が本明細書に組み込まれる、２０１４年５月７日に米国特許商標庁に出願された米国非仮特許出願第１４／２７２３５６号の優先権および利益を主張するものである。
様々な特徴は集積デバイスに関し、より詳細には、構成可能／制御可能等価直列抵抗を有する埋込みパッケージ基板キャパシタを有する集積デバイスパッケージに関する。
モバイル電話、ラップトップコンピュータ、タブレットコンピュータデバイスなどの近代の電子デバイスは、しばしば、基板および／または印刷回路基板（ＰＣＢ）の上に複数の集積回路（ＩＣ）およびサブシステムを含む。たとえば「マザーボード」などのＰＣＢは、電子デバイスのためのアプリケーションの実行に関連する計算集約的プロセスのほとんどを実行する役割を担う「アプリケーションプロセッサ」を含むことができる。別のＩＣ、たとえば電力管理集積回路（ＰＭＩＣ）は、電池からアプリケーションプロセッサおよび電子デバイスの他のＩＣに電力（たとえば１つまたは複数の供給電圧および供給電流）を提供する役割を担うことができる。最終的にはＰＭＩＣからアプリケーションプロセッサなどの電子デバイスの別のＩＣに供給電圧および供給電流を引き渡す、ワイヤ、トレース、ビア、他の導電性構成要素、キャパシタおよび／またはインダクタなどの受動回路構成要素および能動回路構成要素の回路網は、集合的に「電力引渡し回路網」として知られているものと思われる。
電力引渡し回路網（ＰＤＮ）は、抵抗成分および他の寄生容量成分ならびに誘導成分によるその関連する損失を有している。したがってＰＤＮは、周波数に応じて変化するその関連するインピーダンスを有している。電子デバイスの電力節約およびエネルギー効率のためには、このインピーダンスを最小化することが肝要である。このインピーダンスを小さくする方法の１つは、モノリシックセラミックキャパシタすなわち減結合キャパシタを使用して、動作中の雑音を除去し、かつ、負荷変動を吸収することである。
減結合キャパシタは、制御されたキャパシタンス、一定の固有等価直列インダクタンス（ＥＳＬ）および等価直列抵抗（ＥＳＲ）を有している。減結合キャパシタ（またはキャパシタの回路網）のキャパシタンスおよびＥＳＬは、特定の周波数範囲における電力引渡し回路網インピーダンスを小さくするために使用される。キャパシタのＥＳＲによって、電力引渡し回路網インピーダンスが低減される量、および電力引渡し回路網インピーダンスが低減される周波数範囲が決まる。一般に、ＥＳＲが小さいほど、インピーダンスの低減にキャパシタが有効である周波数帯域がより制限される。ＥＳＲ制御キャパシタは、ＰＤＮ共振の抑制に極めて有用であるが、ＥＳＲ制御埋込みパッケージ基板（ＥＰＳ）キャパシタは入手が不可能である。
図１は、従来のパッケージング基板１００の横断面図を示したものである。示されているように、パッケージング基板１００は、たとえば誘電体層１０４およびいくつかの導電層１０６〜１１２、ならびに１つまたは複数の埋込みパッケージ基板（ＥＰＳ）キャパシタ１１４、１１６を有する基板１０２を含む。ＥＰＳキャパシタ１１４、１１６は、それぞれ第１の組のビア１１８ａ〜１１８ｂ、１２０ａ〜１２０ｂ、およびそれぞれ第２の組のビア１２２ａ〜１２２ｂ、１２４ａ〜１２４ｂに結合されている。図２は、図１のＥＰＳキャパシタ１１４または１１６のうちの１つの横断面図を示したものである。従来技術のＥＰＳキャパシタ１１４、１１６には等価直列抵抗（ＥＳＲ）制御がなく、したがってＰＤＮの共振周波数を低くする能力がない。
図３は、ＥＳＲ制御特徴を追加するために修正された従来のキャパシタ３００の横断面図を示したものである。示されているように、キャパシタは、一対の外部電極３０２および複数の内部電極３０４を含む。高抵抗材料３０６は、ＥＳＲ制御特徴を形成しているキャパシタ３００の一方の側に追加されている。高抵抗変数を有しているのはキャパシタ３００の一方の側のみであるため、この修正されたキャパシタは、表面実装技術（ＳＭＴ）とのみ両立する。したがってこれらの修正されたキャパシタは、集積デバイスパッケージまたは印刷回路基板の表面にしか直接実装し、あるいは配置することができない。
図４（図４Ａ〜図４Ｃからなる）および図５は、典型的な２端子多層セラミックキャパシタの一般概念、ならびに多層化セラミックキャパシタ（ＭＬＣＣ）内のＥＳＲを制御するための従来技術の手法の一般概念を示したものである。図４Ａ、図４Ｂおよび図４Ｃは、従来技術による従来の２端子多層セラミックキャパシタの第１の極板および第２の極板の形成を示したものである。図４Ａは、極板４０２が一方の縁４０４まで延在し、残りの３つの縁に沿って余白を有する多層構造内の１つの層を示したものである。縁４０４は露出されており、キャパシタを組み立てる際に、極板４０２への電気コンタクトとして利用される。図４Ｂでは、隣接する層は、前述の終端縁４０４とは反対側の縁４０８まで延在している極板４０６を示している。図４Ｃは、これらの極板が重畳して実効面積４１０を生成する様子を示したもので、余白はすべての縁に沿って存在している。極板４０４の終端縁は、実効面積４１０から左側の縁４０４まで延在しており、一方、図に示されている極板４０６の終端縁は、右側の縁４０８まで延在している。これらの縁を覆うように終端ペースト（４１２および４１４）が加えられ、同じように終端されたすべての極板を１つに接続する。チップの底に沿った終端ペースト（４１２および４１４）の外装により、このキャパシタを回路基板にはんだ実装するために利用される、セラミックの面から延在している金属条片がもたらされる。これらの終端（４１２および４１４）により、この２端子デバイスのための２つのコンタクトが得られる。
図５は、キャパシタの内部電極および外部電極の幾何構造を変えることによって多層化セラミックキャパシタ（ＭＬＣＣ）内のＥＳＲを制御するための別の従来技術手法を示したものである。図６は、図５のＭＬＣＣの斜視図および上面図を示したものであり、一方、図７は、図５のＭＬＣＣのキャパシタパターンおよびＥＳＲパターンを示したものである。この手法では、ＭＬＣＣのＥＳＲは、外部終端に接続された内部電極の数によって決定される。このＭＬＣＣ設計によれば、外部終端に接続されていない内部電極は、非接触（ＮＣ）端子を介して共通になる。ＮＣ端子は、ＰＣＢ上の回路に電気接続されない。外部終端に接続している内部電極の数が少なくなっても、キャパシタンス値は、依然として内部電極の総数によって決まる。図５〜図７に示されているＭＬＣＣによれば、複数の内部電極パターンの組合せに基づいて層の導体抵抗を変えることによってＥＳＲ値を任意に設定することができるが、ＭＬＣＣを直接実装し、あるいは配置することができるのは、同じく集積回路パッケージまたは印刷回路基板の表面のみである。
以上に鑑みて、最適ＰＤＮ性能のためには、集積デバイスパッケージまたは印刷回路基板の基板レベルに実現された、すなわち埋め込まれたＥＳＲ制御特徴を有するキャパシタを提供する設計が必要である。
以下は、本開示の１つまたは複数の態様の単純化された要約を示したもので、そのような態様の基本的な理解を提供するためのものである。この要約は、本開示のすべての企図された特徴についての広範囲にわたる概説ではなく、また、本開示のすべての態様についての手がかりまたは重要な要素を識別することを意図したものでも、あるいは本開示の何らかの態様またはすべての態様の範囲を詳細に記述することを意図したものでもない。この要約の唯一の目的は、後で示されるより詳細な説明に対する序文として、本開示の１つまたは複数の態様のいくつかの概念を単純な形態で提供することである。
一特徴は、第１の表面およびその反対側の第２の表面を有する第１の電極と、第３の表面およびその反対側の第４の表面を有する第２の電極と、第１の電極および第２の電極に結合され、かつ、それらを分離する第１の誘電体層と、第１の電極に結合された第１の等価直列抵抗（ＥＳＲ）構造とを備えるキャパシタを提供する。第１のＥＳＲ制御構造は、第１の電極の第１の表面に結合された第２の誘電体層と、第２の誘電体層の第１の表面に結合された第１の金属層と、第２の誘電体の中に埋め込まれ、かつ、第１の電極と第１の金属層との間に延在する第１の組のピラーとを備える。
一態様によれば、キャパシタは、第１の電極に結合された第２のＥＳＲ制御構造をさらに備え、第２のＥＳＲ制御構造は、第１の電極の第２の表面に結合された第３の誘電体層と、第３の誘電体層の第１の表面に結合された第２の金属層と、第３の誘電体層の中に埋め込まれ、かつ、第１の電極と第２の金属層との間に延在する第２の組のピラーとを備える。
一態様によれば、第１の電極の第１の表面は上部表面であり、第１の電極の第２の表面は下部表面である。第１の組のピラーのピラー総数は、第２の組のピラーのピラー総数と同じである。別法としては、第１の組のピラーのピラー総数は、第２の組のピラーのピラー総数と異なっていてもよい。
一態様によれば、キャパシタは、第２の電極に結合された第２のＥＳＲ制御構造をさらに備え、第２のＥＳＲ制御構造は、第２の電極の第３の表面に結合された第３の誘電体層と、第３の誘電体層の第１の表面に結合された第２の金属層と、第３の誘電体層の中に埋め込まれ、かつ、第２の電極と第２の金属層との間に延在する第２の組のピラーとを備える。
一態様によれば、キャパシタは基板の中に埋め込まれ、また、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、モバイルデバイス、モバイル電話、スマートフォン、パーソナルデジタルアシスタント、固定位置端末、タブレットコンピュータおよび／またはラップトップコンピュータのうちの少なくとも１つに組み込まれる。
別の特徴は、第１の導電手段と、第２の導電手段と、第１の導電手段および第２の導電手段に結合され、かつ、それらを分離する絶縁手段と、第１の導電手段に結合された第１の等価直列抵抗（ＥＳＲ）制御手段であって、装置のためのＥＳＲ値を特定するように構成された第１のＥＳＲ制御とを備える装置を提供する。
一態様によれば、装置は、第１の導電手段に結合された第２の等価直列抵抗（ＥＳＲ）制御手段であって、装置のＥＳＲ値を特定するように構成された第２のＥＳＲ制御をさらに備える。第１のＥＳＲ制御手段および第２のＥＳＲ制御手段は、第１の導電手段の互いに反対側に結合される。
一態様によれば、第１のＥＳＲ制御手段は、第２のＥＳＲ制御手段の第２のＥＳＲ値と同じ第１のＥＳＲ値を特定する。別法としては、第１のＥＳＲ制御手段は、第２のＥＳＲ制御手段の第２のＥＳＲ値とは異なる第１のＥＳＲ値を特定する。
一態様によれば、装置は、第２の導電手段に結合された第２の等価直列抵抗（ＥＳＲ）制御手段であって、装置のためのＥＳＲ値を特定するように構成された第２のＥＳＲ制御手段をさらに備える。
一態様によれば、装置は、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、モバイルデバイス、モバイル電話、スマートフォン、パーソナルデジタルアシスタント、固定位置端末、タブレットコンピュータおよび／またはラップトップコンピュータのうちの少なくとも１つに組み込まれる基板の中に埋め込まれる。
別の特徴は、第１の誘電体層および第１の組のビアを有する基板と、基板の中に埋め込まれたキャパシタであって、第１の表面およびその反対側の第２の表面を有する第１の電極と、第３の表面およびその反対側の第４の表面を有する第２の電極と、第１の電極および第２の電極に結合され、かつ、それらを分離する第２の誘電体層とを備えるキャパシタと、キャパシタおよび第１の組のビアからの第１のビアに結合された第１の等価直列抵抗（ＥＳＲ）構造とを備える集積デバイスを提供する。第１のＥＳＲ制御構造は、キャパシタの第１の電極の第１の表面に結合された第３の誘電体層と、第３の誘電体層の第１の表面に結合された第１の金属層であって、第１のビアにさらに結合された第１の金属層と、第３の誘電体層の中に埋め込まれ、かつ、第１の電極の第１の表面と第１の金属層との間に延在する第１の組のピラーとを備える。
一態様によれば、集積デバイスは、第１の電極の第２の表面に結合された第２のＥＳＲ制御構造をさらに備える。第２のＥＳＲ制御構造は、キャパシタの第１の電極の第２の表面に結合された第４の誘電体層と、第４の誘電体層の第１の表面に結合された第２の金属層と、第４の誘電体層の中に埋め込まれ、かつ、第１の電極の第２の表面と第２の金属層との間に延在する第２の組のピラーとを備える。
一態様によれば、第１の電極の第１の表面は上部表面であり、第１の電極の第２の表面は下部表面である。
一態様によれば、第１の組のピラーのピラー総数は、第２の組のピラーのピラー総数と同じである。別法としては、第１の組のピラーのピラー総数は、第２の組のピラーのピラー総数と異なっていてもよい。
一態様によれば、集積デバイスは、第２の電極の第３の表面に結合された第２のＥＳＲ制御構造をさらに備える。第２のＥＳＲ制御構造は、キャパシタの第２の電極の第３の表面に結合された第４の誘電体層と、第４の誘電体層の第１の表面に結合された第２の金属層と、第４の誘電体層の中に埋め込まれ、かつ、第２の電極の第３の表面と第２の金属層との間に延在する第２の組のピラーとを備える。
一態様によれば、集積デバイスは、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、モバイルデバイス、モバイル電話、スマートフォン、パーソナルデジタルアシスタント、固定位置端末、タブレットコンピュータおよび／またはラップトップコンピュータのうちの少なくとも１つに組み込まれる。
別の特徴は、埋込みキャパシタを備えるパッケージ基板を製作するための方法を提供する。方法は、第１の誘電体層を形成するステップと、第１の組のビアを形成するステップとを含む、基板を形成するステップを含む。方法は、基板の中にキャパシタを提供するステップをさらに含み、キャパシタは、第１の表面およびその反対側の第２の表面を有する第１の電極と、第３の表面およびその反対側の第４の表面を有する第２の電極と、第１の電極および第２の電極に結合され、かつ、それらを分離する第２の誘電体層とを備える。方法は、キャパシタの上に第１の等価直列抵抗（ＥＳＲ）構造を形成し、かつ、第１の組のビアからの第１のビアに第１のＥＳＲ制御構造を結合するステップをさらに含む。
一態様によれば、第１のＥＳＲ制御構造を形成するステップは、キャパシタの第１の電極の第１の表面に結合された第３の誘電体層を形成するステップと、第３の誘電体層の第１の表面に結合された第１の金属層を形成するステップであって、第１の金属層が第１のビアにさらに結合されるステップと、第３の誘電体層の中に埋め込まれ、かつ、第１の電極と第１の金属層との間に延在する第１の組のピラーを形成するステップとを含む。
一態様によれば、キャパシタを提供するステップは、第１のＥＳＲ制御構造がキャパシタの第１の電極に結合された後、キャパシタおよび第１のＥＳＲ制御構造を提供するステップを含む。
一態様によれば、第１のＥＳＲ制御構造をキャパシタに結合するステップは、誘電膜を形成することによって第３の誘電体層を提供するステップと、第３の誘電体層の中に少なくとも１つのキャビティを形成するステップと、第１の組のピラーを画定するために少なくとも１つのキャビティの中に金属層を形成するステップと、第３の誘電体層および第１の組のピラーをキャパシタの第１の電極に結合するステップとを含む。
一態様によれば、方法は、第２の等価直列抵抗（ＥＳＲ）構造をキャパシタに結合するステップをさらに含む。第２のＥＳＲ制御構造は、キャパシタの第１の電極の第２の表面に結合された第４の誘電体層を形成するステップと、第４の誘電体層の第１の表面に結合された第２の金属層を形成するステップであって、第１の金属層が第１の組のビアからの第２のビアにさらに結合されるステップと、第４の誘電体層の中に埋め込まれ、かつ、第１の電極の第２の表面と第２の金属層との間に延在する第２の組のピラーを形成するステップとを含む。
一態様によれば、方法は、第２の等価直列抵抗（ＥＳＲ）構造をキャパシタに結合するステップをさらに含む。第２のＥＳＲ制御構造は、キャパシタの第２の電極の第３の表面に結合された第４の誘電体層を形成するステップと、第４の誘電体層の第１の表面に結合された第２の金属層を形成するステップであって、第１の金属層が第１の組のビアからの第２のビアにさらに結合されるステップと、第４の誘電体層の中に埋め込まれ、かつ、第２の電極の第３の表面と第２の金属層との間に延在する第２の組のピラーを形成するステップとを含む。
一態様によれば、集積デバイスは、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、モバイルデバイス、モバイル電話、スマートフォン、パーソナルデジタルアシスタント、固定位置端末、タブレットコンピュータおよび／またはラップトップコンピュータのうちの少なくとも１つに組み込まれる。
本開示のこれらおよび他の態様は、以下の詳細な説明を精査することによってより完全に理解されよう。
同様の参照文字は全体を通して相応じて識別している図に関連して、以下に示されている詳細な説明を読むことにより、様々な特徴、性質および利点が明らかになるであろう。
以下の説明では、実施形態についての完全な理解を提供するために特定の詳細が示されている。しかしながらこれらの特定の詳細がなくても実施形態を実践することができることは、当業者には理解されよう。たとえば不必要な詳細によって実施形態が不明瞭になることがないよう、回路はブロック図で示すことができる。他の事例では、実施形態を不明瞭にしないために、場合によっては、よく知られている回路、構造および技法を詳細に示すことができる。
「例示的」という語は、本明細書においては、「例、事例または例示として働く」ことを意味するべく使用されている。本明細書において「例示的」として説明されている任意の実施態様または実施形態は、必ずしも、他の実施形態に優る好ましいものとして、あるいは有利なものとして解釈してはならない。同様に、「実施形態」という用語は、すべての実施形態が、説明されている特徴、利点または動作モードを含むことを要求しているわけではない。
本明細書において使用されているように、「電気結合された」という用語は、本明細書においては、２つの対象間の直接または間接結合であって、その２つの対象間に生じる電流の流れを許容する結合を意味するべく使用されている。たとえば対象Ａが対象Ｂに物理的に接触し、また、対象Ｂが対象Ｃと物理的に接触している場合、対象Ａおよび対象Ｃは、それらが互いに物理的に直接接触していない場合であっても、対象Ｂが、対象Ａから対象Ｃに向かって生じる電流の流れ、および／または対象Ｃから対象Ａに向かって生じる電流の流れを許容する導体である場合、依然として互いに電気結合されている、と見なすことができる。
概説
概説
いくつかの新規な特徴は、等価直列抵抗（ＥＳＲ）制御を有する埋込みパッケージ基板（ＥＰＳ）キャパシタを有する基板を含んだパッケージ基板に関する。ＥＰＳキャパシタは、誘電性すなわち絶縁性薄膜材料によって分離された２つの導電電極と、電極をビアに接続する各電極の頂部に配置された等価直列抵抗（ＥＳＲ）制御構造とを含む。ＥＳＲ制御構造は、金属層と、誘電体層と、誘電体層の中に埋め込まれ、かつ、電極と金属層との間に延在する１組の金属ピラーとを含むことができる。ＥＳＲ制御構造を有するＥＰＳキャパシタは、パッケージ基板の中に埋め込むことができるＥＳＲ構成可能／制御可能ＥＰＳキャパシタを形成する。
埋込みパッケージ基板キャパシタを有する例示的パッケージング基板
埋込みパッケージ基板キャパシタを有する例示的パッケージング基板
図８は、基板８０２、等価直列抵抗（ＥＳＲ）制御を有する埋込みパッケージ基板（ＥＰＳ）キャパシタ８０４を含むパッケージング基板８００を示したものである。基板８０２は、非導電性誘電体層８０５によって分離された導電層８０３を含む。導電層８０３のうちのいくつかは、ビア８０９によって一体に電気接続することができる。
ＥＰＳキャパシタ８０４は、誘電性すなわち絶縁性薄膜材料８０７によって分離された２つの導電電極８０５を含む。図８に示されているように、ＥＰＳキャパシタ８０４の近接部分側面図が示されている。ＥＰＳキャパシタ８０４の近接部分側面図によれば、電極８０５は、等価直列抵抗（ＥＳＲ）制御構造８１０を介してビア８０６に結合することができる。ＥＳＲ制御構造８１０は、金属層８１２、誘電体層８１４および１組の金属ピラー８１６を含むことができる。いくつかの実施態様では、金属層８１２は銅であってもよい。いくつかの実施態様では、１組の金属ピラー８１６は銅であってもよい。１組の金属ピラー８１６は、電極８０５と金属層８１２との間に延在している誘電体層８１４の中に埋め込むことができる。誘電体層８１４は膜層であってもよい。１組の金属ピラー８１６は、金属層８１２に結合することができる。金属層８１２は、ビア８０６に結合することができる。異なる実施態様は、異なる数の金属ピラー８１６を有することができる。いくつかの実施態様では、金属ピラー８１６は、キャパシタ８０４との接触点であってもよい。
いくつかの実施態様では、ＥＰＳキャパシタ８０４は、ＥＳＲ構成可能ＥＰＳキャパシタ８０４（たとえば高ＥＳＲキャパシタ、中間ＥＳＲキャパシタ、低ＥＳＲキャパシタ）である。
いくつかの実施態様では、ＥＰＳキャパシタ８０４は、配電網（ＰＤＮ）に使用される。いくつかの実施態様では、電気信号は、ビア８０６を通って金属層８１２に到達し、１組の金属ピラー８１６を介して電極８０５に到達することができる。同様に、いくつかの実施態様では、電気信号は、電極８０５を通って１組の金属ピラー８１６に到達し、金属層８１２を介してビア８０６に到達することができる。いくつかの実施態様では、１組の金属ピラー８１６は、電気信号が１組の金属ピラー８１６を並列に（回路構成線図に画定されているように）通過するようにＥＳＲ制御構造８１０の中に構成される。
図８に示されているように、また、上で説明したように、キャパシタは２つの電極８０５を有している。個別ＥＳＲ制御構造は、各電極８０５の頂部に配置することができる。ＥＳＲ制御構造の各々は、総数が同じピラーまたは総数が異なるピラーを有することができる。各ＥＳＲ制御構造内のピラーの数を使用して、抵抗すなわちＥＳＲ値が制御される。同様に、個別ＥＳＲ制御構造は、各電極８０５の底部に配置することも可能である。ＥＳＲ制御構造の各々は、総数が同じピラーまたは総数が異なるピラーを有することができる。さらに、ＥＳＲ制御構造の各々は同じ値を有することができ、すなわち第１のＥＳＲ制御構造の第１のＥＳＲ値は、第２のＥＳＲ制御構造の第２のＥＳＲ値と同じであってもよい。別法としては、ＥＳＲ制御構造の各々は異なる値を有することができ、すなわち第１のＥＳＲ制御構造の第１のＥＳＲ値は、第２のＥＳＲ制御構造の第２のＥＳＲ値と異なっていてもよい。
上で説明した、それには限定されないが、パッケージ基板の中にＥＳＲキャパシタを埋め込む能力を含んだＥＳＲキャパシタの技術的な利点は、ＥＳＲキャパシタの表面実装しか提供しない従来技術と比較すると共振周波数を低くすることであり、それによりＰＤＮの電力および信号の完全性の維持を促進することができ、また、回路設計者は、雑音が少ない回路を設計することができる。本開示の中で説明されるＥＳＲ制御構造を使用する別の利点は、標準の市販品キャパシタを使用してそのキャパシタを同調し、それにより集積デバイスの配電網のための所望の等価直列抵抗を提供する能力である。したがって１つまたは複数のＥＳＲ制御構造を使用することにより、新しいキャパシタ全体を完全に設計し直す必要性が回避される。したがって延いては、より安価な集積パッケージを提供することができる。その上、ＥＳＲ制御構造の構造変更は、キャパシタの設計変更よりも確実に容易である。たとえば１つまたは複数のＥＳＲ制御構造内の金属ピラーの数を特定して、所望の等価直列抵抗（たとえばＥＳＲ値）を達成することができる。
図９は、図８のＥＳＲキャパシタの部分上面図を示したものである。図１０は、図８のＥＳＲキャパシタの部分断面上面図を示したものである。図９および図１０は、ＥＳＲ制御構造の例示的数量の金属ピラーを示している。いくつかの実施態様では、ＥＳＲ制御構造は、１つの金属ピラーのみを含むことができることに留意されたい。また、各ピラーの寸法（たとえば幅、半径、直径）は、異なる実施態様では異なる寸法にすることができることに同じく留意されたい。いくつかの実施態様では、１組の金属ピラーからの各金属ピラーは、同じ寸法を有している。いくつかの実施態様では、１組の金属ピラーからの１つまたは複数の金属ピラーは、異なる寸法を有することができる。いくつかの実施態様では、１組のピラーに異なる寸法を使用することにより、異なる等価直列抵抗を画定することができる。いくつかの実施態様では、第１のＥＳＲ制御構造のための第１の組のピラーは、第１の寸法（たとえば第１の幅）を有することができ、一方、第２のＥＳＲ制御構造のための第２の組のピラーは、第２の寸法（たとえば第２の幅）を有することができる。いくつかの実施態様では、１つまたは複数のピラーは、１つまたは複数のピラーを有するＥＳＲ制御構造に結合されたビアの寸法（たとえば幅）よりも短い第１の寸法を有している。
すでに説明したように、減結合キャパシタ（デキャップ（ｄｅｃａｐ））は、配電網（ＰＤＮ）内の雑音をフィルタ除去するために使用される。ＰＤＮ内の共振周波数を低くすることにより、ＰＤＮの電力および信号の完全性の維持が促進される。したがって共振周波数を低くすることが有利である。共振周波数は、ＥＰＳキャパシタが使用されない場合に最も高くなる。すでに説明したように、表面実装ＥＳＲを利用することにより、ＥＰＳキャパシタを使用しない場合と比較すると、低い共振周波数が提供される。しかしながら、上で説明したように、ＥＳＲ制御構造を使用して市販品ＥＰＳキャパシタを修正し、それにより基板の中に埋め込むことができるＥＳＲキャパシタを形成することにより、共振周波数をさらに低くして、ＰＤＮの電力および信号の完全性を維持する技術的な利点が提供される。
ＥＰＳキャパシタを製造するための例示的シーケンス
ＥＰＳキャパシタを製造するための例示的シーケンス
異なる実施態様は、構成可能／制御可能等価直列抵抗を有する、パッケージ基板の中に別様に埋め込まれるキャパシタを提供し／製造することができる。図１１（図１１Ａ〜図１１Ｉを含む）は、パッケージ基板の中に埋め込むための構成可能／制御可能等価直列抵抗キャパシタを提供する（たとえば形成し、製作する）ための例示的シーケンスを示したものである。
いくつかの実施態様では、図１１Ａ〜図１１Ｉのシーケンスを使用して、図８〜図１０のパッケージ基板を提供し／製造することができる。図１１Ａ〜図１１Ｉのシーケンスは、パッケージ基板の中に埋め込まれる構成可能／制御可能等価直列抵抗キャパシタを提供するためのシーケンスを単純にし、および／または明確にするために、１つまたは複数のステージを組み合わせることができることに留意されたい。
図１１Ａに示されているように、事前形成済みキャリア１１００（すなわちステンシル）が提供される。さらに、事前形成済みキャリアのキャビティの近接部分図が示されている。異なる実施態様は、異なる材料を事前形成済みキャリアに使用することができる。事前形成済みキャリア１１００は、ＥＰＳキャパシタを置くための複数のキャビティ１１０２を含むことができる。示されている事前形成済みキャリア１１００は、５ｘ４行列の２０個のキャビティを有しているが、これは単なる一例にすぎず、事前形成済みキャリアは、２０個よりも多いキャビティまたは２０個よりも少ないキャビティを含むことができる。１つまたは複数のキャビティは、キャリアの一部を横切ることができ、あるいはキャリア全体を横切ることができる。いくつかの実施態様では、キャビティがないキャリアが提供され、次いで１つまたは複数のキャビティがキャリアの中に形成されることに留意されたい。
各キャビティ１１０２には単一のキャパシタを置くことができる。図１１Ｂは、図１１Ａのキャリアの部分図１１０５を示したもので、キャリア１１００のキャビティ１１０２のうちの１つに置かれたキャパシタ１１０４を示している。いくつかの実施態様では、キャパシタ１１０４は、市販品キャパシタであってもよい。すでに説明したように、キャパシタ１１０４は、第１の電極１１０４ａ、第２の電極１１０４ｂ、および第１の電極および第２の電極１１０４ａ、１１０４ｂに結合され、かつ、それらを分離する誘電体層１１０４ｃを含む。
次に誘電体層１１０６が提供される（図１１Ｃ参照）。異なる実施態様は、異なる材料を誘電体層に使用することができる。次いで孔１１０８が誘電体層１１０６の内部に形成される（図１１Ｄ参照）。異なる実施態様は、孔１１０８を別様に形成することができる。いくつかの実施態様では、レーザエッチングプロセスを使用して、誘電体層１１０６の中に孔１１０８を形成することができる。いくつかの実施態様では、フォトエッチングプロセスを使用して、誘電体層１１０６の中に孔１１０８を形成することができる。次に金属層１１１０が孔１１０８の中に形成される（図１１Ｅ参照）。すでに説明したように、異なる実施態様は、異なる数の金属充填孔（たとえば金属ピラー）を有することができる。いくつかの実施態様では、めっきプロセスを使用して１つまたは複数の金属層が孔に充填される。たとえば孔１１０８を有する誘電体層１１０６は、シード槽すなわち触媒化槽の中に置くことができる。シードは、孔１１０８の一部またはすべての面積にわたって堆積し、次いで銅などの金属が孔に充填される。
事前形成済みキャリアの単一のキャビティへのＥＰＳキャパシタの埋込みが説明されているが、これは単なる一例にすぎず、個別ＥＰＳキャパシタは、以下で説明されるように、孔充填誘電体層の結合に先立って、事前形成済みキャリア中の各キャビティに埋め込むことができる。
次に、図１１Ｅの孔充填誘電体層が埋込みキャパシタを有するキャリアに結合される（たとえば積層される）。図１１Ｆは、キャリア１１００のキャビティに置かれたキャパシタ１１０４（図１１Ｂ参照）に結合された図１１Ｅの孔充填誘電体層を示したものである。図１１Ｇは、図１１Ｆに示されているキャリア１１００のキャビティに置かれたキャパシタ１１０４に結合された孔充填誘電体層の上面図を示したものである。
いくつかの実施態様では、埋込みキャパシタを有するキャリアの上部表面１１００ａ（図１１Ｆ参照）に結合されている（たとえば積層されている）図１１Ｅの孔充填誘電体層に加えて、図１１Ｅの孔充填誘電体層は、キャリアの下部表面１１００ｂに結合することも可能である（図１１Ｈ参照）。
次いでキャパシタ充填積層キャリアを単体化して、少なくとも１つの孔充填誘電体層に結合された個々のＥＰＳキャパシタを形成することができる。図１１Ｈは、上部（すなわち第１の）孔充填誘電体層および下部（すなわち第２の）孔充填誘電体層に結合されたＥＰＳキャパシタを有するキャリアの単体化された部分１１１５の例を示したものである。
図１１Ｉは、コアすなわち基板１１１２キャビティに挿入された図１１Ｈの単体化されたＥＰＳキャパシタを示したもので、構成可能／制御可能ＥＳＲキャパシタ１１１６を有する基板を形成している。以下でさらに詳細に説明されるように、金属層（たとえばはんだ）充填孔１１０８とキャパシタパッド１１１４との間にジョイントが形成され、構成可能／制御可能等価直列抵抗１１１６を有するキャパシタが得られる。
構成可能／制御可能ＥＳＲキャパシタを製造するための例示的流れ図
構成可能／制御可能ＥＳＲキャパシタを製造するための例示的流れ図
図１２は、一例による、パッケージ基板の中に埋め込むための構成可能／制御可能等価直列抵抗キャパシタを形成するために使用される１つまたは複数の積層誘電体層を有するキャパシタを提供し／製作するための方法１２００の流れ図を示したものである。ステップ１２０２では、方法は、１つまたは複数のキャビティを有する事前形成済みキャリアを提供するステップを含む。いくつかの実施態様では、これは、キャリアを形成するステップ、およびキャリアの中に１つまたは複数のキャビティを形成するステップを含むことができる。いくつかの実施態様では、事前形成済みキャリアを提供するステップは、サプライヤから事前形成済みキャリアを受け取るステップを含むことができる。いくつかの実施態様では、キャリアは基板（たとえば積層基板）である。ステップ１２０４では、方法は、１つまたは複数のキャビティのうちの少なくとも１つにＥＰＳキャパシタを挿入するステップを含む。ステップ１２０６では、方法は、誘電体層を提供するステップを含む。ステップ１２０８では、方法は、誘電体層の中に複数の孔を形成するステップ（たとえば穿孔するステップ）を含む。異なる実施態様は、異なる数の孔が穿孔された誘電体層を利用することができる。
ステップ１２１０では、方法は、シード堆積などのめっきプロセスを使用して、誘電体層中の複数の孔に１つまたは複数の金属層（たとえば低融解温度金属）を充填するステップを含む。いくつかの実施態様では、複数の孔を充填するステップは、孔の中に第１の金属層（たとえばシード層）および第２の金属層を提供する（たとえば形成する）ステップを含む。いくつかの実施態様では、２つの個別のめっきプロセスを使用して、誘電体層の孔の中に金属層を提供する（たとえば形成する）ことができる。ステップ１２１２では、方法は、事前形成済みキャリアの少なくとも一方の側に孔充填誘電体層を積層するステップを含む。ステップ１２１４では、方法は、積層された事前形成済みキャリアを、少なくとも１つの孔充填誘電体層に結合された個別のＥＰＳキャパシタに単体化するステップを含む。ステップ１２１６では、方法は、埋込み構成可能／制御可能ＥＳＲキャパシタを有する基板を形成するために、少なくとも１つの積層孔充填誘電体層に結合された、単体化されたＥＰＳキャパシタをコアすなわち基板キャビティに挿入するステップを含む。
パッケージ基板の中にＥＳＲキャパシタを製造するための例示的シーケンス
パッケージ基板の中にＥＳＲキャパシタを製造するための例示的シーケンス
図１３（図１３Ａ〜図１３Ｈからなる）は、一態様による、上で説明したパッケージ基板を製造するためのプロセスを一括して示したものである。図１３Ａは、一態様による中間製造ステージ１３００におけるプロセスを示したものである。示されているように、第１の内部金属層１３０４をその頂部に有し、また、第２の内部金属層１３０６をその底部に有する第１の絶縁体層１３０２（たとえばコア層）が提供される。コア１３０２は、エポキシ樹脂などの剛直な誘電体からなっていてもよく、また、内部金属層１３０４、１３０６は、銅、アルミニウム、等々からなっていてもよい。コア１３０２および内部金属層１３０４、１３０６は、それぞれ異なる誘電体および金属からなっていてもよい。キャビティ１３０８は、コア１３０２および内部金属層１３０４、１３０６の中に形成することができる。第１の内部金属層１３０４内のトレース１３１０、１３１２、第２の内部金属層１３０６内のトレース１３１４、１３１６、およびビア１３１８、１３２０は、堆積プロセスステップ、パターニングプロセスステップおよび／または除去（たとえばドライエッチングおよび／またはウェットエッチング、化学機械平坦化（ＣＭＰ））プロセスステップを使用して形成することができる。そのような堆積プロセスステップ、パターニングプロセスステップおよび／または除去プロセスステップは、本明細書においてはＤＰＲプロセスステップと呼ぶことができる。図１３Ａに示されているように、プロセス１３００は、キャビティ１３０８の外部側壁に沿って金属ビア１３２２、１３２４を形成するステップを含むことができる。しかしながら、一態様によれば、ビア１３２２、１３２４を省略して、第１の絶縁体層１３０２の一部がキャビティ１３０８の外部側壁を画定することも可能である。
図１３Ｂは、一態様による中間製造ステージ１３２６におけるプロセスを示したものである。示されているように、図１１ＨのＥＰＳキャパシタ１１１５を提供し、第２の内部金属層１３０６に加えられる粘着テープ１３２８の頂部のキャビティ１３０８内に置くことができる。上で説明したように、キャパシタ１１１５は、誘電性すなわち絶縁性薄膜材料１１０４ｃによって分離された２つの導電電極１１０４ａ、１１０４ｂ、および上部（すなわち第１の）孔充填誘電体層および下部（すなわち第２の）孔充填誘電体層を含む。
一態様によれば、キャパシタ１１１５は、粘着テープ１３２８の頂部のキャビティ１３０８にプレスばめすることができる。その場合、キャパシタ１１１５とビア１３２２、１３２４との間のすべての空間にエポキシ樹脂を充填することができる。
図１３Ｃは、一態様による中間製造ステージ１３３０におけるプロセスを示したものである。示されているように、積層ステップによって、エポキシ樹脂などの誘電体１３３２が第１の内部金属層１３０４、キャパシタ１１１５およびトレース１３１０、１３１２の頂部に堆積され／形成され、かつ、硬化される。誘電体１３３２は、ビア孔１３３４を介して浸透させることも可能である。
図１３Ｄは、一態様による中間製造ステージ１３３６におけるプロセスを示したものである。示されているように、粘着テープ１３２８を除去し、かつ、第２の内部金属層１３０６内のトレースなどの表面を浄化することができる。次に、別の積層ステップを開始して、エポキシ樹脂などの誘電体１３３８を第２の内部金属層１３０６、キャパシタ１１１５およびトレース１３１０、１３１２の下方に堆積させ／形成させ、かつ、硬化させることができる。
図１３Ｅは、一態様による中間製造ステージ１３４０におけるプロセスを示したものである。一態様によれば、ＤＰＲプロセスステップのうちの１つまたは複数を使用して、電極１１０４ａ、１１０４ｂ、およびトレース１３１０、１３１２の上および下の誘電体１３３２内に金属充填領域１３４２、１３４４を形成することができる。一態様によれば、ＤＰＲプロセスステップのうちの１つまたは複数を使用して、電極１１０４ａ、１１０４ｂ、およびトレース１３１４、１３１６の下の誘電体１３３８内に金属充填領域１３４６、１３４８を形成することができる。金属充填領域１３４２、１３４４、１３４６、１３４８は、それらに限定されないが、銅、アルミニウムなどの金属または金属合金を含むことができる。
図１３Ｆは、一態様による中間製造ステージ１３５０におけるプロセスを示したものである。示されているように、ＣＭＰプロセスまたは他のプロセスを使用して、誘電体１３３２、１３３８、および金属充填領域１３４２、１３４４、１３４６、１３４８の一部を研削し、それにより拡張パッド１３５２、１３５４、１３５６、１３５８、第２の絶縁体層１３０５および第３の絶縁体層１３０７を形成することができる。拡張パッド１３５２、１３５４、１３５６、１３５８は、それらのそれぞれの電極１１０４ａ、１１０４ｂ、およびトレース１３１０、１３１２、１３１４、１３１６に結合される。
図１３Ｇは、一態様による中間製造ステージ１３６０におけるプロセスを示したものである。示されているように、１つまたは複数の積層ステップを開始して、エポキシ樹脂などの誘電体１３６２を拡張パッド１３５２、１３５４の上に堆積させ／形成させ、かつ、硬化させることができ、また、エポキシ樹脂などの誘電体１３６４を拡張パッド１３５６、１３５８の下方に堆積させ／形成し、かつ、硬化させることができる。
図１３Ｈは、一態様による最終製造ステージ１３６６におけるプロセスを示したものである。示されているように、１つまたは複数のＤＰＲプロセスステップを利用して、誘電体１３６２、１３６４内にビア１３６８、１３７０、１３７２、１３７４を形成することができる。ビア１３６８、１３７０、１３７２、１３７４の一方の端部は、示されているように拡張パッド１３５２、１３５４、１３５６、１３５８に電気結合されている。したがって上で説明したように、いくつかの実施態様では、電気信号は、ビア１３６８、１３７０、１３７２、１３７４を通って金属層すなわち拡張パッド１３５２、１３５４、１３５６、１３５８に到達し、１組の金属ピラー１１１０を介して電極１１０４ａ、１１０４ｂに到達することができる。同様に、いくつかの実施態様では、電気信号は、電極１１０４ａ、１１０４ｂを通って１組の金属ピラー１１１０に到達し、金属層すなわち拡張パッド１３５２、１３５４、１３５６、１３５８を介してビア１３６８、１３７０、１３７２、１３７４に到達することができる。
埋込み構成可能／制御可能ＥＳＲキャパシタを有するパッケージ基板を製作するための方法の例示的流れ図
埋込み構成可能／制御可能ＥＳＲキャパシタを有するパッケージ基板を製作するための方法の例示的流れ図
図１４は、一態様による、埋込み構成可能／制御可能ＥＳＲキャパシタを有するパッケージ基板を製作／製造する方法１４００のフローチャートを示したものである。方法１４００のステップの順序は例示的なものであることに留意されたい。いくつかの実施態様では、ステップのうちの１つまたは複数の順序を並べ替えて、ＥＳＲキャパシタを有するパッケージ基板を製作／製造することができる。さらに、明確にし、かつ、単純にするために、ステップのうちの１つまたは複数を組み合わせることも可能であったかもしれない。
ステップ１４０２では、方法は、第１の誘電体層および第１の組のビアを形成することによって基板を形成するステップを含む。いくつかの実施態様では、基板を形成するステップは、コア層およびコア層の中に第１の組のビアを形成するステップを含む。いくつかの実施態様では、第１の誘電体層を形成するステップは、その第１の誘電体層の中にキャビティを形成するステップを同じく含むことができる。いくつかの実施態様では、キャビティは、キャパシタなどの受動デバイスが占有するように構成することができる。異なる実施態様は、第１の誘電体層の中に別様にキャビティを形成することができる。いくつかの実施態様では、レーザエッチングプロセスおよび／またはフォトエッチングプロセスを使用して、第１の誘電体層の中にキャビティが形成される。また、いくつかの実施態様では、第１の誘電体層を形成するステップは、いくつかの誘電体層（たとえばコア層、プリプレグ層）を形成するステップを含むことができることに同じく留意されたい。これらのいくつかの誘電体層は、逐次形成することができる。いくつかの実施態様では、第１の組のビアは、これらのいくつかの誘電体層のうちの１つまたは複数の中に形成することができる。また、いくつかの実施態様では、誘電体層のうちの１つまたは複数は、方法１４００の異なるステージにおいて形成することができることに同じく留意されたい。
ステップ１４０４では、方法は、基板の中にキャパシタを提供するステップを含む。キャパシタは、第１の電極、第２の電極、および第１の電極および第２の電極に結合され、かつ、それらを分離する第２の誘電体層を含む。いくつかの実施態様では、キャパシタを提供するステップは、サプライヤから市販品キャパシタを受け取るステップを含む。いくつかの実施態様では、キャパシタはＭＬＣＣキャパシタである。ステップ１４０６では、方法は、キャパシタの上に第１の等価直列抵抗（ＥＳＲ）制御構造を形成するステップを含む。いくつかの実施態様では、第１の等価直列抵抗（ＥＳＲ）制御構造を形成するステップは、キャパシタの第１の電極の第１の表面に結合された第３の誘電体層を形成するステップと、第３の誘電体層の第１の表面に結合された第１の金属層を形成するステップであって、第１の金属層が第１のビアにさらに結合されるステップと、第３の誘電体層の中に埋め込まれ、かつ、第１の電極の第１の表面と第１の金属層との間に延在する第１の組のピラーを形成するステップとを含む。図１１は、キャパシタの上にＥＳＲ制御構造を形成する例を示している。
ステップ１４０８では、方法は、第１のＥＳＲ制御構造を第１の組のビアのうちの第１のビアに結合するステップを含む。第１のＥＳＲ制御構造をキャパシタに結合するステップは、第３の誘電体層を提供するステップと、第３の誘電体層の中に少なくとも１つのキャビティを形成するステップと、第１の組のピラーを画定するために少なくとも１つのキャビティの中に金属層を形成するステップと、第３の誘電体層および第１の組のピラーをキャパシタの第１の電極の第１の表面に結合するステップとを含む。
ステップ１４１０では、方法は、第２の電極の第３の表面に第２の等価直列抵抗（ＥＳＲ）制御構造を形成するステップを含む。第２のＥＳＲ制御構造を形成するステップは、キャパシタの第２の電極の第３の表面に結合された第４の誘電体層を形成するステップと、第４の誘電体層の第３の表面に結合された第２の金属層を形成するステップであって、第１の金属層が第１の組のビアからの第２のビアにさらに結合されるステップと、第４の誘電体層の中に埋め込まれ、かつ、第２の電極の第３の表面と第２の金属層との間に延在する第２の組のピラーを形成するステップとを含む。
ステップ１４１０では、方法は、第１の電極の第２の表面に第２の等価直列抵抗（ＥＳＲ）制御構造を形成するステップを含む。第２のＥＳＲ制御構造を形成するステップは、キャパシタの第２の電極の第３の表面に結合された第４の誘電体層を形成するステップと、第４の誘電体層の第１の表面に結合された第２の金属層を形成するステップであって、第１の金属層が第１の組のビアからの第２のビアにさらに結合されるステップと、第４の誘電体層の中に埋め込まれ、かつ、第１の電極の第２の表面と第２の金属層との間に延在する第２の組のピラーを形成するステップとを含む。
ステップ１４１２では、方法は、第２のＥＳＲ制御構造を第１の組のビアのうちの第２のビアに結合するステップを含む。いくつかの実施態様では、キャパシタが誘電体層のうちの１つまたは複数の中に結合されると、キャパシタをパッケージ基板の中に埋め込むために、キャパシタの上に追加誘電体層を提供する（たとえば形成する）ことができる。いくつかの実施態様では、ＥＳＲ制御構造は、キャパシタと同時に１つまたは複数の誘電体層の中に配置することができる。そのような事例では、追加誘電体層および相互接続（たとえばトレースおよびビア）を形成することができる。いくつかの実施態様では、パッケージ基板中のこれらの相互接続は、パッケージ基板の中に埋め込まれたキャパシタに電気結合することができる。
例示的電子デバイス
例示的電子デバイス
図１５は、任意の上記集積デバイス、集積回路、ダイ、チップ、基板またはパッケージと統合することができる様々な電子デバイスを示したものである。集積デバイスは、基板および／またはパッケージを含むことができる。たとえばモバイル電話１５０２、ラップトップコンピュータ１５０４および固定位置端末１５０６は、集積デバイス１５００を含むことができる。集積デバイス１５００は、たとえば本明細書において説明されている任意の集積回路、ダイ、基板またはパッケージであってもよい。図１５に示されているデバイス１５０２、１５０４、１５０６は、単なる例示的なものにすぎない。他の電子デバイスも、それらに限定されないが、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、パーソナルデータアシスタントなどの携帯型データユニット、ＧＰＳイネーブルデバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、計器読取り機器などの固定位置データユニット、もしくはデータまたはコンピュータ命令を記憶し、あるいは検索する任意の他のデバイス、またはそれらの任意の組合せを含む集積デバイス１５００を同じく特徴付けることができる。
図に示されている構成要素、ステップ、特徴および／または機能のうちの１つまたは複数は、単一の構成要素、ステップ、特徴または機能に配置し直し、および／または組み合わせることができ、あるいはいくつかの構成要素、ステップまたは機能で具体化することができる。本明細書において開示されている新規な特徴から逸脱することなく、追加要素、構成要素、ステップおよび／または機能を追加することも可能である。図に示されている装置、デバイスおよび／または構成要素は、図で説明された方法、特徴またはステップのうちの１つまたは複数を実施するように構成することができる。
また、実施形態は、フローチャート、流れ図、構造線図またはブロック図として描かれているプロセスとして記述することができることに留意されたい。フローチャートは、操作を逐次プロセスとして説明することができるが、操作の多くは、並列すなわち同時に実施することができる。さらに、操作の順序は並べ替えることができる。プロセスは、その操作が完了すると終了する。
本明細書において説明されている様々な特徴は、異なるシステムの中で実現することができる。上記実施形態は単なる例にすぎず、制限するものとして解釈してはならないことに留意されたい。実施形態についての説明は例示的なものであり、特許請求の範囲を制限することは意図されていない。したがって本教示は、他のタイプの装置に容易に適用することができ、また、当業者には多くの代替、変更態様および変形形態が明らかであろう。
１００ 従来のパッケージング基板
１０２、８０２、１１１２ 基板
１０４、８１４、１１０４ｃ、１１０６ 誘電体層
１０６、１０８、１１０、１１２、８０３ 導電層
１１４、１１６、８０４ 埋込みパッケージ基板（ＥＰＳ）キャパシタ
１１８ａ、１１８ｂ、１２０ａ、１２０ｂ、１２２ａ、１２２ｂ、１２４ａ、１２４ｂ、８０６、８０９、１３１８、１３２０、１３６８、１３７０、１３７２、１３７４ ビア
３００ 従来のキャパシタ
３０２ 外部電極
３０４ 内部電極
３０６ 高抵抗材料
４０２、４０６ 極板
４０４、４０８ 縁
４１０ 実効面積
４１２、４１４ 終端ペースト
８００ パッケージング基板
８０５ 非導電性誘電体層
８０７ 絶縁性薄膜材料
８１０ 等価直列抵抗（ＥＳＲ）制御構造
８１２、１１１０ 金属層
８１６ 金属ピラー
１１００ キャリア
１１００ａ キャリアの上部表面
１１００ｂ キャリアの下部表面
１１０２、１３０８ キャビティ
１１０４ キャパシタ
１１０４ａ 第１の電極
１１０４ｂ 第２の電極
１１０５ キャリアの部分図
１１０８ 孔
１１１４ キャパシタパッド
１１１５ キャリアの単体化された部分（キャパシタ）
１１１６ 構成可能／制御可能ＥＳＲキャパシタ
１３００、１３２６、１３３０、１３３６、１３４０、１３５０、１３６０ 中間製造ステージ
１３０２ 第１の絶縁体層（コア層）
１３０４ 第１の内部金属層
１３０５ 第２の絶縁体層
１３０６ 第２の内部金属層
１３０７ 第３の絶縁体層
１３１０、１３１２、１３１４、１３１６ トレース
１３２２、１３２４ 金属ビア
１３２８ 粘着テープ
１３３２、１３３８、１３６２、１３６４ 誘電体
１３３４ ビア孔
１３４２、１３４４、１３４６、１３４８ 金属充填領域
１３５２、１３５４、１３５６、１３５８ 拡張パッド
１３６６ 最終製造ステージ
１５００ 集積デバイス
１５０２ モバイル電話
１５０４ ラップトップコンピュータ
１５０６ 固定位置端末
１０２、８０２、１１１２ 基板
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８０５ 非導電性誘電体層
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８１０ 等価直列抵抗（ＥＳＲ）制御構造
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１１０５ キャリアの部分図
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１５００ 集積デバイス
１５０２ モバイル電話
１５０４ ラップトップコンピュータ
１５０６ 固定位置端末
Claims (4)
- 第１の表面及び反対側の第２の表面を備える第１の電極と、
第３の表面及び反対側の第４の表面を備える第２の電極と、
前記第１の電極及び前記第２の電極に結合され、且つ、前記第１の電極及び前記第２の電極を分離する第１の誘電体層と、
前記第１の電極に結合され、且つ、第１の等価直列抵抗値を有する第１の等価直列抵抗制御構造体であって、
前記第１の電極の前記第１の表面に結合された第２の誘電体層と、
前記第２の誘電体層の第１の表面に結合された第１の金属層と、
前記第２の誘電体層の中に埋め込まれ、且つ、前記第１の電極と前記第１の金属層との間に延在する第１の組のピラーと、
を備える第１の等価直列抵抗制御構造体と、
前記第１の電極に結合され、且つ、前記第１の等価直列抵抗値とは異なる第２の等価直列抵抗値を有する第２の等価直列抵抗制御構造体であって、
前記第１の電極の前記第２の表面に結合された第３の誘電体層と、
前記第３の誘電体層の第１の表面に結合された第２の金属層と、
前記第３の誘電体層の中に埋め込まれ、且つ、前記第１の電極と前記第２の金属層との間に延在する第２の組のピラーと、
を備えるキャパシタ構造体。 - 前記第１の電極の前記第１の表面が上部表面であり、前記第１の電極の前記第２の表面が下部表面である、請求項１に記載のキャパシタ構造体。
- 前記第１の組のピラーのピラー総数が前記第２の組のピラーのピラー総数と同じである、請求項１に記載のキャパシタ構造体。
- 前記第１の組のピラーのピラー総数が前記第２の組のピラーのピラー総数と異なる、請求項１に記載のキャパシタ構造体。
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