JP6279873B2 - Ceramic wiring board - Google Patents

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Description

本発明は、基板両面にある電極パッド同士を接続する複数のビア導体からなるビア導体群を備えたセラミック配線基板に関するものである。   The present invention relates to a ceramic wiring board provided with a via conductor group composed of a plurality of via conductors connecting electrode pads on both sides of a board.

電力変換機器（インバータやＤＣ−ＤＣコンバータ）などの大電流を流す機器には、電力用のパワー半導体素子が用いられており、そのパワー半導体素子は、セラミック配線基板に実装された状態で使用されている（例えば、特許文献１参照）。特許文献１のセラミック配線基板には、半導体素子の入力電流や出力電流を流すための導体層（回路パターン）やビア導体（主電力ストレートビア）が形成されている。特許文献１に記載のビア導体は、半導体素子が搭載されている表面側とその裏面側とを導通させるべく基板の厚さ方向に延設された貫通導体であり、銀、銅、タングステン、モリブデンなどの導電性材料を用いて形成されている。   In power conversion devices (inverters and DC-DC converters) such as devices that pass large currents, power semiconductor elements for power are used, and the power semiconductor elements are used in a state of being mounted on a ceramic wiring board. (For example, refer to Patent Document 1). In the ceramic wiring board of Patent Document 1, a conductor layer (circuit pattern) and a via conductor (main power straight via) for flowing an input current and an output current of a semiconductor element are formed. The via conductor described in Patent Document 1 is a through conductor extending in the thickness direction of the substrate so that the front surface side on which the semiconductor element is mounted and the back surface side thereof are electrically connected, and silver, copper, tungsten, molybdenum It is formed using a conductive material.

セラミック配線基板において、セラミック層とビア導体とでは熱膨張係数が異なる。また、ビア導体に大電流が流れると、ジュール熱によって発熱する。このため、ビア導体とセラミック層との境界部分では熱膨張差に起因する応力によってクラックが発生することが懸念される。また、複数のビア導体からなるビアアレイ（ビア導体群）に電流を流すように構成したセラミック配線基板がある。このセラミック配線基板では、複数のビア導体間にセラミック層が介在するため、熱膨張差に起因する応力を分散させることが可能となる。   In the ceramic wiring board, the thermal expansion coefficient differs between the ceramic layer and the via conductor. Further, when a large current flows through the via conductor, heat is generated by Joule heat. For this reason, there is a concern that cracks may occur due to stress caused by the difference in thermal expansion at the boundary between the via conductor and the ceramic layer. In addition, there is a ceramic wiring board configured to allow a current to flow through a via array (via conductor group) including a plurality of via conductors. In this ceramic wiring board, since the ceramic layer is interposed between the plurality of via conductors, it is possible to disperse the stress caused by the difference in thermal expansion.

因みに、特許文献２に開示されているセラミック配線基板には、電流が流されるビア導体群ではないが、発光素子の真下となる位置に複数のサーマルビアが設けられ、発光素子で発生した熱の放熱性を高めるように構成している。   Incidentally, the ceramic wiring board disclosed in Patent Document 2 is not a via conductor group through which a current flows, but a plurality of thermal vias are provided immediately below the light emitting element, so that the heat generated in the light emitting element can be reduced. It is configured to enhance heat dissipation.

特開２０１３−７００１８号公報JP 2013-70018 A 特開２０１３−６５７９３号公報JP 2013-65793 A

従来のシリコンデバイスを用いたパワー半導体素子は、シリコンデバイス自体の耐久温度が低いため一般的に１８０℃以下の温度域で用いられる。一方で、炭化珪素デバイスなどを用いたパワー半導体素子は、デバイスの耐久温度が高いため、５０℃〜３００℃程度の高温の温度域で用いられる。また、使用される環境下（寒冷地での使用）では、低温になる場合もある。従って、高温で使用される半導体素子が実装されるセラミック配線基板には、半導体素子がオンオフすることによって、大きな熱ストレスが繰り返しかかることとなる。このようなセラミック配線基板では、複数のビア導体（ビアアレイ）を通して電流を流すように構成しても、応力の分散が不十分となるため、ビア導体間のセラミック層にクラックが発生してしまう。そして、それらクラックの発生により、基板表面の導体層（回路パターン）とビア導体との接続不良や、回路パターン自体の破損に進展することが懸念される。   A power semiconductor element using a conventional silicon device is generally used in a temperature range of 180 ° C. or lower because the durability temperature of the silicon device itself is low. On the other hand, a power semiconductor element using a silicon carbide device or the like is used in a high temperature range of about 50 ° C. to 300 ° C. because the durability temperature of the device is high. Moreover, it may become low temperature in the environment (use in a cold region) used. Therefore, a large thermal stress is repeatedly applied to the ceramic wiring board on which the semiconductor element used at a high temperature is mounted when the semiconductor element is turned on and off. In such a ceramic wiring board, even if the current is passed through a plurality of via conductors (via array), the stress is not sufficiently distributed, so that a crack is generated in the ceramic layer between the via conductors. There is a concern that the occurrence of such cracks may lead to poor connection between the conductor layer (circuit pattern) on the substrate surface and the via conductor, or damage to the circuit pattern itself.

なお、ビアアレイの形成領域において、ビア導体の占める面積比率を小さくすると、発生する応力を小さくすることができるが、その場合にはビア導体の電気抵抗が大きくなる。このため、ビアアレイ全体の電気抵抗を小さく維持しつつ、ビア導体の面積比率を小さくする場合には、ビアアレイの占有面積を大きくする必要がある。しかし、セラミック配線基板の小型化が要求される場合には、ビアアレイの占有面積を大きくすることができないといった問題がある。   If the area ratio occupied by the via conductor is reduced in the via array formation region, the generated stress can be reduced, but in that case, the electrical resistance of the via conductor is increased. For this reason, when the area ratio of the via conductors is reduced while keeping the electrical resistance of the entire via array small, it is necessary to increase the area occupied by the via array. However, when downsizing of the ceramic wiring board is required, there is a problem that the area occupied by the via array cannot be increased.

また、特許文献２のセラミック配線基板に形成されている複数のサーマルビアは、放熱用の貫通導体であって大電流を流すことを想定しておらず、形成数も少ない。従って、特許文献２のセラミック配線基板を用いて各ビア導体に大電流を流してみた場合には、ビア導体間のセラミック層に発生する応力を十分に緩和することができず、ビア導体間でのクラックの発生を回避することはできない。   Further, the plurality of thermal vias formed on the ceramic wiring board of Patent Document 2 are heat-dissipating through conductors and do not assume a large current flow, and the number of formed thermal vias is small. Therefore, when a large current is caused to flow through each via conductor using the ceramic wiring board of Patent Document 2, the stress generated in the ceramic layer between the via conductors cannot be sufficiently relaxed, and between the via conductors. The occurrence of cracks cannot be avoided.

本発明は上記の課題に鑑みてなされたものであり、その目的は、ビア導体群を構成するビア導体間でのクラックの発生を抑制し、製品信頼性の高いセラミック配線基板を提供することにある。   The present invention has been made in view of the above problems, and an object thereof is to provide a ceramic wiring board having high product reliability by suppressing the occurrence of cracks between via conductors constituting a via conductor group. is there.

そして上記課題を解決するための手段（手段１）としては、セラミック材料を用いて第１面及び第２面を有する板状に形成される基板本体と、前記第１面上に配置される第１面側電極パッドと、前記第２面上に配置される第２面側電極パッドと、前記第１面側電極パッドと前記第２面側電極パッドとを接続する複数のビア導体からなるビア導体群とを備え、前記第１面側電極パッド、前記第２面側電極パッド及び前記複数のビア導体に電気的に接続される電力用半導体素子が前記第１面側に搭載可能なセラミック配線基板であって、前記ビア導体群は、最外周に配置される複数個の外側ビア導体と、前記複数個の外側ビア導体によって包囲される複数個の内側ビア導体とによって構成され、前記複数個の外側ビア導体が配置される外側領域と、前記複数個の内側ビア導体が配置される内側領域とを規定したとき、前記外側領域に占める前記外側ビア導体の存在率が、前記内側領域に占める前記内側ビア導体の存在率よりも小さいことを特徴とするセラミック配線基板がある。   As means (means 1) for solving the above-mentioned problems, a substrate body formed in a plate shape having a first surface and a second surface using a ceramic material, and a first body disposed on the first surface are used. Vias comprising a first surface side electrode pad, a second surface side electrode pad disposed on the second surface, and a plurality of via conductors connecting the first surface side electrode pad and the second surface side electrode pad A ceramic wiring having a conductor group and on which the power semiconductor element electrically connected to the first surface side electrode pad, the second surface side electrode pad, and the plurality of via conductors can be mounted on the first surface side In the substrate, the via conductor group includes a plurality of outer via conductors arranged on an outermost periphery and a plurality of inner via conductors surrounded by the outer via conductors. The outer region where the outer via conductor of When the inner region in which the plurality of inner via conductors are disposed is defined, the presence rate of the outer via conductor in the outer region is smaller than the presence rate of the inner via conductor in the inner region. There is a characteristic ceramic wiring board.

従って、手段１に記載の発明によると、電力用半導体素子を駆動する際に、ビア導体群を構成する複数のビア導体には、第１面側電極パッドや第２面側電極パッドを介して同じ方向に電流が流れ、ジュール熱が発生する。また、基板本体の第１面に搭載された電力用半導体素子にも電流が流れてその半導体素子が発熱する。このとき、ビア導体群においてビア導体とセラミックとの熱膨張係数の違いによって応力が発生する。本発明のセラミック配線基板では、ビア導体群において、外側領域に占める外側ビア導体の存在率が、内側領域に占める内側ビア導体の存在率よりも小さくなっているので、基板本体においてビア導体間の領域に発生する応力が比較的大きくなる外側領域（外周部）での発生応力を緩和することができる。この結果、セラミック配線基板において、熱ストレスが加わる頻度を抑えることができ、ビア導体間でのクラックの発生を抑制することができる。   Therefore, according to the first aspect of the invention, when driving the power semiconductor element, the plurality of via conductors constituting the via conductor group are connected to the first surface side electrode pads and the second surface side electrode pads. Current flows in the same direction, generating Joule heat. In addition, a current also flows through the power semiconductor element mounted on the first surface of the substrate body, and the semiconductor element generates heat. At this time, stress is generated in the via conductor group due to a difference in thermal expansion coefficient between the via conductor and the ceramic. In the ceramic wiring board of the present invention, in the via conductor group, the abundance of the outer via conductor in the outer region is smaller than the abundance of the inner via conductor in the inner region. The stress generated in the outer region (outer peripheral portion) where the stress generated in the region is relatively large can be relaxed. As a result, in the ceramic wiring board, the frequency at which thermal stress is applied can be suppressed, and the occurrence of cracks between via conductors can be suppressed.

具体的には、同じビア導体群において任意の外側ビア導体と当該任意の外側ビア導体に隣接する外側ビア導体との各中心を結ぶ線分を描いたとき、線分において外側ビア導体と重なる部分が占める比率を、外側領域に占める外側ビア導体の存在率とする。また、同じビア導体群において任意の内側ビア導体と当該任意の内側ビア導体に隣接する内側ビア導体との各中心を結ぶ線分を描いたとき、線分において内側ビア導体と重なる部分が占める比率を、内側領域に占める内側ビア導体の存在率とする。これらビア導体の存在率は、ビア導体の割合を一次元的に求めた値であるが、単位面積当たりのビア導体の占める面積割合（ビア充填度）が大きい場合にビア導体の存在率が大きくなり、ビア充填度が小さい場合にはビア導体の存在率が小さくなる。従って、上述したビア導体の存在率を用いると、セラミック配線基板に存在するビア導体の割合を簡単かつ迅速に求めることができる。   Specifically, when a line segment connecting the centers of an arbitrary outer via conductor and an outer via conductor adjacent to the arbitrary outer via conductor in the same via conductor group is drawn, a portion overlapping the outer via conductor in the line segment The ratio occupied by is defined as the abundance ratio of the outer via conductor in the outer region. In addition, when a line segment connecting the centers of any inner via conductor and the inner via conductor adjacent to the arbitrary inner via conductor in the same via conductor group is drawn, the ratio of the portion that overlaps the inner via conductor in the line segment Is the abundance of the inner via conductor in the inner region. The existence ratio of these via conductors is a value obtained by one-dimensionally determining the ratio of via conductors. However, when the area ratio of via conductors per unit area (via filling degree) is large, the existence ratio of via conductors is large. Thus, when the via filling degree is small, the presence rate of the via conductor is small. Therefore, using the above-described abundance ratio of the via conductor, the ratio of the via conductor existing in the ceramic wiring board can be easily and quickly obtained.

同じビア導体群において、複数個の外側ビア導体と複数個の内側ビア導体とが同じ直径を有し、かつ隣接する外側ビア導体同士の距離が、隣接する内側ビア導体同士の距離よりも長くなっていてもよい。この場合、ビア導体群において、外側ビア導体の存在率が内側ビア導体の存在率よりも小さくなる。従って、外側領域での発生応力が緩和され、ビア導体間でのクラックの発生を確実に防止することができる。   In the same via conductor group, the plurality of outer via conductors and the plurality of inner via conductors have the same diameter, and the distance between adjacent outer via conductors is longer than the distance between adjacent inner via conductors. It may be. In this case, in the via conductor group, the presence rate of the outer via conductor is smaller than the presence rate of the inner via conductor. Therefore, the generated stress in the outer region is relaxed, and the generation of cracks between the via conductors can be reliably prevented.

また、外側ビア導体の断面積が内側ビア導体の断面積よりも小さくなっていてもよい。なお、本発明において、ビア導体の断面積とは、基板本体の第１面及び第２面と平行な方向（面方向）に切断した断面でのビア導体の面積のことをいう。この場合でも、ビア導体群において、外側ビア導体の存在率が内側ビア導体の存在率よりも小さくなる。従って、外側領域での発生応力が緩和され、ビア導体間でのクラックの発生を確実に防止することができる。   The cross-sectional area of the outer via conductor may be smaller than the cross-sectional area of the inner via conductor. In the present invention, the cross-sectional area of the via conductor means the area of the via conductor in a cross section cut in a direction (plane direction) parallel to the first surface and the second surface of the substrate body. Even in this case, in the via conductor group, the abundance of the outer via conductor is smaller than the abundance of the inner via conductor. Therefore, the generated stress in the outer region is relaxed, and the generation of cracks between the via conductors can be reliably prevented.

ビア導体群は、複数の外側ビア導体が複数の内側ビア導体を取り囲むように設けられていればよく、例えば、格子状や千鳥状に各ビア導体が設けられていてもよいし、不規則な配置状態で各ビア導体が設けられていてもよい。具体例として、ビア導体群は、４行以上×４列以上の格子状となるよう配置されたビアアレイであってもよい。このようにビアアレイを構成すると、ビア導体とセラミックとの熱膨張係数の違いによる発生応力を確実に分散させることができる。   The via conductor group only needs to be provided so that a plurality of outer via conductors surround the plurality of inner via conductors. For example, each via conductor may be provided in a lattice shape or a zigzag shape, or irregularly. Each via conductor may be provided in the arrangement state. As a specific example, the via conductor group may be a via array arranged in a lattice shape of 4 rows or more × 4 columns or more. By configuring the via array in this way, the generated stress due to the difference in thermal expansion coefficient between the via conductor and the ceramic can be reliably dispersed.

さらに、同じビア導体群において、複数個の外側ビア導体の直径が複数個の内側ビア導体の直径よりも小さく、かつ隣接する外側ビア導体同士の距離が、隣接する内側ビア導体同士の距離よりも長くなっていてもよい。この場合、ビア導体群における外側ビア導体の存在率が内側ビア導体の存在率よりも小さくなる。従って、外側領域での発生応力が緩和され、ビア導体間でのクラックの発生を確実に防止することができる。   Further, in the same via conductor group, the diameter of the plurality of outer via conductors is smaller than the diameter of the plurality of inner via conductors, and the distance between the adjacent outer via conductors is larger than the distance between the adjacent inner via conductors. It may be longer. In this case, the presence rate of the outer via conductor in the via conductor group is smaller than the presence rate of the inner via conductor. Therefore, the generated stress in the outer region is relaxed, and the generation of cracks between the via conductors can be reliably prevented.

複数個の内側ビア導体は、単位面積当たりの内側ビア導体の存在率がビア導体群の外周側に行くに従って段階的に小さくなっていてもよい。つまり、ビア導体群におけるビア導体の存在率の変化は、外側及び内側の２段階に限定されるものではなく、３段階以上としてもよい。このようにすると、ビア導体群における発生応力を確実に緩和することができるため、ビア導体間でのクラックの発生を確実に防止することができる。   The plurality of inner via conductors may be reduced stepwise as the abundance of the inner via conductors per unit area goes to the outer peripheral side of the via conductor group. That is, the change in the presence ratio of the via conductor in the via conductor group is not limited to the two steps of the outer side and the inner side, and may be three steps or more. In this way, since the stress generated in the via conductor group can be surely relieved, the occurrence of cracks between the via conductors can be reliably prevented.

外側ビア導体及び内側ビア導体は断面円形状をなし、外側ビア導体の直径が内側ビア導体の直径よりも小さくなっていてもよい。具体的には、内側ビア導体は、外側ビア導体の１．２倍以上の直径を有していてもよい。このように各ビア導体の直径に差を付けることで、ビア導体群における外側領域での発生応力を緩和することができる。   The outer via conductor and the inner via conductor may have a circular cross section, and the diameter of the outer via conductor may be smaller than the diameter of the inner via conductor. Specifically, the inner via conductor may have a diameter that is at least 1.2 times that of the outer via conductor. Thus, by generating a difference in the diameter of each via conductor, it is possible to relieve the stress generated in the outer region of the via conductor group.

電力用半導体素子は、１０Ａ以上の電流が流れることで２００℃以上の温度に発熱するパワー半導体素子であってもよい。パワー半導体素子を搭載するセラミック配線基板では、使用時における熱ストレスが大きくなる。このセラミック配線基板において上記のようにビア導体群における外側ビア導体の存在率を内側ビア導体の存在率よりも小さくし外側領域での発生応力を抑制することにより、クラックの発生を確実に防止することができる。   The power semiconductor element may be a power semiconductor element that generates heat to a temperature of 200 ° C. or higher when a current of 10 A or more flows. In a ceramic wiring board on which a power semiconductor element is mounted, thermal stress during use increases. In this ceramic wiring board, as described above, the existence rate of the outer via conductors in the via conductor group is made smaller than the existence rate of the inner via conductors, and the generation of cracks in the outer region is suppressed, thereby reliably preventing the occurrence of cracks. be able to.

セラミック配線基板において、電流の流れる方向が異なる複数のビア導体群を備えていてもよい。この場合、各ビア導体群を繋ぐようにクラックが発生すると、沿面放電が生じやすくなる。これに対して、本発明では、外側ビア導体の存在率を内側ビア導体の存在率よりも小さくし外側領域での発生応力を抑制することにより、ビア導体群の外側へのクラックを確実に防止することができる。このため、複数のビア導体群間における沿面放電を回避することができる。   The ceramic wiring board may include a plurality of via conductor groups having different current flowing directions. In this case, if a crack occurs so as to connect the via conductor groups, creeping discharge is likely to occur. On the other hand, in the present invention, the existence rate of the outer via conductors is made smaller than the existence rate of the inner via conductors and the generated stress in the outer region is suppressed, so that cracks to the outside of the via conductor group are surely prevented. can do. For this reason, creeping discharge between a plurality of via conductor groups can be avoided.

セラミック配線基板において、基板本体の第２面側には、第１面側電極パッド、第２面側電極パッド及び複数のビア導体に電気的に接続される受動部品が搭載可能であってもよい。上述したように基板本体の第１面にパワー半導体素子が搭載される場合、第１面側は高温となる。この場合、耐熱性が比較的低い受動部品（コンデンサや抵抗などの電子部品）を第２面側に搭載すると、セラミック配線基板が有する断熱効果により第１面側の熱が第２面側に直接伝わらないため、受動部品の熱による性能劣化を低く抑えることができる。   In the ceramic wiring board, a passive component electrically connected to the first surface side electrode pad, the second surface side electrode pad, and the plurality of via conductors may be mounted on the second surface side of the substrate body. . As described above, when the power semiconductor element is mounted on the first surface of the substrate body, the first surface side is at a high temperature. In this case, when passive components (electronic components such as capacitors and resistors) having relatively low heat resistance are mounted on the second surface side, the heat on the first surface side is directly applied to the second surface side due to the heat insulating effect of the ceramic wiring board. Since it is not transmitted, the performance degradation due to the heat of the passive component can be kept low.

セラミック配線基板の基板本体は、ビア導体部が設けられた複数のセラミック層を積層配置してなり、ビア導体は、複数のビア導体部をセラミック層の積層方向に連結することによって構成され、複数のビア導体部は、セラミック層の積層方向において同軸上に配置されていてもよい。   The substrate body of the ceramic wiring board is formed by laminating a plurality of ceramic layers provided with via conductor portions, and the via conductor is configured by connecting the plurality of via conductor portions in the laminating direction of the ceramic layers. The via conductor portions may be arranged coaxially in the stacking direction of the ceramic layers.

基板本体を構成するセラミック層としては、酸化アルミニウム（アルミナ）、窒化アルミニウム、窒化ホウ素、炭化珪素、窒化珪素などといった高温焼成セラミックの焼結体が好適に使用される。また、ホウケイ酸系ガラスやホウケイ酸鉛系ガラスにアルミナ等の無機セラミックフィラーを添加したガラスセラミックのような低温焼成セラミックの焼結体を使用してもよい。   As the ceramic layer constituting the substrate body, a sintered body of high-temperature fired ceramic such as aluminum oxide (alumina), aluminum nitride, boron nitride, silicon carbide, silicon nitride or the like is preferably used. Alternatively, a sintered body of low-temperature fired ceramic such as glass ceramic obtained by adding an inorganic ceramic filler such as alumina to borosilicate glass or lead borosilicate glass may be used.

ビア導体群を構成するビア導体や電極パッドとしては特に限定されないが、例えば、メタライズ導体であってもよい。同時焼成法によってメタライズ導体及びセラミック層を形成する場合、メタライズ導体中の金属粉末は、セラミック層の焼成温度よりも高融点である必要がある。例えば、セラミック層がいわゆる高温焼成セラミック（例えばアルミナ等）からなる場合には、メタライズ導体中の金属粉末として、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、マンガン（Ｍｎ）等やそれらの混合系が選択可能である。セラミック層がいわゆる低温焼成セラミック（例えばガラスセラミック等）からなる場合には、メタライズ導体中の金属粉末として、銅（Ｃｕ）または銀（Ａｇ）等やそれらの混合系が選択可能である。   Although it does not specifically limit as a via conductor and electrode pad which comprise a via conductor group, For example, a metallized conductor may be sufficient. When the metallized conductor and the ceramic layer are formed by the simultaneous firing method, the metal powder in the metallized conductor needs to have a melting point higher than the firing temperature of the ceramic layer. For example, when the ceramic layer is made of a so-called high-temperature fired ceramic (eg, alumina), nickel (Ni), tungsten (W), molybdenum (Mo), manganese (Mn), or the like is used as the metal powder in the metallized conductor. The mixed system can be selected. When the ceramic layer is made of a so-called low-temperature fired ceramic (for example, glass ceramic), copper (Cu), silver (Ag), or a mixed system thereof can be selected as the metal powder in the metallized conductor.

手段１のセラミック配線基板、及び、セラミック配線基板の第１面側に搭載される電力用半導体素子によってセラミックパッケージが構成される。このセラミックパッケージでは、セラミック配線基板におけるクラックの発生を抑制できることから、製品信頼性を高めることができる。   A ceramic package is constituted by the ceramic wiring board of means 1 and the power semiconductor element mounted on the first surface side of the ceramic wiring board. In this ceramic package, since the generation of cracks in the ceramic wiring substrate can be suppressed, product reliability can be improved.

第１の実施の形態におけるセラミックパッケージの概略構成を示す断面図。Sectional drawing which shows schematic structure of the ceramic package in 1st Embodiment. 図１におけるＡ−Ａ線での断面図。Sectional drawing in the AA in FIG. ビアアレイを示す拡大断面図。The expanded sectional view which shows a via array. ビア導体の存在率を算出するための説明図。Explanatory drawing for calculating the presence rate of a via conductor. 従来例であるベースモデルのビア配置を示す説明図。Explanatory drawing which shows the via arrangement | positioning of the base model which is a prior art example. 対策後のモデルのビア配置を示す説明図。Explanatory drawing which shows the via arrangement | positioning of the model after a countermeasure. 従来例であるベースモデルのシミュレーション結果を示す説明図。Explanatory drawing which shows the simulation result of the base model which is a prior art example. 対策後のモデルのシミュレーション結果を示す説明図。Explanatory drawing which shows the simulation result of the model after a countermeasure. 第２の実施の形態におけるビアアレイを示す拡大断面図。The expanded sectional view which shows the via array in 2nd Embodiment. ビア導体を千鳥状に配置した別の実施の形態におけるビアアレイを示す拡大断面図。The expanded sectional view which shows the via array in another embodiment which has arrange | positioned the via conductor in zigzag form. 外側ビア導体に貫通孔を形成した別の実施の形態におけるビアアレイを示す拡大断面図。The expanded sectional view which shows the via array in another embodiment which formed the through-hole in the outside via conductor.

［第１の実施の形態］
以下、本発明を具体化した第１の実施の形態を図面に基づき詳細に説明する。 [First Embodiment]
DESCRIPTION OF EMBODIMENTS A first embodiment embodying the present invention will be described below in detail with reference to the drawings.

図１は、本実施の形態のセラミックパッケージ１０の概略構成を示す断面図であり、図２は、図１におけるＡ−Ａ線での断面図である。   FIG. 1 is a cross-sectional view showing a schematic configuration of a ceramic package 10 of the present embodiment, and FIG. 2 is a cross-sectional view taken along line AA in FIG.

図１に示されるように、セラミックパッケージ１０は、自動車などにおける電力変換器（例えばインバータ）に用いられるパワーモジュールであり、セラミック配線基板１１、電力用半導体素子１２、受動部品１３（コンデンサ、抵抗などの低発熱部品）、放熱基板１４、及び放熱器１５等を備えている。   As shown in FIG. 1, a ceramic package 10 is a power module used for a power converter (for example, an inverter) in an automobile or the like, and includes a ceramic wiring board 11, a power semiconductor element 12, a passive component 13 (capacitor, resistor, etc.). Low heat-generating component), a heat radiating substrate 14, a heat radiator 15 and the like.

セラミック配線基板１１は、第１面２１（図１では下面）及び第２面２２（図１では上面）を有する板状に形成された基板本体２３と、第１面２１上に配置される第１面側電極パッド２４と、第２面２２上に配置される第２面側電極パッド２５と、第１面側電極パッド２４と第２面側電極パッド２５とを接続する複数のビア導体２７からなる電力用のビアアレイ２８（ビア導体群）とを備える。セラミック配線基板１１は、縦２８ｍｍ×横２０ｍｍ×厚さ１．０ｍｍの平面視矩形状をなしている。   The ceramic wiring board 11 includes a board body 23 formed in a plate shape having a first surface 21 (lower surface in FIG. 1) and a second surface 22 (upper surface in FIG. 1), and a first body 21 disposed on the first surface 21. The first surface side electrode pad 24, the second surface side electrode pad 25 disposed on the second surface 22, and a plurality of via conductors 27 connecting the first surface side electrode pad 24 and the second surface side electrode pad 25. Power via array 28 (via conductor group). The ceramic wiring board 11 has a rectangular shape in plan view of 28 mm length × 20 mm width × 1.0 mm thickness.

セラミック配線基板１１において、基板本体２３の第１面２１側には、第１面側電極パッド２４、第２面側電極パッド２５及び複数のビア導体２７に電気的に接続される電力用半導体素子１２が搭載される。また、基板本体２３の第２面２２側には、第１面側電極パッド２４、第２面側電極パッド２５及び複数のビア導体２７に電気的に接続される受動部品１３が搭載されている。なお、基板本体２３の第２面２２には、電力の入出力用のバスバー（図示略）も搭載されている。また、電力用半導体素子１２は、例えば、パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）や、ダイオード（ショットキーバリアダイオード）などのパワー半導体素子（パワーデバイス）である。この半導体素子１２には、例えば５０Ａ程度の大電流が流れ、その際には２５０℃程度の温度に発熱する。   In the ceramic wiring substrate 11, a power semiconductor element electrically connected to the first surface side electrode pad 24, the second surface side electrode pad 25, and the plurality of via conductors 27 on the first surface 21 side of the substrate body 23. 12 is mounted. Further, the passive component 13 that is electrically connected to the first surface side electrode pad 24, the second surface side electrode pad 25, and the plurality of via conductors 27 is mounted on the second surface 22 side of the substrate body 23. . In addition, a bus bar (not shown) for power input / output is also mounted on the second surface 22 of the substrate body 23. The power semiconductor element 12 is a power semiconductor element (power device) such as a power MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor) or a diode (Schottky barrier diode). A large current of, for example, about 50 A flows through the semiconductor element 12 and heat is generated at a temperature of about 250 ° C. at that time.

放熱基板１４は、セラミックからなる絶縁基板を含み、ガラスシートからなる接合部を介してセラミック配線基板１１の下面（基板本体２３の第１面２１）に設けられている。放熱器１５は、熱伝導性に優れる金属（例えば、アルミニウム）からなり、放熱基板１４の下面に複数のネジ（図示略）を用いて固定されている。この放熱器１５には、表面積を増すためのフィン（図示略）が複数設けられており、放熱器１５の放熱性能が高められている。   The heat dissipation substrate 14 includes an insulating substrate made of ceramic, and is provided on the lower surface of the ceramic wiring substrate 11 (the first surface 21 of the substrate body 23) via a joint portion made of a glass sheet. The radiator 15 is made of a metal (for example, aluminum) having excellent thermal conductivity, and is fixed to the lower surface of the heat radiating substrate 14 using a plurality of screws (not shown). The heat radiator 15 is provided with a plurality of fins (not shown) for increasing the surface area, so that the heat radiation performance of the heat radiator 15 is enhanced.

セラミック配線基板１１の基板本体２３は、ビア導体部３１が設けられた複数（本実施の形態では２層）のセラミック層３２と導体層３３とを積層してなる焼結体である。ビア導体２７は、２つのビア導体部３１をセラミック層３２の積層方向に連結することによって構成されている。各ビア導体部３１は、セラミック層３２の積層方向において同軸上に配置されている。   The substrate body 23 of the ceramic wiring substrate 11 is a sintered body formed by laminating a plurality of (two layers in this embodiment) ceramic layers 32 provided with via conductors 31 and a conductor layer 33. The via conductor 27 is configured by connecting two via conductor portions 31 in the stacking direction of the ceramic layers 32. Each via conductor portion 31 is arranged coaxially in the stacking direction of the ceramic layers 32.

各セラミック層３２は、セラミック材料としてのアルミナ（Ａｌ２Ｏ３）を用いて形成されている。各セラミック層３２の間に設けられている導体層３３は、例えばタングステン、モリブデン、又はこれらの合金のメタライズ層からなる。この導体層３３は、電力用半導体素子１２の駆動信号を伝達する制御回路用配線を含む。各ビア導体２７（ビア導体部３１）も、導体層３３と同様にタングステン、モリブデン、又はこれらの合金のメタライズ層からなる。また、基板本体２３における第１面２１及び第２面２２に形成される第１面側電極パッド２４及び第２面側電極パッド２５は、銅からなる導体層である。さらに、基板本体２３の第１面２１及び第２面２２に形成される導体層としては、各電極パッド２４，２５以外に図示しない回路パターンや部品実装用のパッドなどを含んでいる。 Each ceramic layer 32 is formed using alumina (Al 2 O 3 ) as a ceramic material. The conductor layer 33 provided between the ceramic layers 32 is made of, for example, a metallized layer of tungsten, molybdenum, or an alloy thereof. The conductor layer 33 includes control circuit wiring for transmitting a drive signal for the power semiconductor element 12. Each via conductor 27 (via conductor portion 31) is also made of a metallized layer of tungsten, molybdenum, or an alloy thereof, like the conductor layer 33. The first surface side electrode pad 24 and the second surface side electrode pad 25 formed on the first surface 21 and the second surface 22 of the substrate body 23 are conductor layers made of copper. Furthermore, the conductor layers formed on the first surface 21 and the second surface 22 of the substrate body 23 include circuit patterns and component mounting pads (not shown) in addition to the electrode pads 24 and 25.

なお、電力用半導体素子１２が搭載された第１面側電極パッド２４、及び、受動部品１３が搭載された第２面側電極パッド２５は、基板厚さ方向（図１では上下方向）から見たときに、大部分が重なるように対向配置（即ち、一部が重ならないように対向配置）されている。一方、電力用半導体素子１２が搭載されていない第１面側電極パッド２４、及び、受動部品１３が搭載された第２面側電極パッド２５は、基板厚さ方向から見たときに完全に重なるように対向配置されている。本実施の形態において、各電極パッド２４，２５の平面形状は、正方形状または長方形状である。各電極パッド２４，２５の縦及び横の長さは、４ｍｍ〜７ｍｍ程度であり、各電極パッド２４，２５の厚さは、１００μｍ程度である。   The first surface side electrode pad 24 on which the power semiconductor element 12 is mounted and the second surface side electrode pad 25 on which the passive component 13 is mounted are viewed from the substrate thickness direction (vertical direction in FIG. 1). Are arranged opposite to each other so that most of them overlap (that is, they face each other so that some do not overlap). On the other hand, the first surface side electrode pad 24 on which the power semiconductor element 12 is not mounted and the second surface side electrode pad 25 on which the passive component 13 is mounted completely overlap when viewed from the substrate thickness direction. So as to face each other. In the present embodiment, the planar shape of each electrode pad 24, 25 is square or rectangular. The vertical and horizontal lengths of the electrode pads 24 and 25 are about 4 mm to 7 mm, and the thickness of the electrode pads 24 and 25 is about 100 μm.

図１及び図２に示されるように、ビアアレイ２８を構成する複数のビア導体２７は、共通の第１面側電極パッド２４及び第２面側電極パッド２５に接続される。つまり、ビアアレイ２８を構成する複数のビア導体２７は、第１面側電極パッド２４及び第２面側電極パッド２５に対して並列に接続されている。また、基板厚さ方向から見たとき、ビアアレイ２８を構成する各ビア導体２７は、各電極パッド２４，２５の内側となる領域に配置される。   As shown in FIGS. 1 and 2, the plurality of via conductors 27 constituting the via array 28 are connected to the common first surface side electrode pad 24 and second surface side electrode pad 25. That is, the plurality of via conductors 27 constituting the via array 28 are connected in parallel to the first surface side electrode pad 24 and the second surface side electrode pad 25. Further, when viewed from the thickness direction of the substrate, each via conductor 27 constituting the via array 28 is disposed in a region inside each electrode pad 24, 25.

セラミック配線基板１１では、複数（本実施の形態では３つ）のビアアレイ２８が設けられており、隣接する２つのビアアレイ２８には、それぞれ異なる方向に電流が流れる。具体的には、図１の右側のビアアレイ２８（各ビア導体２７）には例えば下側（第１面２１側）から上側（第２面２２側）に電流が流れ、左側のビアアレイ２８（各ビア導体２７）には上側から下側に向けて電流が流れるようになっている。これらビアアレイ２８を構成する複数のビア導体２７は、基板本体２３の厚さ方向に直線的に延設された主電力用のストレートビアである。   The ceramic wiring substrate 11 is provided with a plurality of (three in this embodiment) via arrays 28, and currents flow in different directions in the two adjacent via arrays 28. Specifically, for example, current flows from the lower side (first surface 21 side) to the upper side (second surface 22 side) in the right via array 28 (each via conductor 27) in FIG. A current flows through the via conductor 27) from the upper side to the lower side. The plurality of via conductors 27 constituting the via array 28 are straight vias for main power extended linearly in the thickness direction of the substrate body 23.

図３に示されるように、１つのビアアレイ２８は、最外周に配置される複数個の外側ビア導体２７ａと、それら外側ビア導体２７ａによって包囲される複数個の内側ビア導体２７ｂとによって構成される。そして、１つのビアアレイ２８において、複数個の外側ビア導体２７ａが配置される外側領域Ｒ１と、複数個の内側ビア導体２７ｂが配置される内側領域Ｒ２とを規定する。詳述すると、内側領域Ｒ２は、縦２．２ｍｍ×横２．２ｍｍの平面視矩形状をなす領域であり、面積が４．８４ｍｍ２となっている。内側領域Ｒ２の外形線は、最外周に位置する全ての内側ビア導体２７ｂの外周縁に当接する線分からなっている。なお、図３では、説明の便宜上、内側領域Ｒ２に配置される内側ビア導体２７ｂを５行×５列の格子状で図示したが、実際にはさらに多くの行及び列が存在している。また、外側領域Ｒ１は、内側領域Ｒ２を包囲する領域であって、縦３．０ｍｍ×横３．０ｍｍの平面視矩形環状をなす領域であり、面積が４．１６ｍｍ２となっている。外側領域Ｒ１の外形線は、全ての外側ビア導体２７ａの外周縁に当接する線分からなっている。外側領域Ｒ１、内側領域Ｒ２におけるビア導体２７は、図３に示す通り、それぞれ１６、２５個ずつで構成されている。ここで、各ビア導体２７（２７ａ，２７ｂ）の直径は２００μｍであり、各ビア導体２７（２７ａ，２７ｂ）の断面積は約０．０３１４ｍｍ２である。これらの値より、外側領域Ｒ１と内側領域Ｒ２におけるビア導体２７の占有面積率を計算すると、ビア導体２７の占有面積率は、外側領域Ｒ１で１２．１％、内側領域Ｒ２で１６．２％となる。つまり、外側領域Ｒ１における外側ビア導体２７ａの占有面積率は、内側領域Ｒ２における内側ビア導体２７ｂの占有面積率よりも小さい。なお、図３では、説明の便宜上、縦方向に５個の外側ビア導体２７ａが配置され、横方向に５個の外側ビア導体２７ａが配置された外側領域Ｒ１を図示したが、実際にはさらに多くの外側ビア導体２７ａが存在している。 As shown in FIG. 3, one via array 28 is composed of a plurality of outer via conductors 27a arranged on the outermost periphery and a plurality of inner via conductors 27b surrounded by the outer via conductors 27a. . In one via array 28, an outer region R1 in which a plurality of outer via conductors 27a are arranged and an inner region R2 in which a plurality of inner via conductors 27b are arranged are defined. More specifically, the inner region R2 is a region having a rectangular shape in plan view of 2.2 mm in length × 2.2 mm in width, and has an area of 4.84 mm 2 . The outline of the inner region R2 is composed of a line segment that contacts the outer peripheral edge of all inner via conductors 27b located on the outermost periphery. In FIG. 3, for convenience of explanation, the inner via conductors 27b arranged in the inner region R2 are illustrated in a grid of 5 rows × 5 columns, but there are actually more rows and columns. The outer region R1 is a region surrounding the inner region R2 and is a region having a rectangular shape in plan view of 3.0 mm length × 3.0 mm width, and has an area of 4.16 mm 2 . The outline of the outer region R1 is composed of a line segment that abuts on the outer peripheral edge of all the outer via conductors 27a. As shown in FIG. 3, the via conductors 27 in the outer region R1 and the inner region R2 are composed of 16, 25, respectively. Here, the diameter of each via conductor 27 (27a, 27b) is 200 μm, and the cross-sectional area of each via conductor 27 (27a, 27b) is about 0.0314 mm 2 . From these values, when the occupied area ratio of the via conductor 27 in the outer region R1 and the inner region R2 is calculated, the occupied area ratio of the via conductor 27 is 12.1% in the outer region R1 and 16.2% in the inner region R2. It becomes. That is, the occupation area ratio of the outer via conductor 27a in the outer region R1 is smaller than the occupation area ratio of the inner via conductor 27b in the inner region R2. In FIG. 3, for convenience of explanation, the outer region R1 in which the five outer via conductors 27a are arranged in the vertical direction and the five outer via conductors 27a are arranged in the horizontal direction is illustrated. There are many outer via conductors 27a.

本実施の形態では、外側領域Ｒ１に占める外側ビア導体２７ａの存在率Ｓ１（図４参照）が、内側領域Ｒ２に占める内側ビア導体２７ｂの存在率Ｓ２（図４参照）よりも小さくなるようビアアレイ２８が形成されている。詳述すると、各外側ビア導体２７ａ及び各内側ビア導体２７ｂは断面円形状をなし、外側ビア導体２７ａと内側ビア導体２７ｂとが同じ直径を有している。さらに、隣接する外側ビア導体２７ａ同士の距離は、隣接する内側ビア導体２７ｂ同士の距離より長くなっている。具体的には、各ビア導体２７（２７ａ，２７ｂ）の直径は２００μｍであり、各ビア導体２７の断面積は約０．０３１４ｍｍ２である。また、内側ビア導体２７ｂのピッチは５００μｍであり、外側ビア導体２７ａのピッチは７００μｍである。従って、隣接する内側ビア導体２７ｂ同士の距離は３００μｍとなり、隣接する外側ビア導体２７ａ同士の距離は５００μｍとなる。 In the present embodiment, the via array is such that the abundance S1 (see FIG. 4) of the outer via conductor 27a occupying the outer region R1 is smaller than the abundance S2 (see FIG. 4) of the inner via conductor 27b occupying the inner region R2. 28 is formed. Specifically, each outer via conductor 27a and each inner via conductor 27b have a circular cross section, and the outer via conductor 27a and the inner via conductor 27b have the same diameter. Further, the distance between adjacent outer via conductors 27a is longer than the distance between adjacent inner via conductors 27b. Specifically, the diameter of each via conductor 27 (27a, 27b) is 200 μm, and the cross-sectional area of each via conductor 27 is about 0.0314 mm 2 . The pitch of the inner via conductors 27b is 500 μm, and the pitch of the outer via conductors 27a is 700 μm. Therefore, the distance between adjacent inner via conductors 27b is 300 μm, and the distance between adjacent outer via conductors 27a is 500 μm.

図４に示されるように、外側領域Ｒ１に占める外側ビア導体２７ａの存在率Ｓ１とは、同じビアアレイ２８において任意の外側ビア導体２７ａとその任意の外側ビア導体２７ａに隣接する外側ビア導体２７ａとの各中心Ｃ１を結ぶ線分Ｌ１を描いたとき、線分Ｌ１において外側ビア導体２７ａと重なる部分（ビア領域）が占める比率である。つまり、外側ビア導体２７ａの存在率Ｓ１は、線分Ｌ１のうち線分Ｌ１の両端に位置するビア領域の長さ（外側ビア導体２７ａの半径Ｚ１に相当する長さ）の合計（＝２×Ｚ１＝２００μｍ）を線分Ｌ１の長さＹ１（＝７００μｍ）で除算することで求められる（Ｓ１＝２×Ｚ１／Ｙ１）。従って、本実施の形態で求められる外側ビア導体２７ａの存在率Ｓ１は０．２８６である。   As shown in FIG. 4, the abundance S1 of the outer via conductors 27a occupying the outer region R1 is that an arbitrary outer via conductor 27a and an outer via conductor 27a adjacent to the arbitrary outer via conductor 27a in the same via array 28. When the line segment L1 connecting the respective centers C1 is drawn, it is the ratio occupied by the portion (via region) overlapping the outer via conductor 27a in the line segment L1. In other words, the abundance S1 of the outer via conductor 27a is the sum of the lengths of the via regions located at both ends of the line segment L1 in the line segment L1 (the length corresponding to the radius Z1 of the outer via conductor 27a) (= 2 × (Z1 = 200 μm) is divided by the length Y1 (= 700 μm) of the line segment L1 (S1 = 2 × Z1 / Y1). Therefore, the abundance S1 of the outer via conductor 27a obtained in the present embodiment is 0.286.

また、内側領域Ｒ２に占める内側ビア導体２７ｂの存在率Ｓ２とは、同じビアアレイ２８において任意の内側ビア導体２７ｂとその任意の内側ビア導体２７ｂに隣接する内側ビア導体２７ｂとの各中心Ｃ１を結ぶ線分Ｌ２を描いたとき、線分Ｌ２において内側ビア導体２７ｂと重なる部分（ビア領域）が占める比率である。つまり、内側ビア導体２７ｂの存在率Ｓ２は、線分Ｌ２のうち線分Ｌ２の両端に位置するビア領域の長さ（内側ビア導体２７ｂの半径Ｚ２に相当する長さ）の合計（＝２×Ｚ２＝２００μｍ）を線分Ｌ２の長さＹ２（＝５００μｍ）で除算することで求められる（Ｓ２＝２×Ｚ２／Ｙ２）。従って、本実施の形態で求められる内側ビア導体２７ｂの存在率Ｓ２は０．４００である。   Further, the presence rate S2 of the inner via conductor 27b occupying the inner region R2 connects each center C1 of the arbitrary inner via conductor 27b and the inner via conductor 27b adjacent to the arbitrary inner via conductor 27b in the same via array 28. When the line segment L2 is drawn, it is the ratio of the portion (via region) that overlaps the inner via conductor 27b in the line segment L2. That is, the presence rate S2 of the inner via conductor 27b is the sum of the lengths of the via regions located at both ends of the line segment L2 in the line segment L2 (length corresponding to the radius Z2 of the inner via conductor 27b) (= 2 × (Z2 = 200 μm) is divided by the length Y2 (= 500 μm) of the line segment L2 (S2 = 2 × Z2 / Y2). Therefore, the abundance S2 of the inner via conductor 27b obtained in the present embodiment is 0.400.

内側ビア導体２７ｂ同士の距離より外側ビア導体２７ａ同士の距離を長くすると、外側領域Ｒ１に占める外側ビア導体２７ａの存在率Ｓ１が内側領域Ｒ２に占める内側ビア導体２７ｂの存在率Ｓ２よりも小さくなる。このため、外側領域Ｒ１において外側ビア導体２７ａ間のセラミック層３２に発生する応力が緩和される。   When the distance between the outer via conductors 27a is made longer than the distance between the inner via conductors 27b, the presence rate S1 of the outer via conductors 27a in the outer region R1 is smaller than the presence rate S2 of the inner via conductors 27b in the inner region R2. . For this reason, the stress generated in the ceramic layer 32 between the outer via conductors 27a in the outer region R1 is relaxed.

外側ビア導体２７ａの存在率Ｓ１及び内側ビア導体２７ｂの存在率Ｓ２は、ビアアレイ２８におけるビア導体２７（２７ａ，２７ｂ）の割合を一次元的に求めた値である。ここで、単位面積当たりのビア導体２７（２７ａ，２７ｂ）の占める面積割合であるビア充填度が大きい場合に各ビア導体２７ａ，２７ｂの存在率Ｓ１，Ｓ２が大きくなり、ビア充填度が小さい場合には各ビア導体２７ａ，２７ｂの存在率Ｓ１，Ｓ２が小さくなる。つまり、各ビア導体２７ａ，２７ｂの存在率Ｓ１，Ｓ２を用いると、ビアアレイ２８に存在するビア導体２７ａ，２７ｂの割合が簡単かつ迅速に求められる。   The abundance S1 of the outer via conductor 27a and the abundance S2 of the inner via conductor 27b are values obtained by one-dimensionally determining the ratio of the via conductors 27 (27a, 27b) in the via array 28. Here, when the via filling degree, which is the area ratio of the via conductors 27 (27a, 27b) per unit area, is large, the existence ratios S1, S2 of the via conductors 27a, 27b are large and the via filling degree is small. The abundance ratios S1 and S2 of the via conductors 27a and 27b become smaller. That is, when the presence rates S1 and S2 of the via conductors 27a and 27b are used, the ratio of the via conductors 27a and 27b existing in the via array 28 can be easily and quickly obtained.

なお、外側ビア導体２７ａの存在率Ｓ１と内側ビア導体２７ｂの存在率Ｓ２の大小関係は、前述した外側ビア導体２７ａの占有面積率と内側ビア導体２７ｂの面積占有率の大小関係と一致する。   The magnitude relationship between the abundance ratio S1 of the outer via conductor 27a and the abundance ratio S2 of the inner via conductor 27b coincides with the aforementioned magnitude relation between the occupation area ratio of the outer via conductor 27a and the area occupation ratio of the inner via conductor 27b.

次に、本実施の形態におけるセラミック配線基板１１の製造方法について説明する。   Next, a method for manufacturing the ceramic wiring substrate 11 in the present embodiment will be described.

アルミナ粉末を主成分とするセラミック材料を用いてグリーンシートを複数枚形成する。そして、複数枚のグリーンシートに対し、レーザ加工を行って、所定の位置に複数の貫通孔を形成する。なお、貫通孔の形成は、パンチング加工、ドリル加工等によって行ってもよい。   A plurality of green sheets are formed using a ceramic material mainly composed of alumina powder. Then, laser processing is performed on the plurality of green sheets to form a plurality of through holes at predetermined positions. The through hole may be formed by punching, drilling, or the like.

その後、従来周知のペースト印刷装置（図示略）を用い、各グリーンシートの貫通孔に導電性ペースト（例えばタングステン、モリブデンペースト）を充填し、ビア導体２７となる未焼成のビア導体部３１を形成する。さらに、従来周知のペースト印刷装置を用いて、導電性ペーストを印刷して未焼成の導体層３３を形成する。なお、導電性ペーストの充填及び印刷の順序は逆にしてもよい。   Thereafter, using a conventionally known paste printing apparatus (not shown), the through holes of each green sheet are filled with a conductive paste (for example, tungsten or molybdenum paste) to form an unfired via conductor portion 31 that becomes the via conductor 27. To do. Furthermore, the conductive paste 33 is printed using a conventionally known paste printing apparatus to form the unfired conductor layer 33. The order of filling and printing of the conductive paste may be reversed.

そして、導電性ペーストの乾燥後、それら複数枚のグリーンシートを積み重ねて配置し、シート積層方向に押圧力を付与することにより、各グリーンシートを圧着、一体化してセラミック積層体を形成する。次に、セラミック積層体を脱脂し、さらに所定温度で所定時間焼成を行う。その結果、グリーンシートのアルミナ及びペースト中のタングステンが同時焼結し、ビア導体２７及び導体層３３を有する基板本体２３が形成される。さらに、基板本体２３の第１面２１及び第２面２２に、銅ペーストを用いた印刷によって第１面側電極パッド２４及び第２面側電極パッド２５を形成する。なお、各電極パッド２４，２５は、銅ペーストの印刷以外に銅めっき等によって形成してもよい。また、導体層３３と同様に導電性ペーストの印刷後、グリーンシートと同時焼結させることで各電極パッド２４，２５を形成してもよい。以上の工程によってセラミック配線基板１１が製造される。   Then, after the conductive paste is dried, the plurality of green sheets are stacked and disposed, and a pressing force is applied in the sheet stacking direction, whereby the green sheets are pressed and integrated to form a ceramic laminate. Next, the ceramic laminate is degreased and fired at a predetermined temperature for a predetermined time. As a result, the alumina of the green sheet and the tungsten in the paste are simultaneously sintered, and the substrate body 23 having the via conductor 27 and the conductor layer 33 is formed. Further, the first surface side electrode pad 24 and the second surface side electrode pad 25 are formed on the first surface 21 and the second surface 22 of the substrate body 23 by printing using a copper paste. In addition, you may form each electrode pad 24 and 25 by copper plating etc. besides printing of a copper paste. Similarly to the conductor layer 33, the electrode pads 24 and 25 may be formed by simultaneously sintering with a green sheet after printing the conductive paste. The ceramic wiring board 11 is manufactured through the above steps.

本実施の形態のセラミックパッケージ１０では、電力用半導体素子１２がオンオフすることで、セラミック配線基板１１に熱ストレスが加わる。このとき、セラミック配線基板１１の各ビアアレイ２８では、外側ビア導体２７ａの存在率Ｓ１が内側ビア導体２７ｂの存在率Ｓ２よりも小さくなっているため、外側領域Ｒ１における発生応力が緩和され、外側ビア導体２７ａ間でのクラックの発生が抑制される。   In the ceramic package 10 of the present embodiment, thermal stress is applied to the ceramic wiring substrate 11 by turning on and off the power semiconductor element 12. At this time, in each via array 28 of the ceramic wiring board 11, since the abundance S1 of the outer via conductor 27a is smaller than the abundance S2 of the inner via conductor 27b, the generated stress in the outer region R1 is alleviated, and the outer via Generation of cracks between the conductors 27a is suppressed.

本発明者らは、シミュレーション解析により、ビアアレイ２８の外側領域Ｒ１において外側ビア導体２７ａ間のセラミック層３２に発生する応力が緩和されることを確認した。ここでは、直径を２００μｍとした複数の外側ビア導体２７ａ及び内側ビア導体２７ｂを縦横等ピッチ（３００μｍ）で配置させたものを対策前のベースモデル（図５参照）とする。また、内側ビア導体２７ｂのピッチを３００μｍとし、外側ビア導体２７ａのピッチを３００μｍから４５０μｍに広げて配置したものを対策後のモデル（図６参照）とする。そして、各モデルにおいて高温から低温に温度変化させたときの外側ビア導体２７ａの周囲及び内側ビア導体２７ｂの周囲に働く応力を確認した。なお、セラミック層３２（アルミナ）の熱膨張係数を７．６ｐｐｍ／Ｋ、ビア導体２７ａ，２７ｂの熱膨張係数を５．６ｐｐｍ／Ｋ、温度変化を焼成温度である１５４０℃から−５０℃（熱サイクル最低温度）を計算条件として、シミュレーションを行った。   The present inventors have confirmed by simulation analysis that stress generated in the ceramic layer 32 between the outer via conductors 27a in the outer region R1 of the via array 28 is relaxed. Here, a base model (see FIG. 5) before countermeasures is formed by arranging a plurality of outer via conductors 27a and inner via conductors 27b having a diameter of 200 μm at equal vertical and horizontal pitches (300 μm). Further, a model in which the pitch of the inner via conductors 27b is 300 μm and the pitch of the outer via conductors 27a is increased from 300 μm to 450 μm is taken as a model after countermeasure (see FIG. 6). In each model, the stress acting on the periphery of the outer via conductor 27a and the periphery of the inner via conductor 27b when the temperature was changed from high temperature to low temperature was confirmed. The thermal expansion coefficient of the ceramic layer 32 (alumina) is 7.6 ppm / K, the thermal expansion coefficients of the via conductors 27a and 27b are 5.6 ppm / K, and the temperature change is 1540 ° C. to −50 ° C. (thermal temperature). The simulation was performed using the minimum cycle temperature as a calculation condition.

図７に示されるように、ベースモデルのシミュレーション結果では、外側領域Ｒ１の外側ビア導体２７ａの周囲には、最大で９８６ＭＰａの応力が加わり、内側領域Ｒ２の内側ビア導体２７ｂの周囲には９１４ＭＰａの応力が加わる。図８に示されるように、対策後のモデルのシミュレーション結果では、外側領域Ｒ１の外側ビア導体２７ａの周囲に加わる最大応力は７９５ＭＰａであり、最大応力が２０％程度減少していることを確認することができた。   As shown in FIG. 7, in the simulation results of the base model, a maximum stress of 986 MPa is applied around the outer via conductor 27a in the outer region R1, and 914 MPa is applied around the inner via conductor 27b in the inner region R2. Stress is applied. As shown in FIG. 8, in the simulation result of the model after the countermeasure, it is confirmed that the maximum stress applied around the outer via conductor 27a in the outer region R1 is 795 MPa, and the maximum stress is reduced by about 20%. I was able to.

また、本発明者らは、上記のように製造したセラミック配線基板１１について、−５０℃〜２４０℃の熱衝撃試験を繰り返し行い、ビアアレイ２８のビア導体２７間のセラミック層３２において、クラックの発生が抑制されることを確認した。   Further, the inventors repeatedly perform a thermal shock test at −50 ° C. to 240 ° C. on the ceramic wiring board 11 manufactured as described above, and cracks are generated in the ceramic layer 32 between the via conductors 27 of the via array 28. Was confirmed to be suppressed.

従って、本実施の形態によれば以下の効果を得ることができる。   Therefore, according to the present embodiment, the following effects can be obtained.

（１）本実施の形態のセラミック配線基板１１では、ビアアレイ２８において、外側領域Ｒ１に占める外側ビア導体２７ａの存在率Ｓ１が、内側領域Ｒ２に占める内側ビア導体２７ｂの存在率Ｓ２よりも小さくなっている。この場合、ビア導体２７間にて発生する応力が比較的大きくなる外側領域Ｒ１においてその発生応力を緩和することができる。この結果、セラミック配線基板１１において、熱ストレスが加わる頻度を抑えることができるため、ビア導体２７間のセラミック層３２に発生するクラックを抑制することができる。特に、ビアアレイ２８の外周部から外側に向けて発生するようなクラックを確実に防止することができる。従って、隣り合うビアアレイ２８の間で発生する沿面放電を防止することができ、セラミック配線基板１１の製品信頼性を十分に確保することができる。   (1) In the ceramic wiring substrate 11 of the present embodiment, in the via array 28, the abundance S1 of the outer via conductor 27a occupying the outer region R1 is smaller than the abundance S2 of the inner via conductor 27b occupying the inner region R2. ing. In this case, the generated stress can be relaxed in the outer region R1 where the stress generated between the via conductors 27 is relatively large. As a result, in the ceramic wiring substrate 11, the frequency with which thermal stress is applied can be suppressed, so that cracks generated in the ceramic layer 32 between the via conductors 27 can be suppressed. In particular, it is possible to reliably prevent cracks that are generated from the outer periphery of the via array 28 toward the outside. Therefore, the creeping discharge generated between the adjacent via arrays 28 can be prevented, and the product reliability of the ceramic wiring board 11 can be sufficiently ensured.

（２）本実施の形態では、複数個の外側ビア導体２７ａと複数個の内側ビア導体２７ｂとが同じ直径を有し、かつ隣接する外側ビア導体２７ａ同士の距離が、隣接する内側ビア導体２７ｂ同士の距離よりも長くなっている。この場合、ビアアレイ２８において、外側ビア導体２７ａの存在率Ｓ１が内側ビア導体２７ｂの存在率Ｓ２よりも小さくなる。従って、外側領域Ｒ１における外側ビア導体２７ａ間のセラミック層３２に発生する応力が緩和され、外側ビア導体２７ａ間でのクラックの発生を確実に防止することができる。   (2) In the present embodiment, the plurality of outer via conductors 27a and the plurality of inner via conductors 27b have the same diameter, and the distance between the adjacent outer via conductors 27a is equal to the adjacent inner via conductor 27b. It is longer than the distance between each other. In this case, in the via array 28, the abundance S1 of the outer via conductor 27a is smaller than the abundance S2 of the inner via conductor 27b. Therefore, the stress generated in the ceramic layer 32 between the outer via conductors 27a in the outer region R1 is relieved, and the generation of cracks between the outer via conductors 27a can be reliably prevented.

（３）本実施の形態において、セラミック配線基板１１に搭載される電力用半導体素子１２は、１０Ａ以上の電流が流れることで２００℃以上の温度に発熱するパワー半導体素子である。このような電力用半導体素子１２を搭載するセラミック配線基板１１では、使用時における熱ストレスが大きくなる。このセラミック配線基板１１において上記のようにビアアレイ２８における外側ビア導体２７ａの存在率Ｓ１を内側ビア導体２７ｂの存在率Ｓ２よりも小さくして外側領域Ｒ１での発生応力を抑制することにより、クラックの発生を確実に防止することができる。   (3) In the present embodiment, the power semiconductor element 12 mounted on the ceramic wiring substrate 11 is a power semiconductor element that generates heat at a temperature of 200 ° C. or higher when a current of 10 A or higher flows. In the ceramic wiring substrate 11 on which such a power semiconductor element 12 is mounted, thermal stress during use becomes large. In this ceramic wiring board 11, as described above, the presence rate S1 of the outer via conductor 27a in the via array 28 is made smaller than the presence rate S2 of the inner via conductor 27b, thereby suppressing the generated stress in the outer region R1. Occurrence can be reliably prevented.

（４）本実施の形態のセラミック配線基板１１は、電流の流れる方向が異なる複数のビアアレイ２８を備えている。このセラミック配線基板１１では、ビアアレイ２８間でのクラックの発生を抑制できることから、異なる方向に電流が流れる２つのビアアレイ２８を近接して設けることが可能となり、セラミック配線基板１１の小型化が可能となる。
［第２の実施の形態］ (4) The ceramic wiring substrate 11 according to the present embodiment includes a plurality of via arrays 28 having different current flowing directions. In this ceramic wiring board 11, since the generation of cracks between the via arrays 28 can be suppressed, two via arrays 28 in which current flows in different directions can be provided close to each other, and the ceramic wiring board 11 can be downsized. Become.
[Second Embodiment]

次に、本発明を具体化した第２の実施の形態を図面に基づき説明する。   Next, a second embodiment of the present invention will be described with reference to the drawings.

図９に示されるように、本実施の形態では、セラミック配線基板１１におけるビアアレイ４１の構成が上記第１の実施の形態と異なる。セラミック配線基板１１のビアアレイ４１以外の構成は、第１の実施の形態のセラミックパッケージ１０と同じである。   As shown in FIG. 9, in the present embodiment, the configuration of the via array 41 in the ceramic wiring substrate 11 is different from that in the first embodiment. The configuration of the ceramic wiring board 11 other than the via array 41 is the same as that of the ceramic package 10 of the first embodiment.

本実施の形態のビアアレイ４１は、最外周に配置される複数個の外側ビア導体４２ａと、それら外側ビア導体４２ａによって包囲される複数個の内側ビア導体４２ｂとによって構成される。ビアアレイ４１において、外側ビア導体４２ａ及び内側ビア導体４２ｂが同一のビアピッチ（５００μｍ）で形成されており、外側ビア導体４２ａの直径が内側ビア導体４２ｂの直径（２００μｍ）の７５％、つまり１５０μｍとなっている。従って、図９に示されるように基板の面方向に切断した外側ビア導体４２ａの断面積は内側ビア導体４２ｂの断面積よりも小さくなる。このようにビアアレイ４１を形成した場合でも、外側領域Ｒ１に占める外側ビア導体４２ａの存在率Ｓ１が内側領域Ｒ２に占める内側ビア導体４２ｂの存在率Ｓ２よりも小さくなる。従って、ビアアレイ４１の外側領域Ｒ１において、外側ビア導体４２ａ間のセラミック層３２に発生する応力が緩和される。   The via array 41 according to the present embodiment includes a plurality of outer via conductors 42a arranged on the outermost periphery and a plurality of inner via conductors 42b surrounded by the outer via conductors 42a. In the via array 41, the outer via conductor 42a and the inner via conductor 42b are formed with the same via pitch (500 μm), and the diameter of the outer via conductor 42a is 75% of the diameter (200 μm) of the inner via conductor 42b, that is, 150 μm. ing. Accordingly, as shown in FIG. 9, the cross-sectional area of the outer via conductor 42a cut in the plane direction of the substrate is smaller than the cross-sectional area of the inner via conductor 42b. Even when the via array 41 is formed in this way, the abundance S1 of the outer via conductor 42a in the outer region R1 is smaller than the abundance S2 of the inner via conductor 42b in the inner region R2. Accordingly, in the outer region R1 of the via array 41, the stress generated in the ceramic layer 32 between the outer via conductors 42a is relieved.

本発明者らは、第１の実施の形態と同様にシミュレーションを行い、ビアアレイ４１の外側領域Ｒ１において発生応力が緩和されることを確認した。具体的には、上述したベールモデルのビアアレイ２８（図５参照）に対して、外側ビア導体４２ａの直径を１５０μｍにした対策後のモデルの場合の発生応力を確認した。この場合でも、外側ビア導体４２ａの周囲の最大応力は、７６２ＭＰａとなり、２３％程度減少していることを確認することができた。   The present inventors performed a simulation in the same manner as in the first embodiment, and confirmed that the generated stress was relaxed in the outer region R1 of the via array 41. Specifically, for the above-described bale model via array 28 (see FIG. 5), the generated stress in the model after the countermeasure in which the diameter of the outer via conductor 42a is 150 μm was confirmed. Even in this case, it was confirmed that the maximum stress around the outer via conductor 42a was 762 MPa, which was reduced by about 23%.

このように、本実施の形態のセラミック配線基板１１でも、ビアアレイ４１においてビア導体４２（外側ビア導体４２ａ及び内側ビア導体４２ｂ）間に発生する応力が比較的大きくなる外側領域Ｒ１においてその発生応力を緩和することができる。この結果、セラミック配線基板１１において、熱ストレスが加わる頻度を抑えることができるため、ビア導体４２間でのセラミック層３２におけるクラックの発生を低減することができる。   Thus, also in the ceramic wiring substrate 11 of the present embodiment, the generated stress is reduced in the outer region R1 where the stress generated between the via conductors 42 (the outer via conductor 42a and the inner via conductor 42b) in the via array 41 is relatively large. Can be relaxed. As a result, in the ceramic wiring substrate 11, it is possible to suppress the frequency with which the thermal stress is applied, so that the occurrence of cracks in the ceramic layer 32 between the via conductors 42 can be reduced.

なお、本発明の各実施の形態は以下のように変更してもよい。   In addition, you may change each embodiment of this invention as follows.

・上記第２の実施の形態のセラミック配線基板１１において、ビアアレイ４１は、複数のビア導体４２（外側ビア導体４２ａ及び内側ビア導体４２ｂ）を格子状に配置していたが、これに限定されるものではない。例えば、図１０に示されるビアアレイ４３のように、複数のビア導体４４（外側ビア導体４４ａ及び内側ビア導体４４ｂ）を千鳥状に配置してもよい。図１０のビアアレイ４３では、最外周に配置される複数個の外側ビア導体４４ａは、内側ビア導体４４ｂよりも直径を小さくしている。このようにビアアレイ４３を形成した場合でも、外側ビア導体４４ａの存在率Ｓ１が内側ビア導体４４ｂの存在率Ｓ２よりも小さくなる。従って、外側領域Ｒ１において外側ビア導体４４ａ間のセラミック層３２に発生する応力が緩和される。その結果、外側ビア導体４４ａ間のセラミック層３２におけるクラックの発生を抑制することができる。なお、千鳥配置のビアアレイにおいて、外側ビア導体の存在率Ｓ１が内側ビア導体の存在率Ｓ２よりも小さくなるように、外側ビア導体同士の距離を内側ビア導体同士の距離よりも長くしてもよい。   In the ceramic wiring substrate 11 of the second embodiment, the via array 41 has a plurality of via conductors 42 (outer via conductors 42a and inner via conductors 42b) arranged in a lattice pattern, but is not limited thereto. It is not a thing. For example, a plurality of via conductors 44 (outer via conductors 44a and inner via conductors 44b) may be arranged in a staggered manner as in the via array 43 shown in FIG. In the via array 43 of FIG. 10, the plurality of outer via conductors 44a arranged on the outermost periphery has a smaller diameter than the inner via conductor 44b. Even when the via array 43 is formed in this way, the abundance S1 of the outer via conductor 44a is smaller than the abundance S2 of the inner via conductor 44b. Therefore, the stress generated in the ceramic layer 32 between the outer via conductors 44a in the outer region R1 is relieved. As a result, generation of cracks in the ceramic layer 32 between the outer via conductors 44a can be suppressed. In the staggered via array, the distance between the outer via conductors may be longer than the distance between the inner via conductors so that the outer via conductor abundance S1 is smaller than the inner via conductor abundance S2. .

・上記各実施の形態において、ビアアレイ２８，４１，４３を構成するビア導体２７，４２，４４の断面形状が円形であったが、これに限定されるものではない。例えば、楕円形、三角形や四角形などの多角形の断面形状を有する複数のビア導体によってビアアレイを形成してもよい。なお、ビア導体の断面形状が多角形である場合、多角形の重心の位置を中心として線分を描くことで、上述した外側ビア導体の存在率Ｓ１及び内側ビア導体の存在率Ｓ２が求められる。そして、外側ビア導体の存在率Ｓ１が内側ビア導体の存在率Ｓ２よりも小さくなるようビアアレイを形成することにより、外側ビア導体間のセラミック層３２に発生する応力が緩和される。このようにビアアレイを形成しても、ビア導体間でのクラックの発生を防止することができるため、セラミック配線基板１１の製品信頼性を高めることができる   In each of the above embodiments, the via conductors 27, 42, and 44 constituting the via arrays 28, 41, and 43 have a circular cross-sectional shape, but the present invention is not limited to this. For example, the via array may be formed by a plurality of via conductors having an elliptical shape, a polygonal cross-sectional shape such as a triangle or a quadrangle. When the cross-sectional shape of the via conductor is a polygon, the above-described outer via conductor abundance S1 and inner via conductor abundance S2 are obtained by drawing a line segment around the center of gravity of the polygon. . Then, by forming the via array so that the outer via conductor abundance S1 is smaller than the inner via conductor abundance S2, the stress generated in the ceramic layer 32 between the outer via conductors is relieved. Even when the via array is formed in this way, cracks between the via conductors can be prevented, so that the product reliability of the ceramic wiring board 11 can be improved.

・上記各実施の形態では、ビア導体２７，４２，４４が、２つのビア導体部３１をセラミック層３２の積層方向に連結することによって構成されていた。しかし、ビア導体２７，４２，４４は、基板本体２３の第１面２１から第２面２２に延びる１本の導体であってもよい。   In each of the above embodiments, the via conductors 27, 42, 44 are configured by connecting the two via conductor portions 31 in the stacking direction of the ceramic layer 32. However, the via conductors 27, 42, 44 may be a single conductor extending from the first surface 21 of the substrate body 23 to the second surface 22.

・図１１に示されるビアアレイ４５のように、最外周に配置される外側ビア導体４６ａの中心に貫通孔４７を形成して、外側ビア導体４６ａの存在率Ｓ１が内側ビア導体４６ｂの存在率Ｓ２よりも小さくなるように構成してもよい。なお、ビアアレイを構成する複数のビア導体は、基板本体２３の第１面側電極パッド２４及び第２面側電極パッド２５を導通させるものであればよく、外側ビア導体の断面形状としては、図１１に示す外側ビア導体４６ａのような円環状以外に半円状や三日月状であってもよい。また、貫通孔４７は、充填樹脂などによって埋められていてもよい。   As in the via array 45 shown in FIG. 11, the through hole 47 is formed at the center of the outer via conductor 46a disposed on the outermost periphery, and the abundance S1 of the outer via conductor 46a is the abundance S2 of the inner via conductor 46b. You may comprise so that it may become smaller. The plurality of via conductors constituting the via array may be any conductor that allows the first surface side electrode pad 24 and the second surface side electrode pad 25 of the substrate body 23 to conduct. In addition to an annular shape like the outer via conductor 46a shown in FIG. The through hole 47 may be filled with a filling resin or the like.

・ビアアレイ２８，４１の形成領域における外側ビア導体２７ａ，４２ａの存在率Ｓ１を内側ビア導体２７ｂ，４２ｂの存在率Ｓ２よりも小さくするために、第１の実施の形態では外側ビア導体２７ａ同士の距離を長くし、第２の実施の形態では外側ビア導体４２ａの直径を小さくしていたが、これに限定されるものではない。ビアアレイにおいて、外側ビア導体同士の距離を内側ビア導体同士の距離より長くするとともに外側ビア導体の直径を内側ビア導体よりも小さくしてもよい。このようにすると、ビアアレイの形成領域における外側ビア導体の存在率Ｓ１を内側ビア導体の存在率Ｓ２よりも確実に小さくすることができる。従って、外側ビア導体間のセラミック層３２に発生する応力を確実に緩和することができる。   In order to make the presence rate S1 of the outer via conductors 27a and 42a in the formation region of the via arrays 28 and 41 smaller than the presence rate S2 of the inner via conductors 27b and 42b, in the first embodiment, between the outer via conductors 27a Although the distance is increased and the diameter of the outer via conductor 42a is decreased in the second embodiment, the present invention is not limited to this. In the via array, the distance between the outer via conductors may be longer than the distance between the inner via conductors, and the diameter of the outer via conductor may be smaller than that of the inner via conductor. In this way, the abundance S1 of the outer via conductor in the via array formation region can be surely made smaller than the abundance S2 of the inner via conductor. Therefore, the stress generated in the ceramic layer 32 between the outer via conductors can be reliably relaxed.

・上記各実施の形態では、ビアアレイ２８，４１，４３，４５において外側ビア導体２７ａ，４２ａ，４４ａ，４６ａの存在率Ｓ１と内側ビア導体２７ｂ，４２ｂ，４４ｂ，４６ｂの存在率Ｓ２とで２段階に変化させていたが、３段階以上の多段階にビア導体２７，４２，４４，４６の存在率を変化させてもよい。例えば、複数個の内側ビア導体２７ｂ，４２ｂ，４４ｂ，４６ｂは、単位面積当たりの内側ビア導体２７ｂ，４２ｂ，４４ｂ，４６ｂの存在率Ｓ２が外周側に行くに従って段階的に小さくなっていてもよい。この場合、複数個の内側ビア導体２７ｂ，４２ｂ，４４ｂ，４６ｂにおいて、外周側に行くに従ってビア導体２７ｂ，４２ｂ，４４ｂ，４６ｂ同士の距離を長くしたり、直径を小さくしたりする。このようにすると、ビアアレイ２８，４１，４３，４５において各ビア導体２７，４２，４４，４６間のセラミック層３２に発生する応力を十分に緩和することができるため、クラックの発生を確実に防止することができる。   In each of the above embodiments, in the via arrays 28, 41, 43, and 45, the abundance S1 of the outer via conductors 27a, 42a, 44a, and 46a and the abundance S2 of the inner via conductors 27b, 42b, 44b, and 46b are two stages. However, the existence ratio of the via conductors 27, 42, 44, and 46 may be changed in three or more stages. For example, the plurality of inner via conductors 27b, 42b, 44b, and 46b may gradually decrease as the abundance S2 of the inner via conductors 27b, 42b, 44b, and 46b per unit area goes to the outer peripheral side. . In this case, in the plurality of inner via conductors 27b, 42b, 44b, 46b, the distance between the via conductors 27b, 42b, 44b, 46b is increased or the diameter is decreased toward the outer peripheral side. In this way, in the via arrays 28, 41, 43, and 45, the stress generated in the ceramic layer 32 between the via conductors 27, 42, 44, and 46 can be sufficiently relieved, so that the occurrence of cracks is reliably prevented. can do.

次に、特許請求の範囲に記載された技術的思想のほかに、前述した各実施の形態によって把握される技術的思想を以下に列挙する。   Next, in addition to the technical ideas described in the claims, the technical ideas grasped by the respective embodiments described above are listed below.

（１）手段１において、前記ビア導体群は、４行以上×４列以上の格子状となるよう配置されたビアアレイであることを特徴とするセラミック配線基板。   (1) A ceramic wiring board according to means 1, wherein the via conductor group is a via array arranged in a lattice shape of 4 rows or more × 4 columns or more.

（２）手段１において、同じビア導体群において、前記複数個の外側ビア導体の直径が前記複数個の内側ビア導体の直径よりも小さく、かつ隣接する外側ビア導体同士の距離が、隣接する内側ビア導体同士の距離よりも長いことを特徴とするセラミック配線基板。   (2) In the means 1, in the same via conductor group, the diameter of the plurality of outer via conductors is smaller than the diameter of the plurality of inner via conductors, and the distance between the adjacent outer via conductors is the adjacent inner A ceramic wiring board characterized by being longer than the distance between via conductors.

（３）手段１において、前記複数個の内側ビア導体は、単位面積当たりの前記内側ビア導体の存在率がビア導体群の外周側に行くに従って段階的に小さくなっていることを特徴とするセラミック配線基板。   (3) In the ceramic according to the first aspect, the plurality of inner via conductors have a stepwise decrease in the abundance of the inner via conductors per unit area toward the outer peripheral side of the via conductor group. Wiring board.

（４）手段１において、前記外側ビア導体及び前記内側ビア導体は断面円形状をなし、前記外側ビア導体の直径が前記内側ビア導体の直径よりも小さいことを特徴とするセラミック配線基板。   (4) The ceramic wiring board according to means 1, wherein the outer via conductor and the inner via conductor have a circular cross section, and the diameter of the outer via conductor is smaller than the diameter of the inner via conductor.

（５）手段１において、前記内側ビア導体は、前記外側ビア導体の１．２倍以上の直径を有することを特徴とするセラミック配線基板。   (5) The ceramic wiring board according to the first aspect, wherein the inner via conductor has a diameter of 1.2 times or more that of the outer via conductor.

（６）手段１において、前記電力用半導体素子は、２００℃以上の温度に発熱するパワー半導体素子であることを特徴とするセラミック配線基板。   (6) The ceramic wiring board according to means 1, wherein the power semiconductor element is a power semiconductor element that generates heat at a temperature of 200 ° C. or higher.

（７）手段１において、前記電力用半導体素子は、１０Ａ以上の電流が流れるパワー半導体素子であることを特徴とするセラミック配線基板。   (7) The ceramic wiring board according to means 1, wherein the power semiconductor element is a power semiconductor element in which a current of 10 A or more flows.

（８）手段１において、同じビア導体群を構成する前記複数のビア導体にはそれぞれ同じ方向に電流が流れることを特徴とするセラミック配線基板。   (8) The ceramic wiring board according to means 1, wherein current flows in the same direction through the plurality of via conductors constituting the same via conductor group.

（９）手段１において、電流の流れる方向が異なる複数の前記ビア導体群を備えていることを特徴とするセラミック配線基板。   (9) The ceramic wiring board according to means 1, comprising a plurality of the via conductor groups having different current flowing directions.

（１０）手段１において、前記第２面側には、前記第１面側電極パッド、前記第２面側電極パッド及び前記複数のビア導体に電気的に接続される受動部品が搭載可能であることを特徴とするセラミック配線基板。   (10) In the means 1, a passive component that is electrically connected to the first surface side electrode pad, the second surface side electrode pad, and the plurality of via conductors can be mounted on the second surface side. A ceramic wiring board characterized by that.

（１１）手段１において、前記基板本体は、ビア導体部が設けられた複数のセラミック層を積層配置してなり、前記ビア導体は、複数の前記ビア導体部を前記セラミック層の積層方向に連結することによって構成され、複数の前記ビア導体部は、前記セラミック層の積層方向において同軸上に配置されていることを特徴とするセラミック配線基板。   (11) In means 1, the substrate body is formed by laminating a plurality of ceramic layers provided with via conductor portions, and the via conductors connect the plurality of via conductor portions in the laminating direction of the ceramic layers. The plurality of via conductor portions are arranged coaxially in the stacking direction of the ceramic layers.

（１２）セラミック材料を用いて第１面及び第２面を有する板状に形成される基板本体と、前記第１面上に配置される第１面側電極パッドと、前記第２面上に配置される第２面側電極パッドと、前記第１面側電極パッドと前記第２面側電極パッドとを接続する複数のビア導体からなるビア導体群とを備えるセラミック配線基板、及び、前記第１面側に搭載され、前記第１面側電極パッド、前記第２面側電極パッド及び前記複数のビア導体に電気的に接続される電力用半導体素子からなるセラミックパッケージであって、前記ビア導体群は、最外周に配置される複数個の外側ビア導体と、前記複数個の外側ビア導体によって包囲される複数個の内側ビア導体とによって構成され、前記複数個の外側ビア導体が配置される外側領域と、前記複数個の内側ビア導体が配置される内側領域とを規定したとき、前記外側領域に占める前記外側ビア導体の存在率が、前記内側領域に占める前記内側ビア導体の存在率よりも小さいことを特徴とするセラミックパッケージ。   (12) A substrate body formed in a plate shape having a first surface and a second surface using a ceramic material, a first surface-side electrode pad disposed on the first surface, and on the second surface A ceramic wiring board comprising: a second surface side electrode pad disposed; and a via conductor group including a plurality of via conductors connecting the first surface side electrode pad and the second surface side electrode pad; and A ceramic package comprising a power semiconductor element mounted on one surface side and electrically connected to the first surface side electrode pad, the second surface side electrode pad, and the plurality of via conductors, the via conductor The group includes a plurality of outer via conductors disposed on the outermost periphery and a plurality of inner via conductors surrounded by the plurality of outer via conductors, and the plurality of outer via conductors are disposed. An outer region and the plurality A ceramic characterized in that when an inner region in which an inner via conductor is disposed is defined, an abundance ratio of the outer via conductor in the outer region is smaller than an abundance ratio of the inner via conductor in the inner region. package.

１１…セラミック配線基板
１２…電力用半導体素子
２１…第１面
２２…第２面
２３…基板本体
２４…第１面側電極パッド
２５…第２面側電極パッド
２７，４２，４４，４６…ビア導体
２７ａ，４２ａ，４４ａ，４６ａ…外側ビア導体
２７ｂ，４２ｂ，４４ｂ，４６ｂ…内側ビア導体
２８，４１，４３，４５…ビア導体群としてのビアアレイ
Ｌ１，Ｌ２…線分
Ｃ１…中心
Ｒ１…外側領域
Ｒ２…内側領域
Ｓ１…外側ビア導体の存在率
Ｓ２…内側ビア導体の存在率 DESCRIPTION OF SYMBOLS 11 ... Ceramic wiring board 12 ... Power semiconductor element 21 ... 1st surface 22 ... 2nd surface 23 ... Substrate body 24 ... 1st surface side electrode pad 25 ... 2nd surface side electrode pad 27, 42, 44, 46 ... Via Conductor 27a, 42a, 44a, 46a ... Outer via conductor 27b, 42b, 44b, 46b ... Inner via conductor 28, 41, 43, 45 ... Via array as via conductor group L1, L2 ... Line segment C1 ... Center R1 ... Outer region R2 ... inner region S1 ... abundance ratio of outer via conductor S2 ... abundance ratio of inner via conductor

Claims (4)

セラミック材料を用いて第１面及び第２面を有する板状に形成される基板本体と、前記第１面上に配置される第１面側電極パッドと、前記第２面上に配置される第２面側電極パッドと、前記第１面側電極パッドと前記第２面側電極パッドとを接続する複数のビア導体からなるビア導体群とを備え、前記第１面側電極パッド、前記第２面側電極パッド及び前記複数のビア導体に電気的に接続される電力用半導体素子が前記第１面側に搭載可能なセラミック配線基板であって、
前記ビア導体群は、最外周に配置される複数個の外側ビア導体と、前記複数個の外側ビア導体によって包囲される複数個の内側ビア導体とによって構成され、
前記複数個の外側ビア導体が配置される外側領域と、前記複数個の内側ビア導体が配置される内側領域とを規定したとき、前記外側領域に占める前記外側ビア導体の存在率が、前記内側領域に占める前記内側ビア導体の存在率よりも小さい
ことを特徴とするセラミック配線基板。 A substrate body formed in a plate shape having a first surface and a second surface using a ceramic material, a first surface side electrode pad disposed on the first surface, and disposed on the second surface. A second surface side electrode pad; and a via conductor group composed of a plurality of via conductors connecting the first surface side electrode pad and the second surface side electrode pad, the first surface side electrode pad, A ceramic wiring board capable of mounting on the first surface side a power semiconductor element electrically connected to the second surface side electrode pad and the plurality of via conductors,
The via conductor group is composed of a plurality of outer via conductors arranged on the outermost periphery and a plurality of inner via conductors surrounded by the plurality of outer via conductors,
When the outer region in which the plurality of outer via conductors are disposed and the inner region in which the plurality of inner via conductors are defined, the presence ratio of the outer via conductor in the outer region is A ceramic wiring board characterized by being smaller than the abundance ratio of the inner via conductor occupying a region. 同じビア導体群において任意の外側ビア導体と当該任意の外側ビア導体に隣接する外側ビア導体との各中心を結ぶ線分を描いたとき、前記線分において前記外側ビア導体と重なる部分が占める比率を、前記外側領域に占める前記外側ビア導体の存在率とし、
前記同じビア導体群において任意の内側ビア導体と当該任意の内側ビア導体に隣接する内側ビア導体との各中心を結ぶ線分を描いたとき、前記線分において前記内側ビア導体と重なる部分が占める比率を、前記内側領域に占める前記内側ビア導体の存在率とする
ことを特徴とする請求項１に記載のセラミック配線基板。 When a line segment connecting the centers of an arbitrary outer via conductor and the outer via conductor adjacent to the arbitrary outer via conductor in the same via conductor group is drawn, the ratio of the portion overlapping the outer via conductor in the line segment Is the abundance of the outer via conductor occupying the outer region,
In the same via conductor group, when a line segment connecting the centers of any inner via conductor and the inner via conductor adjacent to the arbitrary inner via conductor is drawn, a portion overlapping the inner via conductor occupies the line segment. The ceramic wiring board according to claim 1, wherein the ratio is an abundance ratio of the inner via conductor in the inner region. 同じビア導体群において、前記複数個の外側ビア導体と前記複数個の内側ビア導体とが同じ直径を有し、かつ隣接する外側ビア導体同士の距離が、隣接する内側ビア導体同士の距離よりも長いことを特徴とする請求項１または２に記載のセラミック配線基板。   In the same via conductor group, the plurality of outer via conductors and the plurality of inner via conductors have the same diameter, and the distance between adjacent outer via conductors is greater than the distance between adjacent inner via conductors. 3. The ceramic wiring board according to claim 1, wherein the ceramic wiring board is long. 前記外側ビア導体の断面積が前記内側ビア導体の断面積よりも小さいことを特徴とする請求項１または２に記載のセラミック配線基板。   The ceramic wiring board according to claim 1 or 2, wherein a cross-sectional area of the outer via conductor is smaller than a cross-sectional area of the inner via conductor.
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JP6984442B2 (en) * 2018-01-25 2021-12-22 富士通株式会社 Board, electronic device, and board design support method
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JPH1167841A (en) * 1997-08-05 1999-03-09 Benedict G Pace Mounting of output semiconductor chip and package for semiconductor chip
US6198166B1 (en) * 1999-07-01 2001-03-06 Intersil Corporation Power semiconductor mounting package containing ball grid array
JP4489491B2 (en) * 2004-04-28 2010-06-23 イビデン株式会社 Interposer
JP5385682B2 (en) * 2009-05-19 2014-01-08 新光電気工業株式会社 Electronic component mounting structure

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