JP6273459B2

JP6273459B2 - Current detector

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Publication number: JP6273459B2
Application number: JP2013191415A
Authority: JP
Inventors: 太郎岸部; 隆宏増田
Original assignee: Panasonic Intellectual Property Management Co Ltd
Current assignee: Panasonic Intellectual Property Management Co Ltd
Priority date: 2013-09-17
Filing date: 2013-09-17
Publication date: 2018-02-07
Anticipated expiration: 2033-09-17
Also published as: JP2015061323A

Description

本発明は、モータの巻線に流れる電流を制御することで、モータの回転を自在にコントロールするモータ制御装置において、モータ電流検出値の変動を抑えるものである。 The present invention suppresses fluctuations in the detected value of the motor current in a motor control device that controls the rotation of the motor freely by controlling the current flowing through the windings of the motor.

ＰＷＭ（ＰｕｌｓｅＷｉｄｔｈＭｏｄｕｌａｔｉｏｎ）制御によってモータを制御する方式では、マイクロプロセッサを用いたディジタル制御が広く行われている。モータを制御するためには、モータの巻線に流れる電流（以下、モータ電流）を検出する必要があり、ディジタル制御ではＰＷＭのスイッチングタイミングを生成するＰＷＭ周期毎にモータ電流を検出し、電流指令値と一致するようにＰＩ制御（比例＋積分制御）などを用いて制御が行われる。ＦＡサーボで使用される表面磁石構造の同期モータ（Ｓｕｒｆａｃｅ
ＰｅｒｍａｎｅｎｔＭａｇｎｅｔＳｙｎｃｈｒｏｎｏｕｓＭｏｔｏｒ）が出力するトルクはモータ電流と比例関係にあるので、モータ電流の値をＰＷＭ制御によって制御することで、モータから出力されるトルクを自在にコントロールすることができる。 In a system in which a motor is controlled by PWM (Pulse Width Modulation) control, digital control using a microprocessor is widely performed. In order to control the motor, it is necessary to detect the current flowing in the motor winding (hereinafter referred to as “motor current”). In the digital control, the motor current is detected at every PWM cycle for generating the PWM switching timing, and the current command is detected. Control is performed using PI control (proportional + integral control) or the like so as to coincide with the value. Synchronous motor with surface magnet structure used in FA servo (Surface
Since the torque output by the permanent magnet synchronous motor is proportional to the motor current, the torque output from the motor can be freely controlled by controlling the value of the motor current by PWM control.

図１４は従来例のモータ制御装置のブロック図であり、モータ電流の検出にはモータ制御装置の電力変換手段とモータ巻線との間に抵抗を設け、モータ電流が流れることで抵抗間に生じる電圧をＡＤ変換手段でディジタル変換することにより、モータ電流を検出することが一般的に行われている。また、最近では安価であり、電力変換手段からのスイッチングノイズの影響を受けにくいという面からＡＤ変換手段にΔΣＡＤ変換器を用いることが提案されている（例えば、特許文献１）。 FIG. 14 is a block diagram of a conventional motor control device. A motor current is detected by providing a resistor between the power conversion means of the motor control device and the motor winding, and the motor current flows between the resistors. In general, a motor current is detected by digitally converting a voltage by an AD conversion means. In recent years, it has been proposed to use a ΔΣ AD converter for the AD conversion means because it is inexpensive and hardly affected by the switching noise from the power conversion means (for example, Patent Document 1).

図１３はＡＤ変換手段であり、ΔΣＡＤ変換器２０とＡＤ変換間引きフィルタ２１で構成される。図１５は従来例のモータ電流を検出する動作波形図である。ΔΣＡＤ変換器２０は高周波のＡＤ変換クロック３４毎に１ｂｉｔのＡＤ変換信号３６ａを出力し、ＡＤ変換間引きフィルタ２１で高周波ノイズをカットしたフィルタ後のモータ電流検出値３３ａ、３３ｂを生成する。図１３のＡＤ変換間引きフィルタ２１はｓｉｎｃフィルタと言われるもので、前段の加算器２５と、後段の減算器２６で構成され、後段の回路はＡＤ変換クロック３４の周波数を１／Ｎ倍（Ｎは２のｎ乗、ｎは整数）された間引きクロック３５で動作する。フィルタ後のモータ電流検出値３３ａはＰＷＭ三角波の頂点と底点で出力されるＰＷＭ同期信号４３と同期したラッチタイミング信号３９によってモータ電流ラッチデータ４６ａを取り込み、モータを制御する。 FIG. 13 shows AD conversion means, which includes a ΔΣ AD converter 20 and an AD conversion thinning filter 21. FIG. 15 is an operation waveform diagram for detecting the motor current in the conventional example. The ΔΣ AD converter 20 outputs a 1-bit AD conversion signal 36 a for each high-frequency AD conversion clock 34, and generates filtered motor current detection values 33 a and 33 b in which high-frequency noise is cut by the AD conversion thinning filter 21. The AD conversion decimation filter 21 shown in FIG. 13 is called a sinc filter, and includes a front-stage adder 25 and a rear-stage subtractor 26. The rear-stage circuit increases the frequency of the AD conversion clock 34 by 1 / N times (N Operates with a thinning clock 35 that is 2 to the power of n, where n is an integer. The motor current detection value 33a after the filter captures the motor current latch data 46a by the latch timing signal 39 synchronized with the PWM synchronization signal 43 output at the top and bottom of the PWM triangular wave, and controls the motor.

特開平１０−１９１６７８号公報JP-A-10-191678

しかしながら、ΔΣＡＤ変換器２０の分解能を上げるためには、ＡＤ変換クロック３４の周波数を高くし、間引きクロック３５の周波数を低くする（分周比を上げる）ことが必要であるが、間引きクロック３５とＰＷＭ周波数に合わせてＡＤ変換クロック３４の周波数を設定するには、ＰＷＭキャリア周波数を２のｎ乗倍にすると周波数が細かくなり、設定するのは困難である。また、間引きクロック３５に合わせてＰＷＭキャリア周波数の周期を変更することは、全体システムのタイミングが変わってしまうという問題がある。図１５に示すように間引きクロック３５とＰＷＭキャリア周期が非同期の設定で使用すると、フィルタ後のモータ電流検出値３３ａ、３３ｂの生成とＰＷＭ同期信号４３のタイミン
グにずれが生じ、モータ電流ラッチデータ４６ａの値は、フィルタ後のモータ電流検出値３３ａ、３３ｂの非同期の変動成分が重畳するという問題がある。 However, in order to increase the resolution of the ΔΣ AD converter 20, it is necessary to increase the frequency of the AD conversion clock 34 and decrease the frequency of the thinning clock 35 (increase the frequency division ratio). In order to set the frequency of the AD conversion clock 34 in accordance with the PWM frequency, if the PWM carrier frequency is increased to the nth power of 2, the frequency becomes fine and difficult to set. Further, changing the period of the PWM carrier frequency in accordance with the thinning clock 35 causes a problem that the timing of the entire system changes. As shown in FIG. 15, when the decimation clock 35 and the PWM carrier cycle are used asynchronously, the generation of the filtered motor current detection values 33a and 33b and the timing of the PWM synchronization signal 43 are shifted, and the motor current latch data 46a. This value has a problem that asynchronous fluctuation components of the filtered motor current detection values 33a and 33b are superimposed.

本発明は上述従来の課題を解決するものであり、モータの巻線に流れる電流を制御することで、モータの回転を自在にコントロールするモータ制御装置において、モータ電流の検出とＰＷＭキャリア周期にタイミングを合わせることにより、モータ電流検出値の変動を抑えるものである。 The present invention solves the above-mentioned conventional problems, and in a motor control device that freely controls the rotation of the motor by controlling the current flowing in the motor winding, the timing of the motor current detection and the PWM carrier cycle Is used to suppress fluctuations in the detected motor current value.

上記課題を解決するために請求項１に記載の電流検出装置は、モータに流れる電流をアナログ電圧に変換するモータ電流検出手段と、前記モータ電流検出手段で検出したアナログ電圧を１ｂｉｔのディジタル信号に変換するデルタシグマ型ＡＤコンバータと、デルタシグマ型ＡＤコンバータの１ｂｉｔ出力信号を多ｂｉｔのディジタル信号に変換するＡＤ変換間引きフィルタとで構成される電流検出装置において、前記ＡＤ変換間引きフィルタを２個以上とし、前記複数個のＡＤ変換間引きフィルタの動作開始タイミングをそれぞれ異なるタイミングとなるように遅延させるディレイ回路を設け、前記ＡＤ変換間引きフィルタと前記ディレイ回路によって、複数個の前記ＡＤ変換間引きフィルタから出力される多ｂｉｔのディジタル信号は生成タイミングが異なり、新しく生成されたディジタル信号を選択して出力する。 In order to solve the above problem, a current detection device according to claim 1 is a motor current detection means for converting a current flowing through a motor into an analog voltage, and the analog voltage detected by the motor current detection means is converted into a 1-bit digital signal. In a current detection device comprising a delta sigma type AD converter for conversion and an AD conversion decimation filter for converting a 1-bit output signal of the delta sigma type AD converter into a multi-bit digital signal, two or more AD conversion decimation filters are provided. A delay circuit for delaying the operation start timings of the plurality of AD conversion decimation filters to be different from each other, and output from the plurality of AD conversion decimation filters by the AD conversion decimation filter and the delay circuit. Multi-bit digital signals Different timing, selects and outputs the newly generated digital signal.

また、前記ＡＤ変換間引きフィルタは、２のｍ乗（ｍは整数）個で、間引き数以下となるように設定する。 The AD conversion decimation filter is set to be 2 m to the power of m (m is an integer) and equal to or less than the decimation number.

また、前記ＡＤ変換間引きフィルタは、１つの加算器と、複数個の減算器で構成する。 The AD conversion decimation filter is composed of one adder and a plurality of subtractors.

また、前記減算器は、２のｍ乗（ｍは整数）個で、間引き数以下となるように設定する。 The number of subtractors is set to be 2 m to the power of m (m is an integer) and equal to or less than the thinning number.

また、前記ディレイ回路は、前記複数個のＡＤ変換間引きフィルタから生成される多ｂｉｔのディジタル信号は、間引きフィルタ間で均等に生成されるように前記ディレイ回路の遅延量を設定する。 The delay circuit sets a delay amount of the delay circuit so that a multi-bit digital signal generated from the plurality of AD conversion decimation filters is evenly generated between the decimation filters.

請求項１に記載の電流検出装置によれば、モータ電流の検出とＰＷＭキャリア周期にタイミングの変動を小さく抑えることができるので、モータ電流検出値の変動が小さくなり、モータのトルク変動および速度変動を小さくすることができる。 According to the current detection device of the first aspect, since the variation in timing can be suppressed to be small between the detection of the motor current and the PWM carrier cycle, the variation in the detected motor current is reduced, and the torque variation and the speed variation of the motor are reduced. Can be reduced.

また、請求項２に記載の電流検出装置によれば、ディレイ回路の構成が容易で、間引きフィルタ間の周期を均等に分割することができるので、検出遅延のばらつきの影響を更に小さくすることができる。 In addition, according to the current detection device of the second aspect, the delay circuit can be easily configured, and the period between the thinning filters can be divided equally, so that the influence of variations in detection delay can be further reduced. it can.

また、請求項３に記載の電流検出装置によれば、１つの加算器で構成することができるので、ＡＤ変換間引きフィルタ部を安価に構成することができる。 Further, according to the current detection device of the third aspect, since it can be configured by one adder, the AD conversion decimation filter unit can be configured at low cost.

また、請求項４に記載の電流検出装置によれば、ＡＤ変換間引きフィルタ部を安価にかつ、ディレイ回路の構成が容易で、間引きフィルタ間の周期を均等に分割することができるので、検出遅延のばらつきの影響を更に小さくすることができる。 In addition, according to the current detection device of the fourth aspect, the AD conversion decimation filter unit is inexpensive, the delay circuit configuration is easy, and the period between the decimation filters can be divided equally. It is possible to further reduce the influence of the variation of.

また、請求項５に記載の電流検出装置によれば、間引きフィルタ間の周期を均等に分割することができるので、検出遅延のばらつきの影響を更に小さくすることができる。 In addition, according to the current detection device of the fifth aspect, since the period between the thinning filters can be divided equally, the influence of variations in detection delay can be further reduced.

本発明の実施例１のモータ電流を検出するＡＤ変換手段のブロック構成図The block block diagram of the AD conversion means which detects the motor current of Example 1 of this invention 実施例１のモータ制御装置のブロック構成図Block configuration diagram of the motor control device according to the first embodiment. 実施例１のモータを制御するディジタル信号制御手段のブロック構成図Block diagram of digital signal control means for controlling motor of embodiment 1 実施例１のモータ電流を検出する動作波形図Operation Waveform Diagram for Detecting Motor Current of Example 1 実施例２のモータ電流を検出するＡＤ変換手段のブロック構成図Block configuration diagram of AD conversion means for detecting motor current according to the second embodiment 実施例２のモータ制御装置のブロック構成図Block configuration diagram of motor control apparatus of embodiment 2 実施例３のモータ電流を検出する動作波形図Operation waveform diagram for detecting motor current of Example 3 実施例３のモータ制御装置のブロック構成図Block configuration diagram of motor control apparatus of embodiment 3 実施例４のモータ電流を検出する動作波形図Operation waveform diagram for detecting motor current of Example 4 実施例４のモータ制御装置のブロック構成図Block diagram of motor control apparatus of embodiment 4 実施例５のモータ電流を検出する動作波形図Operation waveform diagram for detecting motor current of Example 5 実施例５のモータ制御装置のブロック構成図Block diagram of motor control apparatus of embodiment 5 従来例のモータ電流を検出するＡＤ変換手段のブロック構成図The block block diagram of the AD conversion means which detects the motor current of a prior art example 従来例のモータ制御装置のブロック構成図Block diagram of a conventional motor control device 従来例のモータ電流を検出する動作波形図Operation waveform diagram for detecting motor current of conventional example 従来例のモータを制御するディジタル信号制御手段のブロック構成図Block diagram of digital signal control means for controlling a conventional motor

第１の発明は、モータに流れる電流をアナログ電圧に変換するモータ電流検出手段と、前記モータ電流検出手段で検出したアナログ電圧を１ｂｉｔのディジタル信号に変換するデルタシグマ型ＡＤコンバータと、デルタシグマ型ＡＤコンバータの１ｂｉｔ出力信号を多ｂｉｔのディジタル信号に変換するＡＤ変換間引きフィルタとで構成される電流検出装置において、前記ＡＤ変換間引きフィルタを２個以上とし、前記複数個のＡＤ変換間引きフィルタの動作開始タイミングをそれぞれ異なるタイミングとなるように遅延させるディレイ回路を設け、前記ＡＤ変換間引きフィルタと前記ディレイ回路によって、複数個の前記ＡＤ変換間引きフィルタから出力される多ｂｉｔのディジタル信号は生成タイミングが異なり、新しく生成されたディジタル信号を選択して出力するので、モータ電流検出値の変動が小さくなり、モータのトルク変動および速度変動を小さくすることができる。 A first invention is a motor current detecting means for converting a current flowing through a motor into an analog voltage, a delta sigma type AD converter for converting an analog voltage detected by the motor current detecting means into a 1-bit digital signal, and a delta sigma type In a current detection device including an AD conversion decimation filter that converts a 1-bit output signal of an AD converter into a multi-bit digital signal, the AD conversion decimation filters are two or more, and the operations of the plurality of AD conversion decimation filters Delay circuits are provided to delay the start timings at different timings, and the multi-bit digital signals output from the plurality of AD conversion decimation filters differ in generation timing by the AD conversion decimation filter and the delay circuit. Newly generated Since selects and outputs the barrel signal, fluctuation of the motor current detection value becomes small, it is possible to reduce the torque variation and speed fluctuation of the motor.

第２の発明は、前記ＡＤ変換間引きフィルタは、２のｍ乗（ｍは整数）個で、間引き数以下となるように設定するので、ディレイ回路の構成が容易で、間引きフィルタ間の周期を均等に分割することができるので、検出遅延のばらつきの影響を更に小さくすることができる。 In the second invention, since the AD conversion decimation filters are set to 2 m to the power of m (m is an integer) and less than the decimation number, the configuration of the delay circuit is easy, and the period between the decimation filters is set. Since it can be divided equally, the influence of variations in detection delay can be further reduced.

第３の発明は、前記ＡＤ変換間引きフィルタは、１つの加算器と、複数個の減算器で構成するので、１つの加算器で構成することができるので、ＡＤ変換間引きフィルタ部を安価に構成することができる。 In the third invention, since the AD conversion decimation filter is composed of one adder and a plurality of subtractors, it can be composed of one adder, so that the AD conversion decimation filter unit is constructed at low cost. can do.

第４の発明は、前記減算器は、２のｍ乗（ｍは整数）個で、間引き数以下となるように設定するので、ＡＤ変換間引きフィルタ部を安価にかつ、ディレイ回路の構成が容易で、間引きフィルタ間の周期を均等に分割することができるので、検出遅延のばらつきの影響を更に小さくすることができる。 In the fourth aspect of the invention, the number of subtractors is set to 2 m (where m is an integer) and equal to or less than the number of thinnings. Thus, since the period between the thinning filters can be divided equally, the influence of variations in detection delay can be further reduced.

第５の発明は、前記ディレイ回路は、前記複数個のＡＤ変換間引きフィルタから生成される多ｂｉｔのディジタル信号は、間引きフィルタ間で均等に生成されるように前記ディレイ回路の遅延量を設定するので、間引きフィルタ間の周期を均等に分割することができるので、検出遅延のばらつきの影響を更に小さくすることができる。 In a fifth aspect of the invention, the delay circuit sets a delay amount of the delay circuit so that a multi-bit digital signal generated from the plurality of AD conversion decimation filters is generated evenly between the decimation filters. Therefore, since the period between the thinning filters can be divided equally, the influence of variations in detection delay can be further reduced.

以下、本発明の実施の形態について、図面を参照しながら説明する。なお、この実施の形態によって本発明が限定されるものではない。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. Note that the present invention is not limited to the embodiments.

（実施の形態１）
本発明によるモータ制御装置について、図１、図２、図３および図４を用いて説明する。 (Embodiment 1)
A motor control device according to the present invention will be described with reference to FIGS. 1, 2, 3, and 4.

図１は実施の形態１におけるモータ電流を検出するＡＤ変換手段のブロック構成図、図２はモータ制御装置のブロック構成図、図３はモータを制御するディジタル制御手段のブロック構成図、図４はモータ電流を検出する動作波形図であり、以下に各動作について説明する。 1 is a block configuration diagram of an AD conversion means for detecting motor current in the first embodiment, FIG. 2 is a block configuration diagram of a motor control device, FIG. 3 is a block configuration diagram of a digital control means for controlling a motor, and FIG. FIG. 4 is an operation waveform diagram for detecting a motor current, and each operation will be described below.

図２において３はモータであり、効率や制御性の点からロータに磁石を配置した３相ブラシレスモータが広く利用されている。 In FIG. 2, reference numeral 3 denotes a motor, and a three-phase brushless motor in which a magnet is arranged on a rotor is widely used from the viewpoint of efficiency and controllability.

９は磁極位置検出器であり、ロータの回転位置を検出するものであり、モータをＰＷＭによって制御する場合に磁石位置の検出を行い、磁極位置情報３７を出力する。 A magnetic pole position detector 9 detects the rotational position of the rotor, detects the magnet position when the motor is controlled by PWM, and outputs magnetic pole position information 37.

２は電力変換手段であり、後述するディジタル信号処理手段１からのＰＷＭ指令を受け、モータ３に電圧を印加するものであり、ＩＧＢＴとダイオードなどの電力素子で構成される。最近では電力素子を駆動するためのプリドライブ回路を内蔵したＩＰＭ（ＩｎｔｅｌｌｉｇｅｎｔＰｏｗｅｒＭｏｄｕｌｅ）により、一体成型されたものがよく用いられる。 Reference numeral 2 denotes power conversion means, which receives a PWM command from the digital signal processing means 1 described later and applies a voltage to the motor 3, and is composed of power elements such as an IGBT and a diode. Recently, an integrated power module using an IPM (Intelligent Power Module) incorporating a pre-drive circuit for driving a power element is often used.

１はディジタル信号処理手段であり、図３に示すように位置アンプ、速度アンプ、電流アンプ、ＰＷＭ発生回路４１で構成される。上位装置からのモータ回転指令３１と、磁極位置検出器９からの磁極位置情報３７から位置制御、速度制御および電流制御を行い、ＰＷＭ発生回路４１によってモータを駆動するためのＰＷＭ信号（Ｐ１〜Ｐ６）を出力する。ＰＷＭ信号は図４に示すようにアップダウンカウンタにより生成されるＰＷＭ三角波と電流制御で演算した電圧指令値とを比較することによって、ＰＷＭ指令信号（Ｐ１〜Ｐ６）を生成する。ＰＷＭ信号の生成タイミングは、後述するタイミング生成器７からのトリガ信号であるＰＷＭ同期信号４３のタイミング毎に更新する。 Reference numeral 1 denotes digital signal processing means, which comprises a position amplifier, a speed amplifier, a current amplifier, and a PWM generation circuit 41 as shown in FIG. PWM signals (P1 to P6) for performing position control, speed control and current control from the motor rotation command 31 from the host device and the magnetic pole position information 37 from the magnetic pole position detector 9 and driving the motor by the PWM generation circuit 41. ) Is output. As shown in FIG. 4, the PWM signal generates PWM command signals (P1 to P6) by comparing a PWM triangular wave generated by an up / down counter with a voltage command value calculated by current control. The generation timing of the PWM signal is updated every timing of the PWM synchronization signal 43 that is a trigger signal from the timing generator 7 described later.

４５はラッチトリガ生成器であり、ＰＷＭ同期信号４３を受けてラッチタイミング信号３９を出力する。ラッチタイミング信号はモータ電流更新データ４２ａ、４２ｂを取り込むタイミングを決めるものであり、ＰＷＭ同期信号４３と同タイミング、またはＰＷＭ同期信号４３からディレイを設けて出力される。 A latch trigger generator 45 receives the PWM synchronization signal 43 and outputs a latch timing signal 39. The latch timing signal determines the timing for fetching the motor current update data 42a and 42b, and is output at the same timing as the PWM synchronization signal 43 or with a delay from the PWM synchronization signal 43.

４０はラッチ回路であり、ラッチタイミング信号３９を受けるとモータ電流更新データ４２ａ、４２ｂを取り込み、モータ電流ラッチデータ４６ａ、４６ｂを得る。 Reference numeral 40 denotes a latch circuit. When the latch timing signal 39 is received, the motor current update data 42a and 42b are fetched to obtain motor current latch data 46a and 46b.

電流制御は後述するモータ電流検出部５で検出したモータ電流ラッチデータ４６ａ、４６ｂを用いて行う。 Current control is performed using motor current latch data 46a and 46b detected by a motor current detector 5 described later.

７−１はタイミング生成器であり、モータ制御装置の各ブロックが動作するタイミング信号を生成し、ＰＷＭ同期信号４３、ＡＤ変換クロック３４を出力する。 A timing generator 7-1 generates a timing signal for operating each block of the motor control device, and outputs a PWM synchronization signal 43 and an AD conversion clock 34.

ＰＷＭ同期信号４３は、ディジタル信号処理手段１で生成するＰＷＭ三角波の頂点と最下点のタイミングで出力するトリガ信号であり、図４に示すようにＰＷＭキャリア周期の１／２時間毎に同期する。 The PWM synchronization signal 43 is a trigger signal output at the timing of the apex and the lowest point of the PWM triangular wave generated by the digital signal processing means 1, and is synchronized every 1/2 hour of the PWM carrier period as shown in FIG. .

ＡＤ変換クロック３４は後述するΔΣＡＤ変換器を動作させるためのクロックであり、数十ＭＨｚの周波数で動作させるのが一般的である。 The AD conversion clock 34 is a clock for operating a ΔΣ AD converter, which will be described later, and is generally operated at a frequency of several tens of MHz.

４ａ、４ｂはモータ電流検出手段であり、モータ線８に流れるモータ電流を電圧に変換してモータ電流アナログ信号３２ａ、３２ｂを生成する。モータ電流検出手段４ａ、４ｂは小電流の場合は抵抗、大電流の場合はＣＴ（ＣｕｒｒｅｎｔＴｒａｎｓｆｅｒ）が一般的に用いられる。 Reference numerals 4a and 4b denote motor current detection means for converting the motor current flowing through the motor line 8 into a voltage and generating motor current analog signals 32a and 32b. As the motor current detecting means 4a and 4b, resistance is generally used when the current is small, and CT (Current Transfer) is generally used when the current is large.

５−１はモータ電流検出部であり、第１のＡＤ変換手段６ａ−１、第２のＡＤ変換手段６ｂ−１で構成し、更に第１のＡＤ変換手段６ａ−１は図１に示すようにΔΣＡＤ変換器２０とＡＤ変換間引きフィルタ２１とデータ更新手段４４で構成される。第２のＡＤ変換手段６ｂ−１も同様の構成である。 Reference numeral 5-1 denotes a motor current detector, which includes a first AD converter 6a-1 and a second AD converter 6b-1, and the first AD converter 6a-1 is as shown in FIG. The ΔΣ AD converter 20, the AD conversion decimation filter 21, and the data update means 44. The second AD conversion means 6b-1 has the same configuration.

ΔΣＡＤ変換器２０はモータ電流アナログ信号３２ａを１ｂｉｔのディジタル信号に変換し、ＡＤ変換クロック３４毎にＡＤ変換信号３６ａを出力する。 The ΔΣ AD converter 20 converts the motor current analog signal 32 a into a 1-bit digital signal and outputs an AD conversion signal 36 a for each AD conversion clock 34.

ＡＤ変換間引きフィルタ２１は図１に示すように加算器と減算器とＡＤ変換クロック３４の周波数を１／Ｎ倍（Ｎは２のｎ乗、ｎは整数）にする分周器とすることで、間引き数Ｎの構成となる。 As shown in FIG. 1, the AD conversion decimation filter 21 is a frequency divider that makes the frequency of the adder, subtractor, and AD conversion clock 34 1 / N times (N is 2 to the nth power, n is an integer). , The number of thinning-out number N.

ＡＤ変換間引きフィルタ２１は、ΔΣＡＤ変換器２０から出力された１ｂｉｔのディジタル信号であるＡＤ変換信号３６ａをＡＤ変換クロック３４毎に加算器２５で積分することで加算データ２３ａを生成する。減算器２６はＡＤ変換クロック３４を１／Ｎ倍に分周した間引きクロック３５−１毎に動作し、前回値と今回値の差分を演算することで図４に示すように第１のフィルタ後のモータ電流検出値３３ａ−１を生成する。 The AD conversion decimation filter 21 integrates the AD conversion signal 36 a that is a 1-bit digital signal output from the ΔΣ AD converter 20 by the adder 25 for each AD conversion clock 34 to generate addition data 23 a. The subtractor 26 operates for each thinning clock 35-1 obtained by dividing the AD conversion clock 34 by 1 / N times, and calculates the difference between the previous value and the current value, as shown in FIG. Motor current detection value 33a-1 is generated.

また、図１に示すようにＡＤ変換間引きフィルタ２１は複数個配置し、ＡＤ変換クロック３４にディレイ回路１９によってクロックの出力タイミングを遅らせた信号を２段目のＡＤ変換間引きフィルタ２１に入力することで、第１のフィルタ後のモータ電流検出値３３ａ−１が生成されたタイミングからディレイ回路１９で遅延された時間分遅れたタイミングで第２のフィルタ後のモータ電流検出値３３ａ―２を生成する。 Also, as shown in FIG. 1, a plurality of AD conversion decimation filters 21 are arranged, and a signal obtained by delaying the clock output timing by the delay circuit 19 is input to the AD conversion decimation filter 21 at the second stage. Thus, the second filtered motor current detection value 33a-2 is generated at a timing delayed by the time delayed by the delay circuit 19 from the generation timing of the first filtered motor current detection value 33a-1. .

このような構成を複数個配置することで、第３のフィルタ後のモータ電流検出値３３ａ−３が生成されたタイミングからディレイ回路１９で遅延された時間分遅れたタイミングで第３のフィルタ後のモータ電流検出値３３ａ―３を生成し、ＡＤ変換間引きフィルタ２１の数量分の生成タイミングが異なるモータ電流検出値を生成する。 By arranging a plurality of such configurations, the timing after the third filter is delayed by the time delayed by the delay circuit 19 from the timing when the motor current detection value 33a-3 after the third filter is generated. A motor current detection value 33a-3 is generated, and motor current detection values having different generation timings corresponding to the number of AD conversion decimation filters 21 are generated.

図４はＡＤ変換間引きフィルタ２１が２個の例であり、２段目の間引きクロック３５−２を、１段目の間引きクロック３５−１の中央に生成するようにディレイ回路１９の遅延量を調整する。 FIG. 4 shows an example in which there are two AD conversion decimation filters 21, and the delay amount of the delay circuit 19 is set so that the second-stage decimation clock 35-2 is generated at the center of the first-stage decimation clock 35-1. adjust.

４４はデータ更新手段であり、複数個のＡＤ変換間引きフィルタ２１で生成した第１のフィルタ後のモータ電流検出値３３ａ−１、第のフィルタ後のモータ電流検出値３３ａ−２を入力値として、各入力値が更新される毎に最新の入力値を選択し、モータ電流更新データ４２ａとして出力する。 Reference numeral 44 denotes data update means, which uses the first filtered motor current detection value 33a-1 and the first filtered motor current detection value 33a-2 generated by the plurality of AD conversion decimation filters 21 as input values. Each time each input value is updated, the latest input value is selected and output as motor current update data 42a.

以上が各ブロックの動作の説明であり、次に図４を用いて本発明の実施の形態１の動作について説明する。 The above is the description of the operation of each block. Next, the operation of Embodiment 1 of the present invention will be described with reference to FIG.

図４は第１のＡＤ変換手段６ａ−１と第２のＡＤ変換手段６ｂ−１内の間引きＡＤ変換間引きフィルタ２１がそれぞれ２個配置した例である。 FIG. 4 shows an example in which two decimation AD conversion decimation filters 21 in the first AD conversion means 6a-1 and the second AD conversion means 6b-1 are arranged.

モータ制御装置が動作状態になると、タイミング生成器７−１からＡＤ変換クロック３４と、ＰＷＭキャリア周期に同期したＰＷＭ同期信号４３を出力する。 When the motor control device is in the operating state, the timing generator 7-1 outputs the AD conversion clock 34 and the PWM synchronization signal 43 synchronized with the PWM carrier cycle.

前述したようにＡＤ変換クロック３４によって第１のＡＤ変換手段６ａ−１が動作を開始し、各ＡＤ変換手段内のＡＤ変換間引きフィルタ２１が動作を開始し、間引きクロック３５−１と間引きクロック３５−２毎にそれぞれ第１のフィルタ後のモータ電流検出値３３ａ−１、第２のフィルタ後のモータ電流検出値３３ａ−２が生成される。これらのモータ電流検出値はデータ更新手段４４で図４に示すように最新のモータ電流検出値に更新されてモータ電流更新データ４２ａを出力する。 As described above, the first AD conversion means 6a-1 starts operating by the AD conversion clock 34, the AD conversion thinning filter 21 in each AD conversion means starts operating, and the thinning clock 35-1 and the thinning clock 35 A motor current detection value 33a-1 after the first filter and a motor current detection value 33a-2 after the second filter are generated for each -2. These motor current detection values are updated to the latest motor current detection values as shown in FIG. 4 by the data updating means 44, and motor current update data 42a is output.

モータ電流更新データ４２ａは更にラッチタイミング信号３９のタイミングでディジタル信号処理手段１内にモータ電流ラッチデータ４６ａとして取り込まれ、モータ制御に使用される。 The motor current update data 42a is further taken into the digital signal processing means 1 as motor current latch data 46a at the timing of the latch timing signal 39 and used for motor control.

以上は第１のＡＤ変換手段６ａ−１での動作波形を説明したが、第２のＡＤ変換手段６ｂ−１でも同様の動作となる。 Although the operation waveform in the first AD converter 6a-1 has been described above, the same operation is performed in the second AD converter 6b-1.

以上のような構成とすることにより、ＰＷＭキャリア周期と同期したタイミングでモータ電流を検出することができるので、モータ電流の検出遅延によるばらつきがなくなり、モータ制御の応答性を高めることができる。 With the configuration as described above, the motor current can be detected at a timing synchronized with the PWM carrier cycle, so that there is no variation due to the detection delay of the motor current, and the responsiveness of the motor control can be improved.

図４はＡＤ変換間引きフィルタ２１が２個の例であるが、ＡＤ変換間引きフィルタ２１の個数を増やすことによってＰＷＭ同期信号４３間で生成されるモータ電流更新データ４２ａはサンプリング細かくなり、ラッチタイミング信号３９とモータ電流更新データ４２ａとの検出遅延が更に小さくなり、ＰＷＭ同期信号４３とほぼ同期したタイミングでモータ電流を検出することができる。 FIG. 4 shows an example in which there are two AD conversion decimation filters 21, but by increasing the number of AD conversion decimation filters 21, the motor current update data 42 a generated between the PWM synchronization signals 43 becomes finer and the latch timing signal 39 and the detection delay of the motor current update data 42a are further reduced, and the motor current can be detected at a timing substantially synchronized with the PWM synchronization signal 43.

また、前述したように間引き数はＮ（Ｎは２のｎ乗、ｎは整数）となるが、ＡＤ変換間引きフィルタ２１の個数をＭ個（Ｍは２のｍ乗、ｍは整数で、ｍ≦ｎ）となるように設定する。例えば、ＡＤ変換間引き数を２５６とした場合にＡＤ変換間引きフィルタ２１の個数を６４、３２とすることで、間引きフィルタ間の周期を均等に分割することができるので、検出遅延のばらつきの影響を更に小さくすることができる。 Further, as described above, the number of thinning out is N (N is 2 to the power of n and n is an integer), but the number of AD conversion thinning filters 21 is M (M is the power of 2 m, m is an integer, m ≦ n). For example, when the AD conversion thinning number is 256, the period between the thinning filters can be evenly divided by setting the number of AD conversion thinning filters 21 to 64 and 32. Therefore, the influence of variations in detection delay is affected. It can be further reduced.

また、ディレイ回路１９は第１のＡＤ変換手段６ａ−１の内部で構成しているが、図５および図６のようにタイミング生成器７−２からタイミング信号を出力する構成としてもよい。 Although the delay circuit 19 is configured inside the first AD converter 6a-1, it may be configured to output a timing signal from the timing generator 7-2 as shown in FIGS.

また、ディレイ回路１９およびクロック分周器１８は第１のＡＤ変換手段６ａ−１の内部で構成しているが、図７および図８のようにタイミング生成器７−３からタイミング信号を出力する構成としてもよい。 The delay circuit 19 and the clock frequency divider 18 are configured inside the first AD converter 6a-1, and output a timing signal from the timing generator 7-3 as shown in FIGS. It is good also as a structure.

（実施の形態２）
図９および図１０を用いて本発明の実施の形態２について説明する。実施の形態１と異なるのは第１のＡＤ変換手段６ａ−４および第のＡＤ変換手段６ｂ−４の構成であり、以下に説明する。 (Embodiment 2)
A second embodiment of the present invention will be described with reference to FIG. 9 and FIG. What is different from the first embodiment is the configuration of the first AD converter 6a-4 and the second AD converter 6b-4, which will be described below.

実施の形態２における第１のＡＤ変換手段６ａ−４でＡＤ変換間引きフィルタ２１−２
は図９に示すように、１個の加算器２５と複数個の減算器２６で構成する。１段目の加算器２５と減算器２６の構成および動作は実施例１と同様である。 AD conversion decimation filter 21-2 by the first AD conversion means 6a-4 in the second embodiment
9 comprises one adder 25 and a plurality of subtractors 26, as shown in FIG. The configurations and operations of the first stage adder 25 and subtractor 26 are the same as those in the first embodiment.

２段目以降の減算器２６は１段目の加算器２５で生成された加算データ２３ａ−１と同じデータを使用する。 The second and subsequent subtracters 26 use the same data as the addition data 23a-1 generated by the first stage adder 25.

２段目の間引きクロックは、１段目で生成した間引きクロック３５−１からディレイ回路によって遅延した間引きクロック３５−２を用いる。 As the second-stage thinning clock, a thinning clock 35-2 delayed by a delay circuit from the thinning clock 35-1 generated at the first stage is used.

更に３段目の間引きクロックは、２段目で生成した間引きクロック３５−１からディレイ回路によって遅延した間引きクロックを用いる。 Further, a thinning clock delayed by a delay circuit from the thinning clock 35-1 generated at the second stage is used as the thinning clock at the third stage.

以下、４段目以降の間引きクロックも同様の形態とする。 Hereinafter, the thinning clocks after the fourth stage have the same form.

以上のような構成とすることにより、複数個の間引きフィルタを設ける構成としても、加算器２５は１個で実施例１と同様な動作を行うことができるので、回路の増加を低減した安価な構成でＰＷＭ同期信号４３とほぼ同期したタイミングでモータ電流を検出することができる。 With the configuration as described above, even when a plurality of decimation filters are provided, a single adder 25 can perform the same operation as in the first embodiment. The motor current can be detected at a timing substantially synchronized with the PWM synchronization signal 43 in the configuration.

また、間引きクロック３５−１および３５−２はＡＤ変換手段６ａ−１の内部で生成しているが、図１１および図１２のようにタイミング生成器７−５から間引きクロック３５−１および３５−２を出力する構成としてもよい。 The decimation clocks 35-1 and 35-2 are generated inside the AD conversion means 6a-1, but the decimation clocks 35-1 and 35- are generated from the timing generator 7-5 as shown in FIGS. 2 may be output.

ΔΣＡＤ変換器からの出力信号を間引きフィルタによってモータ電流を得る電流検出装置で、動作クロックにディレイを与えた間引きフィルタを複数使用し、各間引きフィルタによって順次生成される電流検出データを用いてモータ電流検出値とするため、モータ電流の検出とＰＷＭキャリア周期にタイミングの変動を小さく抑えることができるので、モータ電流検出値の変動が小さくなり、モータのトルク変動および速度変動を小さくすることができるので、モータ電流を検出してモータ制御を行う制御装置として特に有効である。 A current detection device that obtains motor current from the output signal from the ΔΣ AD converter using a decimation filter, and uses a plurality of decimation filters that give a delay to the operation clock, and uses the current detection data sequentially generated by each decimation filter to generate motor current. Since the detection value is used, timing fluctuations can be kept small between detection of the motor current and the PWM carrier cycle, so fluctuations in the detection value of the motor current can be reduced and torque fluctuations and speed fluctuations of the motor can be reduced. It is particularly effective as a control device that detects motor current and performs motor control.

１ディジタル信号処理手段
２電力変換手段
３モータ
４ａ、４ｂモータ電流検出手段
５、５−１、５−２、５−３、５−４、５−５モータ電流検出部
６ａ−１、６ａ−２、６ａ−３、６ａ−４、６ａ−５、６ｃ第１のＡＤ変換手段
６ｂ−１、６ｂ−２、６ｂ−３、６ｂ−４、６ｂ−５、６ｄ第２のＡＤ変換手段
７、７−１、７−２、７−３、７−４、７−５タイミング生成器
８モータ線
９磁極位置検出器
１８クロック分周器
１９ディレイ回路
２０ ΔΣＡＤ変換器
２１、２１−１、２１−２、２１−３ＡＤ変換間引きフィルタ
２３ａ−１、２３ａ−２加算データ
２５加算器
２６減算器
３１モータ回転指令
３２ａ、３２ｂモータ電流アナログ信号
３３ａフィルタ後のモータ電流検出値
３３ａ−１第１のフィルタ後のモータ電流検出値
３３ａ−２第２のフィルタ後のモータ電流検出値
３３ａ−３第３のフィルタ後のモータ電流検出値
３３ａ−４第４のフィルタ後のモータ電流検出値
３４、３４−１、３４−２ＡＤ変換クロック
３５、３５−１、３５−２間引きクロック
３６ａＡＤ変換信号
３７磁極位置情報
３９ラッチタイミング信号
４０ラッチ回路
４１ＰＷＭ発生回路
４２ａ、４２ｂモータ電流更新データ
４３ＰＷＭ同期信号
４４データ更新手段
４５ラッチトリガ生成器
４６ａモータ電流ラッチデータ DESCRIPTION OF SYMBOLS 1 Digital signal processing means 2 Power conversion means 3 Motor 4a, 4b Motor current detection means 5, 5-1, 5-2, 5-3, 5-4, 5-5 Motor current detection part 6a-1, 6a-2 6a-3, 6a-4, 6a-5, 6c First AD conversion means 6b-1, 6b-2, 6b-3, 6b-4, 6b-5, 6d Second AD conversion means 7, 7 -1, 7-2, 7-3, 7-4, 7-5 Timing generator 8 Motor line 9 Magnetic pole position detector 18 Clock divider 19 Delay circuit 20 ΔΣ AD converter 21, 21-1, 21-2 , 21-3 AD conversion thinning filter 23a-1, 23a-2 addition data 25 adder 26 subtractor 31 motor rotation command 32a, 32b motor current analog signal 33a motor current detection value after filter 33a-1 after first filter Mo Current detection value 33a-2 Motor current detection value after second filter 33a-3 Motor current detection value after third filter 33a-4 Motor current detection value after fourth filter 34, 34-1 and 34- 2 AD conversion clock 35, 35-1, 35-2 Thinning-out clock 36a AD conversion signal 37 Magnetic pole position information 39 Latch timing signal 40 Latch circuit 41 PWM generation circuit 42a, 42b Motor current update data 43 PWM synchronization signal 44 Data update means 45 Latch trigger generator 46a Motor current latch data

Claims

モータに流れる電流をアナログ電圧に変換するモータ電流検出手段と、
前記モータ電流検出手段で検出したアナログ電圧を１ｂｉｔのディジタル信号に変換するデルタシグマ型ＡＤコンバータと、デルタシグマ型ＡＤコンバータの１ｂｉｔ出力信号を多ｂｉｔのディジタル信号に変換するＡＤ変換間引きフィルタとで構成される電流検出装置において、
前記ＡＤ変換間引きフィルタを２個以上とし、
複数個の前記ＡＤ変換間引きフィルタの動作開始タイミングをそれぞれ異なるタイミングとなるように遅延させるディレイ回路を設け、
前記ＡＤ変換間引きフィルタと前記ディレイ回路によって、複数個の前記ＡＤ変換間引きフィルタから出力される多ｂｉｔのディジタル信号は生成タイミングが異なり、新しく生成されたディジタル信号を選択して出力することを特徴とする電流検出装置。 Motor current detection means for converting the current flowing through the motor into an analog voltage;
A delta-sigma type AD converter that converts the analog voltage detected by the motor current detecting means into a 1-bit digital signal, and an AD conversion decimation filter that converts a 1-bit output signal of the delta-sigma type AD converter into a multi-bit digital signal In the current detection device
Two or more AD conversion decimation filters,
A delay circuit for delaying the operation start timings of the plurality of AD conversion decimation filters to be different from each other;
The multi-bit digital signals output from the plurality of AD conversion decimation filters are generated at different timings by the AD conversion decimation filter and the delay circuit, and a newly generated digital signal is selected and output. Current detector.

モータに流れる電流をアナログ電圧に変換するモータ電流検出手段と、
前記モータ電流検出手段で検出したアナログ電圧を１ｂｉｔのディジタル信号に変換するデルタシグマ型ＡＤコンバータと、デルタシグマ型ＡＤコンバータの１ｂｉｔ出力信号を多ｂｉｔのディジタル信号に変換するＡＤ変換間引きフィルタとで構成される電流検出装置において、
前記ＡＤ変換間引きフィルタは、１つの加算器と、複数個の減算器で構成し、
前記複数個の減算器の動作開始タイミングをそれぞれ異なるタイミングとなるように遅延させるディレイ回路を設け、
前記ＡＤ変換間引きフィルタと前記ディレイ回路によって、前記複数個の減算器から出力される多ｂｉｔのディジタル信号は生成タイミングが異なり、新しく生成されたディジタル信号を選択して出力することを特徴とする電流検出装置。 Motor current detection means for converting the current flowing through the motor into an analog voltage;
A delta-sigma type AD converter that converts the analog voltage detected by the motor current detecting means into a 1-bit digital signal, and an AD conversion decimation filter that converts a 1-bit output signal of the delta-sigma type AD converter into a multi-bit digital signal In the current detection device
The AD conversion decimation filter is composed of one adder and a plurality of subtractors ,
A delay circuit for delaying the operation start timings of the plurality of subtracters to be different from each other;
The multi-bit digital signals output from the plurality of subtracters are generated at different timings by the AD conversion decimation filter and the delay circuit, and a newly generated digital signal is selected and output. Detection device.

前記ＡＤ変換間引きフィルタは、２のｍ乗（ｍは整数）個で、間引き数以下となるように設定することを特徴とする請求項１または請求項２に記載の電流検出装置。 3. The current detection device according to claim 1, wherein the AD conversion thinning filter is set to be 2 m to the power of m (m is an integer) and equal to or less than the thinning number.

前記ディレイ回路は、少なくとも１個の前記ＡＤ変換間引きフィルタから生成される多ｂｉｔのディジタル信号は、間引きフィルタ間で均等に生成されるように前記ディレイ回路
の遅延量を設定することを特徴とする請求項１から請求項３のいずれか１項に記載の電流検出装置。
The delay circuit sets a delay amount of the delay circuit so that a multi-bit digital signal generated from at least one AD conversion decimation filter is generated evenly between the decimation filters. The current detection device according to any one of claims 1 to 3 .