JP6273459B2 - Current detector - Google Patents
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Description
本発明は、モータの巻線に流れる電流を制御することで、モータの回転を自在にコントロールするモータ制御装置において、モータ電流検出値の変動を抑えるものである。 The present invention suppresses fluctuations in the detected value of the motor current in a motor control device that controls the rotation of the motor freely by controlling the current flowing through the windings of the motor.
PWM(Pulse Width Modulation)制御によってモータを制御する方式では、マイクロプロセッサを用いたディジタル制御が広く行われている。モータを制御するためには、モータの巻線に流れる電流(以下、モータ電流)を検出する必要があり、ディジタル制御ではPWMのスイッチングタイミングを生成するPWM周期毎にモータ電流を検出し、電流指令値と一致するようにPI制御(比例+積分制御)などを用いて制御が行われる。FAサーボで使用される表面磁石構造の同期モータ(Surface
Permanent Magnet Synchronous Motor)が出力するトルクはモータ電流と比例関係にあるので、モータ電流の値をPWM制御によって制御することで、モータから出力されるトルクを自在にコントロールすることができる。
In a system in which a motor is controlled by PWM (Pulse Width Modulation) control, digital control using a microprocessor is widely performed. In order to control the motor, it is necessary to detect the current flowing in the motor winding (hereinafter referred to as “motor current”). In the digital control, the motor current is detected at every PWM cycle for generating the PWM switching timing, and the current command is detected. Control is performed using PI control (proportional + integral control) or the like so as to coincide with the value. Synchronous motor with surface magnet structure used in FA servo (Surface
Since the torque output by the permanent magnet synchronous motor is proportional to the motor current, the torque output from the motor can be freely controlled by controlling the value of the motor current by PWM control.
図14は従来例のモータ制御装置のブロック図であり、モータ電流の検出にはモータ制御装置の電力変換手段とモータ巻線との間に抵抗を設け、モータ電流が流れることで抵抗間に生じる電圧をAD変換手段でディジタル変換することにより、モータ電流を検出することが一般的に行われている。また、最近では安価であり、電力変換手段からのスイッチングノイズの影響を受けにくいという面からAD変換手段にΔΣAD変換器を用いることが提案されている(例えば、特許文献1)。 FIG. 14 is a block diagram of a conventional motor control device. A motor current is detected by providing a resistor between the power conversion means of the motor control device and the motor winding, and the motor current flows between the resistors. In general, a motor current is detected by digitally converting a voltage by an AD conversion means. In recent years, it has been proposed to use a ΔΣ AD converter for the AD conversion means because it is inexpensive and hardly affected by the switching noise from the power conversion means (for example, Patent Document 1).
図13はAD変換手段であり、ΔΣAD変換器20とAD変換間引きフィルタ21で構成される。図15は従来例のモータ電流を検出する動作波形図である。ΔΣAD変換器20は高周波のAD変換クロック34毎に1bitのAD変換信号36aを出力し、AD変換間引きフィルタ21で高周波ノイズをカットしたフィルタ後のモータ電流検出値33a、33bを生成する。図13のAD変換間引きフィルタ21はsincフィルタと言われるもので、前段の加算器25と、後段の減算器26で構成され、後段の回路はAD変換クロック34の周波数を1/N倍(Nは2のn乗、nは整数)された間引きクロック35で動作する。フィルタ後のモータ電流検出値33aはPWM三角波の頂点と底点で出力されるPWM同期信号43と同期したラッチタイミング信号39によってモータ電流ラッチデータ46aを取り込み、モータを制御する。
FIG. 13 shows AD conversion means, which includes a
しかしながら、ΔΣAD変換器20の分解能を上げるためには、AD変換クロック34の周波数を高くし、間引きクロック35の周波数を低くする(分周比を上げる)ことが必要であるが、間引きクロック35とPWM周波数に合わせてAD変換クロック34の周波数を設定するには、PWMキャリア周波数を2のn乗倍にすると周波数が細かくなり、設定するのは困難である。また、間引きクロック35に合わせてPWMキャリア周波数の周期を変更することは、全体システムのタイミングが変わってしまうという問題がある。図15に示すように間引きクロック35とPWMキャリア周期が非同期の設定で使用すると、フィルタ後のモータ電流検出値33a、33bの生成とPWM同期信号43のタイミン
グにずれが生じ、モータ電流ラッチデータ46aの値は、フィルタ後のモータ電流検出値33a、33bの非同期の変動成分が重畳するという問題がある。
However, in order to increase the resolution of the
本発明は上述従来の課題を解決するものであり、モータの巻線に流れる電流を制御することで、モータの回転を自在にコントロールするモータ制御装置において、モータ電流の検出とPWMキャリア周期にタイミングを合わせることにより、モータ電流検出値の変動を抑えるものである。 The present invention solves the above-mentioned conventional problems, and in a motor control device that freely controls the rotation of the motor by controlling the current flowing in the motor winding, the timing of the motor current detection and the PWM carrier cycle Is used to suppress fluctuations in the detected motor current value.
上記課題を解決するために請求項1に記載の電流検出装置は、モータに流れる電流をアナログ電圧に変換するモータ電流検出手段と、前記モータ電流検出手段で検出したアナログ電圧を1bitのディジタル信号に変換するデルタシグマ型ADコンバータと、デルタシグマ型ADコンバータの1bit出力信号を多bitのディジタル信号に変換するAD変換間引きフィルタとで構成される電流検出装置において、前記AD変換間引きフィルタを2個以上とし、前記複数個のAD変換間引きフィルタの動作開始タイミングをそれぞれ異なるタイミングとなるように遅延させるディレイ回路を設け、前記AD変換間引きフィルタと前記ディレイ回路によって、複数個の前記AD変換間引きフィルタから出力される多bitのディジタル信号は生成タイミングが異なり、新しく生成されたディジタル信号を選択して出力する。
In order to solve the above problem, a current detection device according to
また、前記AD変換間引きフィルタは、2のm乗(mは整数)個で、間引き数以下となるように設定する。 The AD conversion decimation filter is set to be 2 m to the power of m (m is an integer) and equal to or less than the decimation number.
また、前記AD変換間引きフィルタは、1つの加算器と、複数個の減算器で構成する。 The AD conversion decimation filter is composed of one adder and a plurality of subtractors.
また、前記減算器は、2のm乗(mは整数)個で、間引き数以下となるように設定する。 The number of subtractors is set to be 2 m to the power of m (m is an integer) and equal to or less than the thinning number.
また、前記ディレイ回路は、前記複数個のAD変換間引きフィルタから生成される多bitのディジタル信号は、間引きフィルタ間で均等に生成されるように前記ディレイ回路の遅延量を設定する。 The delay circuit sets a delay amount of the delay circuit so that a multi-bit digital signal generated from the plurality of AD conversion decimation filters is evenly generated between the decimation filters.
請求項1に記載の電流検出装置によれば、モータ電流の検出とPWMキャリア周期にタイミングの変動を小さく抑えることができるので、モータ電流検出値の変動が小さくなり、モータのトルク変動および速度変動を小さくすることができる。 According to the current detection device of the first aspect, since the variation in timing can be suppressed to be small between the detection of the motor current and the PWM carrier cycle, the variation in the detected motor current is reduced, and the torque variation and the speed variation of the motor are reduced. Can be reduced.
また、請求項2に記載の電流検出装置によれば、ディレイ回路の構成が容易で、間引きフィルタ間の周期を均等に分割することができるので、検出遅延のばらつきの影響を更に小さくすることができる。 In addition, according to the current detection device of the second aspect, the delay circuit can be easily configured, and the period between the thinning filters can be divided equally, so that the influence of variations in detection delay can be further reduced. it can.
また、請求項3に記載の電流検出装置によれば、1つの加算器で構成することができるので、AD変換間引きフィルタ部を安価に構成することができる。 Further, according to the current detection device of the third aspect, since it can be configured by one adder, the AD conversion decimation filter unit can be configured at low cost.
また、請求項4に記載の電流検出装置によれば、AD変換間引きフィルタ部を安価にかつ、ディレイ回路の構成が容易で、間引きフィルタ間の周期を均等に分割することができるので、検出遅延のばらつきの影響を更に小さくすることができる。 In addition, according to the current detection device of the fourth aspect, the AD conversion decimation filter unit is inexpensive, the delay circuit configuration is easy, and the period between the decimation filters can be divided equally. It is possible to further reduce the influence of the variation of.
また、請求項5に記載の電流検出装置によれば、間引きフィルタ間の周期を均等に分割することができるので、検出遅延のばらつきの影響を更に小さくすることができる。 In addition, according to the current detection device of the fifth aspect, since the period between the thinning filters can be divided equally, the influence of variations in detection delay can be further reduced.
第1の発明は、モータに流れる電流をアナログ電圧に変換するモータ電流検出手段と、前記モータ電流検出手段で検出したアナログ電圧を1bitのディジタル信号に変換するデルタシグマ型ADコンバータと、デルタシグマ型ADコンバータの1bit出力信号を多bitのディジタル信号に変換するAD変換間引きフィルタとで構成される電流検出装置において、前記AD変換間引きフィルタを2個以上とし、前記複数個のAD変換間引きフィルタの動作開始タイミングをそれぞれ異なるタイミングとなるように遅延させるディレイ回路を設け、前記AD変換間引きフィルタと前記ディレイ回路によって、複数個の前記AD変換間引きフィルタから出力される多bitのディジタル信号は生成タイミングが異なり、新しく生成されたディジタル信号を選択して出力するので、モータ電流検出値の変動が小さくなり、モータのトルク変動および速度変動を小さくすることができる。 A first invention is a motor current detecting means for converting a current flowing through a motor into an analog voltage, a delta sigma type AD converter for converting an analog voltage detected by the motor current detecting means into a 1-bit digital signal, and a delta sigma type In a current detection device including an AD conversion decimation filter that converts a 1-bit output signal of an AD converter into a multi-bit digital signal, the AD conversion decimation filters are two or more, and the operations of the plurality of AD conversion decimation filters Delay circuits are provided to delay the start timings at different timings, and the multi-bit digital signals output from the plurality of AD conversion decimation filters differ in generation timing by the AD conversion decimation filter and the delay circuit. Newly generated Since selects and outputs the barrel signal, fluctuation of the motor current detection value becomes small, it is possible to reduce the torque variation and speed fluctuation of the motor.
第2の発明は、前記AD変換間引きフィルタは、2のm乗(mは整数)個で、間引き数以下となるように設定するので、ディレイ回路の構成が容易で、間引きフィルタ間の周期を均等に分割することができるので、検出遅延のばらつきの影響を更に小さくすることができる。 In the second invention, since the AD conversion decimation filters are set to 2 m to the power of m (m is an integer) and less than the decimation number, the configuration of the delay circuit is easy, and the period between the decimation filters is set. Since it can be divided equally, the influence of variations in detection delay can be further reduced.
第3の発明は、前記AD変換間引きフィルタは、1つの加算器と、複数個の減算器で構成するので、1つの加算器で構成することができるので、AD変換間引きフィルタ部を安価に構成することができる。 In the third invention, since the AD conversion decimation filter is composed of one adder and a plurality of subtractors, it can be composed of one adder, so that the AD conversion decimation filter unit is constructed at low cost. can do.
第4の発明は、前記減算器は、2のm乗(mは整数)個で、間引き数以下となるように設定するので、AD変換間引きフィルタ部を安価にかつ、ディレイ回路の構成が容易で、間引きフィルタ間の周期を均等に分割することができるので、検出遅延のばらつきの影響を更に小さくすることができる。 In the fourth aspect of the invention, the number of subtractors is set to 2 m (where m is an integer) and equal to or less than the number of thinnings. Thus, since the period between the thinning filters can be divided equally, the influence of variations in detection delay can be further reduced.
第5の発明は、前記ディレイ回路は、前記複数個のAD変換間引きフィルタから生成される多bitのディジタル信号は、間引きフィルタ間で均等に生成されるように前記ディレイ回路の遅延量を設定するので、間引きフィルタ間の周期を均等に分割することができるので、検出遅延のばらつきの影響を更に小さくすることができる。 In a fifth aspect of the invention, the delay circuit sets a delay amount of the delay circuit so that a multi-bit digital signal generated from the plurality of AD conversion decimation filters is generated evenly between the decimation filters. Therefore, since the period between the thinning filters can be divided equally, the influence of variations in detection delay can be further reduced.
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、この実施の形態によって本発明が限定されるものではない。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. Note that the present invention is not limited to the embodiments.
(実施の形態1)
本発明によるモータ制御装置について、図1、図2、図3および図4を用いて説明する。
(Embodiment 1)
A motor control device according to the present invention will be described with reference to FIGS. 1, 2, 3, and 4.
図1は実施の形態1におけるモータ電流を検出するAD変換手段のブロック構成図、図2はモータ制御装置のブロック構成図、図3はモータを制御するディジタル制御手段のブロック構成図、図4はモータ電流を検出する動作波形図であり、以下に各動作について説明する。 1 is a block configuration diagram of an AD conversion means for detecting motor current in the first embodiment, FIG. 2 is a block configuration diagram of a motor control device, FIG. 3 is a block configuration diagram of a digital control means for controlling a motor, and FIG. FIG. 4 is an operation waveform diagram for detecting a motor current, and each operation will be described below.
図2において3はモータであり、効率や制御性の点からロータに磁石を配置した3相ブラシレスモータが広く利用されている。
In FIG. 2,
9は磁極位置検出器であり、ロータの回転位置を検出するものであり、モータをPWMによって制御する場合に磁石位置の検出を行い、磁極位置情報37を出力する。
A magnetic pole position detector 9 detects the rotational position of the rotor, detects the magnet position when the motor is controlled by PWM, and outputs magnetic
2は電力変換手段であり、後述するディジタル信号処理手段1からのPWM指令を受け、モータ3に電圧を印加するものであり、IGBTとダイオードなどの電力素子で構成される。最近では電力素子を駆動するためのプリドライブ回路を内蔵したIPM(Intelligent Power Module)により、一体成型されたものがよく用いられる。
1はディジタル信号処理手段であり、図3に示すように位置アンプ、速度アンプ、電流アンプ、PWM発生回路41で構成される。上位装置からのモータ回転指令31と、磁極位置検出器9からの磁極位置情報37から位置制御、速度制御および電流制御を行い、PWM発生回路41によってモータを駆動するためのPWM信号(P1〜P6)を出力する。PWM信号は図4に示すようにアップダウンカウンタにより生成されるPWM三角波と電流制御で演算した電圧指令値とを比較することによって、PWM指令信号(P1〜P6)を生成する。PWM信号の生成タイミングは、後述するタイミング生成器7からのトリガ信号であるPWM同期信号43のタイミング毎に更新する。
45はラッチトリガ生成器であり、PWM同期信号43を受けてラッチタイミング信号39を出力する。ラッチタイミング信号はモータ電流更新データ42a、42bを取り込むタイミングを決めるものであり、PWM同期信号43と同タイミング、またはPWM同期信号43からディレイを設けて出力される。
A
40はラッチ回路であり、ラッチタイミング信号39を受けるとモータ電流更新データ42a、42bを取り込み、モータ電流ラッチデータ46a、46bを得る。
電流制御は後述するモータ電流検出部5で検出したモータ電流ラッチデータ46a、46bを用いて行う。
Current control is performed using motor
7−1はタイミング生成器であり、モータ制御装置の各ブロックが動作するタイミング信号を生成し、PWM同期信号43、AD変換クロック34を出力する。
A timing generator 7-1 generates a timing signal for operating each block of the motor control device, and outputs a
PWM同期信号43は、ディジタル信号処理手段1で生成するPWM三角波の頂点と最下点のタイミングで出力するトリガ信号であり、図4に示すようにPWMキャリア周期の1/2時間毎に同期する。
The
AD変換クロック34は後述するΔΣAD変換器を動作させるためのクロックであり、数十MHzの周波数で動作させるのが一般的である。
The
4a、4bはモータ電流検出手段であり、モータ線8に流れるモータ電流を電圧に変換してモータ電流アナログ信号32a、32bを生成する。モータ電流検出手段4a、4bは小電流の場合は抵抗、大電流の場合はCT(Current Transfer)が一般的に用いられる。
5−1はモータ電流検出部であり、第1のAD変換手段6a−1、第2のAD変換手段6b−1で構成し、更に第1のAD変換手段6a−1は図1に示すようにΔΣAD変換器20とAD変換間引きフィルタ21とデータ更新手段44で構成される。第2のAD変換手段6b−1も同様の構成である。
Reference numeral 5-1 denotes a motor current detector, which includes a
ΔΣAD変換器20はモータ電流アナログ信号32aを1bitのディジタル信号に変換し、AD変換クロック34毎にAD変換信号36aを出力する。
The
AD変換間引きフィルタ21は図1に示すように加算器と減算器とAD変換クロック34の周波数を1/N倍(Nは2のn乗、nは整数)にする分周器とすることで、間引き数Nの構成となる。
As shown in FIG. 1, the AD
AD変換間引きフィルタ21は、ΔΣAD変換器20から出力された1bitのディジタル信号であるAD変換信号36aをAD変換クロック34毎に加算器25で積分することで加算データ23aを生成する。減算器26はAD変換クロック34を1/N倍に分周した間引きクロック35−1毎に動作し、前回値と今回値の差分を演算することで図4に示すように第1のフィルタ後のモータ電流検出値33a−1を生成する。
The AD
また、図1に示すようにAD変換間引きフィルタ21は複数個配置し、AD変換クロック34にディレイ回路19によってクロックの出力タイミングを遅らせた信号を2段目のAD変換間引きフィルタ21に入力することで、第1のフィルタ後のモータ電流検出値33a−1が生成されたタイミングからディレイ回路19で遅延された時間分遅れたタイミングで第2のフィルタ後のモータ電流検出値33a―2を生成する。
Also, as shown in FIG. 1, a plurality of AD conversion decimation filters 21 are arranged, and a signal obtained by delaying the clock output timing by the
このような構成を複数個配置することで、第3のフィルタ後のモータ電流検出値33a−3が生成されたタイミングからディレイ回路19で遅延された時間分遅れたタイミングで第3のフィルタ後のモータ電流検出値33a―3を生成し、AD変換間引きフィルタ21の数量分の生成タイミングが異なるモータ電流検出値を生成する。
By arranging a plurality of such configurations, the timing after the third filter is delayed by the time delayed by the
図4はAD変換間引きフィルタ21が2個の例であり、2段目の間引きクロック35−2を、1段目の間引きクロック35−1の中央に生成するようにディレイ回路19の遅延量を調整する。
FIG. 4 shows an example in which there are two AD conversion decimation filters 21, and the delay amount of the
44はデータ更新手段であり、複数個のAD変換間引きフィルタ21で生成した第1のフィルタ後のモータ電流検出値33a−1、第のフィルタ後のモータ電流検出値33a−2を入力値として、各入力値が更新される毎に最新の入力値を選択し、モータ電流更新データ42aとして出力する。
以上が各ブロックの動作の説明であり、次に図4を用いて本発明の実施の形態1の動作について説明する。
The above is the description of the operation of each block. Next, the operation of
図4は第1のAD変換手段6a−1と第2のAD変換手段6b−1内の間引きAD変換間引きフィルタ21がそれぞれ2個配置した例である。 FIG. 4 shows an example in which two decimation AD conversion decimation filters 21 in the first AD conversion means 6a-1 and the second AD conversion means 6b-1 are arranged.
モータ制御装置が動作状態になると、タイミング生成器7−1からAD変換クロック34と、PWMキャリア周期に同期したPWM同期信号43を出力する。
When the motor control device is in the operating state, the timing generator 7-1 outputs the
前述したようにAD変換クロック34によって第1のAD変換手段6a−1が動作を開始し、各AD変換手段内のAD変換間引きフィルタ21が動作を開始し、間引きクロック35−1と間引きクロック35−2毎にそれぞれ第1のフィルタ後のモータ電流検出値33a−1、第2のフィルタ後のモータ電流検出値33a−2が生成される。これらのモータ電流検出値はデータ更新手段44で図4に示すように最新のモータ電流検出値に更新されてモータ電流更新データ42aを出力する。
As described above, the first AD conversion means 6a-1 starts operating by the
モータ電流更新データ42aは更にラッチタイミング信号39のタイミングでディジタル信号処理手段1内にモータ電流ラッチデータ46aとして取り込まれ、モータ制御に使用される。
The motor
以上は第1のAD変換手段6a−1での動作波形を説明したが、第2のAD変換手段6b−1でも同様の動作となる。
Although the operation waveform in the
以上のような構成とすることにより、PWMキャリア周期と同期したタイミングでモータ電流を検出することができるので、モータ電流の検出遅延によるばらつきがなくなり、モータ制御の応答性を高めることができる。 With the configuration as described above, the motor current can be detected at a timing synchronized with the PWM carrier cycle, so that there is no variation due to the detection delay of the motor current, and the responsiveness of the motor control can be improved.
図4はAD変換間引きフィルタ21が2個の例であるが、AD変換間引きフィルタ21の個数を増やすことによってPWM同期信号43間で生成されるモータ電流更新データ42aはサンプリング細かくなり、ラッチタイミング信号39とモータ電流更新データ42aとの検出遅延が更に小さくなり、PWM同期信号43とほぼ同期したタイミングでモータ電流を検出することができる。
FIG. 4 shows an example in which there are two AD conversion decimation filters 21, but by increasing the number of AD conversion decimation filters 21, the motor
また、前述したように間引き数はN(Nは2のn乗、nは整数)となるが、AD変換間引きフィルタ21の個数をM個(Mは2のm乗、mは整数で、m≦n)となるように設定する。例えば、AD変換間引き数を256とした場合にAD変換間引きフィルタ21の個数を64、32とすることで、間引きフィルタ間の周期を均等に分割することができるので、検出遅延のばらつきの影響を更に小さくすることができる。
Further, as described above, the number of thinning out is N (N is 2 to the power of n and n is an integer), but the number of AD conversion thinning filters 21 is M (M is the power of 2 m, m is an integer, m ≦ n). For example, when the AD conversion thinning number is 256, the period between the thinning filters can be evenly divided by setting the number of AD
また、ディレイ回路19は第1のAD変換手段6a−1の内部で構成しているが、図5および図6のようにタイミング生成器7−2からタイミング信号を出力する構成としてもよい。
Although the
また、ディレイ回路19およびクロック分周器18は第1のAD変換手段6a−1の内部で構成しているが、図7および図8のようにタイミング生成器7−3からタイミング信号を出力する構成としてもよい。
The
(実施の形態2)
図9および図10を用いて本発明の実施の形態2について説明する。実施の形態1と異なるのは第1のAD変換手段6a−4および第のAD変換手段6b−4の構成であり、以下に説明する。
(Embodiment 2)
A second embodiment of the present invention will be described with reference to FIG. 9 and FIG. What is different from the first embodiment is the configuration of the
実施の形態2における第1のAD変換手段6a−4でAD変換間引きフィルタ21−2
は図9に示すように、1個の加算器25と複数個の減算器26で構成する。1段目の加算器25と減算器26の構成および動作は実施例1と同様である。
AD conversion decimation filter 21-2 by the first AD conversion means 6a-4 in the second embodiment
9 comprises one
2段目以降の減算器26は1段目の加算器25で生成された加算データ23a−1と同じデータを使用する。
The second and
2段目の間引きクロックは、1段目で生成した間引きクロック35−1からディレイ回路によって遅延した間引きクロック35−2を用いる。 As the second-stage thinning clock, a thinning clock 35-2 delayed by a delay circuit from the thinning clock 35-1 generated at the first stage is used.
更に3段目の間引きクロックは、2段目で生成した間引きクロック35−1からディレイ回路によって遅延した間引きクロックを用いる。 Further, a thinning clock delayed by a delay circuit from the thinning clock 35-1 generated at the second stage is used as the thinning clock at the third stage.
以下、4段目以降の間引きクロックも同様の形態とする。 Hereinafter, the thinning clocks after the fourth stage have the same form.
以上のような構成とすることにより、複数個の間引きフィルタを設ける構成としても、加算器25は1個で実施例1と同様な動作を行うことができるので、回路の増加を低減した安価な構成でPWM同期信号43とほぼ同期したタイミングでモータ電流を検出することができる。
With the configuration as described above, even when a plurality of decimation filters are provided, a
また、間引きクロック35−1および35−2はAD変換手段6a−1の内部で生成しているが、図11および図12のようにタイミング生成器7−5から間引きクロック35−1および35−2を出力する構成としてもよい。 The decimation clocks 35-1 and 35-2 are generated inside the AD conversion means 6a-1, but the decimation clocks 35-1 and 35- are generated from the timing generator 7-5 as shown in FIGS. 2 may be output.
ΔΣAD変換器からの出力信号を間引きフィルタによってモータ電流を得る電流検出装置で、動作クロックにディレイを与えた間引きフィルタを複数使用し、各間引きフィルタによって順次生成される電流検出データを用いてモータ電流検出値とするため、モータ電流の検出とPWMキャリア周期にタイミングの変動を小さく抑えることができるので、モータ電流検出値の変動が小さくなり、モータのトルク変動および速度変動を小さくすることができるので、モータ電流を検出してモータ制御を行う制御装置として特に有効である。 A current detection device that obtains motor current from the output signal from the ΔΣ AD converter using a decimation filter, and uses a plurality of decimation filters that give a delay to the operation clock, and uses the current detection data sequentially generated by each decimation filter to generate motor current. Since the detection value is used, timing fluctuations can be kept small between detection of the motor current and the PWM carrier cycle, so fluctuations in the detection value of the motor current can be reduced and torque fluctuations and speed fluctuations of the motor can be reduced. It is particularly effective as a control device that detects motor current and performs motor control.
1 ディジタル信号処理手段
2 電力変換手段
3 モータ
4a、4b モータ電流検出手段
5、5−1、5−2、5−3、5−4、5−5 モータ電流検出部
6a−1、6a−2、6a−3、6a−4、6a−5、6c 第1のAD変換手段
6b−1、6b−2、6b−3、6b−4、6b−5、6d 第2のAD変換手段
7、7−1、7−2、7−3、7−4、7−5 タイミング生成器
8 モータ線
9 磁極位置検出器
18 クロック分周器
19 ディレイ回路
20 ΔΣAD変換器
21、21−1、21−2、21−3 AD変換間引きフィルタ
23a−1、23a−2 加算データ
25 加算器
26 減算器
31 モータ回転指令
32a、32b モータ電流アナログ信号
33a フィルタ後のモータ電流検出値
33a−1 第1のフィルタ後のモータ電流検出値
33a−2 第2のフィルタ後のモータ電流検出値
33a−3 第3のフィルタ後のモータ電流検出値
33a−4 第4のフィルタ後のモータ電流検出値
34、34−1、34−2 AD変換クロック
35、35−1、35−2 間引きクロック
36a AD変換信号
37 磁極位置情報
39 ラッチタイミング信号
40 ラッチ回路
41 PWM発生回路
42a、42b モータ電流更新データ
43 PWM同期信号
44 データ更新手段
45 ラッチトリガ生成器
46a モータ電流ラッチデータ
DESCRIPTION OF SYMBOLS 1 Digital signal processing means 2 Power conversion means 3 Motor 4a, 4b Motor current detection means 5, 5-1, 5-2, 5-3, 5-4, 5-5 Motor current detection part 6a-1, 6a-2 6a-3, 6a-4, 6a-5, 6c First AD conversion means 6b-1, 6b-2, 6b-3, 6b-4, 6b-5, 6d Second AD conversion means 7, 7 -1, 7-2, 7-3, 7-4, 7-5 Timing generator 8 Motor line 9 Magnetic pole position detector 18 Clock divider 19 Delay circuit 20 ΔΣ AD converter 21, 21-1, 21-2 , 21-3 AD conversion thinning filter 23a-1, 23a-2 addition data 25 adder 26 subtractor 31 motor rotation command 32a, 32b motor current analog signal 33a motor current detection value after filter 33a-1 after first filter Mo Current detection value 33a-2 Motor current detection value after second filter 33a-3 Motor current detection value after third filter 33a-4 Motor current detection value after fourth filter 34, 34-1 and 34- 2 AD conversion clock 35, 35-1, 35-2 Thinning-out clock 36a AD conversion signal 37 Magnetic pole position information 39 Latch timing signal 40 Latch circuit 41 PWM generation circuit 42a, 42b Motor current update data 43 PWM synchronization signal 44 Data update means 45 Latch trigger generator 46a Motor current latch data
Claims (4)
前記モータ電流検出手段で検出したアナログ電圧を1bitのディジタル信号に変換するデルタシグマ型ADコンバータと、デルタシグマ型ADコンバータの1bit出力信号を多bitのディジタル信号に変換するAD変換間引きフィルタとで構成される電流検出装置において、
前記AD変換間引きフィルタを2個以上とし、
複数個の前記AD変換間引きフィルタの動作開始タイミングをそれぞれ異なるタイミングとなるように遅延させるディレイ回路を設け、
前記AD変換間引きフィルタと前記ディレイ回路によって、複数個の前記AD変換間引きフィルタから出力される多bitのディジタル信号は生成タイミングが異なり、新しく生成されたディジタル信号を選択して出力することを特徴とする電流検出装置。 Motor current detection means for converting the current flowing through the motor into an analog voltage;
A delta-sigma type AD converter that converts the analog voltage detected by the motor current detecting means into a 1-bit digital signal, and an AD conversion decimation filter that converts a 1-bit output signal of the delta-sigma type AD converter into a multi-bit digital signal In the current detection device
Two or more AD conversion decimation filters,
A delay circuit for delaying the operation start timings of the plurality of AD conversion decimation filters to be different from each other;
The multi-bit digital signals output from the plurality of AD conversion decimation filters are generated at different timings by the AD conversion decimation filter and the delay circuit, and a newly generated digital signal is selected and output. Current detector.
前記モータ電流検出手段で検出したアナログ電圧を1bitのディジタル信号に変換するデルタシグマ型ADコンバータと、デルタシグマ型ADコンバータの1bit出力信号を多bitのディジタル信号に変換するAD変換間引きフィルタとで構成される電流検出装置において、
前記AD変換間引きフィルタは、1つの加算器と、複数個の減算器で構成し、
前記複数個の減算器の動作開始タイミングをそれぞれ異なるタイミングとなるように遅延させるディレイ回路を設け、
前記AD変換間引きフィルタと前記ディレイ回路によって、前記複数個の減算器から出力される多bitのディジタル信号は生成タイミングが異なり、新しく生成されたディジタル信号を選択して出力することを特徴とする電流検出装置。 Motor current detection means for converting the current flowing through the motor into an analog voltage;
A delta-sigma type AD converter that converts the analog voltage detected by the motor current detecting means into a 1-bit digital signal, and an AD conversion decimation filter that converts a 1-bit output signal of the delta-sigma type AD converter into a multi-bit digital signal In the current detection device
The AD conversion decimation filter is composed of one adder and a plurality of subtractors ,
A delay circuit for delaying the operation start timings of the plurality of subtracters to be different from each other;
The multi-bit digital signals output from the plurality of subtracters are generated at different timings by the AD conversion decimation filter and the delay circuit, and a newly generated digital signal is selected and output. Detection device.
の遅延量を設定することを特徴とする請求項1から請求項3のいずれか1項に記載の電流検出装置。
The delay circuit sets a delay amount of the delay circuit so that a multi-bit digital signal generated from at least one AD conversion decimation filter is generated evenly between the decimation filters. The current detection device according to any one of claims 1 to 3 .
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