以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、本明細書において表示装置とは、液晶素子や発光素子などの表示素子が各画素に形成されたパネルと、該パネルにコントローラを含むIC等を実装した状態にあるモジュールとを、その範疇に含む。
また、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介して間接的に接続している状態も、その範疇に含む。また、回路図上は独立している構成要素どうしが接続されている場合であっても、実際には、例えば配線の一部が電極として機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
また、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領域、或いは上記半導体膜に接続されたソース電極を意味する。同様に、トランジスタのドレインとは、上記半導体膜の一部であるドレイン領域、或いは上記半導体膜に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。
トランジスタが有するソースとドレインは、トランジスタの極性及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、nチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、pチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。
なお本明細書において、「平行」とは、二つの直線が−10°以上10°以下の角度で配置されている状態をいう。従って、−5°以上5°以下の場合も含まれる。また、「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。従って、85°以上95°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
(実施の形態1)
本実施の形態では、本発明の基本原理について説明する。
表示装置を駆動するための順序回路では、単極性のトランジスタのみで構成される場合、バッファとして機能するトランジスタの出力電圧が、該トランジスタの閾値電圧の分だけ低下しないように、ブートストラップ動作を行うトランジスタを用いる。
このブートストラップ動作を実現するためには、第1の信号(セット信号、図中”S”で表す)によって第1電位VDDを与える機能を有するトランジスタ、及び第2の信号(リセット信号、図中)”R”で表す)によって第2電位VSSを与える機能を有するトランジスタを、バッファとして機能するトランジスタのゲートに接続する。そしてブートストラップ動作は、バッファとして機能するトランジスタを導通状態とした状態で、その後、該トランジスタのゲートをフローティング状態として、クロック信号の振幅に応じたソースの電位の上昇を図ることで、実現できる。
一例としては、図1(A)に示すように、バッファとして機能するトランジスタFET1、出力信号OUTを出力する配線をローレベル(L)に固定するためのトランジスタFET2、トランジスタFET1のゲートに第1電位VDDを与える機能を有するトランジスタFET3、トランジスタFET1のゲートに第2電位VSSを与える機能を有するトランジスタFET4、で表すことができる。
図1(A)に示すトランジスタFET1のソース及びドレインの一方は、クロック信号CLKが与えられる配線に接続され、ソース及びドレインの他方は、出力信号OUTを出力する配線に接続される。またトランジスタFET1のゲートは容量素子C1の一方の電極に接続され、ソース及びドレインの他方は容量素子C1の他方の電極に接続される。
図1(A)に示すトランジスタFET2のソース及びドレインの一方は、出力信号OUTを出力する配線に接続され、ソース及びドレインの他方は、第2電位VSSが与えられる配線に接続される。またトランジスタFET2のゲートは、第1電位VDD又は第2電位VSSが与えられ、トランジスタFET2の導通状態が制御される。
図1(A)に示すトランジスタFET3のソース及びドレインの一方は、第1電位VDDが与えられる配線に接続され、ソース及びドレインの他方は、トランジスタFET1のゲートに接続される。またトランジスタFET3のゲートは第1の信号Sが与えられる配線に接続される。なお図1(A)に示すトランジスタFET3は、ダイオード接続されたとトランジスタとして、トランジスタFET1のゲートに第1電位VDDに相当する電位を与える構成としてもよい。
図1(A)に示すトランジスタFET4のソース及びドレインの一方は、トランジスタFET1のゲートに接続され、ソース及びドレインの他方は、第2電位VSSが与えられる配線に接続される。またトランジスタFET4のゲートは第2の信号Rが与えられる配線に接続される。
なお図1(A)では、トランジスタFET1のソース及びドレインの一方が、クロック信号CLKが与えられる配線に接続される構成を示しているが、第1電位VDDが与えられる配線に接続される構成であってもよい。またFET1乃至FET4は、単数で設けてもよいし、直列又は並列に複数設ける構成としてもよい。
なお図1(A)におけるトランジスタFET2のゲートに、第1電位VDD又は第2電位VSSが与えるための構成としての一例は、図1(B)に示すように、トランジスタFET2のゲートに第1電位VDDを与える機能を有するトランジスタFET5、トランジスタFET2のゲートに第2電位VSSを与える機能を有するトランジスタFET6、を設ける構成が挙げられる。
図1(B)に示すトランジスタFET5のソース及びドレインの一方は、第1電位VDDが与えられる配線に接続され、ソース及びドレインの他方は、トランジスタFET2のゲートに接続される。またトランジスタFET5のゲートは第2の信号Rが与えられる配線に接続される。なお図1(B)に示すトランジスタFET5は、ダイオード接続されたとトランジスタとして、トランジスタFET2のゲートに第1電位VDDに相当する電位を与える構成としてもよい。
図1(B)に示すトランジスタFET6のソース及びドレインの一方は、トランジスタFET2のゲートに接続され、ソース及びドレインの他方は、第2電位VSSが与えられる配線に接続される。またトランジスタFET6のゲートは第1の信号Sが与えられる配線に接続される。
図1(A)に示す回路のタイミングチャート図の一例について、図1(C)に示す。
まず図1(C)に示すタイミングチャート図では、第1の信号Sをハイレベル(H)にして、トランジスタFET1のゲートに、第1電位VDDを与える。そして、トランジスタFET1は、導通状態となる。
次いで図1(C)に示すタイミングチャート図では、トランジスタFET1のゲートをフローティング状態として、クロック信号CLKをローレベル(L)からハイレベル(H)にする。すると出力信号OUTの電圧レベルが上昇し、この上昇に伴って、容量素子C1では容量結合によるトランジスタFET1のゲートの電圧レベルが上昇する。そして容量素子C1による容量結合による電圧レベルの上昇分が加わったトランジスタFET1のゲートの電圧レベルが、クロック信号CLKのハイレベル(H)を上回ることで、トランジスタFET1のソース及びドレインの他方では、出力信号OUTとしてハイレベル(H)の電圧レベルが得られる。
次いで図1(C)に示すタイミングチャート図では、第2の信号Rをハイレベル(H)にして、トランジスタFET1のゲートに、第2電位VSSを与える。そして、トランジスタFET1は、非導通状態となる。
なお、ハイレベル(H)の信号は、一例としては、第1電位VDDと同じ電圧レベルの信号である。また、ローレベル(L)の信号は、一例としては、第2電位VSSと同じ電圧レベルの信号である。
なお図1(B)に示す回路のタイミングチャート図についても、図1(C)と同じように説明することができる。図1(A)に示す回路と図1(B)に示す回路とで異なる点は、出力信号OUTの電圧レベルを第2電位VSSに固定するためのトランジスタであるトランジスタFET2の導通状態を、トランジスタFET5及びトランジスタFET6で制御する点にある。トランジスタFET2の導通状態は、トランジスタFET5及びトランジスタFET6に与えられる第1の信号S及び第2の信号Rによる、トランジスタFET2のゲートの電圧レベルの切り替えにより、制御される。
図1(C)に示したタイミングチャート図の動作は、図1(A)、(B)に示す各トランジスタの閾値電圧を跨いでハイレベル(H)又はローレベル(L)の信号を印加し、トランジスタに流れる電流を制御することで、所望の動作をさせることができる。一方でトランジスタの閾値電圧は、ゲートに印加される電圧によるストレスや、経時的なトランジスタの劣化に起因して、シフトする。
このトランジスタの閾値電圧がマイナス方向にシフトする場合、トランジスタはノーマリーオンになる。特にS値が大きいトランジスタでは、閾値電圧のシフト量が小さくてもノーマリーオンになる。ノーマリーオンのトランジスタで構成される順序回路では、ハイレベル(H)又はローレベル(L)の信号を印加することによって制御されるトランジスタに流れる電流量が変化するため、所望の出力パルスを得るために駆動するための最低必要な駆動電圧(最低駆動電圧)を予め高く設定する必要がある。
ここで、前述のS値が大きいトランジスタにおける閾値電圧のシフトについて模式図を用いて説明する。併せて、S値が大きいトランジスタにおける閾値電圧のシフトについて模式図を用いて説明する。
図2(A)では、横軸をゲート電圧Vg、縦軸をドレイン電流Idとした、S値が大きいトランジスタでのVg−IdカーブS_bを実線、S値が小さいトランジスタでのVg−IdカーブS_sを点線で示している。図2(A)では、閾値電圧がシフトする前のVg−Idカーブを示している。また、図2(B)でも、S値が大きいトランジスタでのVg−IdカーブS_bを実線、S値が小さいトランジスタでのVg−IdカーブS_sを点線で示している。図2(B)では、閾値電圧がシフトした後のVg−Idカーブを示している。
図2(A)、(B)に示すように、S値が小さいトランジスタでは、同じ閾値電圧のシフト量であっても、ノーマリーオフの状態を保持できるのに対して、S値が大きいトランジスタでは、ノーマリーオンの状態となることがわかる。つまり、S値が大きいトランジスタで構成される順序回路では、ゲートに印加される電圧によるストレスや、経時的なトランジスタの劣化に起因してトランジスタに流れる電流量が変化するため、最低駆動電圧を予め高く設定する必要がある。
一方で本実施の形態で説明する、順序回路を構成する各トランジスタには、S値が小さいトランジスタを設けることを特徴とするものである。S値が小さいトランジスタは、閾値電圧のマイナス方向へのシフトが生じたとしても、S値が大きいトランジスタよりもノーマリーオンになりにくい。そのため、S値が小さいトランジスタで構成される順序回路では、ゲートに印加される電圧によるストレスや、経時的なトランジスタの劣化に起因してトランジスタに流れる電流量がほとんど変化しないため、最低駆動電圧が低いままでも動作することができる。
S値が小さいトランジスタを用いて最低駆動電圧を低くすることができる順序回路は、上述した図1(A)、(B)に示す順序回路でいえば、第1電位VDD及び第2電位VSSによって与えられる電源電圧を小さくすることができる。また、クロック信号の振幅電圧を小さくすることができる。また、第1の信号(S)及び第2の信号(R)の振幅電圧を小さくすることができる。そのためS値が小さいトランジスタを用いた順序回路は、消費電力を低減することができる。
S値が小さいトランジスタは、S値が小さいほうが好ましいが、パルスを出力する負荷(配線)で必要な振幅電圧の値に応じて最適な範囲とすることが好ましい。具体的な小さいS値の範囲としては、0.7V/decade以下、さらには0.5V/decade以下が好適である。
また、S値が0.7V/decade以下、さらには0.5V/decade以下であるトランジスタは、導通状態と非導通状態の切り換えであるスイッチングが速いために、導通状態から非導通状態、或いは非導通状態から導通状態への過渡状態にある期間が短く、それ故に、スイッチングに起因する電力損失を小さく抑えることができる。
なおトランジスタのS値は、予めゲート絶縁膜を薄くすることである程度小さくすることが可能であるが、ゲート絶縁膜を極端に薄く形成することはトランジスタの耐圧等を考慮すると好ましくない。本実施の形態では、特に上記S値の低いトランジスタとして、例えばシリコンよりもバンドギャップの広い酸化物半導体を含むチャネル形成領域を有するトランジスタを適用することが好適である。
酸化物半導体をチャネル領域に有するトランジスタを用いてS値が小さいトランジスタを作製することにより、アモルファスシリコン膜やポリシリコン膜といったシリコンを用いたトランジスタの場合と比べて、ゲート絶縁膜を厚く形成しても、上述した範囲でのS値とすることができる。
なお上記酸化物半導体としては、例えばIn系金属酸化物、Zn系金属酸化物、In−Zn系金属酸化物、又はIn−Ga−Zn系金属酸化物などを適用できる。また、上記In−Ga−Zn系金属酸化物に含まれるGaの一部若しくは全部の代わりに他の金属元素を含む金属酸化物を用いてもよい。
以上説明したように、本実施の形態で説明した順序回路は、S値が小さいトランジスタを用いることで、最低駆動電圧を低減し、消費電力の低減を図ることができる。
(実施の形態2)
本実施の形態では、上記実施の形態で説明したS値が小さいトランジスタを用いた順序回路及び該順序回路を用いたシフトレジスタについて説明する。
まず、パルス信号出力回路、及びパルス信号出力回路を含むシフトレジスタの回路構成例について図3(A)乃至(C)を参照して説明する。
シフトレジスタは、第1のパルス信号出力回路10_1乃至第Nのパルス信号出力回路10_Nと、クロック信号CLKを伝達する信号線11乃至信号線14と、を有する(図3(A)参照)。信号線11にはクロック信号CLK1が与えられ、信号線12にはクロック信号CLK2が与えられ、信号線13にはクロック信号CLK3が与えられ、信号線14にクロック信号CLK4が与えられる。
クロック信号は、一定の間隔でハイレベル(H)と、ローレベル(L)を繰り返す信号である。ここでは、クロック信号CLK1乃至クロック信号CLK4は、1/4周期ずつ遅延した信号とする。図3(A)乃至(C)に示す回路では、上記クロック信号を利用して、パルス信号出力回路の制御等を行う。なお、順序回路には、さらに複数のクロック信号を入力してもよい。
第1のパルス信号出力回路10_1乃至第Nのパルス信号出力回路10_Nは、それぞれ、入力端子21、入力端子22、入力端子23、入力端子24、入力端子25、出力端子26、及び出力端子27を有する(図3(B)参照)。
入力端子21、入力端子22、及び入力端子23は、信号線11乃至信号線14のいずれかに接続される。例えば、第1のパルス信号出力回路10_1において、入力端子21は信号線11に接続され、入力端子22が信号線12に接続され、入力端子23が信号線13に接続されている。また、第2のパルス信号出力回路10_2において、入力端子21が信号線12に接続され、入力端子22が信号線13に接続され、入力端子23が信号線14に接続されている。なお、ここでは、第Nのパルス信号出力回路10_Nと接続される信号線が、信号線12、信号線13、信号線14である場合を示しているが、第Nのパルス信号出力回路10_Nと接続される信号線は、Nの値によって異なるものになる。
また、本実施の形態で示すシフトレジスタの第kのパルス信号出力回路(kは3以上N以下の自然数)において、入力端子24は第(k−1)のパルス信号出力回路の出力端子26に接続され、入力端子25は第(k+2)のパルス信号出力回路の出力端子26に接続され、出力端子26は第(k+1)のパルス信号出力回路の入力端子24と、第(k−2)のパルス信号出力回路の入力端子25と、に接続され、出力端子27はOUT_kに信号を出力する。
また、第1のパルス信号出力回路10_1では、入力端子24に信号線15からのスタートパルス(SP1)が入力される。また、第(N−1)のパルス信号出力回路10_(N−1)では、スタートパルス(SP2)が入力端子25に入力される。また、第Nのパルス信号出力回路10_Nでは、スタートパルス(SP3)が入力端子25に入力される。なお、スタートパルス(SP2)及びスタートパルス(SP3)は、外部より入力される信号としてもよいし、回路内部で生成される信号としてもよい。
次に、第1のパルス信号出力回路10_1乃至第Nのパルス信号出力回路10_Nの具体的な構成に関して説明する。
第1のパルス信号出力回路10_1乃至第Nのパルス信号出力回路10_Nの各々は、図3(C)に示すように、トランジスタ101乃至トランジスタ111で構成される。なお以下の説明では、トランジスタのゲートをゲート端子、ソース及びドレインの一方を第1の端子、ソース及びドレインの他方を第2の端子という。
図3(C)に示すパルス信号出力回路の構成ついて説明する。
トランジスタ101は、第1の端子が入力端子21と接続され、第2の端子が出力端子26と接続され、ゲート端子がトランジスタ107の第2の端子と接続されている。
トランジスタ102は、第1の端子が出力端子26と接続され、第2の端子が電源線31と接続され、ゲート端子がトランジスタ108の第2の端子と接続されている。
トランジスタ103は、第1の端子が入力端子21と接続され、第2の端子が出力端子27と接続され、ゲート端子がトランジスタ107の第2の端子と接続されている。
トランジスタ104は、第1の端子が出力端子27と接続され、第2の端子が電源線31と接続され、ゲート端子がトランジスタ108の第2の端子と接続されている。
トランジスタ105は、第1の端子が電源線32と接続され、第2の端子がトランジスタ106の第1の端子及びトランジスタ107の第1の端子と接続され、ゲート端子が入力端子24と接続されている。
トランジスタ106は、第1の端子がトランジスタ105の第2の端子及びトランジスタ107の第1の端子と接続され、第2の端子が電源線31と接続され、ゲート端子がトランジスタ108の第2の端子と接続されている。
トランジスタ107は、第1の端子がトランジスタ105の第2の端子及びトランジスタ106の第1の端子と接続され、第2の端子がトランジスタ101のゲート端子及びトランジスタ103のゲート端子と接続され、ゲート端子が電源線32と接続されている。
トランジスタ108は、第1の端子がトランジスタ110の第2の端子と接続され、第2の端子が、トランジスタ102のゲート端子、トランジスタ104のゲート端子、及びトランジスタ106のゲート端子と接続され、ゲート端子が入力端子22と接続されている。
トランジスタ109は、第1の端子がトランジスタ108の第2の端子と接続され、第2の端子が電源線31と接続され、ゲート端子が入力端子24と接続されている。
トランジスタ110は、第1の端子が電源線32と接続され、第2の端子がトランジスタ108の第1の端子と接続され、ゲート端子が入力端子23と接続されている。
トランジスタ111は、第1の端子が電源線32と接続され、第2の端子がトランジスタ108の第2の端子と接続され、ゲート端子が入力端子25と接続されている。
上述したパルス信号出力回路の各構成は一例にすぎず、本発明の一態様がこれに限定されるものではない。
図3(C)におけるパルス信号出力回路が図3(A)に示す第1のパルス信号出力回路10_1の場合、入力端子21にはクロック信号CLK1が与えられ、入力端子22にはクロック信号CLK2が与えられ、入力端子23にはクロック信号CLK3が与えられ、入力端子24にはスタートパルスSP1が与えられ、入力端子25には、第3のパルス信号出力回路10_3の出力信号(SROUT_3と記す)が入力される。また、出力端子26から第1のパルス信号出力回路10_1の出力信号(SROUT_1と記す)が第2のパルス信号出力回路10_2の入力端子24に出力され、出力端子27から出力信号OUT_1が出力される。
また、電源線31には第2電位VSSが与えられ、電源線32には第1電位VDDが与えられる。
次に、図3(A)乃至(C)に示すシフトレジスタの動作について図4に示すタイミングチャート図を参照して説明する。なお図4で説明するタイミングチャート図において、トランジスタ101乃至トランジスタ111は、全てnチャネル型のトランジスタとする。
図4に示すタイミングチャート中、CLK1乃至CLK4はそれぞれクロック信号を示し、SP1はスタートパルスを示し、OUT_1乃至OUT_Nは、第1のパルス信号出力回路10_1乃至第Nのパルス信号出力回路10_Nの出力端子27からの出力を示し、OUT_1乃至OUT_Nは、第1のパルス信号出力回路10_1乃至第Nのパルス信号出力回路10_Nの出力端子26からの出力信号を示す。
図4に示すように、図3(C)におけるパルス信号出力回路を用いたシフトレジスタは、第1電位VDD及び第2電位VSS、CLK1乃至CLK4、スタートパルスSP、並びに出力信号SROUT_1乃至SROUT_Nの信号に従って所望のパルスを順次出力信号OUT_1乃至OUT_Nとして得ることができる。
本実施の形態で説明する順序回路及び該シフトレジスタに用いるトランジスタ101乃至トランジスタ111は、実施の形態1で説明したようにS値の低いトランジスタとする。そのため、順序回路を駆動するための最低駆動電圧が低くても動作することができる。
S値が小さいトランジスタを用いて最低駆動電圧が低い順序回路は、上述した図3(A)乃至(C)に示す順序回路でいえば、第1電位VDD及び第2電位VSSによって与えられる電源電圧を小さくすることができる。またCLK1乃至CLK4の振幅電圧を小さくすることができる。またスタートパルスSPの振幅電圧を小さくすることができる。また出力信号SROUT_1乃至SROUT_Nの振幅電圧を小さくすることができる。そのためS値が小さいトランジスタを用いた順序回路は、消費電力を低減することができる。
上記S値の低いトランジスタとしては、例えばシリコンよりもバンドギャップの広い酸化物半導体を含むチャネル形成領域を有するトランジスタを適用できる。
なお、本発明の一態様は、図3(C)で示したパルス信号出力回路の構成において、全てのトランジスタにバックゲートを設け、閾値電圧を制御する構成としてもよい。このときバックゲートに印加する電圧は、第2電位VSSを用いてもよいし、トランジスタのソースの電位を用いてもよいし、トランジスタのゲートの電位を用いてもよい。また、トランジスタに応じて閾値電圧のシフト量を異ならせるために、バックゲートに印加する電位をトランジスタ毎に異ならせる構成としてもよい。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
(実施の形態3)
本実施の形態では、トランジスタのS値と最低駆動電圧の関係について、シミュレーションの結果を用いて説明する。
まず、ノーマリーオンの特性を得るための、S値と閾値電圧Vthの関係について、シミュレーションを用いて調べた。シミュレーションにおいて解析対象としたトランジスタの構造を、図10に示す。図10に示すトランジスタ300は、絶縁表面上にゲートとして機能する導電膜301と、導電膜301上に設けられたゲート絶縁膜302と、導電膜301と重なる位置においてゲート絶縁膜302上に設けられた半導体膜303と、半導体膜303上に設けられ、ソース電極として機能する導電膜304、及びドレイン電極として機能する導電膜305とを有する。本実施の形態では、トランジスタ300において、導電膜304と導電膜305の間において、ゲート絶縁膜302を間に挟んで導電膜301と重なる領域を、チャネル形成領域306と定義する。
なお、ゲート電圧Vgsは、ソース電極として機能する導電膜304の電位を基準としたときのゲートとして機能する導電膜301の電圧を意味する。
そして、トランジスタ300は、導電膜301と、導電膜304または導電膜305とが、ゲート絶縁膜302及び半導体膜303を間に挟んで重なる領域の、キャリアが移動する方向における長さLovを、2μmとした。また、ゲート絶縁膜302は、比誘電率6.4で膜厚が450nmであるとした。なお、キャリアの移動する方向におけるチャネル形成領域の長さをチャネル長L、キャリアの移動する方向に対して垂直な方向におけるチャネル形成領域306の長さをチャネル幅Wとする。
図5は、シミュレーションにより得られた、S値が0.3、0.5、0.7、1.2(V/decade)の場合における、ゲート電圧Vgsとドレイン電流Idsの関係を表すグラフである。図5では、横軸がゲート電圧Vgs(V)を示しており、縦軸がドレイン電流Ids(A)を示している。図5では、S値の値に合わせて閾値電圧Vthの値も変化させ、S値が上記いずれの値を有していてもトランジスタ300がノーマリーオフの特性を有するように、ドレイン電流Idsが立ち上がるときの電圧Vfを0Vに揃えている。
なお、具体的に電圧Vfは、ゲート電圧Vgsに対するドレイン電流Idsの関係を示すグラフにおいて、傾きの変化が最も急峻となる接線と、最低のドレイン電流Idsに対応する目盛線と、が交差する点における電圧と、定義することができる。
そして、上記トランジスタ300を用いた順序回路の最低駆動電圧を、シミュレーションにより求めた。シミュレーションに用いた順序回路の回路図を、図6に示す。図6に示す順序回路では、トランジスタM1乃至トランジスタM14が用いられている。シミュレーションにおいて用いた、各トランジスタのチャネル長Lとチャネル幅Wの値を、下記の表1に示す。
また、シミュレーションでは、電源電圧の99%にあたる電圧を振幅として有する出力信号OUTが得られる電源電圧を、最低駆動電圧として定義した。また、順序回路の駆動周波数は32kHzに設定した。
下記の表1に、シミュレーションにより得られた、電圧Vfが0Vになるよう調整したときの、S値と、閾値電圧Vthと、最低駆動電圧の関係を、下記の表2に示す。
表2に示すように、S値を小さくすると、それに合わせて閾値電圧Vthを低くできることが、シミュレーションにより分かった。また、閾値電圧Vthを低くすることで、最低駆動電圧を低くできることが分かった。具体的には、S値を0.7V/decade以下、さらには0.5V/decade以下とすることで、ノーマリーオフの特性を確保しつつ閾値電圧を低くすることができ、順序回路の最低駆動電圧を11V以上16V以下、さらには11V以上13V以下に納められることが分かった。
また、図7に、シミュレーションにより得られた、閾値電圧Vthと最低駆動電圧との関係を示す。図7から、トランジスタ300の閾値電圧が低いほど、最低駆動電圧を低くできることが分かった。また、図8に、シミュレーションにより得られた、S値と、閾値電圧Vthとの関係を示す。電圧Vfの値を一定にしたとき、S値が小さいほど閾値電圧Vthを低くできることが分かった。また、図9に、シミュレーションにより得られた、S値と最低駆動電圧との関係を示す。図9から、S値が小さいほど、最低駆動電圧を低くできることが分かった。
(実施の形態4)
図11(A)に、画素に設けられたトランジスタ201と、トランジスタ201に接続された導電膜203と、順序回路に設けられたトランジスタ202の断面構造を、一例として示す。
図11(A)に示すトランジスタ201は、絶縁表面上に設けられた、ゲートとして機能する導電膜204と、導電膜204上の絶縁膜205と、絶縁膜205上において導電膜204と重なる位置に設けられた半導体膜206と、半導体膜206上においてソースまたはドレインとして機能する導電膜207及び導電膜208と、を有する。また、図11(A)では、半導体膜206、導電膜207及び導電膜208上に、絶縁膜209及び絶縁膜210が、順に積層するように設けられている。トランジスタ201は、絶縁膜209及び絶縁膜210をその構成要素に含んでいても良い。
また、図11(A)に示すトランジスタ202は、絶縁表面上に設けられた、ゲートとして機能する導電膜212と、導電膜212上の絶縁膜205と、絶縁膜205上において導電膜212と重なる位置に設けられた半導体膜213と、半導体膜213上においてソースまたはドレインとして機能する導電膜214及び導電膜215と、を有する。また、図11(A)では、半導体膜213、導電膜214及び導電膜215上に、絶縁膜209及び絶縁膜210が、順に積層するように設けられている。トランジスタ202は、絶縁膜209及び絶縁膜210をその構成要素に含んでいても良い。
なお、表示装置は、動作に必要な電圧が集積回路よりも高い傾向にある。よって、表示装置に用いられるトランジスタは、集積回路に用いられるトランジスタに比べて、耐圧性の高さが求められる。耐圧性を確保し、なおかつ60Hz程度の画素部における駆動周波数を確保するためには、絶縁膜205に酸化珪素、窒化酸化珪素、または酸化窒化珪素などを用いる場合、その膜厚を150nm以上500nm以下、さらには200nm以上500nm以下、さらには250nm以上500nm以下とするのが望ましい。なお、酸化物半導体膜にチャネル形成領域を有するトランジスタは、アモルファスシリコン膜やポリシリコン膜といったシリコンにチャネル形成領域を有するトランジスタに比べて、ゲート絶縁膜を厚く形成しても、S値を小さく抑えることができる。よって、ゲート絶縁膜として機能する絶縁膜205の厚さを上記範囲内に収めても、トランジスタ201、トランジスタ202のS値を、0.7V/decade以下、さらには0.5V/decade以下に収めることができる。
そして、絶縁膜209及び絶縁膜210上には、樹脂を用いた絶縁膜211が設けられている。そして、絶縁膜209、絶縁膜210、及び絶縁膜211には開口部が設けられており、絶縁膜211上には、当該開口部において導電膜207に接続された導電膜203が設けられている。導電膜203は、表示素子の電極として機能する。
例えば、液晶素子は一対の電極と、一対の電極により電界が加えられる液晶層とを有する。よって、表示素子が液晶素子である場合、一対の電極の一方として機能する導電膜203に加え、一対の電極の他方として機能する導電膜と、液晶層とを、絶縁膜211上に設ければよい。
なお、発光素子は、LED(Light Emitting Diode)やOLED(Organic Light Emitting Diode)などの、電流または電圧によって輝度が制御される素子をその範疇に含んでいる。例えば、OLEDは、EL層と、アノードと、カソードとを少なくとも有している。EL層はアノードとカソードの間に設けられた単層または複数の層で構成されており、これらの層の中に、発光性の物質を含む発光層を少なくとも含んでいる。表示素子がOLEDである場合、アノードまたはカソードの一方として機能する導電膜203に加え、アノードまたはカソードの他方として機能する導電膜と、EL層とを、絶縁膜211上に設ければよい。
EL層は、カソードとアノード間の電位差が、発光素子の閾値電圧Vthe以上になったときに供給される電流により、エレクトロルミネッセンスが得られる層である。エレクトロルミネッセンスには、一重項励起状態から基底状態に戻る際の発光(蛍光)と三重項励起状態から基底状態に戻る際の発光(リン光)とが含まれる。
絶縁膜211に樹脂を用いることで、導電膜203の被形成表面に凹凸が生じるのを防ぐ、すなわち、導電膜203の被形成表面の平坦性を高めることができる。
具体的に、絶縁膜211として、アクリル樹脂、エポキシ樹脂、ベンゾシクロブテン系樹脂、ポリイミド、ポリアミド等の有機材料を用いることができる。また上記有機材料の他に、シリコーン樹脂等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、より平坦性の高い絶縁膜211を形成することができる。
また、導電膜203として、酸化インジウム、酸化インジウム−酸化スズ(ITO:Indium Tin Oxide)、珪素若しくは酸化珪素を含有した酸化インジウム−酸化スズ、酸化インジウム−酸化亜鉛(Indium Zinc Oxide)、酸化タングステン及び酸化亜鉛を含有した酸化インジウム、窒素を含ませたAl−Zn系酸化物半導体、窒素を含ませたZn系酸化物半導体、窒素を含ませたSn−Zn系酸化物半導体、金(Au)、白金(Pt)、ニッケル(Ni)、タングステン(W)、クロム(Cr)、モリブデン(Mo)、鉄(Fe)、コバルト(Co)、銅(Cu)、パラジウム(Pd)、チタン(Ti)の他、元素周期表の第1族または第2族に属する元素、すなわちリチウム(Li)やセシウム(Cs)等のアルカリ金属、およびマグネシウム(Mg)、カルシウム(Ca)、ストロンチウム(Sr)等のアルカリ土類金属、およびこれらを含む合金(MgAg、AlLi)、ユウロピウム(Eu)、イッテルビウム(Yb)等の希土類金属およびこれらを含む合金などを用いることができる。なお、導電膜203は、例えばスパッタリング法や蒸着法(真空蒸着法を含む)等により上記材料を用いて導電膜を形成した後、フォトリソグラフィ法を用いたエッチングにより当該導電膜を所望の形状に加工することで、形成することができる。
絶縁膜210は、化学量論的組成以上の酸素が含まれており、加熱により上記酸素の一部を半導体膜206及び半導体膜213に供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜210は、欠陥が少ないことが好ましく、代表的には、ESR測定により、シリコンのダングリングボンドに由来するg=2.001に現れる信号のスピン密度が1×1018spins/cm3以下であることが好ましい。ただし、絶縁膜210を半導体膜206及び半導体膜213上に直接設けると、絶縁膜210の形成時に半導体膜206及び半導体膜213にダメージが与えられる場合、図11(A)に示すように、絶縁膜209を半導体膜206及び半導体膜213と絶縁膜210の間に設けると良い。絶縁膜209は、その形成時に半導体膜206に与えるダメージが絶縁膜210の場合よりも小さく、なおかつ、酸素を透過する機能を有する絶縁膜であることが望ましい。ただし、半導体膜206及び半導体膜213に与えられるダメージを小さく抑えつつ、半導体膜206及び半導体膜213上に直接絶縁膜210を形成することができるのであれば、絶縁膜209は必ずしも設けなくとも良い。
絶縁膜209は、欠陥が少ないことが好ましく、代表的には、ESR測定により、シリコンのダングリングボンドに由来するg=2.001に現れる信号のスピン密度が3×1017spins/cm3以下であることが好ましい。これは、絶縁膜209に含まれる欠陥密度が多いと、当該欠陥に酸素が結合してしまい、絶縁膜209における酸素の透過率が減少してしまうためである。
また、絶縁膜209との界面近傍における半導体膜206及び半導体膜213には、欠陥が少ないことが好ましく、代表的には、磁場の向きを膜面に対して平行に印加したESR測定により、半導体膜206及び半導体膜213に用いられる酸化物半導体中の酸素欠損に由来するg=1.93に現れる信号のスピン密度が1×1017spins/cm3以下、更には検出下限以下であることが好ましい。
絶縁膜210から半導体膜206または半導体膜213に酸素が供給されることで、半導体膜206または半導体膜213中の酸素欠損の量を低減させることができる。
具体的に、絶縁膜209として、厚さが5nm以上150nm以下、好ましくは5nm以上50nm以下、好ましくは10nm以上30nm以下の酸化シリコン、酸化窒化シリコン等を用いることができる。また、絶縁膜210として、厚さが30nm以上500nm以下、好ましくは150nm以上400nm以下の、酸化シリコン、酸化窒化シリコン等を用いることができる。
絶縁膜209として用いる酸化シリコン膜または酸化窒化シリコン膜は、例えば、プラズマCVD装置の真空排気された処理室内に載置された基板を180℃以上400℃以下、さらに好ましくは200℃以上370℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を20Pa以上250Pa以下、さらに好ましくは40Pa以上200Pa以下とし、処理室内に設けられる電極に高周波電力を供給する条件により、形成することができる。
絶縁膜209の原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素等がある。
上記条件を用いることで、絶縁膜209として酸素を透過する酸化絶縁膜を形成することができる。また、絶縁膜209を設けることで、後に形成する絶縁膜210の形成工程において、半導体膜206及び半導体膜213へのダメージを低減させることができる。
なお、シリコンを含む堆積性気体に対する酸化性気体の量を100倍以上とすることで、絶縁膜209に含まれる水素含有量を低減することが可能であると共に、絶縁膜209に含まれるダングリングボンドを低減することができる。絶縁膜210から移動する酸素は、絶縁膜209に含まれるダングリングボンドによって捕獲される場合があるため、化学量論的組成よりも多くの酸素を有する絶縁膜210に含まれる酸素を効率よく半導体膜206及び半導体膜213へ移動させ、半導体膜206及び半導体膜213に含まれる酸素欠損を補填することが可能である。この結果、半導体膜206及び半導体膜213に混入する水素量を低減できると共に酸化物半導体膜に含まれる酸素欠損を低減させることが可能であるため、トランジスタ201及びトランジスタ202の閾値電圧のマイナスシフトを抑制することができる。
具体的に、絶縁膜209として、流量20sccmのシラン及び流量3000sccmの一酸化二窒素を原料ガスとし、処理室の圧力を40Pa、基板温度を220℃とし、27.12MHzの高周波電源を用いて100Wの高周波電力を平行平板電極に供給したプラズマCVD法により、厚さ50nmの酸化窒化シリコン膜を形成する。なお、プラズマCVD装置は電極面積が6000cm2である平行平板型のプラズマCVD装置であり、供給した電力を単位面積あたりの電力(電力密度)に換算すると1.6×10−2W/cm2である。当該条件により、酸素を透過する酸化窒化シリコン膜を形成することができる。
また、絶縁膜210として用いる酸化シリコン膜または酸化窒化シリコン膜は、例えば、プラズマCVD装置の真空排気された処理室内に載置された基板を180℃以上260℃以下、さらに好ましくは180℃以上230℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を100Pa以上250Pa以下、さらに好ましくは100Pa以上200Pa以下とし、処理室内に設けられる電極に0.17W/cm2以上0.5W/cm2以下、さらに好ましくは0.25W/cm2以上0.35W/cm2以下の高周波電力を供給する条件により、形成することができる。
絶縁膜210の成膜条件として、上記圧力の反応室において上記パワー密度の高周波電力を供給することで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し、原料ガスの酸化が進むため、絶縁膜210中における酸素含有量が化学量論的組成よりも多くなる。しかしながら、基板温度が、上記温度であると、シリコンと酸素の結合力が弱いため、加熱により酸素の一部が脱離する。この結果、化学量論的組成を満たす酸素よりも多くの酸素を含み、加熱により酸素の一部が脱離する酸化絶縁膜を形成することができる。また、半導体膜206及び半導体膜213上に絶縁膜209が設けられている。このため、絶縁膜210の形成工程において、絶縁膜209が半導体膜206及び半導体膜213の保護膜となる。この結果、半導体膜206及び半導体膜213へのダメージを低減しつつ、パワー密度の高い高周波電力を用いて絶縁膜210を形成することができる。
具体的に、絶縁膜210として、流量160sccmのシラン及び流量4000sccmの一酸化二窒素を原料ガスとし、反応室の圧力を200Pa、基板温度を220℃とし、27.12MHzの高周波電源を用いて1500Wの高周波電力を平行平板電極に供給したプラズマCVD法により、厚さ400nmの酸化窒化シリコン膜を形成する。なお、プラズマCVD装置は電極面積が6000cm2である平行平板型のプラズマCVD装置であり、供給した電力を単位面積あたりの電力(電力密度)に換算すると2.5×10−1W/cm2である。
そして、絶縁膜209及び絶縁膜210を形成した後、加熱処理を行うことが望ましい。該加熱処理の温度は、代表的には、150℃以上基板歪み点未満、好ましくは200℃以上450℃以下、更に好ましくは300℃以上450℃以下とする。
該加熱処理は、電気炉、RTA装置等を用いることができる。RTA装置を用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため加熱処理時間を短縮することができる。
加熱処理は、窒素、酸素、超乾燥空気(水の含有量が20ppm以下、好ましくは1ppm以下、好ましくは10ppb以下の空気)、または希ガス(アルゴン、ヘリウム等)の雰囲気下で行えばよい。なお、上記窒素、酸素、超乾燥空気、または希ガスに水素、水等が含まれないことが好ましい。
具体的には、例えば、窒素及び酸素雰囲気で、350℃、1時間の加熱処理を行うと良い。
以上の工程により、閾値電圧のマイナスシフトを抑制した、優れた電気的特性を有するトランジスタを作製することができる。また、経時変化や光BTストレス試験による電気的特性の変動の少ない、代表的には閾値電圧の変動が0V以上2.5V以下である、信頼性の高いトランジスタを作製することができる。
次いで、図11(B)に、図11(A)に示した断面構造に、さらに絶縁膜210と絶縁膜211の間に絶縁膜217を設けた場合の、トランジスタ201と、トランジスタ201に接続された導電膜203と、トランジスタ202の断面構造を、一例として示す。絶縁膜217は、酸素、水素、水の拡散を防ぐブロッキング効果を有することが、望ましい。或いは、絶縁膜217は、水素、水の拡散を防ぐブロッキング効果を有することが、望ましい。
絶縁膜は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水のブロッキング効果を示す絶縁膜は、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いて、形成することができる。水素、水のブロッキング効果を示す絶縁膜は、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
絶縁膜217が水、水素などのブロッキング効果を有する場合、樹脂を用いた絶縁膜211や、パネルの外部に存在する水、水素などの不純物が、半導体膜206または半導体膜213に侵入するのを防ぐことができる。半導体膜206または半導体膜213に酸化物半導体を用いる場合、酸化物半導体に侵入した水または水素の一部は電子供与体(ドナー)となるため、上記ブロッキング効果を有する絶縁膜217を用いることで、トランジスタ201及びトランジスタ202の閾値電圧がドナーの生成によりシフトするのを防ぐことができる。
また、半導体膜206または半導体膜213に酸化物半導体を用いる場合、絶縁膜217が酸素のブロッキング効果を有することで、酸化物半導体からの酸素が外部に拡散するのを防ぐことができる。よって、酸化物半導体中において、ドナーとなる酸素欠損が低減されるので、トランジスタ201及びトランジスタ202の閾値電圧がドナーの生成によりシフトするのを防ぐことができる。
また、絶縁膜217と絶縁膜211の密着性が、絶縁膜210と絶縁膜211の密着性よりも高い場合、絶縁膜217を用いることで、絶縁膜211の剥離を防ぐことができる。
酸素、水素、水等のブロッキング効果を有する絶縁膜217としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。また、水素、水等のブロッキング効果を有する絶縁膜217としては、窒化シリコン、窒化酸化シリコン等を用いることができる。
例えば、窒化シリコン膜を絶縁膜217として用いる場合、窒化シリコン膜は、水素、水等のブロッキング効果を有し、なおかつ、窒化シリコン膜からの水素、アンモニア等の放出量が少ないことが望ましい。シラン、窒素、及びアンモニアの混合ガスを原料ガスとして用いたプラズマCVD法により、上記特性を有する窒化シリコン膜を成膜することができる。
なお、原料ガスとしてアンモニアを用いると、成膜時において、シランにおける珪素原子と水素原子の結合や、窒素における窒素原子どうしの三重結合が、解離したアンモニアによって切断されやすくなる。そのため、成膜時にシランや窒素の分解が促進され、緻密な窒化シリコン膜を形成することができる。ただし、原料ガス中におけるアンモニアの流量の割合が高すぎると、窒化シリコン膜中に取り込まれる水素とアンモニアの量が多くなってしまい、水素、アンモニアの放出量が多い窒化シリコン膜が形成されることとなる。よって、上記窒化シリコン膜の成膜時における、アンモニアの流量は、シランの分解が促進される程度の量であり、なおかつ、水素、アンモニア等の放出量が抑えられる程度の量とすることが、表示装置の信頼性を高める上で望ましいと言える。
具体的に、アンモニアの流量に対する窒素の流量比が5以上50以下、より望ましくは、10以上50以下とすると、水素、水等のブロッキング効果が高く、水素、アンモニア等の放出量が少ない窒化珪素膜を、形成することができる。
本実施の形態では、絶縁膜217として、流量50sccmのシラン、流量5000sccmの窒素、流量100sccmのアンモニアを原料ガスとし、処理室の圧力を200Pa、基板温度を220℃とし、27.12MHzの高周波電源を用いて1000Wの高周波電力を平行平板電極に供給したプラズマCVD法により、厚さ50nmの酸化窒化シリコン膜を形成する。なお、プラズマCVD装置は、絶縁膜209及び絶縁膜209を形成する際に用いた装置と同じ構成を有するものとする。当該条件により、水素、水等のブロッキング効果を有し、なおかつ、窒化シリコン膜からの水素、アンモニア等の放出量が少ない窒化シリコン膜を形成することができる。
なお、電子供与体(ドナー)となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体(purified OS)は、i型(真性半導体)又はi型に限りなく近い。そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さい。よって、上記酸化物半導体膜にチャネル形成領域を有するトランジスタを、駆動回路の順序回路に用いることで、トランジスタのオフ電流により消費されていた電力を削減し、順序回路と、順序回路を用いた表示装置の低消費電力化を実現することができる。
具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が1×106μmでチャネル長が10μmの素子であっても、ソース電極とドレイン電極間の電圧(ドレイン電圧)が1Vから10Vの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち1×10−13A以下という特性を得ることができる。この場合、オフ電流をトランジスタのチャネル幅で規格化したオフ電流は、100zA/μm以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が3Vの場合に、数十yA/μmという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
なお、特に断りがない限り、本明細書でオフ電流とは、nチャネル型トランジスタにおいては、ドレインをソースとゲートよりも高い電位とした状態において、ソースの電位を基準としたときのゲートの電位が0以下であるときに、ソースとドレインの間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、pチャネル型トランジスタにおいては、ドレインをソースとゲートよりも低い電位とした状態において、ソースの電位を基準としたときのゲートの電位が0以上であるときに、ソースとドレインの間に流れる電流のことを意味する。
なお、半導体膜206または半導体膜213に用いられる酸化物半導体としては、少なくともインジウム(In)あるいは亜鉛(Zn)を含むことが好ましい。また、該酸化物を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム(Ga)を有することが好ましい。また、スタビライザーとしてスズ(Sn)を有することが好ましい。また、スタビライザーとしてハフニウム(Hf)を有することが好ましい。また、スタビライザーとしてアルミニウム(Al)を有することが好ましい。また、スタビライザーとしてジルコニウム(Zr)を含むことが好ましい。
酸化物半導体の中でもIn−Ga−Zn系酸化物、In−Sn−Zn系酸化物などは、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上記In−Ga−Zn系酸化物は、ガラス基板上においても、電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。
また、他のスタビライザーとして、ランタノイドである、ランタン(La)、セリウム(Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホルミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ルテチウム(Lu)のいずれか一種または複数種を含んでいてもよい。
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、In−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系酸化物、Sn−Mg系酸化物、In−Mg系酸化物、In−Ga系酸化物、In−Ga−Zn系酸化物(IGZOとも表記する)、In−Al−Zn系酸化物、In−Sn−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸化物、Sn−Al−Zn系酸化物、In−Hf−Zn系酸化物、In−La−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In−Lu−Zn系酸化物、In−Sn−Ga−Zn系酸化物、In−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−Zn系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物を用いることができる。
なお、例えば、In−Ga−Zn系酸化物とは、InとGaとZnを含む酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素を含んでいてもよい。In−Ga−Zn系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。
例えば、In:Ga:Zn=1:1:1(=1/3:1/3:1/3)あるいはIn:Ga:Zn=2:2:1(=2/5:2/5:1/5)の原子比のIn−Ga−Zn系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1(=1/3:1/3:1/3)、In:Sn:Zn=2:1:3(=1/3:1/6:1/2)あるいはIn:Sn:Zn=2:1:5(=1/4:1/8:5/8)の原子比のIn−Sn−Zn系酸化物やその組成の近傍の酸化物を用いるとよい。
例えば、In−Sn−Zn系酸化物では比較的容易に高い移動度が得られる。しかしながら、In−Ga−Zn系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
以下では、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、CAAC−OS(C Axis Aligned Crystalline Oxide Semiconductor)膜などをいう。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
微結晶酸化物半導体膜は、例えば、1nm以上10nm未満の大きさの微結晶(ナノ結晶ともいう。)を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
CAAC−OS膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が100nm未満の立方体内に収まる大きさである。従って、CAAC−OS膜に含まれる結晶部は、一辺が10nm未満、5nm未満または3nm未満の立方体内に収まる大きさの場合も含まれる。CAAC−OS膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、CAAC−OS膜について詳細な説明を行う。
CAAC−OS膜を透過型電子顕微鏡(TEM:Transmission Electron Microscope)によって観察すると、結晶部同士の明確な境界、即ち結晶粒界(グレインバウンダリーともいう。)を確認することができない。そのため、CAAC−OS膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
CAAC−OS膜を、試料面と概略平行な方向からTEMによって観察(断面TEM観察)すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、CAAC−OS膜の膜を形成する面(被形成面ともいう。)または上面の凹凸を反映した形状であり、CAAC−OS膜の被形成面または上面と平行に配列する。
一方、CAAC−OS膜を、試料面と概略垂直な方向からTEMによって観察(平面TEM観察)すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面TEM観察および平面TEM観察より、CAAC−OS膜の結晶部は配向性を有していることがわかる。
CAAC−OS膜に対し、X線回折(XRD:X−Ray Diffraction)装置を用いて構造解析を行うと、例えばInGaZnO4の結晶を有するCAAC−OS膜のout−of−plane法による解析では、回折角(2θ)が31°近傍にピークが現れる場合がある。このピークは、InGaZnO4の結晶の(009)面に帰属されることから、CAAC−OS膜の結晶がc軸配向性を有し、c軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、CAAC−OS膜に対し、c軸に概略垂直な方向からX線を入射させるin−plane法による解析では、2θが56°近傍にピークが現れる場合がある。このピークは、InGaZnO4の結晶の(110)面に帰属される。InGaZnO4の単結晶酸化物半導体膜であれば、2θを56°近傍に固定し、試料面の法線ベクトルを軸(φ軸)として試料を回転させながら分析(φスキャン)を行うと、(110)面と等価な結晶面に帰属されるピークが6本観察される。これに対し、CAAC−OS膜の場合は、2θを56°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、CAAC−OS膜では、異なる結晶部間ではa軸およびb軸の配向は不規則であるが、c軸配向性を有し、かつc軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面TEM観察で確認された層状に配列した金属原子の各層は、結晶のab面に平行な面である。
なお、結晶部は、CAAC−OS膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のc軸は、CAAC−OS膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、CAAC−OS膜の形状をエッチングなどによって変化させた場合、結晶のc軸がCAAC−OS膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、CAAC−OS膜中の結晶化度が均一でなくてもよい。例えば、CAAC−OS膜の結晶部が、CAAC−OS膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、CAAC−OS膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
なお、InGaZnO4の結晶を有するCAAC−OS膜のout−of−plane法による解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現れる場合がある。2θが36°近傍のピークは、CAAC−OS膜中の一部に、c軸配向性を有さない結晶が含まれることを示している。CAAC−OS膜は、2θが31°近傍にピークを示し、2θが36°近傍にピークを示さないことが好ましい。
CAAC−OS膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、CAAC−OS膜のうち、二種以上を有する積層膜であってもよい。
CAAC−OS膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がa−b面から劈開し、a−b面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、CAAC−OS膜を成膜することができる。
また、CAAC−OS膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度(水素、水、二酸化炭素および窒素など)を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−80℃以下、好ましくは−100℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を100℃以上740℃以下、好ましくは200℃以上500℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、30体積%以上、好ましくは100体積%とする。
スパッタリング用ターゲットの一例として、In−Ga−Zn系酸化物ターゲットについて以下に示す。
InOX粉末、GaOY粉末およびZnOZ粉末を所定のmol数で混合し、加圧処理後、1000℃以上1500℃以下の温度で加熱処理をすることで多結晶であるIn−Ga−Zn系酸化物ターゲットとする。なお、X、YおよびZは任意の正数である。ここで、所定のmol数比は、例えば、InOX粉末、GaOY粉末およびZnOZ粉末が、2:2:1、8:4:3、3:1:1、1:1:1、4:2:3または3:1:2である。なお、粉末の種類、およびその混合するmol数比は、作製するスパッタリング用ターゲットによって適宜変更すればよい。
また、半導体膜206または半導体膜213は、金属の原子数比が互いに異なる金属酸化物のターゲットを用いて形成された複数の酸化物半導体膜が、積層された構造を有していても良い。例えば、ターゲットの原子数比は、1層目の酸化物半導体膜がIn:Ga:Zn=1:1:1、2層目の酸化物半導体膜がIn:Ga:Zn=3:1:2となるように、形成しても良い。また、ターゲットの原子数比は、1層目の酸化物半導体膜がIn:Ga:Zn=1:3:2、2層目の酸化物半導体膜がIn:Ga:Zn=3:1:2、3層目の酸化物半導体膜がIn:Ga:Zn=1:1:1となるように、形成しても良い。
或いは、半導体膜206または半導体膜213は、異なる金属を含む金属酸化物のターゲットを用いて形成された複数の酸化物半導体膜が、積層された構造を有していても良い。
次いで、図11(A)に示したトランジスタ202の、ゲート電圧Vgsに対するドレイン電流Idsの実測値について説明する。
まず、測定に用いたトランジスタ202の具体的な構成について説明する。測定に用いたトランジスタ202は、キャリアの移動する方向におけるチャネル形成領域の長さ(チャネル長L)を6μm、キャリアの移動する方向に対して垂直な方向におけるチャネル形成領域の長さ(チャネル幅W)を6μmとした。半導体膜213には、膜厚35nmのIn−Ga−Zn系酸化物半導体膜を用いた。ゲート絶縁膜として機能する絶縁膜205には、下から順に積層された膜厚400nmの窒化珪素膜及び膜厚50nmの酸化窒化珪素膜を用いた。導電膜212には、膜厚200nmのタングステン膜を用いた。導電膜214及び導電膜215には、膜厚50nmのタングステン膜、膜厚400nmのアルミニウム膜、及び膜厚100nmのチタン膜を下から順に積層することで形成される導電膜を、それぞれ用いた。
なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い物質を意味する。
測定は、ドレイン電圧Vdsが3Vの場合について行った。なお、ドレイン電圧Vdsとは、ソースとして機能する導電膜214の電位を基準としたときの、ドレインとして機能する導電膜215の電圧を意味する。また、測定は、基板温度は27℃の環境において行った。
図14に、測定により得られた、上記トランジスタ202のゲート電圧Vgs(V)に対するドレイン電流Ids(A)の値を示す。図14から、トランジスタ202の閾値電圧Vthが5.2V、S値が0.47V/decadeであることが分かった。よって、実際に作製した、チャネル形成領域を酸化物半導体膜に有するトランジスタが、本発明の一態様に係るS値の範囲に収まることが分かった。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
(実施の形態5)
液晶表示装置を例に挙げて、本発明の一態様に係る表示装置の外観について、図12を用いて説明する。図12(A)は、基板4001と基板4006とを封止材4005によって接着させた液晶表示装置の上面図である。また、図12(B)は、図12(A)の破線A1−A2における断面図に相当し、図12(C)は、図12(A)の破線B1−B2における断面図に相当する。なお、図12では、FFS(Fringe Field Switching)モードの液晶表示装置を例示している。
基板4001上に設けられた画素部4002と、一対の走査線駆動回路4004とを囲むように、封止材4005が設けられている。また、画素部4002、走査線駆動回路4004の上に基板4006が設けられている。よって、画素部4002と、走査線駆動回路4004とは、基板4001と封止材4005と基板4006とによって封止されている。
また、基板4001上の封止材4005によって囲まれている領域とは異なる領域に、信号線駆動回路4003が実装されている。
また、基板4001上に設けられた画素部4002、走査線駆動回路4004は、トランジスタを複数有している。図12(B)では、画素部4002に含まれるトランジスタ4010と、走査線駆動回路4004に含まれるトランジスタ4022とを例示している。また、図12(C)では、画素部4002に含まれるトランジスタ4010を例示している。
画素部4002及び走査線駆動回路4004において、トランジスタ4010及びトランジスタ4022上には、樹脂を用いた絶縁膜4020が設けられている。そして、絶縁膜4020上には、液晶素子4023の第1電極4021と、導電膜4024とが設けられている。導電膜4024は、絶縁膜4020に蓄積された電荷の放電経路として機能させることができる。或いは、導電膜4024及び絶縁膜4020をトランジスタ4022の構成要素とし、導電膜4024をバックゲートとして機能させることもできる。
また、絶縁膜4020、第1電極4021、及び導電膜4024上には、絶縁膜4025が設けられている。絶縁膜4025は、水、水素などのブロッキング効果が高いことが望ましい。絶縁膜4025として、窒化シリコン膜、窒化酸化シリコン膜などを用いることができる。
また、図12(B)及び図12(C)に示すように、本発明の一態様では、絶縁膜4020は、パネルの端部において除去されている。そして、絶縁膜4020上の絶縁膜4025は、封止材4005と基板4001の間において、トランジスタ4010及びトランジスタ4022のゲート絶縁膜として機能する絶縁膜4026と接している。
絶縁膜4025及び絶縁膜4026の、水、水素などのブロッキング効果が高い場合、パネルの端部において絶縁膜4025と絶縁膜4026とが接することで、パネルの端部から、または封止材4005から、水、水素などがトランジスタ4010及びトランジスタ4022がそれぞれ有する半導体膜に侵入するのを、防ぐことができる。
また、絶縁膜4025上には、液晶素子4023の第2電極4027が設けられている。そして、第2電極4027及び絶縁膜4025と、基板4006との間には、液晶層4028が設けられている。液晶素子4023は、第1電極4021、第2電極4027、及び液晶層4028を有する。
なお、本発明の一態様では、液晶表示装置の液晶層に、例えば、サーモトロピック液晶またはリオトロピック液晶に分類される液晶材料を用いることができる。或いは、液晶層には、例えば、ネマチック液晶、スメクチック液晶、コレステリック液晶、または、ディスコチック液晶に分類される液晶材料を用いることができる。或いは、液晶層には、例えば、強誘電性液晶、または反強誘電性液晶に分類される液晶材料を用いることができる。或いは、液晶層には、例えば、主鎖型高分子液晶、側鎖型高分子液晶、或いは、複合型高分子液晶などの高分子液晶、または低分子液晶に分類される液晶材料を用いることができる。或いは、液晶層には、例えば、高分子分散型液晶(PDLC)に分類される液晶材料を用いることができる。
また、配向膜を用いないブルー相を示す液晶を液晶層に用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、カイラル剤や紫外線硬化樹脂を添加して温度範囲を改善する。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が1msec以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さいため好ましい。
液晶素子4023では、第1電極4021と第2電極4027の間に与えられる電圧の値に従って、液晶層4028に含まれる液晶分子の配向が変化し、透過率が変化する。よって、液晶素子4023は、第1電極4021に与えられる画像信号の電位によって、その透過率が制御されることで、階調を表示することができる。
なお、本発明の一態様では、液晶表示装置において、カラーフィルタを用いることでカラーの画像を表示しても良いし、異なる色相の光を発する複数の光源を順次点灯させることで、カラーの画像を表示しても良い。
また、信号線駆動回路4003からの画像信号や、FPC4018からの各種制御信号及び電源電位は、引き回し配線4030及び4031を介して、走査線駆動回路4004または画素部4002に与えられる。
また、本実施の形態では、液晶の駆動方法としてFFS(Fringe Field Switching)モードを用いる場合を例示したが、液晶の駆動方法としては、TN(Twisted Nematic)モード、STN(Super Twisted Nematic)モード、VA(Vertical Alignment)モード、MVA(Multi−domain Vertical Alignment)モード、IPS(In−Plane Switching)モード、OCB(Optically Compensated Birefringence)モード、ブルー相モード、TBA(Transverse Bend Alignment)モード、VA−IPSモード、ECB(Electrically Controlled Birefringence)モード、FLC(Ferroelectric Liquid Crystal)モード、AFLC(AntiFerroelectric Liquid Crystal)モード、PDLC(Polymer Dispersed Liquid Crystal)モード、PNLC(Polymer Network Liquid Crystal)モード、ゲストホストモード、ASV(Advanced Super View)モードなどを適用することも可能である。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
(実施の形態6)
本発明の一態様に係る表示装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置(代表的にはDVD:Digital Versatile Disc等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)に用いることができる。その他に、本発明の一態様に係る表示装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、デジタルオーディオプレイヤー等)、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機(ATM)、自動販売機などが挙げられる。これら電子機器の具体例を図13に示す。
図13(A)は携帯型ゲーム機であり、筐体5001、筐体5002、表示部5003、表示部5004、マイクロホン5005、スピーカー5006、操作キー5007、スタイラス5008等を有する。表示部5003または表示部5004に、或いはその他の回路に、本発明の一態様に係る表示装置を用いることができる。なお、図13(A)に示した携帯型ゲーム機は、2つの表示部5003と表示部5004とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図13(B)は表示機器であり、筐体5201、表示部5202、支持台5203等を有する。表示部5202に、或いはその他の回路に、本発明の一態様に係る表示装置を用いることができる。なお、表示機器には、パーソナルコンピュータ用、TV放送受信用、広告表示用などの全ての情報表示用表示機器が含まれる。
図13(C)はノート型パーソナルコンピュータであり、筐体5401、表示部5402、キーボード5403、ポインティングデバイス5404等を有する。表示部5402に、或いはその他の回路に、本発明の一態様に係る表示装置を用いることができる。
図13(D)は携帯情報端末であり、第1筐体5601、第2筐体5602、第1表示部5603、第2表示部5604、接続部5605、操作キー5606等を有する。第1表示部5603は第1筐体5601に設けられており、第2表示部5604は第2筐体5602に設けられている。そして、第1筐体5601と第2筐体5602とは、接続部5605により接続されており、第1筐体5601と第2筐体5602の間の角度は、接続部5605により可動となっている。第1表示部5603における映像の切り替えを、接続部5605における第1筐体5601と第2筐体5602との間の角度に従って、切り替える構成としても良い。第1表示部5603または第2表示部5604に、或いはその他の回路に、本発明の一態様に係る表示装置を用いることができる。なお、第1表示部5603及び第2表示部5604の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図13(E)はビデオカメラであり、第1筐体5801、第2筐体5802、表示部5803、操作キー5804、レンズ5805、接続部5806等を有する。操作キー5804及びレンズ5805は第1筐体5801に設けられており、表示部5803は第2筐体5802に設けられている。そして、第1筐体5801と第2筐体5802とは、接続部5806により接続されており、第1筐体5801と第2筐体5802の間の角度は、接続部5806により可動となっている。表示部5803における映像の切り替えを、接続部5806における第1筐体5801と第2筐体5802との間の角度に従って行う構成としても良い。表示部5803に、或いはその他の回路に、本発明の一態様に係る表示装置を用いることできる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。