JP6267902B2

JP6267902B2 - 順序回路、表示装置

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Publication number: JP6267902B2
Application number: JP2013187830A
Authority: JP
Inventors: 山崎　舜平; 舜平山崎; 小山　潤; 潤小山; 耕平豊高
Original assignee: Semiconductor Energy Laboratory Co Ltd
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Priority date: 2012-09-21
Filing date: 2013-09-11
Publication date: 2018-01-24
Anticipated expiration: 2033-09-11
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Description

単極性のトランジスタを用いた順序回路、上記順序回路を用いた表示装置などの、半導体装置に関する。

液晶表示装置、ＥＬ表示装置などの表示装置は、バックプレーン（回路基板）のコストを下げるために、ＣＭＯＳよりも、単極性のトランジスタで構成されている方が望ましい。以下の特許文献１及び特許文献２では、表示装置の駆動回路に用いられる、インバータやシフトレジスタなどの各種回路を、単極性のトランジスタで構成する技術について開示されている。

特開２００１−３２５７９８号公報特開２０１０−２７７６５２号公報

ところで、低消費電力であることは、表示装置の性能を評価する上で重要なポイントとなる。特に、携帯電話などの携帯型の電子機器だと、表示装置の消費電力の高さは、連続使用時間の短縮化というデメリットに繋がるため、低消費電力化を図ることが強く要求される。また、高信頼性を確保することも、表示装置の商品化を実現する上で重要である。

上述したような技術的背景のもと、本発明は、消費電力の低減または信頼性の向上を実現することができる表示装置の提案を、課題の一つとする。

表示装置の低消費電力化と高信頼性を実現するためには、液晶素子などの表示素子を動作させるのに必要な電圧を確保できる程度に、駆動回路に与えられる電源電圧や信号の電圧を、低く抑えることが望ましいと考えられる。表示素子を動作させるのに必要な電圧は、液晶素子に用いられる液晶材料、画素部が有する容量の大きさ、液晶の駆動方法などにも依存するが、上記電圧を確保した上で、表示装置の低消費電力化と高信頼性を実現するためには、駆動回路の動作に必要な電圧（以下、最低駆動電圧と呼ぶ）が１１Ｖ以上１６Ｖ以下、好ましくは１１Ｖ以上１３Ｖ以下の範囲に収まるよう、低くすることが求められる。

単極性のトランジスタで構成される順序回路の場合、順序回路の各種ノードの電位がトランジスタの閾値電圧分降下する。そのため、順序回路の最低駆動電圧には、閾値電圧と同程度の電圧を予め加算しておく必要がある。よって、単極性のトランジスタで構成される順序回路の場合、最低駆動電圧を低くするためには、トランジスタの閾値電圧を低くすることが必要である。

ところが、Ｓ値（サブスレッショルドスイング値）が大きいトランジスタの場合、閾値電圧を低くしていくと、ゲート電圧が０Ｖのときに流れるオフ電流が大きいノーマリーオンの状態となりやすいため、順序回路を正常に動作させることが困難になる。よって、順序回路の正常な動作を確保しつつ、最低駆動電圧を低くするためには、トランジスタの閾値電圧を低くすることのみならず、トランジスタがノーマリーオフとなる程度に、Ｓ値を小さくすることが重要である。

そこで、本発明の一態様では、Ｓ値が０．７Ｖ／ｄｅｃａｄｅ以下、好ましくは０．５Ｖ／ｄｅｃａｄｅ以下であり、チャネル型が同じである複数のトランジスタを、順序回路に用いることを特徴とする。Ｓ値を０．７Ｖ／ｄｅｃａｄｅ以下、さらには０．５Ｖ／ｄｅｃａｄｅ以下とすることで、ノーマリーオフの特性を確保しつつ閾値電圧を低くすることができ、順序回路の最低駆動電圧を１１Ｖ以上１６Ｖ以下、さらには１１Ｖ以上１３Ｖ以下に納めることができる。

また、Ｓ値が上記範囲に収まるトランジスタは、導通状態と非導通状態の切り換えであるスイッチングが速いために、導通状態から非導通状態、或いは非導通状態から導通状態への過渡状態にある期間が短く、それ故に、スイッチングに起因する電力損失を小さく抑えることができる。

酸化物半導体膜にチャネル形成領域を有するトランジスタは、アモルファスシリコン膜やポリシリコン膜にチャネル形成領域を有するトランジスタに比べて、Ｓ値が低い傾向にあるため、Ｓ値を上記範囲に収めることができる。よって、酸化物半導体膜にチャネル形成領域を有するトランジスタは、本発明の一態様に係る順序回路または表示装置に用いるのに好適である。

具体的に、本発明の一態様に係る順序回路は、クロック信号が与えられる第１配線と、第２配線との電気的な接続を制御する第１トランジスタと、第２配線と、ローレベルの第１電位が与えられる第３配線との電気的な接続を制御する第２トランジスタと、第１トランジスタのゲートと、ハイレベルの第２電位が与えられる第４配線との電気的な接続を制御する第３トランジスタと、第１トランジスタのゲートと第１電位が与えられる第５配線との電気的な接続を制御する第４トランジスタと、を有し、第１トランジスタ乃至第４トランジスタは、酸化物半導体をチャネル形成領域に有しており、トランジスタのＳ値は０．７Ｖ／ｄｅｃａｄｅ以下である。

本発明の一態様では、上記構成により、消費電力が低減される順序回路、或いは上記順序回路を用いた表示装置を実現することができる。

実施の形態１の順序回路を説明するための図。実施の形態１のトランジスタを説明するための図。実施の形態２の順序回路及びシフトレジスタを説明するための図。実施の形態２のシフトレジスタ回路の動作を説明するための図。シミュレーションの結果を示す図。シミュレーションに用いた順序回路の構成を示す図。シミュレーションの結果を示す図。シミュレーションの結果を示す図。シミュレーションの結果を示す図。シミュレーションに用いたトランジスタの構造を示す図。トランジスタの一形態を説明する図。液晶表示装置の上面図と断面図。電子機器の図。ゲート電圧に対するドレイン電流の値を示す図。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

なお、本明細書において表示装置とは、液晶素子や発光素子などの表示素子が各画素に形成されたパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを、その範疇に含む。

また、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介して間接的に接続している状態も、その範疇に含む。また、回路図上は独立している構成要素どうしが接続されている場合であっても、実際には、例えば配線の一部が電極として機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。

また、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領域、或いは上記半導体膜に接続されたソース電極を意味する。同様に、トランジスタのドレインとは、上記半導体膜の一部であるドレイン領域、或いは上記半導体膜に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。

トランジスタが有するソースとドレインは、トランジスタの極性及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。

なお本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

（実施の形態１）
本実施の形態では、本発明の基本原理について説明する。

表示装置を駆動するための順序回路では、単極性のトランジスタのみで構成される場合、バッファとして機能するトランジスタの出力電圧が、該トランジスタの閾値電圧の分だけ低下しないように、ブートストラップ動作を行うトランジスタを用いる。

このブートストラップ動作を実現するためには、第１の信号（セット信号、図中”Ｓ”で表す）によって第１電位ＶＤＤを与える機能を有するトランジスタ、及び第２の信号（リセット信号、図中）”Ｒ”で表す）によって第２電位ＶＳＳを与える機能を有するトランジスタを、バッファとして機能するトランジスタのゲートに接続する。そしてブートストラップ動作は、バッファとして機能するトランジスタを導通状態とした状態で、その後、該トランジスタのゲートをフローティング状態として、クロック信号の振幅に応じたソースの電位の上昇を図ることで、実現できる。

一例としては、図１（Ａ）に示すように、バッファとして機能するトランジスタＦＥＴ１、出力信号ＯＵＴを出力する配線をローレベル（Ｌ）に固定するためのトランジスタＦＥＴ２、トランジスタＦＥＴ１のゲートに第１電位ＶＤＤを与える機能を有するトランジスタＦＥＴ３、トランジスタＦＥＴ１のゲートに第２電位ＶＳＳを与える機能を有するトランジスタＦＥＴ４、で表すことができる。

図１（Ａ）に示すトランジスタＦＥＴ１のソース及びドレインの一方は、クロック信号ＣＬＫが与えられる配線に接続され、ソース及びドレインの他方は、出力信号ＯＵＴを出力する配線に接続される。またトランジスタＦＥＴ１のゲートは容量素子Ｃ１の一方の電極に接続され、ソース及びドレインの他方は容量素子Ｃ１の他方の電極に接続される。

図１（Ａ）に示すトランジスタＦＥＴ２のソース及びドレインの一方は、出力信号ＯＵＴを出力する配線に接続され、ソース及びドレインの他方は、第２電位ＶＳＳが与えられる配線に接続される。またトランジスタＦＥＴ２のゲートは、第１電位ＶＤＤ又は第２電位ＶＳＳが与えられ、トランジスタＦＥＴ２の導通状態が制御される。

図１（Ａ）に示すトランジスタＦＥＴ３のソース及びドレインの一方は、第１電位ＶＤＤが与えられる配線に接続され、ソース及びドレインの他方は、トランジスタＦＥＴ１のゲートに接続される。またトランジスタＦＥＴ３のゲートは第１の信号Ｓが与えられる配線に接続される。なお図１（Ａ）に示すトランジスタＦＥＴ３は、ダイオード接続されたとトランジスタとして、トランジスタＦＥＴ１のゲートに第１電位ＶＤＤに相当する電位を与える構成としてもよい。

図１（Ａ）に示すトランジスタＦＥＴ４のソース及びドレインの一方は、トランジスタＦＥＴ１のゲートに接続され、ソース及びドレインの他方は、第２電位ＶＳＳが与えられる配線に接続される。またトランジスタＦＥＴ４のゲートは第２の信号Ｒが与えられる配線に接続される。

なお図１（Ａ）では、トランジスタＦＥＴ１のソース及びドレインの一方が、クロック信号ＣＬＫが与えられる配線に接続される構成を示しているが、第１電位ＶＤＤが与えられる配線に接続される構成であってもよい。またＦＥＴ１乃至ＦＥＴ４は、単数で設けてもよいし、直列又は並列に複数設ける構成としてもよい。

なお図１（Ａ）におけるトランジスタＦＥＴ２のゲートに、第１電位ＶＤＤ又は第２電位ＶＳＳが与えるための構成としての一例は、図１（Ｂ）に示すように、トランジスタＦＥＴ２のゲートに第１電位ＶＤＤを与える機能を有するトランジスタＦＥＴ５、トランジスタＦＥＴ２のゲートに第２電位ＶＳＳを与える機能を有するトランジスタＦＥＴ６、を設ける構成が挙げられる。

図１（Ｂ）に示すトランジスタＦＥＴ５のソース及びドレインの一方は、第１電位ＶＤＤが与えられる配線に接続され、ソース及びドレインの他方は、トランジスタＦＥＴ２のゲートに接続される。またトランジスタＦＥＴ５のゲートは第２の信号Ｒが与えられる配線に接続される。なお図１（Ｂ）に示すトランジスタＦＥＴ５は、ダイオード接続されたとトランジスタとして、トランジスタＦＥＴ２のゲートに第１電位ＶＤＤに相当する電位を与える構成としてもよい。

図１（Ｂ）に示すトランジスタＦＥＴ６のソース及びドレインの一方は、トランジスタＦＥＴ２のゲートに接続され、ソース及びドレインの他方は、第２電位ＶＳＳが与えられる配線に接続される。またトランジスタＦＥＴ６のゲートは第１の信号Ｓが与えられる配線に接続される。

図１（Ａ）に示す回路のタイミングチャート図の一例について、図１（Ｃ）に示す。

まず図１（Ｃ）に示すタイミングチャート図では、第１の信号Ｓをハイレベル（Ｈ）にして、トランジスタＦＥＴ１のゲートに、第１電位ＶＤＤを与える。そして、トランジスタＦＥＴ１は、導通状態となる。

次いで図１（Ｃ）に示すタイミングチャート図では、トランジスタＦＥＴ１のゲートをフローティング状態として、クロック信号ＣＬＫをローレベル（Ｌ）からハイレベル（Ｈ）にする。すると出力信号ＯＵＴの電圧レベルが上昇し、この上昇に伴って、容量素子Ｃ１では容量結合によるトランジスタＦＥＴ１のゲートの電圧レベルが上昇する。そして容量素子Ｃ１による容量結合による電圧レベルの上昇分が加わったトランジスタＦＥＴ１のゲートの電圧レベルが、クロック信号ＣＬＫのハイレベル（Ｈ）を上回ることで、トランジスタＦＥＴ１のソース及びドレインの他方では、出力信号ＯＵＴとしてハイレベル（Ｈ）の電圧レベルが得られる。

次いで図１（Ｃ）に示すタイミングチャート図では、第２の信号Ｒをハイレベル（Ｈ）にして、トランジスタＦＥＴ１のゲートに、第２電位ＶＳＳを与える。そして、トランジスタＦＥＴ１は、非導通状態となる。

なお、ハイレベル（Ｈ）の信号は、一例としては、第１電位ＶＤＤと同じ電圧レベルの信号である。また、ローレベル（Ｌ）の信号は、一例としては、第２電位ＶＳＳと同じ電圧レベルの信号である。

なお図１（Ｂ）に示す回路のタイミングチャート図についても、図１（Ｃ）と同じように説明することができる。図１（Ａ）に示す回路と図１（Ｂ）に示す回路とで異なる点は、出力信号ＯＵＴの電圧レベルを第２電位ＶＳＳに固定するためのトランジスタであるトランジスタＦＥＴ２の導通状態を、トランジスタＦＥＴ５及びトランジスタＦＥＴ６で制御する点にある。トランジスタＦＥＴ２の導通状態は、トランジスタＦＥＴ５及びトランジスタＦＥＴ６に与えられる第１の信号Ｓ及び第２の信号Ｒによる、トランジスタＦＥＴ２のゲートの電圧レベルの切り替えにより、制御される。

図１（Ｃ）に示したタイミングチャート図の動作は、図１（Ａ）、（Ｂ）に示す各トランジスタの閾値電圧を跨いでハイレベル（Ｈ）又はローレベル（Ｌ）の信号を印加し、トランジスタに流れる電流を制御することで、所望の動作をさせることができる。一方でトランジスタの閾値電圧は、ゲートに印加される電圧によるストレスや、経時的なトランジスタの劣化に起因して、シフトする。

このトランジスタの閾値電圧がマイナス方向にシフトする場合、トランジスタはノーマリーオンになる。特にＳ値が大きいトランジスタでは、閾値電圧のシフト量が小さくてもノーマリーオンになる。ノーマリーオンのトランジスタで構成される順序回路では、ハイレベル（Ｈ）又はローレベル（Ｌ）の信号を印加することによって制御されるトランジスタに流れる電流量が変化するため、所望の出力パルスを得るために駆動するための最低必要な駆動電圧（最低駆動電圧）を予め高く設定する必要がある。

ここで、前述のＳ値が大きいトランジスタにおける閾値電圧のシフトについて模式図を用いて説明する。併せて、Ｓ値が大きいトランジスタにおける閾値電圧のシフトについて模式図を用いて説明する。

図２（Ａ）では、横軸をゲート電圧Ｖｇ、縦軸をドレイン電流Ｉｄとした、Ｓ値が大きいトランジスタでのＶｇ−ＩｄカーブＳ＿ｂを実線、Ｓ値が小さいトランジスタでのＶｇ−ＩｄカーブＳ＿ｓを点線で示している。図２（Ａ）では、閾値電圧がシフトする前のＶｇ−Ｉｄカーブを示している。また、図２（Ｂ）でも、Ｓ値が大きいトランジスタでのＶｇ−ＩｄカーブＳ＿ｂを実線、Ｓ値が小さいトランジスタでのＶｇ−ＩｄカーブＳ＿ｓを点線で示している。図２（Ｂ）では、閾値電圧がシフトした後のＶｇ−Ｉｄカーブを示している。

図２（Ａ）、（Ｂ）に示すように、Ｓ値が小さいトランジスタでは、同じ閾値電圧のシフト量であっても、ノーマリーオフの状態を保持できるのに対して、Ｓ値が大きいトランジスタでは、ノーマリーオンの状態となることがわかる。つまり、Ｓ値が大きいトランジスタで構成される順序回路では、ゲートに印加される電圧によるストレスや、経時的なトランジスタの劣化に起因してトランジスタに流れる電流量が変化するため、最低駆動電圧を予め高く設定する必要がある。

一方で本実施の形態で説明する、順序回路を構成する各トランジスタには、Ｓ値が小さいトランジスタを設けることを特徴とするものである。Ｓ値が小さいトランジスタは、閾値電圧のマイナス方向へのシフトが生じたとしても、Ｓ値が大きいトランジスタよりもノーマリーオンになりにくい。そのため、Ｓ値が小さいトランジスタで構成される順序回路では、ゲートに印加される電圧によるストレスや、経時的なトランジスタの劣化に起因してトランジスタに流れる電流量がほとんど変化しないため、最低駆動電圧が低いままでも動作することができる。

Ｓ値が小さいトランジスタを用いて最低駆動電圧を低くすることができる順序回路は、上述した図１（Ａ）、（Ｂ）に示す順序回路でいえば、第１電位ＶＤＤ及び第２電位ＶＳＳによって与えられる電源電圧を小さくすることができる。また、クロック信号の振幅電圧を小さくすることができる。また、第１の信号（Ｓ）及び第２の信号（Ｒ）の振幅電圧を小さくすることができる。そのためＳ値が小さいトランジスタを用いた順序回路は、消費電力を低減することができる。

Ｓ値が小さいトランジスタは、Ｓ値が小さいほうが好ましいが、パルスを出力する負荷（配線）で必要な振幅電圧の値に応じて最適な範囲とすることが好ましい。具体的な小さいＳ値の範囲としては、０．７Ｖ／ｄｅｃａｄｅ以下、さらには０．５Ｖ／ｄｅｃａｄｅ以下が好適である。

また、Ｓ値が０．７Ｖ／ｄｅｃａｄｅ以下、さらには０．５Ｖ／ｄｅｃａｄｅ以下であるトランジスタは、導通状態と非導通状態の切り換えであるスイッチングが速いために、導通状態から非導通状態、或いは非導通状態から導通状態への過渡状態にある期間が短く、それ故に、スイッチングに起因する電力損失を小さく抑えることができる。

なおトランジスタのＳ値は、予めゲート絶縁膜を薄くすることである程度小さくすることが可能であるが、ゲート絶縁膜を極端に薄く形成することはトランジスタの耐圧等を考慮すると好ましくない。本実施の形態では、特に上記Ｓ値の低いトランジスタとして、例えばシリコンよりもバンドギャップの広い酸化物半導体を含むチャネル形成領域を有するトランジスタを適用することが好適である。

酸化物半導体をチャネル領域に有するトランジスタを用いてＳ値が小さいトランジスタを作製することにより、アモルファスシリコン膜やポリシリコン膜といったシリコンを用いたトランジスタの場合と比べて、ゲート絶縁膜を厚く形成しても、上述した範囲でのＳ値とすることができる。

なお上記酸化物半導体としては、例えばＩｎ系金属酸化物、Ｚｎ系金属酸化物、Ｉｎ−Ｚｎ系金属酸化物、又はＩｎ−Ｇａ−Ｚｎ系金属酸化物などを適用できる。また、上記Ｉｎ−Ｇａ−Ｚｎ系金属酸化物に含まれるＧａの一部若しくは全部の代わりに他の金属元素を含む金属酸化物を用いてもよい。

以上説明したように、本実施の形態で説明した順序回路は、Ｓ値が小さいトランジスタを用いることで、最低駆動電圧を低減し、消費電力の低減を図ることができる。

（実施の形態２）
本実施の形態では、上記実施の形態で説明したＳ値が小さいトランジスタを用いた順序回路及び該順序回路を用いたシフトレジスタについて説明する。

まず、パルス信号出力回路、及びパルス信号出力回路を含むシフトレジスタの回路構成例について図３（Ａ）乃至（Ｃ）を参照して説明する。

シフトレジスタは、第１のパルス信号出力回路１０_＿１乃至第Ｎのパルス信号出力回路１０_＿Ｎと、クロック信号ＣＬＫを伝達する信号線１１乃至信号線１４と、を有する（図３（Ａ）参照）。信号線１１にはクロック信号ＣＬＫ１が与えられ、信号線１２にはクロック信号ＣＬＫ２が与えられ、信号線１３にはクロック信号ＣＬＫ３が与えられ、信号線１４にクロック信号ＣＬＫ４が与えられる。

クロック信号は、一定の間隔でハイレベル（Ｈ）と、ローレベル（Ｌ）を繰り返す信号である。ここでは、クロック信号ＣＬＫ１乃至クロック信号ＣＬＫ４は、１／４周期ずつ遅延した信号とする。図３（Ａ）乃至（Ｃ）に示す回路では、上記クロック信号を利用して、パルス信号出力回路の制御等を行う。なお、順序回路には、さらに複数のクロック信号を入力してもよい。

第１のパルス信号出力回路１０_＿１乃至第Ｎのパルス信号出力回路１０_＿Ｎは、それぞれ、入力端子２１、入力端子２２、入力端子２３、入力端子２４、入力端子２５、出力端子２６、及び出力端子２７を有する（図３（Ｂ）参照）。

入力端子２１、入力端子２２、及び入力端子２３は、信号線１１乃至信号線１４のいずれかに接続される。例えば、第１のパルス信号出力回路１０_＿１において、入力端子２１は信号線１１に接続され、入力端子２２が信号線１２に接続され、入力端子２３が信号線１３に接続されている。また、第２のパルス信号出力回路１０_＿２において、入力端子２１が信号線１２に接続され、入力端子２２が信号線１３に接続され、入力端子２３が信号線１４に接続されている。なお、ここでは、第Ｎのパルス信号出力回路１０_＿Ｎと接続される信号線が、信号線１２、信号線１３、信号線１４である場合を示しているが、第Ｎのパルス信号出力回路１０_＿Ｎと接続される信号線は、Ｎの値によって異なるものになる。

また、本実施の形態で示すシフトレジスタの第ｋのパルス信号出力回路（ｋは３以上Ｎ以下の自然数）において、入力端子２４は第（ｋ−１）のパルス信号出力回路の出力端子２６に接続され、入力端子２５は第（ｋ＋２）のパルス信号出力回路の出力端子２６に接続され、出力端子２６は第（ｋ＋１）のパルス信号出力回路の入力端子２４と、第（ｋ−２）のパルス信号出力回路の入力端子２５と、に接続され、出力端子２７はＯＵＴ＿ｋに信号を出力する。

また、第１のパルス信号出力回路１０_＿１では、入力端子２４に信号線１５からのスタートパルス（ＳＰ１）が入力される。また、第（Ｎ−１）のパルス信号出力回路１０_{＿（Ｎ−１）}では、スタートパルス（ＳＰ２）が入力端子２５に入力される。また、第Ｎのパルス信号出力回路１０_＿Ｎでは、スタートパルス（ＳＰ３）が入力端子２５に入力される。なお、スタートパルス（ＳＰ２）及びスタートパルス（ＳＰ３）は、外部より入力される信号としてもよいし、回路内部で生成される信号としてもよい。

次に、第１のパルス信号出力回路１０_＿１乃至第Ｎのパルス信号出力回路１０_＿Ｎの具体的な構成に関して説明する。

第１のパルス信号出力回路１０_＿１乃至第Ｎのパルス信号出力回路１０_＿Ｎの各々は、図３（Ｃ）に示すように、トランジスタ１０１乃至トランジスタ１１１で構成される。なお以下の説明では、トランジスタのゲートをゲート端子、ソース及びドレインの一方を第１の端子、ソース及びドレインの他方を第２の端子という。

図３（Ｃ）に示すパルス信号出力回路の構成ついて説明する。

トランジスタ１０１は、第１の端子が入力端子２１と接続され、第２の端子が出力端子２６と接続され、ゲート端子がトランジスタ１０７の第２の端子と接続されている。

トランジスタ１０２は、第１の端子が出力端子２６と接続され、第２の端子が電源線３１と接続され、ゲート端子がトランジスタ１０８の第２の端子と接続されている。

トランジスタ１０３は、第１の端子が入力端子２１と接続され、第２の端子が出力端子２７と接続され、ゲート端子がトランジスタ１０７の第２の端子と接続されている。

トランジスタ１０４は、第１の端子が出力端子２７と接続され、第２の端子が電源線３１と接続され、ゲート端子がトランジスタ１０８の第２の端子と接続されている。

トランジスタ１０５は、第１の端子が電源線３２と接続され、第２の端子がトランジスタ１０６の第１の端子及びトランジスタ１０７の第１の端子と接続され、ゲート端子が入力端子２４と接続されている。

トランジスタ１０６は、第１の端子がトランジスタ１０５の第２の端子及びトランジスタ１０７の第１の端子と接続され、第２の端子が電源線３１と接続され、ゲート端子がトランジスタ１０８の第２の端子と接続されている。

トランジスタ１０７は、第１の端子がトランジスタ１０５の第２の端子及びトランジスタ１０６の第１の端子と接続され、第２の端子がトランジスタ１０１のゲート端子及びトランジスタ１０３のゲート端子と接続され、ゲート端子が電源線３２と接続されている。

トランジスタ１０８は、第１の端子がトランジスタ１１０の第２の端子と接続され、第２の端子が、トランジスタ１０２のゲート端子、トランジスタ１０４のゲート端子、及びトランジスタ１０６のゲート端子と接続され、ゲート端子が入力端子２２と接続されている。

トランジスタ１０９は、第１の端子がトランジスタ１０８の第２の端子と接続され、第２の端子が電源線３１と接続され、ゲート端子が入力端子２４と接続されている。

トランジスタ１１０は、第１の端子が電源線３２と接続され、第２の端子がトランジスタ１０８の第１の端子と接続され、ゲート端子が入力端子２３と接続されている。

トランジスタ１１１は、第１の端子が電源線３２と接続され、第２の端子がトランジスタ１０８の第２の端子と接続され、ゲート端子が入力端子２５と接続されている。

上述したパルス信号出力回路の各構成は一例にすぎず、本発明の一態様がこれに限定されるものではない。

図３（Ｃ）におけるパルス信号出力回路が図３（Ａ）に示す第１のパルス信号出力回路１０_＿１の場合、入力端子２１にはクロック信号ＣＬＫ１が与えられ、入力端子２２にはクロック信号ＣＬＫ２が与えられ、入力端子２３にはクロック信号ＣＬＫ３が与えられ、入力端子２４にはスタートパルスＳＰ１が与えられ、入力端子２５には、第３のパルス信号出力回路１０_＿３の出力信号（ＳＲＯＵＴ＿３と記す）が入力される。また、出力端子２６から第１のパルス信号出力回路１０_＿１の出力信号（ＳＲＯＵＴ＿１と記す）が第２のパルス信号出力回路１０_＿２の入力端子２４に出力され、出力端子２７から出力信号ＯＵＴ＿１が出力される。

また、電源線３１には第２電位ＶＳＳが与えられ、電源線３２には第１電位ＶＤＤが与えられる。

次に、図３（Ａ）乃至（Ｃ）に示すシフトレジスタの動作について図４に示すタイミングチャート図を参照して説明する。なお図４で説明するタイミングチャート図において、トランジスタ１０１乃至トランジスタ１１１は、全てｎチャネル型のトランジスタとする。

図４に示すタイミングチャート中、ＣＬＫ１乃至ＣＬＫ４はそれぞれクロック信号を示し、ＳＰ１はスタートパルスを示し、ＯＵＴ＿１乃至ＯＵＴ＿Ｎは、第１のパルス信号出力回路１０_＿１乃至第Ｎのパルス信号出力回路１０_＿Ｎの出力端子２７からの出力を示し、ＯＵＴ＿１乃至ＯＵＴ＿Ｎは、第１のパルス信号出力回路１０_＿１乃至第Ｎのパルス信号出力回路１０_＿Ｎの出力端子２６からの出力信号を示す。

図４に示すように、図３（Ｃ）におけるパルス信号出力回路を用いたシフトレジスタは、第１電位ＶＤＤ及び第２電位ＶＳＳ、ＣＬＫ１乃至ＣＬＫ４、スタートパルスＳＰ、並びに出力信号ＳＲＯＵＴ＿１乃至ＳＲＯＵＴ＿Ｎの信号に従って所望のパルスを順次出力信号ＯＵＴ＿１乃至ＯＵＴ＿Ｎとして得ることができる。

本実施の形態で説明する順序回路及び該シフトレジスタに用いるトランジスタ１０１乃至トランジスタ１１１は、実施の形態１で説明したようにＳ値の低いトランジスタとする。そのため、順序回路を駆動するための最低駆動電圧が低くても動作することができる。

Ｓ値が小さいトランジスタを用いて最低駆動電圧が低い順序回路は、上述した図３（Ａ）乃至（Ｃ）に示す順序回路でいえば、第１電位ＶＤＤ及び第２電位ＶＳＳによって与えられる電源電圧を小さくすることができる。またＣＬＫ１乃至ＣＬＫ４の振幅電圧を小さくすることができる。またスタートパルスＳＰの振幅電圧を小さくすることができる。また出力信号ＳＲＯＵＴ＿１乃至ＳＲＯＵＴ＿Ｎの振幅電圧を小さくすることができる。そのためＳ値が小さいトランジスタを用いた順序回路は、消費電力を低減することができる。

上記Ｓ値の低いトランジスタとしては、例えばシリコンよりもバンドギャップの広い酸化物半導体を含むチャネル形成領域を有するトランジスタを適用できる。

なお、本発明の一態様は、図３（Ｃ）で示したパルス信号出力回路の構成において、全てのトランジスタにバックゲートを設け、閾値電圧を制御する構成としてもよい。このときバックゲートに印加する電圧は、第２電位ＶＳＳを用いてもよいし、トランジスタのソースの電位を用いてもよいし、トランジスタのゲートの電位を用いてもよい。また、トランジスタに応じて閾値電圧のシフト量を異ならせるために、バックゲートに印加する電位をトランジスタ毎に異ならせる構成としてもよい。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態３）
本実施の形態では、トランジスタのＳ値と最低駆動電圧の関係について、シミュレーションの結果を用いて説明する。

まず、ノーマリーオンの特性を得るための、Ｓ値と閾値電圧Ｖｔｈの関係について、シミュレーションを用いて調べた。シミュレーションにおいて解析対象としたトランジスタの構造を、図１０に示す。図１０に示すトランジスタ３００は、絶縁表面上にゲートとして機能する導電膜３０１と、導電膜３０１上に設けられたゲート絶縁膜３０２と、導電膜３０１と重なる位置においてゲート絶縁膜３０２上に設けられた半導体膜３０３と、半導体膜３０３上に設けられ、ソース電極として機能する導電膜３０４、及びドレイン電極として機能する導電膜３０５とを有する。本実施の形態では、トランジスタ３００において、導電膜３０４と導電膜３０５の間において、ゲート絶縁膜３０２を間に挟んで導電膜３０１と重なる領域を、チャネル形成領域３０６と定義する。

なお、ゲート電圧Ｖｇｓは、ソース電極として機能する導電膜３０４の電位を基準としたときのゲートとして機能する導電膜３０１の電圧を意味する。

そして、トランジスタ３００は、導電膜３０１と、導電膜３０４または導電膜３０５とが、ゲート絶縁膜３０２及び半導体膜３０３を間に挟んで重なる領域の、キャリアが移動する方向における長さＬｏｖを、２μｍとした。また、ゲート絶縁膜３０２は、比誘電率６．４で膜厚が４５０ｎｍであるとした。なお、キャリアの移動する方向におけるチャネル形成領域の長さをチャネル長Ｌ、キャリアの移動する方向に対して垂直な方向におけるチャネル形成領域３０６の長さをチャネル幅Ｗとする。

図５は、シミュレーションにより得られた、Ｓ値が０．３、０．５、０．７、１．２（Ｖ／ｄｅｃａｄｅ）の場合における、ゲート電圧Ｖｇｓとドレイン電流Ｉｄｓの関係を表すグラフである。図５では、横軸がゲート電圧Ｖｇｓ（Ｖ）を示しており、縦軸がドレイン電流Ｉｄｓ（Ａ）を示している。図５では、Ｓ値の値に合わせて閾値電圧Ｖｔｈの値も変化させ、Ｓ値が上記いずれの値を有していてもトランジスタ３００がノーマリーオフの特性を有するように、ドレイン電流Ｉｄｓが立ち上がるときの電圧Ｖｆを０Ｖに揃えている。

なお、具体的に電圧Ｖｆは、ゲート電圧Ｖｇｓに対するドレイン電流Ｉｄｓの関係を示すグラフにおいて、傾きの変化が最も急峻となる接線と、最低のドレイン電流Ｉｄｓに対応する目盛線と、が交差する点における電圧と、定義することができる。

そして、上記トランジスタ３００を用いた順序回路の最低駆動電圧を、シミュレーションにより求めた。シミュレーションに用いた順序回路の回路図を、図６に示す。図６に示す順序回路では、トランジスタＭ１乃至トランジスタＭ１４が用いられている。シミュレーションにおいて用いた、各トランジスタのチャネル長Ｌとチャネル幅Ｗの値を、下記の表１に示す。

また、シミュレーションでは、電源電圧の９９％にあたる電圧を振幅として有する出力信号ＯＵＴが得られる電源電圧を、最低駆動電圧として定義した。また、順序回路の駆動周波数は３２ｋＨｚに設定した。

下記の表１に、シミュレーションにより得られた、電圧Ｖｆが０Ｖになるよう調整したときの、Ｓ値と、閾値電圧Ｖｔｈと、最低駆動電圧の関係を、下記の表２に示す。

表２に示すように、Ｓ値を小さくすると、それに合わせて閾値電圧Ｖｔｈを低くできることが、シミュレーションにより分かった。また、閾値電圧Ｖｔｈを低くすることで、最低駆動電圧を低くできることが分かった。具体的には、Ｓ値を０．７Ｖ／ｄｅｃａｄｅ以下、さらには０．５Ｖ／ｄｅｃａｄｅ以下とすることで、ノーマリーオフの特性を確保しつつ閾値電圧を低くすることができ、順序回路の最低駆動電圧を１１Ｖ以上１６Ｖ以下、さらには１１Ｖ以上１３Ｖ以下に納められることが分かった。

また、図７に、シミュレーションにより得られた、閾値電圧Ｖｔｈと最低駆動電圧との関係を示す。図７から、トランジスタ３００の閾値電圧が低いほど、最低駆動電圧を低くできることが分かった。また、図８に、シミュレーションにより得られた、Ｓ値と、閾値電圧Ｖｔｈとの関係を示す。電圧Ｖｆの値を一定にしたとき、Ｓ値が小さいほど閾値電圧Ｖｔｈを低くできることが分かった。また、図９に、シミュレーションにより得られた、Ｓ値と最低駆動電圧との関係を示す。図９から、Ｓ値が小さいほど、最低駆動電圧を低くできることが分かった。

（実施の形態４）
図１１（Ａ）に、画素に設けられたトランジスタ２０１と、トランジスタ２０１に接続された導電膜２０３と、順序回路に設けられたトランジスタ２０２の断面構造を、一例として示す。

図１１（Ａ）に示すトランジスタ２０１は、絶縁表面上に設けられた、ゲートとして機能する導電膜２０４と、導電膜２０４上の絶縁膜２０５と、絶縁膜２０５上において導電膜２０４と重なる位置に設けられた半導体膜２０６と、半導体膜２０６上においてソースまたはドレインとして機能する導電膜２０７及び導電膜２０８と、を有する。また、図１１（Ａ）では、半導体膜２０６、導電膜２０７及び導電膜２０８上に、絶縁膜２０９及び絶縁膜２１０が、順に積層するように設けられている。トランジスタ２０１は、絶縁膜２０９及び絶縁膜２１０をその構成要素に含んでいても良い。

また、図１１（Ａ）に示すトランジスタ２０２は、絶縁表面上に設けられた、ゲートとして機能する導電膜２１２と、導電膜２１２上の絶縁膜２０５と、絶縁膜２０５上において導電膜２１２と重なる位置に設けられた半導体膜２１３と、半導体膜２１３上においてソースまたはドレインとして機能する導電膜２１４及び導電膜２１５と、を有する。また、図１１（Ａ）では、半導体膜２１３、導電膜２１４及び導電膜２１５上に、絶縁膜２０９及び絶縁膜２１０が、順に積層するように設けられている。トランジスタ２０２は、絶縁膜２０９及び絶縁膜２１０をその構成要素に含んでいても良い。

なお、表示装置は、動作に必要な電圧が集積回路よりも高い傾向にある。よって、表示装置に用いられるトランジスタは、集積回路に用いられるトランジスタに比べて、耐圧性の高さが求められる。耐圧性を確保し、なおかつ６０Ｈｚ程度の画素部における駆動周波数を確保するためには、絶縁膜２０５に酸化珪素、窒化酸化珪素、または酸化窒化珪素などを用いる場合、その膜厚を１５０ｎｍ以上５００ｎｍ以下、さらには２００ｎｍ以上５００ｎｍ以下、さらには２５０ｎｍ以上５００ｎｍ以下とするのが望ましい。なお、酸化物半導体膜にチャネル形成領域を有するトランジスタは、アモルファスシリコン膜やポリシリコン膜といったシリコンにチャネル形成領域を有するトランジスタに比べて、ゲート絶縁膜を厚く形成しても、Ｓ値を小さく抑えることができる。よって、ゲート絶縁膜として機能する絶縁膜２０５の厚さを上記範囲内に収めても、トランジスタ２０１、トランジスタ２０２のＳ値を、０．７Ｖ／ｄｅｃａｄｅ以下、さらには０．５Ｖ／ｄｅｃａｄｅ以下に収めることができる。

そして、絶縁膜２０９及び絶縁膜２１０上には、樹脂を用いた絶縁膜２１１が設けられている。そして、絶縁膜２０９、絶縁膜２１０、及び絶縁膜２１１には開口部が設けられており、絶縁膜２１１上には、当該開口部において導電膜２０７に接続された導電膜２０３が設けられている。導電膜２０３は、表示素子の電極として機能する。

例えば、液晶素子は一対の電極と、一対の電極により電界が加えられる液晶層とを有する。よって、表示素子が液晶素子である場合、一対の電極の一方として機能する導電膜２０３に加え、一対の電極の他方として機能する導電膜と、液晶層とを、絶縁膜２１１上に設ければよい。

なお、発光素子は、ＬＥＤ（ＬｉｇｈｔＥｍｉｔｔｉｎｇＤｉｏｄｅ）やＯＬＥＤ（ＯｒｇａｎｉｃＬｉｇｈｔＥｍｉｔｔｉｎｇＤｉｏｄｅ）などの、電流または電圧によって輝度が制御される素子をその範疇に含んでいる。例えば、ＯＬＥＤは、ＥＬ層と、アノードと、カソードとを少なくとも有している。ＥＬ層はアノードとカソードの間に設けられた単層または複数の層で構成されており、これらの層の中に、発光性の物質を含む発光層を少なくとも含んでいる。表示素子がＯＬＥＤである場合、アノードまたはカソードの一方として機能する導電膜２０３に加え、アノードまたはカソードの他方として機能する導電膜と、ＥＬ層とを、絶縁膜２１１上に設ければよい。

ＥＬ層は、カソードとアノード間の電位差が、発光素子の閾値電圧Ｖｔｈｅ以上になったときに供給される電流により、エレクトロルミネッセンスが得られる層である。エレクトロルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とが含まれる。

絶縁膜２１１に樹脂を用いることで、導電膜２０３の被形成表面に凹凸が生じるのを防ぐ、すなわち、導電膜２０３の被形成表面の平坦性を高めることができる。

具体的に、絶縁膜２１１として、アクリル樹脂、エポキシ樹脂、ベンゾシクロブテン系樹脂、ポリイミド、ポリアミド等の有機材料を用いることができる。また上記有機材料の他に、シリコーン樹脂等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、より平坦性の高い絶縁膜２１１を形成することができる。

また、導電膜２０３として、酸化インジウム、酸化インジウム−酸化スズ（ＩＴＯ：ＩｎｄｉｕｍＴｉｎＯｘｉｄｅ）、珪素若しくは酸化珪素を含有した酸化インジウム−酸化スズ、酸化インジウム−酸化亜鉛（ＩｎｄｉｕｍＺｉｎｃＯｘｉｄｅ）、酸化タングステン及び酸化亜鉛を含有した酸化インジウム、窒素を含ませたＡｌ−Ｚｎ系酸化物半導体、窒素を含ませたＺｎ系酸化物半導体、窒素を含ませたＳｎ−Ｚｎ系酸化物半導体、金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、チタン（Ｔｉ）の他、元素周期表の第１族または第２族に属する元素、すなわちリチウム（Ｌｉ）やセシウム（Ｃｓ）等のアルカリ金属、およびマグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）等のアルカリ土類金属、およびこれらを含む合金（ＭｇＡｇ、ＡｌＬｉ）、ユウロピウム（Ｅｕ）、イッテルビウム（Ｙｂ）等の希土類金属およびこれらを含む合金などを用いることができる。なお、導電膜２０３は、例えばスパッタリング法や蒸着法（真空蒸着法を含む）等により上記材料を用いて導電膜を形成した後、フォトリソグラフィ法を用いたエッチングにより当該導電膜を所望の形状に加工することで、形成することができる。

絶縁膜２１０は、化学量論的組成以上の酸素が含まれており、加熱により上記酸素の一部を半導体膜２０６及び半導体膜２１３に供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜２１０は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が１×１０^１８ｓｐｉｎｓ／ｃｍ^３以下であることが好ましい。ただし、絶縁膜２１０を半導体膜２０６及び半導体膜２１３上に直接設けると、絶縁膜２１０の形成時に半導体膜２０６及び半導体膜２１３にダメージが与えられる場合、図１１（Ａ）に示すように、絶縁膜２０９を半導体膜２０６及び半導体膜２１３と絶縁膜２１０の間に設けると良い。絶縁膜２０９は、その形成時に半導体膜２０６に与えるダメージが絶縁膜２１０の場合よりも小さく、なおかつ、酸素を透過する機能を有する絶縁膜であることが望ましい。ただし、半導体膜２０６及び半導体膜２１３に与えられるダメージを小さく抑えつつ、半導体膜２０６及び半導体膜２１３上に直接絶縁膜２１０を形成することができるのであれば、絶縁膜２０９は必ずしも設けなくとも良い。

絶縁膜２０９は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が３×１０^１７ｓｐｉｎｓ／ｃｍ^３以下であることが好ましい。これは、絶縁膜２０９に含まれる欠陥密度が多いと、当該欠陥に酸素が結合してしまい、絶縁膜２０９における酸素の透過率が減少してしまうためである。

また、絶縁膜２０９との界面近傍における半導体膜２０６及び半導体膜２１３には、欠陥が少ないことが好ましく、代表的には、磁場の向きを膜面に対して平行に印加したＥＳＲ測定により、半導体膜２０６及び半導体膜２１３に用いられる酸化物半導体中の酸素欠損に由来するｇ＝１．９３に現れる信号のスピン密度が１×１０^１７ｓｐｉｎｓ／ｃｍ^３以下、更には検出下限以下であることが好ましい。

絶縁膜２１０から半導体膜２０６または半導体膜２１３に酸素が供給されることで、半導体膜２０６または半導体膜２１３中の酸素欠損の量を低減させることができる。

具体的に、絶縁膜２０９として、厚さが５ｎｍ以上１５０ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下、好ましくは１０ｎｍ以上３０ｎｍ以下の酸化シリコン、酸化窒化シリコン等を用いることができる。また、絶縁膜２１０として、厚さが３０ｎｍ以上５００ｎｍ以下、好ましくは１５０ｎｍ以上４００ｎｍ以下の、酸化シリコン、酸化窒化シリコン等を用いることができる。

絶縁膜２０９として用いる酸化シリコン膜または酸化窒化シリコン膜は、例えば、プラズマＣＶＤ装置の真空排気された処理室内に載置された基板を１８０℃以上４００℃以下、さらに好ましくは２００℃以上３７０℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を２０Ｐａ以上２５０Ｐａ以下、さらに好ましくは４０Ｐａ以上２００Ｐａ以下とし、処理室内に設けられる電極に高周波電力を供給する条件により、形成することができる。

絶縁膜２０９の原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素等がある。

上記条件を用いることで、絶縁膜２０９として酸素を透過する酸化絶縁膜を形成することができる。また、絶縁膜２０９を設けることで、後に形成する絶縁膜２１０の形成工程において、半導体膜２０６及び半導体膜２１３へのダメージを低減させることができる。

なお、シリコンを含む堆積性気体に対する酸化性気体の量を１００倍以上とすることで、絶縁膜２０９に含まれる水素含有量を低減することが可能であると共に、絶縁膜２０９に含まれるダングリングボンドを低減することができる。絶縁膜２１０から移動する酸素は、絶縁膜２０９に含まれるダングリングボンドによって捕獲される場合があるため、化学量論的組成よりも多くの酸素を有する絶縁膜２１０に含まれる酸素を効率よく半導体膜２０６及び半導体膜２１３へ移動させ、半導体膜２０６及び半導体膜２１３に含まれる酸素欠損を補填することが可能である。この結果、半導体膜２０６及び半導体膜２１３に混入する水素量を低減できると共に酸化物半導体膜に含まれる酸素欠損を低減させることが可能であるため、トランジスタ２０１及びトランジスタ２０２の閾値電圧のマイナスシフトを抑制することができる。

具体的に、絶縁膜２０９として、流量２０ｓｃｃｍのシラン及び流量３０００ｓｃｃｍの一酸化二窒素を原料ガスとし、処理室の圧力を４０Ｐａ、基板温度を２２０℃とし、２７．１２ＭＨｚの高周波電源を用いて１００Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法により、厚さ５０ｎｍの酸化窒化シリコン膜を形成する。なお、プラズマＣＶＤ装置は電極面積が６０００ｃｍ^２である平行平板型のプラズマＣＶＤ装置であり、供給した電力を単位面積あたりの電力（電力密度）に換算すると１．６×１０^−２Ｗ／ｃｍ^２である。当該条件により、酸素を透過する酸化窒化シリコン膜を形成することができる。

また、絶縁膜２１０として用いる酸化シリコン膜または酸化窒化シリコン膜は、例えば、プラズマＣＶＤ装置の真空排気された処理室内に載置された基板を１８０℃以上２６０℃以下、さらに好ましくは１８０℃以上２３０℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２００Ｐａ以下とし、処理室内に設けられる電極に０．１７Ｗ／ｃｍ^２以上０．５Ｗ／ｃｍ^２以下、さらに好ましくは０．２５Ｗ／ｃｍ^２以上０．３５Ｗ／ｃｍ^２以下の高周波電力を供給する条件により、形成することができる。

絶縁膜２１０の成膜条件として、上記圧力の反応室において上記パワー密度の高周波電力を供給することで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し、原料ガスの酸化が進むため、絶縁膜２１０中における酸素含有量が化学量論的組成よりも多くなる。しかしながら、基板温度が、上記温度であると、シリコンと酸素の結合力が弱いため、加熱により酸素の一部が脱離する。この結果、化学量論的組成を満たす酸素よりも多くの酸素を含み、加熱により酸素の一部が脱離する酸化絶縁膜を形成することができる。また、半導体膜２０６及び半導体膜２１３上に絶縁膜２０９が設けられている。このため、絶縁膜２１０の形成工程において、絶縁膜２０９が半導体膜２０６及び半導体膜２１３の保護膜となる。この結果、半導体膜２０６及び半導体膜２１３へのダメージを低減しつつ、パワー密度の高い高周波電力を用いて絶縁膜２１０を形成することができる。

具体的に、絶縁膜２１０として、流量１６０ｓｃｃｍのシラン及び流量４０００ｓｃｃｍの一酸化二窒素を原料ガスとし、反応室の圧力を２００Ｐａ、基板温度を２２０℃とし、２７．１２ＭＨｚの高周波電源を用いて１５００Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法により、厚さ４００ｎｍの酸化窒化シリコン膜を形成する。なお、プラズマＣＶＤ装置は電極面積が６０００ｃｍ^２である平行平板型のプラズマＣＶＤ装置であり、供給した電力を単位面積あたりの電力（電力密度）に換算すると２．５×１０^−１Ｗ／ｃｍ^２である。

そして、絶縁膜２０９及び絶縁膜２１０を形成した後、加熱処理を行うことが望ましい。該加熱処理の温度は、代表的には、１５０℃以上基板歪み点未満、好ましくは２００℃以上４５０℃以下、更に好ましくは３００℃以上４５０℃以下とする。

該加熱処理は、電気炉、ＲＴＡ装置等を用いることができる。ＲＴＡ装置を用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため加熱処理時間を短縮することができる。

加熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウム等）の雰囲気下で行えばよい。なお、上記窒素、酸素、超乾燥空気、または希ガスに水素、水等が含まれないことが好ましい。

具体的には、例えば、窒素及び酸素雰囲気で、３５０℃、１時間の加熱処理を行うと良い。

以上の工程により、閾値電圧のマイナスシフトを抑制した、優れた電気的特性を有するトランジスタを作製することができる。また、経時変化や光ＢＴストレス試験による電気的特性の変動の少ない、代表的には閾値電圧の変動が０Ｖ以上２．５Ｖ以下である、信頼性の高いトランジスタを作製することができる。

次いで、図１１（Ｂ）に、図１１（Ａ）に示した断面構造に、さらに絶縁膜２１０と絶縁膜２１１の間に絶縁膜２１７を設けた場合の、トランジスタ２０１と、トランジスタ２０１に接続された導電膜２０３と、トランジスタ２０２の断面構造を、一例として示す。絶縁膜２１７は、酸素、水素、水の拡散を防ぐブロッキング効果を有することが、望ましい。或いは、絶縁膜２１７は、水素、水の拡散を防ぐブロッキング効果を有することが、望ましい。

絶縁膜は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水のブロッキング効果を示す絶縁膜は、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いて、形成することができる。水素、水のブロッキング効果を示す絶縁膜は、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。

絶縁膜２１７が水、水素などのブロッキング効果を有する場合、樹脂を用いた絶縁膜２１１や、パネルの外部に存在する水、水素などの不純物が、半導体膜２０６または半導体膜２１３に侵入するのを防ぐことができる。半導体膜２０６または半導体膜２１３に酸化物半導体を用いる場合、酸化物半導体に侵入した水または水素の一部は電子供与体（ドナー）となるため、上記ブロッキング効果を有する絶縁膜２１７を用いることで、トランジスタ２０１及びトランジスタ２０２の閾値電圧がドナーの生成によりシフトするのを防ぐことができる。

また、半導体膜２０６または半導体膜２１３に酸化物半導体を用いる場合、絶縁膜２１７が酸素のブロッキング効果を有することで、酸化物半導体からの酸素が外部に拡散するのを防ぐことができる。よって、酸化物半導体中において、ドナーとなる酸素欠損が低減されるので、トランジスタ２０１及びトランジスタ２０２の閾値電圧がドナーの生成によりシフトするのを防ぐことができる。

また、絶縁膜２１７と絶縁膜２１１の密着性が、絶縁膜２１０と絶縁膜２１１の密着性よりも高い場合、絶縁膜２１７を用いることで、絶縁膜２１１の剥離を防ぐことができる。

酸素、水素、水等のブロッキング効果を有する絶縁膜２１７としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。また、水素、水等のブロッキング効果を有する絶縁膜２１７としては、窒化シリコン、窒化酸化シリコン等を用いることができる。

例えば、窒化シリコン膜を絶縁膜２１７として用いる場合、窒化シリコン膜は、水素、水等のブロッキング効果を有し、なおかつ、窒化シリコン膜からの水素、アンモニア等の放出量が少ないことが望ましい。シラン、窒素、及びアンモニアの混合ガスを原料ガスとして用いたプラズマＣＶＤ法により、上記特性を有する窒化シリコン膜を成膜することができる。

なお、原料ガスとしてアンモニアを用いると、成膜時において、シランにおける珪素原子と水素原子の結合や、窒素における窒素原子どうしの三重結合が、解離したアンモニアによって切断されやすくなる。そのため、成膜時にシランや窒素の分解が促進され、緻密な窒化シリコン膜を形成することができる。ただし、原料ガス中におけるアンモニアの流量の割合が高すぎると、窒化シリコン膜中に取り込まれる水素とアンモニアの量が多くなってしまい、水素、アンモニアの放出量が多い窒化シリコン膜が形成されることとなる。よって、上記窒化シリコン膜の成膜時における、アンモニアの流量は、シランの分解が促進される程度の量であり、なおかつ、水素、アンモニア等の放出量が抑えられる程度の量とすることが、表示装置の信頼性を高める上で望ましいと言える。

具体的に、アンモニアの流量に対する窒素の流量比が５以上５０以下、より望ましくは、１０以上５０以下とすると、水素、水等のブロッキング効果が高く、水素、アンモニア等の放出量が少ない窒化珪素膜を、形成することができる。

本実施の形態では、絶縁膜２１７として、流量５０ｓｃｃｍのシラン、流量５０００ｓｃｃｍの窒素、流量１００ｓｃｃｍのアンモニアを原料ガスとし、処理室の圧力を２００Ｐａ、基板温度を２２０℃とし、２７．１２ＭＨｚの高周波電源を用いて１０００Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法により、厚さ５０ｎｍの酸化窒化シリコン膜を形成する。なお、プラズマＣＶＤ装置は、絶縁膜２０９及び絶縁膜２０９を形成する際に用いた装置と同じ構成を有するものとする。当該条件により、水素、水等のブロッキング効果を有し、なおかつ、窒化シリコン膜からの水素、アンモニア等の放出量が少ない窒化シリコン膜を形成することができる。

なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄＯＳ）は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さい。よって、上記酸化物半導体膜にチャネル形成領域を有するトランジスタを、駆動回路の順序回路に用いることで、トランジスタのオフ電流により消費されていた電力を削減し、順序回路と、順序回路を用いた表示装置の低消費電力化を実現することができる。

具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０^６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０^−１３Ａ以下という特性を得ることができる。この場合、オフ電流をトランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。

なお、特に断りがない限り、本明細書でオフ電流とは、ｎチャネル型トランジスタにおいては、ドレインをソースとゲートよりも高い電位とした状態において、ソースの電位を基準としたときのゲートの電位が０以下であるときに、ソースとドレインの間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、ｐチャネル型トランジスタにおいては、ドレインをソースとゲートよりも低い電位とした状態において、ソースの電位を基準としたときのゲートの電位が０以上であるときに、ソースとドレインの間に流れる電流のことを意味する。

なお、半導体膜２０６または半導体膜２１３に用いられる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。

酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物などは、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上記Ｉｎ−Ｇａ−Ｚｎ系酸化物は、ガラス基板上においても、電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。

例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。

なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。

以下では、酸化物半導体膜の構造について説明する。

酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。

微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。

ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−ＲａｙＤｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。

また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。

成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。

また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。

また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。

スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ系酸化物ターゲットについて以下に示す。

ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末およびＺｎＯ_Ｚ粉末を所定のｍｏｌ数で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末およびＺｎＯ_Ｚ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、粉末の種類、およびその混合するｍｏｌ数比は、作製するスパッタリング用ターゲットによって適宜変更すればよい。

また、半導体膜２０６または半導体膜２１３は、金属の原子数比が互いに異なる金属酸化物のターゲットを用いて形成された複数の酸化物半導体膜が、積層された構造を有していても良い。例えば、ターゲットの原子数比は、１層目の酸化物半導体膜がＩｎ：Ｇａ：Ｚｎ＝１：１：１、２層目の酸化物半導体膜がＩｎ：Ｇａ：Ｚｎ＝３：１：２となるように、形成しても良い。また、ターゲットの原子数比は、１層目の酸化物半導体膜がＩｎ：Ｇａ：Ｚｎ＝１：３：２、２層目の酸化物半導体膜がＩｎ：Ｇａ：Ｚｎ＝３：１：２、３層目の酸化物半導体膜がＩｎ：Ｇａ：Ｚｎ＝１：１：１となるように、形成しても良い。

或いは、半導体膜２０６または半導体膜２１３は、異なる金属を含む金属酸化物のターゲットを用いて形成された複数の酸化物半導体膜が、積層された構造を有していても良い。

次いで、図１１（Ａ）に示したトランジスタ２０２の、ゲート電圧Ｖｇｓに対するドレイン電流Ｉｄｓの実測値について説明する。

まず、測定に用いたトランジスタ２０２の具体的な構成について説明する。測定に用いたトランジスタ２０２は、キャリアの移動する方向におけるチャネル形成領域の長さ（チャネル長Ｌ）を６μｍ、キャリアの移動する方向に対して垂直な方向におけるチャネル形成領域の長さ（チャネル幅Ｗ）を６μｍとした。半導体膜２１３には、膜厚３５ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物半導体膜を用いた。ゲート絶縁膜として機能する絶縁膜２０５には、下から順に積層された膜厚４００ｎｍの窒化珪素膜及び膜厚５０ｎｍの酸化窒化珪素膜を用いた。導電膜２１２には、膜厚２００ｎｍのタングステン膜を用いた。導電膜２１４及び導電膜２１５には、膜厚５０ｎｍのタングステン膜、膜厚４００ｎｍのアルミニウム膜、及び膜厚１００ｎｍのチタン膜を下から順に積層することで形成される導電膜を、それぞれ用いた。

なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い物質を意味する。

測定は、ドレイン電圧Ｖｄｓが３Ｖの場合について行った。なお、ドレイン電圧Ｖｄｓとは、ソースとして機能する導電膜２１４の電位を基準としたときの、ドレインとして機能する導電膜２１５の電圧を意味する。また、測定は、基板温度は２７℃の環境において行った。

図１４に、測定により得られた、上記トランジスタ２０２のゲート電圧Ｖｇｓ（Ｖ）に対するドレイン電流Ｉｄｓ（Ａ）の値を示す。図１４から、トランジスタ２０２の閾値電圧Ｖｔｈが５．２Ｖ、Ｓ値が０．４７Ｖ／ｄｅｃａｄｅであることが分かった。よって、実際に作製した、チャネル形成領域を酸化物半導体膜に有するトランジスタが、本発明の一態様に係るＳ値の範囲に収まることが分かった。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態５）
液晶表示装置を例に挙げて、本発明の一態様に係る表示装置の外観について、図１２を用いて説明する。図１２（Ａ）は、基板４００１と基板４００６とを封止材４００５によって接着させた液晶表示装置の上面図である。また、図１２（Ｂ）は、図１２（Ａ）の破線Ａ１−Ａ２における断面図に相当し、図１２（Ｃ）は、図１２（Ａ）の破線Ｂ１−Ｂ２における断面図に相当する。なお、図１２では、ＦＦＳ（ＦｒｉｎｇｅＦｉｅｌｄＳｗｉｔｃｈｉｎｇ）モードの液晶表示装置を例示している。

基板４００１上に設けられた画素部４００２と、一対の走査線駆動回路４００４とを囲むように、封止材４００５が設けられている。また、画素部４００２、走査線駆動回路４００４の上に基板４００６が設けられている。よって、画素部４００２と、走査線駆動回路４００４とは、基板４００１と封止材４００５と基板４００６とによって封止されている。

また、基板４００１上の封止材４００５によって囲まれている領域とは異なる領域に、信号線駆動回路４００３が実装されている。

また、基板４００１上に設けられた画素部４００２、走査線駆動回路４００４は、トランジスタを複数有している。図１２（Ｂ）では、画素部４００２に含まれるトランジスタ４０１０と、走査線駆動回路４００４に含まれるトランジスタ４０２２とを例示している。また、図１２（Ｃ）では、画素部４００２に含まれるトランジスタ４０１０を例示している。

画素部４００２及び走査線駆動回路４００４において、トランジスタ４０１０及びトランジスタ４０２２上には、樹脂を用いた絶縁膜４０２０が設けられている。そして、絶縁膜４０２０上には、液晶素子４０２３の第１電極４０２１と、導電膜４０２４とが設けられている。導電膜４０２４は、絶縁膜４０２０に蓄積された電荷の放電経路として機能させることができる。或いは、導電膜４０２４及び絶縁膜４０２０をトランジスタ４０２２の構成要素とし、導電膜４０２４をバックゲートとして機能させることもできる。

また、絶縁膜４０２０、第１電極４０２１、及び導電膜４０２４上には、絶縁膜４０２５が設けられている。絶縁膜４０２５は、水、水素などのブロッキング効果が高いことが望ましい。絶縁膜４０２５として、窒化シリコン膜、窒化酸化シリコン膜などを用いることができる。

また、図１２（Ｂ）及び図１２（Ｃ）に示すように、本発明の一態様では、絶縁膜４０２０は、パネルの端部において除去されている。そして、絶縁膜４０２０上の絶縁膜４０２５は、封止材４００５と基板４００１の間において、トランジスタ４０１０及びトランジスタ４０２２のゲート絶縁膜として機能する絶縁膜４０２６と接している。

絶縁膜４０２５及び絶縁膜４０２６の、水、水素などのブロッキング効果が高い場合、パネルの端部において絶縁膜４０２５と絶縁膜４０２６とが接することで、パネルの端部から、または封止材４００５から、水、水素などがトランジスタ４０１０及びトランジスタ４０２２がそれぞれ有する半導体膜に侵入するのを、防ぐことができる。

また、絶縁膜４０２５上には、液晶素子４０２３の第２電極４０２７が設けられている。そして、第２電極４０２７及び絶縁膜４０２５と、基板４００６との間には、液晶層４０２８が設けられている。液晶素子４０２３は、第１電極４０２１、第２電極４０２７、及び液晶層４０２８を有する。

なお、本発明の一態様では、液晶表示装置の液晶層に、例えば、サーモトロピック液晶またはリオトロピック液晶に分類される液晶材料を用いることができる。或いは、液晶層には、例えば、ネマチック液晶、スメクチック液晶、コレステリック液晶、または、ディスコチック液晶に分類される液晶材料を用いることができる。或いは、液晶層には、例えば、強誘電性液晶、または反強誘電性液晶に分類される液晶材料を用いることができる。或いは、液晶層には、例えば、主鎖型高分子液晶、側鎖型高分子液晶、或いは、複合型高分子液晶などの高分子液晶、または低分子液晶に分類される液晶材料を用いることができる。或いは、液晶層には、例えば、高分子分散型液晶（ＰＤＬＣ）に分類される液晶材料を用いることができる。

また、配向膜を用いないブルー相を示す液晶を液晶層に用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、カイラル剤や紫外線硬化樹脂を添加して温度範囲を改善する。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さいため好ましい。

液晶素子４０２３では、第１電極４０２１と第２電極４０２７の間に与えられる電圧の値に従って、液晶層４０２８に含まれる液晶分子の配向が変化し、透過率が変化する。よって、液晶素子４０２３は、第１電極４０２１に与えられる画像信号の電位によって、その透過率が制御されることで、階調を表示することができる。

なお、本発明の一態様では、液晶表示装置において、カラーフィルタを用いることでカラーの画像を表示しても良いし、異なる色相の光を発する複数の光源を順次点灯させることで、カラーの画像を表示しても良い。

また、信号線駆動回路４００３からの画像信号や、ＦＰＣ４０１８からの各種制御信号及び電源電位は、引き回し配線４０３０及び４０３１を介して、走査線駆動回路４００４または画素部４００２に与えられる。

また、本実施の形態では、液晶の駆動方法としてＦＦＳ（ＦｒｉｎｇｅＦｉｅｌｄＳｗｉｔｃｈｉｎｇ）モードを用いる場合を例示したが、液晶の駆動方法としては、ＴＮ（ＴｗｉｓｔｅｄＮｅｍａｔｉｃ）モード、ＳＴＮ（ＳｕｐｅｒＴｗｉｓｔｅｄＮｅｍａｔｉｃ）モード、ＶＡ（ＶｅｒｔｉｃａｌＡｌｉｇｎｍｅｎｔ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎＶｅｒｔｉｃａｌＡｌｉｇｎｍｅｎｔ）モード、ＩＰＳ（Ｉｎ−ＰｌａｎｅＳｗｉｔｃｈｉｎｇ）モード、ＯＣＢ（ＯｐｔｉｃａｌｌｙＣｏｍｐｅｎｓａｔｅｄＢｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ブルー相モード、ＴＢＡ（ＴｒａｎｓｖｅｒｓｅＢｅｎｄＡｌｉｇｎｍｅｎｔ）モード、ＶＡ−ＩＰＳモード、ＥＣＢ（ＥｌｅｃｔｒｉｃａｌｌｙＣｏｎｔｒｏｌｌｅｄＢｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（ＦｅｒｒｏｅｌｅｃｔｒｉｃＬｉｑｕｉｄＣｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃＬｉｑｕｉｄＣｒｙｓｔａｌ）モード、ＰＤＬＣ（ＰｏｌｙｍｅｒＤｉｓｐｅｒｓｅｄＬｉｑｕｉｄＣｒｙｓｔａｌ）モード、ＰＮＬＣ（ＰｏｌｙｍｅｒＮｅｔｗｏｒｋＬｉｑｕｉｄＣｒｙｓｔａｌ）モード、ゲストホストモード、ＡＳＶ（ＡｄｖａｎｃｅｄＳｕｐｅｒＶｉｅｗ）モードなどを適用することも可能である。

（実施の形態６）
本発明の一態様に係る表示装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：ＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る表示装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１３に示す。

図１３（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。表示部５００３または表示部５００４に、或いはその他の回路に、本発明の一態様に係る表示装置を用いることができる。なお、図１３（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。

図１３（Ｂ）は表示機器であり、筐体５２０１、表示部５２０２、支持台５２０３等を有する。表示部５２０２に、或いはその他の回路に、本発明の一態様に係る表示装置を用いることができる。なお、表示機器には、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示機器が含まれる。

図１３（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。表示部５４０２に、或いはその他の回路に、本発明の一態様に係る表示装置を用いることができる。

図１３（Ｄ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により可動となっている。第１表示部５６０３における映像の切り替えを、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。第１表示部５６０３または第２表示部５６０４に、或いはその他の回路に、本発明の一態様に係る表示装置を用いることができる。なお、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。

図１３（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により可動となっている。表示部５８０３における映像の切り替えを、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って行う構成としても良い。表示部５８０３に、或いはその他の回路に、本発明の一態様に係る表示装置を用いることできる。

ＦＥＴ１トランジスタ
ＦＥＴ２トランジスタ
ＦＥＴ３トランジスタ
ＦＥＴ４トランジスタ
ＦＥＴ５トランジスタ
ＦＥＴ６トランジスタ
１１信号線
１２信号線
１３信号線
１４信号線
１５信号線
２１入力端子
２２入力端子
２３入力端子
２４入力端子
２５入力端子
２６出力端子
２７出力端子
３１電源線
３２電源線
１０１トランジスタ
１０２トランジスタ
１０３トランジスタ
１０４トランジスタ
１０５トランジスタ
１０６トランジスタ
１０７トランジスタ
１０８トランジスタ
１０９トランジスタ
１１０トランジスタ
１１１トランジスタ
２０１トランジスタ
２０２トランジスタ
２０３導電膜
２０４導電膜
２０５絶縁膜
２０６半導体膜
２０７導電膜
２０８導電膜
２０９絶縁膜
２１０絶縁膜
２１１絶縁膜
２１２導電膜
２１３半導体膜
２１４導電膜
２１５導電膜
２１７絶縁膜
３００トランジスタ
３０１導電膜
３０２ゲート絶縁膜
３０３半導体膜
３０４導電膜
３０５導電膜
３０６チャネル形成領域
４００１基板
４００２画素部
４００３信号線駆動回路
４００４走査線駆動回路
４００５封止材
４００６基板
４０１０トランジスタ
４０１８ＦＰＣ
４０２０絶縁膜
４０２１電極
４０２２トランジスタ
４０２３液晶素子
４０２４導電膜
４０２５絶縁膜
４０２６絶縁膜
４０２７電極
４０２８液晶層
４０３０配線
５００１筐体
５００２筐体
５００３表示部
５００４表示部
５００５マイクロホン
５００６スピーカー
５００７操作キー
５００８スタイラス
５２０１筐体
５２０２表示部
５２０３支持台
５４０１筐体
５４０２表示部
５４０３キーボード
５４０４ポインティングデバイス
５６０１筐体
５６０２筐体
５６０３表示部
５６０４表示部
５６０５接続部
５６０６操作キー
５８０１筐体
５８０２筐体
５８０３表示部
５８０４操作キー
５８０５レンズ
５８０６接続部

Claims

第１のトランジスタ乃至第１４のトランジスタと、第１の配線乃至第１１の配線と、を有し、
前記第１のトランジスタのソースまたはドレインの一方は、前記第１の配線と電気的に接続され、
前記第１のトランジスタのソースまたはドレインの他方は、前記第２の配線と電気的に接続され、
前記第１のトランジスタのゲートは、前記第４のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第１のトランジスタのゲートは、前記第９のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタのソースまたはドレインの一方は、前記第２の配線と電気的に接続され、
前記第２のトランジスタのソースまたはドレインの他方は、前記第３の配線と電気的に接続され、
前記第２のトランジスタのゲートは、前記第６のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第２のトランジスタのゲートは、前記第７のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第２のトランジスタのゲートは、前記第８のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第２のトランジスタのゲートは、前記第１０のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタのゲートは、前記第１１のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタのゲートは、前記第１２のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第２のトランジスタのゲートは、前記第１４のトランジスタのゲートと電気的に接続され、
前記第３のトランジスタのソースまたはドレインの一方は、前記第５の配線と電気的に接続され、
前記第３のトランジスタのソースまたはドレインの他方は、前記第４のトランジスタのソースまたはドレインの他方と電気的に接続され、
前記第３のトランジスタのソースまたはドレインの他方は、前記第１０のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第３のトランジスタのゲートは、前記第１０の配線と電気的に接続され、
前記第４のトランジスタのゲートは、前記第５の配線と電気的に接続され、
前記第５のトランジスタのソースまたはドレインの一方は、前記第５の配線と電気的に接続され、
前記第５のトランジスタのソースまたはドレインの他方は、前記第６のトランジスタのソースまたはドレインの他方と電気的に接続され、
前記第５のトランジスタのゲートは、前記第９の配線と電気的に接続され、
前記第６のトランジスタのゲートは、前記第１１の配線と電気的に接続され、
前記第７のトランジスタのソースまたはドレインの他方は、前記第５の配線と電気的に接続され、
前記第７のトランジスタのゲートは、前記第８の配線と電気的に接続され、
前記第８のトランジスタのソースまたはドレインの他方は、前記第６の配線と電気的に接続され、
前記第８のトランジスタのゲートは、前記第７の配線と電気的に接続され、
前記第９のトランジスタのソースまたはドレインの一方は、前記第１の配線と電気的に接続され、
前記第９のトランジスタのソースまたはドレインの他方は、前記第４の配線と電気的に接続され、
前記第９のトランジスタのソースまたはドレインの他方は、前記第１４のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第１０のトランジスタのソースまたはドレインの他方は、前記第１１のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第１１のトランジスタのソースまたはドレインの他方は、前記第３の配線と電気的に接続され、
前記第１２のトランジスタのソースまたはドレインの他方は、前記第１３のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第１２のトランジスタのゲートは、前記第１０の配線と電気的に接続され、
前記第１３のトランジスタのソースまたはドレインの他方は、前記第３の配線と電気的に接続され、
前記第１３のトランジスタのゲートは、前記第１０の配線と電気的に接続され、
前記第１４のトランジスタのソースまたはドレインの他方は、前記第３の配線と電気的に接続され、
前記第１の配線には、第１のクロック信号が入力され、
前記第１１の配線には、第２のクロック信号が入力され、
前記第９の配線には、第３のクロック信号が入力され、
前記第５の配線には、第１の電位が入力され、
前記第６の配線には、前記第１の電位が入力され、
前記第３の配線には、第２の電位が入力され、
前記第１のトランジスタ乃至前記第１４のトランジスタは、酸化物半導体をチャネル形成領域に有し、
前記第１のトランジスタ乃至前記第１４のトランジスタのＳ値は、０．７Ｖ／ｄｅｃａｄｅ以下であり、
最低駆動電圧が１１Ｖ以上１６Ｖ以下である順序回路。
請求項１において、
前記Ｓ値は、０．５Ｖ／ｄｅｃａｄｅ以下である順序回路。
請求項１または請求項２において、
前記酸化物半導体は、Ｉｎ、Ｇａ、及びＺｎを含む順序回路。
請求項１乃至３のいずれか一において、
前記第１のトランジスタ乃至前記第１４のトランジスタは、ゲート絶縁膜に酸化珪素、酸化窒化珪素、または窒化酸化珪素が用いられており、
前記ゲート絶縁膜の膜厚は、１５０ｎｍ以上５００ｎｍ以下である順序回路。
請求項１乃至４のいずれか一に記載の順序回路を用いた表示装置。