JP6267637B2

JP6267637B2 - 自己バランシングキャパシタブリッジ用の読み出し回路

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Publication number: JP6267637B2
Application number: JP2014528529A
Authority: JP
Inventors: ペトコフ，ウラジーミル; バラチャンドラン，ガネーシュ
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 2011-08-29
Filing date: 2012-08-28
Publication date: 2018-01-24
Anticipated expiration: 2032-08-28
Also published as: US20130049776A1; WO2013033125A1; CN103858014B; EP2751580A1; US8854062B2; US20130049525A1; US9151774B2; CN103858014A; EP2751580B1; JP2014527637A

Description

[0001]本願は、容量性変換器に関し、特に、容量性変換器における、望ましくない外乱を減衰するための技術に関する。

[0002]変換器（トランスデューサ）は、一般物理量（例えば、加速度、圧力など）を、電子回路で処理可能な量に変換する。具体的には、容量性変換器は、測定された入力信号の大きさに応じて、静電容量の変化を生成する。容量性変換器の読み出し回路は、変換器によって生成される静電容量変化を電気信号に変換する。当プロセスでは、回路は変換器の電極に電圧波形を印加する。

[0003]容量性加速度計（加速度を測定するための容量性変換器）は、機械的な検出素子、及び、読み出し回路を備える。図１は、容量性加速度計の機械的な検出素子１００の実施形態の一例を示す。この実施形態では、機械的な検出素子１００は、第１のバネ１０４と第２のバネ１０６との間に吊り下げられたプルーフマス１０２、第１の電極１１０、及び、第２の電極１１２、を備える。プルーフマス１０２の近位端は第１のバネ１０４に結合され、プルーフマス１０２の遠位端は第２のバネ１０６に結合される。第１のバネ１０４は、プルーフマス１０２の近位端に結合された第１の端部、及び、基板に結合された第２の端部、の２つの端部を備える。第２のバネ１０６は、プルーフマス１０２の遠位端に結合された第１の端部、及び、基板に結合された第２の端部、の２つの端部を備える。共通電極１０８は、プルーフマス１０２に結合され、基板に相対するプルーフマス１０２と共に移動する。第１の電極１１０及び第２の電極１１２は、基板に相対して静止している。この実施形態では、正の基準電圧Ｖｓが第１の電極１１０に印加され、負の基準電圧−Ｖｓが第２の電極１１２に印加される。第１の可変キャパシタＣ_１は、第１の電極１１０と共通電極１０８との間に形成され、第２の可変キャパシタＣ_２は、第２の電極１１２と共通電極１０８との間に形成される。

[0004]本実施形態では、システムが静止している場合、第１の電極１１０と共通電極１０８との間、及び、第２の電極１１２と共通電極１０８との間、に実質的に等しいわずかなギャップｇ_０があり、第１の可変キャパシタＣ_１及び第２の可変キャパシタＣ_２は実質的に等しい静電容量となる。入力加速度は、基板に対してプルーフマス１０２を移動させ、電極間のギャップを変化させ、そして、第１の可変キャパシタＣ_１及び第２の可変キャパシタＣ_２の静電容量を変化させる。矢印１２０の方向の加速度は、プルーフマス１０２を、入力加速度に比例する距離Δｘ移動させる。このプルーフマス１０２の移動は、第１の電極１１０と共通電極１０８との間の距離をｇ_０＋Δｘへ増加させ、第２の電極１１２と共通電極１０８との間の距離をｇ_０−Δｘへ減少させる。これにより、キャパシタＣ_１，Ｃ_２の静電容量は変化する。可変キャパシタＣ_１，Ｃ_２の静電容量Ｃは、以下の式によって決定される。

ここでε_０は誘電体の誘電率であり、Ａは（紙の中に延在する）容量性プレートの面積であり、ｇ_０はわずかなギャップ、Δｘは加速度による変位である。読み出し回路は、キャパシタＣ_１，Ｃ_２の静電容量の変化に基づいてΔｘの値を決定する。

[0005]図２は、自己バランシング容量性ブリッジ２００の実施形態の一例の概略図である。図２に示したスイッチトキャパシタの実装は、高抵抗の経路を必要とすることなく簡単な入力ＤＣバイアスを得られ、また、全てのプロセス及び温度にわたって安定し明確に定義された伝達関数を得られる、という利点を有している。また、アナログ−デジタル変換器（ＡＤＣ）によって直接的にデジタル化できる離散時間出力信号を提供する。図２は、自己バランシングブリッジのシングルエンドの実施形態を示している。

[0006]自己バランシングブリッジ２００は、２つの可変キャパシタＣ_１及びＣ_２を有するセンサコア２１０、及び、読み出し又はインターフェース回路２２０、を備える。センサコア２１０は、例えば、図１で示される検出素子１００、又は、当技術分野で公知の種々の他の容量性センサ素子の１つなどの、容量性センサ素子を表す。

[0007]読み出し回路２２０は、センサコア２１０の出力を、利得（ゲイン）を提供する積分器２２２を介して、出力Ｖ_０へ渡すフォワードパスを備える。この実施形態では、積分器２２２は、積分キャパシタＣ_ｉを有する増幅器２２４を備える。増幅器２２４の反転入力は、可変キャパシタＣ_１とＣ_２との間の共通ノードＭに結合され、増幅器２２４の非反転入力端子は、グラウンドに結合され、増幅器２２４の出力は、出力電圧Ｖ_０を提供する。積分キャパシタＣ_ｉは、増幅器２２４の反転入力を増幅器２２４の出力に結合する。

[0008]また、自己バランシングブリッジ２００は、出力電圧Ｖ_０をセンサコア２１０にフィードバックする、第１のフィードバックパス２３０、及び、第２のフィードバックパス２４０を備える。第１のフィードバックパス２３０は、出力電圧Ｖ_０を第１の反転増幅器２３２を介して第１の加算ノード２３４へフィードバックする。第１の加算ノード２３４は、反転された出力電圧−Ｖ_０と反転された基準電圧−Ｖ_ｓとを加算し、結果の電圧−Ｖ_ｓ−Ｖ_０を、第１の可変センサキャパシタＣ_１へ出力する。第２のフィードバックパス２４０は、出力電圧Ｖ_０を第２の反転増幅器２４２を介して第２の加算ノード２４４へフィードバックする。第２の加算ノード２４４は、反転された出力電圧−Ｖ_０と基準電圧Ｖ_ｓとを加算し、結果の電圧Ｖ_ｓ−Ｖ_０を、第２の可変センサキャパシタＣ_２へ出力する。

[0009]自己バランシングブリッジ２００は、２つのセンサキャパシタＣ_１，Ｃ_２の絶対電荷を等しくしようと試みる。これらの条件下で、出力電圧は、測定されたキャパシタの差と和の比に比例する。

様々な用途のために上記比率を測定することは有意義であり、加速度センサは、１つの特定の例である。

[0010]数式２の結果を生成することに加えて、変換器キャパシタにおける絶対電荷の均等化は、可変キャパシタＣ_１及びＣ_２の可動プレートに反対方向に作用する静電力の等しい生成に優位性を有する。変換器にかかる正味の力は減少する。従って、インターフェース回路は、キャパシタプレートの疑似偏向を誘導することによって、測定を妨げない。しかし、この条件が満たされるためには、変換器キャパシタの絶対電荷は、どの時点でも等しく維持されなければならない。変換器キャパシタの時間平均電荷を単に等しくするための加算ノードの実装では、作業全時間において、等しい電荷を維持しない。Ｃ_１及びＣ_２が異なる場合、センサキャパシタに同じ絶対電圧を印加すると、異なる絶対電荷、及び、異なる静電力が生じる。電荷バランスは、正味ゼロの力にはならず、平均的にのみ達成される。加算増幅器２３４、２４４のためのアクティブな加算回路の使用は、Ｃ_１及びＣ_２における電荷の均等化のための補正電圧の維持に役立つ。

[0011]しかし、アンプは、処理する信号に、ノイズ及びオフセットのような外乱（障害）をもたらすことが知られている。相関二重サンプリング（ＣＤＳ）のようなスイッチトキャパシタ技術は、低周波ノイズ及びオフセットを除去するが、サンプリングプロセスによるＤＣの近くにエイリアスされる広帯域ノイズは除去できない。さらにＣＤＳは、ＤＣの近くに現れる広帯域ノイズの量を、およそ倍にする。回路の出力測定における影響が少なくなるように、これらの不要な外乱を減衰させることが望ましい。

[0012]容量性変換器からの変換器信号を処理し、回路出力信号を生成するための読み出し回路が開示される。前記読み出し回路は、高利得回路素子、能動回路によって実装された２つの加算増幅器、２つのフィードバックパス、及び出力回路を備える。前記高利得回路素子は、前記変換器信号を受信し、増幅された変換器信号を生成する。前記第１の加算増幅器は、前記増幅された変換器信号と正の基準電圧とを加算し、第１の加算信号を生成する。前記第２の加算増幅器は、前記増幅された変換器信号と負の基準電圧とを加算し、第２の加算信号を生成する。前記負の基準電圧は前記正の基準電圧に対して実質的に同じ大きさの振幅及び反対の極性を有する。前記第１のフィードバックパスは、前記第１の加算信号を前記容量性変換器にフィードバックする。前記第２のフィードバックパスは、前記第２の加算信号を前記容量性変換器にフィードバックする。前記出力回路は、前記第１の加算信号及び前記第２の加算信号に基づいて、前記回路出力信号を生成する。前記高利得回路素子は、スイッチトキャパシタ積分器とすることができる。前記第１及び第２の加算増幅器はそれぞれ、演算増幅器を備えることができ、前記加算増幅器への前記入力信号は、前記演算増幅器のそれぞれの反転入力へ結合される。前記読み出し回路は、前記増幅された変換器信号を反転する反転増幅器を備えることができる。前記出力回路は、前記第１の加算信号及び前記第２の加算信号の平均としての前記回路出力信号を生成することができる。

[0013]
容量性変換器からの変換器信号を処理し、回路出力信号を生成する読み出し回路が開示される。前記読み出し回路は、フォワードパス、及び、２つのフィードバックパスを備える。フォワードパスは、高利得回路素子と、２つの加算増幅器と、を備える。前記高利得回路素子は、前記変換器信号を受信し、増幅された変換器信号を生成する。前記加算増幅器は、前記増幅された変換器信号と基準電圧とを加算し、加算信号を生成する。前記第１の加算増幅器は、前記増幅された変換器信号と正の基準電圧とを加算し、第１の加算信号を生成する。前記第２の加算増幅器は、前記増幅された変換器信号と負の基準電圧とを加算し、第２の加算信号を生成する。前記負の基準電圧は、前記正の基準電圧に対して実質的に同じ大きさの振幅及び逆の極性を有する。前記第１のフィードバックパスは、前記容量性変換器に前記第１の加算信号をフィードバックする。前記第２のフィードバックパスは、前記容量性変換器に前記第２の加算信号をフィードバックする。出力回路は、前記加算信号に基づいて、前記回路出力信号を生成する。前記高利得回路は、スイッチトキャパシタ積分器とすることができる。前記加算増幅器は、演算増幅器を備えることができる。前記加算増幅器の少なくとも１つは、能動回路によって実装されていてもよい。前記読み出し回路は、さらに、前記増幅された変換器信号を反転する反転増幅器を備えることができる。前記出力回路は、前記第１及び前記第２の加算信号の平均としての前記回路出力信号を生成することができる。

[0014]容量性センサ素子、高利得回路素子、第１及び第２の加算増幅器、第１及び第２のフィードバックパス、及び、出力回路、を備える容量性変換器システムが開示される。
前記容量性センサ素子は、物理量に基づいて変換器信号を生成する。前記高利得回路素子は、前記変換器信号を受信し、増幅された変換器信号を生成する。能動回路によって実装された前記第１の加算増幅器は、前記増幅された変換器信号と基準電圧とを加算し、第１の加算信号を生成する。能動回路によって実装された第２の加算増幅器は、前記増幅された変換器信号と負の基準電圧とを加算し、第２の加算信号を生成する。前記負の基準電圧は前記基準電圧に対して実質的に同じ大きさの振幅及び逆の極性を有する。前記第１のフィードバックパスは、前記第１の加算信号を前記容量性センサ素子にフィードバックする。前記第２のフィードバックパスは、前記第２の加算信号を前記容量性センサ素子にフィードバックする。出力回路は、前記第１の加算信号及び前記第２の加算信号に基づいて、回路出力信号を生成する。前記高利得回路素子は、スイッチトキャパシタ積分器とすることができる。前記システムは、さらに、前記増幅された変換器信号を反転する反転増幅器を備えることができる。前記出力回路は、前記第１の加算信号及び前記第２の加算信号の平均としての前記回路出力信号を生成することができる。前記容量性センサ素子は、第１の可動容量性プレートを有する第１の可変キャパシタ、及び、第２の可動容量性プレートを有する第２の可変キャパシタを含むセンサコアを備えることができる。前記第１の可動容量性プレートは、前記第２の可動容量性プレートに結合される。

[0015]前記容量性変換器システムは、完全差動システムであってもよく、前記容量性センサ素子は、第１の容量性コア及び第２の容量性コアを備え、差動信号が生成される。前記変換器信号は、前記第１の容量性コアによって生成された第１の変換器信号、及び、前記第２の容量性コアによって生成された第２変換器信号を備える。前記増幅された変換器信号は、前記第１及び第２の変換器信号に基づいている。前記第１のフィードバックパスは、前記第１の加算信号を第１の容量性コア及び第２の容量性コアにフィードバックする。前記第２のフィードバックパスは、前記第２の加算信号を第１の容量性コア及び第２の容量性コアにフィードバックする。前記第１の容量性コア及び前記第２の容量性コアのキャパシタは、実質的に同じように反応する。

[0016]上述及び他の、本発明の特徴及び目的、及び、それらを達成する方法は、より明らかになり、発明自体が、添付の図面と併せて本発明の実施形態の以下の説明を参照することにより、よりよく理解されるだろう。
[0017]図１は、容量性変換器の機械的なセンサ素子の例示的な実施形態を示す。 [0018]図２は、自己バランシング容量性ブリッジの例示的な実施形態の概略図である。 [0019]図３は、能動回路によって実装された加算増幅器の例示的な実装概略図である。 [0020]図４は、例示的な容量性変換器システムの概略図であり、１つの加算増幅器からの外乱Ｖ_ｎ１の導入を示す。 [0021]図５は、図４のシステムに対応する簡略化されたフィードバックシステムを示す図である。 [0022]図６は、フォワードパス利得ブロック”ａ”によって増幅される第１の入力信号Ｓ_Ａ、及び、利得ブロック”ａ”の後にフォワードパスに導入される第２の入力信号Ｓ_Ｂ、を用いるフィードバックシステムを示す図である。 [0023]図７は、スイッチトキャパシタ積分器の高利得の後のシステムのフォワードパスに加算増幅器が配置された、例示的な容量性変換器システムの概略図である。 [0024]図８は、高利得ブロックの後のシステムのフォワードパスに加算増幅器が配置された、例示的な完全差動容量性フィードバックシステムの概略図である。

[0025]対応する参照文字は、各図を通して、対応する部分を示す。本明細書で述べる例示は、本発明の実施形態を示しているが、いくつかの形で、以下に開示された実施形態は、網羅的であることを意図するものではなく、開示された正確な形態に本発明の範囲を限定するものとして解釈されるべきではない。

[0026]図２の加算ノードを実装するために能動回路を使用すると、変換器キャパシタＣ_１及びＣ_２における絶対電荷のいっそうの均等化が図られ、センサにおける読み出し又はインターフェース回路の影響を低減する。しかし、加算ノードを実装するための能動増幅器の使用は、処理する信号に、不要な外乱、ノイズ、及び、オフセットをもたらす。能動増幅器によってもたらされる外乱を減衰することは、出力信号におけるこれら外乱の影響を低減する。

[0027]図３は、入力信号Ｖ_ｓ及びＶ_０を受け入れる能動回路によって実装される、出力信号Ｖ_ｘを生成する加算増幅器３００の例示的な実装を示す。この場合、Ｖ_ｓはシステムの基準電圧であり、Ｖ_０は、システムの出力電圧である。加算増幅器３００は、出力信号Ｖ_ｘに含まれる不要な外乱信号Ｖ_ｎを導く。オフセットキャンセルは、簡略化のために省略されている。スイッチトキャパシタ増幅器の従来の分析では、入力信号Ｖ_ｓ及びＶ_０が利得”α”で出力されたら、外乱Ｖ_ｎが（１＋２α）／αによって増幅される。

[0028]図４は、例示的な容量性変換器システム４００を示しており、加算増幅器の１つからの外乱Ｖ_ｎ１の導入を示す。システム４００は、センサ素子４０２、フォワードパス４１０、及び、２つのフィードバックパス４２０、４３０を備える。フォワードパス４１０は、センサ素子４０２から出力信号を受け取り、スイッチトキャパシタ積分器４１２を通過させ、出力信号Ｖ_０を提供する。積分器４１２は、フォワードパス４１０を通過する信号に対して、高利得を提供することができる。各フィードバックパスは、出力信号Ｖ_０を受け取り、センサ素子４０２にフィードバックする。第１のフィードバックパス４２０は、出力信号Ｖ_０を受け取り、反転増幅器４２２を介して加算増幅器４２４へ渡す。加算増幅器４２４は、負の基準電圧−Ｖ_ｓに反転出力信号−Ｖ_０を加算し、不要な外乱信号Ｖ_ｎ１を導入し、そして、不要な外乱信号Ｖ_ｎ１が含まれる第１の合成信号を出力する。第２フィードバック経路４３０は、出力信号Ｖ_０を受け取り、反転増幅器４３２を介して加算増幅器４３４へ渡す。加算増幅器４３４は、基準電圧Ｖ_ｓに反転された出力信号−Ｖ_０を加算し、別の外乱信号−Ｖ_ｎ２を導入し、そして、外乱信号Ｖ_ｎ２が含まれる第２の合成信号を出力する。基準電圧Ｖ_ｓ及び第１の外乱信号（第２の外乱信号は無視する）のためのシステム４００の変換関数は、次のようになる。

α＝１であり小さな変位（Ｃ１≒Ｃ２）の場合には、基準電圧Ｖ_ｓは消え、外乱Ｖ_ｎ１は３／２のゲインで出力に現れる。このように、加算増幅器のこの構成は、不要な外乱Ｖ_ｎの所望の減衰を提供しない。

[0029]図５は、図４のシステム４００に対応した単純化されたフィードバックシステム５００を示す。システム５００は、フォワードパス利得”ａ”及びフィードバック係数”ｆ”を備える。フィードバックシステム５００は、２つの入力信号Ｓ_Ａ及びＳ_Ｂ、及び、出力Ｓ_０を有する。入力信号Ｓ_Ｂは、フィードバックパスに導入され、両方の入力Ｓ_Ａ及びＳ_Ｂは、高利得ブロック”ａ”によって増幅される。システム５００の変換関数は、数４式となる。

典型的なフィードバックシステムでは、ａ＞＞１及びｆ＜＝１である。ｆ＝１の場合には、システム５００の変換関数は、次のように簡単になる。

システム５００において、Ｓ_Ａ及びＳ_Ｂの両方が同じ重みで出力に現れることが見て取れる。Ｓ_Ａが注目する信号であり、かつ、Ｓ_Ｂが不要な外乱である場合、フィードバックシステム５００内の不要な外乱の所望の減衰を達成していない。

[0030]図６は、フォワードパス利得”ａ”及びフィードバック係数”ｆ”を有する、別のフィードバックシステム６００を示す。システム６００は、２つの入力Ｓ_Ａ及びＳ_Ｂ、及び、出力Ｓ_０を有する。しかしながら、システム６００は、システム５００とは異なり、入力信号Ｓ_Ｂは、高利得ブロックの”ａ”の後のフードフォワードパスにおいて導入される。システム６００の変換関数は、数６式となる。

再び、ａ＞＞１及びｆ＝１と仮定すると、システム６００の変換関数は、次のように簡単になる。

数７式は、高利得ブロックの後に導入された信号Ｓ_Ｂが大きく減衰され、高利得ブロック”ａ”の前に導入された信号Ｓ_Ａは、出力にそのまま現れることを示す。したがって、システムの測定における外乱の影響を軽減するために、測定回路の加算増幅器によって導入された信号Ｓ_Ｂのような外乱が出力に現れる前に外乱を減衰させ、その代わりに信号Ｓ_Ａのような信号を大きく減衰させずに出力させることが望ましい。

[0031]数５式と数７式とを比較すると、システム６００では、不要な信号Ｓ_Ｂはａ＞＞１の場合に減衰され、有用な信号Ｓ_Ａは減衰されない一方、システム５００では、不要な信号Ｓ_Ｂは、有用な信号Ｓ_Ａと同じ減衰で出力にそのまま現れる事がみてとれる。したがって、システム６００のように不要な外乱を減衰させるシステムを実現することが望ましい。

[0032]図２及び図４のフィードバックシステムでは、加算増幅器は、フィードバックパスに設けられる。したがって、加算増幅器によって導入された外乱Ｖ_ｎは、図５のＳ_Ｂと同様に動作し、フォワードパス内の高利得によって増幅される。図４のフィードバックシステムは、図６のＳ_Ｂと同様に動作する外乱Ｖ_ｎを作るように再設計することができ、したがって、フォワードパス内での高利得によって、外乱を増幅することはない。これは、フィードバックスステムのフォワードパスの高利得ブロックの後に加算増幅器を配置することによって達成することができる。

[0033]図７は、スイッチトキャパシタ積分器の高利得後のシステムのフォワードパスに加算増幅器が配置されている例示的なシステム７００を示す。システム７００は、センサ素子７０２、フォワードパス７１０、及び２つのフィードバックパス７２０及び７３０を備える。フォワードパス７１０は、センサ素子７０２から出力信号を受け取り、スイッチトキャパシタ積分器７１２及び反転増幅器７１４へ渡し、中間出力信号Ｖ_０´を生成し、その後、フォワードパス７１０は、第１分岐７４０及び第２分岐７５０に分割される。第１分岐７４０は、中間出力信号Ｖ_０´を取得し、加算増幅器７４２に渡す。加算増幅器７４２は、負の基準電圧−Ｖ_ｓに中間出力信号Ｖ_０´を加算し、不要な外乱信号Ｖ_ｎ１を導入し、そして、外乱Ｖ_ｎ１を含む第１合成信号Ｖ_０´−Ｖ_ｓを出力する。第２分岐７５０は、中間出力信号Ｖ_０´を取得し、加算増幅器７５２に渡す。加算増幅器７５２は、正の基準電圧Ｖ_ｓに中間出力信号Ｖ_０´を加算し、不要な外乱信号Ｖ_ｎ２を導入し、外乱Ｖ_ｎ２を含む第２合成信号Ｖ_０´＋Ｖ_ｓを出力する。第１分岐７４０及び第２分岐７５０の出力信号は、出力信号Ｖ０を提供するために合成され半分にされる。第１フィードバックパス７２０は、第１分岐７４０から出力信号Ｖ_０´−Ｖ_ｓを受け取り、センサ素子７０２にフィードバックする。第２フィードバックパス７３０は、第２分岐７５０から出力信号Ｖ_０´＋Ｖ_ｓを受け取り、センサ素子７０２にフィードバックする。フォワードパス７１０の第１分岐７４０及び第２分岐７５０は、加算増幅器利得ａを示している。

[0034]積分器７１２は、フォワードパス７１０を通過する信号に高利得を提供することができる。フィードバックシステム６００と同様、不要な外乱は、積分器７１２の後のフォワード経路７１０において導入される。システム７００内の信号及び第１分岐外乱の伝達関数は数８式となる。

[0035]図４及び図７におけるシステムの出力を同じ信号レベル（数３式及び数８式の第１項）にするための規格化の後、２つのシステムの出力への外乱Ｖ_ｎ１（数３式及び数８式の第２項）の相対的な寄与は、次のように計算される。

[0036]次の数値例は、図４のシステム４００に対して、図７のシステム７００における外乱の付加的な減衰を示している。平行板トランスデューサ（例えば、加速度計）は、（Ｃ_１−Ｃ_２）／（Ｃ_１＋Ｃ_２）＝０．２の典型的な最大信号レベルを持つことができる。この関係は、Ｃ_１＝（３／２）Ｃ_２を得るために再配置することができ、数９式にこれを代入すると、Ｖ_{０＿ｎ１＿ｎｅｗ}／Ｖ_{０_ｎ１_ｏｌｄ}＝１／６が得られる。したがって、システム７００は、システム４００に対して６倍、加算増幅器外乱Ｖ_ｎ１の寄与を減衰させる。この分析は、当然、両方の加算増幅器により導入された障害にも適用される。この分析は当然、両方の加算増幅器によって導入された外乱に適用される。

[0037]容量型フィードバックシステムのフォワードパスの高利得ブロックの後における加算増幅器の配置は、図８に示される例示的なシステム８００のような完全差動システムにおいて行うことができる。システム８００は、センサ素子８０２、デュアルフォワードパス８１０、及び、２つのデュアルフィードバックパス８２０，８３０を備える。システム８００において、変換器８０２は、２つの別個のコアとして実装される。第１のコアＣ_１は、可変キャパシタＣ_１Ａ及びＣ_１Ｂを備え、第２のコアＣ_２は、可変キャパシタＣ_２Ａ及びＣ_２Ｂを備える。２つのコアの対応するキャパシタは、入力信号に対して実質的に同一の反応をする（すなわち、Ｃ_１Ａ＝Ｃ_１Ｂ及びＣ_２Ａ＝Ｃ_２Ｂ）。しかし、２つのコアによって処理された電気信号は、反対の極性を有する。

[0038]フォワードパス８１０は、センサ素子８０２のコアから出力信号を受け取り、キャパシタ積分器８１２に渡し、中間出力信号を生成し、その後、フォワードパス８１０は第１分岐８４０及び第２分岐８５０に分割される。積分器７１２がシングルエンド増幅器である図７に記載のスイッチトキャパシタ積分器７１２とは異なり、図８に記載のキャパシタ積分器８１２は、完全差動増幅器である。したがって、キャパシタ積分器８１２は、別の反転増幅器を必要としない。第１分岐８４０は、第１中間出力信号を受け取り、加算増幅器８４２に渡す。加算増幅器８４２は正の基準電圧Ｖ_ｓと第１中間出力信号とを加算し、不要な外乱Ｖ_ｎ１を導入し、そして、外乱Ｖ_ｎ１を含む第１合成信号−Ｖ_０＋Ｖ_ｓが出力される。第２分岐８５０は、中間出力信号を受け取り加算増幅器８５２に渡す。加算増幅器８５２は反転された基準電圧−Ｖ_ｓと中間出力信号とを加算し、不要な外乱Ｖ_ｎ２を導入し、そして、不要な外乱Ｖ_ｎ２を含む第２合成信号−Ｖ_０−Ｖ_ｓが出力される。第１分岐管８４０及び第２分岐８５０の出力信号は、出力信号Ｖ_ｏを提供するために、合成され半分にされる。第１のフィードバックパス８２０は、第１分岐８４０から出力信号−Ｖ_０＋Ｖ_ｓを受け取り、センサ素子８０２へフィードバックする。第２のフィードバックパス８３０は、第２分岐８５０から出力信号−Ｖ_０＋Ｖ_ｓを受け取り、センサ素子８０２へフィードバックする。システム８００は、単純化のために加算増幅器ゲインをａ＝１と仮定しているが、しかし、この原理は一般的なケースにも同様に適用される。

[0039]システム７００と同様、センサ素子８０２のコアからの出力信号は、高利得を提供する積分器８１２を介して通過するが、しかし、加算増幅器８４２及び８５２からの不要な外乱はフォワードパス８１０における積分器８１２を通らない。したがって、加算増幅器からの不要な外乱は、大きく減衰される。

[0040]本発明は、例示的なデザインを有するものとして説明してきたが、本発明は、本開示の精神および範囲内で修正することができる。したがって、本出願は、任意の変形、用途、または一般的な原理を用いて本発明の適応をカバーすることを意図している。

Claims

容量性変換器が、物理量に基づいて変換器信号を生成する容量性センサ素子を含み、前記容量性センサ素子が、第１の可動容量性プレートを有する第１の可変キャパシタと、前記第１の可動容量性プレートに結合された第２の可動容量性プレートを有する第２の可変キャパシタとからなるセンサコアを含み、前記容量性変換器からの前記変換器信号を処理し、回路出力信号を生成するための読み出し回路であって、
前記変換器信号を受信し、増幅された変換器信号を生成する高利得回路素子と、
能動回路によって実装される第１の加算増幅器であって、前記高利得回路素子の後に配置され、前記増幅された変換器信号と正の基準電圧及び第１の外乱Ｖ _ｎ１とを加算し、第１の加算信号を生成する、第１の加算増幅器と、
能動回路によって実装される第２の加算増幅器であって、前記高利得回路素子の後に配置され、前記増幅された変換器信号と負の基準電圧及び第２の外乱Ｖ _ｎ２とを加算し、第２の加算信号を生成し、前記負の基準電圧は前記正の基準電圧に対して実質的に同じ大きさの振幅及び反対の極性を有する、第２の加算増幅器と、
前記第１の加算信号を前記容量性変換器にフィードバックする第１のフィードバックパスと、
前記第２の加算信号を前記容量性変換器にフィードバックする第２のフィードバックパスと、
前記第１の加算信号及び前記第２の加算信号に基づいて、前記回路出力信号を生成する出力回路と、
を備える読み出し回路。
請求項１に記載の読出し回路であって、
前記高利得回路素子は、スイッチトキャパシタ積分器である、
読み出し回路。
請求項１に記載の読み出し回路であって、
前記第１及び第２の加算増幅器はそれぞれ、演算増幅器を備える、
読み出し回路。
請求項３に記載の読み出し回路であって、
前記第１の加算増幅器への前記増幅された変換器信号及び前記正の基準電圧は、前記第１の加算増幅器の前記演算増幅器の反転入力に結合される、
読み出し回路。
請求項１に記載の読み出し回路であって、
さらに、前記増幅された変換器信号を反転する増幅器を備える、
読み出し回路。
請求項１に記載の読み出し回路であって、
前記出力回路は、前記第１の加算信号及び前記第２の加算信号の平均としての前記回路出力信号を生成する、
読み出し回路。
容量性変換器が、物理量に基づいて変換器信号を生成する容量性センサ素子を含み、前記容量性センサ素子が、第１の可動容量性プレートを有する第１の可変キャパシタと、前記第１の可動容量性プレートに結合された第２の可動容量性プレートを有する第２の可変キャパシタとからなるセンサコアを含み、前記容量性変換器からの前記変換器信号を処理し、回路出力信号を生成するための読み出し回路であって、
高利得回路素子、第１の加算増幅器、及び、第２の加算増幅器を備えたフォワードパスであって、前記高利得回路素子は、前記変換器信号を受信し、増幅された変換器信号を生成し、前記第１の加算増幅器は、前記高利得回路素子の後に配置され、前記増幅された変換器信号と正の基準電圧及び第１の外乱Ｖ _ｎ１とを加算し、第１の加算信号を生成し、前記第２の加算増幅器は、前記高利得回路素子の後に配置され、前記増幅された変換器信号と負の基準電圧及び第２の外乱Ｖ _ｎ２とを加算し、第２の加算信号を生成し、前記負の基準電圧は、前記正の基準電圧に対して実質的に同じ大きさの振幅及び逆の極性を有する、フォワードパスと、
前記容量性変換器に前記第１の加算信号をフィードバックする第１のフィードバックパスと、
前記容量性変換器に前記第２の加算信号をフィードバックする第２のフィードバックパスと、
前記第１の加算信号及び前記第２の加算信号に基づいて、前記回路出力信号を生成する出力回路と、
を備える読み出し回路。
請求項７に記載の読み出し回路であって、
前記高利得回路素子は、スイッチトキャパシタ積分器である、
読み出し回路。
請求項７に記載の読み出し回路であって、
前記第１及び第２の加算増幅器はそれぞれ、演算増幅器を備える、
読み出し回路。
請求項７に記載の読み出し回路であって、
さらに、前記増幅された変換器信号を反転する反転増幅器を備える、
読み出し回路。
請求項７に記載の読み出し回路であって、
前記第１及び第２の加算増幅器の少なくとも１つは、能動回路によって実装される、
読み出し回路。
請求項７に記載の読み出し回路であって、
前記出力回路は、前記第１の加算信号及び前記第２の加算信号の平均としての前記回路出力信号を生成する、
読み出し回路。
容量性変換器システムであって、
物理量に基づいて変換器信号を生成する容量性センサ素子であって、第１の可動容量性プレートを有する第１の可変キャパシタと、前記第１の可動容量性プレートに結合された第２の可動容量性プレートを有する第２の可変キャパシタとからなるセンサコアを含む、前記容量性センサ素子と、
前記変換器信号を受信し、増幅された変換器信号を生成する高利得回路素子と、
能動回路によって実装される第１の加算増幅器であって、前記高利得回路素子の後に配置され、前記増幅された変換器信号と正の基準電圧及び第１の外乱Ｖ _ｎ１とを加算し、第１の加算信号を生成する、第１の加算増幅器と、
能動回路によって実装される第２の加算増幅器であって、前記高利得回路素子の後に配置され、前記増幅された変換器信号と負の基準電圧及び第２の外乱Ｖ _ｎ２とを加算し、第２の加算信号を生成し、前記負の基準電圧は前記正の基準電圧に対して実質的に同じ大きさの振幅及び逆の極性を有する、第２の加算増幅器と、
前記第１の加算信号を前記容量性センサ素子にフィードバックする第１のフィードバックパスと、
前記第２の加算信号を前記容量性センサ素子にフィードバックする第２のフィードバックパスと、
前記第１の加算信号及び前記第２の加算信号に基づいて、回路出力信号を生成する出力回路と、
を備える、
容量性変換器システム。
請求項１３に記載の容量性変換器システムであって、
前記高利得回路素子は、スイッチトキャパシタ積分器である、
容量性変換器システム。
請求項１３に記載の容量性変換器システムであって、
前記第１及び前記第２の加算増幅器はそれぞれ、演算増幅器を備える、
容量性変換器システム。
請求項１３に記載の容量性変換器システムであって、
さらに、前記増幅された変換器信号を反転する反転増幅器を備える、
容量性変換器システム。
請求項１３に記載の容量性変換器システムであって、
前記出力回路は、前記第１の加算信号及び前記第２の加算信号の平均としての前記回路
出力信号を生成する、
容量性変換器システム。
請求項１３に記載の容量性変換器システムであって、
前記容量性センサ素子は、第１の可動容量性プレートを有する第１の可変キャパシタを含む第１の容量性コア及び第２の可動容量性プレートを有する第２の可変キャパシタを含む第２の容量性コアを備え、前記変換器信号は、前記第１の容量性コアによって生成された第１の変換器信号、及び、前記第２の容量性コアによって生成された第２の変換器信号を備え、
前記高利得回路素子は、前記第１及び前記第２の変換器信号を受信し、前記第１の変換器信号及び前記第２の変換器信号に基づいて前記増幅された変換器信号を生成し、
前記第１のフィードバックパスは、前記第１の加算信号を前記第１の容量性コア及び前記第２の容量性コアにフィードバックし、
前記第２のフィードバックパスは、前記第２の加算信号を前記第１の容量性コア及び前記第２の容量性コアにフィードバックする、
容量性変換器システム。
請求項１８に記載の容量性変換器システムであって、
前記第１の容量性コアの前記第１の可変キャパシタは、前記第２の容量性コアの前記第２の可変キャパシタと実質的に同じように反応する、
容量性変換器システム。