JP6256075B2 - Silicon carbide semiconductor device - Google Patents
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Description
本発明は、炭化珪素半導体装置に関するものであり、特に、ゲート絶縁膜を有する炭化珪素半導体装置に関するものである。 The present invention relates to a silicon carbide semiconductor device, and more particularly to a silicon carbide semiconductor device having a gate insulating film.
近年、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)などの半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。 2. Description of the Related Art In recent years, silicon carbide has been increasingly used as a material for semiconductor devices in order to enable higher breakdown voltages, lower losses, and use in high-temperature environments for semiconductor devices such as MOSFETs (Metal Oxide Field Effect Transistors). It is being Silicon carbide is a wide band gap semiconductor having a larger band gap than silicon that has been widely used as a material for forming semiconductor devices. Therefore, by adopting silicon carbide as a material constituting the semiconductor device, it is possible to achieve a high breakdown voltage and a low on-resistance of the semiconductor device. In addition, a semiconductor device that employs silicon carbide as a material has an advantage that a decrease in characteristics when used in a high temperature environment is small as compared with a semiconductor device that employs silicon as a material.
トレンチ内にゲート絶縁膜が設けられたMOSFETの場合、特にトレンチの底部において電界が集中しやすくなる。たとえば特開2009−117593号公報(特許文献1)において、トレンチよりも深い位置にp型リサーフ領域を設けたMOSFETが記載されている。当該MOSFETの一実施例によれば、p型リサーフ領域は、トレンチの底部の直下に設けられている。p型リサーフ領域によりトレンチの底部での電界集中が緩和される。 In the case of a MOSFET in which a gate insulating film is provided in a trench, the electric field tends to concentrate particularly at the bottom of the trench. For example, Japanese Unexamined Patent Application Publication No. 2009-117593 (Patent Document 1) describes a MOSFET in which a p-type RESURF region is provided at a position deeper than a trench. According to one embodiment of the MOSFET, the p-type RESURF region is provided immediately below the bottom of the trench. The p-type RESURF region alleviates electric field concentration at the bottom of the trench.
しかしながら、トレンチの底部の直下にp型リサーフ領域が設けられたMOSFETにおいては、高速でスイッチングすることが困難であった。 However, in a MOSFET in which a p-type RESURF region is provided immediately below the bottom of the trench, it is difficult to switch at high speed.
本発明は、上記のような課題を解決するために成されたものであり、本発明の目的は、高耐圧を有し、かつ高速スイッチング動作が可能な炭化珪素半導体装置を提供することである。 The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a silicon carbide semiconductor device having a high breakdown voltage and capable of high-speed switching operation. .
本発明の炭化珪素半導体装置は、炭化珪素基板と、ゲート絶縁膜と、ゲート電極とを備える。炭化珪素基板は、第1の主面と、第1の主面と反対側の第2の主面とを有する。炭化珪素基板は、第1導電型を有する第1不純物領域と、第1不純物領域上に設けられ、第1導電型と異なる第2導電型を有する第2不純物領域と、第1不純物領域から隔てられるように第2不純物領域上に設けられ、第1の主面を構成し、かつ第1導電型を有する第3不純物領域と、第1不純物領域によって第2不純物領域から隔てられ、かつ第2導電型を有する第4不純物領域とを含む。炭化珪素基板の第1の主面にはトレンチが設けられている。トレンチは、第3不純物領域および第2不純物領域を貫通して第1不純物領域に至る側部と、第1不純物領域に位置する底部とにより形成されている。ゲート絶縁膜は、トレンチの底部および側部に接する。ゲート電極は、トレンチの内部においてゲート絶縁膜に接する。第4不純物領域は、第2不純物領域および第1不純物領域の境界部と第2の主面との間に設けられた第1電界緩和領域と、トレンチの底部と第2の主面との間に設けられた第2電界緩和領域と、平面視において、第1電界緩和領域の外周の一部および第2電界緩和領域の外周の一部を繋ぐ第3電界緩和領域とを有する。 A silicon carbide semiconductor device of the present invention includes a silicon carbide substrate, a gate insulating film, and a gate electrode. The silicon carbide substrate has a first main surface and a second main surface opposite to the first main surface. The silicon carbide substrate includes a first impurity region having a first conductivity type, a second impurity region provided on the first impurity region and having a second conductivity type different from the first conductivity type, and separated from the first impurity region. Provided on the second impurity region, constituting a first main surface and having the first conductivity type, and separated from the second impurity region by the first impurity region, and second And a fourth impurity region having a conductivity type. A trench is provided in the first main surface of the silicon carbide substrate. The trench is formed by a side portion that penetrates through the third impurity region and the second impurity region to reach the first impurity region, and a bottom portion that is located in the first impurity region. The gate insulating film is in contact with the bottom and sides of the trench. The gate electrode is in contact with the gate insulating film inside the trench. The fourth impurity region includes a first electric field relaxation region provided between the second impurity region and the boundary between the first impurity region and the second main surface, and between the bottom of the trench and the second main surface. And a third electric field relaxation region connecting a part of the outer periphery of the first electric field relaxation region and a part of the outer periphery of the second electric field relaxation region in plan view.
本発明によれば、高耐圧を有し、かつ高速スイッチング動作が可能な炭化珪素半導体装置を提供することができる。 According to the present invention, a silicon carbide semiconductor device having a high breakdown voltage and capable of high-speed switching operation can be provided.
[本願発明の実施形態の説明]
以下、本発明の実施の形態について図に基づいて説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。また、本明細書中の結晶学的記載においては、個別方位を[]、集合方位を<>、個別面を()、集合面を{}でそれぞれ示している。また結晶学上の指数が負であることは、通常、”−”(バー)を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
[Description of Embodiment of Present Invention]
Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following drawings, the same or corresponding parts are denoted by the same reference numerals, and the description thereof will not be repeated. In the crystallographic description in this specification, the individual orientation is indicated by [], the collective orientation is indicated by <>, the individual plane is indicated by (), and the collective plane is indicated by {}. In addition, a negative crystallographic index is usually expressed by adding a “-” (bar) above a number, but in this specification a negative sign is added before the number. Yes.
最初に、トレンチの底部の直下に埋込p型領域が設けられたMOSFETにおいて、高速でスイッチングすることが困難である理由について説明する。 First, the reason why it is difficult to perform high-speed switching in the MOSFET in which the buried p-type region is provided immediately below the bottom of the trench will be described.
図21を参照して、埋込p型領域とnドリフト領域との境界部には空乏層が形成される。空乏化していない領域は電気的中性条件を満たす。空乏層にはキャリアが存在せず、空間電荷により電界を生ずる。図22を参照して、MOSFETがオフ状態になると、埋込p型領域は、一部もしくは全部のホール(キャリア)が消失する。埋込p型領域は空乏化して残留した空間電荷により負電圧に帯電する。図23を参照して、MOSFETがオン状態になると、nドリフト領域に対して速やかに電子が注入されて電気的中性を回復する。しかし、埋込p型領域にはホールが注入されず負電位が維持され、埋込p型領域からの空乏層が残留することでMOSFETは高抵抗を示す。図21を参照して、MOSFETがオン状態になって百〜数千マイクロ秒後、徐々に埋込p型領域に対してホールが注入され電気的中性を回復する。空乏層が縮小することで抵抗が減少してMOSFETのソース電極およびドレイン電極間に電流が流れ始める。以上の理由により、トレンチの底部の直下に埋込p型領域が設けられたMOSFETにおいては、高速でスイッチングすることが困難であると考えられる。 Referring to FIG. 21, a depletion layer is formed at the boundary between the buried p-type region and the n drift region. The region that is not depleted satisfies the electrical neutral condition. There are no carriers in the depletion layer, and an electric field is generated by space charge. Referring to FIG. 22, when the MOSFET is turned off, some or all of the holes (carriers) disappear in the buried p-type region. The buried p-type region is depleted and charged to a negative voltage due to the remaining space charge. Referring to FIG. 23, when the MOSFET is turned on, electrons are quickly injected into the n drift region to recover the electrical neutrality. However, the hole is not injected into the buried p-type region and the negative potential is maintained, and the depletion layer from the buried p-type region remains, so that the MOSFET exhibits high resistance. Referring to FIG. 21, 100 to several thousand microseconds after the MOSFET is turned on, holes are gradually injected into the buried p-type region to restore electrical neutrality. As the depletion layer shrinks, the resistance decreases and current begins to flow between the source electrode and the drain electrode of the MOSFET. For the above reasons, it is considered difficult to perform high-speed switching in a MOSFET in which a buried p-type region is provided immediately below the bottom of the trench.
(1)実施の形態に係る炭化珪素半導体装置100は、炭化珪素基板10と、ゲート絶縁膜91と、ゲート電極92とを備える。炭化珪素基板10は、第1の主面10aと、第1の主面10aと反対側の第2の主面10bとを有する。炭化珪素基板10は、第1導電型を有する第1不純物領域81と、第1不純物領域81上に設けられ、第1導電型と異なる第2導電型を有する第2不純物領域82と、第1不純物領域81から隔てられるように第2不純物領域82上に設けられ、第1の主面10aを構成し、かつ第1導電型を有する第3不純物領域83と、第1不純物領域81によって第2不純物領域82から隔てられ、かつ第2導電型を有する第4不純物領域84とを含む。炭化珪素基板10の第1の主面10aにはトレンチTRが設けられている。トレンチTRは、第3不純物領域83および第2不純物領域82を貫通して第1不純物領域81に至る側部SWと、第1不純物領域81に位置する底部BTとにより形成されている。ゲート絶縁膜91は、トレンチTRの底部BTおよび側部SWに接する。ゲート電極92は、トレンチTRの内部においてゲート絶縁膜91に接する。第4不純物領域84は、第2不純物領域82および第1不純物領域81の境界部82aと第2の主面10bとの間に設けられた第1電界緩和領域11と、トレンチTRの底部BTと第2の主面10bとの間に設けられた第2電界緩和領域12と、平面視において、第1電界緩和領域11の外周の一部および第2電界緩和領域12の外周の一部を繋ぐ第3電界緩和領域13とを有する。
(1) Silicon
上記(1)に係る炭化珪素半導体装置100は、第2不純物領域82の直下に設けられた第1電界緩和領域11と、トレンチTRの底部BTの直下に設けられた第2電界緩和領域12とを有しており、第1電界緩和領域11および第2電界緩和領域12が第3電界緩和領域13により繋がれている。これにより、炭化珪素半導体装置がオフ状態からオン状態に切り替わる際に、第2不純物領域82から、第1電界緩和領域11および第3電界緩和領域13を通って、第2電界緩和領域12に対して、キャリア(ホール)が素早く供給されるので、空乏層を速やかに消失させることができる。そのため、トレンチTRの底部BTの直下に設けられた第2電界緩和領域12によりトレンチTRの底部BTの電界を緩和しつつ、オフ状態からオン状態への切換えを高速で行うことができる。結果として、高耐圧を有し、かつ高速スイッチング動作が可能な炭化珪素半導体装置を提供することができる。また平面視において、第3電界緩和領域13は、第1電界緩和領域11の外周の一部および第2電界緩和領域12の外周の一部を繋ぐように形成されているため、第3電界緩和領域13が電流経路を大幅に塞ぐことを抑制することができる。そのため、炭化珪素半導体装置のオン抵抗を低減することができる。
Silicon
(2)上記(1)に係る炭化珪素半導体装置100において好ましくは、第2の主面10bの法線方向に沿った方向において、第2不純物領域82と側部SWとの境界面82bと、第2の主面10bとにより挟まれた領域20であって、かつ第1電界緩和領域11および第2電界緩和領域12に挟まれた領域は、第1不純物領域81を含む。つまり、チャネル直下において第3電界緩和領域13の代わりに第1不純物領域81が配置されているため、電流がドレイン電極に対して流れやすくなるので、炭化珪素半導体装置のオン抵抗を低減することができる。
(2) Preferably in silicon
(3)上記(1)または(2)に係る炭化珪素半導体装置100において好ましくは、平面視において、第1電界緩和領域11および第2電界緩和領域12の一方は、第1電界緩和領域11および第2電界緩和領域12の他方を囲むように配置されている。これにより、空乏層を解消するために供給されたキャリアが速やかに緩和領域内で拡散することが可能となる。
(3) Preferably in silicon
(4)上記(3)に係る炭化珪素半導体装置100において好ましくは、平面視において、第1電界緩和領域11および第2電界緩和領域12の一方は、多角形の外形に沿って形成されている。これにより、セルを高密度で配置することができる。
(4) Preferably in silicon
(5)上記(4)に係る炭化珪素半導体装置100において好ましくは、多角形は、六角形である。これにより、セルをより高密度で配置することができる。
(5) Preferably in silicon
(6)上記(4)または(5)に係る炭化珪素半導体装置100において好ましくは、第3電界緩和領域13は、多角形の角において第1電界緩和領域11および第2電界緩和領域12の一方に接している。多角形の角の部分においては、側部SWの境界面82bに形成されるチャネル長が他の部分に比べて長く、チャネル抵抗が高くなってオン電流が流れにくい。このため、多角形の角の部分に第3電界緩和領域13を配置する場合は、他の部分に第3電界緩和領域13を配置する場合に比べオン抵抗の増加を抑制することができる。
(6) Preferably in silicon
(7)上記(1)または(2)に係る炭化珪素半導体装置100において好ましくは、平面視において、第2電界緩和領域12は、ストライプ形状を有している。これにより、第1電界緩和領域11および第3電界緩和領域13の面積および配置に関する自由度が増し、空乏層解消速度とオン抵抗の設計が容易になる。
(7) Preferably in silicon
(8)上記(1)〜(7)のいずれかに係る炭化珪素半導体装置100において好ましくは、第2電界緩和領域12は、トレンチTRの底部BTから離間して設けられている。これにより、電流がドレイン電極側に流れやすくなるため、炭化珪素半導体装置100のオン抵抗を低減することができる。
(8) Preferably in silicon
(9)上記(1)〜(8)のいずれかに係る炭化珪素半導体装置100において好ましくは、第1電界緩和領域11と、第2電界緩和領域12と、第3電界緩和領域13とは、同じ不純物濃度を有する。これにより、第1電界緩和領域11、第2電界緩和領域12および第3電界緩和領域13を一回の工程で形成することができる。
(9) Preferably in silicon
(10)上記(1)〜(8)のいずれかに係る炭化珪素半導体装置100において好ましくは、第1電界緩和領域11および第3電界緩和領域13の各々は、第2電界緩和領域12よりも高い不純物濃度を有する。これにより、オン抵抗をあまり増大させることなく、第1電界緩和領域11および第3電界緩和領域13から第2電界緩和領域に対して効果的にキャリア(ホール)を注入することできる。
(10) Preferably in silicon
(11)上記(1)〜(10)のいずれかに係る炭化珪素半導体装置100において好ましくは、炭化珪素基板10は、第1電界緩和領域11と、第2電界緩和領域12とに挟まれて設けられ、第1導電型を有し、かつ第1不純物領域81よりも高い不純物濃度を有する第5不純物領域85をさらに含む。これにより、第4不純物領域84から横方向に広がる空乏層によるオン抵抗の増加を効果的に抑制することができる。
(11) Preferably in silicon
(12)上記(1)〜(11)のいずれかに係る炭化珪素半導体装置100において好ましくは、第1導電型はn型であり、かつ第2導電型はp型である。これにより、高いチャネル移動度を得ることができる。
(12) Preferably in silicon
[本願発明の実施形態の詳細]
(実施の形態1)
まず、本発明の実施の形態1に係る炭化珪素半導体装置としてのMOSFETの構成について説明する。
[Details of the embodiment of the present invention]
(Embodiment 1)
First, the configuration of MOSFET as silicon carbide semiconductor device according to the first embodiment of the present invention will be described.
図1〜図3を参照して、実施の形態1に係るMOSFET100は、炭化珪素基板10と、ゲート絶縁膜91と、ゲート電極92と、層間絶縁膜93と、ソース電極94と、ソース配線95と、ドレイン電極98とを主に有する。MOSFET100は、ソース電極94およびドレイン電極98の間に600V以上の電圧を印加可能に構成されていること、言い換えれば600V以上の耐圧を有することが好ましい。すなわちMOSFET100は、高耐圧を有する電力用半導体装置であることが好ましい。
With reference to FIGS. 1 to 3,
炭化珪素基板10は、炭化珪素単結晶基板80と、炭化珪素単結晶基板80上に設けられた炭化珪素エピタキシャル層21を含む。炭化珪素基板10は、第1の主面10aと、第1の主面10aと反対側の第2の主面10bとを有する。炭化珪素エピタキシャル層21は第1の主面10aを構成し、炭化珪素単結晶基板80は第2の主面10bを構成する。炭化珪素単結晶基板80は、たとえばポリタイプ4Hの六方晶の結晶構造を有することが好ましい。炭化珪素単結晶基板80は、たとえば窒素などの不純物を含みn型を有する。炭化珪素エピタキシャル層21は、ドリフト領域81(第1不純物領域)と、ボディ領域82(第2不純物領域)と、ソース領域83(第3不純物領域)と、コンタクト領域87と、埋込p型領域84(第4不純物領域)とを有する。
ドリフト領域81は、たとえば窒素などのドナー不純物を含む第1不純物領域であり、n型(第1導電型)を有する。ドリフト領域81の不純物濃度は、好ましくは1×1015cm-3以上5×1016cm-3以下であり、たとえば8×1015cm-3である。
ボディ領域82はドリフト領域81上に設けられている。ボディ領域82は、たとえばアルミニウムなどのアクセプタ不純物を含む第2の不純物領域であり、p型(第1導電型と異なる第2導電型)を有する。ボディ領域82の不純物濃度は、好ましくは1×1017cm-3以上5×1018cm-3以下であり、たとえば1×1018cm-3である。
ソース領域83は、ボディ領域82によってドリフト領域81から隔てられるようにボディ領域82上に設けられている第3不純物領域である。ソース領域83は、たとえば窒素またはリンなどのドナー不純物を含んでおり、n型を有する。ソース領域83は、炭化珪素基板10の第1の主面10aを構成する。ソース領域83は、ドリフト領域81よりも高い不純物濃度を有する。
コンタクト領域87は、ボディ領域82上においてソース領域83に接して設けられた不純物領域である。コンタクト領域87は、たとえばアルミニウムなどのアクセプタ不純物を含んでおり、p型を有する。コンタクト領域87は、ボディ領域82よりも高い不純物濃度を有する。コンタクト領域87は、ボディ領域82と第1の主面10aとを繋ぐようにソース領域83を貫通して設けられている。
Contact
埋込p型領域84は、ドリフト領域81によってボディ領域82から隔てられた第4不純物領域である。埋込p型領域84の外周は、ドリフト領域81に囲まれて設けられている。埋込p型領域84は、たとえばアルミニウムなどのアクセプタ不純物を含み、p型を有する。埋込p型領域84の詳細は後述する。
Buried p-
炭化珪素基板10の第1の主面10aにはトレンチTRが設けられている。トレンチTRは炭化珪素エピタキシャル層21の第1の主面10aに設けられている。トレンチTRは、側部SWと、側部SWと連接する底部BTとにより形成される。側部SWはソース領域83およびボディ領域82を貫通して、ドリフト領域81に至っている。側部SWはボディ領域82上において、MOSFET100のチャネル面82bを含む。底部BTは、ドリフト領域81に位置している。
Trench TR is provided in first
トレンチTRの側部SWは、炭化珪素基板10の第1の主面10aに対して傾斜していることが好ましい。たとえば、トレンチTRの開口部が底部BTに向かってテーパ状に狭まるように側部SWが傾斜している。側部SWの面方位は、{0001}面に対して50°以上70°以下傾斜していることが好ましく、(000−1)面に対して50°以上70°以下傾斜していることがより好ましい。なお、トレンチTRの側部SWは炭化珪素基板10の第1の主面10aに対して垂直に形成されていてもよい。トレンチTRの底部BTは、炭化珪素基板10の第1の主面10aとほぼ平行な平坦な形状を有してもよい。トレンチTRの形状は、断面視(炭化珪素基板10の第2の主面10bと平行な方向に沿って見た視野)において、U字状またはV字状の形状を有してもよい。
Side SW of trench TR is preferably inclined with respect to first
図2は、図1のMOSFET100から炭化珪素基板10を取り出して示したものであり、図1は、図2の領域I−Iの断面に対応している。図2を参照して、ソース領域83およびボディ領域82は、トレンチTRの側部SWに露出している。ドリフト領域81は、トレンチTRの側部SWおよび底部BTの各々に露出している。底部BTと側部SWとがつながる部分はトレンチTRの角部を構成しており、当該角部に電界集中が起こりやすくなる。本実施の形態において、トレンチTRは、平面視(炭化珪素基板10の第2の主面10bの法線方向に沿って見た視野)において、ハニカム構造を有する網目を構成するように延びている。平面視において、ソース領域83およびコンタクト領域87により構成された炭化珪素基板10の第1の主面10aは、多角形の形状を有し、好ましくは六角形の形状を有する。また平面視において、ボディ領域82、ソース領域83およびコンタクト領域87の各々は、六角形の外形を有する。
FIG. 2 shows the
図1を参照して、埋込p型領域84は、第1電界緩和領域11と、第2電界緩和領域12と、第3電界緩和領域13とを含む。第1電界緩和領域11、第2電界緩和領域12および第3電界緩和領域13の各々は、たとえばアルミニウムなどのアクセプタ不純物を含むp型領域である。第1電界緩和領域11と、第2電界緩和領域12と、第3電界緩和領域13とは、同じ不純物濃度を有していてもよいし、異なる不純物濃度を有していてもよい。好ましくは、第1電界緩和領域11および第3電界緩和領域13の各々は、第2電界緩和領域12よりも高い不純物濃度を有する。第1電界緩和領域11および第3電界緩和領域13の各々の不純物濃度は、たとえば1×1015cm-3以上1×1018cm-3以下程度である。第2電界緩和領域12の各々の不純物濃度は、たとえば1×1015cm-3以上1×1017cm-3以下程度である。
Referring to FIG. 1, buried p-
第1電界緩和領域11は、ボディ領域82およびドリフト領域81の境界部82aと炭化珪素基板10の第2の主面10bとの間に設けられている。つまり、第1電界緩和領域11は、ボディ領域82の直下に設けられている。好ましくは、第1電界緩和領域11は、第2の主面10bの法線方向において、トレンチTRの底部BTよりも第2の主面10b側に位置している。第2電界緩和領域12は、トレンチTRの底部BTと炭化珪素基板10の第2の主面10bとの間に設けられている。つまり、第2電界緩和領域12は、トレンチTRの底部BTの直下に設けられている。第2電界緩和領域12は、トレンチTRの底部BTに接していてもよいし、底部BTから離間していてもよい。好ましくは、第1電界緩和領域11は、ボディ領域82から第2の主面10b側に3μm以下程度離間しており、より好ましくは2μm以下程度離間して設けられている。図1において破線で示す矢印の方向は、MOSFETがオフ状態からオン状態に切り替わる際のホールの流れを示している。ホールは、ボディ領域82から、ドリフト領域81を通って第1電界緩和領域11に達し、第1電界緩和領域11から第3電界緩和領域13を通って、第2電界緩和領域12に対して供給される。
First electric
図3を参照して、平面視において、第3電界緩和領域13は、第1電界緩和領域11の外周の一部および第2電界緩和領域12の外周の一部を繋ぐように設けられている。第1電界緩和領域11の外周の形状は、たとえば多角形であり、本実施の形態では六角形である。第2電界緩和領域12の外周の形状は、たとえばハニカム形状である。第3電界緩和領域13は、外周が六角形状の第1電界緩和領域11の一辺から、外周がハニカム形状の第2電界緩和領域12の一辺に伸長するように設けられていてもよい。
Referring to FIG. 3, in a plan view, third electric
図3を参照して、平面視において、第1電界緩和領域11は、第2電界緩和領域12に囲まれるように配置されている。この場合、平面視において、ボディ領域82は、ゲート電極92に囲まれるように配置される。反対に、図3において、第1電界緩和領域11の配置を、第2電界緩和領域12の配置に置き換えてもよい。言い換えれば、第2電界緩和領域12は、第1電界緩和領域11に囲まれるように配置されていてもよい。この場合、平面視において、ゲート電極92は、ボディ領域82に囲まれるように配置される。つまり、第1電界緩和領域11および第2電界緩和領域12の一方は、第1電界緩和領域11および第2電界緩和領域12の他方を囲むように配置されていてもよい。好ましくは、第3電界緩和領域13は、第1電界緩和領域11および第2電界緩和領域12の他方の外周の一部から第1電界緩和領域11および第2電界緩和領域12の一方の外周に伸長するように形成されている。平面視において、第1電界緩和領域11および第2電界緩和領域12の一方は、たとえば四角形および六角形などの多角形の外形に沿って形成されている。
Referring to FIG. 3, first electric
図1を参照して、炭化珪素基板10の第2の主面10bの法線方向に沿った方向において、ボディ領域82とトレンチTRの側部SWとの境界面82bと、炭化珪素基板10の第2の主面10bとにより挟まれた領域20であって、かつ第1電界緩和領域11および第2電界緩和領域12に挟まれた領域は、ドリフト領域81を含むことが好ましい。つまり、チャネル面82b直下の領域20であって、第1電界緩和領域11および第2電界緩和領域12に挟まれた領域の一部は、ドリフト領域81により形成されている。第1電界緩和領域11は、互いに離間された複数のボディ領域82の中の一部のボディ領域82の直下のみに設けられていてもよい。つまり、第1電界緩和領域11は、ある一部のボディ領域82の直下に設けられており、他のボディ領域82の直下に設けられていなくてもよい。
Referring to FIG. 1, in a direction along the normal direction of second
図3を参照して、平面視において、第1電界緩和領域11と、第2電界緩和領域12とに挟まれた領域の一部に第3電界緩和領域13が設けられ、第3電界緩和領域13が設けられていない部分にはドリフト領域81が設けられている。
Referring to FIG. 3, in plan view, a third electric
図4を参照して、第3電界緩和領域13は、たとえば多角形の角において第1電界緩和領域11および第2電界緩和領域12の一方に接していてもよい。本実施の形態においては、第3電界緩和領域13は、外形が六角形の第1電界緩和領域11の角に接している。第3電界緩和領域13は、第1電界緩和領域11を取り囲むように設けられた第2電界緩和領域12において、第1電界緩和領域11に対向する外縁12aの角部に接している。
Referring to FIG. 4, third electric
図5を参照して、平面視において、第1電界緩和領域11の外周は、正方形状を有していてもよい。この場合、セルの形状も正方形状となる。第2電界緩和領域12は、正方形状の第1電界緩和領域を取り囲むように格子状に設けられていてもよい。第3電界緩和領域13は、第1電界緩和領域11の外周の一辺から、当該一辺に対向する第2電界緩和領域12の一辺に伸長するように形成されていてもよい。また第3電界緩和領域13は、第1電界緩和領域11の外周の角部から、当該角部に対向する第2電界緩和領域12の角部に伸長するように形成されていてもよい。
Referring to FIG. 5, the outer periphery of first electric
図6を参照して、平面視において、第1電界緩和領域11および第2電界緩和領域12は、ストライプ形状を有していてもよい。この場合、セルの形状もストライプ形状となる。平面視において、第1電界緩和領域11および第2電界緩和領域12の各々は、長方形状を有しており、第1電界緩和領域11および第2電界緩和領域12の一方は、第1電界緩和領域11および第2電界緩和領域12の他方よりも長くてもよい。第3電界緩和領域13は、長方形状の第1電界緩和領域11の長辺から、長方形状の第2電界緩和領域12の長辺に伸長するように形成されていてもよい。
Referring to FIG. 6, in a plan view, first electric
図7を参照して、第2電界緩和領域12の長手方向(図7における上下方向)において、第1電界緩和領域11の長さは、第3電界緩和領域13の長さと同等であってもよい。また第2電界緩和領域12の長手方向において、第1電界緩和領域11の長さは、第3電界緩和領域13の長さよりも大きくてもよいし、小さくてもよい。
Referring to FIG. 7, the length of first electric
再び図1を参照して、ゲート絶縁膜91は、トレンチTRの底部BTおよび側部SWに接する。ゲート絶縁膜91は、たとえば二酸化珪素を含む材料からなる。ゲート絶縁膜91は、トレンチTRの底部BTにおいてドリフト領域81と接し、かつトレンチTRの側部SWにおいてソース領域83、ボディ領域82およびドリフト領域81の各々と接する。
Referring to FIG. 1 again,
ゲート電極92は、トレンチTRの内部においてゲート絶縁膜91に接するようにトレンチTRの内部に設けられている。ゲート電極92は、たとえば不純物を含むポリシリコンからなる。
ソース電極94は、炭化珪素基板10の第1の主面10aにおいてソース領域83およびコンタクト領域87の各々と接している。ソース電極94は、たとえばTiと、Alと、Siとを含む材料からなる。ソース電極94は、ソース領域83とオーミック接合している。ソース配線95はソース電極94に接している。ソース配線95は、たとえばアルミニウムを含む材料からなる。
層間絶縁膜93は、ゲート電極92上に設けられており、一方のソース電極94から他方のソース電極94にまで延在している。層間絶縁膜93は、たとえば二酸化珪素を含む材料からなり、ゲート電極92とソース電極94とを電気的に絶縁している。
The
ドレイン電極98は、炭化珪素基板10の第2の主面10bにおいて炭化珪素単結晶基板80と接しており、ドリフト領域81と電気的に接続されている。ドレイン電極98は、たとえばNiSiまたはTiAlSiを含む材料からなる。
次に、実施の形態1に係るMOSFET100の製造方法について説明する。
図8を参照して、炭化珪素単結晶基板80上に第1のエピタキシャル層81aが形成される。具体的には、たとえば原料ガスとしてシラン(SiH4)とプロパン(C3H8)との混合ガスを用い、キャリアガスとしてたとえば水素ガス(H2)を用いたCVD(Chemical Vapor Deposition)法により、炭化珪素単結晶基板80上に炭化珪素を含む第1のエピタキシャル層81aが形成される。エピタキシャル成長の際、不純物として、たとえば窒素(N)またはリン(P)などを導入することが好ましい。
Next, a method for manufacturing
Referring to FIG. 8,
次に、埋込p型領域84が形成される。図9を参照して、第1のエピタキシャル層81a上に開口部を有する注入マスク(図示せず)を形成し、当該注入マスクを用いて第1のエピタキシャル層81aに対してアルミニウムなどの不純物がイオン注入される。これにより、第1電界緩和領域11と、第2電界緩和領域12と、第3電界緩和領域13とが形成される。第3電界緩和領域13は第1電界緩和領域11と第2電界緩和領域12とを繋ぐように設けられる。第1電界緩和領域11と、第2電界緩和領域12と、第3電界緩和領域13とは、同じ不純物濃度を有していてもよいし、異なる不純物濃度を有していてもよい。好ましくは、第1電界緩和領域11および第3電界緩和領域13の各々は、第2電界緩和領域12よりも高い不純物濃度を有する。第1電界緩和領域11と、第2電界緩和領域12と、第3電界緩和領域13とは、同時に形成されてもよいし、別々のイオン注入により形成されもよい。たとえば、第1電界緩和領域11および第3電界緩和領域13の各々は、同時に形成され、第2電界緩和領域12は、第1電界緩和領域11および第3電界緩和領域13を形成するイオン注入工程とは異なるイオン注入工程により形成されてもよい。
Next, a buried p-
次に、第2のエピタキシャル層81bが形成される。図10に示すように、埋込p型領域84が形成された後に、第1のエピタキシャル層81a上に、炭化珪素を含む第2のエピタキシャル層81bが形成される。埋込p型領域84は、第1のエピタキシャル層81aおよび第2のエピタキシャル層81bに挟まれるように形成される。第2のエピタキシャル層81bは、第1のエピタキシャル層81aの形成方法と同様の方法によって形成され得る。
Next, the
次に、ボディ領域82およびソース領域83が形成される。図11を参照して、第2のエピタキシャル層81bの上面から、たとえばアルミニウムなどの不純物がイオン注入されことにより、ボディ領域82が形成される。またボディ領域82に対して、たとえばリンなどの不純物が、ボディ領域82よりも浅い深さでイオン注入されることによりソース領域83が形成される。なおイオン注入の代わり、不純物の添加をともなうエピタキシャル成長によりボディ領域82およびソース領域83が形成されてもよい。次に、ソース領域83に対して、たとえばアルミニウムなどの不純物がイオン注入されることにより、コンタクト領域87が形成される(図12参照)。
Next,
次に、炭化珪素基板10にイオン注入された不純物を活性化するため熱処理(活性化アニール)が実施される。活性化アニールの温度は、好ましくは1500℃以上1900℃以下であり、たとえば1700℃程度である。活性化アニールの時間は、たとえば30分程度である。活性化アニールの雰囲気は、好ましくは不活性ガス雰囲気であり、たとえばAr雰囲気である。
Next, heat treatment (activation annealing) is performed to activate the impurities ion-implanted into
次に、炭化珪素基板10の第1の主面10aにトレンチTRが形成される。図13を参照して、ソース領域83およびコンタクト領域87から構成される第1の主面10a上に、開口部を有するマスク層40が形成される。マスク層40として、たとえばシリコン酸化膜などを用いることができる。開口部はトレンチTR(図1)の位置に対応して形成される。
Next, trench TR is formed in first
図14に示すように、マスク層40の開口部において、ソース領域83と、ボディ領域82と、ドリフト領域81の一部とがエッチングにより除去される。エッチングの方法としては、たとえば反応性イオンエッチング(RIE)、特に誘導結合プラズマ(ICP)RIEを用いることができる。具体的には、たとえば反応ガスとしてSF6またはSF6とO2との混合ガスを用いたICP−RIEを用いることができる。このようなエッチングにより、トレンチTR(図1)が形成されるべき領域に、第1の主面10aに対してほぼ垂直な側部と、側部と連接し、かつ第1の主面10aとほぼ平行な底部とを有する凹部TQが形成される。
As shown in FIG. 14, in the opening of the
次に、凹部TQにおいて熱エッチングが行われる。熱エッチングは、たとえば、少なくとも1種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中での加熱によって行い得る。少なくとも1種類以上のハロゲン原子は、塩素(Cl)原子およびフッ素(F)原子の少なくともいずれかを含む。この雰囲気は、たとえば、Cl2、BCL3、SF6、またはCF4である。たとえば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度を、たとえば700℃以上1000℃以下として、熱エッチングが行われる。 Next, thermal etching is performed in the recess TQ. The thermal etching can be performed, for example, by heating in an atmosphere containing a reactive gas having at least one or more types of halogen atoms. The at least one or more types of halogen atom includes at least one of a chlorine (Cl) atom and a fluorine (F) atom. This atmosphere is, for example, Cl 2 , BCL 3 , SF 6 , or CF 4 . For example, thermal etching is performed using a mixed gas of chlorine gas and oxygen gas as a reaction gas and a heat treatment temperature of, for example, 700 ° C. or more and 1000 ° C. or less.
なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素(N2)ガス、アルゴンガス、ヘリウムガスなどを用いることができる。上述のように熱処理温度を700℃以上1000℃以下とした場合、SiCのエッチング速度はたとえば約70μm/時になる。また、熱エッチングの際に、酸化珪素から作られたマスク層40は、SiCに対する選択比が極めて大きいので、SiCのエッチング中に実質的にエッチングされない。
Note that the reaction gas may contain a carrier gas in addition to the above-described chlorine gas and oxygen gas. As the carrier gas, for example, nitrogen (N 2 ) gas, argon gas, helium gas or the like can be used. As described above, when the heat treatment temperature is set to 700 ° C. or higher and 1000 ° C. or lower, the etching rate of SiC is, for example, about 70 μm / hour. Further, during the thermal etching, the
図15に示すように、上記の熱エッチングにより、炭化珪素基板10の第1の主面10aにトレンチTRが形成される。トレンチTRは、ソース領域83およびボディ領域82を貫通してドリフト領域81に至る側部SWと、ドリフト領域81上に位置する底部BTとにより形成されている。好ましくは、トレンチTRの側部SWは底部BTに対して傾斜しており、底部BTに対する側部SWの角度は、たとえば50°以上70°以下である。側部SWおよび底部BTの各々は埋込p型領域84から離れている。ソース領域83、ボディ領域82およびドリフト領域81の各々が熱エッチングされてトレンチTRの側部SWを形成する際、マスク層40は実質的にエッチングされないので、マスク層40は、第1の主面10a上からトレンチTRの側部SW上に張り出すように残される。次に、マスク層40がエッチングなど任意の方法により除去される。
As shown in FIG. 15, trench TR is formed in first
次に、ゲート絶縁膜91が形成される。ゲート絶縁膜91は、トレンチTRが形成された炭化珪素基板10を熱酸化することにより形成される。具体的には、トレンチTRが形成された炭化珪素基板10が、酸素を含む雰囲気中においてたとえば1300℃程度で加熱されることにより、ゲート絶縁膜91が形成される。図16に示すように、トレンチTRの側部SWおよび底部BTと、第1の主面10aとを覆うようにゲート絶縁膜91が形成される。
Next, a
炭化珪素基板10を熱酸化した後に、一酸化窒素(NO)ガス雰囲気中において炭化珪素基板10に対して熱処理(NOアニール)が行われてもよい。NOアニールにおいて、炭化珪素基板10が、温度1100℃以上1300℃以下の条件下で1時間程度保持される。これにより、ゲート絶縁膜91とボディ領域82との界面領域に窒素原子が導入される。その結果、界面領域における界面準位の形成が抑制されることで、チャネル移動度を向上させることができる。なお、このような窒素原子の導入が可能であれば、NOガス以外のガスが雰囲気ガスとして用いられてもよい。NOアニールの後にさらに、雰囲気ガスとしてアルゴン(Ar)を用いるArアニールが行われてもよい。Arアニールの加熱温度は、上記NOアニールの加熱温度と同じか、あるいは高く、ゲート絶縁膜91の融点よりも低いことが好ましい。この加熱温度が保持される時間は、たとえば1時間程度である。これにより、ゲート絶縁膜91とボディ領域82との界面領域における界面準位の形成がさらに抑制される。なお、雰囲気ガスとして、Arガスに代えて窒素ガスなどの他の不活性ガスが用いられてもよい。
After thermally oxidizing
次に、ゲート電極92が形成される。図17に示すように、トレンチTRの内部においてゲート絶縁膜91に接するゲート電極92が形成される。ゲート電極92は、トレンチTRの内部に配置され、ゲート絶縁膜91を介してトレンチTRの側部SWおよび底部BTの各々と対向するように形成される。ゲート電極92は、たとえばLPCVD(Low Pressure Chemical Vapor Deposition)法により形成される。
Next, the
次に、層間絶縁膜93が形成される。具体的には、ゲート電極92を覆い、かつゲート絶縁膜91と接するように層間絶縁膜93が形成される。好ましくは、層間絶縁膜93は、堆積法により形成され、より好ましくは化学気相成長法により形成される。層間絶縁膜93は、たとえば二酸化珪素を含む材料である。
Next, an
次に、ソース電極94が形成される。具体的には、層間絶縁膜93およびゲート絶縁膜91に開口部が形成されるようにエッチングが行われ、当該開口部によりソース領域83およびコンタクト領域87の各々が層間絶縁膜93から露出する。次に、炭化珪素基板10の第1の主面10aにおいてソース領域83およびコンタクト領域87の各々に接するソース電極94が形成される。ソース電極94は、たとえばTi、AlおよびSiを含む材料からなる。次に、合金化アニールが実施される。具体的には、ソース領域83およびコンタクト領域87の各々と接するソース電極94が、たとえば900℃以上1100℃以下の温度で5分程度保持される。これにより、ソース電極94の少なくとも一部が、炭化珪素基板10が含む珪素と反応してシリサイド化することで合金化する。これにより、ソース領域83とオーミック接合するソース電極94が形成される(図18参照)。
Next, the
次に、ソース電極94と電気的に接続されるソース配線95が形成される。ソース配線95は、ソース電極94および層間絶縁膜93上に形成される。次に、炭化珪素基板10の第2の主面10bと接するようにドレイン電極98が形成される。以上により、実施の形態1に係るMOSFET100(図1)が得られる。
Next, a
次に、実施の形態1に係るMOSFETの作用効果について説明する。
本実施の形態に係るMOSFET100は、ボディ領域82の直下に設けられた第1電界緩和領域11と、トレンチTRの底部BTの直下に設けられた第2電界緩和領域12とを有しており、第1電界緩和領域11および第2電界緩和領域12が第3電界緩和領域13により繋がれている。これにより、MOSFET100がオフ状態からオン状態に切り替わる際に、ボディ領域82から、第1電界緩和領域11および第3電界緩和領域13を通って、第2電界緩和領域12に対して、キャリア(ホール)が素早く供給されるので、空乏層を速やかに消失させることができる。そのため、トレンチTRの底部BTの直下に設けられた第2電界緩和領域12によりトレンチTRの底部BTの電界を緩和しつつ、オフ状態からオン状態への切換えを高速で行うことができる。結果として、高耐圧を有し、かつ高速スイッチング動作が可能なMOSFET100を提供することができる。また平面視において、第3電界緩和領域13は、第1電界緩和領域11の外周の一部および第2電界緩和領域12の外周の一部を繋ぐように形成されているため、第3電界緩和領域13が、電流経路を大幅に塞ぐことを抑制することができる。そのため、MOSFET100のオン抵抗を低減することができる。
Next, the function and effect of the MOSFET according to the first embodiment will be described.
また本実施の形態に係るMOSFET100によれば、炭化珪素基板10の第2の主面10bの法線方向に沿った方向において、ボディ領域82とトレンチTRとの側部SWの境界面82bと、炭化珪素基板10の第2の主面10bとにより挟まれた領域20であって、かつ第1電界緩和領域11および第2電界緩和領域12に挟まれた領域は、ドリフト領域81を含む。つまり、チャネル直下において第3電界緩和領域13の代わりにドリフト領域81が配置されているため、電流がドレイン電極98に対して流れやすくなる。そのため、MOSFET100のオン抵抗を低減することができる。
Further, according to
さらに本実施の形態に係るMOSFET100によれば、平面視において、第1電界緩和領域11および第2電界緩和領域12の一方は、第1電界緩和領域11および第2電界緩和領域12の他方を囲むように配置されている。これにより、空乏層を解消するために供給されたキャリアが速やかに緩和領域内で拡散することが可能となる。
Furthermore, according to
さらに本実施の形態に係るMOSFET100によれば、平面視において、第1電界緩和領域11および第2電界緩和領域12の一方は、多角形の外形に沿って形成されている。
Furthermore, according to
さらに本実施の形態に係るMOSFET100によれば、多角形は、六角形である。これにより、セルをより高密度で配置することができる。
Furthermore, according to
さらに本実施の形態に係るMOSFET100によれば、第3電界緩和領域13は、多角形の角において第1電界緩和領域11および第2電界緩和領域12の一方に接している。多角形の角の部分においては、側部SWの境界面82bに形成されるチャネル長が他の部分に比べて長く、チャネル抵抗が高くなってオン電流が流れにくい。このため、多角形の角の部分に第3電界緩和領域13を配置する場合は、他の部分に第3電界緩和領域13を配置する場合に比べオン抵抗の増加を抑制することができる。
Furthermore, according to
さらに本実施の形態に係るMOSFET100によれば、平面視において、第2電界緩和領域12は、ストライプ形状を有している。これにより、第1電界緩和領域11および第3電界緩和領域13の面積および配置に関する自由度が増し、空乏層解消速度とオン抵抗の設計が容易になる。
Furthermore, according to
さらに本実施の形態に係るMOSFET100によれば、第2電界緩和領域12は、トレンチTRの底部BTから離間して設けられている。これにより、電流がドレイン電極側に流れやすくなるため、MOSFET100のオン抵抗を低減することができる。
Furthermore, according to
さらに本実施の形態に係るMOSFET100によれば、第1電界緩和領域11と、第2電界緩和領域12と、第3電界緩和領域13とは、同じ不純物濃度を有する。これにより、第1電界緩和領域11、第2電界緩和領域12および第3電界緩和領域13を一回の工程で形成することができる。
Furthermore, according to
さらに本実施の形態に係るMOSFET100によれば、第1電界緩和領域11および第3電界緩和領域13の各々は、第2電界緩和領域12よりも高い不純物濃度を有する。これにより、オン抵抗をあまり増大させることなく、第1電界緩和領域11および第3電界緩和領域13から第2電界緩和領域に対して効果的にキャリア(ホール)を注入することできる。
Furthermore, according to
さらに本実施の形態に係るMOSFET100によれば、第1導電型はn型であり、かつ第2導電型はp型である。これにより、高いチャネル移動度を得ることができる。
Furthermore, according to
(実施の形態2)
次に、本発明の実施の形態2に係る炭化珪素半導体装置としてのMOSFETの構成について説明する。実施の形態2に係るMOSFET100は、炭化珪素基板10が埋込n型領域85、86を有している点において実施の形態1に係るMOSFET100と異なっており、その他の構成は実施の形態1に係るMOSFET100とほぼ同じである。そのため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
(Embodiment 2)
Next, the structure of MOSFET as a silicon carbide semiconductor device according to the second embodiment of the present invention will be described.
図19および図20を参照して、炭化珪素基板10は、第1電界緩和領域11と、第2電界緩和領域12とに挟まれて設けられた埋込n型領域85、86を有している。埋込n型領域85、86は、たとえば窒素などの不純物を含む第5不純物領域であり、n型(第1導電型)の導電型を有する。埋込n型領域85、86は、ドリフト領域81よりも高い不純物濃度を有する。好ましくは、埋込n型領域85、86は、ドリフト領域81の不純物濃度の1.5倍以上5倍以下の不純物濃度を有する。埋込n型領域85、86の不純物濃度は、埋込p型領域84よりも低い不純物濃度を有することが好ましい。埋込n型領域85、86の不純物濃度は、たとえば4×1016cm-3程度である。
Referring to FIGS. 19 and 20,
図20を参照して、埋込n型領域85、86は、第1電界緩和領域11、第2電界緩和領域12および第3電界緩和領域13の各々から離間していることが好ましい。平面視において、埋込n型領域85は、第1電界緩和領域11の外周の大部分を覆うように配置され、かつ第2電界緩和領域12に囲まれるように配置されている。埋込n型領域86は、平面視において、六角形の外形を有し、第2電界緩和領域12に囲まれるように配置されている。
Referring to FIG. 20, buried n-
本実施の形態によれば、炭化珪素基板10は、第1電界緩和領域11と、第2電界緩和領域12とに挟まれて設けられ、n型を有し、かつドリフト領域81よりも高い不純物濃度を有する埋込n型領域85をさらに含む。これにより、埋込p型領域84から横方向に広がる空乏層によるオン抵抗の増加を効果的に抑制することができる。
According to the present embodiment,
なお上記各実施の形態では、炭化珪素半導体装置としてMOSFETを例に挙げて説明したが、炭化珪素半導体装置は、IGBT(Insulated Gate Bipolar Transistor)であってもよい。また上記各実施の形態では、n型を第1導電型とし、かつp型を第2導電型して説明したが、p型を第1導電型とし、かつn型を第2導電型としてもよい。この場合、上記説明におけるドナーおよびアクセプタも入れ替えられる。また炭化珪素半導体装置は、必ずしも炭化珪素単結晶基板を有する必要はなく、炭化珪素単結晶基板が省略されてもよい。 In each of the above embodiments, the MOSFET is described as an example of the silicon carbide semiconductor device. However, the silicon carbide semiconductor device may be an IGBT (Insulated Gate Bipolar Transistor). In each of the above embodiments, the n-type is the first conductivity type and the p-type is the second conductivity type. However, the p-type is the first conductivity type and the n-type is the second conductivity type. Good. In this case, the donor and acceptor in the above description are also replaced. Further, the silicon carbide semiconductor device does not necessarily have to have a silicon carbide single crystal substrate, and the silicon carbide single crystal substrate may be omitted.
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
10 炭化珪素基板
10a 第1の主面
10b 第2の主面
11 第1電界緩和領域
12 第2電界緩和領域
12a 外縁
13 第3電界緩和領域
21 炭化珪素エピタキシャル層
40 マスク層
80 炭化珪素単結晶基板
81 ドリフト領域(第1不純物領域)
81a 第1のエピタキシャル層
81b 第2のエピタキシャル層
82 ボディ領域(第2不純物領域)
82a 境界部
82b 境界面(チャネル面)
83 ソース領域(第3不純物領域)
84 埋込p型領域(第4不純物領域)
85 埋込n型領域(第5不純物領域)
86 n型領域
87 コンタクト領域
91 ゲート絶縁膜
92 ゲート電極
93 層間絶縁膜
94 ソース電極
95 ソース配線
98 ドレイン電極
100 MOSFET(炭化珪素半導体装置)
BT 底部
SW 側部
TQ 凹部
TR トレンチ
DESCRIPTION OF
81a
83 Source region (third impurity region)
84 buried p-type region (fourth impurity region)
85 buried n-type region (fifth impurity region)
86 n-
BT Bottom SW Side TQ Recess TR Trench
Claims (12)
前記炭化珪素基板は、第1導電型を有する第1不純物領域と、
前記第1不純物領域上に設けられ、前記第1導電型と異なる第2導電型を有する第2不純物領域と、
前記第1不純物領域から隔てられるように前記第2不純物領域上に設けられ、前記第1の主面を構成し、かつ前記第1導電型を有する第3不純物領域と、
前記第1不純物領域によって前記第2不純物領域から隔てられ、かつ前記第2導電型を有する第4不純物領域とを含み、
前記炭化珪素基板の前記第1の主面にはトレンチが設けられており、
前記トレンチは、前記第3不純物領域および前記第2不純物領域を貫通して前記第1不純物領域に至る側部と、前記第1不純物領域に位置する底部とにより形成されており、さらに、
前記トレンチの前記底部および前記側部に接するゲート絶縁膜と、
前記トレンチの内部において前記ゲート絶縁膜に接するゲート電極とを備え、
前記第4不純物領域は、前記第2不純物領域および前記第1不純物領域の境界部と前記第2の主面との間に設けられた第1電界緩和領域と、前記トレンチの前記底部と前記第2の主面との間に設けられた第2電界緩和領域と、平面視において、前記第1電界緩和領域の外周の一部および前記第2電界緩和領域の外周の一部を繋ぐ第3電界緩和領域とを有し、
前記第4不純物領域は、前記第1不純物領域中において、前記第2の主面から離間している、炭化珪素半導体装置。 A silicon carbide substrate having a first main surface and a second main surface opposite to the first main surface;
The silicon carbide substrate includes a first impurity region having a first conductivity type;
A second impurity region provided on the first impurity region and having a second conductivity type different from the first conductivity type;
A third impurity region provided on the second impurity region so as to be separated from the first impurity region, constituting the first main surface, and having the first conductivity type;
A fourth impurity region separated from the second impurity region by the first impurity region and having the second conductivity type;
A trench is provided in the first main surface of the silicon carbide substrate,
The trench is formed by a side portion that penetrates through the third impurity region and the second impurity region to reach the first impurity region, and a bottom portion that is located in the first impurity region.
A gate insulating film in contact with the bottom and the side of the trench;
A gate electrode in contact with the gate insulating film inside the trench,
The fourth impurity region includes a first electric field relaxation region provided between the second impurity region and a boundary between the first impurity region and the second main surface, the bottom portion of the trench, and the first impurity region. A third electric field that connects a portion of the outer periphery of the first electric field relaxation region and a portion of the outer periphery of the second electric field relaxation region in plan view. possess a relaxation area,
The fourth impurity region is a silicon carbide semiconductor device, wherein the fourth impurity region is separated from the second main surface in the first impurity region .
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