JP6245087B2

JP6245087B2 - Reverse blocking IGBT and manufacturing method thereof

Info

Publication number: JP6245087B2
Application number: JP2014125000A
Authority: JP
Inventors: 鴻飛魯
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2014-06-18
Filing date: 2014-06-18
Publication date: 2017-12-13
Anticipated expiration: 2034-06-18
Also published as: JP2016004930A

Description

本発明は、順逆高耐圧および高アバランシェ耐量を有する逆阻止ＩＧＢＴとその製造方法に関する。 The present invention relates to a reverse blocking IGBT having a forward reverse high breakdown voltage and a high avalanche resistance and a method for manufacturing the reverse blocking IGBT.

パワーデバイスは、その主要な機能を担うデバイスとして電力変換装置に搭載される。そのようなパワーデバイスには、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）や金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）などが知られている。そのなかでもバイポーラ形デバイスであるＩＧＢＴは、導電度変調によって、高耐圧デバイスでも低オン電圧が得られ易く通電損失が小さいので、高電圧の電力変換回路で多用される。 The power device is mounted on the power conversion device as a device having the main function. As such a power device, an insulated gate bipolar transistor (IGBT), a metal oxide semiconductor field effect transistor (MOSFET) and the like are known. Among these, IGBTs, which are bipolar devices, are frequently used in high-voltage power conversion circuits because they can easily obtain a low on-voltage even in a high breakdown voltage device due to conductivity modulation and have a small conduction loss.

この電力変換回路の中で、最近ＡＣ−ＡＣ直接変換器が着目されている。代表的なＡＣ−ＡＣ直接変換器であるマトリクスコンバータでは、順逆方向に電流制御可能な複数の双方向スイッチングデバイスを必要とする。この双方向スイッチングデバイスとして通常のＩＧＢＴを用いる場合、ＩＧＢＴにシリーズ接続された逆方向電圧阻止用のダイオードを必要とする。しかし、図２５の逆阻止ＩＧＢＴを２つ用いた双方向スイッチングデバイスの等価回路図に示すように、逆阻止ＩＧＢＴ（ＲｅｖｅｒｓｅＢｌｏｃｋｉｎｇＩＧＢＴ）を用いることによりシリーズ接続ダイオードを省くことができる、というメリットがある。さらに、搭載した回路の小型化、軽量化、高効率化および低コスト化等に繋がるメリットも得られる。 Among these power conversion circuits, an AC-AC direct converter has recently attracted attention. A matrix converter that is a typical AC-AC direct converter requires a plurality of bidirectional switching devices capable of current control in forward and reverse directions. When a normal IGBT is used as the bidirectional switching device, a reverse voltage blocking diode connected in series with the IGBT is required. However, as shown in the equivalent circuit diagram of the bidirectional switching device using two reverse blocking IGBTs in FIG. 25, there is an advantage that the series connection diode can be omitted by using the reverse blocking IGBT (Reverse Blocking IGBT). is there. Furthermore, there are also merits that lead to a reduction in the size, weight, efficiency and cost of the mounted circuit.

そのような従来の逆阻止ＩＧＢＴの構造について、図１３、図１４を参照しながら以下説明する。図１４は図１３の破線枠内の拡大断面図である。 The structure of such a conventional reverse blocking IGBT will be described below with reference to FIGS. FIG. 14 is an enlarged cross-sectional view inside the broken line frame of FIG.

逆阻止ＩＧＢＴである半導体チップ２００はｎ型シリコン半導体基板をドリフト層１として用いる。その一方の主面を表面３００、他方の主面を裏面４００とする。ドリフト層１の表面３００側には主電流の流れる活性領域２１とこの領域を取り囲む終端領域２２とｐ型分離領域７を備える。このｐ型分離領域７は、半導体チップ２００の切断面に沿って表面３００側からドリフト層１を貫き、裏面４００側のコレクタ層１３に達する領域である。活性領域２１の表面にはエミッタ電極１０とゲートランナ８ａと図示しないゲートパッド電極などを有し、終端領域２２には高電界を緩和するフィールドリミッティングリング（ＦＬＲ）２５、フィールドプレート１１などが設けられる。裏面４００側の全面にはｐ型のコレクタ層１３を備え、その主面にコレクタ電極１４がコレクタ層１３と接するように被着される。前記活性領域２１の表面３００側には、選択的にｐ型ベース領域３と、このｐ型ベース領域３表層に設けられるｎ⁺型エミッタ領域４と、このエミッタ領域４と前記ドリフト層１表面とに挟まれるｐ型ベース領域３の表面上にゲート絶縁膜９を介して堆積されるポリシリコンゲート電極８ｂとを有する、ＭＯＳ構造が設けられる。前記ｐ型ベース領域３表層には、前記ｎ⁺型エミッタ領域４に沿面方向で隣接するｐ⁺型コンタクト領域５を有することが好ましい。エミッタ電極１０はｎ⁺型エミッタ領域４とｐ⁺型コンタクト領域５の表面を短絡するように接触する。 The semiconductor chip 200 that is a reverse blocking IGBT uses an n-type silicon semiconductor substrate as the drift layer 1. One main surface is a front surface 300 and the other main surface is a back surface 400. On the surface 300 side of the drift layer 1, an active region 21 through which a main current flows, a termination region 22 surrounding this region, and a p-type isolation region 7 are provided. The p-type isolation region 7 is a region that penetrates the drift layer 1 from the surface 300 side along the cut surface of the semiconductor chip 200 and reaches the collector layer 13 on the back surface 400 side. The surface of the active region 21 has an emitter electrode 10, a gate runner 8a, a gate pad electrode (not shown), and the like, and the termination region 22 is provided with a field limiting ring (FLR) 25 that relaxes a high electric field, a field plate 11, and the like. It is done. A p-type collector layer 13 is provided on the entire surface on the back surface 400 side, and a collector electrode 14 is deposited on the main surface so as to be in contact with the collector layer 13. On the surface 300 side of the active region 21, a p-type base region 3, an n ⁺ -type emitter region 4 provided on the surface layer of the p-type base region 3, the emitter region 4, the surface of the drift layer 1, A MOS structure having a polysilicon gate electrode 8b deposited via a gate insulating film 9 on the surface of the p-type base region 3 sandwiched between them is provided. Preferably, the surface layer of the p-type base region 3 has a p ⁺ -type contact region 5 adjacent to the n ⁺ -type emitter region 4 in the creeping direction. The emitter electrode 10 is in contact so as to short-circuit the surfaces of the n ⁺ -type emitter region 4 and the p ⁺ -type contact region 5.

ポリシリコンゲート電極８ｂとポリシリコンゲートランナ８ａとは図外で繋がり、ゲート信号を外部と入出力するための図示しないゲートパッド電極に接続される。ポリシリコンゲートランナ８ａは活性領域２１と終端領域２２の間に配置され、ポリシリコンゲート電極８ｂとゲートパッド電極間でゲート電気信号を伝達するための領域である。ポリシリコンゲートランナ８ａおよびゲートパッド電極の下の基板表層には、それぞれ、ｐ型領域６（図示せず）が設けられる。 The polysilicon gate electrode 8b and the polysilicon gate runner 8a are connected outside the figure and are connected to a gate pad electrode (not shown) for inputting / outputting a gate signal to / from the outside. The polysilicon gate runner 8a is disposed between the active region 21 and the termination region 22, and is a region for transmitting a gate electric signal between the polysilicon gate electrode 8b and the gate pad electrode. A p-type region 6 (not shown) is provided in each of the substrate surface layers under the polysilicon gate runner 8a and the gate pad electrode.

図１８に、特許文献１における、ゲートランナ直下とゲートパッド電極直下のｐ型領域６の平面パターンを示す。ここで、特許文献１は逆導通ＩＧＢＴの例であるが、前述の逆阻止ＩＧＢＴでもゲートランナ直下とゲートパッド電極直下のｐ型領域６は同様な平面配置となっている。これらのｐ型領域６は、ＭＯＳＦＥＴの高いアバランシェ降伏耐量や従来のＩＧＢＴの広い逆バイアス安全動作領域（Ｒｅｖｅｒｓｅ−ｂｉａｓｅｄＳａｆｅＯｐｅｒａｔｉｎｇＡｒｅａＲＢＳＯＡ）のために必要となる。 FIG. 18 shows a planar pattern of the p-type region 6 directly under the gate runner and directly under the gate pad electrode in Patent Document 1. Here, Patent Document 1 is an example of a reverse conducting IGBT, but the p-type region 6 immediately below the gate runner and the gate pad electrode has the same planar arrangement in the above-described reverse blocking IGBT. These p-type regions 6 are necessary for the high avalanche breakdown resistance of the MOSFET and the wide reverse-bias safe operating area (RBSOA) of the conventional IGBT.

逆導通ＩＧＢＴは、ＩＧＢＴとＦＷＤ（フリーホイーリングダイオード）とを同一半導体基板内に一体化させたデバイスであり、この場合、ｐ型領域６はダイオードのアノード領域となる。この逆導通ＩＧＢＴでは、活性領域２１の外周を囲むように配置されるｐ型の低抵抗（高不純物濃度）ｐ型領域６は、同一半導体基板に形成されるダイオードの逆回復損失を増大させてしまう欠点がある。さらにゲートパッド電極直下のｐ型領域６部分については、図１９の平面図に示すようにスリット状またはストライプ状の選択的領域にイオン注入し熱拡散させることによりゲートランナ直下のｐ型領域６部分と繋げる構造としている。図２０に、前記図１９のＡ１−Ａ２線断面図を示す。図２０には、ｐ型領域６部分の基板表面上に形成されることになる、前記図１９では省略されているゲートパッド電極５０およびアノード電極６０なども追加して示されている。図１９に示すストライプ状のｐ型領域６部分の不純物濃度は、選択的に設けられたイオン注入領域からの熱拡散により領域を広げて形成されるので、図１８に示す領域全面にイオン注入されて形成されるｐ型領域６よりもドーズ量が少なく不純物濃度も低い。その理由は、図１９のストライプ状のｐ型領域６のドーズ量および不純物濃度が図１８の従来の全面ｐ型領域６部分のドーズ量および不純物濃度より低減すると、ダイオード動作時にｐ型ベース領域５２の外周のストライプ状のｐ型領域６からなるアノードからのキャリアー注入が減少するので、ダイオードの逆回復電流が低減し、好ましいからである。符号５１はドリフト層、符号５３はｎ型バッファ層、符号５４はｐ⁺コレクタ層、符号５５はｎ⁺カソード領域、符号５６は絶縁膜をそれぞれ示す。 The reverse conducting IGBT is a device in which an IGBT and a FWD (free wheeling diode) are integrated in the same semiconductor substrate. In this case, the p-type region 6 is an anode region of the diode. In this reverse conducting IGBT, the p-type low resistance (high impurity concentration) p-type region 6 arranged so as to surround the outer periphery of the active region 21 increases the reverse recovery loss of the diode formed on the same semiconductor substrate. There is a drawback. Further, with respect to the p-type region 6 portion immediately below the gate pad electrode, as shown in the plan view of FIG. 19, the p-type region 6 portion immediately below the gate runner is ion-implanted and thermally diffused into a slit-shaped or stripe-shaped selective region. The structure is connected to FIG. 20 is a sectional view taken along line A1-A2 of FIG. FIG. 20 additionally shows a gate pad electrode 50 and an anode electrode 60 which are formed on the substrate surface in the p-type region 6 and are omitted in FIG. The impurity concentration of the striped p-type region 6 shown in FIG. 19 is formed by expanding the region by thermal diffusion from the selectively provided ion implantation region. Therefore, ions are implanted into the entire region shown in FIG. The dose amount is smaller and the impurity concentration is lower than that of the p-type region 6 formed in this manner. The reason for this is that if the dose and impurity concentration of the striped p-type region 6 in FIG. 19 are lower than the dose and impurity concentration of the conventional entire p-type region 6 portion of FIG. This is because the carrier injection from the anode formed of the striped p-type region 6 on the outer periphery of the diode is reduced, and the reverse recovery current of the diode is reduced, which is preferable. Reference numeral 51 denotes a drift layer, reference numeral 53 denotes an n-type buffer layer, reference numeral 54 denotes a p ⁺ collector layer, reference numeral 55 denotes an n ⁺ cathode region, and reference numeral 56 denotes an insulating film.

ＭＯＳＦＥＴやＩＧＢＴに関する特許文献２には、ＭＯＳＦＥＴのゲートパッド電極８０直下にある高不純物濃度のｐ型領域５ａの活性領域２１へのはみ出しを抑制する構造が開示されている。図２１とそのＢ１−Ｂ２線断面図である図２２に示すように、特許文献２では、ｐ型領域５３および高不純物濃度のｐ型領域５ａを、活性領域２１内のｐ型ベース領域４３の表面に設けられるｐ型コンタクト領域５ｂと同時に形成する構造を示している。その場合、前記ゲートパッド電極８０直下にあるｐ型領域５３および高不純物濃度のｐ型領域５ａをセルフアラインで形成するために、活性領域内のポリシリコンゲート電極８ｂと同様にポリシリコン電極８ａはゲートパッド電極直下の領域全体を覆うことなく分断されるように形成される必要がある。図２２の符号４１はｎ型ドリフト層、符号４２はｎ⁺ソース領域、符号４３はｐ型ベース領域、符号８ｂはポリシリコンゲート電極、符号９はゲート絶縁膜、符号１４はドレイン電極、符号１６はドレイン領域、符号１７は層間絶縁膜、符号２５はフィールドリミッティングリングである。 Patent Document 2 relating to a MOSFET or IGBT discloses a structure that suppresses the protrusion of the high impurity concentration p-type region 5a immediately below the gate pad electrode 80 of the MOSFET into the active region 21. As shown in FIG. 21 and FIG. 22, which is a cross-sectional view taken along line B 1 -B 2, in Patent Document 2, the p-type region 53 and the p-type region 5 a having a high impurity concentration are replaced with the p-type base region 43 in the active region 21. This shows a structure formed simultaneously with the p-type contact region 5b provided on the surface. In that case, in order to form the p-type region 53 immediately below the gate pad electrode 80 and the p-type region 5a having a high impurity concentration by self-alignment, the polysilicon electrode 8a is formed like the polysilicon gate electrode 8b in the active region. It needs to be formed so as to be divided without covering the entire region directly under the gate pad electrode. 22, reference numeral 41 denotes an n-type drift layer, reference numeral 42 denotes an n ⁺ source region, reference numeral 43 denotes a p-type base region, reference numeral 8b denotes a polysilicon gate electrode, reference numeral 9 denotes a gate insulating film, reference numeral 14 denotes a drain electrode, reference numeral 16 Is a drain region, numeral 17 is an interlayer insulating film, and numeral 25 is a field limiting ring.

特許文献３に記載の低耐圧ＭＯＳＦＥＴ（図示せず）では、その製造工程の簡略化のため、前記低抵抗（高不純物濃度）ｐ型領域５ａは形成されない。この低耐圧ＭＯＳＦＥＴについて、図２２を用いて説明する。ｐ型ベース領域４３と、この領域４３上にゲート絶縁膜９を介して堆積されるポリシリコンゲート電極８ｂとを櫛歯状に形成する構造とすることにより、ゲート信号の引出部（ゲートパッド電極）とすることができるから、前記高不純物濃度のｐ型領域５ａは形成されないのである。ここで、特許文献３では前述のように分離されたｐ型ベース領域４３がＦＬＲ２５とゲートランナ８ａ直下のｐ型領域６を兼ねることができるように、同時に形成（同じ深さに）される。 In the low breakdown voltage MOSFET (not shown) described in Patent Document 3, the low resistance (high impurity concentration) p-type region 5a is not formed in order to simplify the manufacturing process. This low breakdown voltage MOSFET will be described with reference to FIG. By adopting a structure in which the p-type base region 43 and the polysilicon gate electrode 8b deposited on the region 43 through the gate insulating film 9 are formed in a comb shape, a gate signal extraction portion (gate pad electrode) Therefore, the high impurity concentration p-type region 5a is not formed. Here, in Patent Document 3, the p-type base region 43 separated as described above is formed (at the same depth) at the same time so that it can serve as both the FLR 25 and the p-type region 6 immediately below the gate runner 8a.

特開２０１０−１８６８０５号公報JP 2010-186805 A 特開２００８−８５１８８号公報JP 2008-85188 A 特許第３３９１７１５号Japanese Patent No. 3391715

前記図１３に示す逆阻止ＩＧＢＴ２００では、その活性領域２１内のＩＧＢＴユニットセルはプレナーゲート構造で形成されている。破線枠内のゲートランナ８ａ近傍の拡大図を図１４に示す。ゲートランナ８ａの下方のｐウェル６は、終端領域２２にあるフィールドリミッティングリング２５（以降、ＦＬＲ２５と略記）と同じ不純物プロファイルを有する。つまり、同時に形成される。図１３には示されないが、ゲートパッド電極直下のｐウェル６についても前述と同様の不純物プロファイルを有する。 In the reverse blocking IGBT 200 shown in FIG. 13, the IGBT unit cell in the active region 21 is formed with a planar gate structure. An enlarged view of the vicinity of the gate runner 8a within the broken line frame is shown in FIG. The p-well 6 below the gate runner 8a has the same impurity profile as the field limiting ring 25 (hereinafter abbreviated as FLR 25) in the termination region 22. That is, they are formed simultaneously. Although not shown in FIG. 13, the p-well 6 immediately below the gate pad electrode also has the same impurity profile as described above.

しかしながら、逆阻止ＩＧＢＴの逆方向の耐圧（逆耐圧）は、単純に逆バイアスされるコレクタ接合１３ａの耐圧だけでは決まらない。図２３に示すように、表面側のｐ型ベース領域３またはｐ型領域６をエミッタ、ｎ^-型ドリフト層１をベース、ｐ型コレクタ層１３をコレクタとするｐｎｐトランジスタのオープンベース（ｏｐｅｎｂａｓｅ）の耐圧の影響を受ける。すなわち、逆阻止ＩＧＢＴの逆耐圧は、前記ｐｎｐトランジスタの増幅作用の影響を受けて、コレクタ接合１３ａの降伏耐圧より小さくなる。例えば、図１３に示す逆阻止ＩＧＢＴでは、その終端構造２２内の電界緩和構造が適切に設計される場合であっても、前記ゲートランナ８ａとゲートパッドとの各直下のｐ型領域６を有する部分が活性領域２１内のｐ型ベースを有する部分よりも逆降伏しやすく、逆耐圧を決める。その理由はゲートランナ８ａ直下のｐウェル６のドーズ量が、活性領域２１のｐ型ベース領域３のドーズ量より、１０倍以上大きく、さらにその接合が深いため、その分、ｎ^-型ドリフト層１の厚さが薄くなり、前述のように寄生ｐｎｐトランジスタの増幅率が高くなるからである。 However, the reverse breakdown voltage (reverse breakdown voltage) of the reverse blocking IGBT is not determined simply by the breakdown voltage of the reverse-biased collector junction 13a. As shown in FIG. 23, an open base of a pnp transistor having the p-type base region 3 or p-type region 6 on the surface side as an emitter, the n ⁻ -type drift layer 1 as a base, and the p-type collector layer 13 as a collector. Influenced by the withstand pressure. That is, the reverse breakdown voltage of the reverse blocking IGBT is smaller than the breakdown breakdown voltage of the collector junction 13a due to the influence of the amplification action of the pnp transistor. For example, the reverse blocking IGBT shown in FIG. 13 has the p-type region 6 immediately below each of the gate runner 8a and the gate pad even when the electric field relaxation structure in the termination structure 22 is appropriately designed. The portion is more easily reverse breakdown than the portion having the p-type base in the active region 21, and determines the reverse breakdown voltage. The reason is the dose of the p-well 6 immediately below the gate runner 8a is than the dose of the p-type base region 3 in the active region 21, 10 times or more greater, since further the junction is deep, correspondingly, n ^- -type drift layer This is because the thickness of 1 is reduced and the amplification factor of the parasitic pnp transistor is increased as described above.

一般的な逆阻止ＩＧＢＴでは、ゲートランナ８ａとゲートパッド直下のｐウェル６の合計面積は活性領域２１の面積より狭いため、逆方向電圧印加時のエネルギーがその狭い領域に集中する場合、アバランシェ耐量と逆回複耐量が小さくなるという問題がある。 In a general reverse blocking IGBT, the total area of the gate runner 8a and the p-well 6 immediately below the gate pad is narrower than the area of the active region 21, so that when the energy at the time of reverse voltage application is concentrated in the narrow region, the avalanche resistance There is a problem that the reverse double resistance is reduced.

本発明は以上のことを鑑みてなされたものであり、従来の逆阻止ＩＧＢＴより高い逆耐圧と高いアバランシェ耐量および逆回復耐量が得られる逆阻止ＩＧＢＴおよびその製造方法を提供することを目的とする。 The present invention has been made in view of the above, and an object of the present invention is to provide a reverse blocking IGBT capable of obtaining a higher reverse breakdown voltage and higher avalanche resistance and reverse recovery resistance than a conventional reverse blocking IGBT and a manufacturing method thereof. .

本発明は前記目的を達成するために、ドリフト層となる第一導電型半導体基板の一面側に、第二導電型ベース領域、該第二導電型ベース領域の表層に選択的に設けられる第一導電型エミッタ領域、該エミッタ領域と前記ドリフト層の表面に挟まれる前記第二導電型ベース領域表面上にゲート酸化膜を介して接触するゲート電極からなるＭＯＳゲート構造を主領域とする活性領域と、該活性領域の外周を取り囲むフィールドリミッティングリングを含む電界緩和構造を有する終端領域と、他面側に第二導電型コレクタ層と、前記終端領域の外周にあって前記一面側から前記ドリフト層を貫き第二導電型コレクタ層に接する第二導電型分離領域と、前記一面側の前記活性領域と前記終端領域の間に第二導電型ウェルと、を備え、該第二導電型ウェルの前記一面側表面からの深さおよび不純物量が、第二導電型ベース領域の深さおよび不純物量以上であり、かつ前記フィールドリミッティングリングの深さおよび不純物量未満である逆阻止型ＩＧＢＴとする。 In order to achieve the above object, the present invention provides a second conductivity type base region and a first layer selectively provided on the surface layer of the second conductivity type base region on one surface side of the first conductivity type semiconductor substrate serving as a drift layer. A conductive type emitter region, an active region mainly comprising a MOS gate structure comprising a gate electrode in contact with a surface of the second conductive type base region sandwiched between the emitter region and the surface of the drift layer via a gate oxide film; A termination region having an electric field relaxation structure including a field limiting ring surrounding the outer periphery of the active region, a second conductivity type collector layer on the other surface side, and the drift layer from the one surface side on the outer periphery of the termination region A second conductivity type isolation region that is in contact with the second conductivity type collector layer, and a second conductivity type well between the active region and the termination region on the one surface side. A reverse blocking IGBT in which the depth and the amount of impurities from the surface of the one surface are equal to or greater than the depth and the amount of impurities of the second conductivity type base region and less than the depth and the amount of impurities of the field limiting ring; To do.

また、本発明は、ドリフト層となる第一導電型半導体基板の一面側に、第二導電型ベース領域、該第二導電型ベース領域を貫きドリフト領域に達するトレンチ、該トレンチ内部にゲート酸化膜を介して接触するゲート電極、前記ベース領域の表面に選択的に形成され、前記トレンチゲート酸化膜と接する第１導電型エミッタ領域からなるＭＯＳゲート構造を主領域とする活性領域と、該活性領域の外周を取り囲むフィールドリミッティングリングを含む電界緩和構造を有する終端領域と、他面側に第二導電型コレクタ層と、前記終端領域の外周にあって前記一面側から前記ドリフト層を貫き第二導電型コレクタ層に接する第二導電型分離領域と、前記一面側の前記活性領域と前記終端領域の間に第二導電型ウェルと、を備え、該第二導電型ウェルの前記一面側表面からの深さおよび不純物量が、第二導電型ベース領域の深さおよび不純物量以上であり、かつ前記フィールドリミッティングリングの深さおよび不純物量未満である逆阻止型ＩＧＢＴとする。 Further, the present invention provides a second conductivity type base region on one surface side of the first conductivity type semiconductor substrate serving as a drift layer, a trench reaching the drift region through the second conductivity type base region, and a gate oxide film in the trench An active region having a MOS gate structure as a main region selectively formed on the surface of the base region and having a first conductivity type emitter region in contact with the trench gate oxide film, and the active region A termination region having an electric field relaxation structure including a field limiting ring that surrounds the outer periphery of the second region, a second conductivity type collector layer on the other surface side, and a second outer periphery of the termination region that penetrates the drift layer from the one surface side. A second conductivity type isolation region in contact with the conductivity type collector layer; and a second conductivity type well between the active region and the termination region on the one surface side. The reverse blocking IGBT in which the depth and the amount of impurities from the surface on the one surface side are equal to or greater than the depth and the amount of impurities of the second conductivity type base region and less than the depth and the amount of impurities of the field limiting ring And

前記第二導電型ウェルが前記フィールドリミッティングリングの不純物量の１／１０以下であることが好ましい。 The second conductivity type well is preferably 1/10 or less of the impurity amount of the field limiting ring.

前記第二導電型ウェルの表面上に酸化膜を介してゲートランナを有することも好ましい。 It is also preferable to have a gate runner on the surface of the second conductivity type well via an oxide film.

前記ゲートランナがポリシリコン層であることが望ましい。 The gate runner is preferably a polysilicon layer.

前記ポリシリコン層がドープドポリシリコン層であることもより望ましい。 More preferably, the polysilicon layer is a doped polysilicon layer.

前記第二導電型ウェル内に複数のイオン注入領域を均等配置し、イオン注入後の熱拡散により該複数のイオン注入領域が相互に重なって前記第二導電型ウェルを形成する逆阻止ＩＧＢＴの製造方法とすることが望ましい。 Manufacturing of reverse blocking IGBT in which a plurality of ion implantation regions are evenly arranged in the second conductivity type well, and the plurality of ion implantation regions are overlapped with each other by thermal diffusion after ion implantation. A method is desirable.

前記イオン注入が前記フィールドリミッティングリングを形成するためのイオン注入と同時に行われる逆阻止ＩＧＢＴの製造方法とすることがより好適である。 It is more preferable to use a reverse blocking IGBT manufacturing method in which the ion implantation is performed simultaneously with ion implantation for forming the field limiting ring.

本発明の要点は、活性領域と終端領域を連結する、ゲートランナ直下およびゲートパッド直下のｐウェルのドーズ量を終端領域のＦＲＬのドーズ量の１／１０以下、活性領域内のＩＧＢＴのユニットセルのｐ型ベース領域のドーズ量と同等以上にし、またその深さをＦＬＲ以下、ｐ型ベース領域以上の逆阻止ＩＧＢＴとすることである。 The gist of the present invention is that the dose amount of the p-well just below the gate runner and the gate pad connecting the active region and the termination region is 1/10 or less of the dose amount of the FRL in the termination region, and the IGBT unit cell in the active region In other words, the dose is equal to or greater than the dose of the p-type base region, and the depth thereof is FLR or less and the reverse blocking IGBT is greater than the p-type base region.

本発明によれば、従来の逆阻止ＩＧＢＴより高い逆耐圧と高いアバランシェ耐量および逆回復耐量が得られる逆阻止ＩＧＢＴおよびその製造方法を提供することができる。 According to the present invention, it is possible to provide a reverse blocking IGBT and a method for manufacturing the same that can provide a higher reverse breakdown voltage and higher avalanche resistance and reverse recovery resistance than conventional reverse blocking IGBTs.

本発明の実施例１にかかる逆阻止ＩＧＢＴの周辺部の断面図である。It is sectional drawing of the periphery part of the reverse blocking IGBT concerning Example 1 of this invention. 図１の破線枠で示すゲートランナ部近傍の拡大断面図である。It is an expanded sectional view of the gate runner part vicinity shown with the broken-line frame of FIG. 図１の逆阻止ＩＧＢＴのゲートランナ部直下のｐウェルのドーズ量をパラメータとした、逆方向耐圧とドリフト層厚さの関係図である。FIG. 2 is a relationship diagram between a reverse breakdown voltage and a drift layer thickness using a dose amount of a p-well immediately below the gate runner portion of the reverse blocking IGBT of FIG. 1 as a parameter. 図１に示す実施例１にかかる逆阻止ＩＧＢＴのｐウェル領域を形成する場合のマスクレイアウトを示す平面図である。FIG. 3 is a plan view showing a mask layout when forming a p-well region of the reverse blocking IGBT according to the first embodiment shown in FIG. 1; 図１に示す実施例１にかかる逆阻止ＩＧＢＴの熱拡散後における図４のＣ１−Ｃ２線断面図である。FIG. 5 is a cross-sectional view taken along line C1-C2 of FIG. 4 after the thermal diffusion of the reverse blocking IGBT according to the first embodiment illustrated in FIG. 本発明の実施例２にかかる逆阻止ＩＧＢＴのｐウェル領域１８の製造プロセスを示す断面図である（その１）。It is sectional drawing which shows the manufacturing process of the p well area | region 18 of reverse blocking IGBT concerning Example 2 of this invention (the 1). 本発明の実施例２にかかる逆阻止ＩＧＢＴのｐウェル領域１８の製造プロセスを示す断面図である（その２）。It is sectional drawing which shows the manufacturing process of the p well area | region 18 of reverse blocking IGBT concerning Example 2 of this invention (the 2). 本発明の実施例２にかかる逆阻止ＩＧＢＴのｐウェル領域１８の製造プロセスを示す断面図である（その３）。It is sectional drawing which shows the manufacturing process of the p well area | region 18 of reverse blocking IGBT concerning Example 2 of this invention (the 3). 本発明の実施例３にかかる逆阻止ＩＧＢＴのｐウェル領域１８の製造プロセスを示す断面図である（その１）。It is sectional drawing which shows the manufacturing process of the p well area | region 18 of reverse blocking IGBT concerning Example 3 of this invention (the 1). 本発明の実施例３にかかる逆阻止ＩＧＢＴのｐウェル領域１８の製造プロセスを示す断面図である（その２）。It is sectional drawing which shows the manufacturing process of the p well area | region 18 of reverse blocking IGBT concerning Example 3 of this invention (the 2). 本発明の実施例３にかかる逆阻止ＩＧＢＴのｐウェル領域１８の製造プロセスを示す断面図である（その３）。It is sectional drawing which shows the manufacturing process of the p well area | region 18 of reverse blocking IGBT concerning Example 3 of this invention (the 3). 本発明の実施例３にかかる逆阻止ＩＧＢＴのｐウェル領域１８の製造プロセスを示す断面図である（その４）。It is sectional drawing which shows the manufacturing process of the p well area | region 18 of reverse blocking IGBT concerning Example 3 of this invention (the 4). 従来の逆阻止ＩＧＢＴの周辺部の断面図である。It is sectional drawing of the periphery part of the conventional reverse blocking IGBT. 図１３の破線枠で示すゲートランナ部近傍の拡大断面図である。It is an expanded sectional view of the gate runner part vicinity shown with the broken-line frame of FIG. 従来の逆阻止ＩＧＢＴの製造方法を説明するために製造工程順に示す半導体基板の断面図である（その１）。It is sectional drawing of the semiconductor substrate shown in order of a manufacturing process in order to demonstrate the manufacturing method of the conventional reverse block IGBT (the 1). 従来の逆阻止ＩＧＢＴの製造方法を説明するために製造工程順に示す半導体基板の断面図である（その２）。It is sectional drawing of the semiconductor substrate shown in order of a manufacturing process in order to demonstrate the manufacturing method of the conventional reverse block IGBT (the 2). 従来の逆阻止ＩＧＢＴの製造方法を説明するために製造工程順に示す半導体基板の断面図である（その３）。It is sectional drawing of the semiconductor substrate shown in order of a manufacturing process in order to demonstrate the manufacturing method of the conventional reverse block IGBT (the 3). 特許文献１に記載の逆導通ＩＧＢＴのゲートランナ直下のｐ型領域およびゲートパッド直下のｐ型領域のパターンを示す平面図である。10 is a plan view showing a pattern of a p-type region immediately below a gate runner and a p-type region immediately below a gate pad of a reverse conducting IGBT described in Patent Document 1. FIG. 特許文献１に記載の逆導通ＩＧＢＴのゲートランナ直下のｐ型領域およびゲートパッド直下のｐ型領域の改良パターンを示す平面図である。10 is a plan view showing an improved pattern of a p-type region directly under a gate runner and a p-type region directly under a gate pad of a reverse conducting IGBT described in Patent Document 1. FIG. 図１９のＡ１−Ａ２線断面図である。It is A1-A2 sectional view taken on the line of FIG. 特許文献２に記載の逆阻止ＩＧＢＴのエミッタ電極とゲートパッド電極の平面パターンを示す平面図である。10 is a plan view showing a planar pattern of an emitter electrode and a gate pad electrode of a reverse blocking IGBT described in Patent Document 2. FIG. 図２１のＢ１−Ｂ２線断面図である。It is B1-B2 sectional view taken on the line of FIG. 逆阻止ＩＧＢＴの逆耐圧の説明図である。It is explanatory drawing of the reverse pressure | voltage resistance of reverse blocking IGBT. トレンチゲート構造の逆阻止ＩＧＢＴのゲートランナ部近傍の拡大断面図である。It is an expanded sectional view of the gate runner part vicinity of reverse blocking IGBT of a trench gate structure. 逆阻止ＩＧＢＴを２つ用いた双方向スイッチングデバイスの等価回路図である。It is an equivalent circuit diagram of a bidirectional switching device using two reverse blocking IGBTs.

以下、本発明の逆阻止ＩＧＢＴとその製造方法にかかる実施形態について、図面を参照して詳細に説明する。なお、以下の実施形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明をできるだけ省略する。また、以下の説明に用いられる添付図面は、見易くまたは理解し易くするために正確なスケール、寸法比で描かれていない。また、本発明はその要旨を超えない限り、以下に説明する実施形態の記載に限定されるものではない。 Hereinafter, embodiments of the reverse blocking IGBT of the present invention and the manufacturing method thereof will be described in detail with reference to the drawings. Note that, in the following description of the embodiments and the accompanying drawings, the same reference numerals are given to the same components, and overlapping descriptions are omitted as much as possible. In addition, the accompanying drawings used in the following description are not drawn with an accurate scale and dimensional ratio for easy understanding and understanding. Moreover, this invention is not limited to description of embodiment described below, unless the summary is exceeded.

本発明の逆阻止ＩＧＢＴからなる半導体チップ１００は、図１の要部断面図に示すように、ｎ型シリコン半導体基板からなるドリフト層１を中心に、エミッタ側の表面３０とコレクタ側の裏面４０を有する。表面３０側は主電流の流れる活性領域２１とこの領域を取り囲む終端領域２２とｐ型分離領域７とを備える。活性領域２１の表面にはエミッタ電極１０とゲートパッド電極（図示せず）が被覆され、終端領域２２には高電界を緩和するＦＬＲ２５、フィールドプレート１１などが設けられる。ｐ型分離領域７は表面３０側から半導体チップ１００の切断面に沿って、ドリフト層１を貫き、裏面４０側のコレクタ層１３に達する領域である。裏面４０側には全面にｐ型のコレクタ層１３を備えコレクタ電極１４が接する。 A semiconductor chip 100 made of a reverse blocking IGBT according to the present invention has a emitter-side surface 30 and a collector-side back surface 40 with a drift layer 1 made of an n-type silicon semiconductor substrate as the center, as shown in the cross-sectional view of the main part of FIG. Have The surface 30 side includes an active region 21 through which a main current flows, a termination region 22 surrounding this region, and a p-type isolation region 7. The surface of the active region 21 is covered with an emitter electrode 10 and a gate pad electrode (not shown), and the termination region 22 is provided with an FLR 25 that relaxes a high electric field, a field plate 11 and the like. The p-type isolation region 7 is a region that penetrates the drift layer 1 and reaches the collector layer 13 on the back surface 40 side along the cut surface of the semiconductor chip 100 from the front surface 30 side. A p-type collector layer 13 is provided on the entire back surface 40 side, and a collector electrode 14 is in contact therewith.

前記ＦＬＲ２５と活性領域２１の間に本発明で特徴とするｐウェル１８（ｐ型領域）が設けられる。本発明の逆阻止ＩＧＢＴはこのｐウェル１８の拡散プロファイルに後述する特徴を有するように形成されている。また、前記活性領域２１の表面３０側には、選択的にｐ型ベース領域３と、この領域３表層内に設けられるｎ⁺型エミッタ領域４と、このエミッタ領域４と前記ドリフト層１の表面とに挟まれるｐ型ベース領域３の表面上にゲート絶縁膜９を介して堆積されるポリシリコンゲート電極８ｂと、からなるＭＯＳ構造が設けられる。前記ｐ型ベース領域３表面には、前記ｎ⁺型エミッタ領域４に沿面方向で隣接するｐ⁺型コンタクト領域５を有することが好ましい。エミッタ電極１０がｎ⁺型エミッタ領域４とｐ⁺型コンタクト領域５の表面を短絡するように共通に接触し、さらに前記ポリシリコンゲート電極８ｂ上を層間絶縁膜１７を介して覆っている。活性領域２１の最外周のｐ型ベース領域３はｐウェル１８と一部で重なっている。ｐウェル１８の上に酸化膜を介してゲート電極配線となるゲートランナ８ａとこのゲートランナ８ａに図外で繋がるゲート電極８ｂとが同時にポリシリコンにより形成される。前記ｐウェル１８はｐ型ベース領域３と同等またはそれ以上の深さを有し、前記ＦＬＲ２５より浅く、不純物量が従来のｐウェル（ｐ型領域６）より低減されていることが本発明の逆阻止ＩＧＢＴの特徴である。 A p-well 18 (p-type region), which is a feature of the present invention, is provided between the FLR 25 and the active region 21. The reverse blocking IGBT of the present invention is formed so that the diffusion profile of the p-well 18 has the characteristics described later. Further, on the surface 30 side of the active region 21, a p-type base region 3, an n ⁺ -type emitter region 4 provided in the surface layer of the region 3 and the surfaces of the emitter region 4 and the drift layer 1 are selectively provided. A MOS structure comprising a polysilicon gate electrode 8b deposited via a gate insulating film 9 is provided on the surface of the p-type base region 3 sandwiched between the two. It is preferable that the surface of the p-type base region 3 has a p ⁺ -type contact region 5 adjacent to the n ⁺ -type emitter region 4 in the creeping direction. An emitter electrode 10 is in common contact so as to short-circuit the surfaces of the n ⁺ -type emitter region 4 and the p ⁺ -type contact region 5, and further covers the polysilicon gate electrode 8 b via an interlayer insulating film 17. The p-type base region 3 at the outermost periphery of the active region 21 partially overlaps with the p-well 18. A gate runner 8a serving as a gate electrode wiring via an oxide film and a gate electrode 8b connected to the gate runner 8a outside the figure are simultaneously formed on the p-well 18 by polysilicon. The p-well 18 has a depth equal to or greater than that of the p-type base region 3, is shallower than the FLR 25, and has an impurity amount reduced from that of the conventional p-well (p-type region 6). This is a feature of reverse blocking IGBT.

ｐウェル１８のドーズ量はｐ型ベース領域３と同等またはそれ以上であって、前記ＦＬＲ２５のドーズ量の１／１０以下である。このように前記ＦＬＲ２５のドーズ量の１／１０以下とするために、前記Ｐウェル１８を形成するためのイオン注入領域を従来のｐウェル（ｐ型領域６）のイオン注入領域の１／１０以下の面積となるように選択された領域とする。ただし、選択的イオン注入領域を熱処理して熱拡散により連続的となったｐウェル領域１８が従来のｐウェル（ｐ型領域６）と同等の平面面積となるように、前述の１／１０以下の面積のイオン注入領域を均等に分散配置することが本発明の逆阻止ＩＧＢＴの製造方法の特徴である。ちなみに、イオン注入領域を均等に分散配置することは、前述の特許文献１にも記載されているが、ゲートパッド電極下のＰ型領域のみである。本発明の逆阻止ＩＧＢＴでは、逆耐圧を低下させないために、前記特許文献１とは異なり、ゲートパッド電極下およびゲートランナ下のＰ型領域の両方で、イオン注入領域を均等に分散配置して、この領域のドーズ量を従来のようにＰ型領域より少なくし不純物濃度を低減し、深さを浅くしたプロファイルとする。 The dose amount of the p well 18 is equal to or more than that of the p-type base region 3 and is 1/10 or less of the dose amount of the FLR 25. Thus, in order to make the dose amount of the FLR 25 1/10 or less, the ion implantation region for forming the P well 18 is 1/10 or less of the ion implantation region of the conventional p well (p-type region 6). It is assumed that the area is selected so as to have an area of. However, the above-mentioned 1/10 or less so that the p-well region 18 which is made continuous by thermal diffusion by heat-treating the selective ion implantation region has the same planar area as the conventional p-well (p-type region 6). It is a feature of the manufacturing method of the reverse blocking IGBT of the present invention that the ion-implanted regions having the same area are uniformly distributed. Incidentally, evenly distributing and arranging the ion implantation regions is described in Patent Document 1 described above, but only the P-type region under the gate pad electrode. In the reverse blocking IGBT of the present invention, in order not to reduce the reverse breakdown voltage, unlike the above-mentioned Patent Document 1, ion implantation regions are distributed evenly in both the P-type region under the gate pad electrode and under the gate runner. The dose amount in this region is made smaller than that in the conventional P-type region, the impurity concentration is reduced, and the depth is made shallower.

図２に、本発明にかかる逆阻止ＩＧＢＴ（図１）の破線枠内にあるゲートランナ近傍の拡大断面図を示す。図２の活性領域２1内のユニットセルはプレナーゲート構造で示されているが、図２４に示すようなトレンチゲート構造とすることもできる。 FIG. 2 is an enlarged cross-sectional view of the vicinity of the gate runner in the broken line frame of the reverse blocking IGBT according to the present invention (FIG. 1). Although the unit cell in the active region 21 in FIG. 2 is shown as a planar gate structure, it may be a trench gate structure as shown in FIG.

本願発明の逆阻止ＩＧＢＴ（図１）とそのゲートランナ近傍の拡大断面図である図２について、ｐウェル１８（ｐ型領域６）のドーズ量をパラメータとして、室温逆耐圧とドリフト層の厚さの関係を調べた結果を図３に示す。ドリフト層１の不純物濃度ｎはｎ＝１．２２×１０¹⁴ｃｍ^-3である。キャリアーライフタイム（τ）は電子線照射などで空間的に均一に調整し、電子のライフタイムは０．３５μｓとし、ホールのライフタイムはその１／３とする。ｐウェル１８の幅を４８μｍとし、ｐウェル１８と連結するハーフセルの幅は１２．５μｍとする。ｐ型ベース領域３のドーズ量を２．５×１０¹³ｃｍ^-2、ＦＬＲ２５（図１４のｐ型領域６）のドーズ量を２．５×１０¹⁵ｃｍ^-2とする。 The reverse blocking IGBT of the present invention (FIG. 1) and FIG. 2 which is an enlarged cross-sectional view in the vicinity of the gate runner, the room temperature reverse breakdown voltage and the thickness of the drift layer using the dose amount of the p well 18 (p type region 6) as parameters. The result of examining the relationship is shown in FIG. The impurity concentration n of the drift layer 1 is n = 1.22 × 10 ¹⁴ cm ⁻³ . The carrier lifetime (τ) is adjusted spatially and uniformly by electron beam irradiation, the electron lifetime is 0.35 μs, and the hole lifetime is 1/3 thereof. The width of the p well 18 is 48 μm, and the width of the half cell connected to the p well 18 is 12.5 μm. The dose amount of the p-type base region 3 is 2.5 × 10 ¹³ cm ⁻² , and the dose amount of the FLR 25 (p-type region 6 in FIG. 14) is 2.5 × 10 ¹⁵ cm ⁻² .

図３には、ｐウェル１８のドーズ量が、ｐ型ベース領域３と同等（すなわち２．５×１０¹³ｃｍ^-2）である場合と、ＦＬＲ２５（図１４のｐ型領域６）のドーズ量（２．５×１０¹⁵ｃｍ^-2）の１％と、１０％と、１００％の場合の４つをパラメータとする場合の室温逆耐圧とドリフト層１厚さの関係図を示す。図３からｐウェル１８のドーズ量がＦＬＲ２５のドーズ量と同じ１００％の場合（図１４のｐ型領域６の場合）、絶対値で前記ゲートランナ部やゲートパッド部の逆耐圧は活性領域の逆耐圧（ｐウェル１８のドーズ量がｐ型ベース領域３と同等の場合の逆耐圧）より約５０Ｖ低くなっていることがわかる。その場合、逆耐圧は耐圧の低い前記ゲートパッド部やゲートランナ部で決まることになる。一般的に、これらの高電界強度部（ゲートパッド部やゲートランナ部）の面積は活性領域の面積より格段に小さい。このため、高電界による電界集中が狭い面積に局部的に生じ易くなる結果、素子の逆耐圧が低くなるほか、逆方向のアバランシェエネルギーや逆阻止ＩＧＢＴのダイオードモードでの逆回復エネルギーが局在する（集中する）ことで全体の耐量が弱くなる。 3 shows a case where the dose of the p-well 18 is equivalent to that of the p-type base region 3 (that is, 2.5 × 10 ¹³ cm ⁻² ), and a dose of FLR 25 (p-type region 6 in FIG. 14). The relationship diagram of room temperature reverse withstand voltage and drift layer 1 thickness in the case where four parameters of 1% (2.5 × 10 ¹⁵ cm ⁻² ), 10%, and 100% are used is shown. From FIG. 3, when the dose amount of the p-well 18 is 100% which is the same as the dose amount of the FLR 25 (in the case of the p-type region 6 in FIG. 14), the reverse breakdown voltage of the gate runner portion and the gate pad portion is It can be seen that the reverse breakdown voltage (reverse breakdown voltage when the dose of the p-well 18 is equivalent to that of the p-type base region 3) is about 50V lower. In that case, the reverse withstand voltage is determined by the gate pad part or the gate runner part having a low withstand voltage. Generally, the area of these high electric field strength portions (gate pad portion and gate runner portion) is much smaller than the area of the active region. For this reason, electric field concentration due to a high electric field is likely to occur locally in a narrow area. As a result, the reverse breakdown voltage of the element is lowered, and reverse avalanche energy and reverse recovery energy in the diode mode of the reverse blocking IGBT are localized. (Concentrate) weakens the overall tolerance.

本発明の逆阻止ＩＧＢＴのｐウェル１８では、ｐウェル１８の形成のためのイオン注入領域面積を小さくすることにより、そのドーズ量（総不純物量）を、従来のｐウェル（ｐ型領域６）のドーズ量より低減させたので、前記図２３で説明したように逆耐圧を決めるバイポーラ―トランジスタの増幅係数が小さくなり、その結果、逆耐圧が向上する。たとえば、ｐウェル１８のドーズ量（総不純物量）をＦＬＲ２５の１／１０以下にすれば、図３から前記ゲートランナ・ゲートパッド直下のｐウェル接合と活性領域のｐ型ベース領域接合とにおける逆耐圧の差を４０Ｖ程度以下に抑制することができる。その結果、逆方向降伏がゲートランナやゲートパッド直下で先に発生しても、温度上昇などでそれら部分の耐圧が向上し、やがて活性領域全体で降伏するようになる。従って、逆方向のアバランシェ耐量やダイオードモードでの逆回復耐量も向上できる。 In the p-well 18 of the reverse blocking IGBT of the present invention, by reducing the area of the ion implantation region for forming the p-well 18, the dose amount (total impurity amount) is reduced to the conventional p-well (p-type region 6). Therefore, as described with reference to FIG. 23, the amplification factor of the bipolar transistor that determines the reverse breakdown voltage is reduced, and as a result, the reverse breakdown voltage is improved. For example, if the dose amount (total impurity amount) of the p-well 18 is set to 1/10 or less of the FLR 25, the reverse of the p-well junction immediately below the gate runner / gate pad and the p-type base region junction of the active region from FIG. The difference in breakdown voltage can be suppressed to about 40 V or less. As a result, even if a reverse breakdown occurs immediately under the gate runner or gate pad, the breakdown voltage of those portions is improved due to a temperature rise or the like, and eventually the entire active region is broken. Therefore, the reverse avalanche resistance and the reverse recovery resistance in the diode mode can be improved.

前記図２に示すｐウェル１８は前記図１４に示す従来のｐウェル（ｐ型領域６）と同様の製造工程において、イオン注入パターンの面積を小さくするように変えてドーズ量（総不純物量）を低減することにより形成することができる。 The p-well 18 shown in FIG. 2 has a dose (total amount of impurities) in the same manufacturing process as the conventional p-well (p-type region 6) shown in FIG. It can form by reducing.

まずＦＬＲ２５の形成までの製造工程は、従来の逆阻止ＩＧＢＴ（図１３）のＦＬＲ２５の形成と同様の製造工程であるので、図１３を参照して以下説明する。 First, the manufacturing process up to the formation of FLR 25 is the same as the manufacturing process of FLR 25 of the conventional reverse blocking IGBT (FIG. 13), and will be described below with reference to FIG.

抵抗率が２８〜３５Ωｃｍのｎ型ＦＺ−Ｓｉウェハの表面に熱酸化で酸化膜を形成する。フォトリソグラフィ工程を経て、酸化膜をパターンエッチングにより分離領域用開口部を形成する。その後、フォトレジストを除去し、ウェハを洗浄する。前記分離領域用開口部に薄いスクリーン酸化膜を熱酸化により形成する。酸化膜をマスクとして、前記分離領域用開口部に５×１０¹⁵ｃｍ^-2のボロンイオンを４５ＫｅＶのイオン注入エネルギーで注入する。酸化膜の厚さは開口部以外へのボロンイオンのＳｉウェハへの注入がマスクされる厚さとする必要がある。イオン注入されたボロンイオンに対して、従来と同様の熱拡散工程を加え、ｐ型分離領域７を形成する。熱拡散の雰囲気は酸素を含むＡｒまたＮ₂とする。拡散の温度は１２５０〜１３５０℃とする。拡散時間は設計耐圧に必要なウェハ厚さ、すなわち、ｐ型分離領域７の最終深さに依存する。耐圧７００Ｖクラス素子の場合は１４０時間程度が必要となる。その時、ｐ型分離領域７の深さは１２０μｍ以上となる。その後、マスクとして用いたウェハ面の酸化膜およびスクリーン酸化膜を除去する。 An oxide film is formed by thermal oxidation on the surface of an n-type FZ-Si wafer having a resistivity of 28 to 35 Ωcm. An isolation region opening is formed by pattern etching of the oxide film through a photolithography process. Thereafter, the photoresist is removed and the wafer is washed. A thin screen oxide film is formed in the isolation region opening by thermal oxidation. Using the oxide film as a mask, boron ions of 5 × 10 ¹⁵ cm ⁻² are implanted into the isolation region opening with an ion implantation energy of 45 KeV. The thickness of the oxide film needs to be a thickness that masks implantation of boron ions other than the opening into the Si wafer. A p-type isolation region 7 is formed by adding a thermal diffusion process similar to the conventional one to the boron ions implanted. The atmosphere for thermal diffusion is Ar or N ₂ containing oxygen. The diffusion temperature is 1250 to 1350 ° C. The diffusion time depends on the wafer thickness necessary for the design breakdown voltage, that is, the final depth of the p-type isolation region 7. In the case of a withstand voltage 700V class element, about 140 hours are required. At that time, the depth of the p-type isolation region 7 is 120 μm or more. Thereafter, the oxide film and screen oxide film on the wafer surface used as a mask are removed.

図１５に示すように、従来の逆阻止ＩＧＢＴの製造工程では、熱酸化により再度厚さ約０．８μｍの初期熱酸化膜１９をウェハの表面に形成し、フォトリソグラフィ工程で初期酸化膜１９をパターニングし、ＦＬＲ２５用開口部２０ａ、ｐウェル（ｐ型領域６）形成用開口部２０ｂを形成する。フォトレジストマスク２０を除去した後、スクリーン酸化膜を約３０〜８０ｎｍの厚さで熱酸化により形成する。図１６に示すように、ウェハ全面にボロンイオンを注入する。注入エネルギーが３０〜６０ＫｅＶ、ドーズ量が１〜２．５×１０¹⁵ｃｍ^-2とする。 As shown in FIG. 15, in the conventional reverse blocking IGBT manufacturing process, an initial thermal oxide film 19 having a thickness of about 0.8 μm is formed again on the wafer surface by thermal oxidation, and the initial oxide film 19 is formed by a photolithography process. Patterning is performed to form an opening 20a for FLR 25 and an opening 20b for forming a p-well (p-type region 6). After removing the photoresist mask 20, a screen oxide film is formed by thermal oxidation with a thickness of about 30 to 80 nm. As shown in FIG. 16, boron ions are implanted into the entire surface of the wafer. The implantation energy is 30 to 60 KeV, and the dose is 1 to 2.5 × 10 ¹⁵ cm ⁻² .

図１７に示すように、温度を１０５０〜１１５０℃で、熱拡散時間を２００〜２５０分とし、不活性雰囲気においてドライブインして、接合深さ８〜９μｍのＦＬＲ２５およびｐウェル（ｐ型領域６）を形成した。 As shown in FIG. 17, the temperature is 1050 to 1150 ° C., the thermal diffusion time is 200 to 250 minutes, the drive-in is performed in an inert atmosphere, and the FLR 25 and the p well (p-type region 6) with a junction depth of 8 to 9 μm are used. ) Was formed.

これに対し、本発明の逆阻止ＩＧＢＴでは、図１５の右端に示す従来のｐウェル用開口部２０ｂ内のパターンを、前記図４の平面図示すように、複数の均等に配置されたスリット状開口部２０ｃとする。従来のように全部開口する場合は、前記イオン注入ドーズ量のすべてがその開口部に注入される。その場合、工程完了時は従来のようにＦＬＲ２５（開口部は２０ａとする）と同プロファイルのｐウェル（ｐ型領域６）（開口部２０ｂ）が形成される。しかし、本発明にかかる実施例１のように、従来のｐウェル用開口部２０ｂ内のパターンを図４のような複数の均等に配置されたスリット状開口部２０ｃとする場合、具体的には、図４示すように、Ａ＝２μｍのスリット開口部を直交方向でＢ＝８μｍ間隔に配置すれば、このスリット状開口部には等価的に従来のｐウェル（ｐ型領域６）の開口部２０ａの約８％の面積になる。つまり、従来例と同様にＦＬＲ２５と同じドーズ量であれば、本発明のｐウェル１８のドーズ量は従来のｐウェル（ｐ型領域６）の８％のドーズ量が注入される。 On the other hand, in the reverse blocking IGBT of the present invention, the pattern in the conventional p-well opening 20b shown at the right end of FIG. 15 is formed into a plurality of evenly arranged slits as shown in the plan view of FIG. Let it be the opening 20c. When all the openings are opened as in the prior art, all of the ion implantation dose is implanted into the opening. In that case, when the process is completed, a p-well (p-type region 6) (opening 20b) having the same profile as that of FLR 25 (opening 20a) is formed as in the prior art. However, when the pattern in the conventional p-well opening 20b is a plurality of evenly arranged slit-like openings 20c as shown in FIG. 4 as in the first embodiment according to the present invention, specifically, 4, if slit openings of A = 2 μm are arranged at an interval of B = 8 μm in the orthogonal direction, this slit-like opening is equivalent to the opening of a conventional p-well (p-type region 6). The area is about 8% of 20a. That is, if the dose is the same as that of the FLR 25 as in the conventional example, the dose of the p-well 18 of the present invention is 8% of that of the conventional p-well (p-type region 6).

従来の逆阻止ＩＧＢＴのゲートランナ直下のｐウェル（ｐ型領域６）の幅は数十μｍ以上ある。例えば、図１４ではｐウェル（ｐ型領域６）の幅は４８μｍであるので、前述のような４８μｍ幅のｐウェル６内に、２μｍ×２μｍ角のスリット開口部２０ｃを前記図４のような配置で複数形成するフォトレジストパターンにすると、本発明の逆阻止ＩＧＢＴのｐウェル１８にすることができる。このように本発明にかかるスリット状開口部２０ｃはゲートランナおよびゲートパッドの直下のｐウェル領域に形成されイオン注入されｐウェル領域１８が形成される。 The width of the p-well (p-type region 6) immediately below the gate runner of the conventional reverse blocking IGBT is several tens of μm or more. For example, in FIG. 14, since the width of the p-well (p-type region 6) is 48 μm, a slit opening 20c of 2 μm × 2 μm square is formed in the p-well 6 having the width of 48 μm as shown in FIG. If a plurality of photoresist patterns are formed in the arrangement, the p-well 18 of the reverse blocking IGBT of the present invention can be obtained. As described above, the slit-like opening 20c according to the present invention is formed in the p-well region immediately below the gate runner and the gate pad, and is ion-implanted to form the p-well region 18.

また逆阻止ＩＧＢＴとしての大電流ターンオフ能力を持たせるためには、複数のスリット状開口部から注入したボロンイオンが熱拡散により相互に繋がって連続した領域となるように、前記開口部面積および開口部間隔を設定する必要がある。図５に図４のＣ１−Ｃ２線における熱拡散後の断面図を示す。このようにすれば、選択的に分離して配置されたイオン注入領域は連結した領域、すなわち、連続的なｐウェル１８の領域となり、かつ、その接合深さも従来のｐウェル（ｐ型領域６）より浅くなる。 Further, in order to provide a large current turn-off capability as a reverse blocking IGBT, the opening area and the opening are set so that boron ions implanted from a plurality of slit-like openings are connected to each other by thermal diffusion and become a continuous region. It is necessary to set the interval. FIG. 5 shows a cross-sectional view after thermal diffusion along the line C1-C2 in FIG. In this way, the selectively implanted ion implantation regions become connected regions, that is, continuous p-well 18 regions, and the junction depth is also the conventional p-well (p-type region 6). ) It becomes shallower.

ｐウェル１８の深さが浅くなることで、大電流、高電圧でターンオフする際、ゲートランナ部へのキャリアー集中で素子のＲＢＳＯＡが損なわれる場合は、図２に示すように、図１４よりもｐ型ベース領域３及びｐ⁺コンタクト領域５の沿面寸法を長くすればよい。これにより終端部下のターンオフ電流が流れ込む面積が増大するので電流の集中が緩和され、ダイナミックアバランシュと局部過熱を抑制することができ、ＲＢＳＯＡを回復することができる。 When the depth of the p-well 18 is shallow, when the RBSOA of the element is damaged due to carrier concentration on the gate runner when turning off with a large current and high voltage, as shown in FIG. The creeping dimensions of the p-type base region 3 and the p ⁺ contact region 5 may be increased. As a result, the area into which the turn-off current flows under the termination increases, so that current concentration is mitigated, dynamic avalanche and local overheating can be suppressed, and RBSOA can be recovered.

実施例２では、実施例１で説明したｐウェル１８の不純物プロファイルを形成するための異なる製造方法について説明する。 In Example 2, a different manufacturing method for forming the impurity profile of the p-well 18 described in Example 1 will be described.

前記図１５、図１６と同様に、０．８μｍの初期熱酸化膜１９をウェハの表面に形成し、フォトリソグラフィ工程で初期酸化膜１９をパターニングし、ＦＬＲ２５用開口部２０ａ、ｐウェル（ｐ型領域６）形成用開口部２０ｂを形成する。フォトレジストマスク２０を除去した後、スクリーン酸化膜を厚さ約３０〜８０ｎｍの厚さで熱酸化により形成する。ウェハ全面にボロンイオンを注入する。注入エネルギーが４５〜７５ＫｅＶ、ドーズ量は従来のｐウェル（ｐ型領域６）のドーズ量の１／１０の１〜２．５×１０¹⁴ｃｍ^-2とする（図６）。 Similarly to FIGS. 15 and 16, an initial thermal oxide film 19 of 0.8 μm is formed on the surface of the wafer, and the initial oxide film 19 is patterned by a photolithography process, and an opening 20a for FLR 25, a p-well (p-type) Region 6) A forming opening 20b is formed. After removing the photoresist mask 20, a screen oxide film is formed by thermal oxidation with a thickness of about 30 to 80 nm. Boron ions are implanted into the entire wafer surface. The implantation energy is 45 to 75 KeV, and the dose is 1 to 2.5 × 10 ¹⁴ cm ^{−2, which} is 1/10 of the dose of the conventional p-well (p-type region 6) (FIG. 6).

図７に示すように、フォトリソグラフィ工程を行い、これから形成するｐウェル１８上をレジストマスク２０ｃで覆ってマスクする。その後、ボロンイオンを注入する。注入条件は、エネルギーが４５〜７５ＫｅＶ、ドーズ量が１〜２．５×１０¹⁵ｃｍ^-2とする。 As shown in FIG. 7, a photolithography process is performed, and a p-well 18 to be formed is covered with a resist mask 20c and masked. Thereafter, boron ions are implanted. The implantation conditions are an energy of 45 to 75 KeV and a dose of 1 to 2.5 × 10 ¹⁵ cm ⁻² .

図８に示すように、前記図１７と同様の工程でＦＬＲ２５とｐウェル１８を同時に形成する。すなわち、温度１０５０〜１１５０℃で、熱拡散時間２００〜２５０分とし、不活性雰囲気においてドライブインし、ＦＬＲ２５およびｐウェル１８を形成する。 As shown in FIG. 8, FLR 25 and p-well 18 are formed at the same time in the same process as in FIG. That is, at a temperature of 1050 to 1150 ° C., a thermal diffusion time of 200 to 250 minutes, drive-in in an inert atmosphere, and FLR 25 and p-well 18 are formed.

このようにｐウェル１８の領域にレジストマスク２０ｃを設けることでも、ｐウェル１８のドーズ量だけを選択的に低減することができる。この場合も、従来のｐウェル（ｐ型領域６）より浅い、連続的なｐウェル１８を作製できるので、実施例1と同様に逆耐圧を改善するとともに、逆方向のアバランシェ耐量やダイオードモードでの逆回復耐量を改善できる。 By providing the resist mask 20c in the region of the p well 18 as described above, only the dose amount of the p well 18 can be selectively reduced. Also in this case, since the continuous p-well 18 shallower than the conventional p-well (p-type region 6) can be produced, the reverse breakdown voltage is improved as in the first embodiment, and the reverse avalanche resistance or diode mode is used. Can improve reverse recovery tolerance.

本発明にかかる実施例３では、実施例１で説明したｐウェル１８のプロファイルを形成するための、さらに異なる製造方法について説明する。 In Example 3 according to the present invention, a further different manufacturing method for forming the profile of the p-well 18 described in Example 1 will be described.

図９に示すように、実施例１で説明した図１５と同様の工程を行う。ただし、フォトリソグラフィ工程のレジストマスク２０は後程形成されるｐウェル１８を覆うように形成する。 As shown in FIG. 9, the same steps as those in FIG. 15 described in the first embodiment are performed. However, the resist mask 20 in the photolithography process is formed so as to cover the p well 18 to be formed later.

図１６、図１７の工程を経てｐウェル１８を形成する。 A p-well 18 is formed through the steps of FIGS.

図１０に示すように、活性領域２１の酸化膜１９を除去するため、活性領域２１を覆うレジストマスク２０を用いてフォトリソグラフィ工程を行う。後程、形成されるｐウェル１８形成用開口部２０ｂを形成する。ウェトエッチングで酸化膜１９を除去する。その後、レジストマスク２０を灰化処理により除去する。ウェハを洗浄する。 As shown in FIG. 10, in order to remove the oxide film 19 in the active region 21, a photolithography process is performed using a resist mask 20 that covers the active region 21. A p well 18 forming opening 20b to be formed later is formed. The oxide film 19 is removed by wet etching. Thereafter, the resist mask 20 is removed by ashing. Clean the wafer.

図１１に示すように、スクリーン酸化膜を約３０〜８０ｎｍ熱酸化する。レジストマスク２０でフォトリソグラフィを行い。後程、形成されるｐウェル１８形成用開口部２０ｂを形成する。ウェハ全面にボロンイオンを注入する。注入条件は、エネルギーが４５〜７５ＫｅＶ、ドーズ量をＦＬＲ２５のドーズ量の１／１０の１〜２．５×１０¹⁴ｃｍ^-2以下とする。 As shown in FIG. 11, the screen oxide film is thermally oxidized by about 30 to 80 nm. Photolithography is performed with the resist mask 20. A p well 18 forming opening 20b to be formed later is formed. Boron ions are implanted into the entire wafer surface. The implantation conditions are such that the energy is 45 to 75 KeV, and the dose is 1 to 2.5 × 10 ¹⁴ cm ⁻² or less, which is 1/10 of the dose of FLR25.

図１２に示すように、従来の逆阻止ＩＧＢＴの後続製造工程と同じ熱履歴でドライブインし、ｐウェル１８を形成する。 As shown in FIG. 12, drive-in is performed with the same thermal history as in the subsequent manufacturing process of the conventional reverse blocking IGBT, and the p-well 18 is formed.

本発明の実施例３の逆阻止ＩＧＢＴによれば、活性領域２１に対して面積の小さいゲートランナとゲートパッド直下のｐ型領域（ｐウェル１８）のドーズ量が低減され、逆耐圧に関係するｐｎｐトランジスタの電流増幅率が小さくなるので、逆耐圧が向上する。前記ゲートランナおよびゲートパッド直下のｐウェルの接合と活性領域内のｐ型ベース領域接合による逆耐圧差が小さくなり、逆方向降伏がゲートランナの下方で先に発生しても、温度上昇などで活性領域全体の降伏になり易くなる。さらに、逆方向のアバランシェ耐量やダイオードモードでの逆回復耐量が向上する。 According to the reverse blocking IGBT of the third embodiment of the present invention, the dose amount of the gate runner having a small area with respect to the active region 21 and the p-type region (p well 18) immediately below the gate pad is reduced, which is related to the reverse breakdown voltage. Since the current amplification factor of the pnp transistor is reduced, the reverse breakdown voltage is improved. The reverse breakdown voltage difference between the junction of the p-well just below the gate runner and the gate pad and the p-type base region junction in the active region is reduced, and even if reverse breakdown occurs first below the gate runner, It tends to yield the entire active region. Further, the reverse avalanche resistance and the reverse recovery resistance in the diode mode are improved.

１：ドリフト層
３：ｐ型ベース領域
４：ｎ⁺エミッタ領域
５：ｐ⁺ベースコンタクト層
６：ゲートランナ・ゲートパッド下ｐ型領域
７：ｐ型分離領域
８ａ：ゲートランナポリシリコン電極
８ｂ：ポリシリコンゲート電極
９：ゲート酸化膜
１０：エミッタ電極
１１：ポリシリコンフィールドプレート
１２：メタルフィールドプレート
１３：コレクタ層
１３ａ：コレクタ接合
１３ｂ：コレクタ接合端部
１４：コレクタ電極
１７：層間絶縁膜
１８：ゲートランナ・ゲートパッド下ｐウェル
１９：初期酸化膜
２０：フォトレジスト
２０ａ：ＦＬＲ用開口部
２０ｂ：ｐウェル用開口部
２０ｃ：ｐウェル用開口部上のフォトレジスト
２１：活性領域
２２：終端領域
２３：ゲートランナおよびゲートパッド下酸化膜
２５：フィールドリミッティングリング
３０：表面
４０：裏面
１００：逆阻止ＩＧＢＴ 1: Drift layer 3: p-type base region 4: n ⁺ emitter region 5: p ⁺ base contact layer 6: gate runner and gate pad p-type region 7: p-type isolation region 8a: gate runner polysilicon electrode 8b: poly Silicon gate electrode 9: Gate oxide film 10: Emitter electrode 11: Polysilicon field plate 12: Metal field plate 13: Collector layer 13a: Collector junction 13b: Collector junction end 14: Collector electrode 17: Interlayer insulating film 18: Gate runner P-well 19 under the gate pad: initial oxide film 20: photoresist 20a: FLR opening 20b: p-well opening 20c: photoresist on the p-well opening 21: active region 22: termination region 23: gate Runner and gate pad oxide film 25: field limit Ting ring 30: Front side 40: Back side 100: Reverse blocking IGBT

Claims

ドリフト層となる第一導電型半導体基板の一面側に、第二導電型ベース領域、該第二導電型ベース領域の表層に選択的に設けられる第一導電型エミッタ領域、該エミッタ領域と前記ドリフト層の表面に挟まれる前記第二導電型ベース領域表面上にゲート酸化膜を介して接触するゲート電極、からなるＭＯＳゲート構造を主領域とする活性領域と、
該活性領域の外周を取り囲むフィールドリミッティングリングを含む電界緩和構造を有する終端領域と、
他面側に第二導電型コレクタ層と、
前記終端領域の外周にあって前記一面側から前記ドリフト層を貫き第二導電型コレクタ層に接する第二導電型分離領域と、
前記一面側の前記活性領域と前記終端領域の間に第二導電型ウェルと、を備え、
該第二導電型ウェルの前記一面側表面からの深さおよび不純物量が、第二導電型ベース領域の深さおよび不純物量以上であり、かつ前記フィールドリミッティングリングの深さおよび不純物量未満であることを特徴とする逆阻止型ＩＧＢＴ。 A second conductivity type base region, a first conductivity type emitter region selectively provided on a surface layer of the second conductivity type base region on one surface side of the first conductivity type semiconductor substrate serving as a drift layer, the emitter region and the drift An active region having a MOS gate structure as a main region, the gate electrode being in contact with the surface of the second conductivity type base region sandwiched by the surface of the layer via a gate oxide film;
A termination region having an electric field relaxation structure including a field limiting ring surrounding the outer periphery of the active region;
A second conductivity type collector layer on the other side,
A second conductivity type isolation region that is on the outer periphery of the termination region and is in contact with the second conductivity type collector layer through the drift layer from the one surface side;
A second conductivity type well between the active region on the one surface side and the termination region,
The depth and the amount of impurities from the one surface side surface of the second conductivity type well are not less than the depth and the amount of impurities of the second conductivity type base region, and less than the depth and the amount of impurities of the field limiting ring. A reverse-blocking IGBT characterized by being.

ドリフト層となる第一導電型半導体基板の一面側に、第二導電型ベース領域、該第二導電型ベース領域を貫きドリフト領域に達するトレンチ、該トレンチ内部にゲート酸化膜を介して接触するゲート電極、前記ベース領域の表面に選択的に形成され、前記トレンチゲート酸化膜と接する第１導電型エミッタ領域からなるＭＯＳゲート構造を主領域とする活性領域と、
該活性領域の外周を取り囲むフィールドリミッティングリングを含む電界緩和構造を有する終端領域と、
他面側に第二導電型コレクタ層と、
前記終端領域の外周にあって前記一面側から前記ドリフト層を貫き第二導電型コレクタ層に接する第二導電型分離領域と、
前記一面側の前記活性領域と前記終端領域の間に第二導電型ウェルと、を備え、
該第二導電型ウェルの前記一面側表面からの深さおよび不純物量が、第二導電型ベース領域の深さおよび不純物量以上であり、かつ前記フィールドリミッティングリングの深さおよび不純物量未満であることを特徴とする逆阻止型ＩＧＢＴ。 A first conductive type semiconductor substrate serving as a drift layer has a second conductive type base region, a trench penetrating the second conductive type base region and reaching the drift region, and a gate in contact with the inside of the trench through a gate oxide film An active region mainly composed of a MOS gate structure comprising a first conductivity type emitter region selectively formed on the surface of the electrode and the base region and in contact with the trench gate oxide film;
A termination region having an electric field relaxation structure including a field limiting ring surrounding the outer periphery of the active region;
A second conductivity type collector layer on the other side,
A second conductivity type isolation region that is on the outer periphery of the termination region and is in contact with the second conductivity type collector layer through the drift layer from the one surface side;
A second conductivity type well between the active region on the one surface side and the termination region,
The depth and the amount of impurities from the one surface side surface of the second conductivity type well are not less than the depth and the amount of impurities of the second conductivity type base region, and less than the depth and the amount of impurities of the field limiting ring. A reverse-blocking IGBT characterized by being.

前記第二導電型ウェルが前記フィールドリミッティングリングの不純物量の１／１０以下であることを特徴とする請求項1または２に記載の逆阻止型ＩＧＢＴ。 3. The reverse blocking IGBT according to claim 1, wherein the second conductivity type well is 1/10 or less of the impurity amount of the field limiting ring.

前記第二導電型ウェルの表面上に酸化膜を介してゲートランナを有することを特徴とする請求項１または２に記載の逆阻止型ＩＧＢＴ。 The reverse blocking IGBT according to claim 1, further comprising a gate runner on the surface of the second conductivity type well via an oxide film.

前記ゲートランナがポリシリコン層であることを特徴とする請求項４記載の逆阻止型ＩＧＢＴ。 5. The reverse blocking IGBT according to claim 4, wherein the gate runner is a polysilicon layer.

前記ポリシリコン層がドープドポリシリコン層であることを特徴とする請求項５記載の逆阻止型ＩＧＢＴ。 6. The reverse blocking IGBT according to claim 5, wherein the polysilicon layer is a doped polysilicon layer.

前記第二導電型ウェル内に複数のイオン注入領域を均等配置し、イオン注入後の熱拡散により該複数のイオン注入領域が相互に重なって前記第二導電型ウェルを形成することを特徴とする請求項１または２に記載の逆阻止ＩＧＢＴの製造方法。 A plurality of ion implantation regions are equally arranged in the second conductivity type well, and the second conductivity type well is formed by overlapping the plurality of ion implantation regions by thermal diffusion after ion implantation. A method for manufacturing the reverse blocking IGBT according to claim 1.

前記イオン注入が前記フィールドリミッティングリングを形成するためのイオン注入と同時に行われることを特徴とする請求項７記載の逆阻止ＩＧＢＴの製造方法。 8. The method of manufacturing a reverse blocking IGBT according to claim 7, wherein the ion implantation is performed simultaneously with ion implantation for forming the field limiting ring.