JP6233235B2 - Gate drive circuit - Google Patents
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Description
本発明は、半導体スイッチング素子のゲートに電圧を印加することで半導体スイッチング素子を駆動するゲート駆動回路に関する。 The present invention relates to a gate drive circuit that drives a semiconductor switching element by applying a voltage to the gate of the semiconductor switching element.
半導体スイッチング素子の個々の特性によって、開状態から閉状態に移行するまでのターンオン時間や、閉状態から開状態に移行するまでのターンオフ時間にばらつきが生じる。ターンオン時間及びターンオフ時間（遷移時間）のばらつきにより、スイッチング損失がばらつく。遷移時間のばらつきを抑えることでスイッチング損失のばらつきを抑えるために、遷移時間においてゲート駆動回路から定電流出力を行う構成が提案されている（例えば、特許文献１）。定電流出力を行うことで、ゲート閾値電圧やミラー電圧のばらつきによって生じる遷移時間のばらつきを抑えることができる。 Due to the individual characteristics of the semiconductor switching element, variations occur in the turn-on time until the transition from the open state to the closed state and the turn-off time until the transition from the closed state to the open state occurs. Switching loss varies due to variations in turn-on time and turn-off time (transition time). In order to suppress variation in switching loss by suppressing variation in transition time, a configuration has been proposed in which constant current output is performed from the gate drive circuit during the transition time (for example, Patent Document 1). By performing constant current output, variation in transition time caused by variation in gate threshold voltage and mirror voltage can be suppressed.
ここで、スイッチング素子を開状態（オフ）から閉状態（オン）にする場合、スイッチング素子のゲートから半導体スイッチング素子に蓄積されるゲート総電荷量は個々のスイッチング素子によって異なる。このため、ゲート総電荷量のばらつきによって、遷移時間のばらつきが生じることが懸念される。ゲート総電荷量のばらつきによる遷移時間のばらつきは、定電流出力では対処することができない。 Here, when the switching element is changed from the open state (off) to the closed state (on), the total gate charge accumulated from the gate of the switching element to the semiconductor switching element varies depending on the individual switching element. For this reason, there is a concern that variations in transition time may occur due to variations in the total gate charge amount. Variations in transition time due to variations in the total gate charge cannot be dealt with by constant current output.
本発明は、上記課題に鑑みて為されたものであり、スイッチング素子ごとのゲート総電荷量のばらつきによる遷移時間のばらつきを抑制することを主たる目的とする。 The present invention has been made in view of the above problems, and a main object thereof is to suppress variation in transition time due to variation in total gate charge amount for each switching element.
本発明は、半導体スイッチング素子（Ｓｓ）のゲート（Ｇ）にゲート抵抗（Ｒｇ＿ｏｎ）を介して駆動電圧を印加することで、当該半導体スイッチング素子を閉状態にするゲート駆動回路（２０）であって、前記ゲートに前記駆動電圧を印加し前記半導体スイッチング素子を開状態から閉状態にするまでに前記ゲートから前記半導体スイッチング素子に蓄積される電荷を基準電荷とし、その基準電荷以上の電荷を蓄積可能な容量のコンデンサを前記ゲート及び接地点の間にゲートコンデンサ（２７）として設けることを特徴とする。 The present invention is a gate drive circuit (20) for closing a semiconductor switching element by applying a drive voltage to the gate (G) of the semiconductor switching element (Ss) via a gate resistor (Rg_on). The charge stored in the semiconductor switching element from the gate until the driving voltage is applied to the gate and the semiconductor switching element is changed from the open state to the closed state can be used as a reference charge, and charges higher than the reference charge can be stored. A capacitor having a large capacity is provided as a gate capacitor (27) between the gate and the grounding point.
本発明では、スイッチング素子を開状態から閉状態にするまでに必要な基準電荷（ゲート総電荷量）以上の電荷を蓄積可能な容量のコンデンサを、ゲートコンデンサとして設ける構成にした。このような構成にすることで、スイッチング素子の遷移時間がゲート抵抗の抵抗値、ゲート総電荷量、及びゲートコンデンサの容量値によって決定されることになる。したがって、スイッチング素子ごとのゲート総電荷量のばらつきによる遷移時間への影響を抑制することができる。 In the present invention, a capacitor having a capacity capable of storing charges equal to or higher than the reference charge (total gate charge amount) required until the switching element is changed from the open state to the closed state is provided as the gate capacitor. With such a configuration, the transition time of the switching element is determined by the resistance value of the gate resistance, the total gate charge amount, and the capacitance value of the gate capacitor. Therefore, the influence on the transition time due to the variation in the total gate charge amount for each switching element can be suppressed.
（第１実施形態）
図１に第１実施形態のゲート駆動回路が適用される電力システムを示す。図１に示すモータジェネレータ１０は、３相の回転機である。モータジェネレータ１０には、直流電力を交流電力に変換するインバータＩＮＶを介して直流電源１２（高電圧バッテリ）が接続されている。高電圧バッテリは、端子電圧がたとえば１００Ｖ以上となる２次電池である。
(First embodiment)
FIG. 1 shows a power system to which the gate drive circuit of the first embodiment is applied. A
インバータＩＮＶは、高電位側のスイッチング素子Ｓａｐ（ａ＝ｕ，ｖ，ｗ）および低電位側のスイッチング素子Ｓａｎの直列接続体を３組備え、これら各直列接続体を構成する高電位側のスイッチング素子Ｓａｐおよび低電位側のスイッチング素子Ｓａｎの接続点（出力端子）がモータジェネレータ１０の各端子に接続されている。そして、スイッチング素子Ｓａｂ（ａ＝ｕ，ｖ，ｗ：ｂ＝ｐ，ｎ）のそれぞれには、ダイオードＤａｂ（フリーホイールダイオード）のそれぞれが逆並列に接続されている。スイッチング素子Ｓａｂはそれぞれ半導体スイッチング素子であり、具体的にはＩＧＢＴである。
The inverter INV includes three sets of series connection bodies of a high-potential side switching element Sap (a = u, v, w) and a low-potential side switching element San, and the high-potential side switching that constitutes each of these series connection bodies. Connection points (output terminals) between the element Sap and the low-potential side switching element San are connected to the terminals of the
また、上記各スイッチング素子Ｓａｂのゲートには、ドライブユニットＤＵが接続されている。ドライブユニットＤＵは、スイッチング素子Ｓａｂのゲートの電圧を制御する機能が搭載されたゲート駆動回路２０を備えている。また、上側アームのスイッチング素子ＳａｐのドライブユニットＤＵとＵ相下側アームのスイッチング素子ＳｕｎのドライブユニットＤＵとは、スイッチング素子Ｓａｂのオンオフの操作指令を受信する受信ユニット４０をそれぞれ備えている。なお、Ｖ相およびＷ相の下側アームのスイッチング素子Ｓｖｎ，ＳｗｎのドライブユニットＤＵには、Ｕ相下側アームのスイッチング素子ＳｕｎのドライブユニットＤＵによって受信された信号が取り込まれる。これは、下側アームのスイッチング素子Ｓｕｎ，Ｓｖｎ，ＳｗｎのそれぞれのドライブユニットＤＵの動作電位が等しいことに鑑みた設定である。
A drive unit DU is connected to the gate of each switching element Sab. The drive unit DU includes a
上記モータジェネレータ１０を流れる電流は電流センサ１４によって検出される。そして、電流センサ１４の検出値等、モータジェネレータ１０の制御量（トルク等）を制御する上で必要な検出値は、マイクロプロセッサユニット５０に入力される。マイクロプロセッサユニット５０は、電流センサ１４の検出値等に基づき、モータジェネレータ１０を流れる電流を、モータジェネレータ１０のトルクを指令トルクとするうえで要求される指令電流に制御する。マイクロプロセッサユニット５０は、モータジェネレータ１０を流れる電流を指令電流に制御するべく、スイッチング素子Ｓａｂの操作信号ｇａｂを送信ユニット５１に出力する。
The current flowing through the
送信ユニット５１は、スイッチング素子Ｓａｂの操作信号ｇａｂをシリアル化し、トランスＴの１次側コイルＷ１に電圧を印加する。これにより、トランスＴの２次側コイルＷ２ｎ，Ｗ２ｕ，Ｗ２ｖ，Ｗ２ｗにパルス状の電圧信号が出力される。
The
ここで、２次側コイルＷ２ｎは、Ｕ相下側アームのスイッチング素子ＳｕｎのドライブユニットＤＵに搭載された受信ユニット４０に接続されている。また、２次側コイルＷ２ｕ，ｖ，ｗのそれぞれは、Ｕ，Ｖ，Ｗ相の上側アームのスイッチング素子Ｓｕｐ，Ｓｖｐ，ＳｗｐのそれぞれのドライブユニットＤＵに搭載された受信ユニット４０に接続されている。受信ユニット４０は、シリアル化された操作信号ｇａｂである電圧信号をパラレル化してゲート駆動回路２０に送信する。さらに、受信ユニット４０は、その電圧信号を整流し、ゲート駆動回路２０の電源電圧とする電源回路としても機能する。本実施形態の構成では、上側アームのスイッチング素子Ｓｕｐ，Ｓｖｐ，Ｓｗｐには個々に電源回路としての受信ユニット４０が設けられていることになり、下側アームのスイッチング素子Ｓｕｎ，Ｓｖｎ，Ｓｗｎには共通の電源回路としての受信ユニット４０が設けられていることになる。
Here, the secondary coil W2n is connected to the receiving
以下、ゲート駆動回路２０によるスイッチング素子Ｓａｂの開閉制御について詳細に述べる。また、以下の説明では、６つのスイッチング素子Ｓａｂのうち開閉制御の対象となる任意のスイッチング素子のことを対象スイッチＳｓとして記載し、対象スイッチＳｓに逆並列に接続されているダイオードをダイオードＤｓとして記載する。
Hereinafter, the opening / closing control of the switching element Sab by the
図２に本実施形態におけるゲート駆動回路２０の電気的構成図を示す。ゲート駆動回路２０は、ゲート駆動ＩＣ２１とゲート抵抗２４，２６とを備えている。ゲート駆動ＩＣ２１には、対象スイッチＳｓのゲートに対して電源電圧Ｖｓを駆動電圧として印加するためのオン駆動スイッチ２３が設けられている。オン駆動スイッチ２３のソースはゲート駆動回路２０の電源２２に接続され、ドレインはオンゲート抵抗２４を介して対象スイッチＳｓのゲートＧに接続されている。オン駆動スイッチ２３は、受信ユニット４０からハイ状態のオン指令信号がゲートに入力されることでオン状態となり、ゲートＧと電源２２とを導通状態とさせる。
FIG. 2 shows an electrical configuration diagram of the
また、ゲート駆動ＩＣ２１には、対象スイッチＳｓのゲートＧと接地点とを接続し、ゲート電圧Ｖｇｅ（ゲート−エミッタ間電圧）を接地電圧（エミッタ電圧）にするオフ駆動スイッチ２５が設けられている。オフ駆動スイッチ２５のソースは接地点に接続され、ドレインはオフゲート抵抗２６を介して対象スイッチＳｓのゲートＧに接続されている。オフ駆動スイッチ２５は、受信ユニット４０からハイ状態のオフ指令信号がゲートに入力されることでオン状態となり、ゲートＧと接地点とを導通状態とさせる。なお、オン駆動スイッチ２３は、ＮチャネルＭＯＳＦＥＴであり、オフ駆動スイッチ２５は、ＰチャネルＭＯＳＦＥＴである。
Further, the
対象スイッチＳｓには、ゲート−コレクタ間の容量である帰還容量Ｃｒｅｓ、ゲート−エミッタ間の容量である入力容量Ｃｉｅｓ、及び、コレクタ−エミッタ間の容量である出力容量Ｃｏｅｓが存在する。これらの容量と、対象スイッチＳｓをオン状態にする際のゲート電圧Ｖｇｅの時間変化について、図３を用いて説明する。 The target switch Ss includes a feedback capacitor Cres that is a gate-collector capacitor, an input capacitor Cies that is a gate-emitter capacitor, and an output capacitor Coes that is a collector-emitter capacitor. With reference to FIG. 3, these capacitances and the time change of the gate voltage Vge when the target switch Ss is turned on will be described.
図３の時刻Ｔ１において、ゲートに対する電圧の印加が開始される。ゲート駆動回路２０から入力容量Ｃｉｅｓに電流が流れることで、入力容量Ｃｉｅｓが充電され、ゲート電圧Ｖｇｅが増加していく。時刻Ｔ２において、ゲート電圧Ｖｇｅが閾値電圧Ｖｔｈに達し、対象スイッチＳｓはオン状態になり、コレクタ−エミッタ間電流Ｉｃｅが増加していく。
At time T1 in FIG. 3, application of voltage to the gate is started. When a current flows from the
時刻Ｔ３において、ゲート電圧Ｖｇｅがコレクタ電圧Ｖｃｅ（コレクタ−エミッタ間電圧）と等しくなる。その後、ゲート電圧Ｖｇｅは一定（ミラー電圧Ｖｍ）のまま、帰還容量Ｃｒｅｓがミラー容量として働き、コレクタ−エミッタ間電圧Ｖｃｅが低下する。 At time T3, the gate voltage Vge becomes equal to the collector voltage Vce (collector-emitter voltage). Thereafter, while the gate voltage Vge remains constant (mirror voltage Vm), the feedback capacitor Cres functions as a mirror capacitor, and the collector-emitter voltage Vce decreases.
時刻Ｔ４において、コレクタ−エミッタ間電圧Ｖｃｅが約０Ｖとなる。そして、入力容量Ｃｉｅｓに電流が流れることで、ゲート電圧Ｖｇｅが上昇していく。時刻Ｔ５において、ゲート電圧Ｖｇｅが駆動電圧（電源電圧Ｖｓ）に達し、対象スイッチＳｓはフルオン状態になる。 At time T4, the collector-emitter voltage Vce becomes about 0V. The gate voltage Vge increases as a current flows through the input capacitor Cies. At time T5, the gate voltage Vge reaches the drive voltage (power supply voltage Vs), and the target switch Ss is in a full-on state.
ここで、フルオン状態とは、ゲート電圧Ｖｇｅから閾値電圧Ｖｔｈを引いた値がコレクタ電圧Ｖｃｅより高い状態（線形領域）のことを言う。フルオン状態では、オン状態におけるコレクタ−エミッタ間の抵抗であるオン抵抗が小さくなり、対象スイッチＳｓのコレクタ−エミッタ間に電流が流れることに伴う電力損失を小さくすることが可能になる。 Here, the full-on state means a state (linear region) where the value obtained by subtracting the threshold voltage Vth from the gate voltage Vge is higher than the collector voltage Vce. In the full-on state, the on-resistance, which is the resistance between the collector and the emitter in the on-state, is reduced, and it is possible to reduce the power loss associated with the current flowing between the collector and the emitter of the target switch Ss.
ここで、対象スイッチＳｓをオフ状態からフルオン状態にするまでの間において、ゲートに蓄積することが必要な電荷をゲート総電荷量Ｑｇと呼ぶ。ゲート総電荷量Ｑｇは、上記入力容量Ｃｉｅｓ及び帰還容量Ｃｒｅｓに加え、駆動電圧（電源電圧Ｖｓ）、対象スイッチＳｓの電圧増幅率αによって変化する（Ｑｇ＝Ｖｓ（Ｃｉｅｓ＋Ｃｒｅｓ（１＋α）））。 Here, the charge that needs to be accumulated in the gate until the target switch Ss is changed from the off state to the full on state is referred to as a gate total charge amount Qg. The total gate charge amount Qg varies depending on the drive voltage (power supply voltage Vs) and the voltage amplification factor α of the target switch Ss in addition to the input capacitance Cies and the feedback capacitance Cres (Qg = Vs (Cies + Cres (1 + α))).
対象スイッチＳｓがオフ状態からフルオン状態になるまでの時間であるオン遷移時間は、ゲート総電荷量Ｑｇとオンゲート抵抗２４によって定まる時定数τによって決まることになる（τ＝Ｒｇ＿ｏｎ・Ｃｇ，Ｃｇ＝Ｑｇ／Ｖｓ）。ゲート総電荷量Ｑｇは、個々のスイッチング素子の特性によってばらつくため、オン遷移時間もばらつくことになる。オン遷移時間がばらつくことで、各対象スイッチＳｓにおけるサージ電圧の大きさ、及び、スイッチング損失がそれぞればらつくことになる。 The on-transition time, which is the time until the target switch Ss changes from the off state to the full on state, is determined by a time constant τ determined by the total gate charge Qg and the on-gate resistance 24 (τ = Rg_on · Cg, Cg = Qg). / Vs). Since the gate total charge amount Qg varies depending on the characteristics of the individual switching elements, the on-transition time also varies. When the ON transition time varies, the magnitude of the surge voltage and the switching loss in each target switch Ss vary.
サージ電圧は時定数τが小さいほど大きくなる。このため、対象スイッチＳｓに印加されるサージ電圧を対象スイッチＳｓの耐電圧設計値以下にするには、時定数τをある程度大きくする必要がある。また、スイッチング損失（発熱量）は時定数τが大きいほど大きくなるため、時定数τをある程度小さくする必要がある。つまり、ゲート駆動回路２０の時定数τは、サージ電圧を対象スイッチＳｓの耐電圧値以下としつつ、スイッチング損失を耐熱設計値以下とするように決定する必要がある。
The surge voltage increases as the time constant τ decreases. For this reason, in order to make the surge voltage applied to the target switch Ss less than or equal to the withstand voltage design value of the target switch Ss, it is necessary to increase the time constant τ to some extent. Since the switching loss (heat generation amount) increases as the time constant τ increases, the time constant τ needs to be reduced to some extent. That is, the time constant τ of the
時定数τのばらつきが大きくなることで、スイッチング損失のばらつきが大きくなることが懸念される。対象スイッチＳｓの耐熱設計では、対象スイッチＳｓにおいて発生する電力損失の最大値に基づいて、対象スイッチＳｓの大きさなどを決定する。このため、スイッチング損失のばらつきが大きくなると、対象スイッチＳｓにおいて発生する電力損失の最大値が大きくなり、対象スイッチＳｓの素子サイズを大きくするなどの対策が必要となる。 There is a concern that the variation in the switching loss increases due to the large variation in the time constant τ. In the heat resistant design of the target switch Ss, the size of the target switch Ss is determined based on the maximum value of the power loss that occurs in the target switch Ss. For this reason, when the variation in switching loss increases, the maximum value of the power loss generated in the target switch Ss increases, and measures such as increasing the element size of the target switch Ss are required.
本実施形態におけるゲート駆動回路２０では、ゲートＧに対してゲートコンデンサ２７を接続する。さらに、ゲートコンデンサ２７の容量を、個々の対象スイッチＳｓのゲート総電荷量Ｑｇを基準電荷とし、その基準電荷以上の電荷を蓄積可能な容量、ここでは基準電荷よりも所定容量多い容量に設定する。また、ゲートコンデンサ２７の容量の上限値は、電源回路としての受信ユニット４０の出力電流量に基づいて設定する。ゲートコンデンサ２７の容量をこのように設定することで、時定数τが、オンゲート抵抗２４の抵抗値Ｒｇ＿ｏｎと、ゲートコンデンサ２７の容量Ｃｃとの積に近い値となり、オン遷移時間のばらつきを抑制することが可能になる（τ＝Ｒｇ＿ｏｎ・（Ｃｇ＋Ｃｃ））。
In the
また、ゲートコンデンサ２７として、温度変化に伴う容量変化が所定より小さいコンデンサを用いる構成とした。このようなコンデンサを用いることで、オン遷移時間のばらつきをより抑制することができる。
Further, the
図１に示す本実施形態のインバータＩＮＶでは、上側アームのスイッチング素子Ｓａｐの電源回路としての受信ユニット４０は個別に設けられているが、下側アームのスイッチング素子Ｓａｎの電源回路としての受信ユニット４０は共通化されている。つまり、下側アームのスイッチング素子Ｓａｎの電源電圧Ｖｓは共通化されているため、上側アームのスイッチング素子Ｓａｐの電源電圧Ｖｓに比べ、スイッチング素子Ｓａｂの駆動に伴う電圧低下が懸念される。電源電圧Ｖｓが低下することで各スイッチング素子ＳａｂのゲートＧに印加される駆動電圧が低下し、スイッチング素子Ｓａｂが閉状態とされている場合のコレクタ−エミッタ間飽和電圧（オン抵抗）が増加する。これにより、下側アームのスイッチング素子Ｓａｎにおいて、電力損失が増加し発熱量が増加すると考えられる。
In the inverter INV of the present embodiment shown in FIG. 1, the receiving
ここで、仮に、下側アームのスイッチング素子Ｓａｎのゲートコンデンサ２７の容量を大きくすると、電源回路である受信ユニット４０から流れる電流が増加することで電源電圧Ｖｓがさらに低下する。その電源電圧Ｖｓの低下によって、電力損失がさらに増加し発熱量が増加すると考えられる。そこで、本実施形態では、下側アームのスイッチング素子Ｓａｎのゲートコンデンサ２７の容量を上側アームのスイッチング素子Ｓａｐのゲートコンデンサ２７の容量に比べて小さく設定する。これにより、電源電圧の低下によるオン抵抗の増加に伴って生じる電力損失の偏りを抑制することができる。
Here, if the capacitance of the
また、インバータＩＮＶでは、直列接続されている上下アームのスイッチング素子が同時にオン状態となると、直流電源１２の正極と負極が短絡されることになり、大電流が流れスイッチング素子に損傷が発生することが懸念される。このため、上下アームのスイッチング素子の一方がオン状態からオフ状態に確実に切り替わってから、他方がオフ状態からオン状態になるように、両スイッチング素子がともにオフ状態となるデッドタイムを設けている。 In addition, in the inverter INV, when the switching elements of the upper and lower arms connected in series are turned on at the same time, the positive electrode and the negative electrode of the DC power supply 12 are short-circuited, and a large current flows and damages the switching element. Is concerned. Therefore, a dead time is provided in which both switching elements are turned off so that one of the switching elements of the upper and lower arms is surely switched from the on state to the off state and the other is turned from the off state to the on state. .
ここで、図４に示すようにゲートコンデンサ２７にオープン故障（常時開異常）が生じると、オン遷移時間とオフ遷移時間が短くなる。正常時のオン遷移時間は、Ｔ１１〜Ｔ１２ａ、異常時のオン遷移時間は、Ｔ１１〜Ｔ１２ｂ、正常時のオフ遷移時間は、Ｔ１３〜Ｔ１４ａ、異常時のオフ遷移時間はＴ１３〜Ｔ１４ｂである。上下アームのいずれか一方のスイッチング素子のオン遷移時間が短くなることで、デッドタイムを設けているにも関わらず、両スイッチング素子がともにオン状態になることが懸念される。
Here, as shown in FIG. 4, when an open failure (normally open abnormality) occurs in the
そこで、本実施形態のゲート駆動回路２０（異常判定手段）は、ゲート電圧Ｖｇｅを検出し、ゲート電圧Ｖｇｅの立ち上がり速度及び立ち下がり速度（変化速度）と、所定値とをそれぞれ比較する。そして、ゲート電圧Ｖｇｅの立ち上がり速度及び立ち下がり速度の少なくともいずれかが所定値より速いことを条件として、ゲートコンデンサ２７にオープン故障が生じていると判定する。
Therefore, the gate drive circuit 20 (abnormality determination unit) of the present embodiment detects the gate voltage Vge and compares the rising speed and falling speed (change speed) of the gate voltage Vge with predetermined values. Then, it is determined that an open failure has occurred in the
さらに、本実施形態のゲート駆動回路２０（遅延手段）は、ゲートコンデンサ２７にオープン故障が生じていると判定された場合、受信ユニット４０からオン指令信号が入力されてから、ゲートへ駆動電圧の印加を開始するまでに所定の遅延時間を設ける構成とした。
Further, when it is determined that an open failure has occurred in the
具体的には、図５に示すように、オン指令信号が入力されてからゲート電圧Ｖｇｅが印加されるまでの遅延時間を、正常時（Ｔ２１〜Ｔ２２）に比べて異常時には長くなるように（Ｔ２１〜Ｔ２３）設定した。このような構成にすることで、ゲートコンデンサ２７にオープン故障が生じた場合でも、オン遷移時間（Ｔ２１〜Ｔ２５）が正常時におけるオン遷移時間（Ｔ２１〜Ｔ２５）と近い値となる。これにより、直列接続されている上下アームのスイッチング素子が同時にオン状態となり、直流電源１２の正極と負極が短絡することを抑制することができる。
Specifically, as shown in FIG. 5, the delay time from when the ON command signal is input to when the gate voltage Vge is applied is set to be longer in an abnormal state than in a normal state (T21 to T22) ( T21 to T23) were set. With this configuration, even when an open failure occurs in the
（第２実施形態）
図６に第２実施形態におけるインバータ装置ＩＮＶａの概略図を示す。インバータ装置ＩＮＶａは２つのインバータＩＮＶ１，ＩＮＶ２を内蔵する。２つのインバータＩＮＶ１，ＩＮＶ２は、２つのモータジェネレータに三相交流電力をそれぞれ供給する。ここで、インバータＩＮＶ１，ＩＮＶ２について、第１実施形態のインバータＩＮＶと同一の構成について同一の符号を付し、適宜説明を省略する。
(Second Embodiment)
FIG. 6 shows a schematic diagram of an inverter device INVa in the second embodiment. The inverter device INVa includes two inverters INV1 and INV2. The two inverters INV1 and INV2 supply three-phase AC power to the two motor generators, respectively. Here, for the inverters INV1 and INV2, the same components as those of the inverter INV of the first embodiment are denoted by the same reference numerals, and description thereof is omitted as appropriate.
インバータ装置ＩＮＶａは水冷式であり、図４の破線によって示す方向で冷却水が流れる。各インバータＩＮＶ１，ＩＮＶ２の上側アームのスイッチング素子Ｓｕｐ，Ｓｖｐ，Ｓｗｐは、下側アームのスイッチング素子Ｓｕｎ，Ｓｖｎ，Ｓｗｎに比べて、それぞれ冷却水の上流側であり、放熱性が高い。また、インバータＩＮＶ１の下側アームのスイッチング素子Ｓｕｎ，Ｓｖｎは、インバータＩＮＶ１の下側アームのスイッチング素子Ｓｗｎ及びインバータＩＮＶ２の下側アームのスイッチング素子Ｓｕｎ，Ｓｖｎ，Ｓｗｎに比べて冷却水の上流側であり、放熱性が高い。 The inverter device INVa is of a water cooling type, and the cooling water flows in the direction indicated by the broken line in FIG. The switching elements Sup, Svp, Swp on the upper arms of the inverters INV1, INV2 are upstream of the cooling water and have higher heat dissipation than the switching elements Sun, Svn, Swn of the lower arms. Further, the switching elements Sun and Svn of the lower arm of the inverter INV1 are located upstream of the cooling water compared to the switching elements Swn of the lower arm of the inverter INV1 and the switching elements Sun, Svn and Swn of the lower arm of the inverter INV2. Yes, heat dissipation is high.
一方、インバータＩＮＶ１の下側アームのスイッチング素子Ｓｗｎ、及び、インバータＩＮＶ２の下側アームのスイッチング素子Ｓｕｎ，Ｓｖｎ，Ｓｗｎは冷却水の下流側になるため、各スイッチング素子から吸熱した後の冷却水によって冷却されるため放熱性が低い。インバータＩＮＶ２の下側アームのスイッチング素子Ｓｕｎ，Ｓｖｎの放熱性が特に低くなる。インバータＩＮＶ２の下側アームのスイッチング素子Ｓｗｎは、インバータ装置ＩＮＶａの端に設けられており、隣り合うスイッチの数がインバータＩＮＶ２の下側アームのスイッチング素子Ｓｕｎ，Ｓｖｎより少なくなる。このため、インバータＩＮＶ２の下側アームのスイッチング素子Ｓｗｎは、インバータＩＮＶ２の下側アームのスイッチング素子Ｓｕｎ，Ｓｖｎに比べて放熱性がよい。 On the other hand, since the switching element Swn of the lower arm of the inverter INV1 and the switching elements Sun, Svn, Swn of the lower arm of the inverter INV2 are downstream of the cooling water, the cooling water after absorbing heat from each switching element Low heat dissipation due to cooling. The heat dissipation of the switching elements Sun and Svn on the lower arm of the inverter INV2 is particularly low. The switching element Swn of the lower arm of the inverter INV2 is provided at the end of the inverter device INVa, and the number of adjacent switches is smaller than the switching elements Sun and Svn of the lower arm of the inverter INV2. For this reason, the switching element Swn of the lower arm of the inverter INV2 has better heat dissipation than the switching elements Sun and Svn of the lower arm of the inverter INV2.
上述したようにインバータ装置ＩＮＶａを構成するスイッチング素子Ｓａｂにおける放熱性に偏りがある場合に、放熱性が低いスイッチに設けるゲートコンデンサ２７ほど、その容量を大きくするような構成にした。スイッチング損失のばらつきが大きいということは、スイッチング損失の平均値が同一である場合に、スイッチング損失の最大値、つまり、発熱量の最大値が大きいということを意味する。インバータのような電子回路装置の設計においては、スイッチング素子Ｓａｂの最高温度に応じてスイッチング素子Ｓａｂの大きさなどの設定を行う。スイッチング素子Ｓａｂは、冷却水や冷却風による放熱量がそれぞれ異なるものであるため、放熱量が小さいスイッチング素子Ｓａｂほど温度が上昇しやすいことになる。そこで、放熱量（冷却量）の小さいスイッチング素子Ｓａｂほど、ゲートコンデンサ２７の容量を大きく設定し、スイッチング損失のばらつきを低減することで、複数のスイッチング素子Ｓａｂ全体としての最高温度を低減することが可能になる。
As described above, when the heat dissipation in the switching element Sab constituting the inverter device INVa is uneven, the
（他の実施形態）
・第１実施形態の下側アームのスイッチング素子Ｓａｎのゲートコンデンサ２７の容量を上側アームのスイッチング素子Ｓａｐのゲートコンデンサ２７の容量に比べて小さく設定する構成に代えて、上側アームのスイッチング素子Ｓａｐにのみゲートコンデンサ２７を設ける構成としてもよい。この構成でも、第１実施形態と同様に電源電圧Ｖｓの低下によるオン抵抗の増加に伴って生じる電力損失の偏りを抑制することができる。
(Other embodiments)
In place of the configuration in which the capacitance of the
・スイッチング素子Ｓａｂは、ＩＧＢＴに代えて、例えば、ＭＯＳＦＥＴでもよい。 The switching element Sab may be, for example, a MOSFET instead of the IGBT.
・ゲート駆動回路２０は、インバータ装置以外の電子回路装置に用いられるものであってもよい。例えば、昇圧回路や降圧回路を構成するスイッチング素子に対して用いてもよい。また、インバータ装置は、三相交流以外、例えば、単相交流を出力するものであってもよい。
The
・ゲート駆動回路２０において、ゲートコンデンサ２７のオープン故障を判定する機能、及び、オープン故障時に遅延時間を設ける機能は、それぞれ省略してもよい。
In the
・第２実施形態におけるインバータ装置ＩＮＶａは、水冷式に代えて、空冷式であってもよい。 The inverter device INVa in the second embodiment may be an air cooling type instead of the water cooling type.
２０…ゲート駆動回路、２７…ゲートコンデンサ、Ｓｓ…対象スイッチ、Ｇ…ゲート、Ｒｇ＿ｏｎ…オンゲート抵抗。 20 ... Gate drive circuit, 27 ... Gate capacitor, Ss ... Target switch, G ... Gate, Rg_on ... On-gate resistance.
Claims (4)
前記ゲートに前記駆動電圧を印加し前記半導体スイッチング素子を開状態から閉状態にするまでに前記ゲートから前記半導体スイッチング素子に蓄積される電荷を基準電荷とし、その基準電荷以上の電荷を蓄積可能な容量のコンデンサを前記ゲート及び接地点の間にゲートコンデンサ（２７）として設け、
前記半導体スイッチング素子は、前記直流電源の正極と前記インバータ装置の出力端子との間に設けられる複数の上側アームスイッチング素子（Ｓｕｐ，Ｓｖｐ，Ｓｗｐ）、及び、前記出力端子と前記直流電源の負極との間に設けられる複数の下側アームスイッチング素子（Ｓｕｎ，Ｓｖｎ，Ｓｗｎ）のいずれかであり、
前記ゲート駆動回路は、前記半導体スイッチング素子にそれぞれ設けられるとともに、当該ゲート駆動回路の電源電圧を前記駆動電圧として前記ゲートに印加することで当該半導体スイッチング素子を閉状態にするものであり、
前記複数の上側アームスイッチング素子のゲート駆動回路の電源電圧は個別の電源から供給されるとともに、前記複数の下側アームスイッチング素子のゲート駆動回路の電源電圧は共通の電源から供給されるものであって、
前記下側アームスイッチング素子に設けられる前記ゲートコンデンサの容量を、前記上側アームスイッチング素子に設けられる前記ゲートコンデンサの容量に比べて小さく設定する、又は、前記上側アームスイッチング素子にのみ前記ゲートコンデンサを設けることを特徴とするゲート駆動回路。 By applying a driving voltage via a gate resistor (Rg_on) to the gate (G) of the semiconductor switching elements (Ss), the semiconductor switching element to a gate drive circuit to the closed state (20), said semiconductor switching In a gate drive circuit applied to an inverter device (INV) that converts DC power supplied from a DC power source into AC power by changing the open / closed state of the element,
The charge stored in the semiconductor switching element from the gate until the driving voltage is applied to the gate and the semiconductor switching element is changed from the open state to the closed state is used as a reference charge, and charges higher than the reference charge can be stored. A capacitor having a capacitance is provided as a gate capacitor (27) between the gate and the ground ;
The semiconductor switching element includes a plurality of upper arm switching elements (Sup, Svp, Swp) provided between a positive electrode of the DC power source and an output terminal of the inverter device, and the output terminal and a negative electrode of the DC power source. Any one of a plurality of lower arm switching elements (Sun, Svn, Swn) provided between
The gate drive circuit is provided in each of the semiconductor switching elements, and the semiconductor switching element is closed by applying a power supply voltage of the gate drive circuit to the gate as the drive voltage.
The power supply voltages of the gate drive circuits of the plurality of upper arm switching elements are supplied from individual power supplies, and the power supply voltages of the gate drive circuits of the plurality of lower arm switching elements are supplied from a common power supply. And
The capacity of the gate capacitor provided in the lower arm switching element is set smaller than the capacity of the gate capacitor provided in the upper arm switching element, or the gate capacitor is provided only in the upper arm switching element. A gate drive circuit characterized by that .
前記異常判定手段により前記ゲートコンデンサに開異常が生じていると判定された場合に、前記オン指令信号が入力されてから前記ゲートへの前記駆動電圧の印加を開始するまでの遅延時間を開異常が生じていない場合に比べて長く設定する遅延手段（２０）を備えることを特徴とする請求項２に記載のゲート駆動回路。 The gate drive circuit starts application of the drive voltage to the gate on condition that an on command signal is input to change the state of the semiconductor switching element from an open state to a closed state. Because
When the abnormality determining means determines that an opening abnormality has occurred in the gate capacitor, the delay time from when the ON command signal is input to when the application of the driving voltage to the gate is started is abnormally opened. 3. The gate drive circuit according to claim 2 , further comprising delay means (20) for setting a longer time than when no occurrence occurs.
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