JP6231608B2 - 光電子集積回路の実装方法 - Google Patents
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Description
本発明は、光トリガパルスに応じて動作する光トリガ型の光電子集積回路、より詳しくは分布定数的な回路構成を持つ光電子集積回路の基板への実装方法に関するものである。
近年、インターネットを中心とするパケットベースのネットワークの隆盛により、光通信の大容量化と柔軟性・拡張性の向上が求められている。また、グローバルなIPネットワークとは別にデータセンター内ネットワークに関しても、低消費電力で大容量なパケットスイッチネットワークの実現が求められている。このため、帯域利用効率、柔軟性および拡張性の面に優れる、光パケットを用いたネットワーク(光パケットスイッチネットワーク)の実現が必要とされている。
このような光パケットスイッチネットワークの実現のためには、非同期任意長のバースト光パケット信号の生成が不可欠である。そのためには、光パケットスイッチネットワークのノードである光パケットルータ内のランダムアクセスメモリ(RAM)から出力される低速な(<1Gbps)パラレル信号を光ファイバで用いられる高速な(>10Gbps)シリアル信号に変換するという動作をバースト信号に対して行わなければならない。一般的なパラレルシリアル変換回路では、内部で用いられるクロック再生のためにこのようなバースト信号に対応することが困難であるとともに、多くの場合、パラレルシリアル変換回路自体が大規模なものとなるため大きな消費電力が必要になるという問題がある。
これらの問題を解決するため、充放電型MSM−PD(Metal-Semiconductor-Metal Photo Detector)(例えば、非特許文献1参照)を利用した光トリガ型サンプリング回路が提案されている(例えば、特許文献1、非特許文献2参照)。さらに、この光トリガ型サンプリング回路を発展させ、差動トリガを用いて光パワー変動耐性を高めることを実現した光トリガ型サンプリングを応用したOCTA(Optically Clocked Transistor Array:光クロックトランジスタアレイ)技術をベースとしたパラレルシリアル変換回路(例えば、特許文献2、非特許文献3参照)も提案されている。この差動トリガ方式パラレルシリアル変換回路の回路図を図4に示す。
図4に示した差動トリガ方式パラレルシリアル変換回路では、光電変換器としてMSM−PD401−1,402−1を用い、またトランジスタとしてHEMT(High Electron Mobility Transistor)401−3,401−4,402−3,402−4を用いている。
基本的な原理としては、第1チャンネルブロック401では、MSM−PD401−1で生成されるパルスが有する急峻な立ち上がりを利用して、第1チャンネル信号入力端子401−5から入力されるパラレル信号を矩形に切り出し、1ビット分のシリアル信号を生成した上で、このシリアル信号を信号出力ライン411に出力することで、第1チャンネル分のパラレルシリアル変換を実現している。
このような動作が1ユニットインターバル(ただし、シリアル信号出力のユニットインターバル。以降「ユニットインターバル」という表現は全てシリアル信号出力のデータレートを基準とする)ずつ時間的にずれて第2チャンネルブロック402、第3チャンネルブロック403と続いていき、第Nチャンネルブロック40Nまで同様の動作が行われ、最終的にまた第1チャンネルブロック401に動作が続いていくというループの動作で、連続的なパラレルシリアル変換動作が実現する。
以下、パラレルシリアル変換のより具体的な過程について第1チャンネルブロック401を中心に述べる。まず、差動トリガ方式パラレルシリアル変換回路では、電位VNH,VMSMが正にバイアスされ、電位VNLが負にバイアスされている。したがって、MSM−PD401−1の一方の電極Aには抵抗401−8を介して正の電位が印加され、MSM−PD401−1の他方の電極BおよびHEMT401−3のゲートには抵抗401−9,401−10により負の電位が印加され、HEMT401−4のゲートには抵抗402−7により正の電位が印加されるので、光トリガパルスがない状態ではHEMT401−3はオフ状態、HEMT401−4はオン状態となっている。
ここで、MSM−PD401−1に光トリガパルス401−6が照射されると、MSM−PD401−1の一方の電極Aには負のパルスが発生し、他方の電極Bには正のパルスが発生する。HEMT401−3はオフ状態にあるが、このMSM−PD401−1の電極Bで生成される正のパルスによりHEMT401−3はオンとなる。HEMT401−4はオン状態のままである。したがって、HEMT401−3とHEMT401−4の両方がオンとなるため、第1チャンネル信号入力端子401−5の信号が信号出力ライン411に流れ始める。
光トリガパルス401−6の1ユニットインターバル後に、光トリガパルス402−6を第2チャンネルブロック402のMSM−PD402−1に照射する。これにより、MSM−PD401−1と同様、MSM−PD402−1の一方の電極Aには負のパルスが発生し、他方の電極Bには正のパルスが発生する。MSM−PD402−1の電極Aから生成された負のパルスはキャパシタ402−2を通ってレベル変換されるとともに、HEMT401−4をオフにする。このように1ユニットインターバルだけずれた光トリガパルス402−6の照射により、光トリガパルス401−6の照射から光トリガパルス402−6の照射までの1ユニットインターバルの間だけ、第1チャンネル信号入力端子401−5の信号を信号出力ライン411に切り出して出力することができる。
この光トリガパルス照射は次の第3チャンネルブロック403で1ユニットインターバルの時間分ずれて同じように起こり、1ユニットインターバルの間だけ、第2チャンネル信号入力端子402−5の信号が信号出力ライン411に出力される。このような動作が繰り返されて、各チャンネル信号入力端子の信号が1ユニットインターバルごとに切り出され、パラレルシリアル変換が実現される。
図4に示した差動トリガ方式パラレルシリアル変換回路を差動入力型にした構成を図5に示す。第1チャンネルブロック501は、MSM−PD501−1と、キャパシタ501−2と、HEMT501−3,501−4,501−11と、抵抗501−7〜501−10,501−12〜501−14とを備えている。第2チャンネルブロック502は、MSM−PD502−1と、キャパシタ502−2と、HEMT502−3,502−4,502−11と、抵抗502−7〜502−10,502−12〜502−14とを備えている。他のチャンネルブロックについても同様である。
図5に示した構成では、HEMT501−11と抵抗501−12〜501−14とからなる回路が第1チャンネル差動信号入力端子501−5に入力される信号を単相信号に変換してHEMT501−4に入力する。同様に、HEMT502−11と抵抗502−12〜502−14とからなる回路が第2チャンネル差動信号入力端子502−5に入力される信号を単相信号に変換してHEMT502−4に入力する。その他の構成の動作は図4に示した差動トリガ方式パラレルシリアル変換回路と同様である。
図4、図5に示した差動トリガ方式パラレルシリアル変換回路では、上記のとおり1ユニットインターバルだけずれた光トリガパルスの照射を第1チャンネルブロック、第2チャンネルブロック、第3チャンネルブロック、・・・・、第Nチャンネルブロックに対して順番に行い、第Nチャンネルブロックに光トリガパルスが与えられた後、1ユニットインターバル後に光トリガパルスが再び第1チャンネルブロックに与えられる、というループの動作が行われる。
図4、図5に示したような差動トリガ方式パラレルシリアル変換回路を1チップに集積したOEIC(Opto-Electronic Integrated Circuit:光電子集積回路)には、複数のMSM−PDと複数の光軸を持つ光学系との光学的接続が不可欠である。例えば図6の例では、多芯リボンファイバ302を伝搬する光トリガパルス301を光ヘッド303からOEIC306に向けて照射するようにしている。OEIC306と外部との電気的な接続は、セラミック基板305上の配線308とOEIC306上の電極パッド(不図示)とを接続するワイヤ304によって実現される。
OEIC306は、10Gbps以上の速度の信号を扱うと同時に複数の光トリガパルスを受光するためのチップサイズが必要となるため、必然的に分布定数回路として設計される。したがって、ほとんどの場合、OEIC306は、チップ上に伝送線路を備える必要があり、集積化・微細化が困難であった。
特に図4、図5に示したような差動トリガ方式パラレルシリアル変換回路を1チップに集積したOEIC306では、第1チャンネルブロックと第2チャンネルブロック間、第2チャンネルブロックと第3チャンネルブロック間で高速電気信号の受け渡しがあり、同様に第1チャンネルブロックと第Nチャンネルブロック間においても高速電気信号の受け渡しがあるため、信号の受け渡しがあるチャンネルブロック同士が集中定数的に取り扱えるほど近づく必要があり、このような近接配置を実現するためには、第1チャンネルブロックと第Nチャンネルブロックを近づけられるよう、各チャンネルブロックをループ状に配置する必要がある。
したがって、光ヘッド303側においても、OEIC306上の各チャンネルブロックへの光トリガパルスの出射端をループ状に配置する必要があり、例えば16チャンネル(N=16)の形態では小型で低廉な1×16の光ヘッドを使うことができず、2×8の比較的大きく高価な光ヘッドが必要であった。
高畑清人、他4名、「スリー・ポイント・スリー・ピコセカンズ・エレクトリカル・パルス・ジェネレイション・フロム・ア・ディスチャージ・ベイスド・メタル・セミコンダクター・メタル・フォトディテクター(3.3 ps electrical pulse generation from a discharge-based metal-semiconductor-metal photodetector)」、エレクトロニクス・レターズ(Electronics Letters)、アイトリプルイー(IEEE)、2005年1月、第41巻、第1号、pp.38−40
リョウヘイ・ウラタ(R.Urata)、他4名、「アン・オプティカリィ・クロックト・トランジスター・アレイ・フォー・ハイスピード・アシンクロニャス・ラベル・スワッピング・フォーティギガビットパーセンコンズ・アンド・ビヨンド(An Optically Clocked Transistor Array for High-Speed Asynchronous Label Swapping: 40 Gb/s and Beyond)」、ジャーナル・オブ・ライトウェーブ・テクノロジー(JOURNAL OF LIGHTWAVE TECHNOLOGY)、アイトリプルイー(IEEE)、2008年3月、第26巻、第6号、pp.692−703
石川裕士、他5名、「ア・ノーベル・オプティカリィ・クロックト・トランジスター・アレイ・ユージング・ディファレンシャル・オペレイション・フォー・パラレル・トゥ・シリアル・コンバージョン(A novel optically clocked transistor array using differential operation, for parallel-to-serial conversion)」、イーシーオーシー2010(ECOC 2010)
図6に示したように、光トリガ型トランジスタ回路(チャンネルブロック)が形成されたOEICのセラミック基板への実装方法では、OEICを基板上に搭載する機械的接続と、OEIC上に光ヘッドを配置する光学的接続と、OEICとセラミック基板の配線をワイヤを介して接続する電気的接続とをそれぞれ別々に行う必要があったため、実装工数、部品コストおよびサイズが増大するという問題があった。
本発明は、上記課題を解決するためになされたもので、部品点数の削減、実装工数の削減およびサイズの縮小を実現することができるOEICの実装方法を提供することを目的とする。
本発明の光電子集積回路の実装方法は、光トリガパルスに応じて動作する複数の光トリガ型トランジスタ回路が配置された光電子集積回路を、平面光波回路上にフリップチップ実装する工程を含み、前記平面光波回路は、前記光トリガパルスが伝搬する多芯リボンファイバの出力端と結合された複数の光導波路と、各光導波路を伝搬する光トリガパルスを、前記光電子集積回路の対応する光トリガ型トランジスタ回路の受光素子の方向に出射させる光出射部と、前記光電子集積回路の各光トリガ型トランジスタ回路とバンプを介して電気的に接続される配線とを備え、前記平面光波回路の配線は、前記光電子集積回路の複数の光トリガ型トランジスタ回路の出力信号を伝播させる伝送線路を含み、前記光電子集積回路の前記複数の光トリガ型トランジスタ回路は、平面視2次元状に配置され、前記伝送線路の上に形成された前記バンプを介して前記伝送線路に並列に接続されて分布定数回路を構成することを特徴とするものである。
また、本発明の光電子集積回路の実装方法の1構成例において、前記光電子集積回路の複数の光トリガ型トランジスタ回路は、各々の受光素子に所定のユニットインターバルずつ時間的にずらして照射される前記光トリガパルスに応じて動作し、前記平面光波回路から入力されるパラレル信号をシリアル信号に変換して前記平面光波回路に出力するパラレルシリアル変換回路を構成することを特徴とするものである。
また、本発明の光電子集積回路の実装方法の1構成例において、前記光電子集積回路の複数の光トリガ型トランジスタ回路の各々の受光素子は、MSM−PDである。
また、本発明の光電子集積回路の実装方法の1構成例において、前記平面光波回路の光出射部は、前記光電子集積回路上に平面視2次元状に配置された複数の光トリガ型トランジスタ回路に対応して、前記平面光波回路上に平面視2次元状に配置された複数の全反射ミラーまたは複数のブラッグカプラーからなる。
また、本発明の光電子集積回路の実装方法の1構成例において、前記光電子集積回路の複数の光トリガ型トランジスタ回路の各々の受光素子は、MSM−PDである。
また、本発明の光電子集積回路の実装方法の1構成例において、前記平面光波回路の光出射部は、前記光電子集積回路上に平面視2次元状に配置された複数の光トリガ型トランジスタ回路に対応して、前記平面光波回路上に平面視2次元状に配置された複数の全反射ミラーまたは複数のブラッグカプラーからなる。
本発明によれば、平面光波回路上に光電子集積回路をフリップチップ実装することにより、平面光波回路と光電子集積回路との機械的接続、光学的接続および電気的接続を同時に実現することができる。その結果、本発明では、部品点数の削減、実装工数の削減、および光電子集積回路を搭載するモジュールのサイズの縮小を実現することができる。
また、本発明では、分布定数回路である光電子集積回路から伝送線路を排し、平面光波回路に伝送線路を形成することにより、光電子集積回路チップのサイズを縮小させることができる。
また、本発明では、光電子集積回路の複数の光トリガ型トランジスタ回路の各々の受光素子としてMSM−PDを採用することにより、通常のpin−PD等よりも単位面積当たりの寄生容量の小さな受光素子を実現できるため、受光素子のサイズを大きくすることが可能となり、フリップチップ実装時の作製トレランスを大きくすることができる。
以下、本発明の実施の形態について図面を参照して説明する。図1は本発明の実施の形態に係るOEICの実装方法を説明する断面図、図2はOEICの実装方法を説明する分解斜視図である。本実施の形態の実装方法は、石英系平面光波回路103の上にバンプ107を介してOEIC108をフリップチップ実装することを特徴とする。
本実施の形態では、OCTAの技術をベースとする、光トリガ型の分布定数回路であるOEIC108として、16チャンネルの光トリガ型トランジスタ回路を有する素子を用いている。光トリガ型トランジスタ回路の例としては、図4、図5で説明したチャンネルブロック401〜40N,501〜50Nがある(本実施の形態ではN=16)。光トリガパルス101に応じて動作するチャンネルブロック401〜40N(または501〜50N)は、OEIC108上に平面視2次元状に配置される。これらチャンネルブロックは、全体として差動トリガ方式パラレルシリアル変換回路を構成する。
石英系平面光波回路103の内部には、多芯リボンファイバ102(本実施の形態の例では16芯)の出力端と結合された複数(16個)の光導波路104と、これら光導波路104を伝搬する光トリガパルス101を、OEIC108の対応するチャンネルブロックの受光素子の方向に出射させる光出射部105とが形成されている。
図3は光出射部105の構成の1例を示す断面図である。光出射部105は、OEIC108上に平面視2次元状に配置された複数のチャンネルブロックに対応して、石英系平面光波回路103上に平面視2次元状に配置された複数(16個)の全反射ミラー1050からなる。各全反射ミラー1050は、光導波路104からの光の出射方向(図3左右方向)に対して一定の角度で傾いた反射面を有するものである。この反射面には、Au等からなる反射膜が形成される。ただし、反射膜の形成は必須の構成要件ではない。
図4、図5で説明したとおり、OEIC108に搭載された各チャンネルブロック401〜40N(または501〜50N)には、光トリガパルス101を1ユニットインターバルずつ時間的にずらして照射する必要があり、個々のチャンネルブロックに対しては16ユニットインターバル周期で光トリガパルス101を照射する必要がある。したがって、第16チャンネルブロックのMSM−PDに光トリガパルス101が照射されてから1ユニットインターバル後には第1チャンネルブロックのMSM−PDに光トリガパルス101が照射される構成となっている。
このように第1チャンネルブロックから第16チャンネルブロックまで順々に時間をずらして光トリガパルス101を照射するためには、1ユニットインターバルずつ順次増大する光遅延量を有する16本の光遅延線(不図示)を設けるようにすればよい。これらの光遅延線を多芯リボンファイバ102の対応する光ファイバ芯線の入力端に1本ずつ接続すれば、第2チャンネルブロックに照射される光トリガパルスは第1チャンネルブロックに照射される光トリガパルスに対して1ユニットインターバルの遅延があり、第3チャンネルブロックに照射される光トリガパルスは第1チャンネルブロックに照射される光トリガパルスに対して2ユニットインターバルの遅延があり、第16チャンネルブロックに照射される光トリガパルスは第1チャンネルブロックに照射される光トリガパルスに対して15ユニットインターバルの遅延がある、というように各チャンネルブロックに照射される光トリガパルスを時間的にずらすことができる。
一方、石英系平面光波回路103の表面には、スピンコート等でポリマー層112が形成され、このポリマー層112の上に金属配線106が形成されている。また、金属配線の一部は上記の伝送線路111を構成している。
OEIC108を石英系平面光波回路103上に実装する際には、石英系平面光波回路103の表面(金属配線106および伝送線路111が形成された面であり、かつ光トリガパルス101の出射面)とOEIC108の光受光面とが向き合うようにして、石英系平面光波回路103上に、例えばAuからなるバンプ107を介してOEIC108をフリップチップ実装すればよい。
多芯リボンファイバ102を通じて16個の光導波路104に入射した光トリガパルス101の各々は、それぞれ光導波路104を伝搬し、これら光導波路104の出射端に形成された全反射ミラー1050に到達する。全反射ミラー1050に到達した光トリガパルス101は、90度進行方向を変えられ、出射光109としてOEIC108の対応するチャンネルブロックの受光部に照射される。各チャンネルブロック401〜40N(または501〜50N)の受光素子であるMSM−PD401−1,402−1(または501−1,502−1)には、1ユニットインターバルずつ時間をずらして光トリガパルス101が照射されることは上記で説明したとおりである。
また、本実施の形態では、石英系平面光波回路103上に形成された伝送線路111が、図4、図5の信号出力ライン411(または511)を構成する。石英系平面光波回路103上にOEIC108をフリップチップ実装することにより、各チャンネルブロック401〜40N(または501〜50N)の出力、すなわちHEMT401−3,402−3(またはHEMT501−3,502−3)のドレインがバンプ107を介して伝送線路111と接続されるようになっている。
また、各チャンネルブロック401〜40N(または501〜50N)の信号入力端子401−5,402−5(または501−5,502−5)は、バンプ107を介して石英系平面光波回路103上の金属配線106と接続される。同様に、電位VNH,VMSM,VNLおよび接地電位もバンプ107を介して石英系平面光波回路103上の金属配線106から供給されるようになっている。
以上のように、本実施の形態では、石英系平面光波回路上にOEICをフリップチップ実装することにより、石英系平面光波回路とOEICとの機械的接続、光学的接続および電気的接続を同時に実現することができる。その結果、本実施の形態では、従来のようにOEICを基板上に搭載する機械的接続と、OEIC上に光ヘッドを配置する光学的接続と、OEICと基板の配線をワイヤを介して接続する電気的接続とを別々に行う必要がなくなるので、部品点数の削減、実装工数の削減、およびOEICを搭載するモジュールのサイズの縮小を実現することができる。
なお、本実施の形態では、OEIC108に形成される光トリガ型トランジスタ回路が16チャンネル(16個)の例で説明したが、他のチャンネル数の構成でも本実施の形態と同じ効果が得られることは言うまでもない。
また、本実施の形態では、光出射部105として複数の全反射ミラーを用いる例で説明したが、全反射ミラーの代わりに、ブラッグカプラーを採用する構成でも本実施の形態と同じ効果を得ることができる。
また、本実施の形態では、光出射部105として複数の全反射ミラーを用いる例で説明したが、全反射ミラーの代わりに、ブラッグカプラーを採用する構成でも本実施の形態と同じ効果を得ることができる。
本発明は、光トリガ型の分布定数回路である光電子集積回路に適用することができる。
101…光トリガパルス、102…多芯リボンファイバ、103…石英系平面光波回路、104…光導波路、105…光出射部、106…金属配線、107…バンプ、108…光電子集積回路、109…出射光、111…伝送線路、112…ポリマー層、401〜40N,501〜50N…チャンネルブロック、401−1,402−1,501−1,502−1…MSM−PD、1050…全反射ミラー。
Claims (4)
- 光トリガパルスに応じて動作する複数の光トリガ型トランジスタ回路が配置された光電子集積回路を、平面光波回路上にフリップチップ実装する工程を含み、
前記平面光波回路は、
前記光トリガパルスが伝搬する多芯リボンファイバの出力端と結合された複数の光導波路と、
各光導波路を伝搬する光トリガパルスを、前記光電子集積回路の対応する光トリガ型トランジスタ回路の受光素子の方向に出射させる光出射部と、
前記光電子集積回路の各光トリガ型トランジスタ回路とバンプを介して電気的に接続される配線とを備え、
前記平面光波回路の配線は、前記光電子集積回路の複数の光トリガ型トランジスタ回路の出力信号を伝播させる伝送線路を含み、
前記光電子集積回路の前記複数の光トリガ型トランジスタ回路は、平面視2次元状に配置され、前記伝送線路の上に形成された前記バンプを介して前記伝送線路に並列に接続されて分布定数回路を構成することを特徴とする光電子集積回路の実装方法。 - 請求項1記載の光電子集積回路の実装方法において、
前記光電子集積回路の複数の光トリガ型トランジスタ回路は、各々の受光素子に所定のユニットインターバルずつ時間的にずらして照射される前記光トリガパルスに応じて動作し、前記平面光波回路から入力されるパラレル信号をシリアル信号に変換して前記平面光波回路に出力するパラレルシリアル変換回路を構成することを特徴とする光電子集積回路の実装方法。 - 請求項1または2記載の光電子集積回路の実装方法において、
前記光電子集積回路の複数の光トリガ型トランジスタ回路の各々の受光素子は、MSM−PDであることを特徴とする光電子集積回路の実装方法。 - 請求項1乃至3のいずれか1項に記載の光電子集積回路の実装方法において、
前記平面光波回路の光出射部は、前記光電子集積回路上に平面視2次元状に配置された複数の光トリガ型トランジスタ回路に対応して、前記平面光波回路上に平面視2次元状に配置された複数の全反射ミラーまたは複数のブラッグカプラーからなることを特徴とする光電子集積回路の実装方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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ID=60156049
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Application Number | Title | Priority Date | Filing Date |
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JP (1) | JP6231608B2 (ja) |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5749288A (en) * | 1980-09-09 | 1982-03-23 | Toshiba Corp | Photo hybrid integrated circuit |
JP3015761B2 (ja) * | 1997-06-05 | 2000-03-06 | 財団法人半導体研究振興会 | 多重光信号の分配装置 |
JP2004233991A (ja) * | 1997-10-01 | 2004-08-19 | Hitachi Chem Co Ltd | 光情報処理装置 |
WO2000008505A1 (en) * | 1998-08-05 | 2000-02-17 | Seiko Epson Corporation | Optical module |
CN1993639B (zh) * | 2004-09-29 | 2013-01-16 | 日立化成工业株式会社 | 光电集成电路元件和使用该光电集成电路元件的传送装置 |
JP4543956B2 (ja) * | 2005-02-18 | 2010-09-15 | ソニー株式会社 | 半導体装置およびそれを用いた電子機器 |
JP5519838B1 (ja) * | 2013-07-01 | 2014-06-11 | 日本電信電話株式会社 | 光トリガ型パラレルシリアル変換回路 |
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Publication number | Publication date |
---|---|
JP2017194579A (ja) | 2017-10-26 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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