JP6203631B2 - Semiconductor device and method for adjusting cross-point level of differential strobe signal in semiconductor device - Google Patents

Description

本発明は、半導体装置及び半導体装置における差動ストローブ信号のクロスポイントレベルの調整方法に関する。   The present invention relates to a semiconductor device and a method for adjusting a cross point level of a differential strobe signal in the semiconductor device.

ＤＲＡＭやＳＤＲＡＭ等の半導体メモリは、例えば、メモリコントローラ機能を備えたＡＳＩＣとともにオンボードされた半導体装置として構成される。半導体装置のデータ転送速度は、一般に、クロックの周波数（動作周波数）に依存するため、半導体装置の高速化の要求は、より高いクロック周波数の要求に拍車をかけている。このような状況の中、ＤＤＲ（Double-Data-Rate）型ＳＤＲＡＭが提唱され、広く普及されるに至っている。このＤＤＲ型ＳＤＲＡＭは、クロックのエッジの立ち上がり／立ち下がりの両方を用いて動作させることで、通常のＳＤＲＡＭの倍速でデータを転送することができる半導体装置である。これまでのところ、ＤＤＲ２やＤＤＲ３規格が実用化され、ＤＤＲ４規格もまた実用化されるものと期待されている。   A semiconductor memory such as a DRAM or SDRAM is configured as a semiconductor device onboard together with an ASIC having a memory controller function, for example. Since the data transfer speed of a semiconductor device generally depends on the clock frequency (operating frequency), the demand for higher speed of the semiconductor device has spurred the demand for a higher clock frequency. Under such circumstances, a DDR (Double-Data-Rate) type SDRAM has been proposed and has been widely spread. This DDR type SDRAM is a semiconductor device capable of transferring data at double the speed of a normal SDRAM by operating using both rising and falling edges of a clock. So far, the DDR2 and DDR3 standards have been put into practical use, and the DDR4 standard is also expected to be put into practical use.

このようなＤＤＲ２又はＤＤＲ３型ＳＤＲＡＭ等の半導体装置では、ＡＳＩＣとのインターフェースに、相互に位相が異なる２つの相補ストローブ信号（差動ストローブ信号）が用いられており、これによって、相補ストローブ信号のエッジの立ち上がり／立ち下がりによるクロスポイント周期を一定にし、安定的、ひいては高速なデータ転送を実現している。このようなインターフェースの仕様上、クロスポイントの電圧レベル（クロスポイントレベル）は、基準電圧ＶRefから所定の範囲内に収まる必要がある。   In such a semiconductor device such as a DDR2 or DDR3 type SDRAM, two complementary strobe signals (differential strobe signals) having different phases from each other are used for an interface with the ASIC. The cross-point cycle due to the rise / fall of the signal is made constant, and stable and high-speed data transfer is realized. Due to the specifications of such an interface, the voltage level of the cross point (cross point level) needs to be within a predetermined range from the reference voltage VRef.

しかしながら、現実問題として、クロスポイントレベルは、例えば素子や伝送路の特性に起因するＳｋｅｗによって、仕様で定められた範囲内に収まらない場合があるという問題があった。即ち、例えば、図１４は、図１３に示す従来の半導体装置における差動ストローブ信号の例を示す図であるが、同図に示すように、ＡＳＩＣのＮ側出力バッファが出力したデータストローブ信号（ｄ）の位相がＰ側のもの（ｃ）に比べて遅れることによって、クロスポイントレベルは、（ｅ）点では電圧上限値を超え、（ｆ）点では電圧下限値を下回る現象が発生する。このようなクロスポイントレベルのずれは、半導体装置の誤動作等の原因になる。   However, as a practical problem, there is a problem that the cross point level may not be within the range defined by the specification due to, for example, Skew resulting from the characteristics of the element and the transmission path. That is, for example, FIG. 14 is a diagram showing an example of the differential strobe signal in the conventional semiconductor device shown in FIG. 13, but as shown in FIG. 14, the data strobe signal (output from the ASIC N-side output buffer ( Due to the fact that the phase of d) is delayed compared to the phase (c) on the P side, the cross point level exceeds the voltage upper limit at point (e) and falls below the voltage lower limit at point (f). Such a shift in the cross point level causes a malfunction of the semiconductor device.

このため、例えば下記特許文献１は、データストローブ信号のスルーレートを変更することなくデータストローブ信号のクロスポイントの電位を調整可能な半導体装置を開示する。具体的には、下記特許文献１の半導体装置は、外部クロックに基づき第１内部クロックを発生する発生回路と、第１内部クロックに基づき第２及び第３内部クロックを生成する分割回路であって、第３内部クロックの立ち上がり及び立ち下がりの少なくとも一方のタイミングを調整するエッジ調整回路を含む分割回路と、エッジ調整回路にエッジ調整信号を供給する調整情報保持部と、第２内部クロックに応じて第１データストローブ信号を発生し第３内部クロックに応じて第１データストローブ信号と位相が異なる第２データストローブ信号を発生する出力回路を備え、エッジ調整回路はエッジ調整信号に応じて第３内部クロックの立ち上がり及び立ち下がりの少なくとも一方のタイミングを可変に調整する。   For this reason, for example, Patent Document 1 below discloses a semiconductor device capable of adjusting the potential of the cross point of the data strobe signal without changing the slew rate of the data strobe signal. Specifically, the semiconductor device disclosed in Patent Document 1 below includes a generation circuit that generates a first internal clock based on an external clock, and a dividing circuit that generates a second and third internal clock based on the first internal clock. A division circuit including an edge adjustment circuit that adjusts timing of at least one of rising and falling of the third internal clock, an adjustment information holding unit that supplies an edge adjustment signal to the edge adjustment circuit, and a second internal clock An output circuit for generating a first data strobe signal and generating a second data strobe signal having a phase different from that of the first data strobe signal in accordance with a third internal clock; and the edge adjustment circuit in accordance with the edge adjustment signal. The timing of at least one of the rising edge and falling edge of the clock is variably adjusted.

特開２０１１-２２２０８０号公報JP 2011-222080 A

特許文献１に示すような従来の半導体装置では、相補データストローブ信号のクロスポイントの電位を外部のテスト装置等によって測定し、該測定した電位に基づいて外部からテストコード信号を供給し、内部クロックのエッジの立ち上がり／立ち下がりを調整する方法が採用されている。   In a conventional semiconductor device as shown in Patent Document 1, a cross-point potential of a complementary data strobe signal is measured by an external test device or the like, a test code signal is supplied from the outside based on the measured potential, and an internal clock The method of adjusting the rising / falling edge of the edge is employed.

しかしながら、かかる従来の調整方法は、外部のテスト装置等を用いていたため、１つの半導体装置内部で調整動作を自動的に完結させることができず、従って、調整のための工程が煩雑であった。   However, since the conventional adjustment method uses an external test device or the like, the adjustment operation cannot be completed automatically within one semiconductor device, and therefore the adjustment process is complicated. .

また、メモリコントローラ機能を備えたＡＳＩＣとＤＲＡＭ等とをオンボードした半導体装置においては、本来、ＡＳＩＣとＤＲＡＭ等との間の伝送路をも考慮して、差動信号のクロスポイントレベルが仕様に沿うように調整される必要があるが、従来の半導体装置ではこのような観点では調整がなされていなかった。即ち、例えば、半導体装置上でＡＳＩＣから出力された差動信号は、ＰＮ側それぞれの伝送路の配線容量等に起因して、ＤＲＡＭ等の入力端子で異なるＳｋｅｗが発生し、クロスポイントレベルがずれてしまうことがある。しかしながら、従来の半導体装置では、ＡＳＩＣ及びＤＲＡＭ等全体を含めて、その特性を考慮した調整がなされていなかった。   In addition, in a semiconductor device in which an ASIC having a memory controller function and a DRAM or the like are onboard, the cross-point level of the differential signal is originally specified in consideration of the transmission path between the ASIC and the DRAM or the like. However, the conventional semiconductor device has not been adjusted from such a viewpoint. That is, for example, a differential signal output from an ASIC on a semiconductor device causes a different skew at an input terminal of a DRAM or the like due to the wiring capacity of each transmission line on the PN side, and the cross point level is shifted. May end up. However, the conventional semiconductor device has not been adjusted in consideration of its characteristics including the entire ASIC and DRAM.

そこで、本発明は、ＡＳＩＣとＤＲＡＭ等とをオンボードした半導体装置において、差動ストローブ信号のクロスポイントレベルを自動的に調整する方法、及び該調整する機能を備えた半導体装置を提供することを目的とする。   Therefore, the present invention provides a method for automatically adjusting the cross-point level of a differential strobe signal in a semiconductor device in which an ASIC, a DRAM, and the like are onboard, and a semiconductor device having the function of adjusting the differential strobe signal. Objective.

より具体的には、本発明は、オンボードのＡＳＩＣとＤＲＡＭ等との間の伝送路及びＤＡＲＭ等自体の特性を考慮した、差動ストローブ信号に対するＤＲＡＭ等からのフィードバック信号を利用して、クロスポイントレベルを自動的に調整する方法、及び該調整する機能を備えた半導体装置を提供することを目的とする。   More specifically, the present invention uses a feedback signal from the DRAM or the like for the differential strobe signal in consideration of the transmission path between the on-board ASIC and the DRAM and the characteristics of the DARM or the like. It is an object of the present invention to provide a method for automatically adjusting a point level and a semiconductor device having a function for adjusting the point level.

上記課題を解決するため、本発明は、以下の技術的特徴を含んで構成される。   In order to solve the above-described problems, the present invention includes the following technical features.

即ち、ある観点に従う本発明は、ＤＲＡＭ部と、差動ストローブ信号を伝送するための一対の伝送路を介して該ＤＲＡＭ部に接続されたＡＳＩＣ部とを備える半導体装置であって、前記ＡＳＩＣ部は、前記ＤＲＡＭ部の動作を制御するためのメモリコントローラと、前記差動ストローブ信号を伝送するための前記一対の伝送路の少なくとも一方の伝送路上に配置され、該差動ストローブ信号の位相関係を調整可能に構成された第１の位相調整回路と、測定基準信号を伝送するための伝送路上に配置され、該測定基準信号の位相を所定量ずつシフト可能に構成された第２の位相調整回路と、を備え、前記ＤＲＡＭ部は、前記一対の伝送路の一方の伝送路に接続され、該ＤＲＡＭ部における基準電圧と前記差動ストローブ信号の一方の信号とに基づいて動作する第１の差動入力バッファと、前記一対の伝送路の他方の伝送路に接続され、前記基準電圧と前記差動ストローブ信号の他方の信号とに基づいて動作する第２の差動入力バッファと、前記第１の入力差動バッファ及び前記第２の入力差動バッファのそれぞれの出力と前記測定基準信号とに基づいて、被評価信号のそれぞれを生成し、出力する回路と、を備え、前記メモリコントローラは、前記第２の位相調整回路を制御して、前記測定基準信号の位相を初期値から前記所定量ずつシフトさせながら、前記ＤＲＡＭ部から出力される前記被評価信号の値に基づいて、前記差動ストローブ信号のクロスポイントレベルが所定の範囲内に収まっているか否かを判断し、該判断の結果に従って、前記第１の位相調整回路を制御して前記差動ストローブ信号の位相関係を調整することによって、前記差動ストローブ信号のクロスポイントレベルを調整する、半導体装置である。   That is, the present invention according to a certain aspect is a semiconductor device including a DRAM unit and an ASIC unit connected to the DRAM unit via a pair of transmission paths for transmitting a differential strobe signal. Is arranged on at least one transmission path of the memory controller for controlling the operation of the DRAM unit and the pair of transmission paths for transmitting the differential strobe signal, and the phase relationship of the differential strobe signal is A first phase adjustment circuit configured to be adjustable, and a second phase adjustment circuit arranged on a transmission path for transmitting the measurement reference signal and configured to be able to shift the phase of the measurement reference signal by a predetermined amount The DRAM unit is connected to one transmission line of the pair of transmission lines, and is based on a reference voltage in the DRAM unit and one signal of the differential strobe signal. And a second differential input connected to the other transmission line of the pair of transmission lines and operating based on the reference voltage and the other signal of the differential strobe signal. An input buffer, and a circuit that generates and outputs each of the signals to be evaluated based on the outputs of the first input differential buffer and the second input differential buffer and the measurement reference signal. And the memory controller controls the second phase adjustment circuit to shift the phase of the measurement reference signal from the initial value by the predetermined amount while the value of the signal to be evaluated output from the DRAM unit. And determining whether or not the cross-point level of the differential strobe signal is within a predetermined range, and controlling the first phase adjustment circuit according to the determination result to determine the difference. By adjusting the phase relationship of the strobe signal, to adjust the cross-point level of the differential strobe signal, which is a semiconductor device.

従って、本発明によれば、ＡＳＩＣとＤＲＡＭ等とをオンボードした半導体装置において、差動ストローブ信号のクロスポイントレベルを自動的に調整することができるようになる。   Therefore, according to the present invention, the cross-point level of the differential strobe signal can be automatically adjusted in the semiconductor device in which the ASIC and the DRAM are onboard.

具体的には、前記メモリコントローラは、前記差動ストローブ信号のクロスポイントレベルが所定の範囲内に収まっていないと判断する場合に、前記差動ストローブ信号のクロスポイントレベルが所定の範囲内に収まるように、前記第１の位相調整回路を制御して前記差動ストローブ信号の位相関係を調整する。   Specifically, when the memory controller determines that the cross point level of the differential strobe signal is not within a predetermined range, the cross point level of the differential strobe signal is within the predetermined range. As described above, the first phase adjustment circuit is controlled to adjust the phase relationship of the differential strobe signal.

また、前記メモリコントローラは、前記被評価信号のそれぞれの値が一致した場合に、前記クロスポイントレベルが所定の範囲内にないと判断することができる。   The memory controller can determine that the cross point level is not within a predetermined range when the values of the signals to be evaluated match.

さらに、前記メモリコントローラは、前記クロスポイントレベルが所定の範囲内にないと判断する場合に、前記測定基準信号の位相を初期値にリセットした後、再度、該測定基準信号の位相を所定量ずつシフトさせることができる。   Further, when the memory controller determines that the cross point level is not within a predetermined range, the memory controller resets the phase of the measurement reference signal to an initial value, and then again sets the phase of the measurement reference signal by a predetermined amount. Can be shifted.

さらにまた、前記メモリコントローラは、前記測定基準信号の位相のシフト量が所定の上限値に達した場合に、前記差動ストローブ信号の位相関係の調整を終了することができる。   Furthermore, the memory controller can end the adjustment of the phase relationship of the differential strobe signal when the phase shift amount of the measurement reference signal reaches a predetermined upper limit value.

ここで、前記差動ストローブ信号は、差動クロック信号及び差動データ信号の少なくとも一方であり得る。   Here, the differential strobe signal may be at least one of a differential clock signal and a differential data signal.

また、前記メモリコントローラは、前記差動クロック信号の位相関係の調整後、前記差動データ信号の位相関係の調整を行うように制御することができる。   The memory controller may be controlled to adjust the phase relationship of the differential data signal after adjusting the phase relationship of the differential clock signal.

また、前記メモリコントローラは、前記ＤＲＡＭ部のクロックモードがシングルエンド入力モードとなるように制御を行うことができる。   In addition, the memory controller can perform control so that the clock mode of the DRAM unit is a single-ended input mode.

また、前記メモリコントローラは、前記差動データ信号の位相関係の調整を行う場合に、前記クロックモードが差動入力モードとなるように制御を行うことができる。   The memory controller can control the clock mode to be a differential input mode when adjusting the phase relationship of the differential data signal.

さらに、前記第１の位相調整回路は、前記差動ストローブ信号のうちの対応する信号の位相を所定量だけシフトすることにより、該差動ストローブ信号の位相関係を調整することができる。   Furthermore, the first phase adjustment circuit can adjust the phase relationship of the differential strobe signal by shifting the phase of the corresponding signal of the differential strobe signal by a predetermined amount.

また、ある観点に従う本発明は、ＤＲＡＭ部と該ＤＲＡＭ部の動作を制御するメモリコントローラを含むＡＳＩＣ部とを接続する、半導体装置のインターフェース構造であって、前記ＡＳＩＣ部は、前記メモリコントローラから出力される差動ストローブ信号を伝送するための一対の伝送路の少なくとも一方の伝送路上に配置され、該差動ストローブ信号の位相関係を調整可能に構成された第１の位相調整回路と、前記メモリコントローラから出力される測定基準信号を伝送するための伝送路上に配置され、該測定基準信号の位相を所定量ずつシフト可能に構成された第２の位相調整回路と、を備えるインターフェース部を備え、前記ＤＲＡＭ部は、前記一対の伝送路の一方の伝送路に接続され、該ＤＲＡＭ部における基準電圧と前記差動ストローブ信号の一方の信号とに基づいて動作する第１の差動入力バッファと、前記一対の伝送路の他方の伝送路に接続され、前記基準電圧と前記差動ストローブ信号の他方の信号とに基づいて動作する第２の差動入力バッファと、前記第１の入力差動バッファ及び前記第２の入力差動バッファのそれぞれの出力と前記測定基準信号とに基づいて、被評価信号のそれぞれを生成し、出力する回路と、を備えるインターフェース部を備え、前記第２の位相調整回路は、前記メモリコントローラの制御の下、前記測定基準信号の位相を初期値から前記所定量ずつシフトさせ、前記第１の位相調整回路は、前記メモリコントローラの制御の下、前記ＤＲＡＭ部から出力される前記被評価信号の値に基づいて前記差動ストローブ信号のクロスポイントレベルが所定の範囲内に収まっていないと判断される場合に、前記差動ストローブ信号の位相関係を調整することによって、前記差動ストローブ信号のクロスポイントレベルを調整する、半導体装置のインターフェース構造である。   According to another aspect of the present invention, there is provided an interface structure of a semiconductor device for connecting a DRAM unit and an ASIC unit including a memory controller for controlling the operation of the DRAM unit, wherein the ASIC unit outputs from the memory controller. A first phase adjustment circuit arranged on at least one transmission path of a pair of transmission paths for transmitting the differential strobe signal, and configured to be capable of adjusting the phase relationship of the differential strobe signal; and the memory A second phase adjustment circuit disposed on a transmission path for transmitting the measurement reference signal output from the controller and configured to be able to shift the phase of the measurement reference signal by a predetermined amount; The DRAM unit is connected to one of the pair of transmission lines, and a reference voltage in the DRAM unit and the differential channel are connected. A first differential input buffer that operates based on one signal of the lobe signal, and is connected to the other transmission line of the pair of transmission lines, to the reference voltage and the other signal of the differential strobe signal Based on the second differential input buffer operating based on the output of each of the first input differential buffer and the second input differential buffer and the measurement reference signal. Generating and outputting a circuit, and the second phase adjustment circuit shifts the phase of the measurement reference signal from the initial value by the predetermined amount under the control of the memory controller, The first phase adjustment circuit controls the cross-point level of the differential strobe signal based on the value of the signal under evaluation output from the DRAM unit under the control of the memory controller. An interface structure of a semiconductor device that adjusts a cross-point level of the differential strobe signal by adjusting a phase relationship of the differential strobe signal when it is determined that the signal does not fall within a predetermined range. is there.

さらに、ある観点に従う本発明は、差動ストローブ信号により動作可能に構成されたＤＲＡＭであって、メモリコントローラから出力される差動ストローブ信号を伝送するための一対の伝送路の一方の伝送路に接続され、前記ＤＲＡＭの基準電圧と前記差動ストローブ信号の一方の信号とに基づいて動作する第１の差動入力バッファと、前記一対の伝送路の他方の伝送路に接続され、前記基準電圧と前記差動ストローブ信号の他方の信号とに基づいて動作する第２の差動入力バッファと、前記第１の入力差動バッファ及び前記第２の入力差動バッファのそれぞれの出力と前記測定基準信号とに基づいて、被評価信号のそれぞれを生成し、出力する回路と、を備える、ＤＲＡＭである。   Furthermore, the present invention according to a certain aspect is a DRAM configured to be operable by a differential strobe signal, and is provided in one transmission path of a pair of transmission paths for transmitting the differential strobe signal output from the memory controller. A first differential input buffer that is connected and operates based on a reference voltage of the DRAM and one of the differential strobe signals; and the other of the pair of transmission lines, the reference voltage And a second differential input buffer that operates based on the other signal of the differential strobe signal, outputs of the first input differential buffer and the second input differential buffer, and the measurement standard And a circuit that generates and outputs each of the signals to be evaluated based on the signals.

さらにまた、ある観点に従う本発明は、ＤＲＡＭ部と、該ＤＲＡＭ部の動作を制御するメモリコントローラを含むＡＳＩＣ部とを含んで構成される半導体装置における差動ストローブ信号のクロスポイントレベルを調整するための方法であって、ＤＲＡＭ部に設けられた第１の差動入力バッファ及び第２の差動入力バッファに対して差動ストローブ信号を出力することと、前記差動ストローブ信号の一方の信号と前記ＤＲＡＭ部における基準電圧とに基づいて前記第１の差動入力バッファより信号を出力するとともに、前記差動ストローブ信号の他方の信号と前記ＤＲＡＭ部における基準電圧とに基づいて前記第２の差動入力バッファより信号を出力することと、測定基準信号を出力することと、前記第１の差動入力バッファ及び前記第２の差動入力バッファのそれぞれから出力される信号と前記測定基準信号とに基づいて、被評価信号のそれぞれを生成し、出力することと、を含み、前記メモリコントローラの制御の下、前記測定基準信号の位相を初期値から所定量ずつシフトさせながら、前記被評価信号の値に基づいて、前記差動ストローブ信号のクロスポイントレベルが所定の範囲内に収まっているか否かを判断し、該判断の結果に従って、前記差動ストローブ信号の位相関係を調整することによって、前記差動ストローブ信号のクロスポイントレベルを調整する、方法である。   Furthermore, the present invention according to a certain aspect adjusts the cross point level of a differential strobe signal in a semiconductor device including a DRAM unit and an ASIC unit including a memory controller that controls the operation of the DRAM unit. And outputting a differential strobe signal to a first differential input buffer and a second differential input buffer provided in the DRAM unit; and one of the differential strobe signals; A signal is output from the first differential input buffer based on the reference voltage in the DRAM section, and the second difference is determined based on the other signal of the differential strobe signal and the reference voltage in the DRAM section. Outputting a signal from a dynamic input buffer, outputting a measurement reference signal, the first differential input buffer, and the second Generating and outputting each of the signals under evaluation based on a signal output from each of the dynamic input buffers and the measurement reference signal, and under control of the memory controller, While shifting the phase by a predetermined amount from the initial value, it is determined whether the cross-point level of the differential strobe signal is within a predetermined range based on the value of the signal under evaluation, and the result of the determination To adjust the cross-point level of the differential strobe signal by adjusting the phase relationship of the differential strobe signal.

本発明によれば、ＡＳＩＣとＤＲＡＭ等とをオンボードした半導体装置において、差動ストローブ信号のクロスポイントレベルを自動的に調整することができ、従って、半導体装置の調整工程を簡略化できるようになる。   According to the present invention, it is possible to automatically adjust the cross-point level of the differential strobe signal in a semiconductor device in which an ASIC, a DRAM, and the like are onboard, and therefore, the adjustment process of the semiconductor device can be simplified. Become.

本発明の他の技術的特徴、目的、及び作用効果乃至は利点は、添付した図面を参照して説明される以下の実施形態により明らかにされる。   Other technical features, objects, effects, and advantages of the present invention will become apparent from the following embodiments described with reference to the accompanying drawings.

本発明の一実施形態に係る半導体装置の一例を説明するブロックダイアグラムである。It is a block diagram explaining an example of the semiconductor device which concerns on one Embodiment of this invention. 本発明の一実施形態に係る半導体装置における位相調整回路の一例を説明するためのブロックダイアグラムである。It is a block diagram for demonstrating an example of the phase adjustment circuit in the semiconductor device which concerns on one Embodiment of this invention. 本発明の一実施形態に係る半導体装置におけるキャリブレーションモードでの動作を概略的に説明するためのフローチャートである。5 is a flowchart for schematically explaining the operation in the calibration mode in the semiconductor device according to the embodiment of the present invention. 本発明の一実施形態に係る半導体装置におけるキャリブレーションモードでの動作を概略的に説明するためのフローチャートである。5 is a flowchart for schematically explaining the operation in the calibration mode in the semiconductor device according to the embodiment of the present invention. 本発明の一実施形態に係る半導体装置におけるキャリブレーションモードでの動作を概略的に説明するためのフローチャートである。5 is a flowchart for schematically explaining the operation in the calibration mode in the semiconductor device according to the embodiment of the present invention. 本発明の一実施形態に係る半導体装置におけるキャリブレーションモードでの動作を概略的に説明するためのフローチャートである。5 is a flowchart for schematically explaining the operation in the calibration mode in the semiconductor device according to the embodiment of the present invention. 本発明の一実施形態に係る半導体装置におけるキャリブレーションモードでの動作を概略的に説明するためのフローチャートである。5 is a flowchart for schematically explaining the operation in the calibration mode in the semiconductor device according to the embodiment of the present invention. 本発明の一実施形態に係る半導体装置におけるキャリブレーションモード動作時の信号のタイミングチャートの一例である。6 is an example of a timing chart of signals during a calibration mode operation in the semiconductor device according to the embodiment of the present invention. 本発明の一実施形態に係る半導体装置の一例を説明するブロックダイアグラムである。It is a block diagram explaining an example of the semiconductor device which concerns on one Embodiment of this invention. 本発明の一実施形態に係る半導体装置におけるキャリブレーションモードでの動作を概略的に説明するためのフローチャートである。5 is a flowchart for schematically explaining the operation in the calibration mode in the semiconductor device according to the embodiment of the present invention. 本発明の一実施形態に係る半導体装置におけるキャリブレーションモード動作時の信号のタイミングチャートの一例である。6 is an example of a timing chart of signals during a calibration mode operation in the semiconductor device according to the embodiment of the present invention. 本発明の一実施形態に係る半導体装置におけるキャリブレーションモード動作時の信号のタイミングチャートの一例である。6 is an example of a timing chart of signals during a calibration mode operation in the semiconductor device according to the embodiment of the present invention. 本発明の一の実施形態に係る半導体装置の一例を説明するブロックダイアグラムである。It is a block diagram explaining an example of the semiconductor device concerning one embodiment of the present invention. 本発明の一の実施形態に係る半導体装置における被評価信号の値を記録したテーブルの一例を示す図である。It is a figure which shows an example of the table which recorded the value of the to-be-evaluated signal in the semiconductor device which concerns on one Embodiment of this invention. 本発明の一の実施形態に係る半導体装置の一例を説明するブロックダイアグラムである。It is a block diagram explaining an example of the semiconductor device concerning one embodiment of the present invention. 本発明の一の実施形態に係る半導体装置における差動ストローブ信号のキャリブレーション処理の結果の一例を説明するための図である。It is a figure for demonstrating an example of the result of the calibration process of the differential strobe signal in the semiconductor device which concerns on one Embodiment of this invention. 従来の半導体装置のインターフェース構成を説明するための図である。It is a figure for demonstrating the interface structure of the conventional semiconductor device. 図１３に示す従来の半導体装置における差動ストローブ信号の例を示す図である。It is a figure which shows the example of the differential strobe signal in the conventional semiconductor device shown in FIG.

次に、本発明の実施の形態について、図面を参照しつつ説明する。   Next, embodiments of the present invention will be described with reference to the drawings.

［第１の実施形態］
図１は、本発明の一実施形態に係る半導体装置の一例を説明するブロックダイアグラムであり、特に、該半導体装置のインターフェース部分の構成の一例を示している。同図に示すように、本実施形態の半導体装置１０は、ＤＲＡＭ部２０と、ＡＳＩＣ部３０とを含んで１つボード上に一体的に構成された電子デバイスである。或いは、半導体装置１０は、ＤＲＡＭ部２０とＡＳＩＣ部３０とがパッケージされた電子デバイスであっても良い。ＤＲＡＭ部２０及びＡＳＩＣ部３０は、ボード上に配された伝送路（データバス）と接続したそれぞれのインターフェース部を介して相互に接続される（図中、全ての伝送路が図示されているわけではない。）。 [First Embodiment]
FIG. 1 is a block diagram illustrating an example of a semiconductor device according to an embodiment of the present invention, and particularly shows an example of the configuration of an interface portion of the semiconductor device. As shown in the figure, the semiconductor device 10 of the present embodiment is an electronic device that includes a DRAM unit 20 and an ASIC unit 30 and is integrally configured on one board. Alternatively, the semiconductor device 10 may be an electronic device in which the DRAM unit 20 and the ASIC unit 30 are packaged. The DRAM unit 20 and the ASIC unit 30 are connected to each other via respective interface units connected to transmission lines (data buses) arranged on the board (all the transmission lines are shown in the figure). is not.).

ＤＲＡＭ部２０は、典型的には、相補ストローブ信号（差動ストローブ信号）によって動作するＤＤＲ型ＳＤＲＡＭである。差動ストローブ信号は、それぞれの位相が相補の関係にある一対のストローブ信号である。ＤＲＡＭ部２０は、例えば、基準電圧Ｖ_Refを生成するための定電圧源（図示せず）をその内部に含む。本実施形態では、ＤＲＡＭ部２０のインターフェース部は、後述するように、ＡＳＩＣ部３０の制御の下で差動ストローブ信号のクロスポイントレベルのずれを検出するための被評価信号を生成し、該生成した被評価信号をＡＳＩＣ部２０にフィードバックする機構を含む。 The DRAM unit 20 is typically a DDR type SDRAM that operates by a complementary strobe signal (differential strobe signal). The differential strobe signal is a pair of strobe signals whose phases are complementary to each other. The DRAM unit 20 includes, for example, a constant voltage source (not shown) for generating the reference voltage V _Ref therein. In the present embodiment, as will be described later, the interface unit of the DRAM unit 20 generates an evaluation target signal for detecting a cross point level shift of the differential strobe signal under the control of the ASIC unit 30, and generates the signal to be evaluated. A mechanism for feeding back the evaluated signal to the ASIC unit 20.

より具体的には、ＤＲＡＭ部２０は、そのインターフェース部において、例えば、差動ＩＯバッファ２１と、第１の差動入力バッファ２２ａと、第２の差動入力バッファ２２ｂと、複数のデータＩＯ部２３ａ〜２３ｃと、コントロールＩＯ部２４とを含む。これらのコンポーネント２１〜２４は、例えばラッチ回路２５ａ及び２５ｂ等の他のコンポーネントを介して図示のように接続される。   More specifically, the DRAM unit 20 includes, for example, a differential IO buffer 21, a first differential input buffer 22a, a second differential input buffer 22b, and a plurality of data IO units in the interface unit. 23a-23c and a control IO unit 24. These components 21 to 24 are connected as illustrated via other components such as latch circuits 25a and 25b.

差動ＩＯバッファ２１は、入力される差動ストローブ信号を所定の係数（差動利得）で増幅する差動増幅回路である。例えば、差動ＩＯバッファ２１は、ＡＳＩＣ部３０から差動クロック信号を受け取る場合、これを所定の差動利得で増幅して、ＤＲＡＭ部２０の内部クロックとして出力する（図示せず）。   The differential IO buffer 21 is a differential amplifier circuit that amplifies an input differential strobe signal by a predetermined coefficient (differential gain). For example, when receiving a differential clock signal from the ASIC unit 30, the differential IO buffer 21 amplifies it with a predetermined differential gain and outputs it as an internal clock of the DRAM unit 20 (not shown).

第１の差動入力バッファ２２ａは、基準電圧Ｖ_Refと、差動ＩＯバッファ２１に入力される差動ストローブ信号のうちの一方（例えばＰ（正）側）の信号とによって動作する差動増幅回路である。また、第２の差動入力バッファ２２ｂは、基準電圧Ｖ_Refと差動ＩＯバッファ２１に入力される差動ストローブ信号のうちの他方（例えばＮ（負）側）の信号とによって動作する差動増幅回路である。第１の差動入力バッファ２２ａ及び第２の差動入力バッファ２２ｂのそれぞれの出力は、ラッチ回路２５ａ及び２５ｂを介して、データＩＯ部２３ｃ及び２３ｂにそれぞれ入力される。 The first differential input buffer 22a is operated by the reference voltage V _Ref and one (for example, P (positive) side) signal of the differential strobe signals input to the differential IO buffer 21. Circuit. The second differential input buffer 22b is a differential that operates based on the reference voltage V _Ref and the other (for example, N (negative)) signal of the differential strobe signals input to the differential IO buffer 21. It is an amplifier circuit. The outputs of the first differential input buffer 22a and the second differential input buffer 22b are input to the data IO units 23c and 23b via the latch circuits 25a and 25b, respectively.

複数のデータＩＯ部２３ａ〜２３ｃは、ＡＳＩＣ部３０との間でデータ信号の入出力を行うためのバッファ回路である（例えば、既知のＤＲＡＭのＤＱ０〜ＤＱ２端子に対応する）。このうち、データＩＯ部２３ａは、ＡＳＩＣ部３０から後述する測定基準信号Ｓ_Refを受け取り、ラッチ回路２５ａ及び２５ｂに出力する。これにより、第１の差動入力バッファ２２ａ及び第２の差動入力バッファ２２ｂのそれぞれの出力は、測定基準信号Ｓ_Refの立ち上がりのタイミングでラッチされることになる。一方、データＩＯ部２３ｂ及び２３ｃは、該ラッチされた信号を受け取り、ＡＳＩＣ部３０に被評価信号Ｅ（即ち、Ｅ_n及びＥ_P）として出力する。 The plurality of data IO units 23a to 23c are buffer circuits for inputting / outputting data signals to / from the ASIC unit 30 (for example, corresponding to DQ0 to DQ2 terminals of a known DRAM). Among these, the data IO unit 23a receives a measurement reference signal S _Ref described later from the ASIC unit 30 and outputs it to the latch circuits 25a and 25b. As a result, the outputs of the first differential input buffer 22a and the second differential input buffer 22b are latched at the rising timing of the measurement reference signal _SRef . On the other hand, the data IO units 23b and 23c receive the latched signals and output them to the ASIC unit 30 as the signals to be evaluated E (ie, E _n and E _P ).

コントロールＩＯ部２４は、ＡＳＩＣ部３０との間でアドレス指定信号やコントロール信号の入出力を行うためのバッファ回路である（例えば、既知のＤＲＡＭのＣＭＤ端子に対応する。）。本実施形態では、ＤＲＡＭ部２０は、コントロールＩＯ部２４を介して受け取った所定の制御信号に基づいてモードレジスタ（図５参照）の値を書き換える。これにより、ＤＲＡＭ部３０は、該モードレジスタの値に従ったモードで動作することになる。本実施形態では、例えば、ノーマルモード及びキャリブレーションモードが用意されている。ノーマルモードは、ＤＲＡＭ部２０本来のメモリ機能を提供するためのモードである。また、キャリブレーションモードは、クロスポイントレベルが適正な範囲に収まるように該クロスポイントレベルを調整するためのモードである。キャリブレーションモードは、例えば、ノーマルモードによる実行に先だって、実行される。或いは、半導体装置１０の製品出荷前に実行されても良い。   The control IO unit 24 is a buffer circuit for inputting / outputting an address designation signal and a control signal to / from the ASIC unit 30 (for example, corresponds to a known DRAM CMD terminal). In the present embodiment, the DRAM unit 20 rewrites the value of the mode register (see FIG. 5) based on a predetermined control signal received via the control IO unit 24. As a result, the DRAM unit 30 operates in a mode according to the value of the mode register. In this embodiment, for example, a normal mode and a calibration mode are prepared. The normal mode is a mode for providing the original memory function of the DRAM unit 20. The calibration mode is a mode for adjusting the cross point level so that the cross point level is within an appropriate range. For example, the calibration mode is executed prior to the execution in the normal mode. Alternatively, it may be executed before the shipment of the semiconductor device 10.

ＡＳＩＣ部３０は、ＤＲＡＭ部２０の動作を統括的に制御するメモリコントローラ３１を含んで構成される。典型的には、ＡＳＩＣ部３０は、メモリコントローラ３１の制御の下、差動ストローブ信号を用いて、ＤＲＡＭ部２０のメモリセルからデータの読み出し／メモリセルにデータの書き込みを行う。また、ＡＳＩＣ部３０は、メモリコントローラ３１の制御の下、メモリセルのリフレッシュ動作も行う。さらに本実施形態では、ＡＳＩＣ部３０は、後述するように、メモリコントローラ３１の制御の下、ＤＲＡＭ部２０をキャリブレーションモードで動作させて、差動ストローブ信号に従ってＤＲＡＭ部２０により生成されるフィードバック信号（被評価信号Ｅ_P及びＥ_n）に基づいて、差動ストローブ信号のクロスポイントレベルのずれを検出し、これが適正な範囲に収まるように調整するキャリブレーションを行う。クロスポイントレベルの検出・調整は、例えば、差動ストローブ信号間の位相関係を調整、即ち、差動ストローブ信号のうちの少なくとも一方の信号の位相をシフトすることにより行われる。本実施形態では、ＡＳＩＣ部３０のインターフェース部にキャリブレーション機能が設けられている。 The ASIC unit 30 includes a memory controller 31 that comprehensively controls the operation of the DRAM unit 20. Typically, the ASIC unit 30 reads / writes data from / to the memory cell of the DRAM unit 20 using a differential strobe signal under the control of the memory controller 31. The ASIC unit 30 also performs a refresh operation of the memory cell under the control of the memory controller 31. Further, in the present embodiment, as will be described later, the ASIC unit 30 operates the DRAM unit 20 in the calibration mode under the control of the memory controller 31 and generates a feedback signal generated by the DRAM unit 20 according to the differential strobe signal. Based on (evaluated signals E _P and E _n ), a shift in the cross point level of the differential strobe signal is detected, and calibration is performed so that the difference is within an appropriate range. The detection and adjustment of the cross point level is performed, for example, by adjusting the phase relationship between the differential strobe signals, that is, by shifting the phase of at least one of the differential strobe signals. In the present embodiment, a calibration function is provided in the interface unit of the ASIC unit 30.

即ち、本実施形態のＡＳＩＣ部３０のインターフェース部は、例えば、位相調整回路３２ａ〜３２ｃと、出力バッファ部３３ａ及び３３ｂと、複数のデータＩＯ部３４ａ〜３４ｃと、コントロールＩＯ部３５を含んで構成される。   That is, the interface unit of the ASIC unit 30 of the present embodiment includes, for example, phase adjustment circuits 32a to 32c, output buffer units 33a and 33b, a plurality of data IO units 34a to 34c, and a control IO unit 35. Is done.

位相調整回路３２ａ〜３２ｃは、メモリコントローラ３１の制御の下、入力される信号の位相をシフトするための回路である。位相調整回路３２ａは、メモリコントローラ３１から入力される差動ストローブ信号のうちのＰ側信号の位相をシフトする一方、位相調整回路３２ｂは、Ｎ側信号の位相をシフトすることができるように、伝送路上にそれぞれ配置される。また、位相調整回路３２ｃは、メモリコントローラ３１からの測定基準信号Ｓ_Refの伝送路上に配置される。位相調整回路３２ａ及び３２ｂによる出力は、出力バッファ３３ａ及び３３ｂにそれぞれ入力され、また、位相調整回路３２ｃによる出力は、データＩＯ部３４ａに入力される。なお、位相調整回路３２が伝送路上に配置されることにより、実際上、僅かな遅延が生じてしまう可能性があるが、ＤＲＡＭ部２０に対する信号の相対的遅延が確保されれば良く、設計上、特に問題になることはない。 The phase adjustment circuits 32 a to 32 c are circuits for shifting the phase of an input signal under the control of the memory controller 31. The phase adjustment circuit 32a shifts the phase of the P-side signal among the differential strobe signals input from the memory controller 31, while the phase adjustment circuit 32b shifts the phase of the N-side signal. Each is arranged on a transmission line. The phase adjustment circuit 32c is arranged on the transmission path of the measurement reference signal S _Ref from the memory controller 31. The outputs from the phase adjustment circuits 32a and 32b are input to the output buffers 33a and 33b, respectively, and the output from the phase adjustment circuit 32c is input to the data IO unit 34a. Although the phase adjustment circuit 32 may be disposed on the transmission line, a slight delay may actually occur. However, it is sufficient that the relative delay of the signal with respect to the DRAM unit 20 is ensured. , No particular problem.

出力バッファ部３３ａ及び３３ｂは、ＤＲＡＭ部２０との間でデータ信号の入出力を行うためのバッファ回路である。即ち、出力バッファ部３３ａ及び３３ｂは、ＤＲＡＭ部２０の差動ＩＯバッファ２１に接続される。さらに、本実施形態では、出力バッファ部３３ａは、第１の差動入力バッファ２２ａに接続され、出力バッファ部３３ｂは、第２の差動入力バッファ２２ｂに接続される。   The output buffer units 33a and 33b are buffer circuits for inputting / outputting data signals to / from the DRAM unit 20. That is, the output buffer units 33 a and 33 b are connected to the differential IO buffer 21 of the DRAM unit 20. Further, in the present embodiment, the output buffer unit 33a is connected to the first differential input buffer 22a, and the output buffer unit 33b is connected to the second differential input buffer 22b.

データＩＯ部３４ａ〜３４ｃもまた、ＤＲＡＭ部２０との間でデータ信号の入出力を行うためのバッファ回路である。本実施形態では、データＩＯ部３４ａは、ＤＲＡＭ部２０のデータＩＯ部２３ａに接続される。また、データＩＯ部３４ｂ及び３４ｃは、ＤＲＡＭ部２０のデータＩＯ部２３ｂ及び２３ｃにそれぞれ接続される。   The data IO units 34 a to 34 c are also buffer circuits for inputting / outputting data signals to / from the DRAM unit 20. In the present embodiment, the data IO unit 34 a is connected to the data IO unit 23 a of the DRAM unit 20. The data IO units 34b and 34c are connected to the data IO units 23b and 23c of the DRAM unit 20, respectively.

図２は、本発明の一実施形態に係る半導体装置における位相調整回路の一例を説明するためのブロックダイアグラムである。前述の位相調整回路３２ａ〜３２ｃはいずれも同一の構成を採用でき、例えば既知のＤＬＬ回路を用いて構成することができる。   FIG. 2 is a block diagram for explaining an example of the phase adjustment circuit in the semiconductor device according to the embodiment of the present invention. The above-described phase adjustment circuits 32a to 32c can all adopt the same configuration, and can be configured using, for example, a known DLL circuit.

即ち、同図に示すように、位相調整回路３２は、マスターＤＬＬ部３２１と、スレーブＤＬＬ部３２２とを含んで構成される。また、位相調整回路３２は、デューティ調整部３２３を含んでも良い。位相調整回路３２は、データ信号の立ち上がり／立ち下がりを、メモリコントローラ３１から与えられる遅延設定信号に基づいて、補正パラメータ（補正信号）を用いて例えば遅延させた後、該遅延させた信号のデューティ比を調整し、出力する。データ信号は、例えばＤＲＡＭ部２０に供給されるべき差動クロック信号を構成する一方の信号である。或いは、ＤＲＡＭ部２０のＤＱ端子に入力される差動データストローブ信号であっても良い。   That is, as shown in the figure, the phase adjustment circuit 32 includes a master DLL unit 321 and a slave DLL unit 322. Further, the phase adjustment circuit 32 may include a duty adjustment unit 323. The phase adjustment circuit 32 delays the rise / fall of the data signal, for example, using a correction parameter (correction signal) based on the delay setting signal supplied from the memory controller 31, and then the duty of the delayed signal. Adjust the ratio and output. The data signal is one signal constituting a differential clock signal to be supplied to the DRAM unit 20, for example. Alternatively, it may be a differential data strobe signal input to the DQ terminal of the DRAM unit 20.

より具体的には、マスターＤＬＬ部３２１は、例えば可変遅延セルを含んで構成され、入力される基準クロックに同期した所定の位相分だけ遅延した補正信号を生成し、スレーブＤＬＬ部３２２に出力する。所定の位相分は、例えばデータ信号の１周期に対する可変遅延セルの段数により決定される。換言すれば、位相調整回路３２の最小分解能は可変遅延セルの性能に依存しうる。スレーブＤＬＬ部３２２は、例えば可変遅延セルを含んで構成され、該補正信号とメモリコントローラ３１から与えられる遅延設定信号とに基づいて決定される可変遅延セルの段数に従ってデータ信号を遅延させ、位相調整された信号としてデューティ調整部３２３に出力する。メモリコントローラ３１は、例えば、初期値に対してどれだけ位相を遅延させたかを記録する内部レジスタを備える。   More specifically, the master DLL unit 321 includes a variable delay cell, for example, generates a correction signal delayed by a predetermined phase synchronized with the input reference clock, and outputs the correction signal to the slave DLL unit 322. . The predetermined phase is determined by, for example, the number of stages of variable delay cells for one period of the data signal. In other words, the minimum resolution of the phase adjustment circuit 32 can depend on the performance of the variable delay cell. The slave DLL unit 322 includes, for example, a variable delay cell, and delays the data signal according to the number of stages of the variable delay cell determined based on the correction signal and the delay setting signal supplied from the memory controller 31 to adjust the phase. The signal is output to the duty adjustment unit 323 as a signal. The memory controller 31 includes, for example, an internal register that records how much the phase is delayed with respect to the initial value.

上記では、データ信号の立ち上がり／立ち下がりの組に対して時間的にずらす位相調整回路３２の例を説明したが、これに限られるものではない。他の例として、位相調整回路３２は、データ信号の立ち上がり／立ち下がりのそれぞれを独立に遅延させる構成であっても良い。この場合には、例えばスレーブＤＬＬ部３２２は、立ち上がり遅延設定信号及び立ち下がり遅延設定信号をそれぞれ受け取り、データ信号の立ち上がり及び立ち下がりのそれぞれについて位相をずらすように構成される。   In the above description, the example of the phase adjustment circuit 32 that shifts in time with respect to the rising / falling pair of the data signal has been described. As another example, the phase adjustment circuit 32 may be configured to independently delay each rise / fall of the data signal. In this case, for example, the slave DLL unit 322 is configured to receive the rising delay setting signal and the falling delay setting signal, respectively, and to shift the phase for each of the rising edge and the falling edge of the data signal.

さらに、位相調整回路３２は、多相クロック選択方式により入力信号の立ち上がり／立ち下がりを遅延させる構成であっても良い。かかる位相調整回路３２は、例えば、基準クロックに対して２倍の周波数を有する１２相クロックについて、出力されるべき位相クロックをマルチプレクサにより選択することにより、データ信号の位相を調整する。この場合もまた、位相調整回路３２は、データ信号の立ち上がり／立ち下がりを独立に遅延させるように構成されても良い。   Further, the phase adjustment circuit 32 may be configured to delay the rising / falling of the input signal by a multiphase clock selection method. For example, the phase adjustment circuit 32 adjusts the phase of the data signal by selecting, with a multiplexer, a phase clock to be output for a 12-phase clock having a frequency twice that of the reference clock. Also in this case, the phase adjustment circuit 32 may be configured to delay the rise / fall of the data signal independently.

なお、差動ストローブ信号に対する位相調整回路３２ａ及び３２ｂの最小分解能をそれぞれ異ならせることによって、より小さな分解能が得られる。例えば、位相調整回路３２ａの最小分解能が１０ピコ秒で位相調整回路３２ｂのそれが１５ピコ秒である場合、位相調整回路３２ａ及び３２ｂの双方を用いて位相をシフトさせることで、位相関係は５ピコ秒単位で調整が可能になる。   A smaller resolution can be obtained by making the minimum resolutions of the phase adjustment circuits 32a and 32b different from each other for the differential strobe signal. For example, when the minimum resolution of the phase adjustment circuit 32a is 10 picoseconds and that of the phase adjustment circuit 32b is 15 picoseconds, the phase relationship is 5 by shifting the phase using both the phase adjustment circuits 32a and 32b. Adjustment is possible in picosecond units.

図３Ａ乃至図３Ｅは、本発明の一実施形態に係る半導体装置におけるキャリブレーションモードでの動作を概略的に説明するためのフローチャートである。   3A to 3E are flowcharts for schematically explaining the operation in the calibration mode in the semiconductor device according to the embodiment of the present invention.

同図Ａに示すように、まず、ＡＳＩＣ部３０は、ＤＲＡＭ部２０に対してキャリブレーションモード実行コマンドに従う制御信号を出力し、これを受けて、ＤＲＡＭ部２０のモードレジスタが書き換えられ、ＤＲＡＭ部２０はキャリブレーションモードに移行する（Ｓ３０１Ａ）。   As shown in FIG. A, first, the ASIC unit 30 outputs a control signal in accordance with the calibration mode execution command to the DRAM unit 20, and in response to this, the mode register of the DRAM unit 20 is rewritten, and the DRAM unit 20 shifts to the calibration mode (S301A).

次に、ＡＳＩＣ部３０は、メモリコントローラ３１の制御の下、差動クロック信号ＣＬＫのクロスポイントに対する、測定基準信号Ｓ_Refの測定範囲を決定する（Ｓ３０２Ａ〜Ｓ３０５Ａ）。 Next, the ASIC unit 30 determines the measurement range of the measurement reference signal S _Ref for the cross point of the differential clock signal CLK under the control of the memory controller 31 (S302A to S305A).

具体的には、ＡＳＩＣ部３０は、例えばメモリコントローラ３１の内部レジスタに格納されている値に基づいて、測定基準信号Ｓ_Refの測定範囲を取得するか否かを判断する（Ｓ３０２Ａ）。ＡＳＩＣ部３０は、内部レジスタに格納されている値に基づいて、測定基準信号Ｓ_Refの測定範囲を取得すると判断する場合（Ｓ３０２ＡのＹｅｓ）、差動クロック信号ＣＬＫと測定基準信号Ｓ_Refとの位相関係を測定する（Ｓ３０３Ａ）。差動クロック信号ＣＬＫと測定基準信号Ｓ_Refとの位相関係の測定は、例えば差動クロック信号ＣＬＫのクロスポイントに対して、測定基準信号Ｓ_Refのストローブ位置を所定量ずつシフトさせながら、被評価信号Ｅの値を参照することにより行われる。該位相関係の測定処理の詳細については、図３Ｂを参照して説明される。次に、ＡＳＩＣ部３０は、該測定された位相関係に従って測定基準信号Ｓ_Refの測定範囲を決定する（Ｓ３０４Ａ）。つまり、ＡＳＩＣ部３０は、位相関係を測定した結果得られる位相シフト量に基づく位相を基準に、所定量早めた位相から所定量遅延させた位相までを、測定基準信号Ｓ_Refの測定範囲として決定する（Ｓ３０４Ａ）。これに対して、ＡＳＩＣ部３０は、メモリコントローラ３１の内部レジスタに予め格納されている値に基づいて、測定基準信号Ｓ_Refの測定範囲を取得しないと判断する場合（Ｓ３０２ＡのＮｏ）、予め定められた範囲を、測定基準信号Ｓ_Refの測定範囲として決定する（Ｓ３０５Ａ）。決定された測定基準信号Ｓ_Refの測定範囲は、例えばメモリコントローラ３１の内部レジスタに格納される。 Specifically, the ASIC unit 30 determines whether or not to acquire the measurement range of the measurement reference signal S _Ref based on the value stored in the internal register of the memory controller 31, for example (S302A). When the ASIC unit 30 determines to acquire the measurement range of the measurement reference signal S _Ref based on the value stored in the internal register (Yes in S302A), the difference between the differential clock signal CLK and the measurement reference signal S _Ref The phase relationship is measured (S303A). For example, the phase relationship between the differential clock signal CLK and the measurement reference signal S _Ref is measured by shifting the strobe position of the measurement reference signal S _Ref by a predetermined amount with respect to the cross point of the differential clock signal CLK. This is done by referring to the value of the signal E. Details of the measurement process of the phase relationship will be described with reference to FIG. 3B. Next, the ASIC unit 30 determines the measurement range of the measurement reference signal S _Ref according to the measured phase relationship (S304A). That is, the ASIC unit 30 determines, as a measurement range of the measurement reference signal S _Ref , from a phase that is advanced by a predetermined amount to a phase that is delayed by a predetermined amount with reference to the phase based on the phase shift amount obtained as a result of measuring the phase relationship (S304A). On the other hand, when the ASIC unit 30 determines not to acquire the measurement range of the measurement reference signal S _Ref based on the value stored in advance in the internal register of the memory controller 31 (No in S302A), it is determined in advance. The obtained range is determined as the measurement range of the measurement reference signal S _Ref (S305A). The determined measurement range of the measurement reference signal S _Ref is stored in an internal register of the memory controller 31, for example.

次に、ＡＳＩＣ部３０は、差動クロック信号ＣＬＫのクロスポイントレベルのキャリブレーション処理を実行する（Ｓ３０６Ａ〜Ｓ３０９Ａ）。キャリブレーション処理は、例えば、内部レジスタに予め格納されている値に従って、差動クロック信号ＣＬＫの立ち上がりエッジ及び／又は及び立ち下がりエッジに対して行うか否かが判断される。キャリブレーション処理の詳細については、図３Ｃ〜図３Ｅを参照して説明される。   Next, the ASIC unit 30 performs a cross-point level calibration process of the differential clock signal CLK (S306A to S309A). For example, it is determined whether or not the calibration process is performed on the rising edge and / or the falling edge of the differential clock signal CLK according to a value stored in advance in the internal register. Details of the calibration process will be described with reference to FIGS. 3C to 3E.

図３Ｂは、本発明の一実施形態に係る半導体装置におけるキャリブレーションモードでの動作を概略的に説明するためのフローチャートであり、図３ＡにおけるステップＳ３０３Ａの処理の詳細を示している。   FIG. 3B is a flowchart for schematically explaining the operation in the calibration mode in the semiconductor device according to the embodiment of the present invention, and shows details of the processing in step S303A in FIG. 3A.

同図を参照して、ＡＳＩＣ部３０は、まず、差動クロック信号ＣＬＫの出力を開始し（Ｓ３０１Ｂ）、続いて、現在の位相シフト量に従って測定基準信号Ｓ_Refを出力する（Ｓ３０２Ｂ）。位相シフト量は、例えば初期値が０に設定されている。ＤＲＡＭ部２０では、第１の差動入力バッファ２２ａが、基準電圧Ｖ_Refと差動クロック信号ＣＬＫのうちのＰ側信号ＣＬＫ_Pとに基づく差動増幅信号ＣＬＫ_P-diffをラッチ回路２５ａに出力し、ラッチ回路２５ａは、測定基準信号Ｓ_Refの立ち上がりのタイミングで該差動増幅信号ＣＬＫ_P-diffをラッチする。ラッチされた差動増幅信号ＣＬＫ_P-diffは、データＩＯ部２３ｃを介して、ＡＳＩＣ部２０に被評価信号Ｅ_Pとしてフィードバックされる。同様に、第２の差動入力バッファ２２ｂが、基準電圧Ｖ_Refと差動クロック信号ＣＬＫのうちのＮ側信号ＣＬＫ_Nとに基づく差動増幅信号ＣＬＫ_N-diffをラッチ回路２５ｂに出力し、ラッチ回路２５ｂは、測定基準信号Ｓ_Refの立ち上がりのタイミングで該差動増幅信号ＣＬＫ_N-diffをラッチする。ラッチされた差動増幅信号ＣＬＫ_N-diffは、データＩＯ部２３ｂを介して、ＡＳＩＣ部２０に被評価信号Ｅ_nとしてフィードバックされる。 With reference to the figure, the ASIC unit 30 first starts outputting the differential clock signal CLK (S301B), and then outputs the measurement reference signal S _Ref according to the current phase shift amount (S302B). The initial value of the phase shift amount is set to 0, for example. In the DRAM section 20, the first differential input buffer 22a outputs a differential amplification signal CLK _P -diff based on the reference voltage V _Ref and the P-side signal CLK _P of the differential clock signal CLK to the latch circuit 25a. The latch circuit 25a latches the differential amplification signal CLK _P -diff at the rising timing of the measurement reference signal S _Ref . The latched differential amplified signal CLK _P -diff is fed back as an evaluated signal E _P to the ASIC unit 20 via the data IO unit 23c. Similarly, the second differential input buffer 22b outputs a differential amplification signal CLK _N -diff based on the reference voltage V _Ref and the N-side signal CLK _N of the differential clock signal CLK to the latch circuit 25b, The latch circuit 25b latches the differential amplified signal CLK _N -diff at the rising timing of the measurement reference signal S _Ref . Latched differential amplified signal CLK _N -diff via a data IO portion 23b, it is fed back as the evaluation signal E _n to the ASIC portion 20.

かかる状態において、ＡＳＩＣ部３０は、被評価信号Ｅ_P＝「Ｌ」かつＥ_n＝「Ｈ」であるか否かを判断する（Ｓ３０３Ｂ）。つまり、被評価信号Ｅ_P＝「Ｌ」かつＥ_n＝「Ｈ」の場合、測定基準信号Ｓ_Refのストローブ位置が、差動クロック信号ＣＬＫのクロスポイントよりも時間的に前にあることを意味する。ＡＳＩＣ部３０は、被評価信号Ｅ_P＝「Ｌ」かつＥ_n＝「Ｈ」でないと判断する場合、測定基準信号Ｓ_Refの出力位置を所定量ずつ前にシフトさせながら、差動クロック信号ＣＬＫのクロスポイントよりも時間的に前に来るように調整する（Ｓ３０４Ｂ）。測定基準信号Ｓ_Refのストローブ位置は、例えばメモリコントローラ部３１の内部レジスタに格納される。ＡＳＩＣ部３０は、信号品質の安定性の観点から、典型的には、該被評価信号Ｅ_P及びＥ_nを受け取ってから所定の時間（例えば数ナノ〜数十ナノ秒程度）経過後にチェックする。 In this state, the ASIC unit 30 determines whether or not the signal under evaluation E _P = “L” and E _n = “H” (S303B). That is, when the signal under evaluation E _P = “L” and E _n = “H”, it means that the strobe position of the measurement reference signal S _Ref is temporally before the cross point of the differential clock signal CLK. To do. When the ASIC unit 30 determines that the signal under evaluation E _P = “L” and E _n = “H”, the differential clock signal CLK is shifted while shifting the output position of the measurement reference signal S _Ref by a predetermined amount. It adjusts so that it may come in time before the cross point of (S304B). The strobe position of the measurement reference signal S _Ref is stored in, for example, an internal register of the memory controller unit 31. ASIC 30, from the viewpoint of stability of the signal quality, typically, a predetermined time of receiving the該被evaluation signal E _P and E _n (for example, about several nano to several tens of nanoseconds) to check after .

測定基準信号Ｓ_Refのストローブ位置が差動クロック信号ＣＬＫのクロスポイントよりも時間的に前に調整された後、ＡＳＩＣ部３０は、差動クロックＣＬＫのクロスポイントに対して測定基準信号Ｓ_Refのストローブ位置が略一致するように、該出力開始位置をシフトさせる（Ｓ３０５Ｂ〜Ｓ３０７Ｂ）。 After the strobe position of the measurement reference signal S _Ref is adjusted temporally before the cross point of the differential clock signal CLK, the ASIC unit 30 sets the measurement reference signal S _Ref to the cross point of the differential clock CLK. The output start position is shifted so that the strobe positions substantially coincide (S305B to S307B).

即ち、ＡＳＩＣ部３０は、測定基準信号Ｓ_Refの出力を開始し、上述したように、フィードバックされる被評価信号Ｅ_P及びＥ_nを受け取る。ＡＳＩＣ部３０は、ＡＳＩＣ部３０は、被評価信号Ｅ_P＝「Ｌ」かつＥ_n＝「Ｈ」であるか否かを判断する（Ｓ３０６Ｂ）。 That, ASIC 30 starts the output of the measurement reference signal S _Ref, as described above, receives the object evaluation signal E _P and E _n is fed back. The ASIC unit 30 determines whether or not the signal under evaluation E _P = “L” and E _n = “H” (S306B).

ＡＳＩＣ部３０は、被評価信号Ｅ_P＝「Ｌ」かつＥ_n＝「Ｈ」であると判断する場合（Ｓ３０６ＢのＹｅｓ）、測定基準信号Ｓ_Refのストローブ位置を所定量だけ後ろにシフトし（Ｓ３０７Ｂ）、ステップＳ３０５Ｂに戻り、ストローブ位置をシフトさせた測定基準信号Ｓ_Refに基づいてフィードバックされる被評価信号Ｅ_P及びＥ_nについて、同様に、チェックを行う。 When the ASIC unit 30 determines that the signal under evaluation E _P = “L” and E _n = “H” (Yes in S306B), the strobe position of the measurement reference signal S _Ref is shifted backward by a predetermined amount ( S307B), the process returns to step S305B, the object evaluation signal E _P and E _n which is fed back on the basis of the measurement reference signal S _Ref obtained by shifting the strobe position, similarly, a check.

一方、ＡＳＩＣ部３０は、被評価信号Ｅ_P＝「Ｌ」かつＥ_n＝「Ｈ」でないと判断する場合（Ｓ３０６ＢのＮｏ）、測定基準信号Ｓ_Refのストローブ位置と差動クロックＣＬＫのクロスポイントとが略一致したとみなし、測定基準信号Ｓ_Refの位相シフト量をメモリコントローラ部３１の内部レジスタに保存する（Ｓ３０８Ｂ）。このようにして、差動クロック信号ＣＬＫと測定基準信号Ｓ_Refとの位相関係を測定する処理は終了する。 On the other hand, when the ASIC unit 30 determines that the signal under evaluation E _P = “L” and E _n = “H” (No in S306B), the strobe position of the measurement reference signal S _Ref and the cross point of the differential clock CLK And the phase shift amount of the measurement reference signal S _Ref are stored in the internal register of the memory controller unit 31 (S308B). In this way, the process of measuring the phase relationship between the differential clock signal CLK and the measurement reference signal S _Ref ends.

上述した、差動クロック信号ＣＬＫと測定基準信号Ｓ_Refとの位相関係を測定する処理は、差動クロック信号ＣＬＫの立ち上がりエッジのキャリブレーションに対応しており、該信号の立ち下がりエッジのキャリブレーションには対応していない。該信号の立ち下がりエッジのキャリブレーションに対する該処理は、上述した差動クロック信号ＣＬＫの立ち上がり時のキャリブレーションに対応する該処理の結果を元に算出しても良いし、別途類似の処理を行っても良い。 The processing for measuring the phase relationship between the differential clock signal CLK and the measurement reference signal S _Ref described above corresponds to the calibration of the rising edge of the differential clock signal CLK, and the calibration of the falling edge of the signal. Is not supported. The processing for the calibration of the falling edge of the signal may be calculated based on the result of the processing corresponding to the calibration at the time of rising of the differential clock signal CLK described above, or a similar process is performed separately. May be.

図３Ｃ乃至図３Ｅは、本発明の一実施形態に係る半導体装置におけるキャリブレーションモードでの動作を概略的に説明するためのフローチャートであり、図３ＡにおけるステップＳ３０６Ａ及びＳ３０８Ａの詳細を示している。   3C to 3E are flowcharts for schematically explaining the operation in the calibration mode in the semiconductor device according to the embodiment of the present invention, and show details of steps S306A and S308A in FIG. 3A.

同図を参照して、ＡＳＩＣ部３０は、まず、差動クロック信号ＣＬＫの出力を開始する（Ｓ３０１Ｃ）。次に、ＡＳＩＣ部３０は、後述する処理Ａ及び処理Ｂをそれぞれ１回以上行ったか否かをチェックする（Ｓ３０２Ｃ）。ＡＳＩＣ部３０は、処理Ａ及び処理Ｂの少なくともいずれかを１回以上行っていないと判断する場合（Ｓ３０２ＣのＮｏ）、測定基準信号Ｓ_Refの出力を開始し、フィードバックされる被評価信号Ｅ_P及びＥ_nを受け取る（Ｓ３０３Ｃ）。 Referring to FIG. 3, ASIC unit 30 first starts outputting differential clock signal CLK (S301C). Next, the ASIC unit 30 checks whether or not each of processing A and processing B described later has been performed once or more (S302C). When the ASIC unit 30 determines that at least one of the process A and the process B is not performed once or more (No in S302C), the ASIC unit 30 starts outputting the measurement reference signal S _Ref and feeds back the evaluated signal E _P to be fed back. and receive E _n (S303C).

かかる状態で、ＡＳＩＣ部３０は、被評価信号Ｅ_Pの値とＥ_nの値とが一致しないと判断する場合（Ｓ３０４ＣのＮｏ）、測定基準信号Ｓ_Refのストローブ位置を所定量だけシフトさせ、これを出力するとともに（Ｓ３０５Ｃ）、これまでの総位相シフト量が所定の上限値を超えているか否かをチェックする（Ｓ３０６Ｃ）。ＡＳＩＣ部３０は、測定基準信号Ｓ_Refの総位相シフト量が、決定された測定範囲を超えていないと判断する場合（Ｓ３０６ＣのＮｏ）、ステップＳ３０２Ｃの処理に戻る。即ち、ＡＳＩＣ部３０は、所定のシフト量だけ位相を遅延させた測定基準信号Ｓ_Refに基づいてフィードバックされる被評価信号Ｅ_P及びＥ_nについて、同様に、チェックを行う。 In this state, ASIC 30, if it is determined that the value of the value and E _n of the evaluation signal E _P does not coincide (No in S304C), was the strobe position measurement reference signal S _Ref shifted by a predetermined amount, While outputting this (S305C), it is checked whether or not the total phase shift amount so far exceeds a predetermined upper limit value (S306C). If the ASIC unit 30 determines that the total phase shift amount of the measurement reference signal S _Ref does not exceed the determined measurement range (No in S306C), the process returns to Step S302C. That, ASIC 30, for the evaluation signal E _P and E _n which is fed back on the basis of the measurement reference signal S _Ref obtained by delaying the predetermined shift amount by the phase, similarly, a check.

一方、ＡＳＩＣ部３０は、被評価信号Ｅ_Pの値とＥ_nの値とが一致すると判断する場合（Ｓ３０４ＣのＹｅｓ）、差動クロック信号ＣＬＫのクロスポイントレベルが適正範囲に収まっていないとみなされるため、差動クロック信号ＣＬＫ_PとＣＬＫ_Nとの間の位相関係を調整する（Ｓ３０７Ｃ〜Ｓ３１０Ｃ）。 On the other hand, ASIC 30, considered when it is determined that the value of the value and E _n of the evaluation signal E _P coincides (Yes in S304C), the cross-point level of the differential clock signal CLK does not fall within a proper range Therefore, the phase relationship between the differential clock signals CLK _P and CLK _N is adjusted (S307C to S310C).

即ち、ＡＳＩＣ部３０は、被評価信号Ｅ_P＝「Ｈ」かつＥ_n＝「Ｈ」であるか否かを判断する（Ｓ３０７Ｃ）。ＡＳＩＣ部３０は、被評価信号Ｅ_P＝「Ｈ」かつＥ_n＝「Ｈ」であると判断する場合（Ｓ３０７ＣのＹｅｓ）、差動クロック信号ＣＬＫのクロスポイントレベルを低下させるように、差動クロック信号ＣＬＫ_PとＣＬＫ_Nとの間の位相関係を調整する（処理Ａ：Ｓ３０８Ｃ）。 That is, the ASIC unit 30 determines whether or not the signal under evaluation E _P = “H” and E _n = “H” (S307C). When the ASIC unit 30 determines that the signal under evaluation E _P = “H” and E _n = “H” (Yes in S307C), the differential is performed so as to reduce the cross-point level of the differential clock signal CLK. The phase relationship between the clock signals CLK _P and CLK _N is adjusted (process A: S308C).

即ち、同図３Ｄに示すように、ＡＳＩＣ部３０は、メモリコントロール部３１の制御に基づいて、キャリブレーションモードが立ち上がり時であるか否かを判断する（Ｓ３０１Ｄ）。ＡＳＩＣ部３０は、キャリブレーションモードが立ち上がりエッジ時のモードであると判断した場合（Ｓ３０１ＤのＹｅｓ）、差動クロック信号の一方の信号の立ち上がり位置に対して、他方の信号の立ち下がり位置を早める（Ｓ３０２Ｄ）。具体的には、ＡＳＩＣ部３０は、例えば差動クロック信号ＣＬＫ_Pの立ち上がり位置を所定量だけ遅らせる。或いは、差動クロック信号ＣＬＫ_Nの立ち下がり位置を所定量だけ早めるようにしても良い。さらには、差動クロック信号ＣＬＫ_Pの立ち上がり位置を所定量だけ遅らせるとともに、差動クロック信号ＣＬＫ_Nの立ち下がり位置を所定量だけ早めるようにしても良い。 That is, as shown in FIG. 3D, the ASIC unit 30 determines whether or not the calibration mode is a start-up time based on the control of the memory control unit 31 (S301D). When the ASIC unit 30 determines that the calibration mode is the mode at the rising edge (Yes in S301D), the ASIC unit 30 advances the falling position of the other signal with respect to the rising position of one signal of the differential clock signal. (S302D). Specifically, the ASIC unit 30 delays the rising position of the differential clock signal CLK _P by a predetermined amount, for example. Alternatively, it is also possible to advance the trailing edge point of the differential clock signals CLK _N by a predetermined amount. Furthermore, with delays the rising position of the differential clock signals CLK _P by a predetermined amount, may be advancing the trailing edge point of the differential clock signals CLK _N by a predetermined amount.

一方、ＡＳＩＣ部３０は、キャリブレーションモードが立ち上がりエッジ時のモードでないと判断した場合（Ｓ３０１ＤのＮｏ）、差動クロック信号の一方の信号の立ち下がり位置に対して、他方の信号の立ち上がり位置を遅らせる（Ｓ３０３Ｄ）。具体的には、ＡＳＩＣ部３０は、例えば差動クロック信号ＣＬＫ_Pの立ち下がり位置を所定量だけ早める。或いは、又は差動クロック信号ＣＬＫ_Nの立ち上がり位置を所定量だけ遅らせるようにしても良い。さらには、差動クロック信号ＣＬＫ_Pの立ち上がり位置を所定量だけ早めるとともに、差動クロック信号ＣＬＫ_Nの立ち下がり位置を所定量だけ遅らせるようにしても良い。 On the other hand, when the ASIC unit 30 determines that the calibration mode is not the mode at the rising edge (No in S301D), the ASIC unit 30 sets the rising position of the other signal to the falling position of one signal of the differential clock signal. Delay (S303D). Specifically, the ASIC unit 30 advances the falling position of the differential clock signal CLK _P by a predetermined amount, for example. Alternatively, or the rising position of the differential clock signals CLK _N may be delayed by a predetermined amount. Furthermore, with speed the rising position of the differential clock signals CLK _P by a predetermined amount, may be delaying the trailing edge point of the differential clock signals CLK _N by a predetermined amount.

図３Ｃに戻り、一方、ＡＳＩＣ部３０は、被評価信号Ｅ_P＝「Ｈ」かつＥ_n＝「Ｈ」でないと判断する場合（Ｓ３０７ＣのＮｏ）、差動クロック信号ＣＬＫのクロスポイントレベルを上昇させるように、差動クロック信号ＣＬＫ_PとＣＬＫ_Nとの間の位相関係を調整する（処理Ｂ：Ｓ３０９Ｃ）。 Returning to FIG. 3C, on the other hand, when the ASIC unit 30 determines that the signal under evaluation E _P = “H” and E _n = “H” (No in S307C), the cross point level of the differential clock signal CLK is increased. Thus, the phase relationship between the differential clock signals CLK _P and CLK _N is adjusted (processing B: S309C).

即ち、同図３Ｅに示すように、ＡＳＩＣ部３０は、メモリコントロール部３１の制御に基づいて、キャリブレーションモードが立ち上がり時であるか否かを判断する（Ｓ３０１Ｅ）。ＡＳＩＣ部３０は、キャリブレーションモードが立ち上がりエッジ時のモードであると判断した場合（Ｓ３０１ＥのＹｅｓ）、差動クロック信号の一方の信号の立ち上がり位置に対して、他方の信号の立ち下がり位置を遅らせる（Ｓ３０２Ｅ）。より具体的には、ＡＳＩＣ部３０は、例えば差動クロック信号ＣＬＫ_Pの立ち上がり位置を所定量だけ進める。或いは、差動クロック信号ＣＬＫ_Nの立ち下がり位置を所定量だけ遅らせるようにしても良い。さらには、差動クロック信号ＣＬＫ_Pの立ち上がり位置を所定量だけ進めるとともに、差動クロック信号ＣＬＫ_Nの立ち下がり位置を所定量だけ遅らせるようにしても良い。 That is, as shown in FIG. 3E, the ASIC unit 30 determines whether or not the calibration mode is at the start-up time based on the control of the memory control unit 31 (S301E). When the ASIC unit 30 determines that the calibration mode is the mode at the rising edge (Yes in S301E), the ASIC unit 30 delays the falling position of the other signal with respect to the rising position of one signal of the differential clock signal. (S302E). More specifically, the ASIC unit 30 advances the rising position of the differential clock signal CLK _P by a predetermined amount, for example. Alternatively, it is also possible to delay the falling position of the differential clock signals CLK _N by a predetermined amount. Furthermore, with advances the rising position of the differential clock signals CLK _P by a predetermined amount, may be delaying the trailing edge point of the differential clock signals CLK _N by a predetermined amount.

一方、ＡＳＩＣ部３０は、キャリブレーションモードが立ち上がりエッジ時のモードでないと判断した場合（Ｓ３０１ＥのＮｏ）、差動クロック信号の一方の信号の立ち下がり位置に対して、他方の信号の立ち上がり位置を早める（Ｓ３０３Ｅ）。具体的には、ＡＳＩＣ部３０は、例えば差動クロック信号ＣＬＫ_Pの立ち下がり位置を所定量だけ遅らせる。或いは、又は差動クロック信号ＣＬＫ_Nの立ち上がり位置を所定量だけ進めるようにしても良い。さらには、差動クロック信号ＣＬＫ_Pの立ち上がり位置を所定量だけ遅らせるとともに、差動クロック信号ＣＬＫ_Nの立ち下がり位置を所定量だけ進めるようにしても良い。 On the other hand, when the ASIC unit 30 determines that the calibration mode is not the mode at the rising edge (No in S301E), the ASIC unit 30 sets the rising position of the other signal to the falling position of one signal of the differential clock signal. Advance (S303E). Specifically, the ASIC unit 30 delays the falling position of the differential clock signal CLK _P by a predetermined amount, for example. Alternatively, or the rising position of the differential clock signals CLK _N may be advanced by a predetermined amount. Furthermore, with delays the rising position of the differential clock signals CLK _P by a predetermined amount, it may be advance the trailing edge point of the differential clock signals CLK _N by a predetermined amount.

図３Ｃに戻り、ＡＳＩＣ部３０は、差動クロック信号ＣＬＫのクロスポイントレベルの調整の処理（Ｓ３０８Ｃ：処理Ａ、又はＳ３０９Ｃ：処理Ｂ）を行った後、測定基準信号Ｓ_Refの位相シフト量を初期値に戻すためリセットし、または所定量だけシフト量を巻き戻し（Ｓ３１０Ｃ）、位相の調整を行った差動クロック信号ＣＬＫのクロスポイントレベルのずれを同様にチェックするため、ステップＳ３０２Ｃの処理に戻る。 Returning to FIG. 3C, the ASIC unit 30 performs the process of adjusting the cross-point level of the differential clock signal CLK (S308C: process A or S309C: process B), and then calculates the phase shift amount of the measurement reference signal S _Ref. Reset to return to the initial value, or rewind the shift amount by a predetermined amount (S310C), and similarly check the shift of the cross point level of the differential clock signal CLK that has undergone phase adjustment. Return.

ＡＳＩＣ部３０は、以上の処理を繰り返しながら、キャリブレーション対象の差動クロック信号ＣＬＫのクロスポイントレベルのずれを検出、調整する。ＡＳＩＣ部３０は、例えば測定基準信号Ｓ_Refの位相のシフト量の分解能などの要因で該レベルを適正な範囲に収めることができないと判断する場合（Ｓ３０２ＣのＹｅｓ）、又は被評価信号Ｅ_P及びＥ_nどうしの値が一致せず（Ｓ３０４ＣのＮｏ）、測定基準信号位相Ｓ_Refの総シフト量が所定の上限値を超えていると判断する場合（ＳＳ０６ＣのＹｅｓ）、該レベルのずれがないものとして、キャリブレーションモードを終了する。 The ASIC unit 30 detects and adjusts the cross point level shift of the differential clock signal CLK to be calibrated while repeating the above processing. The ASIC unit 30 determines that the level cannot fall within an appropriate range due to factors such as the resolution of the phase shift amount of the measurement reference signal S _Ref (Yes in S302C), or the signal to be evaluated E _P and the value of and what E _n not match (no in S304C), if the total shift amount of the measurement reference signal phase S _Ref is determined to exceed a predetermined upper limit value (Yes in SS06C), there is no deviation of the level As a result, the calibration mode is terminated.

図４は、本発明の一実施形態に係る半導体装置におけるキャリブレーションモード動作時の信号のタイミングチャートの一例を示す。   FIG. 4 shows an example of a timing chart of signals during the calibration mode operation in the semiconductor device according to the embodiment of the present invention.

即ち、同図は、図中左側に示されたある時点Ｔ₁において、差動クロック信号ＣＬＫ_P及びＣＬＫ_Nに対する被評価信号Ｅ_P及びＥ_nの値はそれぞれ、「Ｌ」及び「Ｈ」であることを示している。従って、時点Ｔ₁においては、被評価信号Ｅ_P及びＥ_nの値は一致していないので、ＡＳＩＣ部３０は、測定基準信号Ｓ_Refの位相を所定量だけシフトし、同様に、被評価信号Ｅ_P及びＥ_nの値を比較する。図中右側に示されたある時点Ｔ_n（即ち、該シフトが所定回数行われた時点）においては、差動クロック信号ＣＬＫ_P及びＣＬＫ_Nに対する被評価信号Ｅ_P及びＥ_nの値はそれぞれ、「Ｈ」及び「Ｈ」である。従って、時点Ｔｎにおいては、被評価信号Ｅ_P及びＥ_nの値は一致しているので、ＡＳＩＣ部３０は、差動クロック信号ＣＬＫ_P及びＣＬＫ_NのクロスポイントレベルがＶ_refから所定範囲にないことを検出する。ＡＳＩＣ部３０は、クロスポイントレベルがＶ_refから所定範囲にないことを検出すると、差動クロック信号ＣＬＫ_P及びＣＬＫ_Nのうちの少なくとも一方の位相を所定量だけシフトさせ、同様のチェックを繰り返す。 That is, FIG. At some point in time T ₁ shown on the left side in the figure, each value of the evaluation signal E _P and E _n is for the differential clock signals CLK _P and CLK _N, the "L" and "H" It shows that there is. Thus, in the time T _1, since no value of the evaluation signal E _P and E _n is consistent, ASIC portion 30 shifts the phase of the measurement reference signal S _Ref predetermined amount, likewise, the evaluation signal comparing the value of E _P and E _n. Figure some point T _n shown on the right (i.e., the time the shift is performed a predetermined number of times) in each value of the evaluation signal E _P and E _n is for the differential clock signals CLK _P and CLK _N, “H” and “H”. Thus, in the time Tn, the value of the evaluation signal E _P and E _n is consistent, ASIC 30 is a cross-point level of the differential clock signals CLK _P and CLK _N is missing from V _ref in a predetermined range Detect that. ASIC 30 detects that the cross-point level is not the V _ref in a predetermined range, a predetermined amount of at least one phase of the differential clock signals CLK _P and CLK _N is shifted, and repeats the same check.

なお、本実施形態において、ＡＳＩＣ部３０は、位相調整回路３２ａ及び３２ｂを含んでいるが、差動クロック信号の位相関係を調整する観点から、どちらか一方を省略するように構成されても良い。ただし、一方の位相調整回路３２の省略による伝送路間の不整合を回避するため、一方の伝送路上にダミーの遅延回路が設けられても良い。また、上述したように、位相調整回路３２ａ及び３２ｂの最小分解能の差を用いて、より小さな分解能で位相量を調整できるようにしても良い。   In the present embodiment, the ASIC unit 30 includes the phase adjustment circuits 32a and 32b. However, from the viewpoint of adjusting the phase relationship of the differential clock signal, either one may be omitted. . However, a dummy delay circuit may be provided on one transmission path in order to avoid mismatching between transmission paths due to the omission of one phase adjustment circuit 32. Further, as described above, the phase amount may be adjusted with a smaller resolution by using the difference between the minimum resolutions of the phase adjustment circuits 32a and 32b.

［第２の実施形態］
本実施形態は、上記第１の実施形態の変形であり、ＤＲＡＭ部２０に対する差動ストローブ信号のうち、差動クロック信号ＣＬＫ及び差動データストローブ信号ＤＱＳのクロスポイントレベルを調整する例を開示する。 [Second Embodiment]
The present embodiment is a modification of the first embodiment, and discloses an example in which the cross point levels of the differential clock signal CLK and the differential data strobe signal DQS among the differential strobe signals for the DRAM unit 20 are adjusted. .

図５は、本発明の第２の実施形態に係る半導体装置の一例を説明するブロックダイアグラムである。同図から明らかなように、本実施形態の半導体装置１０は、図１に示した半導体装置１０に対して、差動データストローブ信号ＤＱＳに対するキャリブレーション機構を追加した点が異なっている。同図において、図１に示した構成要素と同様のものについては、同様の符号を付し、適宜、その説明を省略する。   FIG. 5 is a block diagram illustrating an example of a semiconductor device according to the second embodiment of the present invention. As can be seen from the figure, the semiconductor device 10 of this embodiment is different from the semiconductor device 10 shown in FIG. 1 in that a calibration mechanism for the differential data strobe signal DQS is added. In the figure, the same components as those shown in FIG. 1 are denoted by the same reference numerals, and the description thereof is omitted as appropriate.

即ち、同図に示すように、本実施形態のＤＲＡＭ部２０は、差動データストローブ信号ＤＱＳに対するキャリブレーションのための差動ＩＯバッファ２１と、第１の差動入力バッファ２２ａ及び第２の差動入力バッファ２２ｂとをさらに含んで構成される。また、ＤＲＡＭ部２０は、モードレジスタ２６を含んでいる。さらに、ＤＲＡＭ部２０には、キャリブレーションを行う信号を選択できるよう、マルチプレクサ２７ａ〜２７ｅが設けられている。ＡＳＩＣ部３０も同様に、位相調整回路３２ｄ及び３２ｅと、データバッファ３３ｄ及３３ｅ（符号３３ｃは使用せず）とをさらに含んで構成される。本実施形態のＤＲＡＭ部２０は、クロックモードとして、シングルエンド入力モードと差動モードとが備えられているものとする。クロックモードの選択は、例えばＡＳＩＣ部２０からのコマンドに基づく制御信号によって行われる。即ち、ＤＲＡＭ部２０内のモードレジスタ２６をＣＫ＿ＳＥＬ＝０とすることにより、ＤＲＡＭ部２０のクロックモードは、シングルエンド入力モードとなる。   That is, as shown in the figure, the DRAM unit 20 of this embodiment includes a differential IO buffer 21 for calibration with respect to the differential data strobe signal DQS, a first differential input buffer 22a, and a second difference. And a dynamic input buffer 22b. The DRAM unit 20 includes a mode register 26. Further, the DRAM unit 20 is provided with multiplexers 27a to 27e so that a signal to be calibrated can be selected. Similarly, the ASIC unit 30 further includes phase adjustment circuits 32d and 32e, and data buffers 33d and 33e (reference numeral 33c is not used). The DRAM section 20 of the present embodiment is assumed to have a single end input mode and a differential mode as clock modes. The selection of the clock mode is performed by a control signal based on a command from the ASIC unit 20, for example. That is, by setting the mode register 26 in the DRAM unit 20 to CK_SEL = 0, the clock mode of the DRAM unit 20 becomes the single end input mode.

次に、図５に示した本実施形態の半導体装置１０におけるキャリブレーション動作を、図６〜図８を参照しつつ説明する。   Next, the calibration operation in the semiconductor device 10 of the present embodiment shown in FIG. 5 will be described with reference to FIGS.

図６は、本発明の一実施形態に係る半導体装置におけるキャリブレーションモードでの動作を概略的に説明するためのフローチャートである。   FIG. 6 is a flowchart for schematically explaining the operation in the calibration mode in the semiconductor device according to the embodiment of the present invention.

図.5の、半導体装置１０は、電源が供給されると、ＡＳＩＣ部３０が起動し、ＡＳＩＣ部３０は、ＤＲＡＭ部２０のクロックモードをシングルエンド入力モードに設定するとともに（Ｓ６０１）、ＡＳＩＣ部３０が出力する差動クロック信号ＣＬＫの周波数を低速に設定する（Ｓ６０２）。上述したように、ＤＲＡＭ部２０内のモードレジスタ２６をＣＫ＿ＳＥＬ＝０とすることにより、ＤＲＡＭ部２０のクロックモードは、シングルエンド入力モードとなる。   In the semiconductor device 10 of FIG. 5, when the power is supplied, the ASIC unit 30 is activated, and the ASIC unit 30 sets the clock mode of the DRAM unit 20 to the single end input mode (S601), and the ASIC unit The frequency of the differential clock signal CLK output by 30 is set to a low speed (S602). As described above, by setting the mode register 26 in the DRAM unit 20 to CK_SEL = 0, the clock mode of the DRAM unit 20 becomes the single end input mode.

次に、ＡＳＩＣ部３０は、差動クロック信号ＣＬＫのキャリブレーションを行うよう、ＤＲＡＭ部２０に対して制御信号を出力する。これを受けて、ＤＲＡＭ部２０のモードレジスタ２６は、Ｏｕｔ＿ｄａｔａ＿ｓｅｌ＝１、かつ、Ｏｕｔ＿ｍｏｄｅ＿ｓｅｌ＝１となり、ＤＲＡＭ部２０は、測定基準信号Ｓ_Refに従って、差動クロック信号ＣＬＫ_P及びＣＬＫ_Nに対応する被評価信号Ｅ_P及びＥ_nを、非同期に、データＩＯ部２３ｃ及び２３ｂから出力するパスが構築される。これにより、ＡＳＩＣ部３０は、差動クロック信号ＣＬＫ_P及びＣＬＫ_Nに対するキャリブレーションを行う（Ｓ６０３）。キャリブレーションは、図３Ａに示したステップに従って行われる。即ち、上述したように、ＡＳＩＣ部３０は、例えば図７や図８に示すように、測定基準信号Ｓ_Refの位相を所定量だけシフトしていくことにより、クロスポイントレベルのずれをスキャンし、被評価信号Ｅ_P及びＥ_nの値を得る。即ち、図７の中央部は、被評価信号Ｅ_P及びＥ_nの両方の値が「Ｈ」であるため、ＡＳＩＣ部３０は、クロスポイントレベルが基準電圧Ｖ_Refよりも高いと判断する例を示し、また、図８の中央部は、被評価信号Ｅ_P及びＥ_nの両方の値が「Ｌ」であるため、ＡＳＩＣ部３０は、クロスポイントレベルが基準電圧Ｖ_Refよりも低いと判断する例を示している。これにより、ＡＳＩＣ部３０は、差動クロック信号ＣＬＫ_P及びＣＬＫ_Nの位相関係を調整し、同様に、クロスポイントレベルのずれをスキャンする。 Next, the ASIC unit 30 outputs a control signal to the DRAM unit 20 so as to calibrate the differential clock signal CLK. In response to this, the mode register 26 of the DRAM section 20 becomes Out_data_sel = 1 and Out_mode_sel = 1, and the DRAM section 20 receives the data corresponding to the differential clock signals CLK _P and CLK _N according to the measurement reference signal S _Ref. A path for asynchronously _{outputting the} evaluation signals E _P and En from the data IO units 23c and 23b is constructed. Accordingly, the ASIC unit 30 performs calibration for the differential clock signals CLK _P and CLK _N (S603). Calibration is performed according to the steps shown in FIG. 3A. That is, as described above, the ASIC unit 30 scans for a shift in the crosspoint level by shifting the phase of the measurement reference signal S _Ref by a predetermined amount, for example, as shown in FIGS. The values of the evaluated signals E _P and E _n are obtained. That is, the central portion of FIG. 7, the value of both of the evaluation signal E _P and E _n is "H", ASIC 30, an example of cross-point level is determined to be higher than the reference voltage V _Ref shows, also, the central portion of Figure 8, because the value of both of the evaluation signal E _P and E _n is "L", ASIC 30 is a cross-point level is judged to be lower than the reference voltage V _Ref An example is shown. Accordingly, the ASIC unit 30 adjusts the phase relationship between the differential clock signals CLK _P and CLK _N , and similarly scans for a shift in the cross point level.

図６に戻り、差動クロック信号ＣＬＫに対するキャリブレーションが終了すると、ＡＳＩＣ部３０は、次に、差動データストローブ信号ＤＱＳに対するキャリブレーションを行うため、ＤＲＡＭ部２０のクロックモードを差動入力モードに設定するとともに（Ｓ６０４）、ＡＳＩＣ部３０が出力する差動クロック信号ＣＬＫの周波数を通常速モードに設定する（Ｓ６０５）。即ち、モードレジスタ２６をＣＫ＿ＳＥＬ＝１とすることにより、ＤＲＡＭ部２０のクロックモードは、差動入力モードとなる。また、周波数の変更は、例えば、ＤＤＲ３型ＳＤＲＡＭにおける“Ｉｎｐｕｔ ｃｌｏｃｋ ｆｒｅｑｕｅｎｃｙ ｃｈａｎｇｅ”の手順に従って行われても良い。この手順では、一度、クロックイネーブル信号ＣＫＥの値が「Ｌ」に設定された後、「Ｈ」に設定されることにより、新しい周波数で動作するようになっている。   Returning to FIG. 6, when the calibration with respect to the differential clock signal CLK is completed, the ASIC unit 30 next changes the clock mode of the DRAM unit 20 to the differential input mode in order to perform calibration with respect to the differential data strobe signal DQS. In addition to setting (S604), the frequency of the differential clock signal CLK output by the ASIC unit 30 is set to the normal speed mode (S605). That is, by setting the mode register 26 to CK_SEL = 1, the clock mode of the DRAM unit 20 becomes the differential input mode. Further, the frequency change may be performed, for example, according to the procedure of “Input clock frequency change” in the DDR3 SDRAM. In this procedure, the value of the clock enable signal CKE is once set to “L” and then set to “H” to operate at a new frequency.

続いて、ＡＳＩＣ部３０は、差動データストローブ信号ＤＱＳのキャリブレーションを行うよう、ＤＲＡＭ部２０に対して制御信号を出力する。これを受けて、ＤＲＡＭ部２０のモードレジスタ２６は、Ｏｕｔ＿ｄａｔａ＿ｓｅｌ＝０、かつ、Ｏｕｔ＿ｍｏｄｅ＿ｓｅｌ＝０となり、ＤＲＡＭ部２０は、測定基準信号Ｓ_Refに従って、差動データストローブ信号ＤＱＳ_P及びＤＱＳ_Nに対応する被評価信号Ｅ_P及びＥ_nを、非同期に、データＩＯ部２３ｃ及び２３ｂから出力するパスが構築される。これにより、ＡＳＩＣ部３０は、差動データストローブ信号ＤＱＳ_P及びＤＱＳ_Nに対するキャリブレーションを行う（Ｓ６０６）。なお、差動データストローブ信号ＤＱＳ_P及びＤＱＳ_Nに対するキャリブレーションは、差動クロック信号ＣＬＫ_P及びＣＬＫ_Nの場合と同様であるので、その説明を省略する。 Subsequently, the ASIC unit 30 outputs a control signal to the DRAM unit 20 so as to calibrate the differential data strobe signal DQS. In response, the mode register 26 of the DRAM unit 20 becomes Out_data_sel = 0 and Out_mode_sel = 0, and the DRAM unit 20 corresponds to the differential data strobe signals DQS _P and DQS _N according to the measurement reference signal S _Ref. to be evaluated signal E _P and E _n, asynchronously, path output from the data IO unit 23c and 23b are constructed. Accordingly, the ASIC unit 30 performs calibration for the differential data strobe signals DQS _P and DQS _N (S606). Since the calibration for the differential data strobe signals DQS _P and DQS _N is the same as that for the differential clock signals CLK _P and CLK _N , the description thereof is omitted.

以上のように、本実施形態によれば、ＡＳＩＣ部３０が、測定基準信号Ｓ_Refの位相を所定量だけ順次にシフトしていき、差動ストローブ信号のクロスポイントレベルが設定可能な範囲での最適値に収まっているか否かをチェックし、該範囲に収まっていないと判断する場合に、差動ストローブ信号間の位相関係を調整するので、差動ストローブ信号のクロスポイントレベルが、設定可能な範囲での最適値に収まるように調整することができるようになる。 As described above, according to the present embodiment, the ASIC unit 30 sequentially shifts the phase of the measurement reference signal S _Ref by a predetermined amount, so that the cross-point level of the differential strobe signal can be set. When checking whether or not it is within the optimum value and determining that it is not within the range, the phase relationship between the differential strobe signals is adjusted, so the cross-point level of the differential strobe signal can be set It becomes possible to adjust so as to be within the optimum value in the range.

また、本実施形態によれば、キャリブレーションを行う差動ストローブ信号が選択可能に構成されているので、差動クロック信号ＣＬＫ及び差動データストローブ信号ＤＱＳを順番にキャリブレーションすることができる。   In addition, according to the present embodiment, since the differential strobe signal to be calibrated is selectable, the differential clock signal CLK and the differential data strobe signal DQS can be calibrated in order.

［第３の実施形態］
本実施形態は、第１の差動入力バッファ２２ａ及び第２の差動入力バッファ２２ｂの代わりに、差動ＩＯバッファ２１‘を用いてキャリブレーションを行う半導体装置１０’の例を開示する。 [Third Embodiment]
The present embodiment discloses an example of a semiconductor device 10 ′ that performs calibration using a differential IO buffer 21 ′ instead of the first differential input buffer 22a and the second differential input buffer 22b.

図９は、本発明の第３の実施形態に係る半導体装置の一例を説明するブロックダイアグラムである。同図に示すように、本実施形態の半導体装置１０’は、上記第１又は第２の実施形態において示された半導体装置１０に対して、第１の差動入力バッファ２２ａ及び第２の差動入力バッファ２２ｂが省略されている。また、第２の実施形態に比較して、データＩＯ部２３ｂに対するマルチセレクタ２７ｂ及び２７ｃが省略されている。   FIG. 9 is a block diagram illustrating an example of a semiconductor device according to the third embodiment of the present invention. As shown in the figure, the semiconductor device 10 ′ of this embodiment is different from the semiconductor device 10 shown in the first or second embodiment in the first differential input buffer 22a and the second difference. The dynamic input buffer 22b is omitted. Further, compared with the second embodiment, the multi-selectors 27b and 27c for the data IO unit 23b are omitted.

さらに、本実施形態では、ＤＲＡＭ部２０における差動クロック信号ＣＬＫ用の差動ＩＯバッファ２１’は、モードレジスタ２６のＩＯ＿ｍｏｄｅ＿ｓｅｌ［１：０」の切り替えにより、３つのモード、即ち、基準電圧Ｖ_Refに対する差動ストローブ信号（例えば差動クロック信号ＣＬＫ_P）を出力する第１のモード、基準電圧Ｖ_Refに対する差動ストローブ信号（例えば差動クロック信号ＣＬＫ_N）を出力する第２のモード、及び通常の差動モード（第３のモード）で動作可能に構成される。 Further, in the present embodiment, the differential IO buffer 21 ′ for the differential clock signal CLK in the DRAM unit 20 is switched to three modes, that is, the reference voltage V _Ref by switching IO_mode_sel [1: 0] of the mode register 26. A first mode for outputting a differential strobe signal (for example, a differential clock signal CLK _P ), a second mode for outputting a differential strobe signal (for example, a differential clock signal CLK _N ) for the reference voltage V _Ref , and normal The differential mode (third mode) is configured to be operable.

このように構成された半導体装置１０’において、ＡＳＩＣ部３０は、まず、第１のモードで差動ＩＯバッファ２１’を動作させ、測定基準信号Ｓ_Refを出力する。これにより、ＤＲＡＭ部２０は、基準電圧Ｖ_Refに対する差動クロック信号ＣＬＫ_Pに対応する被評価信号Ｅ_Pを出力する。ＡＳＩＣ部３０は、測定基準信号Ｓ_Refの位相を所定量ずつシフトさせながら、該被評価信号Ｅ_Pの値を記録する。図１０（ａ）は、このようにして得られた被評価信号ＣＬＫ_Pの値を記録したテーブルの一例を示す図である。 In the semiconductor device 10 ′ configured as described above, the ASIC unit 30 first operates the differential IO buffer 21 ′ in the first mode and outputs the measurement reference signal S _Ref . As a result, the DRAM section 20 outputs an evaluated signal E _P corresponding to the differential clock signal CLK _P with respect to the reference voltage V _Ref . The ASIC unit 30 records the value of the signal under evaluation E _P while shifting the phase of the measurement reference signal S _Ref by a predetermined amount. FIG. 10A is a diagram illustrating an example of a table in which the values of the signals to be evaluated CLK _P obtained in this way are recorded.

続いて、ＡＳＩＣ部３０は、第２のモードで差動ＩＯバッファ２１’を動作させ、測定基準信号Ｓ_Refを出力する。これにより、ＤＲＡＭ部２０は、基準電圧Ｖ_Refに対する差動クロック信号ＣＬＫ_Nに対応する被評価信号Ｅ_nを出力する。ＡＳＩＣ部３０は、測定基準信号Ｓ_Refの位相を所定量ずつシフトさせながら、該被評価信号Ｅ_Pの値を記録する。図１０（ｂ）は、このようにして得られた被評価信号ＣＬＫ_Nの値を記録したテーブルの一例を示す図である。 Subsequently, the ASIC unit 30 operates the differential IO buffer 21 ′ in the second mode, and outputs the measurement reference signal S _Ref . Thus, DRAM unit 20 outputs the object evaluation signal E _n corresponding to the differential clock signal CLK _N with respect to the reference voltage V _Ref. The ASIC unit 30 records the value of the signal under evaluation E _P while shifting the phase of the measurement reference signal S _Ref by a predetermined amount. 10 (b) is a diagram showing an example of a table which records the value of the thus be evaluated signal obtained by CLK _N.

次に、ＡＣＩＣ部３０は、該テーブルを参照し、同じ位相シフト量の測定基準信号Ｓ_Refについて、被評価信号ＣＬＫ_P及びＣＬＫ_Nの値が「Ｈ」及び「Ｈ」又は「Ｌ」及び「Ｌ」となっているレコードがあるか否かを判断し、そのようなレコードがあると判断する場合に、クロスポイントレベルにずれがあると判断する。本例では、図（ａ）及び（ｂ）に示すように、５番目の被評価信号Ｅ_P及びＥ_nの値がともに「Ｈ」となっている。従って、ＡＳＩＣ部３０は、差動クロック信号ＣＬＫ_P及びＣＬＫ_Nにクロスポイントレベルのずれがあると判断し、上記実施形態と同様に、差動クロック信号ＣＬＫの位相関係を調整する。 Next, the ACIC unit 30 refers to the table, and the values of the signals to be evaluated CLK _P and CLK _N are “H” and “H” or “L” and “L” for the measurement reference signal S _Ref having the same phase shift amount. It is determined whether or not there is a record “L”, and when it is determined that there is such a record, it is determined that there is a shift in the cross point level. In this example, as shown in FIG. (A) and (b), the value of 5-th of the evaluation signal E _P and E _n are both "H". Therefore, the ASIC unit 30 determines that the differential clock signals CLK _P and CLK _N have a cross point level shift, and adjusts the phase relationship of the differential clock signal CLK as in the above embodiment.

要するに、本実施形態では、半導体装置１０’は、差動ＩＯバッファ２１’を第１のモード及び第２のモードで順番に動作させて、それぞれの評価結果を照合することにより、クロスポイントレベルのずれを検出する。ＡＳＩＣ部３０は、クロスポイントレベルのずれを検出した場合には、差動クロック信号ＣＬＫの位相関係を調整、即ち、差動クロック信号ＣＬＫのうちの少なくとも一方の信号（例えば差動クロック信号ＣＬＫ_P）の位相をシフトし、同様に、クロスポイントレベルのずれがあるか否かをチェックする。 In short, in the present embodiment, the semiconductor device 10 ′ operates the differential IO buffer 21 ′ sequentially in the first mode and the second mode, and collates the respective evaluation results, so that the cross-point level Detect deviation. The ASIC unit 30 adjusts the phase relationship of the differential clock signal CLK, that is, detects at least one of the differential clock signals CLK (for example, the differential clock signal CLK _P ) when detecting the shift of the cross point level. In the same manner, it is checked whether or not there is a cross point level shift.

なお、ここでは、差動クロック信号ＣＬＫについてのクロスポイントレベルのずれを調整する例が説明されたが、差動データストローブ信号ＤＱＳについても、同様に、行われる。   Here, an example of adjusting the shift of the cross point level for the differential clock signal CLK has been described, but the differential data strobe signal DQS is similarly performed.

以上のように、本実施形態によれば、半導体装置１０’は、第１差動入力バッファ２２ａ及び第２の差動入力バッファ２２ｂを用いずとも、基準電圧Ｖ_Refに対して差動ストローブ信号を片方ずつ順番に測定することによって、同様に被評価信号Ｅ_P及びＥ_nを収集することができ、その結果、クロスポイントレベルのずれを検出することができるようになる。従って、半導体装置１０’は、検出されたクロスポイントレベルのずれに基づき、差動ストローブ信号間の位相関係を調整することで、差動ストローブ信号のクロスポイントレベルが適正範囲に収まるように調整することができるようになる。 As described above, according to the present embodiment, the semiconductor device 10 ′ can perform the differential strobe signal with respect to the reference voltage V _Ref without using the first differential input buffer 22a and the second differential input buffer 22b. by measuring sequentially one by one, similarly can be collected to be evaluated signal E _P and E _n, a result, it is possible to detect the deviation of the cross-point level. Therefore, the semiconductor device 10 ′ adjusts the phase relationship between the differential strobe signals based on the detected deviation of the cross point level so as to adjust the cross point level of the differential strobe signal within an appropriate range. Will be able to.

［第４の実施形態］
本実施形態もまた、第１の差動入力バッファ２２ａ及び第２の差動入力バッファ２２ｂの代わりに、差動ＩＯバッファ２１を用いてキャリブレーションを行う半導体装置１０’’の例を開示する。 [Fourth Embodiment]
The present embodiment also discloses an example of the semiconductor device 10 ″ that performs calibration using the differential IO buffer 21 instead of the first differential input buffer 22a and the second differential input buffer 22b.

図１１は、本発明の第４の実施形態に係る半導体装置の一例を説明するブロックダイアグラムである。同図に示すように、本実施形態の半導体装置１０’’は、上記第３の実施形態のものと略同様の構成であり、基準電圧Ｖ_Refに関する構成が異なっている。即ち、本実施形態では、半導体装置１０’’は、ＡＳＩＣ部３０が、キャリブレーションモード時に、差動ストローブ信号の伝送路のうちの一方に基準電圧Ｖ_Refを出力するように構成される。 FIG. 11 is a block diagram illustrating an example of a semiconductor device according to the fourth embodiment of the present invention. As shown in the figure, the semiconductor device 10 '' of this embodiment has a configuration that is substantially the same as that of the third embodiment described above, but has a different configuration regarding the reference voltage V _Ref . In other words, in the present embodiment, the semiconductor device 10 ″ is configured such that the ASIC unit 30 outputs the reference voltage V _Ref to one of the differential strobe signal transmission paths in the calibration mode.

このように構成された半導体装置１０’’では、ＡＳＩＣ部３０は、まず、第１のモードで差動ＩＯバッファ２１’’を動作させる。即ち、ＡＳＩＣ部３０は、差動クロック信号ＣＬＫ_Pを出力するとともに、差動クロック信号ＣＬＫ_Nの伝送路を用いて、基準電圧Ｖ_Refを出力し、さらに、測定基準信号Ｓ_Refを出力する。これにより、ＤＲＡＭ部２０は、基準電圧Ｖ_Refに対する差動クロック信号ＣＬＫ_Pに対応する被評価信号Ｅ_Pを出力する。そして、ＡＳＩＣ部３０は、測定基準信号Ｓ_Refの位相を所定量ずつシフトさせながら、該被評価信号Ｅ_Pの値を記録する。 In the semiconductor device 10 ″ configured as described above, the ASIC unit 30 first operates the differential IO buffer 21 ″ in the first mode. That is, the ASIC unit 30 outputs the differential clock signal CLK _P , outputs the reference voltage V _Ref using the transmission path of the differential clock signal CLK _N , and further outputs the measurement reference signal S _Ref . As a result, the DRAM section 20 outputs an evaluated signal E _P corresponding to the differential clock signal CLK _P with respect to the reference voltage V _Ref . Then, the ASIC unit 30 records the value of the signal under evaluation E _P while shifting the phase of the measurement reference signal S _Ref by a predetermined amount.

続いて、ＡＳＩＣ部３０は、第２のモードで差動ＩＯバッファ２１’’を動作させる。即ち、ＡＳＩＣ部３０は、今度は、差動クロック信号ＣＬＫ_Nを出力するとともに、差動クロック信号ＣＬＫ_Nの伝送路を用いて、基準電圧Ｖ_Refを出力し、さらに、測定基準信号Ｓ_Refを出力する。これにより、ＤＲＡＭ部２０は、基準電圧Ｖ_Refに対する差動クロック信号ＣＬＫ_Nに対応する被評価信号Ｅ_nを出力する。ＡＳＩＣ部３０は、測定基準信号Ｓ_Refの位相を所定量ずつシフトさせながら、該被評価信号Ｅ_Pの値を記録する。 Subsequently, the ASIC unit 30 operates the differential IO buffer 21 ″ in the second mode. That is, the ASIC unit 30 outputs the differential clock signal CLK _N , outputs the reference voltage V _Ref using the transmission path of the differential clock signal CLK _N , and further outputs the measurement reference signal S _Ref . Output. Thus, DRAM unit 20 outputs the object evaluation signal E _n corresponding to the differential clock signal CLK _N with respect to the reference voltage V _Ref. The ASIC unit 30 records the value of the signal under evaluation E _P while shifting the phase of the measurement reference signal S _Ref by a predetermined amount.

次に、ＡＣＩＣ部３０は、テーブルを参照し、同じ位相の測定基準信号Ｓ_Refについて、被評価信号ＣＬＫ_P及びＣＬＫ_Nの値が「Ｈ」及び「Ｈ」又は「Ｌ」及び「Ｌ」となっているレコードがあるか否かを判断し、そのようなレコードがあると判断する場合に、クロスポイントにずれがあると判断する。ＡＳＩＣ部３０は、差動クロック信号ＣＬＫ_P及びＣＬＫ_Nにクロスポイントレベルのずれがあると判断し、上記実施形態と同様に、差動クロック信号ＣＬＫの位相関係を調整する。 Next, the ACIC unit 30 refers to the table, and the values of the signals to be evaluated CLK _P and CLK _N are “H” and “H” or “L” and “L” for the measurement reference signal S _Ref having the same phase. It is determined whether or not there is a record, and when it is determined that there is such a record, it is determined that there is a shift in the cross point. The ASIC unit 30 determines that the differential clock signals CLK _P and CLK _N have a cross point level shift, and adjusts the phase relationship of the differential clock signal CLK as in the above embodiment.

以上のように、本実施形態によれば、半導体装置１０’’は、第１差動入力バッファ２２ａ及び第２の差動入力バッファ２２ｂを用いずとも、基準電圧Ｖ_Refに対して差動ストローブ信号を片方ずつ順番に測定することによって、同様に被評価信号Ｅ_P及びＥ_nを収集することができ、その結果、クロスポイントレベルのずれを検出することができるようになる。従って、半導体装置１０’’は、検出されたクロスポイントレベルのずれに基づき、差動ストローブ信号間の位相関係を調整することで、差動ストローブ信号のクロスポイントレベルが適正範囲に収まるように調整することができるようになる。 As described above, according to the present embodiment, the semiconductor device 10 ″ does not use the first differential input buffer 22a and the second differential input buffer 22b, but the differential strobe with respect to the reference voltage V _Ref . By measuring the signals in order one by one, it is possible to collect the signals to be evaluated E _P and E _n in the same manner, and as a result, it is possible to detect the deviation of the cross point level. Therefore, the semiconductor device 10 '' adjusts the phase relationship between the differential strobe signals based on the detected deviation of the cross point level so that the cross point level of the differential strobe signal falls within an appropriate range. Will be able to.

［第５の実施形態］
本実施形態は、半導体装置における複数の差動ストローブ信号（例えば、ＣＬＫ、ＤＱＳ０〜ＤＱＳ８）に対するキャリブレーション（クロスポイントレベルのずれ調整）技術を開示する。 [Fifth Embodiment]
The present embodiment discloses a calibration (cross point level deviation adjustment) technique for a plurality of differential strobe signals (for example, CLK, DQS0 to DQS8) in a semiconductor device.

一般に、半導体装置では、１〜３個程度の差動クロック信号端子と、１〜９個程度の差動データストローブ信号端子を持つように設計されることが多いが、それ以上の端子を持つように設計されることもある。従って、全ての信号について、クロスポイントレベルの検出／位相調整を一から行っていたのでは、キャリブレーション処理に時間がかかるおそれがある。一方で、半導体装置を成すいわゆるＩＣチップには、製品特性上、チップ間ばらつきとチップ内ばらつきという概念があり、チップ間ばらつきの方がチップ内ばらつきよりも大きい傾向にあることが知られている。つまり、１つのＩＣチップでは、個々の素子特性は似通った特性になり易いと言える。さらに、チップ内ばらつきは、ＩＣチップ内のレイアウトに依存する傾向があり、距離的に近い素子は似通った特性になり易いと言える。   In general, a semiconductor device is often designed to have about 1 to 3 differential clock signal terminals and about 1 to 9 differential data strobe signal terminals. Sometimes it is designed. Therefore, if the crosspoint level detection / phase adjustment is performed from the beginning for all signals, the calibration process may take time. On the other hand, so-called IC chips constituting semiconductor devices have a concept of inter-chip variation and intra-chip variation due to product characteristics, and it is known that inter-chip variation tends to be larger than intra-chip variation. . That is, it can be said that each IC characteristic tends to be similar in one IC chip. Furthermore, the in-chip variation tends to depend on the layout in the IC chip, and it can be said that elements close in distance are likely to have similar characteristics.

そこで、本実施形態は、かかるＩＣチップの特性を考慮した、半導体装置１０における複数の差動ストローブ信号に対するキャリブレーション（クロスポイントレベルのずれ調整）技術により、キャリブレーションに要する時間を短縮できるようにする。   Therefore, in the present embodiment, the time required for calibration can be shortened by the calibration (cross point level deviation adjustment) technique for a plurality of differential strobe signals in the semiconductor device 10 in consideration of the characteristics of the IC chip. To do.

本実施形態の半導体装置１０は、上述した構成のものをそのまま用いることができるが、ＡＳＩＣ部３０のメモリコントローラ３１は、例えば、キャリブレーション対象である信号の検出したクロスポイントレベルに対して位相関係を調整した回数（位相シフト量）を内部レジスタに記録しておき、該位相シフト量に基づいて、次のキャリブレーション対象である信号に対する位相シフト量の初期値を決定する。   The semiconductor device 10 of the present embodiment can be used as it is, but the memory controller 31 of the ASIC unit 30 has a phase relationship with respect to the detected crosspoint level of the signal to be calibrated, for example. The number of adjustments (phase shift amount) is recorded in the internal register, and an initial value of the phase shift amount for the next calibration target signal is determined based on the phase shift amount.

例えば、ＡＳＩＣ部３０は、ある差動ストローブ信号に対して、例えば図１２に示すようなキャリブレーション処理の結果が得られたとする。即ち、同図において、左欄の「位相関係の調整回数」は、クロスポイントレベルのずれの検出による該差動ストローブ信号の位相関係の調整回数を示し、右欄の「調整後のクロスポイントレベル」は、位相関係調整後の基準電圧Ｖ_Refに対するクロスポイントレベルを示し、「Ｈ」は、クロスポイントレベルが基準電圧Ｖ_Refに対して所定の適正範囲よりも高いことを示す。本例では、最初のクロスポイントレベルのずれを検出後（０回目）、クロスポイントレベルを下げるための位相調整が７回行われたことを示している。従って、ＡＳＩＣ部３０は、７回目の位相関係の調整後、クロスポイントレベルが「Ｌ」を示したため、位相調整回数の最適値は、６回目又は７回目であると判断する。これによりＡＳＩＣ部３０は、例えば位相調整回数が６回に対応する位相シフト量を、次の差動ストローブ信号に対するキャリブレーションにおける位相調整の初期値として用いる。なお、本例のように最適値をそのまま次のキャリブレーションの初期値として用いるのでなく、例えば、最適値の１乃至は数回前をキャリブレーションの初期値として用いるようにしても良い。 For example, it is assumed that the ASIC unit 30 has obtained a calibration processing result as shown in FIG. 12 for a certain differential strobe signal. That is, in the figure, the “number of phase-related adjustments” in the left column indicates the number of adjustments in the phase relationship of the differential strobe signal by detecting the shift of the cross-point level. "Indicates a cross point level with respect to the reference voltage V _Ref after phase relationship adjustment, and" H "indicates that the cross point level is higher than a predetermined appropriate range with respect to the reference voltage V _Ref . In this example, it is shown that the phase adjustment for lowering the crosspoint level is performed seven times after the first deviation of the crosspoint level is detected (0th time). Accordingly, the ASIC unit 30 determines that the optimum value of the number of phase adjustments is the sixth or seventh because the cross point level indicates “L” after the seventh phase relationship adjustment. Thereby, the ASIC unit 30 uses, for example, the phase shift amount corresponding to the number of phase adjustments of 6 as the initial value of the phase adjustment in the calibration for the next differential strobe signal. Instead of using the optimum value as it is as the initial value for the next calibration as in this example, for example, one or several times before the optimum value may be used as the initial value for calibration.

以上のように、本実施形態によれば、差動ストローブ信号に対するキャリブレーションにおいて、位相シフト量の初期値を前回のキャリブレーションで検出した位相シフト量に基づいて決定し、これに基づいて位相調整を行うので、位相調整の回数を減らせる可能性が高くなり、従って、キャリブレーション時間を短縮することができるようになる。   As described above, according to the present embodiment, in the calibration for the differential strobe signal, the initial value of the phase shift amount is determined based on the phase shift amount detected in the previous calibration, and the phase adjustment is performed based on this. Therefore, there is a high possibility that the number of phase adjustments can be reduced, and therefore the calibration time can be shortened.

なお、上記の例は、差動ストローブ信号の位相シフト量の調整に適用したが、例えば、クロスポイントレベルのずれを検出するための測定基準信号Ｓ_Refの位相のシフト量の調整に適用することもできる。つまり、ＡＳＩＣ部３０は、クロスポイントレベルのずれを検出したときの測定基準信号Ｓ_Refの位相のシフト回数（位相シフト量）を内部レジスタに記録しておき、差動ストローブ信号の位相関係の調整後のスキャンを該記録したシフト回数に基づく初期値から行うようにして良い。 The above example is applied to the adjustment of the phase shift amount of the differential strobe signal. However, for example, it is applied to the adjustment of the phase shift amount of the measurement reference signal S _Ref for detecting the shift of the cross point level. You can also. That is, the ASIC unit 30 records the number of phase shifts (phase shift amount) of the measurement reference signal S _Ref when the cross point level shift is detected in the internal register, and adjusts the phase relationship of the differential strobe signal. A later scan may be performed from an initial value based on the recorded number of shifts.

上記各実施形態は、本発明を説明するための例示であり、本発明をこれらの実施形態にのみ限定する趣旨ではない。本発明は、その要旨を逸脱しない限り、さまざまな形態で実施することができる。   Each of the above embodiments is an example for explaining the present invention, and is not intended to limit the present invention only to these embodiments. The present invention can be implemented in various forms without departing from the gist thereof.

例えば、本明細書に開示される方法においては、その結果に矛盾が生じない限り、ステップ、動作又は機能を並行して又は異なる順に実施しても良い。説明されたステップ、動作及び機能は、単なる例として提供されており、ステップ、動作及び機能のうちのいくつかは、発明の要旨を逸脱しない範囲で、省略でき、また、互いに結合させることで一つのものとしてもよく、また、他のステップ、動作又は機能を追加してもよい。   For example, in the method disclosed herein, steps, operations, or functions may be performed in parallel or in a different order, as long as the results do not conflict. The steps, operations, and functions described are provided as examples only, and some of the steps, operations, and functions may be omitted and combined with each other without departing from the spirit of the invention. There may be one, and other steps, operations or functions may be added.

また、本明細書では、さまざまな実施形態が開示されているが、一の実施形態における特定のフィーチャ（技術的事項）を、適宜改良しながら、他の実施形態に追加し、又は該他の実施形態における特定のフィーチャと置換することができ、そのような形態も本発明の要旨に含まれる。   Further, although various embodiments are disclosed in this specification, specific features (technical matters) in one embodiment are added to other embodiments while appropriately improving the other features, or other Specific features in the embodiments can be replaced, and such forms are also included in the gist of the present invention.

本発明は、差動ストローブ信号を用いたＤＲＡＭとＡＳＩＣとから構成される半導体装置に広く利用することができる。   The present invention can be widely used for a semiconductor device including a DRAM and an ASIC using a differential strobe signal.

１０…半導体装置
２０…ＤＲＡＭ部
２１…差動ＩＯバッファ
２２ａ…第１の差動入力バッファ
２２ｂ…第２の差動入力バッファ
２３ａ，２３ｂ，２３ｃ…データＩＯ部
２４…コントロールＩＯ部
２５ａ，２５ｂ，２５ｃ，２５ｄ…ラッチ回路
２６…モードレジスタ
２７ａ，２７ｂ，２７ｃ、２７ｄ、２７ｅ…マルチプレクサ
３０…ＡＳＩＣ部
３１…メモリコントローラ
３２ａ，３２ｂ，３２ｃ、３２ｄ、３２ｅ…位相調整回路
３３ａ，３３ｂ，３３ｄ，３３ｅ…出力バッファ
３４ａ，３４ｂ，３４ｃ…データＩＯ部
３５…コントロールＩＯ部


DESCRIPTION OF SYMBOLS 10 ... Semiconductor device 20 ... DRAM part 21 ... Differential IO buffer 22a ... 1st differential input buffer 22b ... 2nd differential input buffer 23a, 23b, 23c ... Data IO part 24 ... Control IO part 25a, 25b, 25c, 25d ... latch circuit 26 ... mode registers 27a, 27b, 27c, 27d, 27e ... multiplexer 30 ... ASIC unit 31 ... memory controllers 32a, 32b, 32c, 32d, 32e ... phase adjustment circuits 33a, 33b, 33d, 33e ... Output buffers 34a, 34b, 34c ... Data IO unit 35 ... Control IO unit

Claims (13)

ＤＲＡＭ部と、差動ストローブ信号を伝送するための一対の伝送路を介して該ＤＲＡＭ部に接続されたＡＳＩＣ部とを備える半導体装置であって、
前記ＡＳＩＣ部は、
前記ＤＲＡＭ部の動作を制御するためのメモリコントローラと、
前記差動ストローブ信号を伝送するための前記一対の伝送路の少なくとも一方の伝送路上に配置され、該差動ストローブ信号の位相関係を調整可能に構成された第１の位相調整回路と、
測定基準信号を伝送するための伝送路上に配置され、該測定基準信号の位相を所定量ずつシフト可能に構成された第２の位相調整回路と、を備え、
前記ＤＲＡＭ部は、
前記一対の伝送路の一方の伝送路に接続され、該ＤＲＡＭ部における基準電圧と前記差動ストローブ信号の一方の信号とに基づいて動作する第１の差動入力バッファと、
前記一対の伝送路の他方の伝送路に接続され、前記基準電圧と前記差動ストローブ信号の他方の信号とに基づいて動作する第２の差動入力バッファと、
前記第１の入力差動バッファ及び前記第２の入力差動バッファのそれぞれの出力と前記測定基準信号とに基づいて、被評価信号のそれぞれを生成し、出力する回路と、を備え、
前記メモリコントローラは、
前記第２の位相調整回路を制御して、前記測定基準信号の位相を初期値から前記所定量ずつシフトさせながら、前記ＤＲＡＭ部から出力される前記被評価信号の値に基づいて、前記差動ストローブ信号のクロスポイントレベルが所定の範囲内に収まっているか否かを判断し、該判断の結果に従って、前記第１の位相調整回路を制御して前記差動ストローブ信号の位相関係を調整することによって、前記差動ストローブ信号のクロスポイントレベルを調整する、
半導体装置。 A semiconductor device comprising a DRAM unit and an ASIC unit connected to the DRAM unit via a pair of transmission paths for transmitting a differential strobe signal,
The ASIC part is
A memory controller for controlling the operation of the DRAM unit;
A first phase adjustment circuit disposed on at least one transmission path of the pair of transmission paths for transmitting the differential strobe signal and configured to be capable of adjusting a phase relationship of the differential strobe signal;
A second phase adjustment circuit arranged on a transmission path for transmitting the measurement reference signal and configured to be able to shift the phase of the measurement reference signal by a predetermined amount;
The DRAM section is
A first differential input buffer connected to one transmission path of the pair of transmission paths and operating based on a reference voltage in the DRAM unit and one of the differential strobe signals;
A second differential input buffer connected to the other transmission line of the pair of transmission lines and operating based on the reference voltage and the other signal of the differential strobe signal;
A circuit that generates and outputs each of the signals to be evaluated based on the outputs of the first input differential buffer and the second input differential buffer and the measurement reference signal, and
The memory controller is
The second phase adjustment circuit is controlled to shift the phase of the measurement reference signal from the initial value by the predetermined amount, and based on the value of the signal to be evaluated output from the DRAM unit, the differential It is determined whether or not the crosspoint level of the strobe signal is within a predetermined range, and the phase relationship of the differential strobe signal is adjusted by controlling the first phase adjustment circuit according to the determination result. To adjust the cross-point level of the differential strobe signal,
Semiconductor device. 前記メモリコントローラは、前記差動ストローブ信号のクロスポイントレベルが所定の範囲内に収まっていない場合に、前記差動ストローブ信号のクロスポイントレベルが所定の範囲内に収まるように、前記第１の位相調整回路を制御して前記差動ストローブ信号の位相関係を調整する、請求項１記載の半導体装置。   The memory controller includes the first phase so that the cross-point level of the differential strobe signal falls within a predetermined range when the cross-point level of the differential strobe signal does not fall within a predetermined range. The semiconductor device according to claim 1, wherein an adjustment circuit is controlled to adjust a phase relationship of the differential strobe signal. 前記メモリコントローラは、前記被評価信号のそれぞれの値が一致した場合に、前記差動ストローブ信号のクロスポイントレベルが所定の範囲内に収まるように、前記差動ストローブ信号の位相関係を調整する、請求項２記載の半導体装置。   The memory controller adjusts the phase relationship of the differential strobe signal so that the cross-point level of the differential strobe signal falls within a predetermined range when the values of the signals under evaluation match. The semiconductor device according to claim 2. 前記メモリコントローラは、前記クロスポイントレベルが所定の範囲内にない場合に、前記測定基準信号の位相を初期値にリセットした後、再度、該測定基準信号の位相を所定量ずつシフトさせる、請求項３記載の半導体装置。   The memory controller resets the phase of the measurement reference signal to an initial value when the cross point level is not within a predetermined range, and then shifts the phase of the measurement reference signal by a predetermined amount again. 3. The semiconductor device according to 3. 前記メモリコントローラは、前記測定基準信号の位相のシフト量が所定の上限値に達した場合に、前記差動ストローブ信号の位相関係の調整を終了する、請求項４記載の半導体装置。   The semiconductor device according to claim 4, wherein the memory controller ends the adjustment of the phase relationship of the differential strobe signal when the phase shift amount of the measurement reference signal reaches a predetermined upper limit value. 前記差動ストローブ信号は、差動クロック信号及び差動データ信号の少なくとも一方である、請求項１記載の半導体装置。   The semiconductor device according to claim 1, wherein the differential strobe signal is at least one of a differential clock signal and a differential data signal. 前記メモリコントローラは、前記差動クロック信号の位相関係の調整後、前記差動データ信号の位相関係の調整を行うように制御する、請求項６記載の半導体装置。   The semiconductor device according to claim 6, wherein the memory controller controls to adjust the phase relationship of the differential data signal after adjusting the phase relationship of the differential clock signal. 前記メモリコントローラは、前記ＤＲＡＭ部のクロックモードがシングルエンド入力モードとなるように制御を行う、請求項７記載の半導体装置。   The semiconductor device according to claim 7, wherein the memory controller performs control so that a clock mode of the DRAM unit is a single-ended input mode. 前記メモリコントローラは、前記差動データ信号の位相関係の調整を行う場合に、前記クロックモードが差動入力モードとなるように制御を行う、請求項８記載の半導体装置。   The semiconductor device according to claim 8, wherein the memory controller performs control so that the clock mode becomes a differential input mode when adjusting a phase relationship of the differential data signal. 前記第１の位相調整回路は、前記差動ストローブ信号のうちの対応する信号の位相を所定量だけシフトすることにより、該差動ストローブ信号の位相関係を調整する、請求項１記載の半導体装置。   2. The semiconductor device according to claim 1, wherein the first phase adjustment circuit adjusts a phase relationship of the differential strobe signal by shifting a phase of a corresponding signal of the differential strobe signal by a predetermined amount. . ＤＲＡＭ部と該ＤＲＡＭ部の動作を制御するメモリコントローラを含むＡＳＩＣ部とを接続する、半導体装置のインターフェース構造であって、
前記ＡＳＩＣ部は、
前記メモリコントローラから出力される差動ストローブ信号を伝送するための一対の伝送路の少なくとも一方の伝送路上に配置され、該差動ストローブ信号の位相関係を調整可能に構成された第１の位相調整回路と、
前記メモリコントローラから出力される測定基準信号を伝送するための伝送路上に配置され、該測定基準信号の位相を所定量ずつシフト可能に構成された第２の位相調整回路と、を備えるインターフェース部を備え、
前記ＤＲＡＭ部は、
前記一対の伝送路の一方の伝送路に接続され、該ＤＲＡＭ部における基準電圧と前記差動ストローブ信号の一方の信号とに基づいて動作する第１の差動入力バッファと、
前記一対の伝送路の他方の伝送路に接続され、前記基準電圧と前記差動ストローブ信号の他方の信号とに基づいて動作する第２の差動入力バッファと、
前記第１の入力差動バッファ及び前記第２の入力差動バッファのそれぞれの出力と前記測定基準信号とに基づいて、被評価信号のそれぞれを生成し、出力する回路と、を備えるインターフェース部を備え、
前記第２の位相調整回路は、前記メモリコントローラの制御の下、前記測定基準信号の位相を初期値から前記所定量ずつシフトさせ、
前記第１の位相調整回路は、前記メモリコントローラの制御の下、前記ＤＲＡＭ部から出力される前記被評価信号の値に基づいて前記差動ストローブ信号のクロスポイントレベルが所定の範囲内に収まっていない判断される場合に、前記差動ストローブ信号の位相関係を調整することによって、前記差動ストローブ信号のクロスポイントレベルを調整する、
半導体装置のインターフェース構造。 An interface structure of a semiconductor device for connecting a DRAM unit and an ASIC unit including a memory controller for controlling the operation of the DRAM unit,
The ASIC part is
A first phase adjustment arranged on at least one transmission path of a pair of transmission paths for transmitting a differential strobe signal output from the memory controller and configured to adjust a phase relationship of the differential strobe signal. Circuit,
An interface unit including a second phase adjustment circuit arranged on a transmission path for transmitting the measurement reference signal output from the memory controller and configured to be able to shift the phase of the measurement reference signal by a predetermined amount; Prepared,
The DRAM section is
A first differential input buffer connected to one transmission path of the pair of transmission paths and operating based on a reference voltage in the DRAM unit and one of the differential strobe signals;
A second differential input buffer connected to the other transmission line of the pair of transmission lines and operating based on the reference voltage and the other signal of the differential strobe signal;
An interface unit comprising: a circuit that generates and outputs each of the signals to be evaluated based on the outputs of the first input differential buffer and the second input differential buffer and the measurement reference signal. Prepared,
The second phase adjustment circuit shifts the phase of the measurement reference signal from the initial value by the predetermined amount under the control of the memory controller,
In the first phase adjustment circuit, the cross-point level of the differential strobe signal is within a predetermined range based on the value of the signal under evaluation output from the DRAM unit under the control of the memory controller. Adjusting the cross-point level of the differential strobe signal by adjusting the phase relationship of the differential strobe signal if not determined,
Semiconductor device interface structure. 差動ストローブ信号により動作可能に構成されたＤＲＡＭであって、
メモリコントローラから出力される差動ストローブ信号を伝送するための一対の伝送路の一方の伝送路に接続され、前記ＤＲＡＭの基準電圧と前記差動ストローブ信号の一方の信号とに基づいて動作する第１の差動入力バッファと、
前記一対の伝送路の他方の伝送路に接続され、前記基準電圧と前記差動ストローブ信号の他方の信号とに基づいて動作する第２の差動入力バッファと、
前記第１の入力差動バッファ及び前記第２の入力差動バッファのそれぞれの出力と前記測定基準信号とに基づいて、被評価信号のそれぞれを生成し、出力する回路と、を備える、
ＤＲＡＭ。 A DRAM configured to be operable by a differential strobe signal,
A first strobe connected to one of the pair of transmission paths for transmitting the differential strobe signal output from the memory controller, and operates based on the reference voltage of the DRAM and one of the differential strobe signals. One differential input buffer;
A second differential input buffer connected to the other transmission line of the pair of transmission lines and operating based on the reference voltage and the other signal of the differential strobe signal;
A circuit that generates and outputs each of the signals to be evaluated based on the outputs of the first input differential buffer and the second input differential buffer and the measurement reference signal.
DRAM. ＤＲＡＭ部と、該ＤＲＡＭ部の動作を制御するメモリコントローラを含むＡＳＩＣ部とを含んで構成される半導体装置における差動ストローブ信号のクロスポイントレベルを調整するための方法であって、
ＤＲＡＭ部に設けられた第１の差動入力バッファ及び第２の差動入力バッファに対して差動ストローブ信号を出力することと、
前記差動ストローブ信号の一方の信号と前記ＤＲＡＭ部における基準電圧とに基づいて前記第１の差動入力バッファより信号を出力するとともに、前記差動ストローブ信号の他方の信号と前記ＤＲＡＭ部における基準電圧とに基づいて前記第２の差動入力バッファより信号を出力することと、
測定基準信号を出力することと、
前記第１の差動入力バッファ及び前記第２の差動入力バッファのそれぞれから出力される信号と前記測定基準信号とに基づいて、被評価信号のそれぞれを生成し、出力することと、を含み、
前記メモリコントローラの制御の下、前記測定基準信号の位相を初期値から所定量ずつシフトさせながら、前記被評価信号の値に基づいて、前記差動ストローブ信号のクロスポイントレベルが所定の範囲内に収まっているか否かを判断し、該判断の結果に従って、前記差動ストローブ信号の位相関係を調整することによって、前記差動ストローブ信号のクロスポイントレベルを調整する、
方法。
A method for adjusting a cross-point level of a differential strobe signal in a semiconductor device including a DRAM unit and an ASIC unit including a memory controller that controls the operation of the DRAM unit,
Outputting a differential strobe signal to a first differential input buffer and a second differential input buffer provided in the DRAM unit;
Based on one signal of the differential strobe signal and a reference voltage in the DRAM unit, a signal is output from the first differential input buffer, and the other signal of the differential strobe signal and a reference in the DRAM unit Outputting a signal from the second differential input buffer based on the voltage;
Outputting a measurement reference signal;
Generating and outputting each of the signals to be evaluated based on a signal output from each of the first differential input buffer and the second differential input buffer and the measurement reference signal. ,
Under the control of the memory controller, the cross-point level of the differential strobe signal is within a predetermined range based on the value of the signal under evaluation while shifting the phase of the measurement reference signal by a predetermined amount from an initial value. Adjusting the cross-point level of the differential strobe signal by determining whether or not it is within the range and adjusting the phase relationship of the differential strobe signal according to the result of the determination;
Method.