JP6201331B2 - 同期シリアルインタフェース回路 - Google Patents
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Description
Claims (3)
- 同期シリアルインタフェース回路であって、
複数のチャネルを備え、
各前記チャネルは、同期クロックを出力して、当該出力された同期クロックに同期して各前記チャネルに送られたデータを受信し、
データの受信開始時に、前記複数のチャネルは、前記同期クロックを同時に立下げ、
前記複数のチャネルの各々は、前記データの受信開始時において、前記同期クロックを立下げてから前記同期クロックを立上げるまでの期間に、前記同期クロックの周波数を設定し、前記複数のチャネルは、前記同期クロックを同時に立ち上げる、同期シリアルインタフェース回路。 - 前記複数のチャネルは、前記同期クロックの周波数を互いに独立に設定可能である、請求項1に記載の同期シリアルインタフェース回路。
- 前記同期シリアルインタフェース回路は、
前記受信したデータを記憶する記憶部をさらに備え、
各前記チャネルは、
前記同期クロックを発生させる同期クロック発生部と、
当該チャネルが受信すべきデータの長さに応じた期間、前記同期クロック発生部を動作させるクロック制御部と、
前記データを受信して前記記憶部に前記受信したデータを転送するDMA制御部とを含む、請求項1または請求項2に記載の同期シリアルインタフェース回路。
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Applications Claiming Priority (1)
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JP2013027646A JP6201331B2 (ja) | 2013-02-15 | 2013-02-15 | 同期シリアルインタフェース回路 |
Publications (2)
Publication Number | Publication Date |
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Family Applications (1)
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