JP6198485B2 - 光電変換装置、及び撮像システム - Google Patents

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Description

本発明は、光電変換装置、及び撮像システムに関する。
ＣＣＤ型やＣＭＯＳ型の光電変換装置は多くのデジタルスチルカメラやデジタルカムコーダに用いられている。光電変換装置において、画素の縮小化のための構成が検討されている。
特許文献１には、縮小化に伴う光電変換素子の面積低下に対して、素子を共有化することが開示されている。また、特許文献１には、隣接する光電変換素子の間の分離に絶縁分離領域と接合分離領域を使い分けることが開示されている。具体的には、光電変換素子の分離として、接合分離領域と絶縁分離領域を設けている。この光電変換素子との間の絶縁分離領域を介して、転送ゲート（ゲート電極）が設けられている。
特開２００７−２４３１９７号公報
特許文献１では、接合分離領域と絶縁分離領域の使い分けについての検討がなされているものの、転送用のゲート電極が設けられる分離領域の構造や製造方法については、詳細な検討がなされていない。このゲート電極が設けられる分離領域の構造によっては、転送効率の低下やリーク電流の増大や転送路の特性ばらつきなどが生じうる。
そこで、本発明は、好適な転送路を有する光電変換装置を提供することを目的とする。
本開示の光電変換装置は、活性領域と、前記活性領域を規定する絶縁体からなる分離部が設けられた半導体基板を有し、前記活性領域に位置し、第１の光電変換素子を構成する第１導電型の第１の半導体領域と、前記活性領域に位置し、第２の光電変換素子を構成する第１導電型の第２の半導体領域と、前記活性領域に位置する第１導電型の第３の半導体領域と、前記活性領域に位置する第１導電型の第４の半導体領域と、前記活性領域の前記第１の半導体領域と前記第３の半導体領域の間に設けられ、前記第１の半導体領域と前記第３の半導体領域と第１の転送トランジスタを構成する第１のゲート電極と、前記活性領域の前記第２の半導体領域と前記第４の半導体領域の間に設けられ、前記第２の半導体領域と前記第４の半導体領域と第２の転送トランジスタを構成する第２のゲート電極と、前記第１の光電変換素子と前記第２の光電変換素子に対して設けられる１つのマイクロレンズと、を有する光電変換装置であって、前記第１のゲート電極と前記第２のゲート電極とは互いに分離され、前記半導体基板の表面への平面視において、前記第１のゲート電極の前記活性領域に位置する部分の前記第１の半導体領域の側の第１の辺の長さは、前記第１の辺に沿った前記活性領域の長さよりも短く、かつ、前記第１の辺に沿った前記第１の半導体領域の長さよりも長く、前記平面視において、前記第２のゲート電極の前記活性領域に位置する部分の前記第２の半導体領域の側の第２の辺の長さは、前記第２の辺に沿った前記活性領域の幅よりも短く、かつ、前記第２の辺に沿った前記第２の半導体領域の長さよりも長く、前記分離部は、前記第３の半導体領域と前記第４の半導体領域との間に位置し、前記分離部の端部は、前記第１の辺と、前記第１のゲート電極の前記第３の半導体領域の側の第３の辺との間に位置する。
本開示の光電変換装置は、活性領域と、前記活性領域を規定する絶縁体からなる分離部が設けられた半導体基板を有し、前記活性領域に位置し、第１の光電変換素子を構成する第１導電型の第１の半導体領域と、前記活性領域に位置し、第２の光電変換素子を構成する第１導電型の第２の半導体領域と、前記活性領域に位置する第１導電型の第３の半導体領域と、前記活性領域に位置する第１導電型の第４の半導体領域と、前記活性領域の前記第１の半導体領域と前記第３の半導体領域の間に設けられ、前記第１の半導体領域と前記第３の半導体領域と第１の転送トランジスタを構成する第１のゲート電極と、前記活性領域の前記第２の半導体領域と前記第４の半導体領域の間に設けられ、前記第２の半導体領域と前記第４の半導体領域と第２の転送トランジスタを構成する第２のゲート電極と、前記第１の光電変換素子と前記第２の光電変換素子に対して設けられる１つのマイクロレンズと、を有する光電変換装置であって、前記半導体基板の表面への平面視において、前記第１のゲート電極の前記活性領域に位置する部分の前記第１の半導体領域の側の第１の辺の長さは、前記第１の辺に沿った前記活性領域の長さよりも短く、かつ、前記第１の辺に沿った前記第１の半導体領域の長さよりも長く、前記平面視において、前記第２のゲート電極の前記活性領域に位置する部分の前記第２の半導体領域の側の第２の辺の長さは、前記第２の辺に沿った前記活性領域の幅よりも短く、かつ、前記第２の辺に沿った前記第２の半導体領域の長さよりも長く、前記分離部は、前記第３の半導体領域と前記第４の半導体領域との間に位置する第１部分と、前記第１部分に隣接し、前記第１のゲート電極に覆われた部分と、前記第１部分に隣接し、前記第２のゲート電極に覆われた部分と、を含む。
本発明によれば、好適な転送路を有する光電変換装置を提供することが可能となる。
第１実施形態の光電変換装置を示す等価回路図。 第１実施形態の光電変換装置を示す平面模式図。 第１実施形態の光電変換装置を示す平面模式図。 第１実施形態の光電変換装置を示す断面模式図。 第１実施形態の光電変換装置を示す断面模式図。 第１実施形態の光電変換装置の平面模式図と断面模式図。 第１実施形態の光電変換装置を説明するための平面模式図。 第１実施形態の光電変換装置の製造方法を示す断面模式図。 第１実施形態の光電変換装置の製造方法を示す断面模式図。 第１実施形態の光電変換装置の製造方法を示す断面模式図。 第１実施形態の光電変換装置を示す平面模式図と、第１実施形態の光電変換装置を説明するための平面模式図。 第２実施形態の光電変換装置を示す平面模式図。 第３実施形態の光電変換装置を示す平面模式図。 第４実施形態の光電変換装置を示す平面模式図。 第５実施形態の光電変換装置を示す平面模式図。 第６実施形態の光電変換装置を示す平面模式図と等価回路図。
最初に、本開示の光電変換装置について、図６を例に説明する。図６（ａ）に示すように、光電変換装置は、１つの活性領域２２０と、活性領域２２０を規定する絶縁体からなる分離部が設けられた半導体基板を有する。分離部は、第１の領域と、第１の領域以外の第２の領域を有する。そして、１つの活性領域２２０には、第１導電型の第１〜第４の半導体領域と、第１のゲート電極と、第２のゲート電極が設けられている。第１の半導体領域２０１は第１の光電変換素子を構成し、第２の半導体領域２０２は第２の光電変換素子を構成する。第１のゲート電極２０５は、第１の領域に位置し、第１の半導体領域２０１と第３の半導体領域２０９の間に位置する。第２のゲート電極２０６は、第１の領域に位置し、第２の半導体領域２０２と第４の半導体領域２１０の間に位置する。第１の半導体領域２０１と第３の半導体領域２０９と第１のゲート電極２０５は第１の転送トランジスタを構成し、第２の半導体領域２０２と第４の半導体領域２１０と第２のゲート電極２０６は第２の転送トランジスタを構成する。ここで、第１の領域は、分離部の中でゲート電極が設けられる領域であり、第２の領域はそれ以外である。
このような光電変換装置において、図１１（ａ）に示すように、第１のゲート電極の第１の半導体領域の側の辺を含む仮想線において、第１のゲート電極の第１の半導体領域の側の辺の幅よりも、活性領域の幅が大きい。更に、仮想線において、第１のゲート電極の第１の半導体領域の側の辺の幅よりも、第１の半導体領域の幅が小さい。このような構成によって、光電変換素子を構成する第１の半導体領域から第３の半導体領域への信号電荷の漏れを低減することが可能となり、転送トランジスタにおけるリークを低減することが可能となる。
また、このような光電変換装置において、更に、第１の光電変換素子と第２の光電変換素子に対して設けられる１つのマイクロレンズを更に含む。そして、活性領域を規定する絶縁体からなる分離部が、第３の半導体領域と第４の半導体領域との間に位置する。分離部の外縁を構成する辺は、第１のゲート電極の第１の半導体領域の側の第１の辺と同一、第１のゲート電極の第３の半導体領域の側の第２の辺と同一、あるいは第１の辺と第２の辺の間に位置する。このような構成によって、光電変換素子の飽和電荷数を維持しつつ、リーク電流を低減した転送路を有する構成を得ることができる。
以下、第１〜第６実施形態を、図面を用いて、詳細に説明する。以下の説明において、平面模式図は、半導体基板の表面を含む面に対して、半導体基板の主面に垂直な方向から任意の構成を投影した図である。この平面模式図は、いわゆる平面レイアウト図である。また、断面模式図は、半導体基板の表面を含む面に対して垂直な面における、光電変換装置の任意の構成を示すものである。
また、トランジスタの転送路の長さ方向とは、ソースとドレインを結ぶ線分の方向であり、転送路の幅方向とは転送路の長さ方向に垂直な方向であるものとする。また、以下の説明においては、信号電荷は電子の場合について説明する。信号電荷が正孔の場合には、以下の説明におけるＮ型（第１導電型）とＰ型（第２導電型）を反対にすればよい。
（第１実施形態）
本実施形態の光電変換装置について、図１〜図１１を用いて説明する。本実施形態の光電変換装置は、例えば、ＣＭＯＳ型の光電変換装置である。
図１は、本実施形態の光電変換装置を示す等価回路図である。図１は、画素セル１００の等価回路を示している。画素セル１００は、２つの画素１０１、１０２と、それらに共通の読み出し用の回路を含む。本実施形態の画素は、それぞれ少なくとも２つの光電変換素子を含む。具体的には、画素１０１は、２つの光電変換素子１０３、１０４と、光電変換素子１０３に対応した転送トランジスタ１０７と、光電変換素子１０４に対応した転送トランジスタ１０８を含む。画素１０２は、２つの光電変換素子１０５、１０６と、光電変換素子１０５に対応した転送トランジスタ１０９と、光電変換素子１０６に対応した転送トランジスタ１１０を含む。それぞれの転送トランジスタ１０７〜１１０は、フローティングディフュージョンノード（以下ＦＤノードとする）１１１と接続している。ＦＤノード１１１は、ソースフォロワ回路を構成する増幅トランジスタ１１２のゲート電極と接続され、リセットトランジスタ１１３のソースと接続されている。増幅トランジスタ１１２のドレインは電源１１５と電気的に接続され、リセットトランジスタ１１３のドレインは電源１１６と電気的に接続されている。選択トランジスタ１１４は、増幅トランジスタ１１２のソースと信号線１１７の間の信号経路に設けられ、増幅トランジスタ１１２からの信号を任意のタイミングで信号線１１７に出力する。信号線１１７には、画素セル１００が複数接続している。そして、本実施形態の光電変換装置には、複数の信号線１１７が設けられており、画素は２次元に配置される。また、ここでは、各トランジスタがＮ型のＭＯＳトランジスタの場合について説明する。
本実施形態の画素の１つに対して、１つのマイクロレンズ（不図示）を設ける場合には、焦点検出用信号を得ることが出来る。例えば、撮像信号を得る場合は、光電変換素子１０３及び１０４の信号電荷をＦＤノードにて混合することで画素１０１の撮像信号として読み出すことができる。また、焦点検出用信号を得る場合には、光電変換素子１０３の信号電荷に基づく信号を読み出し、続いて、光電変換素子１０４の信号電荷に基づく信号を読み出すことで位相差検出法による焦点検出を行うことが可能となる。なお、光電変換素子１０３の信号電荷に基づく信号を読み出し、続いて、光電変換素子１０４の信号電荷に基づく信号を読み出した後、例えば、光電変換装置とは別の回路において合成することで撮像信号を得ることも出来る。
なお、画素セル１００は図１の構成に限定されない。例えば、画素セル１００は選択トランジスタ１１４を有していなくてもよい。
次に、図２〜図４を用いて、本実施形態の光電変換装置を説明する。図２〜図４は、本実施形態の光電変換装置を説明するための平面模式図である。図２〜図４は、９つの画素の平面レイアウトを示すものである。図２〜図４において、画素セル１００は繰り返し配置されている。図２〜図４では、９つの画素のうちの任意の画素、あるいは複数の画素セルのうちの任意の画素セルに符号を付している。また、図２〜図４において、黒の四角で示したものは、コンタクトプラグが設けられる部分である。
図２（ａ）は、活性領域２２０〜２２２と不活性領域２２３を示した平面模式図である。活性領域２２０〜２２２とは、半導体基板の表面に、光電変換素子やトランジスタ等の素子を形成することが可能な領域である。不活性領域２２３は、半導体基板の表面に絶縁体からなる分離部が形成される領域であり、フィールド領域とも呼ばれる。平面視において、分離部は、不活性領域の外縁を規定し、活性領域の外縁を規定する。平面視において、各活性領域２２０〜２２２の周りには、不活性領域２２３が存在している。図２（ａ）において、画素セル１００は、画素１０１のための活性領域２２０と、画素１０２のための活性領域２２１と、２つの画素１０１、１０２のための活性領域２２２を含む。
ここで、説明のため、画素セル１００の平面レイアウトにおいて、領域２４０と、領域２４１を規定する。図２（ａ）に、領域２４０と、領域２４１と、領域２４２を、１つの画素セル１００にハッチングを用いて示している。領域２４１と領域２４２は、後述するゲート電極が設けられる領域（第１の領域）である。領域２４０は、それ以外の領域（第２の領域）である。領域２４０は、光電変換素子が形成される部分を囲むように設けられ、活性領域２２０と活性領域２２１との間や、活性領域２２０と活性領域２２２との間や、活性領域２２１と活性領域２２２との間に設けられている。領域２４１は、後に説明する２つの転送トランジスタの転送路の間に位置し、ここでは活性領域２２０の窪み、及び活性領域２２１の窪みに位置するものとする。隣の画素セル１００に示す領域２００は、第１の領域であって、活性領域２２０に挟まれ、ゲート電極が設けられる分離部の外縁である。
図２（ｂ）は、図２（ａ）に加え、光電変換素子を構成するＮ型の半導体領域と、各トランジスタを構成するゲート電極を示した平面模式図である。
本実施形態の光電変換装置においては、１つの活性領域に２つの光電変換素子が設けられている。活性領域２２０には、第１の光電変換素子を構成するＮ型の半導体領域２０１と、第２の光電変換素子を構成するＮ型の半導体領域２０２が設けられている。同様に、活性領域２２１には、第１の光電変換素子を構成するＮ型の半導体領域２０３と、第２の光電変換素子を構成するＮ型の半導体領域２０４が設けられている。Ｎ型の半導体領域２０１〜２０４は、光電変換素子の電荷蓄積領域として機能する。半導体領域２０１〜２０４の形状は、矩形である。ここで、半導体領域２０１と半導体領域２０２の間、及び半導体領域２０３と半導体領域２０４の間に、分離部は設けられていない。
また、図２（ｂ）において、活性領域２２０には、Ｎ型の半導体領域２０９と、Ｎ型の半導体領域２１０が設けられており、活性領域２２１には、Ｎ型の半導体領域２１１と、Ｎ型の半導体領域２１２が設けられている。これら半導体領域２０９〜２１２は、それぞれＦＤノードの一部を構成するフローティングディフュージョン領域（以下、ＦＤ領域）として機能する。本実施形態において、ＦＤ領域は各光電変換素子に対して１つ設けられており、配線によって電気的に接続されている。そして、半導体領域２０９と半導体領域２１０の間には分離部が設けられている。このように、ＦＤ領域がそれぞれ設けられることで、ＦＤ領域の容量を小さくすることができる。
また、図２（ｂ）において、各転送トランジスタのゲート電極２０５〜２０８は、それぞれ活性領域２２０あるいは活性領域２２１に設けられている。ゲート電極２０５は、活性領域２２０内に位置し、半導体領域２０１と半導体領域２０９との間に位置する。ゲート電極２０６〜２０８も、同様に、半導体領域２０２〜２０４と半導体領域２１０〜２１２の間に設けられている。各ゲート電極は、半導体基板の上に設けられている。活性領域に位置するゲート電極の下の半導体基板の少なくとも一部は、転送路となる。ここで、領域２４１は、ゲート電極２０５とゲート電極２０６の間と、ゲート電極２０７とゲート電極２０８の間に設けられている。また、領域２４１は、同じ活性領域に設けられる２つのＦＤ領域の間に設けられているとも言える。
図２（ｂ）において、別の活性領域２２２には、増幅トランジスタと、リセットトランジスタと、選択トランジスタとが設けられている。ここでは、増幅トランジスタのゲート電極２１３と、リセットトランジスタのゲート電極２１４と、選択トランジスタのゲート電極２１５が設けられ、それらのソースやドレインは一部共通の半導体領域で構成されている。Ｎ型の半導体領域２１６は、増幅トランジスタのソースであり、選択トランジスタのドレインである。Ｎ型の半導体領域２１７は、増幅トランジスタのドレインであり、リセットトランジスタのドレインである。Ｎ型の半導体領域２１８は、リセットトランジスタのソースであり、図１に示したＦＤノード１１１と電気的に接続している。Ｎ型の半導体領域２１９は、選択トランジスタのソースであり、図１に示した信号線１１７と電気的に接続している。なお、各トランジスタのソース、ドレインは、別の半導体領域で構成してもよい。
ここで、本実施形態の光電変換装置におけるＮ型の半導体領域とゲート電極との位置関係について、図１１を用いて説明する。図１１（ａ）は、本実施形態の光電変換装置の平面模式図である。図１１（ｂ）は、比較のための図である。図１１（ｂ）は、図１１（ａ）の光電変換素子を構成する半導体領域２０１、２０２と異なる幅の半導体領域１１０１、１１０２を有し、図１１（ｂ）の他の構成は、図１１（ａ）と同一の構成を有するものとする。以下、長さは平面模式図における幅である。
図１１（ｂ）において、ゲート電極２０５は、半導体領域１１０１の側の辺６０１を有する。辺６０１を含む仮想線１１１１において、活性領域２２０は長さＬ６を有し、活性領域２２０に設けられたゲート電極２０５は長さＬ８を有し、半導体領域１１０１は長さＬ７を有する。辺６０１の位置において、辺６０１は長さＬ８を有し、辺６０１に沿った活性領域２２０の長さはＬ６であり、辺６０１に沿った半導体領域１１０１の長さはＬ７である。同様に、ゲート電極２０６は、半導体領域１１０２の側に辺６０３を有する。辺６０３を含む仮想線１１１２において、活性領域２２０は長さＬ６を有し、半導体領域１１０２は長さＬ９を有し、活性領域２２０と重なるゲート電極２０６は長さＬ８を有する。つまり、辺６０３の位置において、辺６０３の長さはＬ８であり、辺６０３に沿った活性領域２２０の長さはＬ６であり、辺６０３に沿った半導体領域１１０２の長さはＬ９である。これらの大小関係は、長さＬ６＞長さＬ９＞長さＬ８である。このような長さの関係にあると、半導体領域１１０１はゲート電極２０５に覆われていない部分１１０３を有する。半導体領域１１０２も同様にゲート電極２０６に覆われていない部分１１０４を有する。ここで、部分１１０３と半導体領域２０９の間の距離は長さＬ１０を有し、ゲート電極２０５のゲート長である長さＬ１よりも短くなる。部分１１０４と半導体領域２１０の間の距離も同様である。転送トランジスタの実効的な転送路の長さが短い部分が生じてしまい、転送トランジスタをオフする時にリークが生じる可能性がある。
一方、本実施形態の光電変換装置である図１１（ａ）においては、次のようになる。まず、辺６０１を含む仮想線１１１１において、活性領域２２０は長さＬ６を有し、半導体領域２０１は長さＬ７を有し、ゲート電極２０５は長さＬ８を有する。同様に、辺６０２を含む仮想線１１１２において、活性領域２２０は長さＬ６を有し、半導体領域２０２は長さＬ７を有し、ゲート電極２０６は長さＬ８を有する。これらの大小関係は、長さＬ６＞長さＬ８＞長さＬ７である。半導体領域２０１や半導体領域２０２のうち、ゲート電極２０５やゲート電極２０６に覆われていない領域は、ゲート電極２０５やゲート電極２０６のゲート長の長さＬ１だけ離れており、リークを低減することができる。なお、リークを低減するためには、図１１（ｂ）の部分１１０３、１１０４が存在しなければよく、長さＬ６＞長さＬ８≧長さＬ７であればよい。なお、これら長さの関係が１方のゲート電極で満たされる場合でも、効果を得ることができる。また、この関係は２つのゲート電極のそれぞれで成り立てばよく、各長さは複数のゲート電極で異なってもよい。しかし、本実施形態のように２つの光電変換素子で焦点検出用の信号を得る場合には、２つの光電変換素子と転送トランジスタの特性が一定であることが特に望ましく、等しい構成であることが好ましい。また、仮想線１１１１と仮想線１１１２は１つの直線であったが、それらが交差するような位置関係にあってもよい。
また、本実施形態の光電変換装置である図１１（ａ）において、ゲート電極２０５は半導体領域２０１の側の辺６０１と対向した、半導体領域２０９の側の辺６０２を有する。同様に、同様に、ゲート電極２０６は半導体領域２０２の側の辺６０３と対向した、半導体領域２１０の側の辺６０４を有する。辺６０２を含む仮想線１１１３と、辺６０４を含む仮想線１１１４が１つの直線を構成している。ここで、辺６００は、仮想線１１１１と仮想線１１１３の間に位置する。このような構成によって、ＦＤ領域の容量増大を抑制しつつ、リーク電流や電荷の混入を低減することが可能となる。
仮に、仮想線１１１１よりも辺６００が半導体領域２０１の側に設けられていた場合には、光電変換素子が形成されるべき部分が小さくなってしまい、光電変換素子の飽和電荷数が減少してしまう。また、仮想線１１１３よりも辺６００が半導体領域２０９の側に設けられていた場合には、半導体領域２０９と半導体領域２１０との間の分離性能が低下してしまうため、リーク電流が増大しやすく、また、電荷の混入が生じやすくなってしまう。よって、辺６００は、仮想線１１１１と同一位置と仮想線１１１３と同一位置を含む仮想線１１１１と仮想線１１１３の間に位置することが望ましい。
ここで、図６（ｄ）で示したように分離部５０６は、長さＬ５を有する部分６５３と、部分６５４で構成されている。この部分６５３を構成する絶縁体の膜厚は、部分６５４を構成する絶縁体の膜厚よりも薄いため、絶縁性能が低下する。よって、辺６００は、仮想線１１１３から長さＬ５だけ半導体領域２０９から離れるように位置していることが好ましい。なお、辺６００は、仮想線１１１１から長さＬ５だけ半導体領域２０１の側に、位置していてもよいが、仮想線１１１１と同一位置、あるいはそれよりゲート電極２０５の下に位置するようにすることが望ましい。辺６００と仮想線１１１１と仮想線１１１３の位置関係について説明したが、辺６００と仮想線１１１２と仮想線１１１４についても同様である。
以下、本実施形態の光電変換装置における他の構成について、説明を行う。図３は、図２（ａ）に加え、Ｐ型の半導体領域を示した平面模式図である。図３（ａ）には、Ｐ型の半導体領域２５０〜２５２を示し、図３（ｂ）には、Ｐ型の半導体領域２５５、２５６を示している。
図３（ａ）に示すように、活性領域２２０、２２１は、Ｐ型の半導体領域２５０〜２５２（第５の半導体領域）によって囲まれている。半導体領域２５０〜２５２は、活性領域２２０、２２１の光電変換素子が位置する部分の３辺に沿って設けられている。半導体領域２５０〜２５２は一体となっており、はしご状の形状を有する。また、半導体領域２５０〜２５２は、同じ不純物濃度で、半導体基板の内部の同じ深さに設けられている。半導体領域２５０〜２５２は、分離部を構成する絶縁体と、半導体との間に存在する欠陥にて生じるノイズを低減するために、分離部の外縁を覆うように設けられている。半導体領域２５０〜２５２は、各活性領域２２０、２２１のゲート電極の間に位置する領域２４１には設けられていない。また、半導体領域２５０〜２５２は、各活性領域２２０、２２１のＦＤ領域の間にも設けられていない。半導体領域２５０〜２５２は、領域２４１と領域２４２の転送路に接する部分、すなわち分離部とゲート電極が重なる部分に設けられていなければ良い。また、少なくとも領域２００に設けられていなければよい。従って、分離部のうち、転送路に接する部分ではない、ＦＤ領域が設けられた活性領域を規定する領域２５３には、半導体領域２５０〜２５２が設けられていてもよい。後に詳述するが、これら半導体領域２５０〜２５２は、マスクを用いてイオン注入によって形成される。
図３（ｂ）に示すように、Ｐ型の半導体領域２５５、２５６（第７の半導体領域）は、活性領域２２０と活性領域２２１とを囲むように設けられている。半導体領域２５５は、Ｘ軸方向に沿った帯状の形状を有する。半導体領域２５６は、Ｙ軸方向に沿った帯状の形状を有する。本実施形態では、半導体領域２５６は、一部欠損した領域２５６ｃ、半導体領域２５６ａと半導体領域２５６ｂとによって構成されている。この欠損した領域２５６ｃは設けなくてもよく、半導体領域２５５と半導体領域２５６が、格子状の形状を有していてもよい。欠損は、図３（ｂ）における上下左右の画素への電荷のクロストーク量を調整するために設けることができる。半導体領域２５５と半導体領域２５６は、同じ不純物濃度で、半導体基板内の同じ深さに設けられている。また、半導体領域２５５、２５６は、分離部の絶縁体の下の半導体基板内に設けられ、信号電荷に対するポテンシャルバリアとして機能する。半導体領域２５５、２５６は、領域２４１には設けられていない。特に、半導体領域２５５、２５６は、少なくとも活性領域の間に位置する分離部の外縁である領域２００に設けられていなければ良い。後に詳述するが、これら半導体領域２５５、２５６は、マスクを用いてイオン注入によって形成される。
図４は、図２及び図３における各構成要素を重ねて示したものであり、本実施形態の光電変換装置の主要な構成を示した平面模式図である。図４に示す本実施形態の光電変換装置について、Ａ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線、Ｄ−Ｄ’線における断面の構成を図５（ａ）〜図５（ｄ）を用いて説明する。
図５（ａ）は図４のＡ−Ａ’線における断面模式図であり、図５（ｂ）は図４のＢ−Ｂ’線における断面模式図であり、図５（ｃ）は図４のＣ−Ｃ’線における断面模式図であり、図５（ｄ）は図４のＤ−Ｄ’線における断面模式図である。
図５（ａ）〜図５（ｄ）において、表面５０３を有する半導体基板５００は、Ｎ型の半導体領域５０１と、Ｐ型の半導体領域５０２と含む。この半導体領域５０２は、ウエルとも称する。この半導体基板５００には、後に活性領域となる第１の部分と、後に分離部となる第２の部分とを有する。第２の部分は、第１の領域と、それ以外の第２の領域を含む。そして、図５（ａ）では、Ｎ型の半導体領域２０３と、半導体領域２０３の上に位置するＰ型の半導体領域５０４（第８の半導体領域、第９の半導体領域）は、光電変換素子を構成する。半導体領域２０３と、ＦＤ領域である半導体領域２１１との間には、ゲート電極２０７が位置している。図５（ｂ）は、ゲート電極２０７とゲート電極２０８とを含む部分が示されている。図５（ｃ）は、２つのＦＤ領域である半導体領域２１１、２１２を含む部分が示されている。図５（ｄ）は、２つの光電変換素子を含む部分が示されている。半導体領域２０３と、半導体領域５０４はある光電変換素子を構成し、半導体領域２０４と、半導体領域５０４は別の光電変換素子を構成する。ここで、半導体領域５０４は、ある光電変換素子から別の光電変換素子に渡って連続して形成されている。半導体領域２０３と半導体領域２０４の間には、領域５０７が位置し、半導体領域２０３と半導体領域２０４とを分離している。領域５０７には、半導体領域５０４と半導体領域５０２の一部が位置している。ここで、半導体領域２１１、２１２の底面は半導体領域２５０の底面よりも半導体基板の浅い位置にあり、半導体領域２５０の底面は半導体領域２０３の底面よりも半導体基板の浅い位置にある。ある底面が別の底面よりも半導体基板の深い位置にあるとは、ある底面が別の底面よりも表面５０３から離れているとも言える。なお、領域５０７には、半導体領域２０３と半導体領域２０４の間をより強固に分離するために、更に、Ｐ型の半導体領域を設けてもよい。
図５（ａ）〜図５（ｄ）に示すように、第２の部分である領域２４０と領域２４１と領域２４２には、絶縁体からなる分離部５０６が設けられている。また、分離部５０６の下に、分離部５０６の底面を覆うように、Ｐ型の半導体領域５０５（第６の半導体領域）が設けられている。半導体領域５０５は、チャネルストップとして機能する。後に詳述するが、半導体領域５０５は、分離部５０６に対して、同一のマスクで形成される。
このＰ型の半導体領域の配置について、詳細に説明を行う。図５（ａ）の領域２４０には、半導体領域５０５と、半導体領域２５０と、半導体領域２５５が位置している。図５（ｂ）の領域２４２には、半導体領域５０５と、半導体領域２５１と、半導体領域２５２が設けられている。図５（ｃ）の領域２４１には、半導体領域５０５のみが位置している。また、図５（ｃ）の領域２４０には、半導体領域５０５と、半導体領域２５１と、半導体領域２５２と、半導体領域２５６とが設けられている。図５（ｄ）の領域２４０には、半導体領域５０５と、半導体領域２５１と、半導体領域２５２と、半導体領域２５６が位置している。図５（ａ）〜図５（ｄ）において、領域２４０では、領域２４１よりも多くのＰ型の半導体領域が重なるように設けられている。そのため、領域２４０の分離部の下におけるＰ型の半導体領域を構成する不純物（以下、Ｐ型の不純物）濃度は、領域２４１の分離部の下におけるＰ型の不純物濃度よりも高い。また、領域２４０の分離部の下におけるＰ型の不純物濃度は、領域２４２の分離部の下におけるＰ型の不純物濃度よりも高い。つまり、領域２４１の分離部の下におけるＰ型の不純物濃度と領域２４２の分離部の下におけるＰ型の不純物濃度は、領域２４０の分離部の下におけるＰ型の不純物濃度よりも低い。特に、領域２００の分離部の下におけるＰ型の不純物濃度を領域２４０の分離部の下におけるＰ型の不純物濃度よりも低くすることが好ましい。ゲート電極の転送路に隣接する部分のＰ型の不純物濃度を下げることで、ゲート電極にトランジスタがオンする電圧を印加した場合に形成される実効的な転送路の幅を広げることができる。よって、このような構成によって、光電変換素子へのノイズを低減させつつ、転送トランジスタの転送路の実行的な幅を広げることが可能となり、転送効率を向上させることが可能となる。また、このような構成によって、転送路へのＰ型の不純物の拡散を低減することが可能となり、転送トランジスタの閾値や、転送トランジスタの転送路の幅のばらつきを低減することが可能となる。なお、転送路に接する部分のうち、分離部の下の半導体基板において、領域２４２におけるＰ型の不純物濃度も下げることが望ましいが、少なくとも領域２４１、特に領域２００のＰ型の不純物濃度を領域２４０のＰ型の不純物濃度よりも下げればよい。更に、領域２４１において、ＦＤ領域の間のＰ型の不純物濃度を下げることで、ＦＤ領域のＰＮ接合容量を低減することが可能となる。
また、分離部５０６を形成するマスクと異なるマスクで形成される半導体領域２５０〜２５２、２５５、２５６は、領域２４１、特に領域２００に設けないことで、マスクを形成する際の位置の誤差による転送路への影響を低減することが可能となる。
更に、領域２４１を含むゲート電極の近傍の構成について、図６を用いて説明する。図６（ａ）は図４の領域４００を拡大した平面模式図であり、図６（ｂ）は図６（ａ）のＧ−Ｇ’線における断面模式図であり、図６（ｃ）は図６（ａ）のＥ−Ｅ’線における断面模式図であり、図６（ｄ）は図６（ａ）のＦ−Ｆ’線における断面模式図である。
図６（ａ）に示すように、半導体領域２５１及び半導体領域２５２は、領域２４０に設けられているが、領域２４１には設けられていない。このような構成によって、転送トランジスタの特性ばらつきの発生を抑制することが可能となる。また、領域２００における、分離部５０６の辺６００の一部は、ゲート電極２０５とゲート電極２０６の下に位置する。なお、半導体領域２０１と半導体領域２０２との間の領域６５０には、分離部５０６は設けられておらず、図５（ａ）〜図５（ｄ）に示す半導体領域５０２が存在する。また、分離部５０６は、辺６００と連続する辺６０５、６０６を有する。辺６００、６０５、６０６は、分離部５０６の外縁を構成する。辺６０５、６０６は活性領域２２０の外縁を構成する。領域２００は、平面模式図において、辺６０５とゲート電極２０５が重なる部分であり、辺６０６とゲート電極２０６が重なる部分である。また、ゲート電極２０５は、半導体領域２０１の側の辺６０１と、半導体領域２０９の側の辺６０２を有する。ゲート電極２０６は、半導体領域２０２の側の辺６０３と、半導体領域２１０の側の辺６０４を有する。辺６０１と辺６０２の間の距離であり、ゲート電極２０５の転送路の長さ方向の長さは長さＬ１である。辺６０３と辺６０４の間の距離であり、ゲート電極２０６の転送路の長さ方向の長さも長さＬ１である。
ここで、比較のために領域２４１の位置に、Ｐ型の半導体領域７００が設けられた場合を説明する。図７は、比較のための平面模式図であり、図６（ａ）に対応した図面である。図７に示すように、領域２００や分離部の辺６００にＰ型の半導体領域７００を設けると、ゲート電極２０５と２０６とが形成する転送路にＰ型の半導体領域７００が大きく延在してしまう。その結果、転送トランジスタの転送路の幅が狭くなる可能性がある。更に、ゲート電極２０５とゲート電極２０６における閾値や転送路の幅が変化し、転送トランジスタの特性が変わってしまう。一方、図６（ａ）の構造によれば、転送路の幅が狭くなることを防ぎ、トランジスタ特性のばらつきを低減することができる。
図６（ｂ）に示すように、半導体領域２０１の辺６１０は、分離部５０６の辺６０７と等しい位置に存在する。分離部５０６の端部を覆うように半導体領域２５２が設けられている。ここで、図６（ｂ）に示すように、半導体領域２５２の辺６０９は、分離部５０６の辺６０７よりも、長さＬ２だけ活性領域側まで延在している。長さＬ２は、例えば、０．１０μｍである。この構成によって、分離部５０６に起因するノイズが光電変換素子に混入することを低減することが可能となる。また、分離部５０６の下に位置する半導体領域５０５の辺６０８は、分離部５０６の辺６０７と半導体領域２５２の辺６０９との間に位置する。この構成によって、よりノイズを低減することが可能となる。ここで、辺６０７と辺６０８は、図６（ｂ）においては点であるが、Ｙ方向に沿って辺を構成している。以下、同様の構成が断面模式図において点として示されている場合に、それらを辺と称する。
図６（ｃ）では、ゲート電極２０５と分離部５０６と半導体領域２０１との位置関係について説明する。半導体領域２０１の辺６１３は、分離部５０６の辺６００から長さＬ３だけ離れて位置している。例えば、長さＬ３は、０．２５μｍである。このように長さＬ３だけオフセットしていることで、分離部５０６に起因するノイズが半導体領域２０１、すなわち光電変換素子に混入することを低減することができる。特に、図６（ｃ）に示す部分では図６（ｂ）に示す部分と異なり、Ｐ型の半導体領域２５２相当の半導体領域が設けられていないため、分離部のノイズへの対策が必要である。ここで、図６（ｃ）の構成を適用することで、転送路への影響の低減とノイズの低減の両立が可能である。
また、ゲート電極２０５の辺６１１は、辺６００から長さＬ３より長い長さＬ４だけ離れて位置している。例えば、長さＬ４は０．３５μｍである。半導体領域２０１の上にゲート電極２０５が設けられるため、転送効率の向上が可能となる。なお、分離部５０６は、長さＬ５を有する部分６５３と、その他の部分６５４を有する。部分６５３は、バーズピークとも呼ばれる部分である。分離部５０６の辺６００は、分離部５０６の外縁を構成し、部分６５３の外縁を示す。なお、Ｐ型の半導体領域６５１は、辺６００から長さＬ４だけ離れて位置するが、更に離れて位置していてもよい。図６（ｄ）においては、ほぼ図６（ｃ）と同様の構成であるが、２つの光電変換素子を分離するための領域６５０が設けられている。
本実施形態の光電変換装置の製造方法を、図８を用いて説明する。図８は、本実施形態の光電変換装置の製造方法を説明するための断面模式図である。図８（ａ）〜図８（ｈ）のそれぞれは、図４のＡ−Ａ’線での断面模式図であり、図５（ａ）に対応する。一般の半導体製造プロセスに関する部分は詳細な説明を省略する。
図８（ａ）に示すように、半導体基板８０１を準備する。半導体基板８０１は、例えば、Ｎ型のシリコン半導体基板である。この半導体基板８０１には、後に活性領域となる第１の部分と、後に分離部となる第２の部分とを有する。第２の部分は、第１の領域と、それ以外の第２の領域を含む。半導体基板８０１の表面８０２の上には、シリコン酸化膜８０３と、ポリシリコン膜８０４と、シリコン窒化膜８０５とがこの順に積層して形成されている。例えば、シリコン酸化膜８０３の膜厚は１０ｎｍ〜３０ｎｍであり、ポリシリコン膜８０４の膜厚は４０ｎｍ〜６０ｎｍであり、シリコン窒化膜８０５の膜厚は２００ｎｍ〜３００ｎｍである。これらの膜を用いて、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法による絶縁体の分離部を形成する。
図８（ｂ）に示すように、開口８０６を有するレジストパターン８０７を形成する。開口８０６は、第２の部分を露出する。このレジストパターンをマスクにしてドライエッチングを行うことで、シリコン酸化膜８０３とポリシリコン膜８０４とシリコン窒化膜８０５の一部を除去する。そして、シリコン酸化膜８０３とポリシリコン膜８０４とシリコン窒化膜８０５が除去された部分によって露出された半導体基板に対して、例えば、ボロンのイオン注入８０８を行う。この時、イオン注入８０８は、例えば、加速エネルギーが６０ＫｅＶ〜１００ＫｅＶ、ドーズ量が１．５×１０１２ｃｍ−２〜１．５×１０１２ｃｍ−２、注入角度が０°の条件で行われる。注入角度は、半導体基板の表面の法線からの角度を示す。この工程によって、半導体領域８１０が形成される。レジストパターン８０７を除去した後、例えば、８００℃以上の熱処理を伴う酸化を行い、酸化シリコンからなる絶縁体からなる分離部８０９を形成する（図８（ｃ））。半導体領域８１０は、例えば、分離部８０９と半導体基板との界面の欠陥等に起因するノイズが素子に混入することを低減する機能を有する。ここで、分離部８０９をＬＯＣＯＳ法にて形成したが、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法にて形成してもよい。ＳＴＩ法の場合には、シリコン酸化膜８０３とポリシリコン膜８０４とシリコン窒化膜８０５が除去された部分に対応する溝（トレンチ）を半導体基板に形成し、イオンの注入８０８を、ＬＯＣＯＳ法の場合の注入角度よりも大きな角度にして行えばよい。
次に、ボロンのイオン注入を行うことによって、Ｐ型のウエルとなる半導体領域８１１を形成する（不図示）。その後、図８（ｃ）に示す開口８１２を有するレジストパターン８１３を形成する。レジストパターン８１３を用いて、半導体基板に対して、ボロンのイオン注入８１４を行う。例えば、イオン注入８１４の条件は、加速エネルギーが３５０ＫｅＶ〜１．５ＭｅＶ、ドーズ量が０．８×１０１３ｃｍ−２〜２．０×１０１３ｃｍ−２、注入角度が０°、４回にわたって異なる加速エネルギーで行われる。イオン注入８１４は、イオン注入８０８よりも加速エネルギーが高い。このイオン注入８１４によって、Ｐ型の半導体領域８１５が形成される（図８（ｄ））。この半導体領域８１５は、隣接する光電変換素子の信号電荷との分離として機能する。
そして、図８（ｄ）に示すように、開口８１６を有するレジストパターン８１７を形成する。レジストパターン８１７をマスクとして用いて、半導体基板に対して、ボロンのイオン注入８１８を行う。イオン注入８１８は、加速エネルギーが９０ＫｅＶ〜１４０ＫｅＶ、ドーズ量が１．０×１０１３ｃｍ−２〜２．０×１０１３ｃｍ−２であり、注入角度が０°で行われる。このイオン注入８１８により、Ｐ型の半導体領域８１９が形成される（図８（ｅ））。この半導体領域８１９は分離部８０９からのノイズを低減するために設けられる。
次に、酸化や窒化が行われ、ゲート絶縁膜となる膜を形成する。ゲート絶縁膜となる膜の上に、ゲート電極となるポリシリコンの膜が形成される。その後、レジストパターン８２０をマスクに、ポリシリコンの膜に対してドライエッチングを行い、ゲート電極８２１を形成する（図８（ｅ））。ゲート電極８２１と表面８０２との間には、酸化シリコンあるいは窒化シリコンからなるゲート絶縁膜（不図示）が設けられている。
その後、光電変換素子が形成される部分に対応した開口８２２を有するレジストパターン８２３を、レジストパターン８２０の上に、形成する。レジストパターン８２３と、レジストパターン８２０と、ゲート電極８２１とをマスクとして、砒素のイオン注入８２４を行う（図８（ｆ））。本実施形態では、２回のイオン注入８２４がなされる。１回目のイオン注入は、加速エネルギーが４００ＫｅＶ〜６００ＫｅＶ、ドーズ量が３．５×１０１２ｃｍ−２〜５．０×１０１２ｃｍ−２、注入角度が０°〜７°の条件で行われる。２回目のイオン注入は、加速エネルギーが３００ＫｅＶ〜４００ＫｅＶ、ドーズ量が０．８×１０１２ｃｍ−２〜２．０×１０１２ｃｍ−２、注入角度が１５°〜４５°の条件で行われる。ここで、ＸＹ平面における２回のイオン注入８２４の方向は、いずれもＹ軸に沿った方向で、ゲート電極に向かう方向である。２回のイオン注入８２４によってＮ型の半導体領域８２５が形成される（図８（ｇ））。半導体領域８２５は光電変換素子の一部を構成し、いわゆる電荷蓄積領域として機能する。
次に、レジストパターン８２０と、レジストパターン８２３とを除去した後、新たに、開口８２６を有するレジストパターン８２７を形成する。レジストパターン８２７をマスクにして、ボロンのイオン注入８２８を行う。イオン注入８１８は、加速エネルギーが１０ＫｅＶ〜２０ＫｅＶ、ドーズ量が５．０×１０１３ｃｍ−２〜１．０×１０１４ｃｍ−２、注入角度が２０〜３５°の条件で行われる。ＸＹ平面におけるイオン注入８２８の方向は、Ｙ軸に沿った方向で、ゲート電極８２１から分離部８０９に向かう方向である。イオン注入８２８によって、Ｐ型の半導体領域８２９がＮ型の半導体領域８２５内に形成される（図８（ｈ））。半導体領域８２９は、光電変換素子であるフォトダイオードを、埋め込み型のフォトダイオードとするために設けられる。
その後、ＦＤ領域が形成される部分に対応した開口８３０を有するレジストパターン８３１を形成し、レジストパターン８３１をマスクに、燐のイオン注入８３２を行う。イオン注入８３２によって、ＦＤ領域となるＮ型の半導体領域が形成される。ここで、図８（ｈ）の各半導体領域８１１、８１５、８１０は、図５（ａ）の各半導体領域５０２、２５５、５０５と対応する。図８（ｈ）の半導体領域８１９は図５（ａ）の半導体領域２５１あるいは２５２と対応し、図８（ｈ）の分離部８０９は図５（ａ）の絶縁体の分離部５０６と対応する。図８（ｈ）の半導体領域８２５と、半導体領域８２９と、ゲート電極８２１は、それぞれ図５（ａ）の半導体領域２０３と、半導体領域５０４と、ゲート電極２０７と対応する。その後、層間絶縁膜や配線や光学部材等が形成され、光電変換装置が完成する。このようにして、本実施形態の光電変換装置は形成可能である。
ここで、図８（ｆ）と図８（ｇ）の工程について図９を用いて詳述する。図９（ａ）は図８（ｆ）であり、図９（ｂ）は図９（ａ）に対応する部分の平面模式図である。図９（ｂ）に示すように、レジストパターン８２３は、活性領域２２１を囲む枠状の部分９０１と、活性領域２２１の一部に設けられた壁状の部分（以下、壁部）９０２と、Ｎ型の半導体領域が形成される部分を露出する開口９０３、９０４を有する。このようなレジストパターン８２３をマスクに用いて、半導体基板に対して、図９（ａ）に示すイオン注入８２４を行うことで、２つのＮ型の半導体領域を形成することができる。２つの半導体領域は、図４における半導体領域２０３と半導体領域２０４に対応する。ここで、壁部９０２を有することで、活性領域２２１の一部にはイオン注入８２４によるイオンの注入がされないため、半導体領域８１１の一部が存在する。よって、２つのＮ型の半導体領域の間に、ポテンシャルバリアを設ける工程を削減することができる。
図９（ｃ）は、図８（ｇ）に対応する部分の平面模式図である。図８（ｇ）に示すレジストパターン８２７は、図９（ｃ）に示す枠状の部分９０５と、Ｐ型の半導体領域が形成される部分を露出する開口９０６を有する。ここで、開口９０６は凸部９０８を有し、枠状の部分９０５は凸部９０８に対応した凹部９０７を有する。この凸部９０８は、ゲート電極８２１（図４のゲート電極２０７）とゲート電極９０９（図４のゲート電極２０８）の間であり、Ｐ型の半導体領域が形成される部分から、分離部の辺６００を越えて、分離部へ向かう方向に突出している。凸部９０８によって、ゲート電極の間に位置する分離部が露出する。このような凸部９０８を開口９０６が有することで、ゲート電極の間に図８（ｇ）におけるイオン注入８２８が行われ、分離部の辺６００近傍にＰ型の半導体領域が形成され、半導体領域が延在する。分離部の辺６００にＰ型の半導体領域が形成されることで、ゲート電極間の分離性能を高めることができる。また、イオン注入８２８はゲート電極に整合して行われるため、位置合わせの誤差が少ないため、転送路のばらつきは生じにくい。
更に、図４のＣ−Ｃ’線での断面模式図における製造方法を、図１０を用いて説明する。図１０（ａ）〜図１０（ｄ）のそれぞれは、図４のＣ−Ｃ’線での断面模式図であり、図５（ｂ）に対応する。先に図８を用いて説明した部分や一般の半導体製造プロセスに関する部分は詳細な説明を省略する。
図１０（ａ）は、図８（ａ）と対応する図面である。まず、半導体基板８０１を準備する。図１０（ｂ）は、図８（ｂ）と対応する図面である。図８（ｂ）にある開口８０６に加え、開口１００１と開口１００２を有するレジストパターン８０７を形成する。このレジストパターン８０７をマスクにして、ドライエッチングを行い、シリコン酸化膜８０３とポリシリコン膜８０４の一部を除去する。そして、開口１００１と開口１００２を通過するイオン注入８０８を行う。
次に、図１０（ｃ）は、図８（ｃ）と対応する図面である。更に、開口１００３を有するレジストパターン８１３をマスクとして用いてイオン注入８１４を行う。ここで、レジストパターン８１３は領域２４１に対応する部分を覆うように形成されている。このイオン注入によって、半導体領域８１５が形成される。半導体領域８１５は図５（ｃ）における半導体領域２５６に対応する。
そして、図１０（ｄ）は、図８（ｄ）と対応する図面である。更に、開口１０１４を有するレジストパターン８１７をマスクとして用いて、イオン注入８１８を行う。ここで、レジストパターン８１７は領域２４１に対応する部分を覆うように形成されている。これにより、半導体領域８１９（不図示）が形成される。半導体領域８１９は、図５（ｃ）における半導体領域２５１、２５２に対応する。その後、ゲート電極、層間絶縁膜、配線、光学部材等が形成され、光電変換装置が完成する。
なお、図４のＢ−Ｂ’線の断面模式図における製造方法については、図１０（ｃ）及び図１０（ｄ）の工程において、レジストパターン８１３とレジストパターン８１７において、図４のＢ−Ｂ’線に相当する部分には開口を設けないようにすればよい。また、図１０（ｄ）の工程の後に、図４のＢ−Ｂ’線に相当する部分にゲート電極を形成すればよい。以上のようにして、本実施形態の光電変換装置は形成可能である。
ここで、各転送トランジスタの転送路は、活性領域２２０、２２１とそれぞれのゲート電極２０５〜２０８とが重なる部分である。このゲート電極２０５〜２０８の下に、Ｐ型の半導体領域が形成されると転送路が形成されない、あるいは形成されにくくなる場合がある。活性領域２２０、２２１は、分離部５０６の外縁によって位置が決まる。よって、分離部５０６の外縁とＰ型の半導体領域との位置関係は、転送路を決める上で精度高く制御されることが望まれる。しかし、上述のように、図５（ａ）〜図５（ｃ）における半導体領域２５０〜２５２、２５５、２５６は、レジストパターンをマスクに用いて、イオン注入を行うことによって形成される。このレジストパターンを形成する場合には、半導体露光装置による露光が必要となる。この時、露光装置の位置合わせによる誤差が、転送路のばらつきとなり、転送トランジスタの特性をばらつかせてしまう。転送路となる部分に接する部分、例えば領域２４１に、これら半導体領域２５０〜２５２、２５５、２５６を形成しないことで、転送路のばらつきの発生を低減することができる。
なお、半導体領域５０５については、分離部５０６を形成する時と同じレジストパターンを用いるため、位置合わせの誤差が生じない。よって、半導体領域５０５は、分離部５０６との位置関係が高い精度で制御可能であり、転送路へのばらつきの影響を減らしつつ、分離部からのノイズを低減することができる。
なお、本実施形態において、各光電変換素子に対して１つのＦＤ領域を設けている。ここで、仮に、ＦＤ領域の面積が大きくなると、ＦＤ領域の容量が大きくなり、ＦＤ領域における電荷電圧変換の効率が低下する。低い効率で電荷電圧変換された信号電荷は、小さな振幅の電圧信号となり、後に高い増幅率で増幅する処理が必要となってしまう。この増幅処理において、信号をともにノイズも増幅されてしまい、画質が低下する場合がある。しかし、本実施形態の構成によれば、ＦＤ領域の容量が小さく、増幅する処理を削減、あるいは増幅率を低くすることができ、ノイズを低減することが可能となる。
また、本実施形態において、複数のＦＤ領域は、配線などの導電体によって電気的に接続された構成を示しているが、ＦＤ領域の間にスイッチを設ける等の形態も可能である。本実施形態のように、１つの光電変換素子に対して１つのＦＤ領域が設けられている構成、及び、または複数のＦＤ領域が配線によって電気的に接続される構成によって、ＦＤ領域の容量を小さくすることが可能となる。仮に、ＦＤ領域の容量が大きいと、ＦＤ領域において、光電変換素子からの信号電荷を電圧変換して生じた電圧信号の振幅が小さくなり、電圧信号を高い増幅率で増幅する処理が必要となる。この増幅処理において、信号と一緒にノイズまでもが増幅されてしまい、画質が低下する場合がある。しかし、本実施形態においては、ＦＤ領域の容量が小さいため、増幅する処理を削減あるいは増幅率を低くすることができ、ノイズを低減することが可能となる。
（第２実施形態）
本実施形態の光電変換装置について、図１２を用いて説明する。図１２は、図４に対応した光電変換装置の平面模式図である。図１２において、図４と同じ構成には同一の符号を付し、説明を省略する。以下、第１実施形態の光電変換装置との違いについて説明する。
図１２では、ゲート電極１２０５〜１２０８の配置が図４と異なる。図４では、ゲート電極２０５〜２０８は、Ｘ軸方向に平行に設けられていたが、図１２では、Ｘ軸方向に対して斜めに設けられている。このようなゲート電極の配置の場合にも、領域２４１におけるＰ型の不純物濃度が、領域２４０におけるＰ型の不純物濃度よりも低いことで、トランジスタの特性ばらつきを低減することが可能となる。
（第３実施形態）
本実施形態の光電変換装置について、図１３を用いて説明する。図１３は、図４に対応した光電変換装置の平面模式図である。図１３において、図４と同じ構成には同一の符号を付し、説明を省略する。以下、第１実施形態の光電変換装置との違いについて説明する。
図１３では、活性領域１３２０と活性領域１３２１に設けられる光電変換素子の数が図４と異なる。図４では、１つの活性領域に２つの光電変換素子が設けられていたが、図１３では、１つの活性領域に４つの光電変換素子が設けられている。活性領域２２０には、Ｎ型の半導体領域１３０１〜１３０４が設けられている。それに伴って、図１３では、ゲート電極も図４よりも多く設けられており、ゲート電極１３０５〜１３０８が設けられている。この時、ゲート電極による信号電荷の転送方向がＹ軸方向に沿った２つの方向に振り分けられている。ここで、ゲート電極１３０５とゲート電極１３０６との間には領域１３４１が設けられており、ゲート電極１３０７とゲート電極１３０８との間にも領域１３４１が設けられている。このような場合にも、領域１３４１のＰ型の不純物濃度が、領域１３４０のＰ型の不純物濃度よりも低いことで、トランジスタの特性ばらつきを低減することが可能となる。
（第４実施形態）
本実施形態の光電変換装置について、図１４を用いて説明する。図１４（ａ）は、図４に対応した光電変換装置の平面模式図である。図１４（ｂ）は、図１４（ａ）の領域１４１０の拡大図である。ここでは、本実施形態の光電変換装置と第１実施形態の光電変換装置との違いを説明する。
図１４（ａ）に示すように、活性領域１４２０と活性領域１４２１に設けられる光電変換素子の数が図４と異なる。図４では１つの活性領域に２つのＮ型の半導体領域が設けられていたが、本実施形態では１つの活性領域に３つのＮ型の半導体領域、すなわち３つの光電変換素子が設けられている。活性領域１４２０には、半導体領域１４０１〜１４０３が設けられ、ゲート電極１４０４〜１４０６と、ＦＤ領域となる半導体領域１４０７〜１４０９とが設けられている。このような構成においても、図１４（ｂ）に示すように、仮想線１４００において、ゲート電極１４０４は半導体領域１４０１よりも長さＬ１４だけ大きい。ゲート電極１４０５、１４０６と、半導体領域１４０２、１４０３と、の関係も同様である。また、このような構成においても、領域１４４１のＰ型の不純物濃度が、領域１４４０のＰ型の不純物濃度よりも低いことで、トランジスタの特性ばらつきを低減することが可能となる。
（第５実施形態）
本実施形態の光電変換装置について、図１５を用いて説明する。図１５（ａ）は、図４に対応した光電変換装置の平面模式図である。図１５（ｂ）は、図１５（ａ）の領域１５１３の拡大図である。ここでは、図１５における第１実施形態の光電変換装置との違いを説明する。
図１５（ａ）に示すように、活性領域１５２０と活性領域１５２１に設けられる光電変換素子の数が図４と異なる。図４では、１つの活性領域に２つの光電変換素子が設けられていたが、本実施形態では、１つの活性領域に４つのＮ型の半導体領域が設けられている。活性領域２２０には、半導体領域１５０１〜１５０４と、ゲート電極１５０５〜１５０８が設けられている。ここで、ゲート電極による信号電荷の転送方向がＹ軸方向に沿った２つの方向に振り分けられている。図１５（ｂ）に示すように、仮想線１５１４において、ゲート電極１５０６は半導体領域１５０２よりも長さＬ１５だけ大きい。ゲート電極１５０５と半導体領域１５０１との関係も同様であり、転送方向が異なる半導体領域１５０３、１５０４と、ゲート電極１５０７、１５０８の関係も同様である。また、このような構成においても、領域１５４１のＰ型の不純物濃度が、領域１５４０のＰ型の不純物濃度よりも低いことで、トランジスタの特性ばらつきを低減することが可能となる。
（第６実施形態）
本実施形態の光電変換装置について、図１６を用いて説明する。本実施形態の光電変換装置は、第１実施形態の光電変換装置と、ＦＤノードを接続するスイッチを設けた点で異なる。図１６において、第１実施形態と同一の構成には同一の符号を付し詳細な説明は省略する。
図１６（ａ）は、本実施形態の光電変換装置を示す等価回路図である。図１６（ａ）に示すように、隣接する画素セル１００の間には、隣接する画素セル１００のＦＤノード１１１同士を接続するトランジスタ１６０１が設けられている。このような構成によって、異なる画素セルの画素の信号電荷をＦＤノードにおいて加算することが可能となる。
図１６（ｂ）は、図１６（ａ）に示した２つの画素セル１００を示す平面模式図である。線１６０２〜１６０４は、コンタクトプラグや配線等の導電体を模式的に示したものであり、電気的な接続関係を示している。トランジスタ１６０１は、ゲート電極１６０５と、半導体領域１６０６を有している。また、トランジスタ１６０１は、リセットトランジスタと半導体領域２１８を共有している。図１６（ｂ）において半導体領域１６０６は他の画素セル１００の半導体領域２１８と線１６０３によって接続されている。つまり、半導体領域１６０６と半導体領域２１８は電気的に接続している。また、ＦＤ領域となる半導体領域２０９〜２１２は、隣接する画素セル１００の半導体領域２０９〜２１２とトランジスタ１６０１を介して別別に設けられている。このような構成によって、他の画素セル１００と信号電荷の加算を可能にしつつ、ＦＤ領域となる半導体領域を別別に設けることができるため、ＦＤ領域の容量の増大を抑制することができる。
（撮像システム）
第１〜第６実施形態の光電変換装置は、カメラ等に代表される撮像システムに含まれる。撮像システムの概念には、撮影を主目的とする装置のみならず、撮影機能を補助的に備える装置（例えば、パーソナルコンピュータ、携帯端末）も含まれる。撮像システムは、上記の実施形態として例示された本発明に係る光電変換装置と、この光電変換装置から出力される信号を処理する信号処理部を含みうる。この信号処理部は、例えば、Ａ／Ｄ変換器、及び、このＡ／Ｄ変換器から出力されるデジタルデータを処理するプロセッサを含みうる。焦点検出信号は、第１〜第５実施形態の光電変換装置によって検出されてもよく、他のデバイスを設け、それによって検出されてもよい。焦点検出処理はこの処理部によってなされてもよいし、焦点検出処理を実行する焦点検出処理部が個別に設けられていてもよく、適宜変更が可能である。
本発明の光電変換装置及びその製造方法は、第１〜第６実施形態に限定されず、適宜変更が可能である。また、各実施形態を適宜組み合わせてもよい。
２０１ Ｎ型の半導体領域
２０２ Ｎ型の半導体領域
２０５ ゲート電極
２０６ ゲート電極
２０９ Ｎ型の半導体領域
２１０ Ｎ型の半導体領域
２４０ 領域
２４１ 領域
２５０、２５１、２５２、２５５、２５６ Ｐ型の半導体領域
２２０、２２１、２２２ 活性領域

Claims (12)

  1. 活性領域と、前記活性領域を規定する絶縁体からなる分離部が設けられた半導体基板を有し、
    前記活性領域に位置し、第１の光電変換素子を構成する第１導電型の第１の半導体領域と、
    前記活性領域に位置し、第２の光電変換素子を構成する第１導電型の第２の半導体領域と、
    前記活性領域に位置する第１導電型の第３の半導体領域と、
    前記活性領域に位置する第１導電型の第４の半導体領域と、
    前記活性領域の前記第１の半導体領域と前記第３の半導体領域の間に設けられ、前記第１の半導体領域と前記第３の半導体領域と第１の転送トランジスタを構成する第１のゲート電極と、
    前記活性領域の前記第２の半導体領域と前記第４の半導体領域の間に設けられ、前記第２の半導体領域と前記第４の半導体領域と第２の転送トランジスタを構成する第２のゲート電極と、
    前記第１の光電変換素子と前記第２の光電変換素子に対して設けられる１つのマイクロレンズと、を有する光電変換装置であって、
    前記第１のゲート電極と前記第２のゲート電極とは互いに分離され、
    前記半導体基板の表面への平面視において、前記第１のゲート電極の前記活性領域に位置する部分の前記第１の半導体領域の側の第１の辺の長さは、前記第１の辺に沿った前記活性領域の長さよりも短く、かつ、前記第１の辺に沿った前記第１の半導体領域の長さよりも長く、
    前記平面視において、前記第２のゲート電極の前記活性領域に位置する部分の前記第２の半導体領域の側の第２の辺の長さは、前記第２の辺に沿った前記活性領域の幅よりも短く、かつ、前記第２の辺に沿った前記第２の半導体領域の長さよりも長く、
    前記分離部は、前記第３の半導体領域と前記第４の半導体領域との間に位置し、
    前記分離部の端部は、前記第１の辺と、前記第１のゲート電極の前記第３の半導体領域の側の第３の辺との間に位置することを特徴とする光電変換装置。
  2. 前記第１の半導体領域と前記第３の半導体領域との間には、第２導電型の半導体領域が設けられていることを特徴とする請求項１に記載の光電変換装置。
  3. 前記第１の半導体領域の上、および、前記第２の半導体領域の上に設けられた第２導電型の連続した半導体領域を有し、
    前記平面視において、前記連続した半導体領域の一部は、前記第１のゲート電極と前記第２のゲート電極との間に位置することを特徴とする請求項１または２に記載の光電変換装置。
  4. 前記分離部は、前記第３の半導体領域と前記第４の半導体領域との間に位置する第１部分、および、前記第１のゲート電極と前記第２のゲート電極とのいずれかに覆われた第２部分を含む第１の領域と、前記第１の領域以外の第２の領域とを含み、
    前記第１の領域における前記分離部の下の領域の第２導電型の不純物濃度は、前記第２の領域における前記分離部の下の領域の第２導電型の不純物濃度よりも低いことを特徴とする請求項１乃至３のいずれか１項に記載の光電変換装置。
  5. 前記分離部の端部を覆うように設けられた第２導電型の第５の半導体領域を有し、
    前記第５の半導体領域は、前記第２の領域に設けられ、前記第１の領域に設けられていないことを特徴とする請求項４に記載の光電変換装置。
  6. 活性領域と、前記活性領域を規定する絶縁体からなる分離部が設けられた半導体基板を有し、
    前記活性領域に位置し、第１の光電変換素子を構成する第１導電型の第１の半導体領域と、
    前記活性領域に位置し、第２の光電変換素子を構成する第１導電型の第２の半導体領域と、
    前記活性領域に位置する第１導電型の第３の半導体領域と、
    前記活性領域に位置する第１導電型の第４の半導体領域と、
    前記活性領域の前記第１の半導体領域と前記第３の半導体領域の間に設けられ、前記第１の半導体領域と前記第３の半導体領域と第１の転送トランジスタを構成する第１のゲート電極と、
    前記活性領域の前記第２の半導体領域と前記第４の半導体領域の間に設けられ、前記第２の半導体領域と前記第４の半導体領域と第２の転送トランジスタを構成する第２のゲート電極と、
    前記第１の光電変換素子と前記第２の光電変換素子に対して設けられる１つのマイクロレンズと、を有する光電変換装置であって、
    前記半導体基板の表面への平面視において、前記第１のゲート電極の前記活性領域に位置する部分の前記第１の半導体領域の側の第１の辺の長さは、前記第１の辺に沿った前記活性領域の長さよりも短く、かつ、前記第１の辺に沿った前記第１の半導体領域の長さよりも長く、
    前記平面視において、前記第２のゲート電極の前記活性領域に位置する部分の前記第２の半導体領域の側の第２の辺の長さは、前記第２の辺に沿った前記活性領域の幅よりも短く、かつ、前記第２の辺に沿った前記第２の半導体領域の長さよりも長く、
    前記分離部は、前記第３の半導体領域と前記第４の半導体領域との間に位置する第１部分と、前記第１部分に隣接し、前記第１のゲート電極に覆われた部分と、前記第１部分に隣接し、前記第２のゲート電極に覆われた部分と、を含むことを特徴とする光電変換装置。
  7. 前記第１の半導体領域と前記第３の半導体領域との間には、第２導電型の半導体領域が設けられていることを特徴とする請求項６に記載の光電変換装置。
  8. 前記第１の半導体領域の上、および、前記第２の半導体領域の上に設けられた第２導電型の連続した半導体領域を有し、
    前記平面視において、前記連続した半導体領域の一部は、前記第１のゲート電極と前記第２のゲート電極との間に位置することを特徴とする請求項６または７に記載の光電変換装置。
  9. 前記分離部は、前記第１部分、および、前記第１のゲート電極と前記第２のゲート電極とのいずれかに覆われた前記２つの部分を含む第１の領域と、前記第１の領域以外の第２の領域とを含み、
    前記第１の領域における前記分離部の下の領域の第２導電型の不純物濃度は、前記第２の領域における前記分離部の下の領域の第２導電型の不純物濃度よりも低いことを特徴とする請求項６乃至８のいずれか１項に記載の光電変換装置。
  10. 前記分離部の端部を覆うように設けられた第２導電型の第５の半導体領域を有し、
    前記第５の半導体領域は、前記第２の領域に設けられ、前記第１の領域に設けられていないことを特徴とする請求項９に記載の光電変換装置。
  11. 前記分離部の端部は、前記第１の辺と、前記第１のゲート電極の前記第３の半導体領域の側の第３の辺との間に位置することを特徴とする請求項６乃至１０のいずれか１項に記載の光電変換装置。
  12. 請求項１乃至１１のいずれか１項に記載の光電変換装置と、
    前記光電変換装置からの信号を処理する信号処理部を有する撮像システム。
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