JP6195543B2 - 半導体装置 - Google Patents
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Description
図1は実施の形態に係るAD変換器のブロック図である。図2は実施の形態に係るAD変換器の動作フロー図である。AD変換器(ADC)1を持つ半導体集積回路装置(IC)10は、AD変換部(ADCU)2とデジタル補正部(DCU)3と保持部(BUFU)4とを有する。AD変換部2は電荷シェア型で逐次比較を行うAD変換部である。保持部4はテスト信号を保持する。デジタル補正部3はAD変換部2からのデジタル出力信号を補正する。なお、保持部4はAD変換器1の外部にあってもよい。
以下、図面を参照しながら、フォアグランドデジタルキャリブレーションの課題について詳細に説明する。以下に説明する課題は、本願の発明者らによって明らかとなった課題である。
図3はAD変換器の一例を示すブロック図である。図4はバッファ部の出力信号の波形図である。図5は補正係数探索回路のブロック図である。図3に示すように、AD変換器(ADC)1Aは、バッファ部(BUFU)4AとAD変換部(ADCU)2Aとデジタル補正部(DCU)3Aとを有する。AD変換器1Aは1つの半導体基板上に半導体集積回路装置10Aの一部として形成される。
図6は半導体集積回路装置の構成及びAD変換器のAD変換テスト動作時におけるタイミングフローを表す図である。図6及び図5を用いて、半導体集積回路装置の構成及びAD変換器のAD変換テスト動作時の動作について説明する。
図7は半導体集積回路装置の構成及びAD変換器のAD変換本番動作時におけるタイミングフローを表す図である。
図8はAD変換部の構成を表す図である。図9はサンプルホールド回路と電荷シェアのためのスイッチ回路を表す図である。図10はディザー信号用ビットセルの回路図である。図11はビットセルの回路図である。
図8に示すように、AD変換部(ADCU)2Aはサンプリング回路(SU)21Aと変換回路(CU)22Aとを有する。変換回路22Aは、比較器CS−CMPと制御回路(CS-CTRL)221Aと複数のビットセル(BCell)BC0,BCN−1,BCαを有する。ここで、BCellとは、最小ビット用ビットセル(LSBCell)から最大ビット用ビットセル(MSBCell)までの複数のビットセルと、ディザー信号用ビットセル(DBCell)との総称である。AD変換部2Aはアナログ信号(NP-RA)と、アナログ信号(NP-RA)と反転関係にあるアナログ信号(RP-RA)と、により構成される受信アナログ差動信号を受ける。ここでアナログ信号(NP-RA)は、AD変換テスト動作時においては出力信号(DAC-OUT)の非反転信号であり、AD変換本番動作時においては出力信号(BUF-OUT)の非反転信号である。アナログ信号(RP-RA)は、AD変換テスト動作時においては出力信号(DAC-OUT)の反転信号であり、AD変換本番動作時においては出力信号(BUF-OUT)の反転信号である。
(い)0≦i≦N−1、iは0又は自然数、Nは2以上の自然数
(ろ)i+1番目のビットセルのビットセル容量Ci+1の容量値は、i番目のビットセルのビットセル容量Ciの容量値の約2倍
(a)AD変換テスト動作
AD変換テスト動作実行時の動作を以下に説明する。
第一タイミングで、制御信号(CSSH)に基づいて容量NP−SHC及び容量RP−SHCにアナログ信号(NP-RA)及びアナログ信号(RP-RA)をそれぞれサンプリングする。そして、全てのビットセル(BCell)のビットセル容量Ci,Cαに電源電圧(VDD)−接地電圧(GND)間に相当する電荷をチャージするために、制御信号(CSi、CSα)に基づいてスイッチCA−SW1及びスイッチCA−SW2をオン(ON)にする。
第一タイミング後の第二タイミングで、制御信号(CSSH)に基づいてスイッチNP−SHSWとスイッチRP−SHSWとをオフにし、制御信号(CSα)に基づいてディザー信号用ビットセルBCαのスイッチCA−SW1とスイッチCA−SW2とをオフにする。そして、制御信号(CSSH)に基づいてスイッチNP−CSSWとスイッチRP−CSSWとをオンにし、制御信号(CSα)に基づいてディザー信号用ビットセルBCαのスイッチSW4aとスイッチSW4bとをオンにする。このオン、オフ制御によって、ディザー信号用容量Cαの一端と容量NP−SHCの一端とをノードNPCS−Nに接続させる。ディザー信号用容量Cαの他端と容量RP−SHCの一端とをノードRPCS−Nに接続させる。このことによって、ディザー信号用容量Cα内の電荷と容量NP−SHC内の電荷とがチャージシェアされてノードNPCS−Nに電荷配分される。ディザー信号用容量Cα内の電荷と容量RP−SHC内の電荷とがチャージシェアされてノードRPCS−Nに電荷配分される。電荷配分されたノードNPCS−Nの電圧と電荷配分されたノードRPCS−Nの電圧とが比較器CS−CMPにより比較される。比較器CS−CMPは、例えば、比較結果が正であれば1、負であれば0を出力する。この比較結果に基づいて、制御回路221Aが最大ビットであるN−1番目のデジタル出力信号(DN−1)を決定する。
第二タイミングの後の第三タイミングにて、制御信号(CSN-1)及びデジタル出力信号(DN−1)に基づいて、最大ビット用ビットセルBCN−1のスイッチが制御される。DN−1が1のとき、スイッチSW5a及びSW5bをオンにする。このことで、最大ビット用ビットセルBCN−1のビットセル容量CN−1内の電荷量がノードNPCS−Nの電荷量から差し引かれる。更に、最大ビット用ビットセルBCN−1のビットセル容量CN−1内の電荷量がノードRPCS−Nの電荷量から差し引かれる。DN−1が0のとき、スイッチSW4a及びSW4bをオンにする。このことで、最大ビット用ビットセルBCN−1のビットセル容量CN−1内の電荷量がノードNPCS−Nに足し合わされる。更に、最大ビット用ビットセルBCN−1のビットセル容量CN−1内の電荷量がノードRPCS−Nに足し合わされる。このことによりノードNPCS−Nにおいて電荷配分が行われ、ノードRPCS−Nにおいて電荷配分が行われる。電荷配分されたノードNPCS−Nの電圧と電荷配分されたノードRPCS−Nの電圧が比較器CS−CMPにより比較される。比較器CS−CMPは、例えば、比較結果が正であれば1、負であれば0を出力する。この比較結果に基づいてN−2番目のデジタル出力信号(DN−2)を制御回路22が決定する。
AD変換本番動作時の動作はAD変換テスト動作時と基本的に同じであるが、ディザー信号用ビットセルBCαを用いないため、ディザー信号用ビットセルBCαのスイッチCA−SW2及びスイッチDC−SW3をオンのままにて動作させる。
逐次比較型のAD変換部であるので、50MS/s以下で数mW以下の低消費電力が可能である。参照電圧へのアクセス頻度が、第一AD変換結果(D1R)や第二AD変換結果(D2R)を1回出すごとに1回でよいように少ないので、参照電圧の生成を容易化できる利点がある。更に参照電圧を生成するレギュレータの消費電力を削減でき、設計も容易化できる。ここで述べる参照電圧とは、全てのビットセルBCellのビットセル容量Ciに電源電圧(VDD)−接地電圧(GND)間に相当する電荷をチャージするための電圧である。尚電荷シェア型のAD変換部とは、アナログ信号がサンプリングされる容量である容量NP−SHCや容量RP−SHCに蓄えられた電荷を、ディザー信号用容量Cαやビットセル容量Ciとアナログ信号がサンプリングされる容量である容量NP−SHCや容量RP−SHCとでシェアする(分け合う)ことでAD変換動作を行うAD変換部である。
図12はバッファ部の構成を表す図である。バッファ部4Aは抵抗R1と、スイッチADC−SWと、抵抗R2と、容量FB−Cと、オペアンプOP−AMPと、DA変換回路(CAL m-bit DAC)41Aとを有する。ここで、バッファ部は、保持部又は保持回路ということもある。
しかしながら、発明者らは、上記の半導体集積回路装置においては、以下に示す課題があることを発見した。この課題について、以下に説明する。
本実施の形態に係る半導体装置は、上記の課題を解決するためのものである。以下、実施の形態1に係る半導体装置について、図面を参照して、説明する。
図13は、実施の形態1にかかる半導体集積回路装置10Bの要部を示す回路図である。半導体集積回路装置10Bは、バッファ部4Cと、AD変換部2Aと、デジタル補正部3Aとを備えている。AD変換部2A、及びデジタル補正部3Aは、図1〜図11で示した構成に対応するものであるため、簡略化して示している。AD変換部2A、及びデジタル補正部3Aについては、上記の説明と同様であるため、適宜説明を省略する。例えば、AD変換部2Aには、ディザー信号が入力されているが、図13では省略している。なお、ここでは、AD変換部2Aが差動信号を取り扱うものとして示している。
ホールド信号生成回路150は、三角波状のホールド信号を生成することができるフィードバック構成となっている。ホールド信号は、AD変換部2Aのフルスケールを超えることなく、第1のしきい値Vth_hまでの増加と、第2のしきい値Vth_lまでの減少を繰り返す。上記機能は簡単な論理回路で実現できるため、ほとんど回路的なオーバヘッドなしに、オーバーレンジの問題を解決することができる。このように、論理回路120は、シュミットトリガ回路として機能し、しきい値を超えるたびにしきい値が変わる。これにより、簡便にSC積分器の極性を制御することができる。なお、第1のしきい値Vth_hと第2のしきい値Vth_lの値は、ディザー信号成分αの値に基づいて設定すればよい。すなわち、OP_out+α、及びOP_out−αが、AD変換部2Aの入力フルスケールを超えないように設定すればよい。
次に、図14を用いて、サンプリング回路130を用いたSC積分器の構成について説明する。図14は、SC積分器160を模式的に示す回路図である。AD変換テスト動作時においては、図13で示した切替スイッチ106、切替スイッチ107、及び入力スイッチ108、109がオープンとなっている。よって、図14では、切替スイッチ106、107、入力スイッチ108、109、フィードバックキャパシタ102、103、及び入力抵抗110、111等を省略している。
本実施の形態では、AD変換器1がパイプライン型のADCとなっている。図17にパイプライン型ADCを補正対象とした構成例を示す。図4は、パイプライン型ADCの回路構成を示す図である。
実施の形態2の変形例の構成について、図19を用いて説明する。図19は、変形例の構成を示す回路図である。図19に示す変形例では、図18に比べてスイッチの配置が異なっている。なお、バッファ部4Cの基本的な構成について、上記の構成と同様であるため、説明を省略する。
本実施の形態にかかる半導体装置について、図20を用いて説明する。半導体装置は、AD変換部2A、及びホールド信号生成回路150Dを備えている。信号生成回路150Dは、AD変換部2Aの入力側に接続され、AD変換部2Aの2周期以上のホールド期間を有する。信号生成回路150Dが、離散型積分器160Dと、論理回路120Dとを備えている。離散型積分器160Dは、AD変換部2Aの入力側に接続された入力バッファ101と、入力バッファ101の入力及び出力に接続されたフィードバックキャパシタ102、103と、を備えている。回路120Dは、AD変換部から出力される複数ビットの出力信号を第1及び第2のしきい値と比較し、比較結果に応じて離散型積分器160Dの極性を制御する制御信号SC_polarityを出力する。これにより、実施の形態1、2と同様に、高精度のキャリブレーションを低電力、及び低面積で実現することができる。
なお、実施の形態1〜3で示したホールド信号生成回路150及び信号生成回路150Dは、逐次比較型AD変換器、及びパイプライン型AD変換器への適用に好適である。これにより、精度よくキャリブレーションすることができる。もちろん、ホールド信号生成回路150及び信号生成回路150Dは、逐次比較型AD変換器、及びパイプライン型AD変換器以外のAD変換器について、適用することも可能である。
3A デジタル補正部
4A バッファ部
4C バッファ部
10 半導体集積回路装置
101 入力バッファ
102 フィードバックキャパシタ
103 フィードバックキャパシタ
104 フィードバック抵抗
105 フィードバック抵抗
106 切替スイッチ
107 切替スイッチ
108 入力スイッチ
109 入力スイッチ
110 入力抵抗
111 入力抵抗
112 入力端子
113 入力端子
120 論理回路
130 サンプリング回路
140 入力バッファ回路
150 ホールド信号生成回路
160 SC積分器
131 第1スイッチ
132 第2スイッチ
133 キャパシタ
Claims (13)
- AD変換部と、
前記AD変換部の入力側に接続され、前記AD変換部の2周期以上のホールド期間を有する信号生成回路を備え、
前記信号生成回路が、
前記AD変換部の入力側に接続された入力バッファと、前記入力バッファの入力及び出力に接続されたフィードバックキャパシタと、を備えた離散型積分器と、
前記AD変換部から出力される複数ビットの出力信号を第1及び第2のしきい値と比較し、比較結果に応じて前記離散型積分器の極性を制御する制御信号を出力する回路と、を備えた半導体装置。 - 前記制御信号が1ビットのデジタル信号であり、
前記AD変換部から出力される前記出力信号が、前記第1のしきい値を超えた場合に、
前記制御信号が、第1の値となり、
前記AD変換部から出力される前記出力信号が、前記第1のしきい値よりも低い第2のしきい値を下回った場合に前記制御信号が、第2の値となる請求項1に記載の半導体装置。 - 前記出力信号が前記第1のしきい値を超えた時に、前記離散型積分器の極性を負とし、
前記出力信号が前記第2のしきい値を下回った場合に、前記離散型積分器の極性を正とし、
前記出力信号が前記第1のしきい値と前記第2のしきい値との間にある場合に、前記離散型積分器の極性をそのまま維持する請求項2に記載の半導体装置。 - 前記AD変換部の入力側に配置され、前記入力バッファ、及び前記フィードバックキャパシタを共用するサンプルホールド回路をさらに備えた請求項1に記載の半導体装置。
- 前記入力バッファの入力側に設けられた入力端子と、
前記入力端子と前記入力バッファとの間に配置され、前記入力端子と前記入力バッファとを非接続にする入力スイッチとを備え、
前記入力端子と前記入力バッファとが非接続となっている状態において、前記離散型積分器が動作する請求項1に記載の半導体装置。 - 前記AD変換部をキャリブレーションするためのテスト動作と、前記AD変換部が前記入力端子に入力された入力信号をAD変換する本番動作とを切り替えるモード信号によって、前記入力スイッチが開閉する請求項5に記載の半導体装置。
- 前記入力バッファの入力及び出力の間に、前記フィードバックキャパシタと並列に接続されたフィードバック抵抗と、
前記テスト動作時に、前記入力バッファの入力と前記フィードバック抵抗を非接続とする切替スイッチと、をさらに備える請求項6に記載の半導体装置。 - 前記フィードバックキャパシタと、前記入力バッファの出力との間に配置されたスイッチをさらに備え、
前記テスト動作時において、前記スイッチがクローズとなり、前記フィードバックキャパシタと前記入力バッファの出力を接続し、
前記本番動作時において、前記スイッチが開閉動作を行う請求項6に記載の半導体装置。 - 前記入力スイッチと、前記入力バッファの入力との間に接続されたキャパシタと、
前記キャパシタと前記入力バッファの入力との間に接続されたスイッチと、をさらに備え、
前記テスト動作時に、前記スイッチがオープンとなり、前記キャパシタと前記入力バッファを非接続とし、
前記本番動作時に、前記スイッチが開閉する請求項6に記載の半導体装置。 - 前記離散型積分器が、
前記AD変換部の2周期以上の周期で開閉する第1スイッチと、
前記第1スイッチの一端に接続されたキャパシタと、
一端が前記第1スイッチの一端と前記キャパシタに接続され、他端が前記フィードバックキャパシタ及び前記入力バッファの入力側に接続され、前記第1スイッチと交互に開閉する第2スイッチと、を備えている請求項1に記載の半導体装置。 - 前記AD変換部がパイプライン型AD変換部である請求項1に記載の半導体装置。
- 前記AD変換部が逐次比較型AD変換部である請求項1に記載の半導体装置。
- 前記AD変換部からのデジタル出力を受けてデジタル補正処理を行うことでAD変換処理結果を出力するデジタル補正部と、
前記AD変換部に対するテスト信号を保持する保持部をさらに備え、
前記AD変換部は電荷シェア型であり逐次比較を行うものであり、
テスト動作時には、前記保持部からの同一のアナログ値を持つテスト信号を第一期間と前記第一期間と異なる第二期間にて前記AD変換部に入力し、第一ディザー信号を前記第一期間にて前記AD変換部に入力し、前記第一期間での前記AD変換部からの第一デジタル出力に対する前記デジタル補正部での第一デジタル補正結果と、前記第二期間での前記AD変換部からの第二デジタル出力に対する前記デジタル補正部での第二デジタル補正結果に基づいてAD変換用補正係数を定め、
本番動作時には前記テスト動作時に求められた前記AD変換用補正係数を用いて前記デジタル補正処理を行う請求項1に記載の半導体装置。
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