JP6194701B2 - Manufacturing method of semiconductor device - Google Patents
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- Semiconductor Memories (AREA)
Description
半導体装置の製造方法に関する。 The method of manufacturing a semi-conductor device.
従来、強誘電体メモリ等の半導体メモリは、情報を電荷として蓄積するキャパシタ（セルキャパシタ）を有している（例えば、特許文献１〜３参照）。強誘電体メモリのセルキャパシタは、一対の電極と、電極に挟まれた強誘電体特性（自発分極）を示す誘電体膜を有している。 Conventionally, a semiconductor memory such as a ferroelectric memory has a capacitor (cell capacitor) that stores information as electric charges (see, for example, Patent Documents 1 to 3). A cell capacitor of a ferroelectric memory has a pair of electrodes and a dielectric film exhibiting ferroelectric characteristics (spontaneous polarization) sandwiched between the electrodes.
ロジック部とメモリ部を有する半導体装置は、セルキャパシタと異なる用途のキャパシタを有している。例えば、半導体装置は、動作電源を供給する一対の配線間に接続された平滑キャパシタを有している。このような平滑キャパシタに、強誘電体が用いられる。強誘電体を用いた平滑キャパシタは、酸化シリコンや窒化シリコン等の誘電体を有するキャパシタと比べ、単位面積あたりの容量（比誘電率）が高いため、キャパシタの面積を縮小することができる。 A semiconductor device having a logic part and a memory part has a capacitor for a different use from a cell capacitor. For example, a semiconductor device has a smoothing capacitor connected between a pair of wirings that supply operating power. A ferroelectric substance is used for such a smoothing capacitor. A smoothing capacitor using a ferroelectric has a higher capacitance per unit area (relative dielectric constant) than a capacitor having a dielectric such as silicon oxide or silicon nitride, and thus the area of the capacitor can be reduced.
強誘電体メモリのセルキャパシタには、低電圧動作のために、強誘電体を薄膜化することが好ましい。ところが、平滑キャパシタの誘電体膜を薄くすると、平滑キャパシタの電気特性の低下（例えば、耐圧の低下，絶縁膜の経時破壊（ＴＤＤＢ）特性の劣化、等）を招く。 In the cell capacitor of the ferroelectric memory, it is preferable to make the ferroelectric thin film for low voltage operation. However, when the dielectric film of the smoothing capacitor is thinned, the electrical characteristics of the smoothing capacitor are reduced (for example, the breakdown voltage is lowered, the insulating film is destroyed over time (TDDB), etc.).
本発明の一観点によれば、メモリセルのセルキャパシタと容量セルを含む半導体装置の製造方法であって、半導体基板の上方に上面を平坦化した第１の絶縁膜を形成し、前記第１の絶縁膜上に第１の導電体膜を形成し、前記第１の導電体膜に、前記容量セルに含まれる第１電極と第２電極の間に応じた形状の開口部を形成する工程と、前記第１の導電体膜上に強誘電体膜を形成するとともに、前記開口部内に前記強誘電体膜を形成し、前記強誘電体膜上に第２の導電体膜を形成し、前記第２の導電体膜をパターニングして前記セルキャパシタに含まれる上部電極を形成し、前記強誘電体膜をパターニングして前記セルキャパシタに含まれる強誘電体と前記容量セルに含まれる誘電体膜を形成する。
According to one aspect of the present invention, there is provided a method for manufacturing a semiconductor device including a cell capacitor and a capacitor cell of a memory cell, wherein a first insulating film having a flat upper surface is formed above a semiconductor substrate, and the first Forming a first conductor film on the insulating film and forming an opening having a shape between the first electrode and the second electrode included in the capacitor cell in the first conductor film. And forming a ferroelectric film on the first conductive film, forming the ferroelectric film in the opening, and forming a second conductive film on the ferroelectric film, The second conductive film is patterned to form an upper electrode included in the cell capacitor, and the ferroelectric film is patterned to form a ferroelectric included in the cell capacitor and a dielectric included in the capacitor cell. A film is formed .
本発明の一観点によれば、特性の異なる複数のキャパシタを含む半導体装置を容易に形成することができる。 According to one aspect of the present invention, a semiconductor device including a plurality of capacitors having different characteristics can be easily formed.
以下、各実施形態を添付図面を参照して説明する。
なお、添付図面は、部分的に拡大して示している場合があり、寸法，比率などは実際と異なる場合がある。また、断面図では、各部材の断面構造を分かりやすくするために、一部のハッチングを省略している。
Each embodiment will be described below with reference to the accompanying drawings.
Note that the attached drawings may be partially enlarged, and dimensions and ratios may differ from actual ones. In the cross-sectional view, some hatchings are omitted for easy understanding of the cross-sectional structure of each member.
図１に示すように、半導体装置１０はロジック混載メモリであり、半導体基板１１上には、ロジック部１２，１３、メモリ部１４、容量素子部１５，１６、入出力部１７，１８が形成されている。ロジック部１２，１３は例えばＣＰＵや所定の処理を行う処理回路を含み、メモリ部１４をアクセスする。また、ロジック部１２，１３は、入出力部１７，１８を介して半導体装置１０に接続された外部装置とアクセスする。メモリ部１４は例えば強誘電体メモリであり、複数のメモリセルを含む。各メモリセルは、情報を電荷として蓄積するキャパシタ（セルキャパシタ）を有している。このセルキャパシタの誘電体は強誘電体膜である。容量素子部１５，１６は、強誘電体膜を有するキャパシタ（以下、強誘電体キャパシタという）を含む。この強誘電体キャパシタは、例えばロジック部１２，１３、メモリ部１４に対して供給する電源電圧の安定化（平滑化）のために設けられている。 As shown in FIG. 1, the semiconductor device 10 is a logic embedded memory. On a semiconductor substrate 11, logic units 12 and 13, a memory unit 14, capacitive element units 15 and 16, and input / output units 17 and 18 are formed. ing. The logic units 12 and 13 include, for example, a CPU and a processing circuit that performs predetermined processing, and access the memory unit 14. Further, the logic units 12 and 13 access an external device connected to the semiconductor device 10 via the input / output units 17 and 18. The memory unit 14 is, for example, a ferroelectric memory, and includes a plurality of memory cells. Each memory cell has a capacitor (cell capacitor) that stores information as electric charge. The dielectric of this cell capacitor is a ferroelectric film. The capacitive element portions 15 and 16 include a capacitor having a ferroelectric film (hereinafter referred to as a ferroelectric capacitor). This ferroelectric capacitor is provided for stabilizing (smoothing) the power supply voltage supplied to the logic units 12 and 13 and the memory unit 14, for example.
図３は、半導体装置１０の一部断面を示す。なお、図３の左側には、図１に示すメモリ部１４に含まれるメモリセルを示し、図３の右側には、図１に示す容量素子部１５，１６に含まれる容量セルを示す。 FIG. 3 shows a partial cross section of the semiconductor device 10. 3 shows the memory cells included in the memory unit 14 shown in FIG. 1, and the right side of FIG. 3 shows the capacitor cells included in the capacitor elements 15 and 16 shown in FIG.
先ず、メモリセルを説明する。
図３に示すように、半導体基板１１の所定領域に素子分離膜２１が形成されている。例えば、半導体基板１１はシリコン基板であり、素子分離膜２１はシリコン酸化膜である。素子分離膜２１は、半導体基板１１に活性領域を画定する。活性領域にトランジスタ３０が形成されている。なお、図３では、１つの活性領域内に２つのトランジスタ３０が配置されている。トランジスタ３０は例えばＮチャネルＭＯＳトランジスタである。トランジスタ３０は、不純物領域３１、ゲート絶縁膜３２、ゲート電極３３を含む。不純物領域３１は例えば低濃度の不純物領域と高濃度の不純物領域を含む。
First, the memory cell will be described.
As shown in FIG. 3, an element isolation film 21 is formed in a predetermined region of the semiconductor substrate 11. For example, the semiconductor substrate 11 is a silicon substrate, and the element isolation film 21 is a silicon oxide film. The element isolation film 21 defines an active region in the semiconductor substrate 11. A transistor 30 is formed in the active region. In FIG. 3, two transistors 30 are arranged in one active region. The transistor 30 is, for example, an N channel MOS transistor. The transistor 30 includes an impurity region 31, a gate insulating film 32, and a gate electrode 33. The impurity region 31 includes, for example, a low concentration impurity region and a high concentration impurity region.
不純物領域３１とゲート電極３３の上面にはシリサイド膜が形成されている。シリサイド膜は、例えばコバルト（Ｃｏ）やチタン（Ｔｉ）を含む金属ケイ化物である。ゲート電極３３の両側にはサイドウォール３４が形成されている。ゲート電極３３、サイドウォール３４及び素子分離膜２１は、絶縁膜（ストッパ層）４１により覆われている。絶縁膜４１は、例えば酸窒化シリコン膜（ＳｉＯＮ）である。 Silicide films are formed on the upper surfaces of the impurity region 31 and the gate electrode 33. The silicide film is a metal silicide containing, for example, cobalt (Co) or titanium (Ti). Side walls 34 are formed on both sides of the gate electrode 33. The gate electrode 33, the sidewall 34, and the element isolation film 21 are covered with an insulating film (stopper layer) 41. The insulating film 41 is, for example, a silicon oxynitride film (SiON).
トランジスタ３０及び素子分離膜２１の上に層間絶縁膜４２が形成されている。層間絶縁膜４２の上面は平坦化されている。層間絶縁膜４２は第１の絶縁膜の一例である。
層間絶縁膜４２には、その上面から不純物領域３１まで達するコンタクト４３が形成されている。コンタクト４３は、例えば、コンタクトホール内に形成されたバリア膜４３ａと、バリア膜４３ａ内に埋め込まれた導電材４３ｂを含む。バリア膜４３ａは、例えばチタン（Ｔｉ）、窒化チタン（ＴｉＮ）である。導電材４３ｂは例えばタングステン（Ｗ）である。なお、以下の説明において、コンタクト、ビアはコンタクト４３と同様であるため、バリア膜及び導電材の符号及び説明を省略する。
An interlayer insulating film 42 is formed on the transistor 30 and the element isolation film 21. The upper surface of the interlayer insulating film 42 is planarized. The interlayer insulating film 42 is an example of a first insulating film.
In the interlayer insulating film 42, a contact 43 reaching from the upper surface to the impurity region 31 is formed. The contact 43 includes, for example, a barrier film 43a formed in the contact hole and a conductive material 43b embedded in the barrier film 43a. The barrier film 43a is made of, for example, titanium (Ti) or titanium nitride (TiN). The conductive material 43b is, for example, tungsten (W). In the following description, since the contact and via are the same as the contact 43, the reference numerals and description of the barrier film and the conductive material are omitted.
層間絶縁膜４２上の所定領域にセルキャパシタ５０が形成されている。
セルキャパシタ５０は、下部電極５１、強誘電体５２、上部電極５３を含み、層間絶縁膜４２の上にこの順番で積層されている。なお、層間絶縁膜４２上に保護膜を形成し、その保護膜上にセルキャパシタ５０を形成してもよい。なお、図では示されていないが、下部電極５１は強誘電体５２の端部より外側（例えば、図３の裏面側）に張り出すように形成されている。
A cell capacitor 50 is formed in a predetermined region on the interlayer insulating film 42.
The cell capacitor 50 includes a lower electrode 51, a ferroelectric 52, and an upper electrode 53, and is stacked on the interlayer insulating film 42 in this order. A protective film may be formed on the interlayer insulating film 42 and the cell capacitor 50 may be formed on the protective film. Although not shown in the drawing, the lower electrode 51 is formed so as to protrude outward from the end of the ferroelectric 52 (for example, the back side in FIG. 3).
下部電極５１の材料は、例えばプラチナ（Ｐｔ）である。下部電極５１の膜厚は１００ｎｍ〜２００ｎｍの範囲の値が好ましく、例えば１５０ｎｍである。強誘電体５２の材料は、ペロブスカイト構造を有する強誘電体材料であり、例えばチタン酸ジルコン酸鉛（ＰＺＴ）である。強誘電体５２の膜厚は、５０ｎｍ〜２００ｎｍの範囲の値が好ましく、例えば１００ｎｍである。なお、強誘電体５２の材料として、ＰＬＣＳＺＴ（ランタン（Ｌａ）、カルシウム（Ｃａ）及びストロンチウム（Ｓｒ）を添加したＰＺＴ）を用いても良い。上部電極５３の材料は、例えば酸化イリジウム（ＩｒＯ２）である。上部電極５３の膜厚は、例えば２５０ｎｍである。 The material of the lower electrode 51 is, for example, platinum (Pt). The film thickness of the lower electrode 51 is preferably in the range of 100 nm to 200 nm, for example 150 nm. The material of the ferroelectric 52 is a ferroelectric material having a perovskite structure, such as lead zirconate titanate (PZT). The film thickness of the ferroelectric 52 is preferably in the range of 50 nm to 200 nm, for example, 100 nm. Note that PLCSZT (PZT added with lanthanum (La), calcium (Ca), and strontium (Sr)) may be used as the material of the ferroelectric 52. The material of the upper electrode 53 is, for example, iridium oxide (IrO 2 ). The film thickness of the upper electrode 53 is, for example, 250 nm.
セルキャパシタ５０と層間絶縁膜４２の上面は保護膜７１により覆われている。保護膜７１は例えばアルミナであり、膜厚は例えば２０ｎｍである。
保護膜７１の上には層間絶縁膜７２が形成されている。層間絶縁膜７２の上面は平坦化されている。層間絶縁膜７２には、コンタクト７３が形成されている。層間絶縁膜７２は第２の絶縁膜の一例である。コンタクト７３は、層間絶縁膜７２の上面から下層のコンタクト４３まで達するように形成されている。別のコンタクト７３は、層間絶縁膜７２の上面からセルキャパシタ５０の上部電極５３まで達するように形成されている。なお、図では省略しているが、層間絶縁膜７２には、層間絶縁膜７２の上面からセルキャパシタ５０の下部電極５１まで達するコンタクト７３が形成されている。
The upper surfaces of the cell capacitor 50 and the interlayer insulating film 42 are covered with a protective film 71. The protective film 71 is, for example, alumina, and the film thickness is, for example, 20 nm.
An interlayer insulating film 72 is formed on the protective film 71. The upper surface of the interlayer insulating film 72 is planarized. A contact 73 is formed on the interlayer insulating film 72. The interlayer insulating film 72 is an example of a second insulating film. The contact 73 is formed so as to reach from the upper surface of the interlayer insulating film 72 to the lower contact 43. Another contact 73 is formed so as to reach the upper electrode 53 of the cell capacitor 50 from the upper surface of the interlayer insulating film 72. Although not shown in the figure, the interlayer insulating film 72 is formed with a contact 73 extending from the upper surface of the interlayer insulating film 72 to the lower electrode 51 of the cell capacitor 50.
層間絶縁膜７２の上には配線８１が形成されている。配線８１は、層間絶縁膜７２の上面から順に積層されたバリア膜８１ａ，配線膜８１ｂ，バリア膜８１ｃを含む。バリア膜８１ａ，８１ｃは例えばチタン、窒化チタンであり、配線膜８１ｂは例えばアルミニウム（Ａｌ）、アルミニウム合金である。なお、以下の説明において、各層に形成された配線は配線８１と同様であるため、バリア膜等の符号及び説明を省略する。配線８１及び層間絶縁膜７２の上面は層間絶縁膜８２により覆われている。層間絶縁膜８２の上面は平坦化されている。層間絶縁膜８２にはビア８３が形成されている。ビア８３は、層間絶縁膜８２の上面から配線８１まで達するように形成されている。 A wiring 81 is formed on the interlayer insulating film 72. The wiring 81 includes a barrier film 81a, a wiring film 81b, and a barrier film 81c that are sequentially stacked from the upper surface of the interlayer insulating film 72. The barrier films 81a and 81c are, for example, titanium or titanium nitride, and the wiring film 81b is, for example, aluminum (Al) or an aluminum alloy. In the following description, since the wiring formed in each layer is the same as the wiring 81, the reference numerals and description of the barrier film and the like are omitted. The upper surfaces of the wiring 81 and the interlayer insulating film 72 are covered with an interlayer insulating film 82. The upper surface of the interlayer insulating film 82 is planarized. A via 83 is formed in the interlayer insulating film 82. The via 83 is formed so as to reach the wiring 81 from the upper surface of the interlayer insulating film 82.
層間絶縁膜８２の上には、配線９１と、配線９１を覆う層間絶縁膜９２が形成され、層間絶縁膜９２の上面は平坦化されている。同様に、層間絶縁膜９２の上には、配線９３と、配線９３を覆う層間絶縁膜９４が形成され、層間絶縁膜９４の上面は平坦化されている。さらに、層間絶縁膜９４の上には、配線９５と、配線８５を覆う層間絶縁膜９６が形成され、層間絶縁膜９６の上面は平坦化されている。 On the interlayer insulating film 82, a wiring 91 and an interlayer insulating film 92 covering the wiring 91 are formed, and the upper surface of the interlayer insulating film 92 is flattened. Similarly, on the interlayer insulating film 92, a wiring 93 and an interlayer insulating film 94 covering the wiring 93 are formed, and the upper surface of the interlayer insulating film 94 is flattened. Further, on the interlayer insulating film 94, an interconnect 95 and an interlayer insulating film 96 covering the interconnect 85 are formed, and the upper surface of the interlayer insulating film 96 is flattened.
次に、容量セルを説明する。なお、上記の説明と同じ部材については同じ符号を付して説明する。
層間絶縁膜４２上の所定領域であって、例えば素子分離膜２１の上方には容量セル６０が形成されている。
Next, the capacity cell will be described. In addition, about the same member as said description, the same code | symbol is attached | subjected and demonstrated.
A capacitor cell 60 is formed in a predetermined region on the interlayer insulating film 42, for example, above the element isolation film 21.
容量セル６０は、第１電極６１、第２電極６２、誘電体膜６３を含む。第１電極６１と第２電極６２は層間絶縁膜４２上に形成されている。第１電極６１と第２電極６２は、層間絶縁膜４２の上面と平行な方向において互いに容量結合するように形成されている。第１電極６１と第２電極６２の形状は、例えば櫛歯形状である。第１電極６１と第２電極６２は、セルキャパシタ５０の下部電極５１と同じ厚さ（１００ｎｍ〜２００ｎｍの範囲の値が好ましく、例えば１５０ｎｍ）、同じ材料（例えばプラチナ（Ｐｔ））である。下部電極５１、第１電極６１、第２電極６２は、導電膜をパターニングして形成される。 The capacity cell 60 includes a first electrode 61, a second electrode 62, and a dielectric film 63. The first electrode 61 and the second electrode 62 are formed on the interlayer insulating film 42. The first electrode 61 and the second electrode 62 are formed so as to be capacitively coupled to each other in a direction parallel to the upper surface of the interlayer insulating film 42. The shape of the first electrode 61 and the second electrode 62 is, for example, a comb shape. The first electrode 61 and the second electrode 62 are the same thickness (preferably in the range of 100 nm to 200 nm, for example, 150 nm) and the same material (for example, platinum (Pt)) as the lower electrode 51 of the cell capacitor 50. The lower electrode 51, the first electrode 61, and the second electrode 62 are formed by patterning a conductive film.
誘電体膜６３は、第１電極６１と第２電極６２の間の容量結合部分を覆い、第１電極６１と第２電極６２の間に充填されている。誘電体膜６３は、セルキャパシタ５０の強誘電体５２と同じ材料により形成されている。つまり、誘電体膜６３の材料は、ペロブスカイト構造を有する強誘電体材料であり、例えばチタン酸ジルコン酸鉛（ＰＺＴ）である。なお、強誘電体５２と同様に、誘電体膜６３の材料として、ＰＬＣＳＺＴ（ランタン（Ｌａ）、カルシウム（Ｃａ）及びストロンチウム（Ｓｒ）を添加したＰＺＴ）を用いても良い。 The dielectric film 63 covers the capacitive coupling portion between the first electrode 61 and the second electrode 62 and is filled between the first electrode 61 and the second electrode 62. The dielectric film 63 is formed of the same material as the ferroelectric 52 of the cell capacitor 50. That is, the material of the dielectric film 63 is a ferroelectric material having a perovskite structure, such as lead zirconate titanate (PZT). As with the ferroelectric 52, PLCSZT (PZT added with lanthanum (La), calcium (Ca), and strontium (Sr)) may be used as the material of the dielectric film 63.
図４に示すように、第１電極６１は、長方形状に形成された１つの電極基部１０１と、電極基部１０１から第１の方向（図４において右方向）に沿って互いに平行に延びる複数の電極部１０２を有している。第２電極６２は、長方形状に形成された１つの電極基部１１１と、電極基部１１１から第１電極６１の電極部１０２と逆方向（図４において右方向）に沿って互いに平行に延びる複数の電極部１１２を有している。 As shown in FIG. 4, the first electrode 61 includes a single electrode base 101 formed in a rectangular shape, and a plurality of electrodes extending in parallel with each other along the first direction (right direction in FIG. 4) from the electrode base 101. An electrode portion 102 is provided. The second electrode 62 includes a single electrode base 111 formed in a rectangular shape, and a plurality of electrodes extending in parallel with each other along the opposite direction (rightward in FIG. 4) from the electrode base 111 to the electrode 102 of the first electrode 61. An electrode portion 112 is provided.
第１電極６１の電極部１０２と第２電極６２の電極部１１２は、それぞれが形成された層間絶縁膜４２の上面と平行な平面において、それぞれが沿って延びる方向（第１の方向）と直交する方向（第２の方向）において互いに重なるように配置されている。また、第１電極６１の電極部１０２と第２電極６２の電極部１１２は、第２の方向に沿って交互に配置されている。したがって、第１電極６１と第２電極６２は、電極基部１０１，１１１及び電極部１０２，１１２の側面が互いに対向した電極面として働く。 The electrode portion 102 of the first electrode 61 and the electrode portion 112 of the second electrode 62 are orthogonal to the direction (first direction) extending along the plane parallel to the upper surface of the interlayer insulating film 42 on which the electrode portion 102 is formed. Are arranged so as to overlap with each other in the direction of movement (second direction). Moreover, the electrode part 102 of the 1st electrode 61 and the electrode part 112 of the 2nd electrode 62 are alternately arrange | positioned along the 2nd direction. Accordingly, the first electrode 61 and the second electrode 62 serve as electrode surfaces in which the side surfaces of the electrode base portions 101 and 111 and the electrode portions 102 and 112 face each other.
図５に示すように、電極部１０２，１１２間の距離をｄ、電極部１０２，１１２の高さをｈとする。容量セル６０の容量値Ｃは、次の式により求められる。
Ｃ＝ε０・εｒ・Ｓ／ｄ
＝ε０・εｒ・ｈ・Ｌ／ｄ ・・・（１）
但し、
Ｓ ： 対向する側面の総面積
ｄ ： 電極部間の距離
ｈ ： 電極部の高さ
Ｌ ： 対向電極長
ε０： 真空の誘電率
εｒ： 比誘電率
である。なお、対向電極長Ｌは、電極部１０２，１１２の長さと電極部１０２，１１２の数に応じた値である。
As shown in FIG. 5, the distance between the electrode portions 102 and 112 is d, and the height of the electrode portions 102 and 112 is h. The capacity value C of the capacity cell 60 is obtained by the following formula.
C = ε0 · εr · S / d
= Ε0 · εr · h · L / d (1)
However,
S: Total area of opposing side surfaces d: Distance between electrode parts h: Height of electrode parts L: Counter electrode length ε0: Dielectric constant of vacuum εr: Dielectric constant. The counter electrode length L is a value corresponding to the length of the electrode portions 102 and 112 and the number of the electrode portions 102 and 112.
第１電極６１と第２電極６２の形状は、容量セル６０の電気的特性（容量値、耐圧、等）に応じて設定される。
なお、第１電極６１と第２電極６２は、セルキャパシタ５０の下部電極５１とともに、後述する導電体膜をパターニングして形成される。このため、例えば、第１電極６１と第２電極６２の高さｈは、セルキャパシタ５０の形状（下部電極５１の厚さ）に応じて設定される。
The shapes of the first electrode 61 and the second electrode 62 are set according to the electrical characteristics (capacitance value, withstand voltage, etc.) of the capacity cell 60.
The first electrode 61 and the second electrode 62 are formed by patterning a conductor film described later together with the lower electrode 51 of the cell capacitor 50. For this reason, for example, the height h of the first electrode 61 and the second electrode 62 is set according to the shape of the cell capacitor 50 (the thickness of the lower electrode 51).
電極部１０２，１１２間の誘電体６３ａの膜厚は、電極部１０２，１１２間において、電極部１０２，１１２の高さより厚いことが好ましい。このように、電極部１０２，１１２間において、電極部１０２，１１２の上端まで誘電体６３ａが充填されていると、容量セル６０の容量値Ｃは、誘電体膜６３の誘電率と、第１電極６１及び第２電極６２の形状（電極部１０２，１１２間の距離ｄ、電極部１０２，１１２の長さ）に応じた値となる。 The film thickness of the dielectric 63a between the electrode portions 102 and 112 is preferably greater than the height of the electrode portions 102 and 112 between the electrode portions 102 and 112. Thus, when the dielectric 63a is filled between the electrode portions 102 and 112 up to the upper ends of the electrode portions 102 and 112, the capacitance value C of the capacity cell 60 is equal to the dielectric constant of the dielectric film 63 and the first value. The value is in accordance with the shape of the electrode 61 and the second electrode 62 (the distance d between the electrode portions 102 and 112, the length of the electrode portions 102 and 112).
誘電体膜６３は、例えばゾルゲル（ＳＯＬ−ＧＥＬ）法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、物理気相成長（ＰＶＤ：Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法（例えば、スパッタ法）により形成される。ＣＶＤ法、スパッタ法を用いて誘電体膜６３を形成する場合、上記のように電極部１０２，１１２の上端まで充填された誘電体６３ａを形成するためには、セルキャパシタ５０の強誘電体５２の膜厚に応じて電極部１０２，１１２間の距離ｄを設定するとよい。 The dielectric film 63 is formed by, for example, a sol-gel (SOL-GEL) method, a chemical vapor deposition (CVD) method, or a physical vapor deposition (PVD) method (for example, a sputtering method). . When the dielectric film 63 is formed by using the CVD method or the sputtering method, the ferroelectric material 52 of the cell capacitor 50 is used to form the dielectric material 63a filled up to the upper ends of the electrode portions 102 and 112 as described above. The distance d between the electrode portions 102 and 112 may be set according to the film thickness.
即ち、誘電体膜６３は、セルキャパシタ５０の強誘電体５２とともに、後述する誘電体膜をパターニングして形成される。このため、電極部１０２，１１２の上における誘電体膜６３の膜厚ｔは、セルキャパシタ５０の特性（強誘電体５２の膜厚）に応じて設定される。電極部１０２，１１２の側面には、強誘電体５２の膜厚に対応する厚さの誘電体膜が形成される。このため、電極部１０２，１１２間の距離ｄを強誘電体５２の膜厚ｔの２倍以下の値（ｄ≦２ｔ）に設定すると、電極部１０２，１１２間において、電極部１０２，１１２の上端まで充填された誘電体６３ａを形成することができる。この場合、距離ｄは、強誘電体５２の膜厚（例えば５０ｎｍ〜２００ｎｍ）に応じて、１００ｎｍ〜４００ｎｍの範囲に設定される。そして、このように設定した距離ｄに応じて、電極部１０２，１１２の長さを設定することにより、容量セル６０の容量値Ｃを所望の値とすることができる。 That is, the dielectric film 63 is formed by patterning a dielectric film to be described later together with the ferroelectric 52 of the cell capacitor 50. Therefore, the film thickness t of the dielectric film 63 on the electrode portions 102 and 112 is set according to the characteristics of the cell capacitor 50 (film thickness of the ferroelectric 52). A dielectric film having a thickness corresponding to the film thickness of the ferroelectric 52 is formed on the side surfaces of the electrode portions 102 and 112. For this reason, when the distance d between the electrode portions 102 and 112 is set to a value less than twice the film thickness t of the ferroelectric material 52 (d ≦ 2t), between the electrode portions 102 and 112, the electrode portions 102 and 112 A dielectric 63a filled to the upper end can be formed. In this case, the distance d is set in the range of 100 nm to 400 nm according to the film thickness of the ferroelectric 52 (for example, 50 nm to 200 nm). Then, by setting the lengths of the electrode portions 102 and 112 according to the distance d thus set, the capacitance value C of the capacity cell 60 can be set to a desired value.
図３に示すように、容量セル６０と層間絶縁膜４２の上面は、保護膜７１により覆われている。保護膜７１の上には層間絶縁膜７２が形成されている。層間絶縁膜７２の上面は平坦化されている。層間絶縁膜７２には、コンタクト７４，７５が形成されている。コンタクト７４，７５は、層間絶縁膜７２の上面から第１電極６１，第２電極６２まで達するように形成されている。層間絶縁膜７２の上には配線８４，８５が形成されている。配線８４，８５及び層間絶縁膜７２の上面は層間絶縁膜８２により覆われている。層間絶縁膜８２の上面は平坦化されている。そして、層間絶縁膜８２の上には、層間絶縁膜９２，９４，９６が形成されている。 As shown in FIG. 3, the upper surfaces of the capacitor cell 60 and the interlayer insulating film 42 are covered with a protective film 71. An interlayer insulating film 72 is formed on the protective film 71. The upper surface of the interlayer insulating film 72 is planarized. Contacts 74 and 75 are formed on the interlayer insulating film 72. The contacts 74 and 75 are formed so as to reach the first electrode 61 and the second electrode 62 from the upper surface of the interlayer insulating film 72. Wirings 84 and 85 are formed on the interlayer insulating film 72. The upper surfaces of the wirings 84 and 85 and the interlayer insulating film 72 are covered with an interlayer insulating film 82. The upper surface of the interlayer insulating film 82 is planarized. On the interlayer insulating film 82, interlayer insulating films 92, 94, and 96 are formed.
図２（ａ）は、メモリセルＭＣの回路図を示す。メモリセルＭＣは、トランジスタ３０とセルキャパシタ５０を有している。トランジスタ３０は例えばｎチャネルＭＯＳトランジスタである。トランジスタ３０のゲート端子はワード線ＷＬに接続され、トランジスタ３０の第１端子（ソース端子又はドレイン端子）はビット線ＢＬに接続され、トランジスタ３０の第２端子（ドレイン端子又はソース端子）はセルキャパシタ５０に接続されている。 FIG. 2A shows a circuit diagram of the memory cell MC. The memory cell MC has a transistor 30 and a cell capacitor 50. The transistor 30 is, for example, an n-channel MOS transistor. The gate terminal of the transistor 30 is connected to the word line WL, the first terminal (source terminal or drain terminal) of the transistor 30 is connected to the bit line BL, and the second terminal (drain terminal or source terminal) of the transistor 30 is the cell capacitor. 50.
ワード線ＷＬは、例えば図３に示すゲート電極３３である。ビット線ＢＬは、例えば図３に示す配線９１である。なお、図３において、トランジスタ３０より上層（例えば配線８１と同じ層）にワード線ＷＬを形成し、そのワード線ＷＬとゲート電極３３をコンタクトにより互いに接続してもよい。同様に、図３において、配線９３又は配線９５と同一層またはより上の配線層にビット線ＢＬを形成し、そのビット線ＢＬと配線９１をコンタクトにより互いに接続してもよい。 The word line WL is, for example, the gate electrode 33 shown in FIG. The bit line BL is, for example, the wiring 91 shown in FIG. In FIG. 3, a word line WL may be formed above the transistor 30 (for example, the same layer as the wiring 81), and the word line WL and the gate electrode 33 may be connected to each other through a contact. Similarly, in FIG. 3, the bit line BL may be formed in the same layer as the wiring 93 or the wiring 95 or in a wiring layer above it, and the bit line BL and the wiring 91 may be connected to each other by a contact.
セルキャパシタ５０は、上部電極５３及び下部電極５１と、上部電極５３と下部電極５１に挟まれた誘電体を含む。上部電極５３はトランジスタ３０の第２端子に接続され、下部電極５１はプレート線ＰＬに接続されている。尚、図３では、プレート線ＰＬを省略している。プレート線ＰＬは例えば図３に示す配線８１又は配線９１と同じ配線層に形成され、図示しないコンタクトを介して下部電極５１と電気的に接続される。 The cell capacitor 50 includes an upper electrode 53 and a lower electrode 51, and a dielectric sandwiched between the upper electrode 53 and the lower electrode 51. The upper electrode 53 is connected to the second terminal of the transistor 30, and the lower electrode 51 is connected to the plate line PL. In FIG. 3, the plate line PL is omitted. For example, the plate line PL is formed in the same wiring layer as the wiring 81 or the wiring 91 shown in FIG. 3, and is electrically connected to the lower electrode 51 through a contact (not shown).
図２（ｂ）は容量セル６０の回路図を示す。容量セル６０第１電極６１、第２電極６２、誘電体膜６３（図３参照）を含む。容量セル６０の第１電極６１が接続された配線８４は、例えば低電位電圧を図１に示すメモリ部１４やロジック部１２，１３に供給する電源配線である。容量セル６０の第２電極６２が接続された配線８５は、高電位電圧を図１に示すメモリ部１４やロジック部１２，１３に供給する電源配線である。 FIG. 2B shows a circuit diagram of the capacity cell 60. The capacitor cell 60 includes a first electrode 61, a second electrode 62, and a dielectric film 63 (see FIG. 3). The wiring 84 to which the first electrode 61 of the capacitor cell 60 is connected is a power supply wiring that supplies, for example, a low potential voltage to the memory unit 14 and the logic units 12 and 13 shown in FIG. A wiring 85 to which the second electrode 62 of the capacitor cell 60 is connected is a power supply wiring for supplying a high potential voltage to the memory unit 14 and the logic units 12 and 13 shown in FIG.
次に、半導体装置１０における作用を説明する。
図３に示すように、容量セル６０は、層間絶縁膜４２上に形成された第１電極６１と第２電極６２を含む。図４に示すように、第１電極６１と第２電極６２は、電極基部１０１，１１１と、交互に配置された複数の電極部１０２，１１２を有している。そして、図５に示すように、誘電体膜６３は、交互に配置された電極部１０２，１１２の間に充填されている。電極部１０２，１１２の側面は、電極面として働く。
Next, the operation of the semiconductor device 10 will be described.
As shown in FIG. 3, the capacity cell 60 includes a first electrode 61 and a second electrode 62 formed on the interlayer insulating film 42. As shown in FIG. 4, the first electrode 61 and the second electrode 62 have electrode base portions 101 and 111 and a plurality of electrode portions 102 and 112 arranged alternately. As shown in FIG. 5, the dielectric film 63 is filled between the alternately arranged electrode portions 102 and 112. The side surfaces of the electrode portions 102 and 112 serve as electrode surfaces.
したがって、容量セル６０の耐圧は、誘電体膜６３の膜厚、即ち電極部１０２，１１２間の距離ｄに対応する。この距離ｄは、図３に示すセルキャパシタ５０の強誘電体５２の膜厚に対応しない。つまり、電極部１０２，１１２の距離ｄ（図５参照）と強誘電体５２の膜厚を、容量セル６０に要求される特性とセルキャパシタ５０に要求される特性に応じて設定することが可能となる。 Therefore, the breakdown voltage of the capacity cell 60 corresponds to the film thickness of the dielectric film 63, that is, the distance d between the electrode portions 102 and 112. This distance d does not correspond to the film thickness of the ferroelectric 52 of the cell capacitor 50 shown in FIG. That is, the distance d (see FIG. 5) between the electrode portions 102 and 112 and the film thickness of the ferroelectric 52 can be set according to the characteristics required for the capacitor cell 60 and the characteristics required for the cell capacitor 50. It becomes.
これにより、強誘電体５２の膜厚を適宜設定することにより、低電圧化に対応したメモリセルＭＣのセルキャパシタ５０が得られる。そして、電極部１０２，１１２間の距離ｄを適宜設定することにより、高い耐圧とリーク電流の少ない容量セル６０が得られる。このような容量セル６０は、配線８４，８５の間に接続され、高電位電圧と低電位電圧を安定化する平滑キャパシタとして働く。 Thereby, the cell capacitor 50 of the memory cell MC corresponding to the low voltage can be obtained by appropriately setting the film thickness of the ferroelectric 52. Then, by appropriately setting the distance d between the electrode portions 102 and 112, the capacity cell 60 having a high breakdown voltage and a small leakage current can be obtained. Such a capacity cell 60 is connected between the wirings 84 and 85 and functions as a smoothing capacitor that stabilizes the high potential voltage and the low potential voltage.
また、１つ又は複数の容量セル６０を一時的な蓄電素子として用いることもできる。例えば、航空機や医療器具等多数の部品あるいは部材管理が必要な分野においてＲＦ−ＩＤタグの導入による管理コスト低減が検討されている。また電車等の交通システムにおいて非接触で通信できる乗車カードの導入が進められている。これらの無線通信タグあるいは非接触カードは、小型化、軽量化、利便性、コスト低減の要求により電池ではなく外部から無線により電力の供給を受ける。 Further, one or a plurality of capacity cells 60 can be used as a temporary power storage element. For example, in a field where a large number of parts or members need to be managed, such as aircraft and medical equipment, reduction of management cost by introducing an RF-ID tag has been studied. In addition, the introduction of a boarding card that can communicate in a contactless manner in a transportation system such as a train is being promoted. These wireless communication tags or contactless cards are supplied with power wirelessly from the outside instead of batteries due to demands for miniaturization, weight reduction, convenience, and cost reduction.
無線で情報通信、電力供給を行なう事を目的とした半導体デバイスに含まれる容量素子においては、電流平滑に十分な容量が必要であるがチップ面積縮小のため占有面積をできるだけ抑える必要がある。つまり単位面積あたりの静電容量が大きい事が望ましい。この要求を満たす方法として容量素子に用いる誘電体をできるだけ高誘電率のものを用いる事が考えられる。例えば強誘電体の一つであるＰＺＴの比誘電率は３００程度であり、半導体装置における一般的な誘電体材料であるシリコン酸化膜（ＳｉＯ２、比誘電率：約３．９）と比較して非常に大きい。このため、容量素子として強誘電体キャパシタを用いた場合、面積縮小における効果が大きい。 In a capacitive element included in a semiconductor device intended for wireless information communication and power supply, a sufficient capacity for current smoothing is required, but it is necessary to suppress an occupied area as much as possible in order to reduce a chip area. That is, it is desirable that the capacitance per unit area is large. As a method of satisfying this requirement, it is conceivable to use a dielectric having a high dielectric constant as much as possible. For example, the relative dielectric constant of PZT, which is one of the ferroelectrics, is about 300, compared with a silicon oxide film (SiO 2 , relative dielectric constant: about 3.9), which is a general dielectric material in semiconductor devices. And very big. For this reason, when a ferroelectric capacitor is used as the capacitive element, the effect of reducing the area is great.
次に、セルキャパシタと容量セルの製造方法を説明する。なお、以下の説明において、上記した保護膜７１（図３参照）等は省略している。
図６（ａ）及び図６（ｂ）は、ここで説明するセルキャパシタと容量セルを示す説明図である。図６（ｂ）に示すように、この半導体装置において、１つの下部電極５１と１つの強誘電体５２に対して、その強誘電体５２上に複数（図では３つ）の上部電極５３ａ〜５３ｃが配置されている。即ち、図６（ｂ）に示す例では、３つのセルキャパシタ５０ａ〜５０ｃが形成されている。
Next, a method for manufacturing the cell capacitor and the capacity cell will be described. In the following description, the protective film 71 (see FIG. 3) and the like are omitted.
FIG. 6A and FIG. 6B are explanatory diagrams showing a cell capacitor and a capacitor cell described here. As shown in FIG. 6B, in this semiconductor device, a plurality of (three in the figure) upper electrodes 53 a to 53 are provided on the ferroelectric 52 with respect to one lower electrode 51 and one ferroelectric 52. 53c is arranged. That is, in the example shown in FIG. 6B, three cell capacitors 50a to 50c are formed.
図２（ａ）に示すように、下部電極５１はプレート線ＰＬに接続される。そして、図は省略したが、複数のメモリセルを含むメモリセルアレイにおいて、ワード線ＷＬやビット線ＢＬと同様に、プレート線ＰＬには、複数のメモリセルＭＣのセルキャパシタが接続される。従って、セルキャパシタ５０ａ〜５０ｃにおいて、下部電極５１を共通とすることにより、下部電極５１に接続するコンタクト７３や、セルキャパシタを分離するために必要な面積が、複数のセルキャパシタそれぞれに応じて下部電極を個々に形成する場合と比べ、セルキャパシタの占有面積が狭くなる。これにより、複数のメモリセルを含む半導体装置におけるチップ面積の縮小を図ることが可能となる。 As shown in FIG. 2A, the lower electrode 51 is connected to the plate line PL. Although not shown, in the memory cell array including a plurality of memory cells, the cell capacitors of the plurality of memory cells MC are connected to the plate line PL in the same manner as the word lines WL and the bit lines BL. Therefore, by making the lower electrode 51 common in the cell capacitors 50a to 50c, the contact 73 connected to the lower electrode 51 and the area necessary for separating the cell capacitors are reduced according to each of the plurality of cell capacitors. Compared with the case where the electrodes are individually formed, the area occupied by the cell capacitor is reduced. As a result, it is possible to reduce the chip area in a semiconductor device including a plurality of memory cells.
先ず、図７（ａ），図７（ｂ）に示す構造を得るまでの工程について説明する。
図７（ｂ）に示すように、層間絶縁膜４２上に例えば物理気相成長（ＰＶＤ：Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりプラチナ（Ｐｔ）を１５０ｎｍの厚さに堆積させて、導電体膜２０１を形成する。次に、導電体膜２０１の上にフォトレジストを塗布し、これを露光、現像することにより、レジスト膜２０２を形成する。このレジスト膜２０２は、図６（ａ）に示す第１電極６１と第２電極６２の間の間隙に応じた開口部２０２ａを有する。そして、レジスト膜２０２をマスクとして、この開口部２０２ａから露出した導電体膜２０１をエッチングして開口部２０１ａを形成する。この開口部２０１ａは、層間絶縁膜４２の上面を露出する。
First, steps required until a structure shown in FIGS. 7A and 7B is obtained will be described.
As shown in FIG. 7B, a conductor film 201 is formed on the interlayer insulating film 42 by depositing platinum (Pt) to a thickness of 150 nm by, for example, physical vapor deposition (PVD). To do. Next, a photoresist is applied on the conductor film 201, and the resist film 202 is formed by exposing and developing the photoresist. The resist film 202 has an opening 202a corresponding to the gap between the first electrode 61 and the second electrode 62 shown in FIG. Then, using the resist film 202 as a mask, the conductor film 201 exposed from the opening 202a is etched to form the opening 201a. The opening 201 a exposes the upper surface of the interlayer insulating film 42.
次に、図８（ａ），図８（ｂ）に示す構造を得るまでの工程について説明する。
上記のレジスト膜２０２を灰化処理（アッシング）等により除去する。続いて、上記の導電体膜２０１の上に、例えば化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりＰＺＴを堆積させて誘電体膜２０３を形成する。誘電体膜２０３の膜厚は、図６（ｂ）に示すセルキャパシタ５０ａ〜５０ｃの特性に応じて設定される。図８（ｂ）に示すように、その後、酸素含有雰囲気中でＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）処理して誘電体膜２０３を結晶化する。なお、ＰＺＴはペロブスカイト構造を有する強誘電体材料の代表的なものであるが、誘電体膜２０３の材料は強誘電体特性を示すものであれば特に限定されない。次に、誘電体膜２０３の上に、例えばＰＶＤ法によりＩｒＯ２（酸化イリジウム）を堆積させて、導電体膜２０４を形成する。
Next, steps required until a structure shown in FIGS. 8A and 8B is obtained will be described.
The resist film 202 is removed by ashing (ashing) or the like. Subsequently, the dielectric film 203 is formed on the conductive film 201 by depositing PZT by, for example, a chemical vapor deposition (CVD) method. The film thickness of the dielectric film 203 is set according to the characteristics of the cell capacitors 50a to 50c shown in FIG. As shown in FIG. 8B, the dielectric film 203 is then crystallized by RTA (Rapid Thermal Annealing) treatment in an oxygen-containing atmosphere. PZT is a representative ferroelectric material having a perovskite structure, but the material of the dielectric film 203 is not particularly limited as long as it exhibits ferroelectric characteristics. Next, IrO 2 (iridium oxide) is deposited on the dielectric film 203 by, for example, the PVD method to form the conductor film 204.
次に、図９（ａ），図９（ｂ）に示す構造を得るまでの工程について説明する。
上記の導電体膜２０４の上にフォトレジストを塗布し、これを露光、現像することにより、レジスト膜２０５を形成する。このレジスト膜２０５は、導電体膜２０４の上面のうち、図６（ａ）に示す上部電極５３ａ〜５３ｃに応じた領域を覆う。そして、レジスト膜２０５から露出した導電体膜２０４をエッチングにより除去して上部電極５３ａ〜５３ｃを形成する。
Next, steps required until a structure shown in FIGS. 9A and 9B is obtained will be described.
A resist film 205 is formed by applying a photoresist on the conductor film 204 and exposing and developing the photoresist. The resist film 205 covers a region corresponding to the upper electrodes 53 a to 53 c shown in FIG. 6A on the upper surface of the conductor film 204. Then, the conductive film 204 exposed from the resist film 205 is removed by etching to form upper electrodes 53a to 53c.
次に、図１０（ａ），図１０（ｂ）に示す構造を得るまでの工程について説明する。
上記のレジスト膜２０５を灰化処理（アッシング）等により除去する。続いて、上部電極５３ａ〜５３ｃ及び誘電体膜２０３の上にフォトレジストを塗布し、これを露光、現像することにより、レジスト膜２０６を形成する。このレジスト膜２０６は、誘電体膜２０３の上面のうち、図６（ａ）に示す強誘電体５２と誘電体膜６３に応じた領域を覆う。そして、レジスト膜２０６から露出した誘電体膜２０３をエッチングにより除去して強誘電体５２と誘電体膜６３を形成する。
Next, steps required until a structure shown in FIGS. 10A and 10B is obtained will be described.
The resist film 205 is removed by ashing (ashing) or the like. Subsequently, a photoresist is applied onto the upper electrodes 53a to 53c and the dielectric film 203, and this is exposed and developed to form a resist film 206. The resist film 206 covers a region corresponding to the ferroelectric 52 and the dielectric film 63 shown in FIG. 6A on the upper surface of the dielectric film 203. Then, the dielectric film 203 exposed from the resist film 206 is removed by etching to form the ferroelectric 52 and the dielectric film 63.
次に、図１１（ａ），図１１（ｂ）に示す構造を得るまでの工程について説明する。
上記のレジスト膜２０６を灰化処理（アッシング）等により除去する。続いて、強誘電体５２、誘電体膜６３、及び導電体膜２０１の上にフォトレジストを塗布し、これを露光、現像することにより、レジスト膜２０７を形成する。このレジスト膜２０７は、導電体膜２０１の上面のうち、図６（ａ）に示す下部電極５１と第１及び第２電極６１，６２に応じた領域を覆う。そして、レジスト膜２０７から露出した導電体膜２０１をエッチングにより除去して下部電極５１と第１及び第２電極６１，６２を形成する。
Next, steps required until a structure shown in FIGS.
The resist film 206 is removed by ashing (ashing) or the like. Subsequently, a photoresist is applied on the ferroelectric 52, the dielectric film 63, and the conductor film 201, and the resist film 207 is formed by exposing and developing the photoresist. The resist film 207 covers a region corresponding to the lower electrode 51 and the first and second electrodes 61 and 62 shown in FIG. 6A on the upper surface of the conductor film 201. Then, the conductor film 201 exposed from the resist film 207 is removed by etching to form the lower electrode 51 and the first and second electrodes 61 and 62.
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）容量セル６０は、層間絶縁膜４２の上に形成された第１電極６１及び第２電極６２と、第１電極６１と第２電極６２の間に介在する誘電体膜６３を有している。セルキャパシタ５０は積層された下部電極５１と強誘電体５２と上部電極５３を有し、強誘電体５２の膜厚はメモリセルの動作電圧の低電圧化に応じて設定される。このため、第１電極６１と第２電極６２の間の距離を設定することにより、誘電体膜６３の膜厚に係わらずに容量値を設定することができる。このため、耐圧の高い容量セル６０を形成することが可能となる。
As described above, according to the present embodiment, the following effects can be obtained.
(1) The capacity cell 60 includes a first electrode 61 and a second electrode 62 formed on the interlayer insulating film 42, and a dielectric film 63 interposed between the first electrode 61 and the second electrode 62. ing. The cell capacitor 50 has a laminated lower electrode 51, ferroelectric 52 and upper electrode 53, and the thickness of the ferroelectric 52 is set in accordance with the lowering of the operating voltage of the memory cell. Therefore, the capacitance value can be set regardless of the film thickness of the dielectric film 63 by setting the distance between the first electrode 61 and the second electrode 62. For this reason, it is possible to form the capacity cell 60 having a high breakdown voltage.
（２）容量セル６０の第１電極６１及び第２電極６２は、セルキャパシタ５０の下部電極５１とともに、層間絶縁膜４２の上に形成した導電体膜２０１をパターニングして形成される。従って、工程を増加させることなく、特性が互いに異なるセルキャパシタ５０と容量セル６０を容易に形成することができる。 (2) The first electrode 61 and the second electrode 62 of the capacity cell 60 are formed by patterning the conductor film 201 formed on the interlayer insulating film 42 together with the lower electrode 51 of the cell capacitor 50. Therefore, the cell capacitor 50 and the capacitor cell 60 having different characteristics can be easily formed without increasing the number of steps.
（３）容量セル６０の第１電極６１及び第２電極６２は、電極基部１０１，１１１と、その電極基部１０１，１１１から第１の方向に沿って延びる電極部１０２，１１２を含み、櫛歯状に形成されている。そして、電極部１０２，１１２は第１の方向と直交する第２の方向に交互に配列されている。したがって、電極部１０２，１１２の形状（長さ、間隔）により、容量セル６０の容量値Ｃを容易に設定することができる。 (3) The first electrode 61 and the second electrode 62 of the capacity cell 60 include electrode base portions 101 and 111 and electrode portions 102 and 112 extending from the electrode base portions 101 and 111 in the first direction. It is formed in a shape. The electrode portions 102 and 112 are alternately arranged in a second direction orthogonal to the first direction. Therefore, the capacitance value C of the capacity cell 60 can be easily set by the shape (length, interval) of the electrode portions 102 and 112.
尚、上記各実施形態は、以下の態様で実施してもよい。
・上記実施形態に対し、他の膜等を追加してもよい。
例えば、図１２に示すように、層間絶縁膜４２の上には下地絶縁膜２１１が形成されている。下地絶縁膜２１１の膜厚は、１０ｎｍ〜５０ｎｍである。下地絶縁膜２１１は、例えば、酸化アルミニウム（アルミナ）膜、アルミニウム窒化膜、シリコン酸化膜、シリコン窒化膜、シリコン窒化酸化膜、チタン酸化膜等である。このような下地絶縁膜２１１は、層間絶縁膜４２に対する誘電体膜６３の全体または部分的な剥離を抑制する。また、下地絶縁膜２１１は、誘電体膜６３と層間絶縁膜４２の間の相互拡散を抑制し、相互拡散による膜の変質を抑制する。なお、下地絶縁膜２１１を、例えばアルミナの膜とチタン酸化膜のように、複数種類の膜を含むものとしてもよい。
In addition, you may implement each said embodiment in the following aspects.
-You may add another film | membrane etc. with respect to the said embodiment.
For example, as shown in FIG. 12, a base insulating film 211 is formed on the interlayer insulating film 42. The thickness of the base insulating film 211 is 10 nm to 50 nm. The base insulating film 211 is, for example, an aluminum oxide (alumina) film, an aluminum nitride film, a silicon oxide film, a silicon nitride film, a silicon nitride oxide film, a titanium oxide film, or the like. Such a base insulating film 211 suppresses the entire or partial peeling of the dielectric film 63 from the interlayer insulating film 42. In addition, the base insulating film 211 suppresses mutual diffusion between the dielectric film 63 and the interlayer insulating film 42 and suppresses alteration of the film due to the mutual diffusion. Note that the base insulating film 211 may include a plurality of types of films such as an alumina film and a titanium oxide film.
・上記実施形態に対し、電極部１０２，１１２間の距離ｄ（図５参照）を適宜設定してもよい。
例えば、距離ｄを強誘電体５２の膜厚ｔの２倍より大きな値（ｄ＞２ｔ）に設定する。このような設定の場合、ゾルゲル法単独、又はスパッタ法又はＣＶＤ法とゾルゲル法を組み合わせて誘電体膜を形成することで、電極部１０２，１１２の上端まで充填された誘電体６３ａを形成することができる。
-The distance d (refer FIG. 5) between the electrode parts 102 and 112 may be set suitably with respect to the said embodiment.
For example, the distance d is set to a value larger than twice the film thickness t of the ferroelectric 52 (d> 2t). In such a setting, the dielectric 63a filled up to the upper ends of the electrode portions 102 and 112 is formed by forming the dielectric film by using the sol-gel method alone or by combining the sputtering method or the CVD method and the sol-gel method. Can do.
なお、所望の容量値の容量セル６０が得られればよく、電極部１０２，１１２間においてそれらの上端まで誘電体６３ａが充填されていなくてもよい。
例えば、図１３（ａ）に示すように、電極部１０２，１１２間に保護膜７１、層間絶縁膜７２が介在するようにしてもよい。
Note that it is only necessary to obtain the capacity cell 60 having a desired capacitance value, and the dielectric 63a may not be filled between the electrode portions 102 and 112 up to their upper ends.
For example, as shown in FIG. 13A, a protective film 71 and an interlayer insulating film 72 may be interposed between the electrode portions 102 and 112.
また、図１３（ｂ）に示すように、電極部１０２，１１２間の誘電体６３ａにおいてボイド２２１が生じていてもよい。
・上記各形態は、セルキャパシタ５０の下部電極５１に対する接続を下部電極５１の上方で行う、いわゆるプレーナ型の強誘電体メモリを含む半導体装置を例示した。これに対し、セルキャパシタ５０の下部電極５１に対する接続を下部電極５１の下方で行う、いわゆるスタック型の強誘電体メモリを含む半導体装置に適用してもよい。
Further, as shown in FIG. 13B, a void 221 may be formed in the dielectric 63a between the electrode portions 102 and 112.
Each of the above embodiments exemplifies a semiconductor device including a so-called planar type ferroelectric memory in which the cell capacitor 50 is connected to the lower electrode 51 above the lower electrode 51. On the other hand, the present invention may be applied to a semiconductor device including a so-called stack type ferroelectric memory in which connection of the cell capacitor 50 to the lower electrode 51 is performed below the lower electrode 51.
例えば、図１４に示すように、下部電極５１を、層間絶縁膜４２に形成したコンタクト４３によりトランジスタ３０の不純物領域３１に接続する。このようなスタック型の強誘電体メモリを含む半導体装置は、プレーナ型の強誘電体メモリを含む半導体装置と比べ、半導体装置の面積の縮小を図ることができる。 For example, as shown in FIG. 14, the lower electrode 51 is connected to the impurity region 31 of the transistor 30 by a contact 43 formed in the interlayer insulating film 42. A semiconductor device including such a stacked ferroelectric memory can reduce the area of the semiconductor device as compared with a semiconductor device including a planar ferroelectric memory.
・上記実施形態において、強誘電体５２，誘電体膜６３に、他の強誘電体材料、例えばタンタル酸ビスマスストロンチウム（ＳＢＴ）、チタン酸ビスマス（ＢＩＴ）、チタン酸バリウムストロンチウム（ＢＳＴ）、ＢｉＦｅＯ３（ＢＦＯ）等を用いてもよい。 In the above embodiment, other ferroelectric materials such as bismuth strontium tantalate (SBT), bismuth titanate (BIT), barium strontium titanate (BST), BiFeO 3 are used for the ferroelectric 52 and the dielectric film 63. (BFO) or the like may be used.
・上記実施形態において、下部電極５１，第１及び第２電極６１，６２の材料を適宜変更してもよい。例えば、プラチナ（Ｐｔ），イリジウム（Ｉｒ），チタン（Ｔｉ），アルミニウム（Ａｌ），ルテニウム（Ｒｕ），ストロンチウム（Ｓｒ）等の金属元素を含む合金膜、あるいはこれらの金属の酸化物、窒化物を単独、あるいは組み合わせにより各電極を形成してもよい。同様に、上部電極５３を、例えば、プラチナ（Ｐｔ），イリジウム（Ｉｒ），チタン（Ｔｉ），アルミニウム（Ａｌ），ルテニウム（Ｒｕ），ストロンチウム（Ｓｒ）等の金属元素を含む合金膜、あるいはこれらの金属の酸化物、窒化物を単独、あるいは組み合わせにより形成してもよい。 -In the said embodiment, you may change the material of the lower electrode 51 and the 1st and 2nd electrodes 61 and 62 suitably. For example, an alloy film containing a metal element such as platinum (Pt), iridium (Ir), titanium (Ti), aluminum (Al), ruthenium (Ru), strontium (Sr), or an oxide or nitride of these metals Each electrode may be formed alone or in combination. Similarly, the upper electrode 53 is formed of an alloy film containing a metal element such as platinum (Pt), iridium (Ir), titanium (Ti), aluminum (Al), ruthenium (Ru), strontium (Sr), or the like. These metal oxides and nitrides may be formed singly or in combination.
１０ 半導体装置
４２ 層間絶縁膜
３０ トランジスタ
５０ セルキャパシタ
５１ 下部電極
５２ 強誘電体
５３ 上部電極
６０ 容量セル
６１ 第１電極
６２ 第２電極
６３ 誘電体膜
ＭＣ メモリセル
DESCRIPTION OF SYMBOLS 10 Semiconductor device 42 Interlayer insulation film 30 Transistor 50 Cell capacitor 51 Lower electrode 52 Ferroelectric body 53 Upper electrode 60 Capacitance cell 61 1st electrode 62 2nd electrode 63 Dielectric film MC Memory cell
Claims (1)
半導体基板の上方に上面を平坦化した第１の絶縁膜を形成し、
前記第１の絶縁膜上に第１の導電体膜を形成し、
前記第１の導電体膜に、前記容量セルに含まれる第１電極と第２電極の間に応じた形状の開口部を形成する工程と、
前記第１の導電体膜上に強誘電体膜を形成するとともに、前記開口部内に前記強誘電体膜を形成し、
前記強誘電体膜上に第２の導電体膜を形成し、
前記第２の導電体膜をパターニングして前記セルキャパシタに含まれる上部電極を形成し、
前記強誘電体膜をパターニングして前記セルキャパシタに含まれる強誘電体と前記容量セルに含まれる誘電体膜を形成すること、
を特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device including a cell capacitor and a capacitor cell of a memory cell,
Forming a first insulating film having a planarized upper surface above the semiconductor substrate;
Forming a first conductor film on the first insulating film;
Forming in the first conductor film an opening having a shape between the first electrode and the second electrode included in the capacitor cell;
Forming a ferroelectric film on the first conductor film, and forming the ferroelectric film in the opening;
Forming a second conductor film on the ferroelectric film;
Patterning the second conductor film to form an upper electrode included in the cell capacitor;
Patterning the ferroelectric film to form a ferroelectric film included in the cell capacitor and a dielectric film included in the capacitor cell;
A method of manufacturing a semiconductor device.
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