JP6194126B2 - モジュライメージング検出器ａｓｉｃ - Google Patents
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Description
以下は、概してイメージングに、特にモジュライメージング検出器特定用途向け集積回路（ASIC）の少なくとも一つのサブ部分を含むイメージング検出器に関するものであり、コンピュータ断層撮影（CT）への特定用途に関して記述される。 しかしながら、以下は他のイメージングモダリティにも適用され得る。
コンピュータ断層撮影（CT）スキャナは、縦方向又はｚ軸について検査領域のまわりを回転する回転可能なガントリに取り付けられるX線管を含む。X線管は、検査領域及び被検体又はその中の対象物を横断する電離放射線を放射する。検出器アレイは、X線管から検査領域に対向するアンギュラアークを定める。 検出器アレイは、検査領域を横断して、それを示す信号を生成する放射線を検出する。 再構成器は信号を処理して、検査領域を示すボリュメトリック画像データを再構成する。 再構成されるボリュメトリック画像は、検査領域の一つ又はそれより多くの画像を生成するようにさらに処理されることができる。
検出器アレイは、光センサアレイの一方の側に搭載され、光学的に結合されるシンチレータアレイを備える積分検出器、及び光センサアレイの対向する側に搭載されるASICを含む。ASICは、感光性ピクセルへの電気的コンタクトに電気的に通信されるチャネルを含む。 たとえば、64の感光性ピクセルを備える光センサアレイを備える検出器は、64の対応するチャネルを備えるASICを有する。 通常、ASICは、たとえば、64、128、256又は、512のチャネルを備える特定の数のピクセルに対して最適化される。 しかしながら、これはASICの、特定の製品ラインに対する適用性を制限する。 たとえば、通常、64のチャネルに対して最適化されるASICは、64の光センサピクセルを備える光センサアレイを備える検出器アレイを備えるイメージングシステムに限られている。
結果として、異なるイメージングシステム構成のための複数の異なる検出器構成（例えば64、128、256、512等の感光性ピクセル）は、対応する複数の異なる最適化ASIC（例えば64、128、256、512等のチャネル）を必要とする。 残念なことに、これは製造非効率性をもたらす。例えば、特定のASICの開発は、各々100万ドルの費用をかけて2年を費やし得る。各々のASICは特定のテスト装置により特徴づけられ、品質が確保される。他の例において、テストにおける不適切な機能チャネルを有する（128の感光性ピクセル検出器に対して最適化される）ASICは、全歩留を下げるため、排除される。非効率性のいくつかを克服するためのアプローチは、すべてのイメージングシステム構成のためによりハイエンドのASIC（例えば、512のチャネル）をまさに使うことにある。残念なことに、これはよりローエンド（例えば、512未満の光センサピクセル）のイメージングシステムに対してサイズ及びコストが高すぎる。
ここに記述される態様は、上記の問題及びその他に対処する。
以下は、異なる検出器構成（例えば1、2、4、8、16、32、64、128、256、512、1024等のピクセル）において使われることができる、一つ又はそれより多くの完全機能縮小（低減）チャネルASICに分割され得る単一のモジュラASICを記述する。 このアプローチにより、さらに多数のチャネル（例えば512又はそれより多くのチャネル）を備えるASICが（例えば、0.05ミクロン乃至0.20ミクロンの微細寸法で）製造されることができ、テストされることができ、それから高分解能検出器において使われることができ、又はより低い分解能若しくはより低いピクセルカウント検出器に対して一つ又若しくはそれより多くの低減されるチャネルASIC（例えば、64のチャネル）を生成するように物理的に分割されることができる。その結果、異なる数のチャネルを備えるASICは単一の製造から生成されることができ、異なる検出器構成の間でコスト及びサイズの両方が最適化される。
一つの態様において、イメージングシステム検出器アレイは、検出器タイルを含む。 検出器タイルは、複数の光センサピクセルを含む、光センサアレイを含む。 検出器タイルは、光センサアレイに光学的に結合されるシンチレータアレイを更に含む。 検出器タイルは、光センサアレイに電気的に結合される電子レイヤを更に含む。 電子レイヤは、複数の個別の処理領域を含む。 各々の処理領域は、複数の光センサピクセルのサブセットに対応する所定の数のチャネルを含む。 処理領域は、互いに電気的に通信する。 各々の処理領域は、それ自体の電気的レファレンス及びバイアス回路を含む。
他の態様において、本方法は、第一の数の処理領域を含むASICを製造して、テストするステップを含む。 各々の処理領域は、所定の数のチャネルを含む。 各々の処理領域は、それ自体の電気的レファレンス及びバイアス回路を含む。 本方法は、第二及び第三の数のチャネルをそれぞれ持つ少なくとも二つの完全機能縮小チャネルASICにASICをダイシングするステップを更に含む。第二及び第三の数のチャネルは、第一の数のチャネルより少ない。本方法は、イメージングシステムの検出器アレイにおいて少なくとも二つの完全機能縮小チャネルASICのうちの少なくとも一つを使用するステップを更に含む。
他の態様において、イメージング検出器タイルのためのASICは複数の個別の処理領域を含み、各々の処理領域は、検出器タイルの複数の光センサピクセルのサブセットに対応する所定の数のチャネルを含み、処理領域は互いに電気的に通信し、各々の処理領域はそれ自体の電気的レファレンス及びバイアス回路を含む。
本発明は、様々な構成要素及び構成要素の配置で、並びに様々なステップ及びステップの配置で形成され得る。 図面は好ましい実施例を例示することを目的とするだけであり、本発明を限定するものとして解釈されることはない。
図1は、コンピュータ断層撮影（CT）スキャナのようなイメージングシステム100を例示する。 イメージングシステム100は、概して静止ガントリ102及び回転ガントリ104を含む。 回転ガントリ104は静止ガントリ102によって回転可能に支持され、縦方向又はｚ軸について検査領域106のまわりを回転する。 X線管のような放射線源108は、回転ガントリ104によって支持され、回転ガントリ104と共に回転し、検査領域106を横切る放射線を放射する。
放射線感受性検出器アレイ112は、検査領域106の間の放射線源108に対向するアンギュラアークを定め、検査領域106を横切る放射線を検出する。 放射線感受性検出器アレイ112は、ｚ軸を横切る方向に沿って互いに対して配置される複数の検出器モジュール114を含む。 検出器モジュール114は、ｚ軸に沿って互いに対して配置される複数の検出器モザイク又はタイル116を含む。 このような検出器アレイの非限定的な例は、完全に参照によってここに取り入れられる、2001年7月18日出願の、「固体Ｘ線放射検出器モジュール及びそのモザイク並びにイメージング方法及びそれを使用する装置」と題される米国特許6,510,195B1に記述される。
図2によると、検出器タイル116の例が図示される。 検出器タイル116は光センサ層202を含む積分検出器であり、第一の側208で複数の感光性ピクセル204を含む。 記載の光センサ層202は、光センサ202の第二の対向する側210上に位置されるボンディングパッド等（図示略）に感光性ピクセル204を相互接続する電極（図示略）を用いて背面照光される。 バリエーションにおいて、光センサ202は、第一の側208から対向する側210におけるパッドまで信号をルーティングする（限定されないが、スルーシリコンビア、TSVsを含む）ビアを用いて前面照光型光センサになり得る。他のバリエーションにおいて、検出器タイル116は、各々が異なるフォトンエネルギ範囲に感受性のある、複数のシンチレータ/光センサ対を備える多層スペクトル（マルチエネルギ）検出器タイルになり得る。
検出器タイル116は、シンチレータ層212を更に含む。 シンチレータ層212は単一の層であってもよく、（ピクセル化される）複数のシンチレータピクセルを含んでもよい。 後者の例において、シンチレータ層212は、シンチレータピクセル及び感光性領域204の間の一対一の関係に対していくつかの感光性領域に対応するいくつかのシンチレータピクセルを含み得る。 さらなる他の例において、異なるシンチレータピクセルは、感光性領域204の異なるサブグループに対応し得る。 シンチレータ層212は、光センサ202に光学的に結合される。
検出器タイル116は、感光性ピクセル204のボンディングパッドに結合される電気伝導性パッド216を備える電子レイヤ（例えば、ASIC）214を更に含む。ASIC又は基板214上のASICは、デジタル及びアナログ回路と共に、感光性ピクセル204の各々のためのチャネルを含む。 このような回路は、検出器ピクセルに入力されるX線フォトンを示すパルス周波数で一連のパルスを生成する電流・周波数（I/F）コンバータとして実現されるＡ／Ｄコンバータを含む。このようなコンバータの例は、完全に参照によってここに取り入れられる、Vrettos他による、2001年11月7日出願の、「コンピュータ断層撮影のためのデータ収集」と題される、米国特許6,671,345B2及びLuhta他、医用イメージング2006：医用イメージングの物理学、第6142巻、pp. 275-286 (2006)による、「マルチスライスCTのための新たな2Dタイル型検出器」において記述される。
異なる検出器構成（例えば1、2、8、16、32、64、128、256、512、1024等の感光性ピクセル）において使われることができる一つ又はそれより多くの低減されるチャネルASICに分割され得る単一のユニタリダイ218を備える、記載のASIC又は基板214上におけるASICはモジュラASICである。 単一のユニタリダイ218は、フレックス、セラミック、シリコン等材料、プリント回路基板（PCB）等のうちの少なくとも一つを含み得る。以下に詳細に説明するように、単一のユニタリダイ218はエレクトロニクスに位置付けられるので、個別の低減されるチャネルASICが、完全機能縮小チャネルASICになるのに適したエレクトロニクスを含む。それ自体、製造非効率性は、単一のモジュラASIC 218を製造し、テストし、それから所望されるチャネルサイズASIC 218を生成することによって、よりローエンドシステムに関するサイズ及びコストの極端な制約を導入することなく、軽減されることができる。
このアプローチは、全てのASIC又は基板214上のASICを廃棄する代わりに、不適当に機能するチャネルを有するASIC 218が、適切に機能するチャネルを備える、低減されるチャネルASICを生成するためにダイシングされることができるので、歩留も改善し得る。通常、ASICチャネルの数は検出チャネルの数に合わされるべきなので、各々のフォトダイオードは一つのプリアンプに接続されるであろう。ASICがより多くのチャネルを有する場合、より多くの消費電力及び領域における物理的なスペースをとるであろうが、多くの場合、しばしばすでに高密度になっている。 一つの例において、特定のサイズのASIC（例えば、512のチャネル）は、製造され、高品質化され、その後512チャネル又は256、128若しくは64チャネルASICのようなサブユニットを生成するように使用される。 これは、たとえば、ASICの一つのタイプの大規模な使用のために、結果として直接的なコスト節減及び間接的なコスト節減をもたらし得る。ベースASICは、各々の一つが異なる数の入力チャネルを備える、多くの種類の検出器を取り扱うであろう。
図1に戻ると、寝台のような、患者の支持部118は、検査領域106において人間の患者のような対象物又は被検体を支持する。 患者支持部118は、対象物又は被検体をスキャンする前に、その間、及び／又はその後に、検査領域106内において、及び／又は検査領域106から対象物若しくは被検体を動かすように構成される。 再構成器120は、検出器アレイ112からの信号を再構成し、それを示すボリュメトリック画像データを生成する。 ボリュメトリック画像データは、一つ又はそれより多くの画像を生成するようにさらに処理されることができ、ディスプレイを介して示されることができるか、撮影されることができるか、さもなければ出力されることができる。
汎用コンピュータシステムは、オペレータコンソール122として用いられる。 コンソール122は、システム100に対してローカル又はリモートのコンピュータ読取り可能な記憶媒体に記憶され、又はエンコードされる一つ又はそれより多くのコンピュータ読取り可能な命令（ソフトウェア）を実行する一つ又はそれより多くのプロセッサを含む。 コンソール122上の常駐ソフトウェアは、オペレータがスキャン等を始めるシステム100のオペレーションを制御することを可能にする。 コンソール122は、キーボード、マウス、タッチスクリーン等のような入力デバイス及びディスプレイのような出力装置を含む。
図3は、基板214上のASIC又は単一のモジュラASICの例を図示する。 ASIC 218は、個別、独立の、完全な機能処理領域302を含む。 各々の処理領域302は、感光性ピクセル204によって生成され、感光性ピクセル204から得られる電気信号を処理するための回路及び感光性ピクセル204（図2）とインタフェースするチャネルを含む。
図示された実施例において、処理領域302は、ASICの共通又は共有領域、例えば処理領域302の間で共有される共有アナログ及び／又はデジタル領域内に常駐する（仮想点線で図3において詳細に描写される）領域304を分割することによって互いから分離される。図3において、処理領域302のN列及びM列があり、N及びMは正の整数である。
図4は、N=M = 2に対する図3のASIC 218を示す。 図4において、処理領域3021、3022、3023及び3024の各々は、共通デジタル領域406のサブ部分404及び共通アナログ領域410のサブ部分408並びにJチャネル402のアレイ（Jは正の整数）を含む。 分割領域304は、共通デジタル領域406及び共通アナログ領域410内にある。
図5に戻ると、処理領域302（すなわち、処理領域3021）のうちの一つが、ダイシングされ、単一のモジュラASIC 214から分離されることは示される。 ASIC 218ダイは、ASIC製造の当業者にとって、たとえば、レーザーカット、機械的鋸引き、スクライビング及びブレーキング及び／又は他のダイシングによってダイシングされる。 ASICダイの少ないパーセンテージは、たとえば、約150ミクロン又はそれより短いダイシングのために失われる。 しかしながら、ASIC 218は、必要な場合、これを考慮に入れように製造されることができる。
図5において、ASIC 218は分割領域304内においてダイシングされる。 単一のモジュラASIC 218は、ダイシングの前に、各々Jチャネルを備える4つの処理領域302を含み、4J光センサピクセルアレイに4Jチャネルがもたらされる。 ダイシングされる処理領域3021は、JチャネルをJピクセル光センサピクセルアレイに提供する。 単一のモジュラASIC 218の残りは3Jピクセル光センサピクセルアレイで使われることができ、三つより多くのJチャネルASIC若しくは他のJチャネルASIC及び2JチャネルASICを提供するためにさらにダイシングされることができる。
図6において、一対の隣接する処理領域302は、単一のモジュラASIC 218からダイシングされることが示される。 図6において、ASIC 218は、共通アナログ回路408内における分割領域304内においてダイシングされ、2J光センサピクセルアレイに対して2Jチャネルがもたらされる。単一のモジュラASIC 214の残りは、2J光センサピクセルアレイで使われることができ、又は」2JチャネルASICを提供するためにさらにダイシングされることができる。
図7において、異なる1対の隣接する処理領域302は、単一のモジュラASIC 218からダイシングされることが示される。 図7において、ASIC 218は、共通デジタル回路404内における分割領域304内においてダイシングされ、2J光センサピクセルアレイに対して2Jチャネルがもたらされる。単一のモジュラASIC 218の残りは、2J光センサピクセルアレイで使われることができ、又は2JチャネルASICを提供するために、さらにダイシングされることができる。
図8はASIC 218の実施例を図示し、分割処理領域302の各々は、処理領域302の内部において、それ自体のレファレンス回路802及びバイアス回路804を含む。このように、ASIC 218は二重レファレンス回路802及びバイアス回路804を含むであろう。この構成の場合、図５において示されるようにASICダイをダイシングして、（又はさもなければ）、図9において示されるように、完全機能縮小チャネルASIC 902がレンダリングされる。
図 10及び11は、ASIC 218の二つの処理領域3021及び3022の側面図及び上面図1200及び1300をそれぞれ示す。 ASIC 218は、ダイ基板1202及び複数のメタライゼーション層10041、10042、10043、10044、 … 1004k（kは正の整数）を含み、まとめてメタライゼーション層1004と称される。 パッシベーション層1006は、メタライゼーション層の間にある。
ビア 1008は、メタライゼーション層1004及び基板1002の間の電気的コンタクトのために経路をもたらす。 電気的径路1004は、分割領域304を横断する。 通常、ダイシングは、エッジにおける電気的コンタクトを非機能的にしないように、メタライゼーション層1004の間の分離及び二つの処理領域3021及び3202の間で交差する電気的径路1104の幅1102は適切にサイジングされる。
図12は、処理領域302の間にある（すなわち、サンドウィッチされる）デジタル回路406の代わりに、処理領域302がデジタル領域406の第一及び第二のサブ部分12021及び12022の間に位置される（すなわち、サンドウィッチされる）、図4のASIC 218のバリエーションを示す。
図13は、レファレンス回路802及びバイアス回路804が処理領域302の外部にある図8のバリエーションを図示する。 処理領域302の各々は、レファレンス回路802及びバイアス回路804の外部に対する電気的コンタクト1302及び1304を含む。他のバリエーションにおいて、処理領域302のためのレファレンス回路802又はバイアス回路804の少なくとも一つは処理領域302の内部にあり（図8）、処理領域302のためのレファレンス回路802又はバイアス回路804の少なくとも一つは処理領域302の外部にある（図13）。
図14は、ここの説明による方法を例示する。
ここに記述される方法における動作の順序は限定されない。 このように、他の順序は、ここに考えられる。 更に、一つ又はそれより多くの動作は省略され、及び／又は、一つ又はそれより多くのさらなる動作が含まれてもよい。
1402において、それ自体の電気的レファレンス及びバイアス回路を各々含む、複数の処理領域及び所定の第一の数のチャネルを含むASICが、製造され、テストされる。 ここに議論されるように、ASICは、一つ又はそれより多くの低減されるチャネルASICに分割され得る単一のユニタリダイを備える単一のモジュラASICである。
1404において、ASICは、第二及び第三の数のチャネルをそれぞれ有する、少なくとも二つの完全機能縮小チャネルASICに分割され、第二及び第三の数のチャネルは第一の数のチャネルより少ない。
1406において、少なくとも二つの完全機能縮小チャネルASICのうちの少なくとも一つは、イメージングシステムの検出器アレイにおいて使用される。
1408において、被検体又は対象物は、イメージングシステムでスキャンされる。
本発明は、好ましい実施例に関して記述される。 修正及び変更は、前の詳細な説明を読んで、理解すると、理解され得る。本発明は、添付のクレーム又はその均等の範囲内にある限り、すべてのこのような修正及び変更を含むことは意図される。
Claims (29)
- イメージングシステム検出器アレイであって、
複数の光センサピクセルを含む、光センサアレイと、
前記光センサアレイに光学的に結合されるシンチレータアレイと、
前記光センサアレイに電気的に結合される電子レイヤと
を含む検出器タイルを有し、
前記電子レイヤは複数の個別の処理領域を含み、各々の前記処理領域は前記複数の光センサピクセルのサブセットに対応する所定の数のチャネルを含み、前記処理領域は互いに電気的に通信し、各々の前記処理領域はそれ自体の電気的レファレンス及びバイアス回路を含む、
イメージングシステム検出器アレイ。 - 複数の前記電子レイヤを含む、請求項１に記載のイメージングシステム検出器アレイ。
- 前記電子レイヤは、
前記複数の電子レイヤの少なくとも二つの隣接する電子レイヤによって共有されるデジタル電子領域のサブ部分
を更に含む、請求項２に記載のイメージングシステム検出器アレイ。 - 前記デジタル電子領域は前記処理領域の少なくとも二つの間にある、請求項３に記載のイメージングシステム検出器アレイ。
- 前記デジタル電子領域は、第一のサブ部分及び第二のサブ部分を有し、前記処理領域は、前記デジタル電子領域の前記第一のサブ部分及び前記第二のサブ部分の間にある、請求項４に記載のイメージングシステム検出器アレイ。
- 前記電子レイヤは、
前記複数の電子レイヤの少なくとも二つの隣接する電子レイヤによって共有されるアナログ電子領域のサブ部分
を更に含む、請求項２乃至５の何れか一項に記載のイメージングシステム検出器アレイ。 - 前記検出器タイルの前記電子レイヤは512より少ないチャネルを含む、請求項２乃至６の何れか一項に記載のイメージングシステム検出器アレイ。
- 前記検出器タイルの前記電子レイヤは第一の数のチャネルを含み、前記第一の数のチャネルは16、32、64、128又は256のチャネルから構成されるグループからなる、請求項２乃至６の何れか一項に記載のイメージングシステム検出器アレイ。
- 前記処理領域の一つの前記電気的レファレンス及びバイアス回路は、前記処理領域の一つの内部にある、請求項１乃至６の何れか一項に記載のイメージングシステム検出器アレイ。
- 前記処理領域の一つの前記電気的レファレンス及びバイアス回路は、前記処理領域の一つの外部にある、請求項１乃至９の何れか一項に記載のイメージングシステム検出器アレイ。
- 前記電子レイヤは、機能チャネルと非機能チャネルとの両方を有する、請求項１乃至１０の何れか一項に記載のイメージングシステム検出器アレイ。
- 前記電子レイヤは、
検出器ピクセルに入力されるX線フォトンを示すパルス周波数で一連のパルスを生成する電流・周波数コンバータ
を更に有する、請求項１乃至１１の何れか一項に記載のイメージングシステム検出器アレイ。 - 前記電子レイヤは、
フレックス材料、セラミック材料、シリコン材料、又はプリント回路基板のうちの少なくとも一つ
を更に有する、請求項１乃至１２の何れか一項に記載のイメージングシステム検出器アレイ。 - 第一の数の処理領域を含むASICを製造し、テストし、各々の前記処理領域は、所定の数のチャネルを含み、各々の前記処理領域は、それ自体の電気的レファレンス及びバイアス回路を含むステップと、
第二及び第三の数のチャネルをそれぞれ持つ少なくとも二つの完全機能縮小チャネルASICに前記ASICをダイシングし、前記第二及び第三の数のチャネルは、第一の数のチャネルより少ない、ステップと、
イメージングシステムの検出器アレイにおいて前記少なくとも二つの完全機能縮小チャネルASICのうちの少なくとも一つを使用するステップと
を有する方法。 - レーザ、機械的鋸引き、又はスクライブのうちの一つで前記ASICをダイシングするステップ
を更に有する、請求項１４に記載の方法。 - 前記ダイシングは、前記ASICの材料の量を除去し、前記量は、150ミクロン又はそれより少ない範囲にある、請求項１４乃至１５の何れか一項に記載の方法。
- 前記少なくとも二つの完全機能縮小チャネルASICは、ダイシングに先行して前記少なくとも二つの完全機能縮小チャネルASICによって共有されるデジタル電子領域のサブ部分又はダイシングに先行して前記少なくとも二つの完全機能縮小チャネルASICによって共有されるデジタル電子領域のサブ部分の少なくとも一つを含む、請求項１４乃至１６の何れか一項に記載の方法。
- 前記ASICは512のチャネルを含み、前記少なくとも二つの完全機能縮小チャネルASICは512より少ないチャネルを含む、請求項１４乃至１７の何れか一項に記載の方法。
- 前記少なくとも二つの完全機能縮小チャネルASICは、第一の数のチャネル及び第二の数のチャネルを各々含み、前記ASICは第三の数のチャネルを含み、前記第三の数のチャネルは前記第一及び第二の数のチャネルより多い、請求項１４乃至１７の何れか一項に記載の方法。
- イメージング検出器タイルのためのASICであって、
複数の個別の処理領域を有し、各々の前記処理領域は前記検出器タイルの複数の光センサピクセルのサブセットに対応する所定の数のチャネルを含み、前記処理領域は互いに電気的に通信し、各々の前記処理領域はそれ自体の電気的レファレンス及びバイアス回路を含む、ASIC。 - 前記複数の個別の処理領域の少なくとも二つによって共有されるデジタル電子領域
を更に含む、請求項２０に記載のASIC。 - 前記複数の個別の処理領域の少なくとも二つによって共有されるアナログ電子領域
を更に含む、請求項２０に記載のASIC。 - 複数の個別の処理領域は512より少ないチャネルを含む、請求項２０乃至２２の何れか一項に記載のASIC。
- 前記複数の個別の処理領域は第一の数のチャネルを含み、前記第一の数のチャネルは16、32、64、128又は256のチャネルから構成されるグループからなる、請求項２０乃至２２の何れか一項に記載のASIC。
- 前記複数の個別の処理領域の一つの前記電気的レファレンス及びバイアス回路は、前記複数の個別の処理領域の一つの内部にある、請求項２０乃至２４の何れか一項に記載のASIC。
- 前記複数の個別の処理領域の一つの前記電気的レファレンス及びバイアス回路は、前記複数の個別の処理領域の一つの外部にある、請求項２０乃至２４の何れか一項に記載のASIC。
- 前記複数の個別の処理領域は一つ又はそれより多くの完全機能縮小チャネルASICに分割され得る、請求項２０乃至２６の何れか一項に記載のASIC。
- 前記複数の個別の処理領域は、第一の解像度又は第一のピクセルカウント検出器の部分であり、一つ又はそれより多くの第二の解像度又は第二のピクセルカウント検出器に分割されることができ、前記第一の解像度は前記第二の解像度より大きく、又は前記第一のピクセルカウントは前記第二のピクセルカウントより大きい、請求項２７に記載のASIC。
- 光センサピクセルに入力されるX線フォトンを示すパルス周波数で一連のパルスを生成する電流・周波数コンバータ
を更に有する、請求項２０乃至２８の何れか一項に記載のASIC。
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