JP6193786B2 - Semiconductor device and manufacturing method thereof - Google Patents
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- Thin Film Transistor (AREA)
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Description
トランジスタを有する半導体装置及びその作製方法に関する。 The present invention relates to a semiconductor device including a transistor and a manufacturing method thereof.
液晶表示装置や発光表示装置に代表されるフラットパネルディスプレイの多くに用いられているトランジスタは、ガラス基板上に形成されたアモルファスシリコン、単結晶シリコンまたは多結晶シリコンなどのシリコン半導体によって構成されている。また、該シリコン半導体を用いたトランジスタは、集積回路（ＩＣ）などにも利用されている。 Transistors used in many flat panel displays typified by liquid crystal display devices and light-emitting display devices are composed of silicon semiconductors such as amorphous silicon, single crystal silicon, or polycrystalline silicon formed on a glass substrate. . In addition, a transistor including the silicon semiconductor is used for an integrated circuit (IC) or the like.
近年、シリコン半導体に代わって、半導体特性を示す金属酸化物をトランジスタに用いる技術が注目されている。なお、本明細書中では、半導体特性を示す金属酸化物を酸化物半導体とよぶことにする。 In recent years, a technique using a metal oxide exhibiting semiconductor characteristics for a transistor instead of a silicon semiconductor has attracted attention. Note that in this specification, a metal oxide exhibiting semiconductor characteristics is referred to as an oxide semiconductor.
例えば、酸化物半導体として、酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ系酸化物を用いたトランジスタを作製し、該トランジスタを表示装置の画素のスイッチング素子などに用いる技術が開示されている（特許文献１及び特許文献２参照）。 For example, a technique is disclosed in which a transistor using zinc oxide or an In—Ga—Zn-based oxide as an oxide semiconductor is manufactured, and the transistor is used for a switching element of a pixel of a display device or the like (Patent Document 1). And Patent Document 2).
酸化物半導体膜を用いたトランジスタにおいて、酸化物半導体膜に含まれる欠損量が多いことは、トランジスタの電気特性の不良に繋がると共に、経時変化やストレス試験（例えば、ＢＴ（Ｂｉａｓ−Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験）において、トランジスタの電気特性、代表的にはしきい値電圧の変動量が増大することの原因となる。 In a transistor including an oxide semiconductor film, a large amount of defects included in the oxide semiconductor film leads to poor electrical characteristics of the transistor and changes with time and stress tests (for example, a BT (Bias-Temperature) stress test). ), The electrical characteristics of the transistor, typically the amount of fluctuation of the threshold voltage increases.
また、欠損に限らず、酸化物半導体膜に含まれる不純物、代表的には絶縁膜の構成元素であるシリコンや炭素、配線の構成材料である銅等の不純物が多いと、トランジスタの電気特性の不要の原因となる。 Further, not only defects but also impurities contained in an oxide semiconductor film, typically silicon or carbon that is a constituent element of an insulating film, copper such as copper that is a constituent material of a wiring, there are many electrical characteristics of a transistor. Cause unnecessary.
そこで、本発明の一態様は、酸化物半導体膜を用いた半導体装置などにおいて、酸化物半導体膜の欠陥を低減することを課題の一とする。または、本発明の一態様は、酸化物半導体膜を用いた半導体装置などにおいて、酸化物半導体膜の不純物濃度を低減することを課題の一とする。または、本発明の一態様は、酸化物半導体膜を用いた半導体装置などにおいて、電気特性を向上させることを課題の一とする。または、本発明の一態様は、酸化物半導体膜を用いた半導体装置などにおいて、信頼性を向上させることを課題の一とする。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。 Thus, an object of one embodiment of the present invention is to reduce defects in an oxide semiconductor film in a semiconductor device or the like including the oxide semiconductor film. Another object of one embodiment of the present invention is to reduce the impurity concentration of an oxide semiconductor film in a semiconductor device or the like including the oxide semiconductor film. Another object of one embodiment of the present invention is to improve electrical characteristics of a semiconductor device or the like including an oxide semiconductor film. Another object of one embodiment of the present invention is to improve reliability in a semiconductor device or the like including an oxide semiconductor film. Note that one embodiment of the present invention does not have to solve all of these problems.
本発明の一態様は、基板上にゲート電極及びゲート絶縁膜を形成し、ゲート絶縁膜上に、酸化物半導体膜及び酸化物膜を有する多層膜を形成し、３００℃以上４００℃以下、好ましくは３２０℃以上３７０℃以下で第１の加熱処理を行った後、多層膜に接する一対の電極を形成し、多層膜、及び前記一対の電極上に、第１の酸化物絶縁膜を形成し、第１の酸化物絶縁膜上に第２の酸化物絶縁膜を形成し、１５０℃以上３００℃以下、好ましくは２００℃以上２５０℃以下で第２の加熱処理を行う半導体装置の作製方法であり、一対の電極は銅、アルミニウム、金、銀、またはモリブデンを含む。 In one embodiment of the present invention, a gate electrode and a gate insulating film are formed over a substrate, a multilayer film including an oxide semiconductor film and an oxide film is formed over the gate insulating film, and is preferably 300 ° C. to 400 ° C., preferably After performing the first heat treatment at 320 ° C. to 370 ° C., a pair of electrodes in contact with the multilayer film is formed, and a first oxide insulating film is formed over the multilayer film and the pair of electrodes. A method for manufacturing a semiconductor device, in which a second oxide insulating film is formed over the first oxide insulating film and subjected to second heat treatment at 150 ° C. to 300 ° C., preferably 200 ° C. to 250 ° C. And the pair of electrodes includes copper, aluminum, gold, silver, or molybdenum.
なお、真空排気された処理室内に載置された基板を１８０℃以上４００℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下とし、処理室内に設けられる電極に高周波電力を供給することにより、第１の酸化物絶縁膜を形成することができる。 Note that the substrate placed in the evacuated processing chamber is held at 180 ° C. or higher and 400 ° C. or lower, and a source gas is introduced into the processing chamber so that the pressure in the processing chamber is 100 Pa or higher and 250 Pa or lower. By supplying high-frequency power to the electrode, the first oxide insulating film can be formed.
また、真空排気された処理室内に載置された基板を１８０℃以上２８０℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下とし、処理室内に設けられる電極に０．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下の高周波電力を供給することにより、第２の酸化物絶縁膜を形成することができる。 In addition, the substrate placed in the evacuated processing chamber is held at 180 ° C. or higher and 280 ° C. or lower, and a raw material gas is introduced into the processing chamber so that the pressure in the processing chamber is 100 Pa or higher and 250 Pa or lower. by supplying a high frequency power of 0.17 W / cm 2 or more 0.5 W / cm 2 or less to the electrode, it is possible to form the second oxide insulating film.
また、第１の酸化物絶縁膜及び第２の酸化物絶縁膜として、シリコンを含む堆積性気体及び酸化性気体を原料ガスに用いて、酸化シリコン膜または酸化窒化シリコン膜を形成する。 As the first oxide insulating film and the second oxide insulating film, a silicon oxide film or a silicon oxynitride film is formed using a deposition gas containing silicon and an oxidizing gas as a source gas.
なお、酸化物半導体膜は、Ｉｎ若しくはＧａを含むことが好ましい。 Note that the oxide semiconductor film preferably contains In or Ga.
また、酸化物膜の伝導帯の下端のエネルギーが、酸化物半導体膜の伝導帯の下端のエネルギーよりも真空準位に近い。さらには、酸化物膜の伝導帯の下端のエネルギーと、酸化物半導体膜の伝導帯の下端のエネルギーとの差は０．０５ｅＶ以上２ｅＶ以下であることが好ましい。なお、真空準位と伝導帯下端のエネルギー差を電子親和力ともいうため、酸化物膜の電子親和力が、酸化物半導体膜の電子親和力より小さく、その差が０．０５ｅＶ以上２ｅＶ以下であることが好ましい。 In addition, the energy at the lower end of the conduction band of the oxide film is closer to the vacuum level than the energy at the lower end of the conduction band of the oxide semiconductor film. Furthermore, the difference between the energy at the lower end of the conduction band of the oxide film and the energy at the lower end of the conduction band of the oxide semiconductor film is preferably 0.05 eV or more and 2 eV or less. Note that since the energy difference between the vacuum level and the conduction band bottom is also referred to as electron affinity, the electron affinity of the oxide film is smaller than the electron affinity of the oxide semiconductor film, and the difference is 0.05 eV or more and 2 eV or less. preferable.
本発明の一態様により、酸化物半導体膜を用いた半導体装置において、酸化物半導体膜の欠陥を低減することができる。または、本発明の一態様は、酸化物半導体膜を用いた半導体装置などにおいて、酸化物半導体膜の不純物を低減することができる。または、本発明の一態様により、酸化物半導体膜を用いた半導体装置において、電気特性を向上させることができる。または、本発明の一態様により、酸化物半導体膜を用いた半導体装置において、信頼性を向上させることができる。 According to one embodiment of the present invention, defects in an oxide semiconductor film can be reduced in a semiconductor device including an oxide semiconductor film. Alternatively, according to one embodiment of the present invention, impurities in an oxide semiconductor film can be reduced in a semiconductor device or the like including an oxide semiconductor film. Alternatively, according to one embodiment of the present invention, electrical characteristics of a semiconductor device including an oxide semiconductor film can be improved. Alternatively, according to one embodiment of the present invention, reliability of a semiconductor device including an oxide semiconductor film can be improved.
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は、以下に示す実施の形態及び実施例の記載内容に限定して解釈されるものではない。また、以下に説明する実施の形態及び実施例において、同一部分または同様の機能を有する部分には、同一の符号または同一のハッチパターンを異なる図面間で共通して用い、その繰り返しの説明は省略する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. However, the present invention is not limited to the following description, and it will be easily understood by those skilled in the art that modes and details can be variously changed without departing from the spirit and scope of the present invention. Therefore, the present invention should not be construed as being limited to the description of the embodiments and examples below. In the following embodiments and examples, the same portions or portions having similar functions are denoted by the same reference numerals or the same hatch patterns in different drawings, and description thereof is not repeated. To do.
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。 Note that in each drawing described in this specification, the size, the film thickness, or the region of each component is exaggerated for clarity in some cases. Therefore, it is not necessarily limited to the scale.
また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。 Further, the terms such as first, second, and third used in this specification are given for avoiding confusion between components, and are not limited numerically. Therefore, for example, the description can be made by appropriately replacing “first” with “second” or “third”.
また、「ソース」や「ドレイン」の機能は、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。 Further, the functions of “source” and “drain” may be interchanged when the direction of current changes during circuit operation. Therefore, in this specification, the terms “source” and “drain” can be used interchangeably.
また、電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。ただし、一般的に、ある一点における電位と基準となる電位（例えば接地電位）との電位差のことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多い。このため、本明細書では特に指定する場合を除き、電位を電圧と読み替えてもよいし、電圧を電位と読み替えてもよいこととする。 Further, the voltage refers to a potential difference between two points, and the potential refers to electrostatic energy (electric potential energy) possessed by a unit charge in an electrostatic field at a certain point. However, generally, a potential difference between a potential at a certain point and a reference potential (for example, ground potential) is simply referred to as a potential or a voltage, and the potential and the voltage are often used as synonyms. Therefore, in this specification, unless otherwise specified, the potential may be read as a voltage, or the voltage may be read as a potential.
本明細書において、フォトリソグラフィ工程を行った後にエッチング工程を行う場合は、フォトリソグラフィ工程で形成したマスクは除去するものとする。 In this specification, in the case where an etching step is performed after a photolithography step, the mask formed in the photolithography step is removed.
（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置及びその作製方法について図面を参照して説明する。
(Embodiment 1)
In this embodiment, a semiconductor device which is one embodiment of the present invention and a manufacturing method thereof will be described with reference to drawings.
酸化物半導体膜を用いたトランジスタにおいて、トランジスタの電気特性の不良に繋がる欠陥の一例として酸素欠損がある。例えば、膜中に酸素欠損が含まれている酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナス方向に変動しやすく、ノーマリーオン特性となりやすい。これは、酸化物半導体膜に含まれる酸素欠損に起因して電荷が生じ、低抵抗化するためである。トランジスタがノーマリーオン特性を有すると、動作時に動作不良が発生しやすくなる、または非動作時の消費電力が高くなるなどの、様々な問題が生じる。また、経時変化やストレス試験により、トランジスタの電気特性、代表的にはしきい値電圧の変動量が増大するという問題がある。 In a transistor including an oxide semiconductor film, oxygen vacancies are examples of defects that lead to poor electrical characteristics of the transistor. For example, in a transistor including an oxide semiconductor film in which oxygen vacancies are included in the film, the threshold voltage is likely to fluctuate in the negative direction, which tends to be normally on. This is because electric charges are generated due to oxygen vacancies in the oxide semiconductor film and resistance is reduced. When the transistor has a normally-on characteristic, various problems such as an operation failure easily occurring during operation or a high power consumption during non-operation occur. In addition, there is a problem that the electrical characteristics of the transistor, typically the amount of variation in the threshold voltage, increases due to a change with time and a stress test.
酸素欠損の発生原因の一つとして、トランジスタの作製工程に生じるダメージがある。例えば、酸化物半導体膜上にプラズマＣＶＤ法またはスパッタリング法により絶縁膜、導電膜などを形成する際、その形成条件によっては、当該酸化物半導体膜にダメージが入ることがある。 One of the causes of oxygen vacancies is damage that occurs in a transistor manufacturing process. For example, when an insulating film, a conductive film, or the like is formed over the oxide semiconductor film by a plasma CVD method or a sputtering method, the oxide semiconductor film may be damaged depending on the formation conditions.
また、酸素欠損に限らず、絶縁膜の構成元素であるシリコンや炭素等の不純物も、トランジスタの電気特性の不良の原因となる。また、例えば、第８世代以上の大面積基板を用いてトランジスタを作製する場合、配線遅延を抑制するため、銅、アルミニウム、金、銀、モリブデン等の低抵抗材料を用いて配線を形成する。しかしながら、配線の構成元素である、銅、アルミニウム、金、銀、モリブデン等もトランジスタの電気特性の不良の原因となる不純物の一つである。このため、該不純物が、酸化物半導体膜に混入することにより、当該酸化物半導体膜が低抵抗化してしまい、経時変化やストレス試験により、トランジスタの電気特性、代表的にはしきい値電圧の変動量が増大するという問題がある。 In addition to oxygen vacancies, impurities such as silicon and carbon, which are constituent elements of the insulating film, cause defective electrical characteristics of the transistor. For example, when a transistor is manufactured using a large-area substrate of an eighth generation or higher, a wiring is formed using a low-resistance material such as copper, aluminum, gold, silver, or molybdenum in order to suppress wiring delay. However, copper, aluminum, gold, silver, molybdenum, and the like, which are constituent elements of the wiring, are also impurities that cause poor electrical characteristics of the transistor. For this reason, when the impurities are mixed into the oxide semiconductor film, the resistance of the oxide semiconductor film is reduced, and the electrical characteristics of the transistor, typically the threshold voltage, is reduced by aging and stress tests. There is a problem that the amount of fluctuation increases.
そこで、本実施の形態では、酸化物半導体膜を有するトランジスタを備える半導体装置において、チャネル領域を有する酸化物半導体膜への酸素欠損、及び酸化物半導体膜の不純物濃度を低減することを課題の一とする。 Therefore, in this embodiment, in a semiconductor device including a transistor including an oxide semiconductor film, it is an object to reduce oxygen vacancies in the oxide semiconductor film including a channel region and the impurity concentration of the oxide semiconductor film. And
一方で、市場で販売されている表示装置は、画面サイズが対角６０インチ以上と大型化する傾向にあり、さらには、対角１２０インチ以上の画面サイズも視野に入れた開発が行われている。このため、表示装置に用いられるガラス基板においては、第８世代以上の大面積化が進んでいる。しかしながら、大面積基板を用いる場合、高温処理、例えば４５０℃以上の加熱処理をするため加熱装置が大型で高価となってしまい、生産コストが増大してしまう。また、高温処理を行うと、基板の反りやシュリンクが生じてしまい、歩留まりが低減してしまう。 On the other hand, display devices sold in the market tend to increase in screen size to a diagonal of 60 inches or more, and are further developed with a view to screen sizes of a diagonal of 120 inches or more. Yes. For this reason, in the glass substrate used for a display apparatus, the area increase of the 8th generation or more is progressing. However, when a large-area substrate is used, a high-temperature treatment, for example, a heat treatment at 450 ° C. or higher, makes the heating device large and expensive, and increases the production cost. Further, when the high temperature treatment is performed, the substrate is warped and shrinks, and the yield is reduced.
そこで、本実施の形態では、少ない加熱処理工程数、及び大面積基板を用いても可能な温度の加熱処理を用いて、半導体装置を作製することを課題の一とする。 Thus, in this embodiment, it is an object to manufacture a semiconductor device using a small number of heat treatment steps and heat treatment at a temperature that is possible even with a large-area substrate.
図１（Ａ）乃至図１（Ｃ）に、半導体装置が有するトランジスタ５０の上面図及び断面図を示す。図１に示すトランジスタ５０は、チャネルエッチ型のトランジスタである。図１（Ａ）はトランジスタ５０の上面図であり、図１（Ｂ）は、図１（Ａ）の一点鎖線Ａ−Ｂ間の断面図であり、図１（Ｃ）は、図１（Ａ）の一点鎖線Ｃ−Ｄ間の断面図である。なお、図１（Ａ）では、明瞭化のため、基板１１、トランジスタ５０の構成要素の一部（例えば、ゲート絶縁膜１７）、酸化物絶縁膜２３、酸化物絶縁膜２４、窒化物絶縁膜２５などを省略している。 1A to 1C are a top view and cross-sectional views of a transistor 50 included in a semiconductor device. A transistor 50 illustrated in FIG. 1 is a channel-etched transistor. 1A is a top view of the transistor 50, FIG. 1B is a cross-sectional view taken along one-dot chain line A-B in FIG. 1A, and FIG. 1C is a cross-sectional view in FIG. It is sectional drawing between the dashed-dotted lines CD. Note that in FIG. 1A, for the sake of clarity, part of the components of the substrate 11, the transistor 50 (for example, the gate insulating film 17), the oxide insulating film 23, the oxide insulating film 24, and the nitride insulating film are illustrated. 25 etc. are omitted.
図１（Ｂ）及び図１（Ｃ）に示すトランジスタ５０は、基板１１上に設けられるゲート電極１５を有する。また、基板１１及びゲート電極１５上に形成されるゲート絶縁膜１７と、ゲート絶縁膜１７を介して、ゲート電極１５と重なる多層膜２０と、多層膜２０に接する一対の電極２１、２２とを有する。また、ゲート絶縁膜１７、多層膜２０、及び一対の電極２１、２２上には、酸化物絶縁膜２３、酸化物絶縁膜２４、及び窒化物絶縁膜２５で構成される保護膜２６が形成される。 A transistor 50 illustrated in FIGS. 1B and 1C includes a gate electrode 15 provided over a substrate 11. In addition, a gate insulating film 17 formed on the substrate 11 and the gate electrode 15, a multilayer film 20 that overlaps the gate electrode 15 via the gate insulating film 17, and a pair of electrodes 21 and 22 that are in contact with the multilayer film 20. Have. A protective film 26 including an oxide insulating film 23, an oxide insulating film 24, and a nitride insulating film 25 is formed on the gate insulating film 17, the multilayer film 20, and the pair of electrodes 21 and 22. The
本実施の形態に示すトランジスタ５０において、多層膜２０は、酸化物半導体膜１８及び酸化物膜１９を有する。また、酸化物半導体膜１８の一部がチャネル領域として機能する。また、多層膜２０に接するように、酸化物絶縁膜２３が形成されており、酸化物絶縁膜２３に接するように酸化物絶縁膜２４が形成されている。即ち、酸化物半導体膜１８と酸化物絶縁膜２３との間に、酸化物膜１９が設けられている。 In the transistor 50 described in this embodiment, the multilayer film 20 includes the oxide semiconductor film 18 and the oxide film 19. In addition, part of the oxide semiconductor film 18 functions as a channel region. An oxide insulating film 23 is formed so as to be in contact with the multilayer film 20, and an oxide insulating film 24 is formed so as to be in contact with the oxide insulating film 23. That is, the oxide film 19 is provided between the oxide semiconductor film 18 and the oxide insulating film 23.
酸化物半導体膜１８は、代表的には、Ｉｎ−Ｇａ酸化物膜、Ｉｎ−Ｚｎ酸化物膜、Ｉｎ−Ｍ−Ｚｎ酸化物膜（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、またはＨｆ）がある。 The oxide semiconductor film 18 is typically an In—Ga oxide film, an In—Zn oxide film, or an In—M—Zn oxide film (M is Ti, Ga, Y, Zr, La, Ce, Nd, or Hf).
酸化物半導体膜１８がＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２が好ましい。なお、成膜される酸化物半導体膜１８の原子数比はそれぞれ、誤差として上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス２０％の変動を含む。 When the oxide semiconductor film 18 is an In-M-Zn oxide (M is Ti, Ga, Y, Zr, La, Ce, Nd, or Hf), the oxide semiconductor film 18 is used to form an In-M-Zn oxide. The atomic ratio of the metal elements of the sputtering target preferably satisfies In ≧ M and Zn ≧ M. As the atomic ratio of the metal elements of such a sputtering target, In: M: Zn = 1: 1: 1 and In: M: Zn = 3: 1: 2 are preferable. Note that the atomic ratio of the oxide semiconductor film 18 to be formed includes a variation of plus or minus 20% of the atomic ratio of the metal element included in the sputtering target as an error.
なお、酸化物半導体膜１８がＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＩｎとＭの原子数比率は、ＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、Ｉｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。 Note that when the oxide semiconductor film 18 is an In-M-Zn oxide, the atomic ratio of In and M is such that the atomic ratio of In and M excluding Zn and O is 25 atomic% or more of In. M is less than 75 atomic%, more preferably, In is 34 atomic% or more and M is less than 66 atomic%.
酸化物半導体膜１８は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。このように、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタ５０のオフ電流を低減することができる。 The oxide semiconductor film 18 has an energy gap of 2 eV or more, preferably 2.5 eV or more, more preferably 3 eV or more. In this manner, the off-state current of the transistor 50 can be reduced by using an oxide semiconductor with a wide energy gap.
酸化物半導体膜１８の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。 The thickness of the oxide semiconductor film 18 is 3 nm to 200 nm, preferably 3 nm to 100 nm, more preferably 3 nm to 50 nm.
酸化物膜１９は、代表的には、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）であり、且つ酸化物半導体膜１８よりも伝導帯の下端のエネルギーが真空準位に近く、代表的には、酸化物膜１９の伝導帯の下端のエネルギーと、酸化物半導体膜１８の伝導帯の下端のエネルギーとの差が、０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上、または０．１５ｅＶ以上、且つ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下、または０．４ｅＶ以下である。即ち、酸化物膜１９の電子親和力と、酸化物半導体膜１８の電子親和力との差が、０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上、または０．１５ｅＶ以上、且つ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下、または０．４ｅＶ以下である。 The oxide film 19 is typically an In—Ga oxide, an In—Zn oxide, or an In—M—Zn oxide (M is Ti, Ga, Y, Zr, La, Ce, Nd, or Hf). And the energy at the lower end of the conduction band is closer to the vacuum level than the oxide semiconductor film 18. Typically, the energy at the lower end of the conduction band of the oxide film 19 and the conduction band of the oxide semiconductor film 18 are The difference from the energy at the lower end of the substrate is 0.05 eV or more, 0.07 eV or more, 0.1 eV or more, or 0.15 eV or more, and 2 eV or less, 1 eV or less, 0.5 eV or less, or 0.4 eV or less. That is, the difference between the electron affinity of the oxide film 19 and the electron affinity of the oxide semiconductor film 18 is 0.05 eV or more, 0.07 eV or more, 0.1 eV or more, 0.15 eV or more, and 2 eV or less, 1 eV. Hereinafter, it is 0.5 eV or less, or 0.4 eV or less.
酸化物膜１９として、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆをＩｎより高い原子数比で有することで、以下の効果を有する場合がある。（１）酸化物膜１９のエネルギーギャップを大きくする。（２）酸化物膜１９の電子親和力を小さくする。（３）外部からの不純物を遮蔽する。（４）酸化物半導体膜１８と比較して、絶縁性が高くなる。また、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆは酸素との結合力が強い金属元素であるため、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆをＩｎより高い原子数比で有することで、酸素欠損が生じにくくなる。 By having Al, Ti, Ga, Y, Zr, La, Ce, Nd, or Hf as the oxide film 19 at a higher atomic ratio than In, the following effects may be obtained. (1) The energy gap of the oxide film 19 is increased. (2) The electron affinity of the oxide film 19 is reduced. (3) Shield impurities from the outside. (4) Compared with the oxide semiconductor film 18, the insulating property is increased. In addition, Al, Ti, Ga, Y, Zr, La, Ce, Nd, or Hf is a metal element having a strong binding force with oxygen; therefore, Al, Ti, Ga, Y, Zr, La, Ce, Nd, or Hf By having a higher atomic ratio than In, oxygen vacancies are less likely to occur.
酸化物膜１９がＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＩｎとＭの原子数比率は、ＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、Ｉｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくは、Ｉｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。 When the oxide film 19 is an In-M-Zn oxide, the atomic ratio of In and M is the atomic ratio of In and M excluding Zn and O. In is less than 50 atomic%, and M is 50 atomic. %, More preferably, In is less than 25 atomic% and M is 75 atomic% or more.
また、酸化物半導体膜１８、及び酸化物膜１９がＩｎ−Ｍ−Ｚｎ酸化物膜（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）の場合、酸化物半導体膜１８と比較して、酸化物膜１９に含まれるＭ（Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、またはＨｆ）の原子数比が大きく、代表的には、酸化物半導体膜１８に含まれる上記原子と比較して、１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比である。 In the case where the oxide semiconductor film 18 and the oxide film 19 are In-M-Zn oxide films (M is Ti, Ga, Y, Zr, La, Ce, Nd, or Hf), the oxide semiconductor film 18 In comparison with the oxide film 19, the atomic ratio of M (Al, Ti, Ga, Y, Zr, La, Ce, Nd, or Hf) included in the oxide film 19 is large. The atomic ratio is 1.5 times or more, preferably 2 times or more, and more preferably 3 times or more as compared with the atoms contained in.
また、酸化物半導体膜１８、及び酸化物膜１９がＩｎ−Ｍ−Ｚｎ酸化物膜（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）の場合、酸化物膜１９をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半導体膜１８をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］とすると、ｙ１／ｘ１がｙ２／ｘ２よりも大きく、好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも１．５倍以上である。さらに好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも２倍以上大きく、より好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも３倍以上大きい。このとき、酸化物半導体膜において、ｙ２がｘ２以上であると、当該酸化物半導体膜を用いたトランジスタに安定した電気特性を付与できるため好ましい。ただし、ｙ２がｘ２の３倍以上になると、当該酸化物半導体膜を用いたトランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２３倍未満であると好ましい。 When the oxide semiconductor film 18 and the oxide film 19 are In-M-Zn oxide films (M is Ti, Ga, Y, Zr, La, Ce, Nd, or Hf), the oxide film 19 is When In: M: Zn = x 1 : y 1 : z 1 [atomic number ratio] and the oxide semiconductor film 18 is In: M: Zn = x 2 : y 2 : z 2 [atomic number ratio], y 1 / X 1 is larger than y 2 / x 2 , and preferably y 1 / x 1 is 1.5 times or more larger than y 2 / x 2 . More preferably, y 1 / x 1 is twice or more larger than y 2 / x 2 , and more preferably y 1 / x 1 is three times or larger than y 2 / x 2 . At this time, it is preferable that y 2 in the oxide semiconductor film be x 2 or more because stable electrical characteristics can be imparted to a transistor including the oxide semiconductor film. However, when y 2 is 3 times or more of x 2 , the field-effect mobility of the transistor including the oxide semiconductor film is decreased. Therefore, y 2 is preferably less than 3 times x 2 .
酸化物膜１９がＩｎ−Ｍ−Ｚｎ酸化物膜（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｍ＞Ｉｎ、Ｚｎ＞０．５×Ｍ、更にはＺｎ＞Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝１：３：５、Ｉｎ：Ｇａ：Ｚｎ＝１：３：６、Ｉｎ：Ｇａ：Ｚｎ＝１：３：７、Ｉｎ：Ｇａ：Ｚｎ＝１：３：８、Ｉｎ：Ｇａ：Ｚｎ＝１：３：９、Ｉｎ：Ｇａ：Ｚｎ＝１：３：１０、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４、Ｉｎ：Ｇａ：Ｚｎ＝１：６：５、Ｉｎ：Ｇａ：Ｚｎ＝１：６：６、Ｉｎ：Ｇａ：Ｚｎ＝１：６：７、Ｉｎ：Ｇａ：Ｚｎ＝１：６：８、Ｉｎ：Ｇａ：Ｚｎ＝１：６：９、Ｉｎ：Ｇａ：Ｚｎ＝１：６：１０が好ましい。なお、上記スパッタリングターゲットを用いて成膜された酸化物半導体膜１８、及び酸化物膜１９に含まれる金属元素の原子数比はそれぞれ、誤差として上記スパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス２０％の変動を含む。 When the oxide film 19 is an In-M-Zn oxide film (M is Ti, Ga, Y, Zr, La, Ce, Nd, or Hf), it is used to form an In-M-Zn oxide. The atomic ratio of the metal elements of the sputtering target preferably satisfies M> In, Zn> 0.5 × M, and more preferably Zn> M. As the atomic ratio of the metal elements of such a sputtering target, In: Ga: Zn = 1: 3: 2, In: Ga: Zn = 1: 3: 4, In: Ga: Zn = 1: 3: 5, In: Ga: Zn = 1: 3: 6, In: Ga: Zn = 1: 3: 7, In: Ga: Zn = 1: 3: 8, In: Ga: Zn = 1: 3: 9, In: Ga: Zn = 1: 3: 10, In: Ga: Zn = 1: 6: 4, In: Ga: Zn = 1: 6: 5, In: Ga: Zn = 1: 6: 6, In: Ga: Zn = 1: 6: 7, In: Ga: Zn = 1: 6: 8, In: Ga: Zn = 1: 6: 9, and In: Ga: Zn = 1: 6: 10 are preferable. Note that the atomic ratio of the metal elements contained in the oxide semiconductor film 18 and the oxide film 19 formed using the sputtering target is an error of the atomic ratio of the metallic elements contained in the sputtering target. Includes fluctuations of plus or minus 20%.
酸化物半導体膜１８及び酸化物膜１９としては、キャリア密度の低い酸化物半導体膜を用いる。例えば、酸化物半導体膜１８、及び酸化物膜１９は、キャリア密度が１×１０１７個／ｃｍ３以下、好ましくは１×１０１５個／ｃｍ３以下、さらに好ましくは１×１０１３個／ｃｍ３以下、より好ましくは１×１０１１個／ｃｍ３以下の酸化物半導体膜を用いる。 As the oxide semiconductor film 18 and the oxide film 19, oxide semiconductor films with low carrier density are used. For example, the oxide semiconductor film 18 and the oxide film 19 have a carrier density of 1 × 10 17 pieces / cm 3 or less, preferably 1 × 10 15 pieces / cm 3 or less, and more preferably 1 × 10 13 pieces / cm 3. An oxide semiconductor film of 3 or less, more preferably 1 × 10 11 pieces / cm 3 or less is used.
なお、これらに限られず、必要とするトランジスタの半導体特性及び電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とするトランジスタの半導体特性を得るために、酸化物半導体膜１８のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。 Note that the composition is not limited thereto, and a transistor having an appropriate composition may be used depending on required semiconductor characteristics and electrical characteristics (field-effect mobility, threshold voltage, and the like) of the transistor. In addition, in order to obtain the required semiconductor characteristics of the transistor, the carrier density, impurity concentration, defect density, atomic ratio of metal element to oxygen, interatomic distance, density, and the like of the oxide semiconductor film 18 are appropriate. It is preferable.
酸化物膜１９は、後に形成する酸化物絶縁膜２４を形成する際の、酸化物半導体膜１８へのダメージ緩和膜としても機能する。 The oxide film 19 also functions as a damage mitigating film for the oxide semiconductor film 18 when an oxide insulating film 24 to be formed later is formed.
酸化物膜１９の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍとする。 The thickness of the oxide film 19 is 3 nm to 100 nm, preferably 3 nm to 50 nm.
なお、酸化物半導体膜１８として、不純物濃度が低く、欠陥準位密度の低い酸化物半導体膜を用いることで、さらに優れた電気特性を有するトランジスタを作製することができ好ましい。ここでは、不純物濃度が低く、欠陥準位密度の低い（酸素欠損量の少ない）ことを高純度真性または実質的に高純度真性とよぶ。 Note that it is preferable to use an oxide semiconductor film with a low impurity concentration and a low density of defect states as the oxide semiconductor film 18 because a transistor having more excellent electric characteristics can be manufactured. Here, low impurity concentration and low density of defect states (small amount of oxygen vacancies) are called high purity intrinsic or substantially high purity intrinsic.
高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる場合がある。従って、当該酸化物半導体膜にチャネル領域が形成されるトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない場合がある。 An oxide semiconductor that is highly purified intrinsic or substantially highly purified intrinsic has few carrier generation sources, and thus may have a low carrier density. Therefore, a transistor in which a channel region is formed in the oxide semiconductor film may have few electrical characteristics (also referred to as normally-on) in which the threshold voltage is negative.
また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。 In addition, a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor film has a low density of defect states, and thus may have a low density of trap states.
また、高純度真性または実質的に高純度真性である酸化物半導体膜は、オフ電流が著しく小さく、チャネル幅が１×１０６μｍでチャネル長Ｌが１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。 Further, a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor film has an extremely small off-state current, a channel width of 1 × 10 6 μm, and a channel length L of 10 μm. When the voltage between the drain electrodes (drain voltage) is in the range of 1V to 10V, it is possible to obtain a characteristic that the off-current is less than the measurement limit of the semiconductor parameter analyzer, that is, 1 × 10 −13 A or less.
従って、当該酸化物半導体膜にチャネル領域が形成されるトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる場合がある。なお、酸化物半導体膜のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体膜にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。不純物としては、水素、窒素、アルカリ金属、またはアルカリ土類金属等がある。 Therefore, a transistor in which a channel region is formed in the oxide semiconductor film has a small variation in electrical characteristics and may be a highly reliable transistor. Note that the charge trapped in the trap level of the oxide semiconductor film takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor in which a channel region is formed in an oxide semiconductor film with a high trap state density may have unstable electrical characteristics. Examples of impurities include hydrogen, nitrogen, alkali metals, and alkaline earth metals.
酸化物半導体膜に含まれる水素は金属原子と結合する酸素と反応して水になると共に、酸素が脱離した格子（または酸素が脱離した部分）に酸素欠損が形成される。当該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合することで、キャリアである電子を生成する場合がある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。 Hydrogen contained in the oxide semiconductor film reacts with oxygen bonded to metal atoms to become water, and oxygen vacancies are formed in a lattice from which oxygen is released (or a portion from which oxygen is released). When hydrogen enters the oxygen vacancies, electrons serving as carriers may be generated. In some cases, a part of hydrogen is bonded to oxygen bonded to a metal atom, so that an electron serving as a carrier is generated. Therefore, a transistor including an oxide semiconductor containing hydrogen is likely to be normally on.
このため、酸化物半導体膜１８は水素ができる限り低減されていることが好ましい。具体的には、酸化物半導体膜１８において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とする。 For this reason, it is preferable that the oxide semiconductor film 18 has hydrogen reduced as much as possible. Specifically, in the oxide semiconductor film 18, a hydrogen concentration obtained by secondary ion mass spectrometry (SIMS) is 5 × 10 19 atoms / cm 3 or less, more preferably 1 × 10 19. atoms / cm 3 or less, 5 × 10 18 atoms / cm 3 or less, preferably 1 × 10 18 atoms / cm 3 or less, more preferably 5 × 10 17 atoms / cm 3 or less, more preferably 1 × 10 16 atoms / cm 3 or less. cm 3 or less.
酸化物半導体膜１８において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体膜１８において酸素欠損量が増加し、ｎ型化してしまう。このため、酸化物半導体膜１８におけるシリコンや炭素の濃度、または酸化物膜１９と、酸化物半導体膜１８との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。 If the oxide semiconductor film 18 contains silicon or carbon, which is one of Group 14 elements, the amount of oxygen vacancies in the oxide semiconductor film 18 increases and becomes n-type. Therefore, the concentration of silicon or carbon in the oxide semiconductor film 18 or the concentration of silicon or carbon in the vicinity of the interface between the oxide film 19 and the oxide semiconductor film 18 (concentration obtained by secondary ion mass spectrometry) is set. 2 × 10 18 atoms / cm 3 or less, preferably 2 × 10 17 atoms / cm 3 or less.
また、酸化物半導体膜１８において、二次イオン質量分析法により得られるアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、酸化物半導体膜１８のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。 In the oxide semiconductor film 18, the concentration of alkali metal or alkaline earth metal obtained by secondary ion mass spectrometry is 1 × 10 18 atoms / cm 3 or less, preferably 2 × 10 16 atoms / cm 3 or less. To. When an alkali metal and an alkaline earth metal are combined with an oxide semiconductor, carriers may be generated, and the off-state current of the transistor may be increased. Therefore, it is preferable to reduce the concentration of alkali metal or alkaline earth metal in the oxide semiconductor film 18.
また、酸化物半導体膜１８に窒素が含まれていると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。従って、当該酸化物半導体膜において、窒素はできる限り低減されていることが好ましい、例えば、二次イオン質量分析法により得られる窒素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。 In addition, when nitrogen is contained in the oxide semiconductor film 18, electrons as carriers are generated, the carrier density is increased, and the oxide semiconductor film 18 is likely to be n-type. As a result, a transistor including an oxide semiconductor containing nitrogen is likely to be normally on. Therefore, it is preferable that nitrogen be reduced as much as possible in the oxide semiconductor film. For example, the nitrogen concentration obtained by secondary ion mass spectrometry is preferably 5 × 10 18 atoms / cm 3 or less. .
また、酸化物半導体膜１８及び酸化物膜１９は、例えば非単結晶構造でもよい。非単結晶構造は、例えば、後述するＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、後述する微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ−ＯＳは最も欠陥準位密度が低い。 Further, the oxide semiconductor film 18 and the oxide film 19 may have a non-single crystal structure, for example. The non-single crystal structure includes, for example, a CAAC-OS (C Axis Crystallized Oxide Semiconductor) described later, a polycrystalline structure, a microcrystalline structure described later, or an amorphous structure. In the non-single-crystal structure, the amorphous structure has the highest density of defect states, and the CAAC-OS has the lowest density of defect states.
酸化物半導体膜１８及び酸化物膜１９は、例えば非晶質構造でもよい。非晶質構造の酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。 The oxide semiconductor film 18 and the oxide film 19 may have an amorphous structure, for example. An oxide semiconductor film having an amorphous structure has, for example, disordered atomic arrangement and no crystal component.
なお、酸化物半導体膜１８及び酸化物膜１９が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域の二種以上を有する混合膜であってもよい。混合膜は、例えば、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のいずれか二種以上の領域を有する単層構造の場合がある。また、混合膜は、例えば、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のいずれか二種以上の領域の積層構造を有する場合がある。なお、酸化物膜１９をＣＡＡＣ−ＯＳとすることで、一対の電極２１、２２に含まれる銅、アルミニウム、金、銀、モリブデン等が酸化物半導体膜１８へ移動しにくくなるため、好ましい。 Note that the oxide semiconductor film 18 and the oxide film 19 each include two or more of an amorphous structure region, a microcrystalline structure region, a polycrystalline structure region, a CAAC-OS region, and a single crystal structure region. A mixed film may be used. The mixed film has, for example, a single layer structure including two or more of an amorphous structure region, a microcrystalline structure region, a polycrystalline structure region, a CAAC-OS region, and a single crystal structure region. There is a case. For example, the mixed film has a stacked structure of two or more of an amorphous structure region, a microcrystalline structure region, a polycrystalline structure region, a CAAC-OS region, and a single crystal structure region. May have. Note that it is preferable that the oxide film 19 be a CAAC-OS because copper, aluminum, gold, silver, molybdenum, and the like contained in the pair of electrodes 21 and 22 cannot easily move to the oxide semiconductor film 18.
ここでは、酸化物半導体膜１８及び酸化物絶縁膜２３の間に、酸化物膜１９が設けられている。このため、酸化物膜１９と酸化物絶縁膜２３の間において、不純物及び欠陥によりトラップ準位が形成されても、当該トラップ準位と酸化物半導体膜１８との間には隔たりがある。この結果、酸化物半導体膜１８を流れる電子がトラップ準位に捕獲されにくく、トランジスタのオン電流を増大させることが可能であると共に、電界効果移動度を高めることができる。また、トラップ準位に電子が捕獲されると、該電子がマイナスの固定電荷となってしまう。この結果、トランジスタのしきい値電圧が変動してしまう。しかしながら、酸化物半導体膜１８とトラップ準位との間に隔たりがあるため、トラップ準位における電子の捕獲を低減することが可能であり、しきい値電圧の変動を低減することができる。 Here, the oxide film 19 is provided between the oxide semiconductor film 18 and the oxide insulating film 23. Therefore, even if a trap level is formed between the oxide film 19 and the oxide insulating film 23 due to impurities and defects, there is a gap between the trap level and the oxide semiconductor film 18. As a result, electrons flowing through the oxide semiconductor film 18 are not easily captured by the trap level, the on-state current of the transistor can be increased, and field-effect mobility can be increased. In addition, when an electron is trapped at the trap level, the electron becomes a negative fixed charge. As a result, the threshold voltage of the transistor fluctuates. However, since there is a gap between the oxide semiconductor film 18 and the trap level, trapping of electrons at the trap level can be reduced, and variation in threshold voltage can be reduced.
また、酸化物膜１９は、外部からの不純物を遮蔽することが可能であるため、外部から酸化物半導体膜１８へ移動する不純物量を低減することが可能である。このため、銅、アルミニウム、金、銀、またはモリブデンを用いて一対の電極２１、２２を形成しても、一対の電極２１、２２の、銅、アルミニウム、金、銀、またはモリブデンが酸化物膜１９を介して酸化物半導体膜１８に移動しにくい。または、酸化物半導体膜１８に銅が移動しても、ゲート絶縁膜１７近傍であるチャネル領域には、銅、アルミニウム、金、銀、またはモリブデンが移動しにくい。この結果、トランジスタのしきい値電圧の変動を低減することができる。 In addition, since the oxide film 19 can shield impurities from the outside, the amount of impurities moving from the outside to the oxide semiconductor film 18 can be reduced. Therefore, even when the pair of electrodes 21 and 22 is formed using copper, aluminum, gold, silver, or molybdenum, the copper, aluminum, gold, silver, or molybdenum of the pair of electrodes 21 and 22 is an oxide film. It is difficult to move to the oxide semiconductor film 18 through 19. Alternatively, even when copper moves to the oxide semiconductor film 18, copper, aluminum, gold, silver, or molybdenum hardly moves to the channel region in the vicinity of the gate insulating film 17. As a result, variation in the threshold voltage of the transistor can be reduced.
また、酸化物膜１９は、酸素欠損を形成しにくい。 In addition, the oxide film 19 hardly forms oxygen vacancies.
これらのため、酸化物半導体膜１８における不純物濃度及び酸素欠損量を低減することが可能である。 Therefore, the impurity concentration and the amount of oxygen vacancies in the oxide semiconductor film 18 can be reduced.
また、本実施の形態に示すトランジスタ５０において、多層膜２０に接するように、一対の電極２１、２２が形成されている。 In the transistor 50 described in this embodiment, a pair of electrodes 21 and 22 are formed so as to be in contact with the multilayer film 20.
一対の電極２１、２２は、銅、アルミニウム、金、銀、モリブデン等の低抵抗材料からなる単体金属、またはこれを主成分とする化合物または合金を、単層構造または積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に、銅膜、銀膜、または金膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜、銅膜、銀膜、または金膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜、銅膜、銀膜、または金膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。 The pair of electrodes 21 and 22 uses a single metal made of a low-resistance material such as copper, aluminum, gold, silver, or molybdenum, or a compound or alloy containing this as a main component as a single-layer structure or a laminated structure. For example, a single-layer structure of an aluminum film containing silicon, a two-layer structure in which a titanium film is stacked on an aluminum film, or a two-layer structure in which a copper film, a silver film, or a gold film is stacked on a copper-magnesium-aluminum alloy film A titanium film or a titanium nitride film, an aluminum film, a copper film, a silver film, or a gold film stacked on the titanium film or the titanium nitride film, and a titanium film or a titanium nitride film formed thereon. A layered structure, a molybdenum film or a molybdenum nitride film, and an aluminum film, a copper film, a silver film, or a gold film are stacked on the molybdenum film or the molybdenum nitride film, and a molybdenum film or a molybdenum nitride film is formed thereon. There are three-layer structures.
一対の電極２１、２２を、銅、アルミニウム、金、銀、モリブデン等の低抵抗材料を用いて形成することで、大面積基板を用いて、配線遅延を抑制した半導体装置を作製することができる。 By forming the pair of electrodes 21 and 22 using a low-resistance material such as copper, aluminum, gold, silver, or molybdenum, a semiconductor device in which wiring delay is suppressed can be manufactured using a large-area substrate. .
以下に、トランジスタ５０の他の構成の詳細について説明する。 Hereinafter, details of another configuration of the transistor 50 will be described.
基板１１の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板等を、基板１１として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ基板等を適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１１として用いてもよい。なお、基板１１として、ガラス基板を用いる場合、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等の大面積基板を用いることで、大型の表示装置を作製することができる。 Although there is no big restriction | limiting in the material etc. of the board | substrate 11, it is necessary to have the heat resistance of the grade which can endure at least heat processing after that. For example, a glass substrate, a ceramic substrate, a quartz substrate, a sapphire substrate, or the like may be used as the substrate 11. It is also possible to apply a single crystal semiconductor substrate such as silicon or silicon carbide, a polycrystalline semiconductor substrate, a compound semiconductor substrate such as silicon germanium, an SOI substrate, or the like, on which a semiconductor element is provided. May be used as the substrate 11. When a glass substrate is used as the substrate 11, the sixth generation (1500 mm × 1850 mm), the seventh generation (1870 mm × 2200 mm), the eighth generation (2200 mm × 2400 mm), the ninth generation (2400 mm × 2800 mm), the tenth generation. By using a large area substrate such as a generation (2950 mm × 3400 mm), a large display device can be manufactured.
また、基板１１として、可撓性基板を用い、可撓性基板上に直接、トランジスタ５０を形成してもよい。または、基板１１とトランジスタ５０の間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板１１より分離し、他の基板に転載するのに用いることができる。その際、トランジスタ５０は耐熱性の劣る基板や可撓性の基板にも転載できる。 Alternatively, a flexible substrate may be used as the substrate 11, and the transistor 50 may be formed directly on the flexible substrate. Alternatively, a separation layer may be provided between the substrate 11 and the transistor 50. The separation layer can be used to separate the semiconductor device from the substrate 11 and transfer it to another substrate after part or all of the semiconductor device is completed thereon. At that time, the transistor 50 can be transferred to a substrate having poor heat resistance or a flexible substrate.
ゲート電極１５は、クロム、銅、アルミニウム、金、銀、モリブデン、タンタル、チタン、タングステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属元素を用いてもよい。また、ゲート電極１５は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の一または複数を組み合わせた合金膜、もしくは窒化膜を用いてもよい。 The gate electrode 15 is a metal element selected from chromium, copper, aluminum, gold, silver, molybdenum, tantalum, titanium, tungsten, an alloy containing the above-described metal element, or an alloy combining the above-described metal elements. Can be used. Alternatively, a metal element selected from one or more of manganese and zirconium may be used. Further, the gate electrode 15 may have a single layer structure or a stacked structure of two or more layers. For example, a single-layer structure of an aluminum film containing silicon, a two-layer structure in which a titanium film is stacked on an aluminum film, a two-layer structure in which a titanium film is stacked on a titanium nitride film, and a two-layer structure in which a tungsten film is stacked on a titanium nitride film Layer structure, two-layer structure in which a tungsten film is stacked on a tantalum nitride film or tungsten nitride film, a three-layer structure in which a titanium film, an aluminum film is stacked on the titanium film, and a titanium film is further formed thereon is there. Alternatively, an alloy film or a nitride film in which aluminum is combined with one or more elements selected from titanium, tantalum, tungsten, molybdenum, chromium, neodymium, and scandium may be used.
また、ゲート電極１５は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。 The gate electrode 15 includes indium tin oxide, indium oxide including tungsten oxide, indium zinc oxide including tungsten oxide, indium oxide including titanium oxide, indium tin oxide including titanium oxide, and indium zinc oxide. Alternatively, a light-transmitting conductive material such as indium tin oxide to which silicon oxide is added can be used. Alternatively, a stacked structure of the above light-transmitting conductive material and the above metal element can be employed.
また、ゲート電極１５とゲート絶縁膜１７との間に、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物膜、Ｉｎ−Ｓｎ系酸窒化物膜、Ｉｎ−Ｇａ系酸窒化物膜、Ｉｎ−Ｚｎ系酸窒化物膜、Ｓｎ系酸窒化物膜、Ｉｎ系酸窒化物膜、金属窒化膜（ＩｎＮ、ＺｎＮ等）等を設けてもよい。これらの膜は５ｅＶ、好ましくは５．５ｅＶ以上の仕事関数を有し、酸化物半導体の電子親和力よりも大きい値であるため、酸化物半導体を用いたトランジスタのしきい値電圧をプラスにシフトすることができ、所謂ノーマリーオフ特性のスイッチング素子を実現できる。例えば、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物膜を用いる場合、少なくとも酸化物半導体膜１８より高い窒素濃度、具体的には７原子％以上のＩｎ−Ｇａ−Ｚｎ系酸窒化物膜を用いる。 Further, an In—Ga—Zn-based oxynitride film, an In—Sn-based oxynitride film, an In—Ga-based oxynitride film, and an In—Zn-based oxynitride are provided between the gate electrode 15 and the gate insulating film 17. A material film, a Sn-based oxynitride film, an In-based oxynitride film, a metal nitride film (InN, ZnN, or the like) may be provided. These films have a work function of 5 eV, preferably 5.5 eV or more, and have a value larger than the electron affinity of the oxide semiconductor, so that the threshold voltage of a transistor including the oxide semiconductor is shifted to plus. Therefore, a switching element having a so-called normally-off characteristic can be realized. For example, in the case where an In—Ga—Zn-based oxynitride film is used, an In—Ga—Zn-based oxynitride film having a nitrogen concentration higher than that of the oxide semiconductor film 18, specifically, 7 atomic% or more is used.
ゲート絶縁膜１７は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ系金属酸化物などを用いればよく、積層または単層で設ける。 The gate insulating film 17 may be formed using, for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, hafnium oxide, gallium oxide, or a Ga—Zn-based metal oxide, or a stacked layer or a single layer.
また、ゲート絶縁膜１７として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることでトランジスタのゲートリークを低減できる。 Further, as the gate insulating film 17, hafnium silicate (HfSiO x ), hafnium silicate added with nitrogen (HfSi x O y N z ), hafnium aluminate added with nitrogen (HfAl x O y N z ), hafnium oxide The gate leakage of the transistor can be reduced by using a high-k material such as yttrium oxide.
ゲート絶縁膜１７の厚さは、５ｎｍ以上４００ｎｍ以下、より好ましくは１０ｎｍ以上３００ｎｍ以下、より好ましくは５０ｎｍ以上２５０ｎｍ以下とするとよい。 The thickness of the gate insulating film 17 may be 5 nm to 400 nm, more preferably 10 nm to 300 nm, and more preferably 50 nm to 250 nm.
酸化物絶縁膜２３は、酸素を透過する酸化物絶縁膜である。なお、酸化物絶縁膜２３は、後に形成する酸化物絶縁膜２４を形成する際の、多層膜２０へのダメージ緩和膜としても機能する。 The oxide insulating film 23 is an oxide insulating film that transmits oxygen. Note that the oxide insulating film 23 also functions as a damage reducing film for the multilayer film 20 when the oxide insulating film 24 to be formed later is formed.
酸化物絶縁膜２３としては、厚さが５ｎｍ以上１５０ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下の酸化シリコン、酸化窒化シリコン等を用いることができる。なお、本明細書中において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多い膜を指し、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多い膜を指す。 As the oxide insulating film 23, silicon oxide, silicon oxynitride, or the like with a thickness of 5 nm to 150 nm, preferably 5 nm to 50 nm can be used. Note that in this specification, a silicon oxynitride film refers to a film having a higher oxygen content than nitrogen as a composition, and a silicon nitride oxide film includes a nitrogen content as compared to oxygen as a composition. Refers to membranes with a lot of
また、酸化物絶縁膜２３は、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。これは、酸化物絶縁膜２３に含まれる欠陥密度が多いと、当該欠陥に酸素が結合してしまい、酸化物絶縁膜２３における酸素の透過量が減少してしまうためである。 The oxide insulating film 23 preferably has a small amount of defects. Typically, the ESR measurement indicates that the spin density of a signal appearing at g = 2.001 derived from dangling bonds in silicon is 3 × 10 17. It is preferable that the spins / cm 3 or less. This is because when the density of defects included in the oxide insulating film 23 is large, oxygen is bonded to the defects and the amount of oxygen transmitted through the oxide insulating film 23 is reduced.
また、酸化物絶縁膜２３と多層膜２０との界面における欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定により、多層膜２０の欠陥に由来するｇ＝１．９３に現れる信号のスピン密度が１×１０１７ｓｐｉｎｓ／ｃｍ３以下、さらには検出下限以下であることが好ましい。 Further, it is preferable that the amount of defects at the interface between the oxide insulating film 23 and the multilayer film 20 is small. Typically, the spin of a signal appearing at g = 1.93 derived from the defects of the multilayer film 20 is determined by ESR measurement. It is preferable that the density is 1 × 10 17 spins / cm 3 or less, and more preferably the detection lower limit or less.
なお、酸化物絶縁膜２３においては、外部から酸化物絶縁膜２３に入った酸素が全て酸化物絶縁膜２３の外部に移動せず、酸化物絶縁膜２３にとどまる酸素もある。また、酸化物絶縁膜２３に酸素が入ると共に、酸化物絶縁膜２３に含まれる酸素が酸化物絶縁膜２３の外部へ移動することで、酸化物絶縁膜２３において酸素の移動が生じる場合もある。 Note that in the oxide insulating film 23, all of the oxygen that has entered the oxide insulating film 23 from the outside does not move to the outside of the oxide insulating film 23, and some oxygen remains in the oxide insulating film 23. In addition, oxygen may enter the oxide insulating film 23, and oxygen contained in the oxide insulating film 23 may move outside the oxide insulating film 23, so that oxygen may move in the oxide insulating film 23. .
酸化物絶縁膜２３として酸素を透過する酸化物絶縁膜を形成すると、酸化物絶縁膜２３上に設けられる、酸化物絶縁膜２４から脱離する酸素を、酸化物絶縁膜２３を介して酸化物半導体膜１８に移動させることができる。 When an oxide insulating film that transmits oxygen is formed as the oxide insulating film 23, oxygen released from the oxide insulating film 24 provided on the oxide insulating film 23 is oxidized through the oxide insulating film 23. The semiconductor film 18 can be moved.
酸化物絶縁膜２３に接するように酸化物絶縁膜２４が形成されている。酸化物絶縁膜２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用いて形成する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、加熱により酸素の一部が脱離する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物絶縁膜である。 An oxide insulating film 24 is formed so as to be in contact with the oxide insulating film 23. The oxide insulating film 24 is formed using an oxide insulating film containing more oxygen than that in the stoichiometric composition. Part of oxygen is released by heating from the oxide insulating film containing oxygen in excess of that in the stoichiometric composition. An oxide insulating film containing oxygen in excess of the stoichiometric composition has an oxygen desorption amount of 1.0 × 10 18 atoms / cm 3 or more in terms of oxygen atoms in TDS analysis. The oxide insulating film is preferably 3.0 × 10 20 atoms / cm 3 or more.
酸化物絶縁膜２４としては、厚さが３０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上４００ｎｍ以下の、酸化シリコン、酸化窒化シリコン等を用いることができる。 As the oxide insulating film 24, silicon oxide, silicon oxynitride, or the like with a thickness of 30 nm to 500 nm, preferably 50 nm to 400 nm can be used.
また、酸化物絶縁膜２４は、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が１．５×１０１８ｓｐｉｎｓ／ｃｍ３未満、更には１×１０１８ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。なお、酸化物絶縁膜２４は、酸化物絶縁膜２３と比較して多層膜２０から離れているため、酸化物絶縁膜２３より、欠陥密度が多くともよい。 The oxide insulating film 24 preferably has a small amount of defects. Typically, the ESR measurement indicates that the spin density of a signal appearing at g = 2.001 derived from a dangling bond of silicon is 1.5 ×. less than 10 18 spins / cm 3, and further preferably not larger than 1 × 10 18 spins / cm 3 . Note that the oxide insulating film 24 is farther from the multilayer film 20 than the oxide insulating film 23, and thus may have a higher defect density than the oxide insulating film 23.
さらに、酸化物絶縁膜２４上に、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有する窒化物絶縁膜２５を設けることで、多層膜２０からの酸素の外部への拡散と、外部から多層膜２０への水素、水等の侵入を防ぐことができる。窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有する窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。 Further, by providing a nitride insulating film 25 having a blocking effect of oxygen, hydrogen, water, alkali metal, alkaline earth metal, or the like on the oxide insulating film 24, diffusion of oxygen from the multilayer film 20 to the outside. Intrusion of hydrogen, water, etc. into the multilayer film 20 from the outside can be prevented. Examples of the nitride insulating film include silicon nitride, silicon nitride oxide, aluminum nitride, and aluminum nitride oxide. Note that an oxide insulating film having a blocking effect of oxygen, hydrogen, water, or the like may be provided instead of the nitride insulating film having a blocking effect of oxygen, hydrogen, water, alkali metal, alkaline earth metal, or the like. Examples of the oxide insulating film having a blocking effect of oxygen, hydrogen, water, and the like include aluminum oxide, aluminum oxynitride, gallium oxide, gallium oxynitride, yttrium oxide, yttrium oxynitride, hafnium oxide, and hafnium oxynitride.
次に、図１に示すトランジスタ５０の作製方法について、図２を用いて説明する。 Next, a method for manufacturing the transistor 50 illustrated in FIGS. 1A to 1C is described with reference to FIGS.
図２（Ａ）に示すように、基板１１上にゲート電極１５を形成し、ゲート電極１５上にゲート絶縁膜１７を形成する。 As shown in FIG. 2A, the gate electrode 15 is formed over the substrate 11, and the gate insulating film 17 is formed over the gate electrode 15.
ここでは、基板１１としてガラス基板を用いる。 Here, a glass substrate is used as the substrate 11.
ゲート電極１５の形成方法を以下に示す。はじめに、スパッタリング法、ＣＶＤ法、蒸着法等により導電膜を形成し、導電膜上にフォトリソグラフィ工程によりマスクを形成する。次に、該マスクを用いて導電膜の一部をエッチングして、ゲート電極１５を形成する。この後、マスクを除去する。 A method for forming the gate electrode 15 will be described below. First, a conductive film is formed by a sputtering method, a CVD method, an evaporation method, or the like, and a mask is formed over the conductive film by a photolithography process. Next, part of the conductive film is etched using the mask to form the gate electrode 15. Thereafter, the mask is removed.
なお、ゲート電極１５は、上記形成方法の代わりに、電解メッキ法、印刷法、インクジェット法等で形成してもよい。 Note that the gate electrode 15 may be formed by an electrolytic plating method, a printing method, an ink jet method or the like instead of the above forming method.
ここでは、厚さ１００ｎｍのタングステン膜をスパッタリング法により形成する。次に、フォトリソグラフィ工程によりマスクを形成し、当該マスクを用いてタングステン膜をドライエッチングして、ゲート電極１５を形成する。 Here, a tungsten film with a thickness of 100 nm is formed by a sputtering method. Next, a mask is formed by a photolithography process, and the tungsten film is dry-etched using the mask to form the gate electrode 15.
ゲート絶縁膜１７は、スパッタリング法、ＣＶＤ法、蒸着法等で形成する。 The gate insulating film 17 is formed by a sputtering method, a CVD method, a vapor deposition method, or the like.
ゲート絶縁膜１７として酸化シリコン膜、酸化窒化シリコン膜、または窒化酸化シリコン膜を形成する場合、原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素等がある。 In the case of forming a silicon oxide film, a silicon oxynitride film, or a silicon nitride oxide film as the gate insulating film 17, it is preferable to use a deposition gas and an oxidation gas containing silicon as a source gas. Typical examples of the deposition gas containing silicon include silane, disilane, trisilane, and fluorinated silane. Examples of the oxidizing gas include oxygen, ozone, dinitrogen monoxide, and nitrogen dioxide.
また、ゲート絶縁膜１７として酸化ガリウム膜を形成する場合、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成することができる。 Further, when a gallium oxide film is formed as the gate insulating film 17, it can be formed by using a MOCVD (Metal Organic Chemical Vapor Deposition) method.
次に、図２（Ｂ）に示すように、ゲート絶縁膜１７上に酸化物半導体膜１８及び酸化物膜１９を形成する。 Next, as illustrated in FIG. 2B, the oxide semiconductor film 18 and the oxide film 19 are formed over the gate insulating film 17.
酸化物半導体膜１８、及び酸化物膜１９の形成方法について、以下に説明する。ゲート絶縁膜１７上に、酸化物半導体膜１８となる酸化物半導体膜、及び酸化物膜１９となる酸化物膜を連続的に形成する。次に、酸化物膜上にフォトリソグラフィ工程によりマスクを形成した後、該マスクを用いて酸化物半導体膜、及び酸化物膜のそれぞれ一部をエッチングすることで、図２（Ｂ）に示すような、素子分離された酸化物半導体膜１８、及び酸化物膜１９を有する多層膜２０を形成する。この後、マスクを除去する。 A method for forming the oxide semiconductor film 18 and the oxide film 19 is described below. Over the gate insulating film 17, an oxide semiconductor film to be the oxide semiconductor film 18 and an oxide film to be the oxide film 19 are formed successively. Next, after a mask is formed over the oxide film by a photolithography step, the oxide semiconductor film and part of the oxide film are etched using the mask as illustrated in FIG. Then, the multilayer film 20 including the oxide semiconductor film 18 and the oxide film 19 which are separated from each other is formed. Thereafter, the mask is removed.
酸化物半導体膜１８となる酸化物半導体膜、及び酸化物膜１９となる酸化物膜は、スパッタリング法、塗布法、パルスレーザー蒸着法、レーザーアブレーション法等を用いて形成することができる。 The oxide semiconductor film to be the oxide semiconductor film 18 and the oxide film to be the oxide film 19 can be formed by a sputtering method, a coating method, a pulse laser deposition method, a laser ablation method, or the like.
スパッタリング法で該酸化物半導体膜及び酸化物膜を形成する場合、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。 In the case where the oxide semiconductor film and the oxide film are formed by a sputtering method, an RF power supply device, an AC power supply device, a DC power supply device, or the like can be used as appropriate as a power supply device for generating plasma.
スパッタリングガスは、希ガス及び酸素の混合ガス、希ガス（代表的にはアルゴン、酸素ガス等を適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。 As the sputtering gas, a mixed gas of rare gas and oxygen, a rare gas (typically argon, oxygen gas, etc.) is used as appropriate. In the case of a mixed gas of rare gas and oxygen, the oxygen gas ratio to the rare gas is set. It is preferable to increase.
また、ターゲットは、形成する酸化物半導体膜及び酸化物膜の組成にあわせて、適宜選択すればよい。 The target may be selected as appropriate in accordance with the composition of the oxide semiconductor film and the oxide film to be formed.
酸化物半導体膜１８及び酸化物膜１９は、各膜を単に積層するのではなく連続接合（ここでは特に伝導帯の下端のエネルギーが各膜の間で連続的に変化する構造）が形成されるように作製する。すなわち、各膜の界面において、酸化物半導体膜１８にとってトラップ中心や再結合中心のような欠陥準位、あるいはキャリアの流れを阻害するバリアを形成するような不純物が存在しないような積層構造とする。仮に、積層された酸化物半導体膜１８及び酸化物膜１９の間に不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップされ、あるいは再結合して、消滅してしまう。 The oxide semiconductor film 18 and the oxide film 19 are not simply laminated, but a continuous junction (here, a structure in which the energy at the lower end of the conduction band continuously changes between the films) is formed. Prepare as follows. That is, at the interface of each film, the oxide semiconductor film 18 has a stacked structure in which no defect level such as a trap center or a recombination center or an impurity that forms a barrier that hinders carrier flow exists. . If impurities are mixed between the stacked oxide semiconductor film 18 and the oxide film 19, the continuity of the energy band is lost, and carriers are trapped or recombined at the interface and disappear. End up.
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体膜にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０−７Ｐａ乃至１×１０−４Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体、特に炭素または水素を含む気体が逆流しないようにしておくことが好ましい。 In order to form a continuous bond, it is necessary to use a multi-chamber type film forming apparatus (sputtering apparatus) provided with a load lock chamber to continuously laminate each film without exposure to the atmosphere. Each chamber in the sputtering apparatus is subjected to high vacuum exhaust (5 × 10 −7 Pa to 1 × 1) using an adsorption-type vacuum exhaust pump such as a cryopump so as to remove water or the like which is an impurity for the oxide semiconductor film as much as possible. X10 −4 Pa) is preferable. Alternatively, it is preferable to combine a turbo molecular pump and a cold trap so that a gas, particularly a gas containing carbon or hydrogen, does not flow backward from the exhaust system into the chamber.
高純度真性または実質的に高純度真性である酸化物半導体膜を得るためには、チャンバー内を高真空排気するのみならずスパッタガスの高純度化も必要である。スパッタガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下、より好ましくは−１２０℃以下にまで高純度化したガスを用いることで酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。 In order to obtain a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor film, it is necessary not only to evacuate the chamber but also to increase the purity of the sputtering gas. As the oxygen gas or argon gas used as the sputtering gas, a gas having a dew point of −40 ° C. or lower, preferably −80 ° C. or lower, more preferably −100 ° C. or lower, more preferably −120 ° C. or lower is used. Thus, moisture and the like can be prevented from being taken into the oxide semiconductor film as much as possible.
ここでは、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）を用いたスパッタリング法により、酸化物半導体膜として厚さ３５ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を形成した後、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２）を用いたスパッタリング法により、酸化物膜として厚さ２０ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を形成する。次に、酸化物膜上にマスクを形成し、酸化物半導体膜及び酸化物膜のそれぞれ一部を選択的にエッチングすることで、酸化物半導体膜１８及び酸化物膜１９を有する多層膜２０を形成する。 Here, an In—Ga—Zn oxide film with a thickness of 35 nm is formed as the oxide semiconductor film by a sputtering method using an In—Ga—Zn oxide target (In: Ga: Zn = 1: 1: 1). After that, an In—Ga—Zn oxide film with a thickness of 20 nm is formed as an oxide film by a sputtering method using an In—Ga—Zn oxide target (In: Ga: Zn = 1: 3: 2). . Next, a multilayer film 20 including the oxide semiconductor film 18 and the oxide film 19 is formed by forming a mask over the oxide film and selectively etching part of the oxide semiconductor film and the oxide film. Form.
こののち、第１の加熱処理を行う。第１の加熱処理によって、酸化物半導体膜１８に含まれる水素、水等を脱離させ、酸化物半導体膜に含まれる水素濃度及び水濃度を低減することができる。該加熱処理の温度は、代表的には、３００℃以上４００℃以下、好ましくは３２０℃以上３７０℃以下とする。 After that, the first heat treatment is performed. By the first heat treatment, hydrogen, water, and the like contained in the oxide semiconductor film 18 can be eliminated, so that the hydrogen concentration and the water concentration in the oxide semiconductor film can be reduced. The temperature of the heat treatment is typically 300 ° C to 400 ° C, preferably 320 ° C to 370 ° C.
第１の加熱処理は、電気炉、ＲＴＡ装置等を用いることができる。ＲＴＡ装置を用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため加熱処理時間を短縮することができる。 For the first heat treatment, an electric furnace, an RTA apparatus, or the like can be used. By using the RTA apparatus, heat treatment can be performed at a temperature equal to or higher than the strain point of the substrate for a short time. Therefore, the heat treatment time can be shortened.
第１の加熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウム等）の雰囲気下で行えばよい。なお、上記窒素、酸素、超乾燥空気、または希ガスに水素、水等が含まれないことが好ましい。また、窒素または希ガス雰囲気で加熱処理した後、酸素または超乾燥空気雰囲気で加熱してもよい。この結果、酸化物半導体膜中に含まれる水素、水等を脱離させると共に、酸化物半導体膜中に酸素を供給することができる。この結果、酸化物半導体膜中に含まれる酸素欠損量を低減することができる。 The first heat treatment is performed in an atmosphere of nitrogen, oxygen, ultra-dry air (air with a water content of 20 ppm or less, preferably 1 ppm or less, preferably 10 ppb or less), or a rare gas (such as argon or helium). Just do it. Note that it is preferable that hydrogen, water, and the like be not contained in the nitrogen, oxygen, ultra-dry air, or the rare gas. Further, after heat treatment in a nitrogen or rare gas atmosphere, the heat treatment may be performed in an oxygen or ultra-dry air atmosphere. As a result, hydrogen, water, and the like contained in the oxide semiconductor film can be eliminated and oxygen can be supplied into the oxide semiconductor film. As a result, the amount of oxygen vacancies contained in the oxide semiconductor film can be reduced.
次に、図２（Ｃ）に示すように、一対の電極２１、２２を形成する。 Next, as shown in FIG. 2C, a pair of electrodes 21 and 22 are formed.
一対の電極２１、２２の形成方法を以下に示す。はじめに、スパッタリング法、ＣＶＤ法、蒸着法等で導電膜を形成する。次に、該導電膜上にフォトリソグラフィ工程によりマスクを形成する。次に、該マスクを用いて導電膜をエッチングして、一対の電極２１、２２を形成する。この後、マスクを除去する。 A method for forming the pair of electrodes 21 and 22 will be described below. First, a conductive film is formed by a sputtering method, a CVD method, a vapor deposition method, or the like. Next, a mask is formed over the conductive film by a photolithography process. Next, the conductive film is etched using the mask to form the pair of electrodes 21 and 22. Thereafter, the mask is removed.
ここでは、厚さ５０ｎｍのチタン膜及び厚さ４００ｎｍの銅膜を順にスパッタリング法により積層する。次に、銅膜上にフォトリソグラフィ工程によりマスクを形成し、当該マスクを用いてチタン膜及び銅膜をドライエッチングして、一対の電極２１、２２を形成する。 Here, a titanium film with a thickness of 50 nm and a copper film with a thickness of 400 nm are sequentially stacked by a sputtering method. Next, a mask is formed over the copper film by a photolithography process, and the titanium film and the copper film are dry-etched using the mask to form the pair of electrodes 21 and 22.
次に、図２（Ｄ）に示すように、多層膜２０及び一対の電極２１、２２上に、酸化物絶縁膜２３を形成する。次に、酸化物絶縁膜２３上に酸化物絶縁膜２４を形成する。 Next, as illustrated in FIG. 2D, the oxide insulating film 23 is formed over the multilayer film 20 and the pair of electrodes 21 and 22. Next, the oxide insulating film 24 is formed over the oxide insulating film 23.
なお、酸化物絶縁膜２３を形成した後、大気に曝すことなく、連続的に酸化物絶縁膜２４を形成することが好ましい。酸化物絶縁膜２３を形成した後、大気開放せず、原料ガスの流量、圧力、高周波電力及び基板温度の一以上を調整して、酸化物絶縁膜２４を連続的に形成することで、酸化物絶縁膜２３及び酸化物絶縁膜２４における界面の大気成分由来の不純物濃度を低減することができると共に、酸化物絶縁膜２４に含まれる酸素を酸化物半導体膜１８に移動させることが可能であり、酸化物半導体膜１８の酸素欠損量を低減することができる。 Note that after the oxide insulating film 23 is formed, the oxide insulating film 24 is preferably formed continuously without being exposed to the air. After the oxide insulating film 23 is formed, the oxide insulating film 24 is continuously formed by adjusting one or more of the flow rate, pressure, high-frequency power, and substrate temperature of the source gas without opening to the atmosphere. The impurity concentration derived from atmospheric components at the interface between the oxide insulating film 23 and the oxide insulating film 24 can be reduced, and oxygen contained in the oxide insulating film 24 can be moved to the oxide semiconductor film 18. In addition, the amount of oxygen vacancies in the oxide semiconductor film 18 can be reduced.
酸化物絶縁膜２３としては、プラズマＣＶＤ装置の真空排気された処理室内に載置された基板を１８０℃以上４００℃以下、さらに好ましくは２００℃以上３７０℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を２０Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２５０Ｐａ以下とし、処理室内に設けられる電極に高周波電力を供給する条件により、酸化物絶縁膜２３として酸化シリコン膜または酸化窒化シリコン膜を形成することができる。 As the oxide insulating film 23, a substrate placed in a evacuated processing chamber of a plasma CVD apparatus is held at 180 ° C. or higher and 400 ° C. or lower, more preferably 200 ° C. or higher and 370 ° C. or lower. And the pressure in the processing chamber is set to 20 Pa to 250 Pa, more preferably 100 Pa to 250 Pa, and high-frequency power is supplied to the electrode provided in the processing chamber. A silicon film can be formed.
酸化物絶縁膜２３の原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素等がある。 As a source gas for the oxide insulating film 23, a deposition gas containing silicon and an oxidation gas are preferably used. Typical examples of the deposition gas containing silicon include silane, disilane, trisilane, and fluorinated silane. Examples of the oxidizing gas include oxygen, ozone, dinitrogen monoxide, and nitrogen dioxide.
上記条件を用いることで、酸化物絶縁膜２３として酸素を透過する酸化物絶縁膜を形成することができる。また、酸化物膜１９及び酸化物絶縁膜２３を設けることで、後に形成する酸化物絶縁膜２４の形成工程において、酸化物半導体膜１８へのダメージ低減が可能である。 By using the above conditions, an oxide insulating film that transmits oxygen can be formed as the oxide insulating film 23. In addition, by providing the oxide film 19 and the oxide insulating film 23, damage to the oxide semiconductor film 18 can be reduced in a step of forming the oxide insulating film 24 to be formed later.
なお、酸化物絶縁膜２３は、プラズマＣＶＤ装置の真空排気された処理室内に載置された基板を３００℃以上４００℃以下、さらに好ましくは３２０℃以上３７０℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下とし、処理室内に設けられる電極に高周波電力を供給する条件により、酸化物絶縁膜２３として、酸化シリコン膜または酸化窒化シリコン膜を形成することができる。 Note that the oxide insulating film 23 holds a substrate placed in a vacuum evacuated processing chamber of the plasma CVD apparatus at 300 ° C. or higher and 400 ° C. or lower, more preferably 320 ° C. or higher and 370 ° C. or lower. A silicon oxide film or a silicon oxynitride film is formed as the oxide insulating film 23 by introducing a gas so that the pressure in the processing chamber is 100 Pa to 250 Pa and high-frequency power is supplied to an electrode provided in the processing chamber. Can do.
当該成膜条件において、基板温度を３００℃以上４００℃以下、さらに好ましくは３２０℃以上３７０℃以下とすることで、シリコン及び酸素の結合力が強くなる。この結果、酸化物絶縁膜２３として、酸素が透過し、緻密であり、且つ硬い酸化物絶縁膜、代表的には、２５℃において０．５重量％のフッ酸に対するエッチング速度が１０ｎｍ／分以下、好ましくは８ｎｍ／分以下である酸化シリコン膜または酸化窒化シリコン膜を形成することができる。 Under the deposition conditions, the bonding temperature between silicon and oxygen is increased by setting the substrate temperature to be 300 ° C. or higher and 400 ° C. or lower, more preferably 320 ° C. or higher and 370 ° C. or lower. As a result, as the oxide insulating film 23, oxygen is permeated, dense, and hard oxide insulating film. Typically, an etching rate with respect to 0.5 wt% hydrofluoric acid at 25 ° C. is 10 nm / min or less. A silicon oxide film or a silicon oxynitride film which is preferably 8 nm / min or less can be formed.
また、当該工程において、加熱をしながら酸化物絶縁膜２３を形成するため、当該工程において酸化物半導体膜１８に含まれる水素、水等を脱離させることができる。酸化物半導体膜１８に含まれる水素は、プラズマ中で発生した酸素ラジカルと結合し、水となる。酸化物絶縁膜２３の成膜工程において基板が加熱されているため、酸素及び水素の結合により生成された水は酸化物半導体膜から脱離する。即ち、プラズマＣＶＤ法によって酸化物絶縁膜２３を形成することで、酸化物半導体膜に含まれる水、水素の含有量を低減することができる。 In addition, since the oxide insulating film 23 is formed while heating in this step, hydrogen, water, and the like contained in the oxide semiconductor film 18 can be eliminated in this step. Hydrogen contained in the oxide semiconductor film 18 is combined with oxygen radicals generated in plasma to be water. Since the substrate is heated in the step of forming the oxide insulating film 23, water generated by the combination of oxygen and hydrogen is released from the oxide semiconductor film. That is, by forming the oxide insulating film 23 by a plasma CVD method, the contents of water and hydrogen contained in the oxide semiconductor film can be reduced.
さらには、処理室の圧力を１００Ｐａ以上２５０Ｐａ以下とすることで、酸化物絶縁膜２３に含まれる水の含有量が少なくなるため、トランジスタ５０の電気特性のばらつきを低減すると共に、しきい値電圧の変動を抑制することができる。また、処理室の圧力を１００Ｐａ以上２５０Ｐａ以下とすることで、酸化物絶縁膜２３を成膜する際に、酸化物半導体膜１８を含む多層膜２０へのダメージを低減することが可能であり、酸化物半導体膜１８に含まれる酸素欠損量を低減することができる。特に、酸化物絶縁膜２３または後に形成される酸化物絶縁膜２４の成膜温度を高くする、代表的には２２０℃より高い温度とすることで、酸化物半導体膜１８に含まれる酸素の一部が脱離し、酸素欠損が形成されやすい。また、トランジスタの信頼性を高めるため、後に形成する酸化物絶縁膜２４の欠陥量を低減するための成膜条件を用いると、酸素脱離量が低減しやすい。これらの結果、酸化物半導体膜１８の酸素欠損を低減することが困難な場合がある。しかしながら、処理室の圧力を１００Ｐａ以上２５０Ｐａ以下とし、酸化物絶縁膜２３の成膜時における酸化物半導体膜１８へのダメージを低減することで、酸化物絶縁膜２４からの少ない酸素脱離量でも酸化物半導体膜１８中の酸素欠損を低減することが可能である。 Furthermore, since the water content in the oxide insulating film 23 is reduced by setting the pressure in the treatment chamber to 100 Pa or more and 250 Pa or less, variation in electric characteristics of the transistor 50 is reduced and the threshold voltage is reduced. Fluctuations can be suppressed. In addition, by setting the pressure in the treatment chamber to 100 Pa or more and 250 Pa or less, it is possible to reduce damage to the multilayer film 20 including the oxide semiconductor film 18 when the oxide insulating film 23 is formed. The amount of oxygen vacancies contained in the oxide semiconductor film 18 can be reduced. In particular, by increasing the deposition temperature of the oxide insulating film 23 or the oxide insulating film 24 to be formed later, typically a temperature higher than 220 ° C., one of oxygen contained in the oxide semiconductor film 18 is increased. The part is detached and oxygen vacancies are easily formed. In addition, in order to increase the reliability of the transistor, the use of film formation conditions for reducing the amount of defects in the oxide insulating film 24 to be formed later easily reduces the amount of released oxygen. As a result, it may be difficult to reduce oxygen vacancies in the oxide semiconductor film 18. However, the pressure in the treatment chamber is set to 100 Pa or more and 250 Pa or less, and the damage to the oxide semiconductor film 18 during the formation of the oxide insulating film 23 is reduced, so that even a small amount of oxygen desorption from the oxide insulating film 24 can be achieved. It is possible to reduce oxygen vacancies in the oxide semiconductor film 18.
なお、シリコンを含む堆積性気体に対する酸化性気体量を１００倍以上とすることで、酸化物絶縁膜２３に含まれる水素含有量を低減することが可能である。この結果、酸化物半導体膜１８に混入する水素量を低減できるため、トランジスタのしきい値電圧のマイナスシフトを抑制することができる。 Note that the amount of hydrogen contained in the oxide insulating film 23 can be reduced by increasing the amount of oxidizing gas with respect to the deposition gas containing silicon by 100 times or more. As a result, the amount of hydrogen mixed into the oxide semiconductor film 18 can be reduced, so that a negative shift in the threshold voltage of the transistor can be suppressed.
ここでは、酸化物絶縁膜２３として、流量３０ｓｃｃｍのシラン及び流量４０００ｓｃｃｍの一酸化二窒素を原料ガスとし、処理室の圧力を２００Ｐａ、基板温度を２２０℃とし、２７．１２ＭＨｚの高周波電源を用いて１５０Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法により、厚さ５０ｎｍの酸化窒化シリコン膜を形成する。当該条件により、酸素が透過する酸化窒化シリコン膜を形成することができる。なお、本実施の形態においては、２７．１２ＭＨｚの高周波電源を用いて酸化物絶縁膜２３を形成する方法について例示したが、これに限定されず、例えば１３．５６ＭＨｚの高周波電源を用いて酸化物絶縁膜２３を形成してもよい。 Here, as the oxide insulating film 23, silane having a flow rate of 30 sccm and dinitrogen monoxide having a flow rate of 4000 sccm are used as a source gas, a pressure in the processing chamber is set to 200 Pa, a substrate temperature is set to 220 ° C., and a high-frequency power source of 27.12 MHz is used. A silicon oxynitride film having a thickness of 50 nm is formed by a plasma CVD method in which high-frequency power of 150 W is supplied to the parallel plate electrodes. Under such conditions, a silicon oxynitride film through which oxygen passes can be formed. Note that in this embodiment, the method for forming the oxide insulating film 23 using a 27.12 MHz high-frequency power source is described as an example; however, the present invention is not limited thereto, and the oxide is formed using, for example, a 13.56 MHz high-frequency power source. The insulating film 23 may be formed.
酸化物絶縁膜２４としては、プラズマＣＶＤ装置の真空排気された処理室内に載置された基板を１８０℃以上２８０℃以下、さらに好ましくは２００℃以上２４０℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２００Ｐａ以下とし、処理室内に設けられる電極に０．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下、さらに好ましくは０．２５Ｗ／ｃｍ２以上０．３５Ｗ／ｃｍ２以下の高周波電力を供給する条件により、酸化シリコン膜または酸化窒化シリコン膜を形成する。 As the oxide insulating film 24, a substrate placed in a evacuated processing chamber of a plasma CVD apparatus is held at 180 ° C. or higher and 280 ° C. or lower, more preferably 200 ° C. or higher and 240 ° C. or lower. pressure 100Pa or more 250Pa or less in the introduction to the treatment chamber and, more preferably not more than 200Pa than 100Pa, the electrode provided in the processing chamber 0.17 W / cm 2 or more 0.5 W / cm 2 or less, more preferably 0. the 25W / cm 2 or more 0.35 W / cm 2 or less of a high-frequency power condition for supplying to form a silicon oxide film or a silicon oxynitride film.
酸化物絶縁膜２４の原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素等がある。 As a source gas for the oxide insulating film 24, a deposition gas and an oxidation gas containing silicon are preferably used. Typical examples of the deposition gas containing silicon include silane, disilane, trisilane, and fluorinated silane. Examples of the oxidizing gas include oxygen, ozone, dinitrogen monoxide, and nitrogen dioxide.
酸化物絶縁膜２４の成膜条件として、上記圧力の処理室において上記パワー密度の高周波電力を供給することで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し、原料ガスの酸化が進むため、酸化物絶縁膜２４中における酸素含有量が化学量論的組成よりも多くなる。一方、基板温度が、上記温度で形成された膜では、シリコンと酸素の結合力が弱いため、後の工程の加熱処理により膜中の酸素の一部が脱離する。この結果、化学量論的組成を満たす酸素よりも多くの酸素を含み、加熱により酸素の一部が脱離する酸化物絶縁膜を形成することができる。また、多層膜２０上に酸化物絶縁膜２３が設けられている。このため、酸化物絶縁膜２４の形成工程において、酸化物絶縁膜２３が多層膜２０の保護膜となる。また、酸化物膜１９が酸化物半導体膜１８の保護膜となる。これらの結果、酸化物半導体膜１８へのダメージを低減しつつ、パワー密度の高い高周波電力を用いて酸化物絶縁膜２４を形成することができる。 As the conditions for forming the oxide insulating film 24, by supplying high-frequency power with the above power density in the processing chamber at the above pressure, the decomposition efficiency of the source gas in plasma is increased, oxygen radicals are increased, and the source gas is oxidized. Therefore, the oxygen content in the oxide insulating film 24 becomes higher than the stoichiometric composition. On the other hand, in a film formed at the above substrate temperature, since the bonding force between silicon and oxygen is weak, part of oxygen in the film is released by heat treatment in a later step. As a result, an oxide insulating film containing more oxygen than that in the stoichiometric composition and from which part of oxygen is released by heating can be formed. An oxide insulating film 23 is provided on the multilayer film 20. Therefore, the oxide insulating film 23 serves as a protective film for the multilayer film 20 in the step of forming the oxide insulating film 24. In addition, the oxide film 19 serves as a protective film for the oxide semiconductor film 18. As a result, the oxide insulating film 24 can be formed using high-frequency power with high power density while reducing damage to the oxide semiconductor film 18.
なお、酸化物絶縁膜２４の成膜条件において、酸化性気体に対するシリコンを含む堆積性気体の流量を増加することで、酸化物絶縁膜２４の欠陥量を低減することが可能である。代表的には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が６×１０１７ｓｐｉｎｓ／ｃｍ３未満、好ましくは３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは１．５×１０１７ｓｐｉｎｓ／ｃｍ３以下である欠陥量の少ない酸化物絶縁膜を形成することができる。この結果トランジスタの信頼性を高めることができる。 Note that the amount of defects in the oxide insulating film 24 can be reduced by increasing the flow rate of the deposition gas containing silicon with respect to the oxidizing gas under the deposition conditions of the oxide insulating film 24. Typically, by ESR measurement, the spin density of a signal appearing at g = 2.001 derived from a dangling bond of silicon is less than 6 × 10 17 spins / cm 3 , preferably 3 × 10 17 spins / cm 3 or less. An oxide insulating film with a small amount of defects that is preferably 1.5 × 10 17 spins / cm 3 or less can be formed. As a result, the reliability of the transistor can be improved.
ここでは、酸化物絶縁膜２４として、流量２００ｓｃｃｍのシラン及び流量４０００ｓｃｃｍの一酸化二窒素を原料ガスとし、処理室の圧力を２００Ｐａ、基板温度を２２０℃とし、２７．１２ＭＨｚの高周波電源を用いて１５００Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法により、厚さ４００ｎｍの酸化窒化シリコン膜を形成する。なお、プラズマＣＶＤ装置は電極面積が６０００ｃｍ２である平行平板型のプラズマＣＶＤ装置であり、供給した電力を単位面積あたりの電力（電力密度）に換算すると０．２５Ｗ／ｃｍ２である。なお、本実施の形態においては、２７．１２ＭＨｚの高周波電源を用いて酸化物絶縁膜２４を形成する方法について例示したが、これに限定されず、例えば１３．５６ＭＨｚの高周波電源を用いて酸化物絶縁膜２４を形成してもよい。 Here, as the oxide insulating film 24, silane having a flow rate of 200 sccm and dinitrogen monoxide having a flow rate of 4000 sccm are used as a source gas, the pressure of the processing chamber is 200 Pa, the substrate temperature is 220 ° C., and a high frequency power source of 27.12 MHz is used. A silicon oxynitride film having a thickness of 400 nm is formed by a plasma CVD method in which high-frequency power of 1500 W is supplied to the parallel plate electrodes. In the plasma CVD device electrode area is a plasma CVD apparatus of a parallel plate type is 6000 cm 2, which is 0.25 W / cm 2 in terms of power (power density) per unit area power supplied. Note that in this embodiment, the method of forming the oxide insulating film 24 using a 27.12 MHz high-frequency power source is described as an example, but the present invention is not limited to this. For example, the oxide insulating film 24 is formed using a 13.56 MHz high-frequency power source. The insulating film 24 may be formed.
次に、加熱処理を行う。該加熱処理の温度は、代表的には、１５０℃以上３００℃以下、好ましくは２００℃以上２５０℃以下とする。 Next, heat treatment is performed. The temperature of the heat treatment is typically 150 ° C to 300 ° C, preferably 200 ° C to 250 ° C.
該加熱処理は、電気炉、ＲＴＡ装置等を用いることができる。ＲＴＡ装置を用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため加熱処理時間を短縮することができる。 For the heat treatment, an electric furnace, an RTA apparatus, or the like can be used. By using the RTA apparatus, heat treatment can be performed at a temperature equal to or higher than the strain point of the substrate for a short time. Therefore, the heat treatment time can be shortened.
加熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウム等）の雰囲気下で行えばよい。なお、上記窒素、酸素、超乾燥空気、または希ガスに水素、水等が含まれないことが好ましい。 The heat treatment may be performed in an atmosphere of nitrogen, oxygen, ultra-dry air (air with a water content of 20 ppm or less, preferably 1 ppm or less, preferably 10 ppb or less), or a rare gas (such as argon or helium). Note that it is preferable that hydrogen, water, and the like be not contained in the nitrogen, oxygen, ultra-dry air, or the rare gas.
当該加熱処理により、酸化物絶縁膜２４に含まれる酸素の一部を酸化物半導体膜１８に移動させ、酸化物半導体膜１８に含まれる酸素欠損量を低減することができる。 Through the heat treatment, part of oxygen contained in the oxide insulating film 24 can be moved to the oxide semiconductor film 18, so that the amount of oxygen vacancies contained in the oxide semiconductor film 18 can be reduced.
また、酸化物絶縁膜２３及び酸化物絶縁膜２４に水、水素等が含まる場合、水、水素等をブロッキングする機能を有する窒化物絶縁膜２５を後に形成し、加熱処理を行うと、酸化物絶縁膜２３及び酸化物絶縁膜２４に含まれる水、水素等が、酸化物半導体膜１８に移動し、酸化物半導体膜１８に欠陥が生じてしまう。しかしながら、当該加熱により、酸化物絶縁膜２３及び酸化物絶縁膜２４に含まれる水、水素等を脱離させることが可能であり、トランジスタ５０の電気特性のばらつきを低減すると共に、しきい値電圧の変動を抑制することができる。 In the case where the oxide insulating film 23 and the oxide insulating film 24 contain water, hydrogen, or the like, a nitride insulating film 25 having a function of blocking water, hydrogen, or the like is formed later, and heat treatment is performed. Water, hydrogen, and the like contained in the material insulating film 23 and the oxide insulating film 24 move to the oxide semiconductor film 18, and a defect is generated in the oxide semiconductor film 18. However, the heating can remove water, hydrogen, and the like contained in the oxide insulating film 23 and the oxide insulating film 24, reduce variation in electric characteristics of the transistor 50, and reduce the threshold voltage. Fluctuations can be suppressed.
なお、加熱しながら酸化物絶縁膜２４を、酸化物絶縁膜２３上に形成することで、酸化物半導体膜１８に酸素を移動させ、酸化物半導体膜１８に含まれる酸素欠損を低減することが可能であるため、当該加熱処理を行わなくともよい。 Note that by forming the oxide insulating film 24 over the oxide insulating film 23 with heating, oxygen can be transferred to the oxide semiconductor film 18 and oxygen vacancies in the oxide semiconductor film 18 can be reduced. Since it is possible, it is not necessary to perform the heat treatment.
また、該加熱処理温度を１５０℃以上３００℃以下、好ましくは２００℃以上２５０℃以下とすることで、銅、アルミニウム、金、銀、モリブデン等の拡散、及び酸化物半導体膜への混入を抑制することができる。 In addition, when the heat treatment temperature is 150 ° C. or higher and 300 ° C. or lower, preferably 200 ° C. or higher and 250 ° C. or lower, diffusion of copper, aluminum, gold, silver, molybdenum, and the like and entry into the oxide semiconductor film are suppressed. can do.
ここでは、窒素及び酸素雰囲気で、２２０℃、１時間の加熱処理を行う。 Here, heat treatment is performed at 220 ° C. for one hour in a nitrogen and oxygen atmosphere.
また、一対の電極２１、２２を形成する際、導電膜のエッチングによって、多層膜２０はダメージを受け、多層膜２０のバックチャネル（多層膜２０において、ゲート電極１５と対向する面と反対側の面）側に酸素欠損が生じる。しかし、酸化物絶縁膜２４に化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を適用することで、加熱処理によって当該バックチャネル側に生じた酸素欠損を修復することができる。これにより、多層膜２０に含まれる欠陥を低減することができるため、トランジスタ５０の信頼性を向上させることができる。 Further, when the pair of electrodes 21 and 22 is formed, the multilayer film 20 is damaged by etching of the conductive film, and the back channel of the multilayer film 20 (on the side opposite to the surface facing the gate electrode 15 in the multilayer film 20). Oxygen deficiency occurs on the surface side. However, by applying an oxide insulating film containing more oxygen than the stoichiometric composition to the oxide insulating film 24, oxygen vacancies generated on the back channel side by heat treatment can be repaired. it can. Accordingly, defects included in the multilayer film 20 can be reduced, and the reliability of the transistor 50 can be improved.
次に、スパッタリング法、ＣＶＤ法等により、窒化物絶縁膜２５を形成する。 Next, the nitride insulating film 25 is formed by sputtering, CVD, or the like.
なお、窒化物絶縁膜２５をプラズマＣＶＤ法で形成する場合、プラズマＣＶＤ装置の真空排気された処理室内に載置された基板を３００℃以上４００℃以下、さらに好ましくは３２０℃以上３７０℃以下にとすることで、緻密な窒化物絶縁膜を形成できるため好ましい。 Note that when the nitride insulating film 25 is formed by a plasma CVD method, the substrate placed in the evacuated processing chamber of the plasma CVD apparatus is set to 300 ° C. or higher and 400 ° C. or lower, more preferably 320 ° C. or higher and 370 ° C. or lower. It is preferable because a dense nitride insulating film can be formed.
窒化物絶縁膜２５としてプラズマＣＶＤ法により窒化シリコン膜を形成する場合、シリコンを含む堆積性気体、窒素、及びアンモニアを原料ガスとして用いことが好ましい。原料ガスとして、窒素と比較して少量のアンモニアを用いることで、プラズマ中でアンモニアが解離し、活性種が発生する。当該活性種が、シリコンを含む堆積性気体に含まれるシリコン及び水素の結合、及び窒素の三重結合を切断する。この結果、シリコン及び窒素の結合が促進され、シリコン及び水素の結合が少なく、欠陥が少なく、緻密な窒化シリコン膜を形成することができる。一方、原料ガスにおいて、窒素に対するアンモニアの量が多いと、シリコンを含む堆積性気体及び窒素それぞれの分解が進まず、シリコン及び水素結合が残存してしまい、欠陥が増大した、且つ粗な窒化シリコン膜が形成されてしまう。これらのため、原料ガスにおいて、アンモニアに対する窒素の流量比を５以上５０以下、好ましくは１０以上５０以下とすることが好ましい。 When a silicon nitride film is formed as the nitride insulating film 25 by a plasma CVD method, it is preferable to use a deposition gas containing silicon, nitrogen, and ammonia as a source gas. By using a small amount of ammonia as a source gas compared to nitrogen, ammonia is dissociated in plasma and active species are generated. The active species breaks the bond between silicon and hydrogen contained in the deposition gas containing silicon and the triple bond of nitrogen. As a result, the bonding between silicon and nitrogen is promoted, the bonding between silicon and hydrogen is small, the defects are few, and a dense silicon nitride film can be formed. On the other hand, in the source gas, if the amount of ammonia relative to nitrogen is large, decomposition of the deposition gas containing silicon and nitrogen does not proceed, and silicon and hydrogen bonds remain, resulting in increased defects and coarse silicon nitride. A film is formed. For these reasons, in the source gas, the flow rate ratio of nitrogen to ammonia is preferably 5 or more and 50 or less, more preferably 10 or more and 50 or less.
ここでは、プラズマＣＶＤ装置の処理室に、流量５０ｓｃｃｍのシラン、流量５０００ｓｃｃｍの窒素、及び流量１００ｓｃｃｍのアンモニアを原料ガスとし、処理室の圧力を１００Ｐａ、基板温度を３５０℃とし、２７．１２ＭＨｚの高周波電源を用いて１０００Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法により、厚さ５０ｎｍの窒化シリコン膜を形成する。なお、プラズマＣＶＤ装置は電極面積が６０００ｃｍ２である平行平板型のプラズマＣＶＤ装置であり、供給した電力を単位面積あたりの電力（電力密度）に換算すると１．７×１０−１Ｗ／ｃｍ２である。 Here, in a processing chamber of the plasma CVD apparatus, silane with a flow rate of 50 sccm, nitrogen with a flow rate of 5000 sccm, and ammonia with a flow rate of 100 sccm are used as source gases, the pressure in the processing chamber is 100 Pa, the substrate temperature is 350 ° C., and the high frequency is 27.12 MHz. A silicon nitride film having a thickness of 50 nm is formed by a plasma CVD method in which high-frequency power of 1000 W is supplied to the parallel plate electrodes using a power source. In the plasma CVD apparatus is a plasma CVD apparatus of a parallel plate type electrode area is 6000 cm 2, is converted to electric power supplied per unit area (power density) 1.7 × 10 -1 W / cm 2 It is.
以上の工程により、酸化物絶縁膜２３、酸化物絶縁膜２４、及び窒化物絶縁膜２５で構成される保護膜２６を形成することができる。 Through the above steps, the protective film 26 including the oxide insulating film 23, the oxide insulating film 24, and the nitride insulating film 25 can be formed.
次に、加熱処理を行ってもよい。該加熱処理の温度は、代表的には、１５０℃以上３００℃以下、好ましくは２００℃以上２５０℃以下とする。 Next, heat treatment may be performed. The temperature of the heat treatment is typically 150 ° C to 300 ° C, preferably 200 ° C to 250 ° C.
以上の工程により、トランジスタ５０を作製することができる。 Through the above process, the transistor 50 can be manufactured.
本実施の形態では、トランジスタの作製工程において、第１の加熱処理及び第２の加熱処理を行っているが、酸化物半導体膜を有する多層膜を形成することで、酸化物半導体膜に含まれる不純物濃度を低減することが可能であり、且つ欠陥準位におけるキャリアのトラップを妨げることが可能である。この結果、それぞれの加熱処理の温度を４００℃以下としても、高温で加熱処理したトランジスタと、しきい値電圧の変動量が同等であるトランジスタを作製することができる。この結果、半導体装置のコスト削減が可能である。 In this embodiment, the first heat treatment and the second heat treatment are performed in the manufacturing process of the transistor; however, the transistor is included in the oxide semiconductor film by forming a multilayer film including the oxide semiconductor film. The impurity concentration can be reduced and carrier trapping at the defect level can be prevented. As a result, even when the temperature of each heat treatment is set to 400 ° C. or lower, a transistor having the same amount of variation in threshold voltage as a transistor heat treated at a high temperature can be manufactured. As a result, the cost of the semiconductor device can be reduced.
また、チャネル領域として機能する酸化物半導体膜に重畳して、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を形成することで、当該酸化物絶縁膜の酸素を酸化物半導体膜に移動させることができる。この結果、酸化物半導体膜に含まれる酸素欠損の含有量を低減することができる。 In addition, by forming an oxide insulating film containing oxygen in excess of the stoichiometric composition so as to overlap with the oxide semiconductor film functioning as a channel region, oxygen in the oxide insulating film is oxidized It can be moved to a physical semiconductor film. As a result, the content of oxygen vacancies contained in the oxide semiconductor film can be reduced.
特に、チャネル領域として機能する酸化物半導体膜と、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜との間に酸素を透過する酸化物絶縁膜を形成することで、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を形成する際に、当該酸化物半導体膜にダメージが入ることを抑制できる。この結果、酸化物半導体膜に含まれる酸素欠損量を低減することができる。 In particular, by forming an oxide insulating film that transmits oxygen between an oxide semiconductor film functioning as a channel region and an oxide insulating film containing oxygen in excess of the stoichiometric composition, When an oxide insulating film containing more oxygen than that in the stoichiometric composition is formed, damage to the oxide semiconductor film can be suppressed. As a result, the amount of oxygen vacancies contained in the oxide semiconductor film can be reduced.
そして、酸化物半導体膜上に酸化物膜を形成することで、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を形成する際に、当該酸化物半導体膜にダメージが入ることをさらに抑制できる。加えて、酸化物膜を形成することで、当該酸化物半導体膜上に形成させる絶縁膜、例えば酸化物絶縁膜の構成元素が、当該酸化物半導体膜に混入することを抑制できる。 Then, when an oxide insulating film containing more oxygen than that in the stoichiometric composition is formed by forming an oxide film over the oxide semiconductor film, the oxide semiconductor film is damaged. Entering can be further suppressed. In addition, by forming the oxide film, an insulating film formed over the oxide semiconductor film, for example, a constituent element of the oxide insulating film can be prevented from being mixed into the oxide semiconductor film.
上記より、酸化物半導体膜を用いた半導体装置において、欠陥量が低減された半導体装置を得ることができる。また、酸化物半導体膜を用いた半導体装置において電気特性が向上した半導体装置を得ることができる。 As described above, a semiconductor device in which the amount of defects is reduced in a semiconductor device including an oxide semiconductor film can be obtained. In addition, a semiconductor device with improved electrical characteristics can be obtained in a semiconductor device including an oxide semiconductor film.
＜トランジスタのバンド構造＞
次に、多層膜２０のバンド構造について、図３を用いて説明する。
<Band structure of transistor>
Next, the band structure of the multilayer film 20 will be described with reference to FIG.
ここでは、例として、酸化物半導体膜１８としてエネルギーギャップが３．１５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物を用い、酸化物膜１９としてエネルギーギャップが３．５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物を用いる。エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定することができる。 Here, as an example, an In—Ga—Zn oxide with an energy gap of 3.15 eV is used as the oxide semiconductor film 18, and an In—Ga—Zn oxide with an energy gap of 3.5 eV is used as the oxide film 19. Is used. The energy gap can be measured using a spectroscopic ellipsometer (HORIBA JOBIN YVON UT-300).
酸化物半導体膜１８及び酸化物膜１９の真空準位と価電子帯上端のエネルギー差（イオン化ポテンシャルともいう。）は、それぞれ８ｅＶ及び８．２ｅＶである。なお、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。 The energy difference (also referred to as ionization potential) between the vacuum level and the valence band top of the oxide semiconductor film 18 and the oxide film 19 is 8 eV and 8.2 eV, respectively. The energy difference between the vacuum level and the upper end of the valence band can be measured using an ultraviolet photoelectron spectroscopy (UPS) device (PHI VersaProbe).
したがって、酸化物半導体膜１８及び酸化物膜１９の真空準位と伝導帯下端のエネルギー差（電子親和力ともいう。）は、それぞれ４．８５ｅＶ及び４．７ｅＶである。 Therefore, the energy difference (also referred to as electron affinity) between the vacuum level and the conduction band bottom of the oxide semiconductor film 18 and the oxide film 19 is 4.85 eV and 4.7 eV, respectively.
図３（Ａ）は、多層膜２０のバンド構造の一部を模式的に示している。ここでは、多層膜２０に酸化シリコン膜を接して設けた場合について説明する。なお、図３（Ａ）に表すＥｃＩ１は酸化シリコン膜の伝導帯下端のエネルギーを示し、ＥｃＳ１は酸化物半導体膜１８の伝導帯下端のエネルギーを示し、ＥｃＳ２は酸化物膜１９の伝導帯下端のエネルギーを示し、ＥｃＩ２は酸化シリコン膜の伝導帯下端のエネルギーを示す。また、ＥｃＩ１は、図１（Ｂ）において、ゲート絶縁膜１７に相当し、ＥｃＩ２は、図１（Ｂ）において、酸化物絶縁膜２３に相当する。 FIG. 3A schematically shows part of the band structure of the multilayer film 20. Here, a case where a silicon oxide film is provided in contact with the multilayer film 20 will be described. Note that EcI1 shown in FIG. 3A represents the energy at the lower end of the conduction band of the silicon oxide film, EcS1 represents the energy at the lower end of the conduction band of the oxide semiconductor film 18, and EcS2 represents the lower end of the conduction band of the oxide film 19. EcI2 represents the energy at the lower end of the conduction band of the silicon oxide film. Further, EcI1 corresponds to the gate insulating film 17 in FIG. 1B, and EcI2 corresponds to the oxide insulating film 23 in FIG.
図３（Ａ）に示すように、酸化物半導体膜１８及び酸化物膜１９において、伝導帯下端のエネルギーは障壁が無くなだらかに変化する。換言すると、連続的に変化するともいうことができる。これは、多層膜２０は、酸化物半導体膜１８と共通の元素を含み、酸化物半導体膜１８及び酸化物膜１９の間で、酸素が相互に移動することで混合層が形成されるためであるということができる。 As shown in FIG. 3A, in the oxide semiconductor film 18 and the oxide film 19, the energy at the lower end of the conduction band changes gently without a barrier. In other words, it can be said that it changes continuously. This is because the multilayer film 20 includes an element common to the oxide semiconductor film 18, and a mixed layer is formed by oxygen moving between the oxide semiconductor film 18 and the oxide film 19. It can be said that there is.
図３（Ａ）より、多層膜２０の酸化物半導体膜１８がウェル（井戸）となり、多層膜２０を用いたトランジスタにおいて、チャネル領域が酸化物半導体膜１８に形成されることがわかる。なお、多層膜２０は、伝導帯下端のエネルギーが連続的に変化しているため、酸化物半導体膜１８と酸化物膜１９とが連続接合している、ともいえる。 FIG. 3A shows that the oxide semiconductor film 18 of the multilayer film 20 becomes a well, and a channel region is formed in the oxide semiconductor film 18 in the transistor using the multilayer film 20. Note that in the multilayer film 20, it can be said that the oxide semiconductor film 18 and the oxide film 19 are continuously joined because the energy at the lower end of the conduction band is continuously changed.
なお、図３（Ａ）に示すように、酸化物膜１９と、酸化物絶縁膜２３との界面近傍には、酸化物絶縁膜２３の構成元素であるシリコンまたは炭素、一対の電極２１、２２の構成元素である銅、アルミニウム、金、銀、モリブデン等の不純物や欠陥に起因したトラップ準位が形成され得るものの、酸化物膜１９が設けられることにより、酸化物半導体膜１８と該トラップ準位とを遠ざけることができる。ただし、ＥｃＳ１とＥｃＳ２とのエネルギー差が小さい場合、酸化物半導体膜１８の電子が該エネルギーを超えてトラップ準位に達することがある。トラップ準位に電子が捕獲されることで、マイナスの固定電荷となり、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。したがって、ＥｃＳ１とＥｃＳ２とのエネルギー差を、０．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすると、トランジスタのしきい値電圧の変動が低減され、安定した電気特性となるため好適である。 3A, in the vicinity of the interface between the oxide film 19 and the oxide insulating film 23, silicon or carbon that is a constituent element of the oxide insulating film 23, a pair of electrodes 21, 22 is provided. Although trap levels due to impurities and defects such as copper, aluminum, gold, silver, and molybdenum, which are constituent elements of the oxide semiconductor film 18, the oxide semiconductor film 18 and the trap level You can move away from the place. However, when the energy difference between EcS1 and EcS2 is small, electrons in the oxide semiconductor film 18 may exceed the energy and reach a trap level. By trapping electrons in the trap level, negative fixed charges are generated, and the threshold voltage of the transistor is shifted in the positive direction. Therefore, it is preferable that the energy difference between EcS1 and EcS2 be 0.1 eV or more, preferably 0.15 eV or more, because fluctuations in threshold voltage of the transistor are reduced and stable electric characteristics are obtained.
また、図３（Ｂ）は、多層膜２０のバンド構造の一部を模式的に示し、図３（Ａ）に示すバンド構造の変形例である。ここでは、多層膜２０に酸化シリコン膜を接して設けた場合について説明する。なお、図３（Ｂ）に表すＥｃＩ１は酸化シリコン膜の伝導帯下端のエネルギーを示し、ＥｃＳ１は酸化物半導体膜１８の伝導帯下端のエネルギーを示し、ＥｃＩ２は酸化シリコン膜の伝導帯下端のエネルギーを示す。また、ＥｃＩ１は、図１（Ｂ）において、ゲート絶縁膜１７に相当し、ＥｃＩ２は、図１（Ｂ）において、酸化物絶縁膜２３に相当する。 FIG. 3B schematically shows a part of the band structure of the multilayer film 20 and is a modification of the band structure shown in FIG. Here, a case where a silicon oxide film is provided in contact with the multilayer film 20 will be described. Note that EcI1 shown in FIG. 3B represents energy at the lower end of the conduction band of the silicon oxide film, EcS1 represents energy at the lower end of the conduction band of the oxide semiconductor film 18, and EcI2 represents energy at the lower end of the conduction band of the silicon oxide film. Indicates. Further, EcI1 corresponds to the gate insulating film 17 in FIG. 1B, and EcI2 corresponds to the oxide insulating film 23 in FIG.
図１（Ｂ）に示すトランジスタにおいて、一対の電極２１、２２の形成時に多層膜２０の上方、すなわち酸化物膜１９がエッチングされる場合がある。一方、酸化物半導体膜１８の上面は、酸化物膜１９の成膜時に酸化物半導体膜１８と酸化物膜１９の混合層が形成される場合がある。 In the transistor illustrated in FIG. 1B, the oxide film 19 may be etched above the multilayer film 20 when the pair of electrodes 21 and 22 is formed. On the other hand, a mixed layer of the oxide semiconductor film 18 and the oxide film 19 may be formed on the upper surface of the oxide semiconductor film 18 when the oxide film 19 is formed.
例えば、酸化物半導体膜１８が、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、またはＩｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物をスパッタリングターゲットに用いて形成された酸化物半導体膜であり、酸化物膜１９が、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、またはＩｎ：Ｇａ：Ｚｎ＝１：６：４［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物をスパッタリングターゲットに用いて形成された酸化物膜である場合、酸化物半導体膜１８よりも酸化物膜１９のＧａの含有量が多いため、酸化物半導体膜１８の上面には、ＧａＯｘ層または酸化物半導体膜１８よりもＧａを多く含む混合層が形成されうる。 For example, the oxide semiconductor film 18 is an In—Ga—Zn oxide with In: Ga: Zn = 1: 1: 1 [atomic ratio], or In: Ga: Zn = 3: 1: 2 [atomic ratio]. The oxide film 19 is an In—Ga: Zn = 1: 3: 2 [atomic ratio] In— Ga—Zn oxide. In the case of being an oxide film formed using a Ga—Zn oxide or an In—Ga—Zn oxide with an In: Ga: Zn = 1: 6: 4 [atomic ratio] as a sputtering target, an oxide semiconductor Since the oxide film 19 has a higher Ga content than the film 18, a GaOx layer or a mixed layer containing more Ga than the oxide semiconductor film 18 can be formed on the upper surface of the oxide semiconductor film 18.
したがって、酸化物膜１９がエッチングされた場合においても、ＥｃＳ１のＥｃＩ２側の伝導帯下端のエネルギーが高くなり、図３（Ｂ）に示すバンド構造のようになる場合がある。 Therefore, even when the oxide film 19 is etched, the energy at the lower end of the conduction band on the EcI2 side of EcS1 is increased, and the band structure shown in FIG. 3B may be obtained.
図３（Ｂ）に示すバンド構造のようになる場合、チャネル領域の断面観察時において、多層膜２０は、酸化物半導体膜１８のみと見かけ上観察される場合がある。しかしながら、実質的には、酸化物半導体膜１８上には、酸化物半導体膜１８よりもＧａを多く含む混合層が形成されているため、該混合層を１．５層として、捉えることができる。なお、該混合層は、例えば、ＥＤＸ分析等によって、多層膜２０に含有する元素を測定した場合、酸化物半導体膜１８の上方の組成を分析することで確認することができる。例えば、酸化物半導体膜１８の上方の組成が、酸化物半導体膜１８中の組成よりもＧａの含有量が多い構成となることで確認することができる。 In the case of the band structure illustrated in FIG. 3B, the multilayer film 20 may be apparently observed only as the oxide semiconductor film 18 in the cross-sectional observation of the channel region. However, since a mixed layer containing more Ga than the oxide semiconductor film 18 is formed over the oxide semiconductor film 18, the mixed layer can be regarded as 1.5 layers. . Note that the mixed layer can be confirmed by analyzing the composition above the oxide semiconductor film 18 when, for example, the element contained in the multilayer film 20 is measured by EDX analysis or the like. For example, it can be confirmed that the composition above the oxide semiconductor film 18 has a higher Ga content than the composition in the oxide semiconductor film 18.
＜変形例１、一対の電極について＞
本実施の形態に示すトランジスタ５０に設けられる一対の電極２１、２２として、タングステン、チタン、アルミニウム、銅、モリブデン、クロム、またはタンタル単体若しくは合金等の酸素と結合しやすい導電材料を用いることが好ましい。この結果、多層膜２０に含まれる酸素と一対の電極２１、２２に含まれる導電材料とが結合し、多層膜２０において、酸素欠損領域が形成される。また、多層膜２０に一対の電極２１、２２を形成する導電材料の構成元素の一部が混入する場合もある。これらの結果、多層膜２０において、一対の電極２１、２２と接する領域近傍に、低抵抗領域が形成される。低抵抗領域は、一対の電極２１、２２に接し、且つゲート絶縁膜１７と、一対の電極２１、２２の間に形成される。低抵抗領域は、導電性が高いため、多層膜２０と一対の電極２１、２２との接触抵抗を低減することが可能であり、トランジスタのオン電流を増大させることが可能である。
<Modification 1, About a pair of electrodes>
As the pair of electrodes 21 and 22 provided in the transistor 50 described in this embodiment, it is preferable to use tungsten, titanium, aluminum, copper, molybdenum, chromium, or a conductive material that easily binds to oxygen such as tantalum alone or an alloy. . As a result, oxygen contained in the multilayer film 20 and the conductive material contained in the pair of electrodes 21 and 22 are combined to form an oxygen deficient region in the multilayer film 20. In some cases, part of the constituent elements of the conductive material forming the pair of electrodes 21 and 22 is mixed in the multilayer film 20. As a result, a low resistance region is formed in the vicinity of the region in contact with the pair of electrodes 21 and 22 in the multilayer film 20. The low resistance region is in contact with the pair of electrodes 21 and 22 and is formed between the gate insulating film 17 and the pair of electrodes 21 and 22. Since the low resistance region has high conductivity, the contact resistance between the multilayer film 20 and the pair of electrodes 21 and 22 can be reduced, and the on-state current of the transistor can be increased.
また、一対の電極２１、２２を、上記酸素と結合しやすい導電材料と、窒化チタン、窒化タンタル、ルテニウム等の酸素と結合しにくい導電材料との積層構造としてもよい。このような積層構造とすることで、一対の電極２１、２２と酸化物絶縁膜２３との界面において、一対の電極２１、２２の酸化を防ぐことが可能であり、一対の電極２１、２２の高抵抗化を抑制することが可能である。 Alternatively, the pair of electrodes 21 and 22 may have a stacked structure of a conductive material that is easily bonded to oxygen and a conductive material that is not easily bonded to oxygen, such as titanium nitride, tantalum nitride, or ruthenium. With such a stacked structure, it is possible to prevent oxidation of the pair of electrodes 21 and 22 at the interface between the pair of electrodes 21 and 22 and the oxide insulating film 23. High resistance can be suppressed.
＜変形例２、保護膜について＞
本実施の形態に示すトランジスタ５０において、図４に示すように、トランジスタ５０上に、酸化物絶縁膜２４及び窒化物絶縁膜２５が積層される保護膜２６ａを設けることができる。図４に示すトランジスタは、酸化物半導体膜１８上に酸化物膜１９を有するため、当該酸化物膜１９が、酸化物絶縁膜２４を形成する際の保護膜として機能する。この結果、酸化物絶縁膜２４を形成する際、酸化物半導体膜１８がプラズマに曝されず、比較的高い電力を用いるプラズマＣＶＤ法で酸化物絶縁膜２４を形成する際に生じるプラズマダメージを低減できる。
<Modification 2, protective film>
In the transistor 50 described in this embodiment, as illustrated in FIG. 4, a protective film 26 a in which the oxide insulating film 24 and the nitride insulating film 25 are stacked can be provided over the transistor 50. Since the transistor illustrated in FIG. 4 includes the oxide film 19 over the oxide semiconductor film 18, the oxide film 19 functions as a protective film when the oxide insulating film 24 is formed. As a result, when the oxide insulating film 24 is formed, the oxide semiconductor film 18 is not exposed to plasma, and plasma damage caused when the oxide insulating film 24 is formed by plasma CVD using relatively high power is reduced. it can.
また、酸化物絶縁膜２４に含まれる酸素を、多層膜２０に直接移動させることが可能であるため、酸化物半導体膜１８への酸素供給量を増加させることが可能である。この結果、酸化物半導体膜１８の酸素欠損量をさらに低減することが可能である。 Further, since oxygen contained in the oxide insulating film 24 can be directly transferred to the multilayer film 20, the amount of oxygen supplied to the oxide semiconductor film 18 can be increased. As a result, the amount of oxygen vacancies in the oxide semiconductor film 18 can be further reduced.
なお、本実施の形態では、多層膜を酸化物半導体膜１８及び酸化物膜１９の積層膜としたが、ゲート絶縁膜１７及び酸化物半導体膜１８の間に酸化物膜をさらに設けることができる。ゲート絶縁膜１７及び酸化物半導体膜１８の間に酸化物膜を設けることで、ゲート絶縁膜１７と多層膜との界面近傍におけるシリコンや炭素の濃度、酸化物半導体膜１８におけるシリコンや炭素の濃度を低減することができる。 Note that although the multilayer film is a stacked film of the oxide semiconductor film 18 and the oxide film 19 in this embodiment, an oxide film can be further provided between the gate insulating film 17 and the oxide semiconductor film 18. . By providing an oxide film between the gate insulating film 17 and the oxide semiconductor film 18, the concentration of silicon or carbon near the interface between the gate insulating film 17 and the multilayer film, or the concentration of silicon or carbon in the oxide semiconductor film 18 is obtained. Can be reduced.
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及び実施例に示す構成及び方法などと適宜組み合わせて用いることができる。 Note that the structures, methods, and the like described in this embodiment can be combined as appropriate with any of the structures, methods, and the like described in the other embodiments and examples.
（実施の形態２）
本実施の形態では、実施の形態と異なる構造のトランジスタについて、図５を用いて説明する。
(Embodiment 2)
In this embodiment, a transistor having a structure different from that of the embodiment will be described with reference to FIGS.
本実施の形態では、実施の形態１と比較して、酸化物半導体膜の欠陥量をさらに低減することが可能なトランジスタを有する半導体装置について図面を参照して説明する。本実施の形態で説明するトランジスタは、実施の形態１と比較して、多層膜２０のバックチャネル側が保護膜で覆われており、一対の電極を形成するためのエッチング処理で生じるプラズマに曝されていない点が異なる。 In this embodiment, a semiconductor device including a transistor that can further reduce the amount of defects in an oxide semiconductor film as compared with Embodiment 1 will be described with reference to drawings. In the transistor described in this embodiment, the back channel side of the multilayer film 20 is covered with a protective film as compared with Embodiment 1, and the transistor is exposed to plasma generated in an etching process for forming a pair of electrodes. Not different.
図５に、半導体装置が有するトランジスタ９０の上面図及び断面図を示す。図５（Ａ）はトランジスタ９０の上面図であり、図５（Ｂ）は、図５（Ａ）の一点鎖線Ａ−Ｂ間の断面図であり、図５（Ｃ）は、図５（Ａ）の一点鎖線Ｃ−Ｄ間の断面図である。なお、図５（Ａ）では、明瞭化のため、基板１１、トランジスタ９０の構成要素の一部（例えば、ゲート絶縁膜１７）、酸化物絶縁膜２３、酸化物絶縁膜２４、窒化物絶縁膜２５などを省略している。 5A and 5B are a top view and a cross-sectional view of the transistor 90 included in the semiconductor device. 5A is a top view of the transistor 90, FIG. 5B is a cross-sectional view taken along the dashed-dotted line A-B in FIG. 5A, and FIG. It is sectional drawing between the dashed-dotted lines CD. Note that in FIG. 5A, for the sake of clarity, part of the components of the substrate 11, the transistor 90 (eg, the gate insulating film 17), the oxide insulating film 23, the oxide insulating film 24, and the nitride insulating film are illustrated. 25 etc. are omitted.
図５に示すトランジスタ９０は、基板１１上に設けられるゲート電極１５を有する。また、基板１１及びゲート電極１５上に形成されるゲート絶縁膜１７と、ゲート絶縁膜１７を介して、ゲート電極１５と重なる多層膜２０を有する。また、ゲート絶縁膜１７及び多層膜２０上に、酸化物絶縁膜２３、酸化物絶縁膜２４、及び窒化物絶縁膜２５で構成される保護膜２６と、保護膜２６上に形成され、保護膜２６の開口において多層膜２０に接続する一対の電極２１ｂ、２２ｂとを有する。 A transistor 90 illustrated in FIG. 5 includes a gate electrode 15 provided over the substrate 11. In addition, a gate insulating film 17 formed on the substrate 11 and the gate electrode 15 and a multilayer film 20 that overlaps the gate electrode 15 with the gate insulating film 17 interposed therebetween. Further, a protective film 26 formed of an oxide insulating film 23, an oxide insulating film 24, and a nitride insulating film 25 is formed on the gate insulating film 17 and the multilayer film 20, and the protective film is formed on the protective film 26. A pair of electrodes 21b and 22b connected to the multilayer film 20 are provided at the 26 openings.
次に、トランジスタ９０の作製方法を説明する。 Next, a method for manufacturing the transistor 90 is described.
実施の形態１と同様に、基板１１上にゲート電極１５を形成し、基板１１及びゲート電極１５上にゲート絶縁膜１７を形成する。次に、ゲート絶縁膜１７上に多層膜２０を形成する。この後、第１の加熱処理を行い、酸化物半導体膜に含まれる不純物を脱離させる。 As in the first embodiment, the gate electrode 15 is formed over the substrate 11, and the gate insulating film 17 is formed over the substrate 11 and the gate electrode 15. Next, the multilayer film 20 is formed on the gate insulating film 17. After that, first heat treatment is performed to remove impurities contained in the oxide semiconductor film.
次に、実施の形態１と同様に、ゲート絶縁膜１７及び多層膜２０上に酸化物絶縁膜２３、酸化物絶縁膜２４、及び窒化物絶縁膜２５を形成する。なお、酸化物絶縁膜２４を形成した後、第２の加熱処理を行い、酸化物絶縁膜２４に含まれる酸素の一部を酸化物半導体膜１８に供給する。 Next, as in Embodiment 1, an oxide insulating film 23, an oxide insulating film 24, and a nitride insulating film 25 are formed over the gate insulating film 17 and the multilayer film 20. Note that after the oxide insulating film 24 is formed, second heat treatment is performed to supply part of oxygen contained in the oxide insulating film 24 to the oxide semiconductor film 18.
次に、酸化物絶縁膜２３、酸化物絶縁膜２４、及び窒化物絶縁膜２５のそれぞれ一部をエッチングして、多層膜２０の一部を露出する開口部を形成する。この後、多層膜２０に接する一対の電極２１ｂ、２２ｂを、実施の形態１と同様に形成する。 Next, a part of each of the oxide insulating film 23, the oxide insulating film 24, and the nitride insulating film 25 is etched to form an opening that exposes a part of the multilayer film 20. Thereafter, a pair of electrodes 21b and 22b in contact with the multilayer film 20 is formed in the same manner as in the first embodiment.
本実施の形態においては、一対の電極２１ｂ、２２ｂをエッチングする際、多層膜２０が保護膜２６に覆われているため、一対の電極２１ｂ、２２ｂを形成するエッチングによって、多層膜２０、特に多層膜２０のバックチャネル領域はダメージを受けない。さらに、酸化物絶縁膜２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜で形成される。このため、酸化物絶縁膜２４に含まれる酸素の一部を酸化物半導体膜１８に移動させ、酸化物半導体膜１８に含まれる酸素欠損量を低減することができる。 In the present embodiment, since the multilayer film 20 is covered with the protective film 26 when the pair of electrodes 21b and 22b is etched, the multilayer film 20, particularly the multilayer film 20 is formed by etching to form the pair of electrodes 21b and 22b. The back channel region of the film 20 is not damaged. Further, the oxide insulating film 24 is formed using an oxide insulating film containing more oxygen than that in the stoichiometric composition. Therefore, part of oxygen contained in the oxide insulating film 24 can be moved to the oxide semiconductor film 18 and the amount of oxygen vacancies contained in the oxide semiconductor film 18 can be reduced.
以上の工程により、多層膜２０に含まれる欠陥を低減することが可能であり、トランジスタ５０の信頼性を向上させることができる。 Through the above steps, defects included in the multilayer film 20 can be reduced, and the reliability of the transistor 50 can be improved.
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及び実施例に示す構成及び方法などと適宜組み合わせて用いることができる。 Note that the structures, methods, and the like described in this embodiment can be combined as appropriate with any of the structures, methods, and the like described in the other embodiments and examples.
（実施の形態３）
本実施の形態では、実施の形態１及び実施の形態２と異なる構造のトランジスタについて、図６を用いて説明する。
(Embodiment 3)
In this embodiment, a transistor having a structure different from those in Embodiments 1 and 2 will be described with reference to FIGS.
本実施の形態では、実施の形態１及び実施の形態２と比較して、酸化物半導体膜の欠陥量をさらに低減することが可能なトランジスタを有する半導体装置について図面を参照して説明する。本実施の形態で説明するトランジスタは、実施の形態２と同様に、多層膜２０のバックチャネル側が保護膜で覆われており、一対の電極を形成するためのエッチング処理で生じるプラズマに曝されていない点が、実施の形態１乃至実施の形態４と異なる。 In this embodiment, a semiconductor device including a transistor capable of further reducing the amount of defects in an oxide semiconductor film as compared with Embodiments 1 and 2 will be described with reference to drawings. In the transistor described in this embodiment, as in Embodiment 2, the back channel side of the multilayer film 20 is covered with a protective film, and the transistor is exposed to plasma generated in an etching process for forming a pair of electrodes. There is no difference from the first to fourth embodiments.
図６に、半導体装置が有するトランジスタ１００の上面図及び断面図を示す。図６に示すトランジスタ１００は、チャネル保護型のトランジスタである。図６（Ａ）はトランジスタ１００の上面図であり、図６（Ｂ）は、図６（Ａ）の一点鎖線Ａ−Ｂ間の断面図であり、図６（Ｃ）は、図６（Ａ）の一点鎖線Ｃ−Ｄ間の断面図である。なお、図６（Ａ）では、明瞭化のため、基板１１、トランジスタ１００の構成要素の一部（例えば、ゲート絶縁膜１７など）を省略している。 6A and 6B are a top view and a cross-sectional view of the transistor 100 included in the semiconductor device. A transistor 100 illustrated in FIG. 6 is a channel protective transistor. 6A is a top view of the transistor 100, FIG. 6B is a cross-sectional view taken along the dashed-dotted line A-B in FIG. 6A, and FIG. It is sectional drawing between the dashed-dotted lines CD. Note that in FIG. 6A, part of components of the substrate 11 and the transistor 100 (eg, the gate insulating film 17 and the like) are omitted for clarity.
図６に示すトランジスタ１００は、基板１１上に設けられるゲート電極１５を有する。また、基板１１及びゲート電極１５上に形成されるゲート絶縁膜１７と、ゲート絶縁膜１７を介して、ゲート電極１５と重なる多層膜２０とを有する。また、ゲート絶縁膜１７及び多層膜２０上に、酸化物絶縁膜２３ａ、酸化物絶縁膜２４ａ、及び窒化物絶縁膜２５ａで構成される保護膜２６ａと、ゲート絶縁膜１７、多層膜２０、及び保護膜２６ａ上に形成される一対の電極２１ｃ、２２ｃとを有する。 A transistor 100 illustrated in FIG. 6 includes a gate electrode 15 provided over a substrate 11. In addition, a gate insulating film 17 formed over the substrate 11 and the gate electrode 15 and a multilayer film 20 overlapping the gate electrode 15 with the gate insulating film 17 interposed therebetween. Further, a protective film 26a including an oxide insulating film 23a, an oxide insulating film 24a, and a nitride insulating film 25a on the gate insulating film 17 and the multilayer film 20, the gate insulating film 17, the multilayer film 20, and It has a pair of electrodes 21c and 22c formed on the protective film 26a.
次に、トランジスタ１００の作製方法を説明する。 Next, a method for manufacturing the transistor 100 is described.
実施の形態１と同様に、基板１１上にゲート電極１５を形成し、基板１１及びゲート電極１５上にゲート絶縁膜１７を形成する。次に、ゲート絶縁膜１７上に多層膜２０を形成する。この後、第１の加熱処理を行い、酸化物半導体膜に含まれる不純物を脱離させる。 As in the first embodiment, the gate electrode 15 is formed over the substrate 11, and the gate insulating film 17 is formed over the substrate 11 and the gate electrode 15. Next, the multilayer film 20 is formed on the gate insulating film 17. After that, first heat treatment is performed to remove impurities contained in the oxide semiconductor film.
次に、実施の形態１と同様に、ゲート絶縁膜１７及び多層膜２０上に、酸化物絶縁膜２３、酸化物絶縁膜２４、及び窒化物絶縁膜２５を形成する。なお、酸化物絶縁膜２４を形成した後、第２の加熱処理を行い、酸化物絶縁膜２４に含まれる酸素の一部を酸化物半導体膜１８に供給する。 Next, as in Embodiment 1, the oxide insulating film 23, the oxide insulating film 24, and the nitride insulating film 25 are formed over the gate insulating film 17 and the multilayer film 20. Note that after the oxide insulating film 24 is formed, second heat treatment is performed to supply part of oxygen contained in the oxide insulating film 24 to the oxide semiconductor film 18.
次に、酸化物絶縁膜２３、酸化物絶縁膜２４、及び窒化物絶縁膜２５のそれぞれ一部をエッチングして、酸化物絶縁膜２３ａ、酸化物絶縁膜２４ａ、及び窒化物絶縁膜２５ａで形成される保護膜２６ａを形成する。 Next, the oxide insulating film 23, the oxide insulating film 24, and the nitride insulating film 25 are partially etched to form the oxide insulating film 23a, the oxide insulating film 24a, and the nitride insulating film 25a. A protective film 26a to be formed is formed.
次に、多層膜２０に接する一対の電極２１ｃ、２２ｃを、実施の形態１と同様に形成する。 Next, a pair of electrodes 21c and 22c in contact with the multilayer film 20 is formed in the same manner as in the first embodiment.
本実施の形態においては、一対の電極２１ｃ、２２ｃをエッチングする際、多層膜２０が保護膜２６ａに覆われているため、一対の電極２１ｃ、２２ｃを形成するエッチングによって、多層膜２０はダメージを受けない。さらに、酸化物絶縁膜２４ａは、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜で形成される。このため、酸化物絶縁膜２４ａに含まれる酸素の一部を酸化物半導体膜１８に移動させ、酸化物半導体膜１８に含まれる酸素欠損量を低減することができる。 In the present embodiment, when the pair of electrodes 21c and 22c is etched, the multilayer film 20 is covered with the protective film 26a, so that the multilayer film 20 is damaged by the etching to form the pair of electrodes 21c and 22c. I do not receive it. Further, the oxide insulating film 24a is formed using an oxide insulating film containing more oxygen than oxygen that satisfies the stoichiometric composition. Therefore, part of oxygen contained in the oxide insulating film 24a can be moved to the oxide semiconductor film 18 so that the amount of oxygen vacancies contained in the oxide semiconductor film 18 can be reduced.
なお、図６においては、保護膜２６ｃとして、窒化物絶縁膜２５ａが形成されるが、酸化物絶縁膜２３ａ及び酸化物絶縁膜２４ａの積層構造であってもよい。この場合、一対の電極２１ｃ、２２ｃを形成した後、窒化物絶縁膜２５ａを形成することが好ましい。この結果、外部から多層膜２０への水素、水等の侵入を防ぐことができる。 In FIG. 6, the nitride insulating film 25a is formed as the protective film 26c. However, a stacked structure of the oxide insulating film 23a and the oxide insulating film 24a may be used. In this case, it is preferable to form the nitride insulating film 25a after forming the pair of electrodes 21c and 22c. As a result, entry of hydrogen, water, etc. into the multilayer film 20 from the outside can be prevented.
以上の工程により、多層膜２０に含まれる欠陥を低減することが可能であり、トランジスタ５０の信頼性を向上させることができる。 Through the above steps, defects included in the multilayer film 20 can be reduced, and the reliability of the transistor 50 can be improved.
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及び実施例に示す構成及び方法などと適宜組み合わせて用いることができる。 Note that the structures, methods, and the like described in this embodiment can be combined as appropriate with any of the structures, methods, and the like described in the other embodiments and examples.
（実施の形態４）
上記実施の形態で開示された金属膜、酸化物半導体膜、無機絶縁膜など様々な膜はスパッタ法やプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。
(Embodiment 4)
Various films such as a metal film, an oxide semiconductor film, and an inorganic insulating film disclosed in the above embodiments can be formed by a sputtering method or a plasma CVD (Chemical Vapor Deposition) method. You may form by CVD method. As an example of the thermal CVD method, an MOCVD (Metal Organic Chemical Deposition) method or an ALD (Atomic Layer Deposition) method may be used.
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。 The thermal CVD method has an advantage that no defect is generated due to plasma damage because it is a film forming method that does not use plasma.
熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。 In the thermal CVD method, film formation may be performed by sending a source gas and an oxidant into the chamber at the same time, making the inside of the chamber under atmospheric pressure or reduced pressure, reacting in the vicinity of the substrate or on the substrate and depositing on the substrate. .
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の層を成膜し、後から導入される第２の原料ガスと反応して、第２の層が第１の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。 Further, in the ALD method, film formation may be performed by setting the inside of the chamber to atmospheric pressure or reduced pressure, sequentially introducing source gases for reaction into the chamber, and repeating the order of introducing the gases. For example, each switching valve (also referred to as a high-speed valve) is switched to supply two or more types of source gases to the chamber in order, so that a plurality of types of source gases are not mixed with the first source gas at the same time or thereafter. An active gas (such as argon or nitrogen) is introduced, and a second source gas is introduced. When the inert gas is introduced at the same time, the inert gas becomes a carrier gas, and the inert gas may be introduced at the same time when the second raw material gas is introduced. Further, instead of introducing the inert gas, the second raw material gas may be introduced after the first raw material gas is exhausted by evacuation. The first source gas is adsorbed on the surface of the substrate to form a first layer, reacts with a second source gas introduced later, and the second layer is stacked on the first layer. As a result, a thin film is formed. By repeating this gas introduction sequence a plurality of times until the desired thickness is achieved, a thin film having excellent step coverage can be formed. Since the thickness of the thin film can be adjusted by the number of times the gas introduction sequence is repeated, precise film thickness adjustment is possible, which is suitable for manufacturing a fine FET.
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された金属膜、酸化物半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、ＩｎＧａＺｎＯ膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ３）３である。また、トリメチルガリウムの化学式は、Ｇａ（ＣＨ３）３である。また、ジメチル亜鉛の化学式は、Ｚｎ（ＣＨ３）２である。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。 A thermal CVD method such as an MOCVD method or an ALD method can form various films such as a metal film, an oxide semiconductor film, and an inorganic insulating film disclosed in the embodiments described so far. For example, an InGaZnO film can be formed. In the case of forming a film, trimethylindium, trimethylgallium, and dimethylzinc are used. Note that the chemical formula of trimethylindium is In (CH 3 ) 3 . The chemical formula of trimethylgallium is Ga (CH 3 ) 3 . The chemical formula of dimethylzinc is Zn (CH 3 ) 2 . Moreover, it is not limited to these combinations, Triethylgallium (chemical formula Ga (C 2 H 5 ) 3 ) can be used instead of trimethylgallium, and diethylzinc (chemical formula Zn (C 2 H 5 ) is used instead of dimethylzinc. 2 ) can also be used.
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシド溶液、代表的にはテトラキスジメチルアミドハフニウム（ＴＤＭＡＨ））を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。なお、テトラキスジメチルアミドハフニウムの化学式はＨｆ［Ｎ（ＣＨ３）２］４である。また、他の材料液としては、テトラキス（エチルメチルアミド）ハフニウムなどがある。 For example, when a hafnium oxide film is formed by a film forming apparatus using ALD, a liquid containing a solvent and a hafnium precursor compound (hafnium alkoxide solution, typically tetrakisdimethylamide hafnium (TDMAH)) is vaporized. Two kinds of gases, that is, a source gas and ozone (O3) as an oxidizing agent are used. Note that the chemical formula of tetrakisdimethylamide hafnium is Hf [N (CH 3 ) 2 ] 4 . Other material liquids include tetrakis (ethylmethylamide) hafnium.
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。なお、トリメチルアルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材料液としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。 For example, in the case where an aluminum oxide film is formed by a film forming apparatus using ALD, a source gas obtained by vaporizing a liquid (such as trimethylaluminum (TMA)) containing a solvent and an aluminum precursor compound, and H 2 as an oxidizing agent. Two kinds of gases of O are used. Note that the chemical formula of trimethylaluminum is Al (CH 3 ) 3 . Other material liquids include tris (dimethylamido) aluminum, triisobutylaluminum, aluminum tris (2,2,6,6-tetramethyl-3,5-heptanedionate) and the like.
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被形成面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。 For example, in the case where a silicon oxide film is formed by a film forming apparatus using ALD, hexachlorodisilane is adsorbed on a surface on which the silicon oxide film is formed, chlorine contained in the adsorbate is removed, and an oxidizing gas (O 2 , dimonoxide) Nitrogen) radicals are supplied to react with the adsorbate.
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。 For example, in the case where a tungsten film is formed by a film forming apparatus using ALD, an initial tungsten film is formed by repeatedly introducing WF 6 gas and B 2 H 6 gas successively, and then WF 6 gas and H 2. Gases are simultaneously introduced to form a tungsten film. Note that SiH 4 gas may be used instead of B 2 H 6 gas.
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを同時に導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２とＯ３ガスを同時に導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い。 For example, in the case where an oxide semiconductor film such as an In—Ga—Zn—O film is formed by a film formation apparatus using ALD, In (CH 3 ) 3 gas and O 3 gas are sequentially introduced, and In -O layer is formed, and then Ga (CH 3 ) 3 gas and O 3 gas are simultaneously introduced to form a GaO layer, and then Zn (CH 3 ) 2 and O 3 gas are simultaneously introduced to form a ZnO layer. Form. Note that the order of these layers is not limited to this example. Alternatively, a mixed compound layer such as an In—Ga—O layer, an In—Zn—O layer, or a Ga—Zn—O layer may be formed by mixing these gases. Incidentally, O 3 may be used of H 2 O gas obtained by bubbling with an inert gas such as Ar in place of the gas, but better to use an O 3 gas containing no H are preferred. Further, In (C 2 H 5 ) 3 gas may be used instead of In (CH 3 ) 3 gas. Further, Ga (C 2 H 5 ) 3 gas may be used instead of Ga (CH 3 ) 3 gas. Further, In (C 2 H 5 ) 3 gas may be used instead of In (CH 3 ) 3 gas. Alternatively, Zn (CH 3 ) 2 gas may be used.
（実施の形態５）
本実施の形態では、本発明の一態様である半導体装置について、図面を用いて説明する。なお、本実施の形態では、表示装置を例にして本発明の一態様である半導体装置を説明する。
(Embodiment 5)
In this embodiment, a semiconductor device which is one embodiment of the present invention will be described with reference to drawings. Note that in this embodiment, a semiconductor device which is one embodiment of the present invention is described using a display device as an example.
図７（Ａ）に、半導体装置の一例を示す。図７（Ａ）に示す半導体装置は、画素部１０１と、走査線駆動回路１０４と、信号線駆動回路１０６と、各々が平行または略平行に配設され、且つ走査線駆動回路１０４によって電位が制御されるｍ本の走査線１０７と、各々が平行または略平行に配設され、且つ信号線駆動回路１０６によって電位が制御されるｎ本の信号線１０９と、を有する。さらに、画素部１０１はマトリクス状に配設された複数の画素３０１を有する。また、走査線１０７に沿って、各々が平行または略平行に配設された容量線１１５を有する。なお、容量線１１５は、信号線１０９に沿って、各々が平行または略平行に配設されていてもよい。また、走査線駆動回路１０４及び信号線駆動回路１０６をまとめて駆動回路部という場合がある。 FIG. 7A illustrates an example of a semiconductor device. In the semiconductor device illustrated in FIG. 7A, the pixel portion 101, the scan line driver circuit 104, and the signal line driver circuit 106 are provided in parallel or substantially in parallel, and the potential is supplied by the scan line driver circuit 104. There are m scanning lines 107 to be controlled, and n signal lines 109, each of which is arranged in parallel or substantially in parallel and whose potential is controlled by the signal line driver circuit 106. Further, the pixel portion 101 includes a plurality of pixels 301 arranged in a matrix. In addition, along the scanning line 107, each has a capacitive line 115 arranged in parallel or substantially in parallel. Note that the capacitor lines 115 may be arranged in parallel or substantially in parallel along the signal lines 109. In some cases, the scanning line driver circuit 104 and the signal line driver circuit 106 are collectively referred to as a driver circuit portion.
各走査線１０７は、画素部１０１においてｍ行ｎ列に配設された画素３０１のうち、いずれかの行に配設されたｎ個の画素３０１と電気的に接続される。また、各信号線１０９は、ｍ行ｎ列に配設された画素３０１のうち、いずれかの列に配設されたｍ個の画素３０１に電気的と接続される。ｍ、ｎは、ともに１以上の整数である。また、各容量線１１５は、ｍ行ｎ列に配設された画素３０１のうち、いずれかの行に配設されたｎ個の画素３０１と電気的に接続される。なお、容量線１１５が、信号線１０９に沿って、各々が平行または略平行に配設されている場合は、ｍ行ｎ列に配設された画素３０１のうち、いずれかの列に配設されたｍ個の画素３０１に電気的と接続される。 Each scanning line 107 is electrically connected to n pixels 301 arranged in one of the pixels 301 arranged in m rows and n columns in the pixel portion 101. Each signal line 109 is electrically connected to m pixels 301 arranged in any column among the pixels 301 arranged in m rows and n columns. m and n are both integers of 1 or more. In addition, each capacitor line 115 is electrically connected to n pixels 301 arranged in any row among the pixels 301 arranged in m rows and n columns. When the capacitor lines 115 are arranged in parallel or substantially in parallel along the signal line 109, the capacitor lines 115 are arranged in any column among the pixels 301 arranged in m rows and n columns. The m pixels 301 are electrically connected.
図７（Ｂ）及び図７（Ｃ）は、図７（Ａ）に示す表示装置の画素３０１に用いることができる回路構成を示している。 7B and 7C illustrate circuit structures that can be used for the pixel 301 of the display device illustrated in FIG. 7A.
図７（Ｂ）に示す画素３０１は、液晶素子１３２と、トランジスタ１３１＿１と、容量素子１３３＿１と、を有する。 A pixel 301 illustrated in FIG. 7B includes a liquid crystal element 132, a transistor 131_1, and a capacitor 133_1.
液晶素子１３２の一対の電極の一方の電位は、画素３０１の仕様に応じて適宜設定される。液晶素子１３２は、書き込まれるデータにより配向状態が設定される。なお、複数の画素３０１のそれぞれが有する液晶素子１３２の一対の電極の一方に共通の電位（コモン電位）を与えてもよい。また、各行の画素３０１毎の液晶素子１３２の一対の電極の一方に異なる電位を与えてもよい。 One potential of the pair of electrodes of the liquid crystal element 132 is appropriately set according to the specification of the pixel 301. The alignment state of the liquid crystal element 132 is set according to written data. Note that a common potential may be applied to one of the pair of electrodes of the liquid crystal element 132 included in each of the plurality of pixels 301. Further, a different potential may be applied to one of the pair of electrodes of the liquid crystal element 132 for each pixel 301 in each row.
例えば、液晶素子１３２を備える表示装置の駆動方法としては、ＴＮモード、ＳＴＮモード、ＶＡモード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ Ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＭＶＡモード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳモード、ＦＦＳモード、またはＴＢＡ（Ｔｒａｎｓｖｅｒｓｅ Ｂｅｎｄ Ａｌｉｇｎｍｅｎｔ）モードなどを用いてもよい。また、表示装置の駆動方法としては、上述した駆動方法の他、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲストホストモードなどがある。ただし、これに限定されず、液晶素子及びその駆動方式として様々なものを用いることができる。 For example, as a driving method of a display device including the liquid crystal element 132, a TN mode, an STN mode, a VA mode, an ASM (Axial Symmetrical Aligned Micro-cell) mode, an OCB (Optically Compensated Birefringence) mode, and an FLC (Ferroelectric mode) , AFLC (Anti Ferroelectric Liquid Crystal) mode, MVA mode, PVA (Patterned Vertical Alignment) mode, IPS mode, FFS mode, TBA (Transverse Bend Alignment) mode, etc. may be used. In addition to the above-described driving methods, there are ECB (Electrically Controlled Birefringence) mode, PDLC (Polymer Dispersed Liquid Crystal) mode, PNLC (Polymer Network Liquid Host mode), and other driving methods for the display device. However, the present invention is not limited to this, and various liquid crystal elements and driving methods thereof can be used.
また、ブルー相（Ｂｌｕｅ Ｐｈａｓｅ）を示す液晶とカイラル剤とを含む液晶組成物により液晶素子を構成してもよい。ブルー相を示す液晶は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため、配向処理が不要であり、視野角依存性が小さい。 In addition, a liquid crystal element may be formed using a liquid crystal composition including a liquid crystal exhibiting a blue phase and a chiral agent. A liquid crystal exhibiting a blue phase has a response speed as short as 1 msec or less and is optically isotropic. Therefore, alignment treatment is unnecessary and viewing angle dependency is small.
ｍ行ｎ列目の画素３０１において、トランジスタ１３１＿１のソース電極及びドレイン電極の一方は、信号線ＤＬ＿ｎに電気的に接続され、他方は液晶素子１３２の一対の電極の他方に電気的に接続される。また、トランジスタ１３１＿１のゲート電極は、走査線ＧＬ＿ｍに電気的に接続される。トランジスタ１３１＿１は、オン状態またはオフ状態になることにより、データ信号のデータの書き込みを制御する機能を有する。 In the pixel 301 in the m-th row and the n-th column, one of a source electrode and a drain electrode of the transistor 131_1 is electrically connected to the signal line DL_n, and the other is electrically connected to the other of the pair of electrodes of the liquid crystal element 132. . Further, the gate electrode of the transistor 131_1 is electrically connected to the scan line GL_m. The transistor 131_1 has a function of controlling data writing of the data signal by being turned on or off.
容量素子１３３＿１の一対の電極の一方は、電位が供給される配線（以下、容量線ＣＬ）に電気的に接続され、他方は、液晶素子１３２の一対の電極の他方に電気的に接続される。なお、容量線ＣＬの電位の値は、画素３０１の仕様に応じて適宜設定される。容量素子１３３＿１は、書き込まれたデータを保持する保持容量としての機能を有する。 One of the pair of electrodes of the capacitor 133_1 is electrically connected to a wiring to which a potential is supplied (hereinafter referred to as a capacitor line CL), and the other is electrically connected to the other of the pair of electrodes of the liquid crystal element 132. . Note that the value of the potential of the capacitor line CL is set as appropriate in accordance with the specifications of the pixel 301. The capacitor 133_1 functions as a storage capacitor for storing written data.
例えば、図７（Ｂ）の画素３０１を有する表示装置では、走査線駆動回路１０４により各行の画素３０１を順次選択し、トランジスタ１３１＿１をオン状態にしてデータ信号のデータを書き込む。 For example, in the display device including the pixel 301 in FIG. 7B, the pixel 301 in each row is sequentially selected by the scan line driver circuit 104, the transistor 131_1 is turned on, and data signal data is written.
データが書き込まれた画素３０１は、トランジスタ１３１＿１がオフ状態になることで保持状態になる。これを行毎に順次行うことにより、画像を表示できる。 The pixel 301 into which data is written is in a holding state when the transistor 131_1 is turned off. By sequentially performing this for each row, an image can be displayed.
また、図７（Ｃ）に示す画素３０１は、トランジスタ１３１＿２と、容量素子１３３＿２と、トランジスタ１３４と、発光素子１３５と、を有する。 A pixel 301 illustrated in FIG. 7C includes a transistor 131_2, a capacitor 133_2, a transistor 134, and a light-emitting element 135.
トランジスタ１３１＿２のソース電極及びドレイン電極の一方は、データ信号が与えられる配線（以下、信号線ＤＬ＿ｎという）に電気的に接続される。さらに、トランジスタ１３１＿２のゲート電極は、ゲート信号が与えられる配線（以下、走査線ＧＬ＿ｍという）に電気的に接続される。 One of a source electrode and a drain electrode of the transistor 131_2 is electrically connected to a wiring to which a data signal is supplied (hereinafter referred to as a signal line DL_n). Further, the gate electrode of the transistor 131_2 is electrically connected to a wiring to which a gate signal is supplied (hereinafter referred to as a scanning line GL_m).
トランジスタ１３１＿２は、オン状態またはオフ状態になることにより、データ信号のデータの書き込みを制御する機能を有する。 The transistor 131_2 has a function of controlling data writing of the data signal by being turned on or off.
容量素子１３３＿２の一対の電極の一方は、電位が与えられる配線（以下、電位供給線ＶＬ＿ａという）に電気的に接続され、他方は、トランジスタ１３１＿２のソース電極及びドレイン電極の他方に電気的に接続される。 One of the pair of electrodes of the capacitor 133_2 is electrically connected to a wiring to which a potential is applied (hereinafter referred to as a potential supply line VL_a), and the other is electrically connected to the other of the source electrode and the drain electrode of the transistor 131_2. Is done.
容量素子１３３＿２は、書き込まれたデータを保持する保持容量としての機能を有する。 The capacitor 133_2 functions as a storage capacitor for storing written data.
トランジスタ１３４のソース電極及びドレイン電極の一方は、電位供給線ＶＬ＿ａに電気的に接続される。さらに、トランジスタ１３４のゲート電極は、トランジスタ１３１＿２のソース電極及びドレイン電極の他方に電気的に接続される。 One of a source electrode and a drain electrode of the transistor 134 is electrically connected to the potential supply line VL_a. Further, the gate electrode of the transistor 134 is electrically connected to the other of the source electrode and the drain electrode of the transistor 131_2.
発光素子１３５のアノード及びカソードの一方は、電位供給線ＶＬ＿ｂに電気的に接続され、他方は、トランジスタ１３４のソース電極及びドレイン電極の他方に電気的に接続される。 One of an anode and a cathode of the light-emitting element 135 is electrically connected to the potential supply line VL_b, and the other is electrically connected to the other of the source electrode and the drain electrode of the transistor 134.
発光素子１３５としては、例えば有機エレクトロルミネセンス素子（有機ＥＬ素子ともいう）などを用いることができる。ただし、発光素子１３５としては、これに限定されず、無機材料からなる無機ＥＬ素子を用いても良い。 As the light-emitting element 135, for example, an organic electroluminescence element (also referred to as an organic EL element) or the like can be used. However, the light-emitting element 135 is not limited to this, and an inorganic EL element made of an inorganic material may be used.
なお、電位供給線ＶＬ＿ａ及び電位供給線ＶＬ＿ｂの一方には、高電源電位ＶＤＤが与えられ、他方には、低電源電位ＶＳＳが与えられる。 Note that one of the potential supply line VL_a and the potential supply line VL_b is supplied with the high power supply potential VDD, and the other is supplied with the low power supply potential VSS.
図７（Ｃ）の画素３０１を有する表示装置では、走査線駆動回路１０４により各行の画素３０１を順次選択し、トランジスタ１３１＿２をオン状態にしてデータ信号のデータを書き込む。 In the display device including the pixel 301 in FIG. 7C, the pixel 301 in each row is sequentially selected by the scan line driver circuit 104, the transistor 131_2 is turned on, and data signal data is written.
データが書き込まれた画素３０１は、トランジスタ１３１＿２がオフ状態になることで保持状態になる。さらに、書き込まれたデータ信号の電位に応じてトランジスタ１３４のソース電極とドレイン電極の間に流れる電流量が制御され、発光素子１３５は、流れる電流量に応じた輝度で発光する。これを行毎に順次行うことにより、画像を表示できる。 The pixel 301 into which data is written is in a holding state when the transistor 131_2 is turned off. Further, the amount of current flowing between the source electrode and the drain electrode of the transistor 134 is controlled in accordance with the potential of the written data signal, and the light emitting element 135 emits light with luminance corresponding to the amount of flowing current. By sequentially performing this for each row, an image can be displayed.
次いで、画素３０１に液晶素子を用いた液晶表示装置の具体的な例について説明する。ここでは、図７（Ｂ）に示す画素３０１の上面図を図８に示す。なお、図８においては、対向電極及び液晶素子を省略する。 Next, a specific example of a liquid crystal display device using a liquid crystal element for the pixel 301 will be described. Here, a top view of the pixel 301 illustrated in FIG. 7B is illustrated in FIG. In FIG. 8, the counter electrode and the liquid crystal element are omitted.
図８において、走査線として機能する導電膜３０４ｃは、信号線に略直交する方向（図中左右方向）に延伸して設けられている。信号線として機能する導電膜３１０ｄは、走査線に略直交する方向（図中上下方向）に延伸して設けられている。容量線として機能する導電膜３１０ｆは、信号線と平行方向に延伸して設けられている。なお、走査線として機能する導電膜３０４ｃは、走査線駆動回路１０４（図７（Ａ）を参照。）と電気的に接続されており、信号線として機能する導電膜３１０ｄ及び容量線として機能する導電膜３１０ｆは、信号線駆動回路１０６（図７（Ａ）を参照。）に電気的に接続されている。 In FIG. 8, the conductive film 304c functioning as a scanning line is provided to extend in a direction substantially orthogonal to the signal line (left and right direction in the figure). The conductive film 310d functioning as a signal line is provided to extend in a direction substantially perpendicular to the scanning line (vertical direction in the figure). The conductive film 310f functioning as a capacitor line is provided so as to extend in a direction parallel to the signal line. Note that the conductive film 304c functioning as a scan line is electrically connected to the scan line driver circuit 104 (see FIG. 7A) and functions as a conductive film 310d functioning as a signal line and a capacitor line. The conductive film 310f is electrically connected to the signal line driver circuit 106 (see FIG. 7A).
トランジスタ１０３は、走査線及び信号線が交差する領域に設けられている。トランジスタ１０３は、ゲート電極として機能する導電膜３０４ｃ、ゲート絶縁膜（図８に図示せず。）、ゲート絶縁膜上に形成されたチャネル領域が形成される多層膜３０８ｂ、ソース電極及びドレイン電極として機能する導電膜３１０ｄ、３１０ｅにより構成される。なお、導電膜３０４ｃは、走査線としても機能し、多層膜３０８ｂと重畳する領域がトランジスタ１０３のゲート電極として機能する。また、導電膜３１０ｄは、信号線としても機能し、多層膜３０８ｂと重畳する領域がトランジスタ１０３のソース電極またはドレイン電極として機能する。また、図８において、走査線は、上面形状において端部が多層膜３０８ｂの端部より外側に位置する。このため、走査線はバックライトなどの光源からの光を遮る遮光膜として機能する。この結果、トランジスタに含まれる多層膜３０８ｂに光が照射されず、トランジスタの電気特性の変動を抑制することができる。 The transistor 103 is provided in a region where the scan line and the signal line intersect. The transistor 103 includes a conductive film 304c functioning as a gate electrode, a gate insulating film (not shown in FIG. 8), a multilayer film 308b in which a channel region formed over the gate insulating film is formed, and a source electrode and a drain electrode The conductive films 310d and 310e function. Note that the conductive film 304 c also functions as a scan line, and a region overlapping with the multilayer film 308 b functions as a gate electrode of the transistor 103. The conductive film 310d also functions as a signal line, and a region overlapping with the multilayer film 308b functions as a source electrode or a drain electrode of the transistor 103. In FIG. 8, the scanning line has an end portion located outside the end portion of the multilayer film 308b in the upper surface shape. Therefore, the scanning line functions as a light shielding film that blocks light from a light source such as a backlight. As a result, the multilayer film 308b included in the transistor is not irradiated with light, and variation in electrical characteristics of the transistor can be suppressed.
また、導電膜３１０ｅは、開口部３６２ｃにおいて、画素電極として機能する透光性を有する導電膜３１６ｂと電気的に接続されている。 The conductive film 310e is electrically connected to the light-transmitting conductive film 316b functioning as a pixel electrode in the opening 362c.
容量素子１０５は、開口部３６２において容量線として機能する導電膜３１０ｆと接続されている。また、容量素子１０５は、ゲート絶縁膜上に形成される透光性を有する導電膜３０８ｃと、画素電極として機能する透光性を有する導電膜３１６ｃと、トランジスタ１０３上に設けられる窒化物絶縁膜で形成される誘電体膜とで構成されている。即ち、容量素子１０５は透光性を有する。 The capacitor 105 is connected to the conductive film 310 f functioning as a capacitor line in the opening 362. The capacitor 105 includes a light-transmitting conductive film 308 c formed over the gate insulating film, a light-transmitting conductive film 316 c functioning as a pixel electrode, and a nitride insulating film provided over the transistor 103. And a dielectric film formed by That is, the capacitor 105 has a light-transmitting property.
このように容量素子１０５は透光性を有するため、画素３０１内に容量素子１０５を大きく（大面積に）形成することができる。従って、開口率を高めつつ、５０％以上、好ましくは５５％以上、好ましくは６０％以上とすることが可能であると共に、電荷容量を増大させた半導体装置を得ることができる。例えば、解像度の高い半導体装置、例えば液晶表示装置においては、画素の面積が小さくなり、容量素子の面積も小さくなる。このため、解像度の高い半導体装置において、容量素子に蓄積される電荷容量が小さくなる。しかしながら、本実施の形態に示す容量素子１０５は透光性を有するため、当該容量素子を画素に設けることで、各画素において十分な電荷容量を得つつ、開口率を高めることができる。代表的には、画素密度が２００ｐｐｉ以上、さらには３００ｐｐｉ以上である高解像度の半導体装置に好適に用いることができる。 Thus, since the capacitor 105 has a light-transmitting property, the capacitor 105 can be formed large (in a large area) in the pixel 301. Therefore, while increasing the aperture ratio, it is possible to obtain 50% or more, preferably 55% or more, preferably 60% or more, and obtain a semiconductor device having an increased charge capacity. For example, in a semiconductor device with high resolution, for example, a liquid crystal display device, the area of a pixel is reduced and the area of a capacitor element is also reduced. For this reason, in a semiconductor device with high resolution, the charge capacity stored in the capacitor element is reduced. However, since the capacitor 105 described in this embodiment has a light-transmitting property, the aperture ratio can be increased while obtaining a sufficient charge capacity in each pixel by providing the capacitor in the pixel. Typically, it can be suitably used for a high-resolution semiconductor device having a pixel density of 200 ppi or more, further 300 ppi or more.
また、図８に示す画素３０１は、信号線として機能する導電膜３１０ｄと平行な辺と比較して走査線として機能する導電膜３０４ｃと平行な辺の方が長い形状であり、且つ容量線として機能する導電膜３１０ｆが、信号線として機能する導電膜３１０ｄと平行な方向に延伸して設けられている。この結果、画素３０１に占める導電膜３１０ｆの面積を低減することが可能であるため、開口率を高めることができる。また、容量線として機能する導電膜３１０ｆが接続電極を用いず、直接透光性を有する導電膜３０８ｃと接するため、さらに開口率を高めることができる。 8 has a shape in which the side parallel to the conductive film 304c functioning as a scanning line is longer than the side parallel to the conductive film 310d functioning as a signal line, and as a capacitor line. A conductive film 310f that functions is provided so as to extend in a direction parallel to the conductive film 310d that functions as a signal line. As a result, the area of the conductive film 310f occupying the pixel 301 can be reduced, so that the aperture ratio can be increased. Further, since the conductive film 310f functioning as a capacitor line is in direct contact with the conductive film 308c having a light-transmitting property without using a connection electrode, the aperture ratio can be further increased.
また、本発明の一態様は、高解像度の表示装置においても、開口率を高めることができるため、バックライトなどの光源の光を効率よく利用することができ、表示装置の消費電力を低減することができる。 Further, according to one embodiment of the present invention, since the aperture ratio can be increased even in a high-resolution display device, light from a light source such as a backlight can be efficiently used, and power consumption of the display device can be reduced. be able to.
次いで、図８の一点鎖線Ｃ−Ｄ間における断面図を図９に示す。なお、図９において、走査線駆動回路１０４及び信号線駆動回路１０６を含む駆動回路部（上面図を省略する。）の断面図をＡ−Ｂに示す。本実施の形態においては、縦電界方式の液晶表示装置について説明する。 Next, FIG. 9 shows a cross-sectional view taken along the dashed-dotted line CD in FIG. 9A and 9B, a cross-sectional view of a driver circuit portion (a top view is omitted) including the scan line driver circuit 104 and the signal line driver circuit 106 is shown in AB. In this embodiment mode, a vertical electric field liquid crystal display device will be described.
本実施の形態に示す表示装置は、一対の基板（基板３０２と基板３４２）間に液晶素子３２２が挟持されている。 In the display device described in this embodiment, a liquid crystal element 322 is sandwiched between a pair of substrates (a substrate 302 and a substrate 342).
液晶素子３２２は、基板３０２の上方の透光性を有する導電膜３１６ｂと、配向性を制御する膜（以下、配向膜３１８、３５２という）と、液晶層３２０と、導電膜３５０と、を有する。なお、透光性を有する導電膜３１６ｂは、液晶素子３２２の一方の電極として機能し、導電膜３５０は、液晶素子３２２の他方の電極として機能する。 The liquid crystal element 322 includes a light-transmitting conductive film 316 b above the substrate 302, films for controlling alignment (hereinafter referred to as alignment films 318 and 352), a liquid crystal layer 320, and a conductive film 350. . Note that the light-transmitting conductive film 316 b functions as one electrode of the liquid crystal element 322 and the conductive film 350 functions as the other electrode of the liquid crystal element 322.
このように、液晶表示装置とは、液晶素子を有する装置のことをいう。なお、液晶表示装置は、複数の画素を駆動させる駆動回路等を含む。また、液晶表示装置は、別の基板上に配置された制御回路、電源回路、信号生成回路及びバックライトモジュール等を含み、液晶モジュールとよぶこともある。 Thus, a liquid crystal display device refers to a device having a liquid crystal element. Note that the liquid crystal display device includes a driving circuit and the like for driving a plurality of pixels. In addition, the liquid crystal display device includes a control circuit, a power supply circuit, a signal generation circuit, a backlight module, and the like which are arranged on another substrate, and is sometimes called a liquid crystal module.
駆動回路部において、ゲート電極として機能する導電膜３０４ａ、ゲート絶縁膜として機能する絶縁膜３０５及び絶縁膜３０６、チャネル領域が形成される多層膜３０８ａ、ソース電極及びドレイン電極として機能する導電膜３１０ａ、３１０ｂによりトランジスタ１０２を構成する。多層膜３０８ａは、ゲート絶縁膜上に設けられる。 In the driver circuit portion, a conductive film 304a functioning as a gate electrode, an insulating film 305 and an insulating film 306 functioning as a gate insulating film, a multilayer film 308a in which a channel region is formed, a conductive film 310a functioning as a source electrode and a drain electrode, The transistor 102 is configured by 310b. The multilayer film 308a is provided on the gate insulating film.
画素部において、ゲート電極として機能する導電膜３０４ｃ、ゲート絶縁膜として機能する絶縁膜３０５及び絶縁膜３０６、ゲート絶縁膜上に形成されたチャネル領域が形成される多層膜３０８ｂ、ソース電極及びドレイン電極として機能する導電膜３１０ｄ、３１０ｅによりトランジスタ１０３を構成する。多層膜３０８ｂは、ゲート絶縁膜上に設けられる。また、導電膜３１０ｄ、３１０ｅ上には、絶縁膜３１２、絶縁膜３１４が保護膜として設けられている。 In the pixel portion, a conductive film 304c functioning as a gate electrode, an insulating film 305 and an insulating film 306 functioning as a gate insulating film, a multilayer film 308b in which a channel region formed over the gate insulating film is formed, a source electrode and a drain electrode The transistor 103 is formed using the conductive films 310d and 310e functioning as The multilayer film 308b is provided over the gate insulating film. An insulating film 312 and an insulating film 314 are provided as protective films over the conductive films 310d and 310e.
また、画素電極として機能する透光性を有する導電膜３１６ｂが、絶縁膜３１２及び絶縁膜３１４に設けられた開口部において、導電膜３１０ｅと接続する。 A light-transmitting conductive film 316b functioning as a pixel electrode is connected to the conductive film 310e in an opening provided in the insulating film 312 and the insulating film 314.
また、一方の電極として機能する透光性を有する導電膜３０８ｃ、誘電体膜として機能する絶縁膜３１４、他方の電極として機能する透光性を有する導電膜３１６ｂにより容量素子１０５を構成する。透光性を有する導電膜３０８ｃは、ゲート絶縁膜上に設けられる。 Further, the capacitor 105 is formed using the light-transmitting conductive film 308 c functioning as one electrode, the insulating film 314 functioning as a dielectric film, and the light-transmitting conductive film 316 b functioning as the other electrode. The light-transmitting conductive film 308c is provided over the gate insulating film.
また、駆動回路部において、導電膜３０４ａ、３０４ｃと同時に形成された導電膜３０４ｂと、導電膜３１０ａ、３１０ｂ、３１０ｄ、３１０ｅと同時に形成された導電膜３１０ｃとは、透光性を有する導電膜３１６ｂと同時に形成された透光性を有する導電膜３１６ａで接続される。 In the driver circuit portion, the conductive film 304b formed at the same time as the conductive films 304a and 304c and the conductive film 310c formed at the same time as the conductive films 310a, 310b, 310d, and 310e are light-transmitting conductive films 316b. They are connected by a light-transmitting conductive film 316a formed at the same time.
導電膜３０４ａ及び透光性を有する導電膜３１６ａは、絶縁膜３０６及び絶縁膜３１２に設けられた開口部において接続する。また、導電膜３１０ｃと透光性を有する導電膜３１６ａは、絶縁膜３１２及び絶縁膜３１４に設けられた開口部において接続する。 The conductive film 304a and the light-transmitting conductive film 316a are connected to each other in openings provided in the insulating film 306 and the insulating film 312. In addition, the conductive film 310c and the light-transmitting conductive film 316a are connected to each other in an opening provided in the insulating film 312 and the insulating film 314.
ここで、図９に示す表示装置の構成要素について、以下に説明する。 Here, the components of the display device shown in FIG. 9 will be described below.
基板３０２上には、導電膜３０４ａ、３０４ｂ、３０４ｃが形成されている。導電膜３０４ａは、駆動回路部のトランジスタのゲート電極としての機能を有する。また、導電膜３０４ｃは、画素部１０１に形成され、画素部のトランジスタのゲート電極として機能する。また、導電膜３０４ｂは、走査線駆動回路１０４に形成され、導電膜３１０ｃと接続する。 On the substrate 302, conductive films 304a, 304b, and 304c are formed. The conductive film 304a functions as a gate electrode of the transistor in the driver circuit portion. The conductive film 304c is formed in the pixel portion 101 and functions as a gate electrode of a transistor in the pixel portion. The conductive film 304b is formed in the scan line driver circuit 104 and connected to the conductive film 310c.
基板３０２は、実施の形態１に示す基板１１の材料を適宜用いることができる。 As the substrate 302, the material of the substrate 11 described in Embodiment 1 can be used as appropriate.
導電膜３０４ａ、３０４ｂ、３０４ｃとしては、実施の形態１に示すゲート電極１５の材料及び作製方法を適宜用いることができる。 As the conductive films 304a, 304b, and 304c, the material and manufacturing method of the gate electrode 15 described in Embodiment 1 can be used as appropriate.
基板３０２、及び導電膜３０４ａ、３０４ｃ、３０４ｂ上には、絶縁膜３０５、絶縁膜３０６が形成されている。絶縁膜３０５、絶縁膜３０６は、駆動回路部のトランジスタのゲート絶縁膜、及び画素部１０１のトランジスタのゲート絶縁膜としての機能を有する。 An insulating film 305 and an insulating film 306 are formed over the substrate 302 and the conductive films 304a, 304c, and 304b. The insulating films 305 and 306 function as a gate insulating film of the transistor in the driver circuit portion and a gate insulating film of the transistor in the pixel portion 101.
絶縁膜３０５としては、実施の形態１に示すゲート絶縁膜１７で説明した窒化物絶縁膜を用いて形成することが好ましい。絶縁膜３０６としては、実施の形態１に示すゲート絶縁膜１７で説明した酸化物絶縁膜を用いて形成することが好ましい。 The insulating film 305 is preferably formed using the nitride insulating film described in the gate insulating film 17 described in Embodiment 1. The insulating film 306 is preferably formed using the oxide insulating film described in the gate insulating film 17 described in Embodiment 1.
絶縁膜３０６上には、多層膜３０８ａ、３０８ｂ、透光性を有する導電膜３０８ｃが形成されている。多層膜３０８ａは、導電膜３０４ａと重畳する位置に形成され、駆動回路部のトランジスタのチャネル領域として機能する。また、多層膜３０８ｂは、導電膜３０４ｃと重畳する位置に形成され、画素部のトランジスタのチャネル領域として機能する。透光性を有する導電膜３０８ｃは、容量素子１０５の一方の電極として機能する。 Over the insulating film 306, multilayer films 308a and 308b and a light-transmitting conductive film 308c are formed. The multilayer film 308a is formed so as to overlap with the conductive film 304a and functions as a channel region of the transistor in the driver circuit portion. The multilayer film 308b is formed at a position overlapping with the conductive film 304c and functions as a channel region of the transistor in the pixel portion. The light-transmitting conductive film 308 c functions as one electrode of the capacitor 105.
多層膜３０８ａ、３０８ｂ、及び透光性を有する導電膜３０８ｃは、実施の形態１に示す多層膜２０の材料及び作製方法を適宜用いることができる。 For the multilayer films 308a and 308b and the light-transmitting conductive film 308c, the material and manufacturing method of the multilayer film 20 described in Embodiment 1 can be used as appropriate.
透光性を有する導電膜３０８ｃは、多層膜３０８ａ、３０８ｂと同様の多層膜であり、且つ不純物が含まれていることを特徴とする。不純物としては、水素がある。なお、水素の代わりに不純物として、ホウ素、リン、スズ、アンチモン、希ガス元素、アルカリ金属、アルカリ土類金属等が含まれていてもよい。 The light-transmitting conductive film 308c is a multilayer film similar to the multilayer films 308a and 308b and includes impurities. An impurity is hydrogen. Note that boron, phosphorus, tin, antimony, a rare gas element, an alkali metal, an alkaline earth metal, or the like may be contained as an impurity instead of hydrogen.
多層膜３０８ａ、３０８ｂ、及び透光性を有する導電膜３０８ｃは共に、ゲート絶縁膜上に形成されるが、不純物濃度が異なる。具体的には、多層膜３０８ａ、３０８ｂと比較して、透光性を有する導電膜３０８ｃの不純物濃度が高い。例えば、多層膜３０８ａ、３０８ｂに含まれる水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下であり、透光性を有する導電膜３０８ｃに含まれる水素濃度は、８×１０１９ａｔｏｍｓ／ｃｍ３以上、好ましくは１×１０２０ａｔｏｍｓ／ｃｍ３以上、より好ましくは５×１０２０ａｔｏｍｓ／ｃｍ３以上である。また、多層膜３０８ａ、３０８ｂと比較して、透光性を有する導電膜３０８ｃに含まれる水素濃度は２倍、好ましくは１０倍以上である。 The multilayer films 308a and 308b and the light-transmitting conductive film 308c are both formed over the gate insulating film but have different impurity concentrations. Specifically, the impurity concentration of the light-transmitting conductive film 308c is higher than that of the multilayer films 308a and 308b. For example, the hydrogen concentration contained in the multilayer films 308a and 308b is less than 5 × 10 19 atoms / cm 3 , preferably less than 5 × 10 18 atoms / cm 3 , preferably 1 × 10 18 atoms / cm 3 or less, more preferably Is 5 × 10 17 atoms / cm 3 or less, more preferably 1 × 10 16 atoms / cm 3 or less, and the hydrogen concentration contained in the light-transmitting conductive film 308c is 8 × 10 19 atoms / cm 3 or more. It is preferably 1 × 10 20 atoms / cm 3 or more, more preferably 5 × 10 20 atoms / cm 3 or more. Further, the hydrogen concentration contained in the light-transmitting conductive film 308c is twice as high as that of the multilayer films 308a and 308b, preferably 10 times or more.
また、透光性を有する導電膜３０８ｃは、多層膜３０８ａ、３０８ｂより抵抗率が低い。透光性を有する導電膜３０８ｃの抵抗率が、多層膜３０８ａ、３０８ｂの抵抗率の１×１０−８倍以上１×１０−１倍以下であることが好ましく、代表的には１×１０−３Ωｃｍ以上１×１０４Ωｃｍ未満、さらに好ましくは、抵抗率が１×１０−３Ωｃｍ以上１×１０−１Ωｃｍ未満であるとよい。 The light-transmitting conductive film 308c has a lower resistivity than the multilayer films 308a and 308b. The resistivity of the conductive film 308c having a light-transmitting property is a multilayer film 308a, is preferably not more than 1 × 10 -1 times 1 × 10 -8 times the resistivity of the 308b, typically 1 × 10 - 3 Ωcm or more and less than 1 × 10 4 Ωcm, more preferably, the resistivity is 1 × 10 −3 Ωcm or more and less than 1 × 10 −1 Ωcm.
酸素欠損を有する酸化物半導体に水素を添加すると、酸素欠損サイトに水素が入り伝導帯近傍にドナー準位が形成される。この結果、酸化物半導体は、導電性が高くなり、導電体化する。導電体化された酸化物半導体を酸化物導電体ということができる。即ち、透光性を有する導電膜３０８ｃは、酸化物導電体で形成されるということができる。一般に、酸化物半導体は、エネルギーギャップが大きいため、可視光に対して透光性を有する。一方、酸化物導電体は、伝導帯近傍にドナー準位を有する酸化物半導体である。したがって、該ドナー準位による吸収の影響は小さく、可視光に対して酸化物半導体と同程度の透光性を有する。 When hydrogen is added to an oxide semiconductor having an oxygen vacancy, hydrogen enters the oxygen vacancy site and a donor level is formed in the vicinity of the conduction band. As a result, the oxide semiconductor has high conductivity and becomes a conductor. A conductive oxide semiconductor can be referred to as an oxide conductor. That is, it can be said that the light-transmitting conductive film 308c is formed using an oxide conductor. In general, an oxide semiconductor has a large energy gap and thus has a light-transmitting property with respect to visible light. On the other hand, an oxide conductor is an oxide semiconductor having a donor level in the vicinity of the conduction band. Therefore, the influence of absorption due to the donor level is small, and the light transmittance of visible light is comparable to that of an oxide semiconductor.
多層膜３０８ａ、３０８ｂは、絶縁膜３０６及び絶縁膜３１２等の、多層膜との界面特性を向上させることが可能な材料で形成される膜と接しているため、多層膜３０８ａ、３０８ｂは、半導体として機能し、多層膜３０８ａ、３０８ｂを有するトランジスタは、優れた電気特性を有する。 Since the multilayer films 308a and 308b are in contact with a film formed of a material capable of improving interface characteristics with the multilayer film, such as the insulating film 306 and the insulating film 312, the multilayer films 308a and 308b are semiconductors. The transistor including the multilayer films 308a and 308b has excellent electrical characteristics.
一方、透光性を有する導電膜３０８ｃは、開口部３６２（図１２（Ａ）参照。）において絶縁膜３１４と接する。絶縁膜３１４は、外部からの不純物、例えば、水、アルカリ金属、アルカリ土類金属等が、多層膜へ拡散するのを防ぐ材料で形成される膜であり、更には水素を含む。このため、絶縁膜３１４の水素が多層膜３０８ａ、３０８ｂと同時に形成された多層膜に拡散すると、該多層膜に含まれる酸化物半導体膜において水素は酸素と結合し、キャリアである電子が生成される。また、絶縁膜３１４をプラズマＣＶＤ法またはスパッタリング法で成膜すると、多層膜３０８ａ、３０８Ｂがプラズマに曝され、酸素欠損が生成される。当該酸素欠損に絶縁膜３１４に含まれる水素が入ることで、キャリアである電子が生成される。これらの結果多層膜に含まれる酸化物半導体膜は、導電性が高くなり導体として機能する。即ち、導電性の高い酸化物半導体膜ともいえる。ここでは、多層膜３０８ａ、３０８ｂと同様の材料を主成分とし、且つ水素濃度が多層膜３０８ａ、３０８ｂより高いことにより、導電性が高められた金属酸化物を、透光性を有する導電膜３０８ｃとよぶ。 On the other hand, the light-transmitting conductive film 308c is in contact with the insulating film 314 in the opening 362 (see FIG. 12A). The insulating film 314 is a film formed of a material that prevents external impurities such as water, alkali metal, alkaline earth metal, and the like from diffusing into the multilayer film, and further contains hydrogen. Therefore, when hydrogen in the insulating film 314 diffuses into the multilayer film formed at the same time as the multilayer films 308a and 308b, hydrogen is combined with oxygen in the oxide semiconductor film included in the multilayer film, and electrons serving as carriers are generated. The In addition, when the insulating film 314 is formed by a plasma CVD method or a sputtering method, the multilayer films 308a and 308B are exposed to plasma, and oxygen vacancies are generated. When hydrogen contained in the insulating film 314 enters the oxygen vacancies, electrons serving as carriers are generated. As a result, the oxide semiconductor film included in the multilayer film has high conductivity and functions as a conductor. That is, it can be said that the oxide semiconductor film has high conductivity. Here, a metal oxide whose main component is the same material as that of the multilayer films 308a and 308b and whose hydrogen concentration is higher than that of the multilayer films 308a and 308b is used as a light-transmitting conductive film 308c. Called.
ただし、本発明の実施形態の一態様は、これに限定されず、透光性を有する導電膜３０８ｃは、場合によっては、絶縁膜３１４と接していないことも可能である。 Note that one embodiment of the present invention is not limited to this, and the light-transmitting conductive film 308c may not be in contact with the insulating film 314 depending on circumstances.
また、本発明の実施形態の一態様は、これに限定されず、透光性を有する導電膜３０８ｃは、場合によっては、多層膜３０８ａ、または、３０８ｂと別々の工程で形成されてもよい。その場合には、透光性を有する導電膜３０８ｃは、多層膜３０８ａ、３０８ｂと、異なる材質を有していても良い。例えば、透光性を有する導電膜３０８ｃは、インジウム錫酸化物（以下、ＩＴＯと示す。）、または、インジウム亜鉛酸化物等を用いて形成有してもよい。 One embodiment of the present invention is not limited to this, and the light-transmitting conductive film 308c may be formed in a separate step from the multilayer film 308a or 308b depending on circumstances. In that case, the light-transmitting conductive film 308c may have a different material from the multilayer films 308a and 308b. For example, the light-transmitting conductive film 308c may be formed using indium tin oxide (hereinafter referred to as ITO), indium zinc oxide, or the like.
本実施の形態に示す半導体装置は、トランジスタの多層膜と同時に、容量素子の一方となる電極を形成する。また、画素電極として機能する透光性を有する導電膜を容量素子の他方の電極として用いる。これらのため、容量素子を形成するために、新たに導電膜を形成する工程が不要であり、半導体装置の作製工程を削減できる。また、容量素子は、一対の電極が透光性を有する導電膜で形成されているため、透光性を有する。この結果、容量素子の占有面積を大きくしつつ、画素の開口率を高めることができる。 In the semiconductor device described in this embodiment, an electrode serving as one of capacitor elements is formed at the same time as a multilayer film of a transistor. A light-transmitting conductive film functioning as a pixel electrode is used as the other electrode of the capacitor. Therefore, a process for forming a new conductive film is not required to form a capacitor element, and the manufacturing process of a semiconductor device can be reduced. In addition, the capacitor has a light-transmitting property because the pair of electrodes is formed using a light-transmitting conductive film. As a result, the aperture ratio of the pixel can be increased while increasing the area occupied by the capacitive element.
導電膜３１０ａ、３１０ｂ、３１０ｃ、３１０ｄ、３１０ｅは、実施の形態１に示す一対の電極２１、２２の材料及び作製方法を適宜用いることができる。 For the conductive films 310a, 310b, 310c, 310d, and 310e, the material and the manufacturing method of the pair of electrodes 21 and 22 described in Embodiment 1 can be used as appropriate.
絶縁膜３０６、多層膜３０８ａ、３０８ｂ、透光性を有する導電膜３０８ｃ、及び導電膜３１０ａ、３１０ｂ、３１０ｃ、３１０ｄ、３１０ｅ上には、絶縁膜３１２、絶縁膜３１４が形成されている。絶縁膜３１２は、絶縁膜３０６と同様に、多層膜との界面特性を向上させることが可能な材料を用いることが好ましく、少なくとも実施の形態１に示す酸化物絶縁膜２４と同様の材料及び作製方法を適宜用いることができる。また、実施の形態１に示すように、酸化物絶縁膜２３及び酸化物絶縁膜を積層して形成してもよい。 An insulating film 312 and an insulating film 314 are formed over the insulating film 306, the multilayer films 308a and 308b, the light-transmitting conductive film 308c, and the conductive films 310a, 310b, 310c, 310d, and 310e. As the insulating film 312, it is preferable to use a material capable of improving the interface characteristics with the multilayer film as in the case of the insulating film 306, and at least the same material and manufacturing as the oxide insulating film 24 described in Embodiment 1 The method can be used as appropriate. Further, as illustrated in Embodiment 1, the oxide insulating film 23 and the oxide insulating film may be stacked.
絶縁膜３１４は、絶縁膜３０５と同様に、外部からの不純物、例えば、水、アルカリ金属、アルカリ土類金属等が、多層膜へ拡散するのを防ぐ材料を用いることが好ましく、実施の形態１に示す窒化物絶縁膜２５の材料及び作製方法を適宜用いることができる。 As in the insulating film 305, the insulating film 314 is preferably formed using a material that prevents external impurities such as water, alkali metal, alkaline earth metal, and the like from diffusing into the multilayer film. The material and manufacturing method of the nitride insulating film 25 shown in FIG.
また、絶縁膜３１４上には透光性を有する導電膜３１６ａ、３１６ｂが形成されている。透光性を有する導電膜３１６ａは、開口部３６４ａ（図１２（Ｃ）参照。）において導電膜３０４ｂと電気的に接続され、開口部３６４ｂ（図１２（Ｃ）参照。）において導電膜３１０ｃと電気的に接続される。即ち、導電膜３０４ｂ及び導電膜３１０ｃを接続する接続電極として機能する。透光性を有する導電膜３１６ｂは、開口部３６４ｃ（図１２（Ｃ）参照。）において導電膜３１０ｅと電気的に接続され、画素の画素電極としての機能を有する。また、透光性を有する導電膜３１６ｂは、容量素子の一対の電極の一方として機能することができる。 In addition, light-transmitting conductive films 316 a and 316 b are formed over the insulating film 314. The light-transmitting conductive film 316a is electrically connected to the conductive film 304b in the opening 364a (see FIG. 12C) and is connected to the conductive film 310c in the opening 364b (see FIG. 12C). Electrically connected. That is, it functions as a connection electrode for connecting the conductive film 304b and the conductive film 310c. The light-transmitting conductive film 316b is electrically connected to the conductive film 310e in the opening 364c (see FIG. 12C) and functions as a pixel electrode of the pixel. The light-transmitting conductive film 316b can function as one of a pair of electrodes of the capacitor.
導電膜３０４ｂ及び導電膜３１０ｃが直接接するような接続構造とするには、導電膜３１０ｃを形成する前に、絶縁膜３０５、絶縁膜３０６に開口部を形成するためにパターニングを行い、マスクを形成する必要があるが、図９の接続構造には、当該フォトマスクが不要である。しかしながら、図９のように、透光性を有する導電膜３１６ａにより、導電膜３０４ｂ及び導電膜３１０ｃを接続することで、導電膜３０４ｂ及び導電膜３１０ｃが直接接する接続部を作製する必要が無くなり、フォトマスクを１枚少なくすることができる。即ち、半導体装置の作製工程を削減することが可能である。 In order to obtain a connection structure in which the conductive films 304b and 310c are in direct contact with each other, patterning is performed to form openings in the insulating films 305 and 306 and a mask is formed before the conductive film 310c is formed. However, the connection structure in FIG. 9 does not require the photomask. However, as illustrated in FIG. 9, by connecting the conductive film 304b and the conductive film 310c with the light-transmitting conductive film 316a, it is not necessary to form a connection portion in which the conductive film 304b and the conductive film 310c are in direct contact with each other. One photomask can be reduced. That is, the number of manufacturing steps of the semiconductor device can be reduced.
透光性を有する導電膜３１６ａ、３１６ｂとしては、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、ＩＴＯ、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。 The light-transmitting conductive films 316a and 316b include indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, ITO, indium A light-transmitting conductive material such as zinc oxide or indium tin oxide to which silicon oxide is added can be used.
また、基板３４２上には、有色性を有する膜（以下、有色膜３４６という。）が形成されている。有色膜３４６は、カラーフィルタとしての機能を有する。また、有色膜３４６に隣接する遮光膜３４４が基板３４２上に形成される。遮光膜３４４は、ブラックマトリクスとして機能する。また、有色膜３４６は、必ずしも設ける必要はなく、例えば、表示装置が白黒の場合等によって、有色膜３４６を設けない構成としてもよい。 In addition, a colored film (hereinafter referred to as a colored film 346) is formed over the substrate 342. The colored film 346 functions as a color filter. In addition, a light shielding film 344 adjacent to the colored film 346 is formed on the substrate 342. The light shielding film 344 functions as a black matrix. Further, the colored film 346 is not necessarily provided. For example, the colored film 346 may not be provided depending on the case where the display device is monochrome.
有色膜３４６としては、特定の波長帯域の光を透過する有色膜であればよく、例えば、赤色の波長帯域の光を透過する赤色（Ｒ）のカラーフィルタ、緑色の波長帯域の光を透過する緑色（Ｇ）のカラーフィルタ、青色の波長帯域の光を透過する青色（Ｂ）のカラーフィルタなどを用いることができる。 The colored film 346 may be a colored film that transmits light in a specific wavelength band. For example, a red (R) color filter that transmits light in the red wavelength band, or light in the green wavelength band. A green (G) color filter, a blue (B) color filter that transmits light in a blue wavelength band, or the like can be used.
遮光膜３４４としては、特定の波長帯域の光を遮光する機能を有していればよく、金属膜または黒色顔料等を含んだ有機絶縁膜などを用いることができる。 As the light-blocking film 344, it is sufficient if it has a function of blocking light in a specific wavelength band, and a metal film, an organic insulating film containing a black pigment, or the like can be used.
また、有色膜３４６上には、絶縁膜３４８が形成されている。絶縁膜３４８は、平坦化層としての機能、または有色膜３４６が含有しうる不純物を液晶素子側へ拡散するのを抑制する機能を有する。 An insulating film 348 is formed on the colored film 346. The insulating film 348 has a function as a planarization layer or a function of suppressing diffusion of impurities that can be contained in the colored film 346 to the liquid crystal element side.
また、絶縁膜３４８上には、導電膜３５０が形成されている。導電膜３５０は、画素部の液晶素子が有する一対の電極の他方としての機能を有する。なお、透光性を有する導電膜３１６ａ、３１６ｂ、及び導電膜３５０上には、配向膜としての機能を有する絶縁膜を別途形成してもよい。 A conductive film 350 is formed over the insulating film 348. The conductive film 350 functions as the other of the pair of electrodes included in the liquid crystal element in the pixel portion. Note that an insulating film having a function as an alignment film may be additionally formed over the light-transmitting conductive films 316 a and 316 b and the conductive film 350.
また、透光性を有する導電膜３１６ａ、３１６ｂと導電膜３５０との間には、液晶層３２０が形成されている。また液晶層３２０は、シール材（図示しない）を用いて、基板３０２と基板３４２の間に封止されている。なお、シール材は、外部からの水分等の入り込みを抑制するために、無機材料と接触する構成が好ましい。 A liquid crystal layer 320 is formed between the light-transmitting conductive films 316 a and 316 b and the conductive film 350. In addition, the liquid crystal layer 320 is sealed between the substrate 302 and the substrate 342 using a sealant (not shown). Note that the sealing material is preferably in contact with an inorganic material in order to suppress entry of moisture and the like from the outside.
また、透光性を有する導電膜３１６ａ、３１６ｂと導電膜３５０との間に液晶層３２０の厚さ（セルギャップともいう）を維持するスペーサを設けてもよい。 Further, a spacer that maintains the thickness of the liquid crystal layer 320 (also referred to as a cell gap) may be provided between the light-transmitting conductive films 316 a and 316 b and the conductive film 350.
図９に示す半導体装置に示す基板３０２上に設けられた素子部の作製方法について、図１０乃至図１３を用いて説明する。 A method for manufacturing an element portion provided over the substrate 302 in the semiconductor device illustrated in FIG. 9 will be described with reference to FIGS.
まず、基板３０２を準備する。ここでは、基板３０２としてガラス基板を用いる。 First, the substrate 302 is prepared. Here, a glass substrate is used as the substrate 302.
次に、基板３０２上に導電膜を形成し、該導電膜を所望の領域に加工することで、導電膜３０４ａ、３０４ｂ、３０４ｃを形成する。なお、導電膜３０４ａ、３０４ｂ、３０４ｃの形成は、所望の領域に第１のパターニングによるマスクの形成を行い、該マスクに覆われていない領域をエッチングすることで形成することができる（図１０（Ａ）参照）。 Next, a conductive film is formed over the substrate 302, and the conductive film is processed into a desired region, whereby conductive films 304a, 304b, and 304c are formed. Note that the conductive films 304a, 304b, and 304c can be formed by forming a mask by first patterning in a desired region and etching a region that is not covered with the mask (FIG. 10 ( A)).
また、導電膜３０４ａ、３０４ｂ、３０４ｃとしては、代表的には、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法等を用いて形成することができる。 The conductive films 304a, 304b, and 304c can be typically formed by an evaporation method, a CVD method, a sputtering method, a spin coating method, or the like.
次に、基板３０２、及び導電膜３０４ａ、３０４ｂ、３０４ｃ上に、絶縁膜３０５を形成し、絶縁膜３０５上に絶縁膜３０６を形成する（図１０（Ａ）参照）。 Next, the insulating film 305 is formed over the substrate 302 and the conductive films 304a, 304b, and 304c, and the insulating film 306 is formed over the insulating film 305 (see FIG. 10A).
絶縁膜３０５及び絶縁膜３０６は、スパッタリング法、ＣＶＤ法等により形成することができる。なお、絶縁膜３０５及び絶縁膜３０６は、真空中で連続して形成すると不純物の混入が抑制され好ましい。 The insulating film 305 and the insulating film 306 can be formed by a sputtering method, a CVD method, or the like. Note that it is preferable that the insulating film 305 and the insulating film 306 be formed successively in a vacuum because entry of impurities is suppressed.
次に、絶縁膜３０６上に多層膜３０７を形成する（図１０（Ｂ）参照）。 Next, a multilayer film 307 is formed over the insulating film 306 (see FIG. 10B).
多層膜３０７は、スパッタリング法、塗布法、パルスレーザー蒸着法、レーザーアブレーション法などを用いて形成することができる。 The multilayer film 307 can be formed by a sputtering method, a coating method, a pulse laser deposition method, a laser ablation method, or the like.
次に、多層膜３０７を所望の領域に加工することで、島状の多層膜３０８ａ、３０８ｂ、３０８ｄを形成する。なお、多層膜３０８ａ、３０８ｂ、３０８ｄの形成は、所望の領域に第２のパターニングによるマスクの形成を行い、該マスクに覆われていない領域をエッチングすることで形成することができる。エッチングとしては、ドライエッチング、ウエットエッチング、または双方を組み合わせたエッチングを用いることができる（図１０（Ｃ）参照）。 Next, the multilayer film 307 is processed into a desired region, thereby forming island-shaped multilayer films 308a, 308b, and 308d. The multilayer films 308a, 308b, and 308d can be formed by forming a mask by second patterning in a desired region and etching a region that is not covered with the mask. As the etching, dry etching, wet etching, or a combination of both can be used (see FIG. 10C).
次に、第１の加熱処理を行う。第１の加熱処理は、実施の形態１に示す第１の加熱処理と同様の条件を用いる。第１の加熱処理によって、多層膜３０８ａ、３０８ｂ、３０８ｄに用いる酸化物半導体の結晶性を高め、さらに絶縁膜３０６、及び多層膜３０８ａ、３０８ｂ、３０８ｄから水素や水などの不純物を除去することができる。なお、酸化物半導体をエッチングする前に第１の加熱工程を行ってもよい。 Next, first heat treatment is performed. The first heat treatment uses conditions similar to those of the first heat treatment described in Embodiment 1. By the first heat treatment, the crystallinity of the oxide semiconductor used for the multilayer films 308a, 308b, and 308d can be increased, and impurities such as hydrogen and water can be removed from the insulating film 306 and the multilayer films 308a, 308b, and 308d. it can. Note that the first heating step may be performed before the oxide semiconductor is etched.
次に、絶縁膜３０６、及び多層膜３０８ａ、３０８ｂ、３０８ｄ上に導電膜３０９を形成する（図１１（Ａ）参照）。 Next, a conductive film 309 is formed over the insulating film 306 and the multilayer films 308a, 308b, and 308d (see FIG. 11A).
導電膜３０９としては、例えば、スパッタリング法を用いて形成することができる。 For example, the conductive film 309 can be formed by a sputtering method.
次に、導電膜３０９を所望の領域に加工することで、導電膜３１０ａ、３１０ｂ、３１０ｃ、３１０ｄ、３１０ｅを形成する。なお、導電膜３１０ａ、３１０ｂ、３１０ｃ、３１０ｄ、３１０ｅの形成は、所望の領域に第３のパターニングによるマスクの形成を行い、該マスクに覆われていない領域をエッチングすることで、形成することができる（図１１（Ｂ）参照）。 Next, the conductive films 310a, 310b, 310c, 310d, and 310e are formed by processing the conductive film 309 into a desired region. Note that the conductive films 310a, 310b, 310c, 310d, and 310e can be formed by forming a mask by a third patterning in a desired region and etching a region that is not covered with the mask. Yes (see FIG. 11B).
次に、絶縁膜３０６、多層膜３０８ａ、３０８ｂ、３０８ｄ、及び導電膜３１０ａ、３１０ｂ、３１０ｃ、３１０ｄ、３１０ｅ上を覆うように、絶縁膜３１１を形成する（図１１（Ｃ）参照）。 Next, an insulating film 311 is formed so as to cover the insulating film 306, the multilayer films 308a, 308b, and 308d and the conductive films 310a, 310b, 310c, 310d, and 310e (see FIG. 11C).
絶縁膜３１１としては、実施の形態１に示す酸化物絶縁膜２３及び酸化物絶縁膜２４と同様の条件を用いて積層して形成することができる。 The insulating film 311 can be formed by stacking using the same conditions as the oxide insulating film 23 and the oxide insulating film 24 described in Embodiment 1.
次に、絶縁膜３１１を所望の領域に加工することで、絶縁膜３１２、及び開口部３６２を形成する。なお、絶縁膜３１１、及び開口部３６２の形成は、所望の領域に第４のパターニングによるマスクの形成を行い、該マスクに覆われていない領域をエッチングすることで、形成することができる（図１２（Ａ）参照）。 Next, the insulating film 311 and the opening 362 are formed by processing the insulating film 311 into a desired region. Note that the insulating film 311 and the opening 362 can be formed by forming a mask by a fourth patterning in a desired region and etching a region not covered with the mask (see FIG. 12 (A)).
なお、開口部３６２は、多層膜３０８ｄの表面が露出するように形成する。開口部３６２の形成方法としては、例えば、ドライエッチング法を用いることができる。ただし、開口部３６２の形成方法としては、これに限定されず、ウエットエッチング法、またはドライエッチング法とウエットエッチング法を組み合わせた形成方法としてもよい。 Note that the opening 362 is formed so that the surface of the multilayer film 308d is exposed. As a method for forming the opening 362, for example, a dry etching method can be used. However, the method for forming the opening 362 is not limited to this, and may be a wet etching method or a formation method in which a dry etching method and a wet etching method are combined.
こののち、第２の加熱処理を行って、絶縁膜３１１に含まれる酸素の一部を多層膜３０８ａ、３０８ｂに含まれる酸化物半導体膜に酸素を移動させ、多層膜３０８ａ、３０８ｂに含まれる酸化物半導体膜中の酸素欠損量を低減することができる。 After that, second heat treatment is performed, so that part of oxygen contained in the insulating film 311 is transferred to the oxide semiconductor film contained in the multilayer films 308a and 308b, and oxidized in the multilayer films 308a and 308b. The amount of oxygen vacancies in the physical semiconductor film can be reduced.
次に、絶縁膜３１２及び多層膜３０８ｄ上に絶縁膜３１３を形成する（図１２（Ｂ）参照）。 Next, an insulating film 313 is formed over the insulating film 312 and the multilayer film 308d (see FIG. 12B).
絶縁膜３１３としては、外部からの不純物、例えば、酸素、水素、水、アルカリ金属、アルカリ土類金属等が、多層膜へ拡散するのを防ぐ材料を用いることが好ましく、更には水素を含むことが好ましく、代表的には窒素を含む無機絶縁材料、例えば窒化物絶縁膜を用いることができる。絶縁膜３１３としては、例えば、ＣＶＤ法を用いて形成することができる。 As the insulating film 313, it is preferable to use a material that prevents external impurities such as oxygen, hydrogen, water, alkali metal, alkaline earth metal, and the like from diffusing into the multilayer film, and further includes hydrogen. Typically, an inorganic insulating material containing nitrogen, for example, a nitride insulating film can be used. The insulating film 313 can be formed using, for example, a CVD method.
絶縁膜３１４は、外部からの不純物、例えば、水、アルカリ金属、アルカリ土類金属等が、多層膜へ拡散するのを防ぐ材料で形成される膜であり、更には水素を含む。このため、絶縁膜３１４の水素が多層膜３０８ｄに拡散すると、該多層膜３０８ｄに含まれる酸化物半導体膜において水素は酸素と結合し、キャリアである電子が生成される。この結果、多層膜３０８ｄに含まれる酸化物半導体膜は、導電性が高くなり、透光性を有する導電膜３０８ｃとなる。 The insulating film 314 is a film formed of a material that prevents external impurities such as water, alkali metal, alkaline earth metal, and the like from diffusing into the multilayer film, and further contains hydrogen. Therefore, when hydrogen in the insulating film 314 diffuses into the multilayer film 308d, hydrogen is combined with oxygen in the oxide semiconductor film included in the multilayer film 308d, and electrons serving as carriers are generated. As a result, the oxide semiconductor film included in the multilayer film 308d has high conductivity and becomes a light-transmitting conductive film 308c.
また、上記窒化シリコン膜は、ブロック性を高めるために、高温で成膜されることが好ましく、例えば基板温度１００℃以上基板の歪み点以下、より好ましくは３００℃以上４００℃以下の温度で加熱して成膜することが好ましい。また高温で成膜する場合は、多層膜３０８ａ、３０８ｂとして用いる酸化物半導体から酸素が脱離し、キャリア濃度が上昇する現象が発生することがあるため、このような現象が発生しない温度とする。 In addition, the silicon nitride film is preferably formed at a high temperature in order to improve the block property. For example, the silicon nitride film is heated at a substrate temperature of 100 ° C. or higher and a substrate strain point or lower, more preferably 300 ° C. or higher and 400 ° C. or lower. It is preferable to form a film. In the case where the film is formed at a high temperature, oxygen may be desorbed from the oxide semiconductor used as the multilayer films 308a and 308b, and the carrier concentration may increase. Therefore, the temperature is set such that such a phenomenon does not occur.
次に、絶縁膜３１３を所望の領域に加工することで、絶縁膜３１４、及び開口部３６４ａ、３６４ｂ、３６４ｃを形成する。なお、絶縁膜３１４、及び開口部３６４ａ、３６４ｂ、３６４ｃは、所望の領域に第５のパターニングによるマスクの形成を行い、該マスクに覆われていない領域をエッチングすることで形成することができる（図１２（Ｃ）参照）。 Next, the insulating film 313 and the openings 364a, 364b, and 364c are formed by processing the insulating film 313 into a desired region. Note that the insulating film 314 and the openings 364a, 364b, and 364c can be formed by forming a mask by a fifth patterning in a desired region and etching a region that is not covered with the mask ( (See FIG. 12C).
また、開口部３６４ａは、導電膜３０４ｂの表面が露出するように形成する。また、開口部３６４ｂは、導電膜３１０ｃが露出するように形成する。また、開口部３６４ｃは、導電膜３１０ｅが露出するように形成する。 The opening 364a is formed so that the surface of the conductive film 304b is exposed. The opening 364b is formed so that the conductive film 310c is exposed. The opening 364c is formed so that the conductive film 310e is exposed.
なお、開口部３６４ａ、３６４ｂ、３６４ｃの形成方法としては、例えば、ドライエッチング法を用いることができる。ただし、開口部３６４ａ、３６４ｂ、３６４ｃの形成方法としては、これに限定されず、ウエットエッチング法、またはドライエッチング法とウエットエッチング法を組み合わせた形成方法としてもよい。 As a method for forming the openings 364a, 364b, and 364c, for example, a dry etching method can be used. However, the method for forming the openings 364a, 364b, and 364c is not limited to this, and a wet etching method or a formation method that combines a dry etching method and a wet etching method may be used.
次に、開口部３６４ａ、３６４ｂ、３６４ｃを覆うように絶縁膜３１４上に導電膜３１５を形成する（図１３（Ａ）参照）。 Next, a conductive film 315 is formed over the insulating film 314 so as to cover the openings 364a, 364b, and 364c (see FIG. 13A).
導電膜３１５としては、例えば、スパッタリング法を用いて形成することができる。 The conductive film 315 can be formed by a sputtering method, for example.
次に、導電膜３１５を所望の領域に加工することで、透光性を有する導電膜３１６ａ、３１６ｂを形成する。なお、透光性を有する導電膜３１６ａ、３１６ｂの形成は、所望の領域に第６のパターニングによるマスクの形成を行い、該マスクに覆われていない領域をエッチングすることで形成することができる（図１３（Ｂ）参照）。 Next, the conductive film 315 is processed into a desired region, so that light-transmitting conductive films 316a and 316b are formed. Note that the light-transmitting conductive films 316a and 316b can be formed by forming a mask by sixth patterning in a desired region and etching a region not covered with the mask ( (See FIG. 13B).
以上の工程で基板３０２上に、トランジスタを有する画素部及び駆動回路部を形成することができる。なお、本実施の形態に示す作製工程においては、第１乃至第６のパターニング、すなわち６枚のマスクでトランジスタ、及び容量素子を同時に形成することができる。 Through the above process, a pixel portion and a driver circuit portion each including a transistor can be formed over the substrate 302. Note that in the manufacturing process described in this embodiment, a transistor and a capacitor can be formed at the same time with first to sixth patterning, that is, with six masks.
なお、本実施の形態では、絶縁膜３１４に含まれる水素を多層膜３０８ｄに拡散させて、多層膜３０８ｄに含まれる酸化物半導体膜の導電性を高めたが、多層膜３０８ａ、３０８ｂをマスクで覆い、多層膜３０８ｄに不純物、代表的には、水素、ホウ素、リン、スズ、アンチモン、希ガス元素、アルカリ金属、アルカリ土類金属等を添加して、多層膜３０８ｄに含まれる酸化物半導体膜の導電性を高めてもよい。多層膜３０８ｄに水素、ホウ素、リン、スズ、アンチモン、希ガス元素等を添加する方法としては、イオンドーピング法、イオン注入法等がある。一方、多層膜３０８ｄにアルカリ金属、アルカリ土類金属等を添加する方法としては、該不純物を含む溶液を多層膜３０８ｄに曝す方法がある。 Note that in this embodiment, hydrogen contained in the insulating film 314 is diffused into the multilayer film 308d to increase the conductivity of the oxide semiconductor film included in the multilayer film 308d. However, the multilayer films 308a and 308b are masked. An oxide semiconductor film included in the multilayer film 308d is formed by adding impurities, typically hydrogen, boron, phosphorus, tin, antimony, a rare gas element, an alkali metal, an alkaline earth metal, or the like to the multilayer film 308d. The conductivity may be increased. Examples of a method for adding hydrogen, boron, phosphorus, tin, antimony, a rare gas element, or the like to the multilayer film 308d include an ion doping method and an ion implantation method. On the other hand, as a method for adding an alkali metal, an alkaline earth metal, or the like to the multilayer film 308d, there is a method in which a solution containing the impurity is exposed to the multilayer film 308d.
次に、基板３０２に対向して設けられる基板３４２上に形成される構造について、以下説明を行う。 Next, a structure formed over the substrate 342 provided to face the substrate 302 will be described below.
まず、基板３４２を準備する。基板３４２としては、基板３０２に示す材料を援用することができる。次に、基板３４２上に遮光膜３４４、有色膜３４６を形成する（図１４（Ａ）参照）。 First, the substrate 342 is prepared. As the substrate 342, the material shown in the substrate 302 can be used. Next, a light-blocking film 344 and a colored film 346 are formed over the substrate 342 (see FIG. 14A).
遮光膜３４４及び有色膜３４６は、様々な材料を用いて、印刷法、インクジェット法、フォトリソグラフィ技術を用いたエッチング方法などでそれぞれ所望の位置に形成する。 The light-blocking film 344 and the colored film 346 are formed at desired positions using a variety of materials by a printing method, an inkjet method, an etching method using a photolithography technique, or the like.
次に、遮光膜３４４、及び有色膜３４６上に絶縁膜３４８を形成する（図１４（Ｂ）参照）。 Next, an insulating film 348 is formed over the light-blocking film 344 and the colored film 346 (see FIG. 14B).
絶縁膜３４８としては、例えばアクリル樹脂、エポキシ樹脂、ポリイミド等の有機絶縁膜を用いることができる。絶縁膜３４８を形成することによって、例えば、有色膜３４６中に含まれる不純物等を液晶層３２０側に拡散することを抑制することができる。ただし、絶縁膜３４８は、必ずしも設ける必要はなく、絶縁膜３４８を形成しない構造としてもよい。 As the insulating film 348, for example, an organic insulating film such as an acrylic resin, an epoxy resin, or polyimide can be used. By forming the insulating film 348, for example, diffusion of impurities or the like contained in the colored film 346 to the liquid crystal layer 320 side can be suppressed. Note that the insulating film 348 is not necessarily provided and a structure in which the insulating film 348 is not formed may be employed.
次に、絶縁膜３４８上に導電膜３５０を形成する（図１４（Ｃ）参照）。導電膜３５０としては、導電膜３１５に示す材料を援用することができる。 Next, a conductive film 350 is formed over the insulating film 348 (see FIG. 14C). As the conductive film 350, the material shown in the conductive film 315 can be used.
以上の工程で基板３４２上に形成される構造を形成することができる。 Through the above steps, a structure formed over the substrate 342 can be formed.
次に、基板３０２と基板３４２上、より詳しくは基板３０２上に形成された絶縁膜３１４、透光性を有する導電膜３１６ａ、３１６ｂと、基板３４２上に形成された導電膜３５０上に、それぞれ配向膜３１８と配向膜３５２を形成する。配向膜３１８、配向膜３５２は、ラビング法、光配向法等を用いて形成することができる。その後、基板３０２と、基板３４２との間に液晶層３２０を形成する。液晶層３２０の形成方法としては、ディスペンサ法（滴下法）や、基板３０２と基板３４２とを貼り合わせてから毛細管現象を用いて液晶を注入する注入法を用いることができる。 Next, over the substrate 302 and the substrate 342, more specifically, the insulating film 314 formed over the substrate 302, the light-transmitting conductive films 316a and 316b, and the conductive film 350 formed over the substrate 342, respectively. An alignment film 318 and an alignment film 352 are formed. The alignment film 318 and the alignment film 352 can be formed by a rubbing method, a photo-alignment method, or the like. After that, the liquid crystal layer 320 is formed between the substrate 302 and the substrate 342. As a method for forming the liquid crystal layer 320, a dispenser method (a dropping method) or an injection method in which liquid crystal is injected using a capillary phenomenon after the substrate 302 and the substrate 342 are bonded to each other can be used.
以上の工程で、図９に示す表示装置を作製することができる。 Through the above steps, the display device illustrated in FIG. 9 can be manufactured.
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及び実施例に示す構成及び方法などと適宜組み合わせて用いることができる。 Note that the structures, methods, and the like described in this embodiment can be combined as appropriate with any of the structures, methods, and the like described in the other embodiments and examples.
（実施の形態６）
本実施の形態では、上記実施の形態で説明した半導体装置に含まれているトランジスタにおいて、多層膜２０及び多層膜３４に適用可能な一態様について説明する。なお、ここでは、多層膜に含まれる酸化物半導体膜を一例に用いて説明するが、酸化物膜も同様の構造とすることができる。
(Embodiment 6)
In this embodiment, one mode applicable to the multilayer film 20 and the multilayer film 34 in the transistor included in the semiconductor device described in the above embodiment is described. Note that the oxide semiconductor film included in the multilayer film is described here as an example; however, the oxide film can have a similar structure.
酸化物半導体膜は、単結晶構造の酸化物半導体（以下、単結晶酸化物半導体という。）、多結晶構造の酸化物半導体（以下、多結晶酸化物半導体という。）、微結晶構造の酸化物半導体（以下、微結晶酸化物半導体という。）、及び非晶質構造の酸化物半導体（以下、非晶質酸化物半導体という。）の一以上で構成されてもよい。また、酸化物半導体膜は、ＣＡＡＣ−ＯＳで構成されていてもよい。また、酸化物半導体膜は、非晶質酸化物半導体及び結晶粒を有する酸化物半導体で構成されていてもよい。以下に、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体について説明する。 An oxide semiconductor film includes an oxide semiconductor having a single crystal structure (hereinafter referred to as a single crystal oxide semiconductor), an oxide semiconductor having a polycrystalline structure (hereinafter referred to as a polycrystalline oxide semiconductor), and an oxide having a microcrystalline structure. One or more of a semiconductor (hereinafter referred to as a microcrystalline oxide semiconductor) and an oxide semiconductor having an amorphous structure (hereinafter referred to as an amorphous oxide semiconductor) may be used. The oxide semiconductor film may be formed using a CAAC-OS. The oxide semiconductor film may be formed using an amorphous oxide semiconductor and an oxide semiconductor having crystal grains. A single crystal oxide semiconductor, a CAAC-OS, a polycrystalline oxide semiconductor, a microcrystalline oxide semiconductor, and an amorphous oxide semiconductor are described below.
＜単結晶酸化物半導体＞
単結晶酸化物半導体は、例えば、不純物濃度が低く、欠陥準位密度が低い（酸素欠損が少ない）ため、キャリア密度を低くすることができる。従って、単結晶酸化物半導体をチャネル領域に用いたトランジスタは、ノーマリーオンの電気特性になることが少ない場合がある。また、単結晶酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。従って、単結晶酸化物半導体をチャネル領域に用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる場合がある。
<Single crystal oxide semiconductor>
For example, a single crystal oxide semiconductor has a low impurity concentration and a low density of defect states (low oxygen vacancies); Therefore, a transistor in which a single crystal oxide semiconductor is used for a channel region often has normally-on electrical characteristics. In addition, since the single-crystal oxide semiconductor has a low density of defect states, the density of trap levels may be low. Therefore, a transistor using a single crystal oxide semiconductor for a channel region may have a small change in electrical characteristics and be a highly reliable transistor.
＜ＣＡＡＣ−ＯＳ＞
ＣＡＡＣ−ＯＳは、例えば、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像で、結晶部を確認することができる場合がある。ＣＡＡＣ−ＯＳに含まれる結晶部は、例えば、ＴＥＭによる観察像で、一辺１００ｎｍの立方体内に収まる大きさであることが多い。また、ＣＡＡＣ−ＯＳは、ＴＥＭによる観察像で、結晶部と結晶部との境界を明確に確認できない場合がある。そのため、ＣＡＡＣ−ＯＳは、ＴＥＭによる観察像で、粒界（グレインバウンダリーともいう。）を明確に確認できない場合がある。ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、不純物が偏析することが少ない。また、ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、欠陥準位密度が高くなることが少ない。また、ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、電子移動度の低下が小さい。
<CAAC-OS>
For example, the CAAC-OS may be able to confirm a crystal part in an observation image obtained by a transmission electron microscope (TEM: Transmission Electron Microscope). In many cases, a crystal part included in the CAAC-OS fits in a cube with a side of 100 nm, for example, as an observation image obtained by a TEM. In addition, in the CAAC-OS, there is a case where the boundary between the crystal part and the crystal part cannot be clearly confirmed in an observation image by TEM. Therefore, the CAAC-OS may not be able to clearly confirm a grain boundary (also referred to as a grain boundary) in an observation image using a TEM. For example, the CAAC-OS does not have a clear grain boundary; In addition, since the CAAC-OS does not have a clear grain boundary, for example, the density of defect states is rarely increased. In addition, since the CAAC-OS does not have a clear grain boundary, for example, the decrease in electron mobility is small.
ＣＡＡＣ−ＯＳは、例えば、複数の結晶部を有し、当該複数の結晶部においてｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っている場合がある。また、ＣＡＡＣ−ＯＳは、例えば、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用い、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、配向を示す２θが３１°近傍のピークが現れる場合がある。また、ＣＡＡＣ−ＯＳは、例えば、電子線回折パターンで、スポット（輝点）が観測される場合がある。なお、特に、ビーム径が１０ｎｍφ以下、または５ｎｍφ以下の電子線を用いて得られる電子線回折パターンを、極微電子線回折パターンと呼ぶ。また、ＣＡＡＣ−ＯＳは、例えば、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが揃っていない場合がある。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／及びｂ軸はマクロに揃っていない場合がある。 For example, the CAAC-OS includes a plurality of crystal parts, and the c-axis is aligned in a direction parallel to the normal vector of the surface to be formed or the normal vector of the surface of the plurality of crystal parts. In addition, when the CAAC-OS is analyzed by an out-of-plane method using, for example, an X-ray diffraction (XRD) apparatus, a peak where 2θ indicating orientation is near 31 ° may appear. is there. In the CAAC-OS, for example, spots (bright spots) may be observed in an electron beam diffraction pattern. In particular, an electron beam diffraction pattern obtained using an electron beam having a beam diameter of 10 nmφ or less or 5 nmφ or less is referred to as a micro electron beam diffraction pattern. In the CAAC-OS, for example, the directions of the a-axis and the b-axis may not be uniform between different crystal parts. For example, the CAAC-OS may be c-axis oriented and the a-axis and / or b-axis may not be aligned in a macro manner.
図１５は、ＣＡＡＣ−ＯＳを有する試料の極微電子線回折パターンの一例である。ここでは、試料を、ＣＡＡＣ−ＯＳの被形成面に垂直な方向に切断し、厚さが４０ｎｍ程度となるように薄片化する。また、ここでは、ビーム径が１ｎｍφの電子線を、試料の切断面に垂直な方向から入射させる。図１５より、ＣＡＡＣ−ＯＳの極微電子線回折パターンは、スポットが観測されることがわかる。 FIG. 15 is an example of a microelectron beam diffraction pattern of a sample including a CAAC-OS. Here, the sample is cut in a direction perpendicular to the surface on which the CAAC-OS is formed, and thinned so that the thickness becomes approximately 40 nm. Here, an electron beam having a beam diameter of 1 nmφ is made incident from a direction perpendicular to the cut surface of the sample. FIG. 15 indicates that spots are observed in the microelectron beam diffraction pattern of the CAAC-OS.
ＣＡＡＣ−ＯＳに含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。 The crystal part included in the CAAC-OS is aligned so that, for example, the c-axis is in a direction parallel to the normal vector of the formation surface of the CAAC-OS or the normal vector of the surface, and from a direction perpendicular to the ab plane. The metal atoms are arranged in a triangular shape or a hexagonal shape as viewed, and the metal atoms are arranged in layers or the metal atoms and oxygen atoms are arranged in layers as viewed from the direction perpendicular to the c-axis. Note that the directions of the a-axis and the b-axis may be different between different crystal parts. In this specification, the term “perpendicular” includes a range of 80 ° to 100 °, preferably 85 ° to 95 °. In addition, a simple term “parallel” includes a range of −10 ° to 10 °, preferably −5 ° to 5 °.
ＣＡＡＣ−ＯＳに含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳの形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。また、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行ったときに形成される。従って、結晶部のｃ軸は、ＣＡＡＣ−ＯＳが形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。 Since the c-axis of the crystal part included in the CAAC-OS is aligned in a direction parallel to the normal vector of the CAAC-OS formation surface or the normal vector of the surface, the shape of the CAAC-OS (formation surface) Depending on the cross-sectional shape of the surface or the cross-sectional shape of the surface). The crystal part is formed when a film is formed or when a crystallization process such as a heat treatment is performed after the film formation. Accordingly, the c-axes of the crystal parts are aligned in a direction parallel to the normal vector of the surface where the CAAC-OS is formed or the normal vector of the surface.
ＣＡＡＣ−ＯＳは、例えば、不純物濃度を低減することで形成することができる場合がある。ここで、不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体の主成分以外の元素である。特に、シリコンなどの元素は、酸化物半導体を構成する金属元素よりも酸素との結合力が強い。従って、当該元素が酸化物半導体から酸素を奪う場合、酸化物半導体の原子配列を乱し、結晶性を低下させることがある。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、酸化物半導体の結晶性を低下させることがある。従って、ＣＡＡＣ−ＯＳは、不純物濃度の低い酸化物半導体である。また、酸化物半導体に含まれる不純物は、キャリア発生源となる場合がある。 In some cases, the CAAC-OS can be formed by reducing the impurity concentration, for example. Here, the impurity is an element other than the main component of the oxide semiconductor, such as hydrogen, carbon, silicon, or a transition metal element. In particular, an element such as silicon has a stronger bonding force with oxygen than a metal element included in an oxide semiconductor. Therefore, in the case where the element deprives oxygen from the oxide semiconductor, the atomic arrangement of the oxide semiconductor may be disturbed and crystallinity may be reduced. In addition, heavy metals such as iron and nickel, argon, carbon dioxide, and the like have large atomic radii (or molecular radii), which may disturb the atomic arrangement of the oxide semiconductor and decrease the crystallinity of the oxide semiconductor. Therefore, the CAAC-OS is an oxide semiconductor with a low impurity concentration. Further, an impurity contained in the oxide semiconductor might serve as a carrier generation source.
なお、ＣＡＡＣ−ＯＳにおいて、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳの形成過程において、酸化物半導体の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳに不純物が混入することにより、当該不純物混入領域において結晶部の結晶性が低下することがある。 Note that in the CAAC-OS, the distribution of crystal parts may not be uniform. For example, in the formation process of the CAAC-OS, in the case where crystal growth is performed from the surface side of the oxide semiconductor, the ratio of crystal parts in the vicinity of the surface to be formed may be higher in the vicinity of the surface. Further, when impurities are mixed in the CAAC-OS, crystallinity of a crystal part in the impurity-mixed region may be lowered.
また、ＣＡＡＣ−ＯＳは、例えば、欠陥準位密度を低減することで形成することができる。酸化物半導体において、例えば、酸素欠損があると欠陥準位密度が増加する。酸素欠損は、トラップ準位となることや、水素を捕獲することによってキャリア発生源となることがある。ＣＡＡＣ−ＯＳを形成するためには、例えば、酸化物半導体に酸素欠損を生じさせないことが重要となる。従って、ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体である。または、ＣＡＡＣ−ＯＳは、酸素欠損量の少ない酸化物半導体である。 In addition, the CAAC-OS can be formed by reducing the density of defect states, for example. In an oxide semiconductor, for example, when there is an oxygen vacancy, the density of defect states increases. Oxygen deficiency may become a trap generation level or become a carrier generation source by capturing hydrogen. In order to form the CAAC-OS, for example, it is important to prevent oxygen vacancies from being generated in the oxide semiconductor. Therefore, the CAAC-OS is an oxide semiconductor with a low density of defect states. Alternatively, the CAAC-OS is an oxide semiconductor with a small amount of oxygen vacancies.
ＣＡＡＣ−ＯＳにおいて、一定光電流測定法（ＣＰＭ：Ｃｏｎｓｔａｎｔ Ｐｈｏｔｏｃｕｒｒｅｎｔ Ｍｅｔｈｏｄ）で導出される吸収係数は、１×１０−３／ｃｍ未満、好ましくは１×１０−４／ｃｍ未満、さらに好ましくは５×１０−５／ｃｍ未満となる。吸収係数は、酸素欠損及び不純物の混入に由来する局在準位に応じたエネルギー（波長により換算）と正の相関があるため、ＣＡＡＣ−ＯＳにおける欠陥準位が極めて少ない。 In the CAAC-OS, the absorption coefficient derived by a constant photocurrent measurement method (CPM) is less than 1 × 10 −3 / cm, preferably less than 1 × 10 −4 / cm, more preferably 5 ×. It becomes less than 10 −5 / cm. Since the absorption coefficient has a positive correlation with the energy (converted according to the wavelength) corresponding to the localized level derived from oxygen vacancies and impurity contamination, the defect level in the CAAC-OS is extremely small.
なお、ＣＰＭ測定によって得られた吸収係数のカーブからバンドの裾に起因するアーバックテールと呼ばれる吸収係数分を除くことにより、欠陥準位よる吸収係数を以下の式から算出することができる。なお、アーバックテールとは、ＣＰＭ測定によって得られた吸収係数のカーブにおいて一定の傾きを有する領域をいい、当該傾きをアーバックエネルギーという。 In addition, the absorption coefficient by a defect level is computable from the following formula | equation by remove | excluding the absorption coefficient part called the arback tail resulting from the base of a band from the curve of the absorption coefficient obtained by CPM measurement. Note that the back tail refers to a region having a certain slope in the curve of the absorption coefficient obtained by CPM measurement, and the slope is referred to as the back back energy.
ここで、α（Ｅ）は、各エネルギーにおける吸収係数を表し、αｕは、アーバックテールによる吸収係数を表す。 Here, α (E) represents an absorption coefficient at each energy, and α u represents an absorption coefficient due to the Arback tail.
また、高純度真性または実質的に高純度真性であるＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。 In addition, a transistor using a high-purity intrinsic or substantially high-purity intrinsic CAAC-OS has little variation in electrical characteristics due to irradiation with visible light or ultraviolet light.
＜ＣＡＡＣ−ＯＳの作製方法＞
ＣＡＡＣ−ＯＳに含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳの形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳが形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
<Method for Manufacturing CAAC-OS>
Since the c-axis of the crystal part included in the CAAC-OS is aligned in a direction parallel to the normal vector of the formation surface of the CAAC-OS or the normal vector of the surface, the shape of the CAAC-OS (the cross-sectional shape of the formation surface) Or, depending on the cross-sectional shape of the surface, they may face different directions. Note that the c-axis direction of the crystal part is parallel to the normal vector of the surface where the CAAC-OS is formed or the normal vector of the surface. The crystal part is formed by film formation or by performing crystallization treatment such as heat treatment after film formation.
ＣＡＡＣ−ＯＳの形成方法としては、三つ挙げられる。 There are three methods for forming the CAAC-OS.
第１の方法は、成膜温度を１００℃以上４５０℃以下として酸化物半導体膜を成膜することで、酸化物半導体膜に含まれる結晶部のｃ軸が、被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃った結晶部を形成する方法である。なお、本明細書においては、成膜温度を１００℃以上４００℃以下とすることが好ましい。 The first method is to form an oxide semiconductor film at a deposition temperature of 100 ° C. to 450 ° C. so that the c-axis of a crystal part included in the oxide semiconductor film is a normal vector of a formation surface or This is a method of forming crystal parts aligned in a direction parallel to the surface normal vector. Note that in this specification, the deposition temperature is preferably 100 ° C. or higher and 400 ° C. or lower.
第２の方法は、酸化物半導体膜を薄い厚さで成膜した後、２００℃以上７００℃以下の加熱処理を行うことで、酸化物半導体膜に含まれる結晶部のｃ軸が、被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃った結晶部を形成する方法である。なお、本明細書においては、加熱温度を２００℃以上４００℃以下とすることが好ましい。 The second method is to form a thin oxide semiconductor film and then perform heat treatment at 200 ° C. to 700 ° C. so that the c-axis of the crystal part included in the oxide semiconductor film is formed. This is a method of forming a crystal part aligned in a direction parallel to a surface normal vector or a surface normal vector. Note that in this specification, the heating temperature is preferably 200 ° C. or higher and 400 ° C. or lower.
第３の方法は、一層目の酸化物半導体膜を薄い厚さで成膜した後、２００℃以上７００℃以下の加熱処理を行い、さらに二層目の酸化物半導体膜の成膜を行うことで、酸化物半導体膜に含まれる結晶部のｃ軸が、被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃った結晶部を形成する方法である。なお、本明細書においては、加熱温度を２００℃以上４００℃以下とすることが好ましい。 The third method is to form a first oxide semiconductor film with a small thickness, then perform heat treatment at 200 ° C. to 700 ° C., and further form a second oxide semiconductor film. In this method, the c-axis of the crystal part included in the oxide semiconductor film is formed in a direction parallel to the normal vector of the surface to be formed or the normal vector of the surface. Note that in this specification, the heating temperature is preferably 200 ° C. or higher and 400 ° C. or lower.
ここで、第１の方法を用いて、ＣＡＡＣ−ＯＳを形成する方法について説明する。 Here, a method for forming a CAAC-OS using the first method is described.
＜ターゲット、及びターゲットの作製方法＞
また、ＣＡＡＣ−ＯＳは、例えば多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状またはペレット状のスパッタリング粒子が、結晶状態を維持したまま被形成面に到達することで、ＣＡＡＣ−ＯＳを成膜することができる。
<Target and target fabrication method>
The CAAC-OS is formed by a sputtering method using a polycrystalline oxide semiconductor sputtering target, for example. When ions collide with the sputtering target, the crystal region included in the sputtering target is cleaved from the ab plane, and may be separated as flat or pellet-like sputtering particles having a plane parallel to the ab plane. is there. In this case, the CAAC-OS can be formed by allowing the flat-plate-like or pellet-like sputtered particles to reach the formation surface while maintaining a crystalline state.
また、ＣＡＡＣ−ＯＳを成膜するために、以下の条件を適用することが好ましい。 In order to form the CAAC-OS, it is preferable to apply the following conditions.
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素及び窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下、さらに好ましくは−１００℃以下である成膜ガスを用いる。 By reducing the mixing of impurities during film formation, the crystal state can be prevented from being broken by impurities. For example, the concentration of impurities (such as hydrogen, water, carbon dioxide, and nitrogen) existing in the deposition chamber may be reduced. Further, the impurity concentration in the deposition gas may be reduced. Specifically, a film forming gas having a dew point of −80 ° C. or lower, preferably −100 ° C. or lower, more preferably −100 ° C. or lower is used.
また、成膜時の被形成面の加熱温度（例えば基板加熱温度）を高めることで、被形成面に到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、被形成面の温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の被形成面の温度を高めることで、平板状のスパッタリング粒子が被形成面に到達した場合、当該被形成面上でマイグレーションが起こり、スパッタリング粒子の平らな面が被形成面に付着する。なお、酸化物の種類によっても異なるが、スパッタリング粒子は、ａ−ｂ面と平行な面の直径（円相当径）が１ｎｍ以上３０ｎｍ以下、または１ｎｍ以上１０ｎｍ以下程度となる。なお、平板状のスパッタリング粒子は、六角形の面がａ−ｂ面と平行な面である六角柱状であってもよい。その場合、六角形の面と垂直な方向がｃ軸方向である。 Further, by increasing the heating temperature (for example, substrate heating temperature) of the formation surface during film formation, migration of the sputtering particles occurs after reaching the formation surface. Specifically, the film is formed at a surface temperature of 100 ° C. to 740 ° C., preferably 200 ° C. to 500 ° C. By increasing the temperature of the formation surface during film formation, when flat sputtered particles reach the formation surface, migration occurs on the formation surface and the flat surface of the sputtered particles adheres to the formation surface. To do. Note that although different depending on the type of oxide, the sputtered particles have a diameter (equivalent circle diameter) of a plane parallel to the ab plane of about 1 nm to 30 nm, or about 1 nm to 10 nm. The flat-plate-like sputtered particles may have a hexagonal column shape in which a hexagonal plane is a plane parallel to the ab plane. In this case, the direction perpendicular to the hexagonal surface is the c-axis direction.
なお、スパッタリング用ターゲットを酸素の陽イオンを用いてスパッタリングすることで、成膜時のプラズマダメージを軽減することができる。したがって、イオンがスパッタリング用ターゲットの表面に衝突した際に、スパッタリング用ターゲットの結晶性が低下すること、または非晶質化することを抑制できる。 Note that plasma damage during film formation can be reduced by sputtering the sputtering target with the use of oxygen cations. Therefore, when ions collide with the surface of the sputtering target, it is possible to suppress the crystallinity of the sputtering target from being lowered or becoming amorphous.
また、スパッタリング用ターゲットを酸素またはアルゴンの陽イオンを用いてスパッタリングすることで、平板状のスパッタリング粒子が六角柱状の場合、六角形状の面における角部に正の電荷を帯電させることができる。六角形状の面の角部に正の電荷を有することで、一つのスパッタリング粒子において正の電荷同士が反発し合い、平板状の形状を維持することができる。 Further, by sputtering the sputtering target using a cation of oxygen or argon, when the flat-plate-like sputtered particle has a hexagonal column shape, a positive charge can be charged at the corner portion of the hexagonal surface. By having positive charges at the corners of the hexagonal surface, positive charges repel each other in one sputtered particle, and a flat plate shape can be maintained.
平板状のスパッタリング粒子の面における角部が、正の電荷を有するためには、直流（ＤＣ）電源を用いることが好ましい。なお、高周波（ＲＦ）電源、交流（ＡＣ）電源を用いることもできる。ただし、ＲＦ電源は、大面積の基板へ成膜可能なスパッタリング装置への適用が困難である。また、以下に示す観点からＡＣ電源よりもＤＣ電源が好ましいと考えられる。 A direct current (DC) power source is preferably used so that the corners on the plane of the flat sputtered particles have a positive charge. A high frequency (RF) power source or an alternating current (AC) power source can also be used. However, it is difficult to apply the RF power source to a sputtering apparatus that can form a film on a large-area substrate. Further, from the viewpoint shown below, a DC power source is considered preferable to an AC power source.
ＡＣ電源を用いた場合、隣接するターゲットが互いにカソード電位とアノード電位を繰り返す。平板状のスパッタリング粒子が、正に帯電している場合、互いに反発し合うことにより、平板状の形状を維持することができる。ただし、ＡＣ電源を用いた場合、瞬間的に電界がかからない時間が生じるため、平板状のスパッタリング粒子に帯電していた電荷が消失して、スパッタリング粒子の構造が崩れてしまうことがある。したがって、ＡＣ電源を用いるよりも、ＤＣ電源を用いる方が好ましいことがわかる。 When an AC power supply is used, adjacent targets repeat a cathode potential and an anode potential. When the flat-plate-like sputtered particles are positively charged, the flat plate-like shape can be maintained by repelling each other. However, when an AC power supply is used, a time during which an electric field is not applied instantaneously occurs, so that the charge charged in the flat-plate-like sputtered particles may disappear and the structure of the sputtered particles may be destroyed. Therefore, it is understood that it is preferable to use a DC power supply rather than an AC power supply.
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。 In addition, it is preferable to reduce plasma damage during film formation by increasing the oxygen ratio in the film formation gas and optimizing electric power. The oxygen ratio in the deposition gas is 30% by volume or more, preferably 100% by volume.
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットについて以下に示す。 As an example of the sputtering target, an In—Ga—Zn—O compound target is described below.
ＩｎＯＸ粉末、ＧａＯＹ粉末、及びＺｎＯＺ粉末を所定のｍｏｌ数で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ酸化物ターゲットとする。なお、当該加圧処理は、冷却（または放冷）しながら行ってもよいし、加熱しながら行ってもよい。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３、３：１：２、１：３：２、１：６：４、または１：９：６である。なお、粉末の種類、及びその混合するｍｏｌ数比は、作製するスパッタリング用ターゲットによって適宜変更すればよい。 InO Ga powder, which is polycrystalline by mixing InO X powder, GaO Y powder, and ZnO Z powder in a predetermined number of moles, and after heat treatment at a temperature of 1000 ° C. to 1500 ° C. An oxide target is used. In addition, the said pressurization process may be performed while cooling (or standing to cool), and may be performed while heating. X, Y, and Z are arbitrary positive numbers. Here, the predetermined mole number ratio is, for example, 2: 2: 1, 8: 4: 3, 3: 1: 1, 1: 1: 1, 4 for InO X powder, GaO Y powder, and ZnO Z powder. : 2: 3, 3: 1: 2, 1: 3: 2, 1: 6: 4, or 1: 9: 6. In addition, what is necessary is just to change suitably the kind of powder, and the mol number ratio to mix with the sputtering target to produce.
以上のような方法でスパッタリング用ターゲットを使用することで、厚さが均一であり、結晶の配向の揃った酸化物半導体膜を成膜することができる。 By using the sputtering target in the above manner, an oxide semiconductor film with a uniform thickness and uniform crystal orientation can be formed.
＜多結晶酸化物半導体＞
酸化物半導体は、例えば多結晶を有してもよい。なお、多結晶を有する酸化物半導体を、多結晶酸化物半導体と呼ぶ。多結晶酸化物半導体は複数の結晶粒を含む。
<Polycrystalline oxide semiconductor>
For example, the oxide semiconductor may include polycrystal. Note that an oxide semiconductor including polycrystal is referred to as a polycrystalline oxide semiconductor. A polycrystalline oxide semiconductor includes a plurality of crystal grains.
多結晶酸化物半導体は、例えば、ＴＥＭによる観察像で、結晶粒を確認することができる場合がある。多結晶酸化物半導体に含まれる結晶粒は、例えば、ＴＥＭによる観察像で、２ｎｍ以上３００ｎｍ以下、３ｎｍ以上１００ｎｍ以下または５ｎｍ以上５０ｎｍ以下の粒径であることが多い。また、多結晶酸化物半導体は、例えば、ＴＥＭによる観察像で、結晶粒と結晶粒との境界を確認できる場合がある。また、多結晶酸化物半導体は、例えば、ＴＥＭによる観察像で、粒界を確認できる場合がある。 In some cases, a polycrystalline oxide semiconductor can confirm crystal grains in an observation image by a TEM, for example. The crystal grains included in the polycrystalline oxide semiconductor are, for example, a particle size of 2 nm to 300 nm, 3 nm to 100 nm, or 5 nm to 50 nm in an observation image by TEM. In addition, for a polycrystalline oxide semiconductor, for example, the boundary between crystal grains may be confirmed by an observation image obtained by TEM. In addition, in a polycrystalline oxide semiconductor, for example, a grain boundary may be confirmed by an observation image by TEM.
多結晶酸化物半導体は、例えば、複数の結晶粒を有し、当該複数の結晶粒において方位が異なっている場合がある。また、多結晶酸化物半導体は、例えば、ＸＲＤ装置を用い、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、配向を示す２θが３１°近傍のピーク、または複数種の配向を示すピークが現れる場合がある。また、多結晶酸化物半導体は、例えば、電子線回折パターンで、スポットが観測される場合がある。 For example, a polycrystalline oxide semiconductor has a plurality of crystal grains, and the plurality of crystal grains may have different orientations. In addition, when a polycrystalline oxide semiconductor is analyzed by an out-of-plane method using, for example, an XRD apparatus, a peak where 2θ indicating orientation is near 31 ° or a peak indicating multiple types of orientations appears There is. In the polycrystalline oxide semiconductor, for example, spots may be observed in an electron beam diffraction pattern.
多結晶酸化物半導体は、例えば、高い結晶性を有するため、高い電子移動度を有する場合がある。従って、多結晶酸化物半導体をチャネル領域に用いたトランジスタは、高い電界効果移動度を有する。ただし、多結晶酸化物半導体は、粒界に不純物が偏析する場合がある。また、多結晶酸化物半導体の粒界は欠陥準位となる。多結晶酸化物半導体は、粒界がキャリア発生源、トラップ準位となる場合があるため、多結晶酸化物半導体をチャネル領域に用いたトランジスタは、ＣＡＡＣ−ＯＳをチャネル領域に用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる場合がある。 A polycrystalline oxide semiconductor, for example, has high crystallinity, and thus may have high electron mobility. Therefore, a transistor in which a polycrystalline oxide semiconductor is used for a channel region has high field effect mobility. However, in a polycrystalline oxide semiconductor, impurities may segregate at grain boundaries. Further, the grain boundary of the polycrystalline oxide semiconductor becomes a defect level. In a polycrystalline oxide semiconductor, a grain boundary may be a carrier generation source or a trap level. Therefore, a transistor using a polycrystalline oxide semiconductor for a channel region is different from a transistor using a CAAC-OS for a channel region. Thus, the transistor may have a large variation in electrical characteristics and low reliability.
多結晶酸化物半導体は、高温での加熱処理、またはレーザ光処理によって形成することができる。 The polycrystalline oxide semiconductor can be formed by heat treatment at high temperature or laser light treatment.
＜微結晶酸化物半導体＞
微結晶酸化物半導体膜は、例えば、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
<Microcrystalline oxide semiconductor>
In a microcrystalline oxide semiconductor film, for example, a crystal portion may not be clearly confirmed in an observation image obtained by a TEM. In most cases, a crystal part included in the microcrystalline oxide semiconductor film has a size of 1 nm to 100 nm, or 1 nm to 10 nm. In particular, an oxide semiconductor film including a nanocrystal (nc) that is a microcrystal of 1 nm to 10 nm, or 1 nm to 3 nm is referred to as an nc-OS (nanocrystalline Oxide Semiconductor) film. In the nc-OS film, for example, a crystal grain boundary may not be clearly confirmed in an observation image using a TEM.
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば、５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。 The nc-OS film has periodicity in atomic arrangement in a very small region (eg, a region of 1 nm to 10 nm, particularly a region of 1 nm to 3 nm). In addition, the nc-OS film does not have regularity in crystal orientation between different crystal parts. Therefore, orientation is not seen in the whole film. Therefore, the nc-OS film may not be distinguished from an amorphous oxide semiconductor film depending on an analysis method. For example, when structural analysis is performed on the nc-OS film using an XRD apparatus using X-rays having a diameter larger than that of the crystal part, a peak indicating a crystal plane is not detected in the analysis by the out-of-plane method. Further, when electron beam diffraction (also referred to as limited-field electron diffraction) using an electron beam with a larger probe diameter (eg, 50 nm or more) than the crystal part is performed on the nc-OS film, diffraction like a halo pattern is performed. A pattern is observed. On the other hand, when nc-OS film is subjected to electron diffraction (also referred to as nanobeam electron diffraction) using an electron beam with a probe diameter (for example, 1 nm to 30 nm) that is close to the crystal part or smaller than the crystal part. Spots are observed. In addition, when nanobeam electron diffraction is performed on the nc-OS film, a region with high luminance may be observed so as to draw a circle (in a ring shape). Further, when nanobeam electron diffraction is performed on the nc-OS film, a plurality of spots may be observed in the ring-shaped region.
図１６は、ｎｃ−ＯＳ膜を有する試料に対し、測定箇所を変えてナノビーム電子線回折を行った例である。ここでは、試料を、ｎｃ−ＯＳ膜の被形成面に垂直な方向に切断し、厚さが１０ｎｍ以下となるように薄片化する。また、ここでは、プローブ径が１ｎｍφの電子線を、試料の切断面に垂直な方向から入射させる。図１６より、ｎｃ−ＯＳ膜を有する試料に対しナノビーム電子線回折を行うと、結晶面を示す回折パターンが得られるが、特定方向の結晶面への配向性は見られないことがわかった。 FIG. 16 illustrates an example in which nanobeam electron diffraction is performed on a sample having an nc-OS film at different measurement locations. Here, the sample is cut in a direction perpendicular to the formation surface of the nc-OS film and thinned so that the thickness becomes 10 nm or less. Here, an electron beam having a probe diameter of 1 nmφ is incident from a direction perpendicular to the cut surface of the sample. FIG. 16 shows that when nanobeam electron diffraction is performed on a sample having an nc-OS film, a diffraction pattern indicating a crystal plane is obtained, but orientation to the crystal plane in a specific direction is not observed.
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。 The nc-OS film is an oxide semiconductor film that has higher regularity than an amorphous oxide semiconductor film. Therefore, the nc-OS film has a lower density of defect states than the amorphous oxide semiconductor film. Note that the nc-OS film does not have regularity in crystal orientation between different crystal parts. Therefore, the nc-OS film has a higher density of defect states than the CAAC-OS film.
従って、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて、キャリア密度が高くなる場合がある。キャリア密度が高い酸化物半導体膜は、電子移動度が高くなる場合がある。従って、ｎｃ−ＯＳ膜を用いたトランジスタは、高い電界効果移動度を有する場合がある。また、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて、欠陥準位密度が高いため、キャリアトラップが多くなる場合がある。従って、ｎｃ−ＯＳ膜を用いたトランジスタは、ＣＡＡＣ−ＯＳ膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる。ただし、ｎｃ−ＯＳ膜は、比較的不純物が多く含まれていても形成することができるため、ＣＡＡＣ−ＯＳ膜よりも形成が容易となり、用途によっては好適に用いることができる場合がある。そのため、ｎｃ−ＯＳ膜を用いたトランジスタを有する半導体装置は生産性高く作製することができる場合がある。 Therefore, the nc-OS film may have a higher carrier density than the CAAC-OS film. An oxide semiconductor film with a high carrier density may have a high electron mobility. Therefore, a transistor including the nc-OS film may have high field effect mobility. Further, since the nc-OS film has a higher density of defect states than the CAAC-OS film, carrier traps may increase. Therefore, a transistor including the nc-OS film has a large variation in electric characteristics and has low reliability as compared with a transistor including the CAAC-OS film. Note that the nc-OS film can be formed even if it contains a relatively large amount of impurities; therefore, the nc-OS film can be formed more easily than the CAAC-OS film and can be preferably used depending on the application. Therefore, a semiconductor device including a transistor including an nc-OS film can be manufactured with high productivity.
＜酸化物半導体及び酸化物導電体の抵抗率の温度依存性＞
ここで、酸化物半導体で形成される膜（以下、酸化物半導体膜（ＯＳ）という。）及び酸化物導電体で形成される膜（以下、酸化物導電体膜（ＯＣ）という。）それぞれにおける、抵抗率の温度依存性について、図２３を用いて説明する。図２３において、横軸に測定温度を示し、縦軸に抵抗率を示す。また、酸化物半導体膜（ＯＳ）の測定結果を丸印で示し、酸化物導電体膜（ＯＣ）の測定結果を四角印で示す。
<Temperature dependence of resistivity of oxide semiconductor and oxide conductor>
Here, in each of a film formed of an oxide semiconductor (hereinafter referred to as an oxide semiconductor film (OS)) and a film formed of an oxide conductor (hereinafter referred to as an oxide conductor film (OC)). The temperature dependence of resistivity will be described with reference to FIG. In FIG. 23, the horizontal axis represents the measured temperature, and the vertical axis represents the resistivity. In addition, measurement results of the oxide semiconductor film (OS) are indicated by circles, and measurement results of the oxide conductor film (OC) are indicated by square marks.
なお、酸化物半導体膜（ＯＳ）を含む試料は、ガラス基板上に、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１．２のスパッタリングターゲットを用いたスパッタリング法により厚さ３５ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を形成し、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：４：５のスパッタリングターゲットを用いたスパッタリング法により厚さ２０ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を形成し、４５０℃の窒素雰囲気で加熱処理した後、４５０℃の窒素及び酸素の混合ガス雰囲気で加熱処理し、さらにプラズマＣＶＤ法で酸化窒化シリコン膜を形成して、作製された。 Note that a sample including an oxide semiconductor film (OS) was formed on a glass substrate by a sputtering method using a sputtering target with an atomic ratio of In: Ga: Zn = 1: 1: 1.2. A -Ga-Zn oxide film is formed, and an In-Ga-Zn oxide film having a thickness of 20 nm is formed by a sputtering method using a sputtering target with an atomic ratio of In: Ga: Zn = 1: 4: 5. After heat treatment in a nitrogen atmosphere at 450 ° C., heat treatment was performed in a mixed gas atmosphere of nitrogen and oxygen at 450 ° C., and a silicon oxynitride film was formed by a plasma CVD method.
また、酸化物導電体膜（ＯＣ）を含む試料は、ガラス基板上に、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のスパッタリングターゲットを用いたスパッタリング法により厚さ１００ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を形成し、４５０℃の窒素雰囲気で加熱処理した後、４５０℃の窒素及び酸素の混合ガス雰囲気で加熱処理し、プラズマＣＶＤ法で窒化シリコン膜を形成して、作製された。 In addition, a sample including an oxide conductor film (OC) was formed on a glass substrate by a sputtering method using a sputtering target having an atomic ratio of In: Ga: Zn = 1: 1: 1. A Ga—Zn oxide film is formed and heat-treated in a nitrogen atmosphere at 450 ° C., and then heat-treated in a mixed gas atmosphere of nitrogen and oxygen at 450 ° C., and a silicon nitride film is formed by a plasma CVD method. It was.
図２３からわかるように、酸化物導電体膜（ＯＣ）における抵抗率の温度依存性は、酸化物半導体膜（ＯＳ）における抵抗率の温度依存性より小さい。代表的には、８０Ｋ以上２９０Ｋ以下における酸化物半導体膜（ＯＣ）の抵抗率の変化率は、±２０％未満である。または、１５０Ｋ以上２５０Ｋ以下における抵抗率の変化率は、±１０％未満である。即ち、酸化物導電体は、縮退半導体であり、伝導帯端とフェルミ準位とが一致または略一致していると推定される。このため、酸化物導電体膜を、抵抗素子、配線、電極、画素電極、コモン電極等に用いることが可能である。 As can be seen from FIG. 23, the temperature dependency of resistivity in the oxide conductor film (OC) is smaller than the temperature dependency of resistivity in the oxide semiconductor film (OS). Typically, the rate of change in resistivity of the oxide semiconductor film (OC) at 80 K or more and 290 K or less is less than ± 20%. Or the change rate of the resistivity in 150K or more and 250K or less is less than +/- 10%. That is, the oxide conductor is a degenerate semiconductor, and it is presumed that the conduction band edge and the Fermi level match or substantially match. Therefore, the oxide conductor film can be used for a resistance element, a wiring, an electrode, a pixel electrode, a common electrode, and the like.
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及び実施例に示す構成及び方法などと適宜組み合わせて用いることができる。 Note that the structures, methods, and the like described in this embodiment can be combined as appropriate with any of the structures, methods, and the like described in the other embodiments and examples.
本実施例は、酸化物半導体膜の不純物分析及びＸＲＤ分析について、図１７及び図１８を用いて説明する。 In this example, impurity analysis and XRD analysis of an oxide semiconductor film will be described with reference to FIGS.
本実施例においては、不純物分析用のサンプルとして、５種類のサンプル（以下、試料Ａ１乃至試料Ａ５）を作製した。なお、試料Ａ５は、試料Ａ１の比較例であり、試料Ａ１と結晶構造が異なる。 In this example, five types of samples (hereinafter referred to as sample A1 to sample A5) were prepared as samples for impurity analysis. Note that sample A5 is a comparative example of sample A1, and has a crystal structure different from that of sample A1.
まず、はじめに試料Ａ１の作製方法を以下に示す。 First, a method for manufacturing Sample A1 is described below.
試料Ａ１は、ガラス基板上に厚さ１００ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜（以下、ＩＧＺＯ膜という。）を成膜し、ＩＧＺＯ膜上に厚さ６０ｎｍの銅膜を成膜し、銅膜上に厚さ５０ｎｍの窒化シリコン膜を成膜した。その後、窒素雰囲気下で３５０℃、１時間の加熱処理を行った。 In Sample A1, an In—Ga—Zn oxide film (hereinafter referred to as an IGZO film) with a thickness of 100 nm was formed over a glass substrate, and a copper film with a thickness of 60 nm was formed over the IGZO film. A silicon nitride film having a thickness of 50 nm was formed thereon. Thereafter, heat treatment was performed at 350 ° C. for 1 hour in a nitrogen atmosphere.
なお、ＩＧＺＯ膜の成膜条件としては、スパッタリング法にて、金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１．２）を用い、スパッタリングガスの流量比がＡｒ／Ｏ２＝１／１、圧力が０．６Ｐａ、交流電力が２５００Ｗ、基板温度が１７０℃の条件を用いた。 Note that the film formation conditions of the IGZO film were a sputtering method using a metal oxide target (In: Ga: Zn = 1: 1: 1.2), and a sputtering gas flow rate ratio of Ar / O 2 = 1. / 1, the pressure was 0.6 Pa, the AC power was 2500 W, and the substrate temperature was 170 ° C.
次に、試料Ａ２の作製方法を以下に示す。 Next, a method for manufacturing Sample A2 is described below.
試料Ａ１において、ＩＧＺＯ膜の成膜条件の代わりに、金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：３：４）を用い、スパッタリングガスの流量比がＡｒ／Ｏ２＝２／１、圧力が０．４Ｐａ、直流電力が２００Ｗ、基板温度が２００℃の条件を用いて、厚さ１００ｎｍのＩＧＺＯ膜を成膜した。当該試料を試料Ａ２とする。 In sample A1, a metal oxide target (In: Ga: Zn = 1: 3: 4) was used instead of the film formation conditions of the IGZO film, the flow rate ratio of the sputtering gas was Ar / O 2 = 2/1, and the pressure IGZO film having a thickness of 100 nm was formed under the conditions of 0.4 Pa, DC power of 200 W, and substrate temperature of 200 ° C. This sample is referred to as sample A2.
次に、試料Ａ３の作製方法を以下に示す。 Next, a method for manufacturing Sample A3 is described below.
試料Ａ１において、ＩＧＺＯ膜の成膜条件の代わりに、金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：３：６）を用い、スパッタリングガスの流量比がＡｒ／Ｏ２＝２／１、圧力が０．４Ｐａ、直流電力が２００Ｗ、基板温度が２００℃の条件を用いて、厚さ１００ｎｍのＩＧＺＯ膜を成膜した。当該試料を試料Ａ３とする。 In sample A1, a metal oxide target (In: Ga: Zn = 1: 3: 6) was used instead of the film formation conditions of the IGZO film, the flow rate ratio of the sputtering gas was Ar / O 2 = 2/1, and the pressure IGZO film having a thickness of 100 nm was formed under the conditions of 0.4 Pa, DC power of 200 W, and substrate temperature of 200 ° C. This sample is referred to as sample A3.
次に、試料Ａ４の作製方法を以下に示す。 Next, a method for manufacturing Sample A4 is described below.
試料Ａ１において、ＩＧＺＯ膜の成膜条件の代わりに、金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：６：８）を用い、スパッタリングガスの流量比がＡｒ／Ｏ２＝２／１、圧力が０．４Ｐａ、直流電力が２００Ｗ、基板温度が２００℃の条件を用いて、厚さ１００ｎｍのＩＧＺＯ膜を成膜した。当該試料を試料Ａ４とする。 In sample A1, a metal oxide target (In: Ga: Zn = 1: 6: 8) was used instead of the film formation conditions of the IGZO film, the flow rate ratio of the sputtering gas was Ar / O 2 = 2/1, and the pressure IGZO film having a thickness of 100 nm was formed under the conditions of 0.4 Pa, DC power of 200 W, and substrate temperature of 200 ° C. This sample is referred to as sample A4.
次に、試料Ａ５の作製方法を以下に示す。 Next, a manufacturing method of Sample A5 is described below.
試料Ａ１において、ＩＧＺＯ膜の成膜条件の代わりに、金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１．２）を用い、スパッタリングガスの流量比がＡｒ／Ｏ２＝９／１、圧力が０．６Ｐａ、直流電力が２５００Ｗ、基板温度が室温の条件を用いて、厚さ１００ｎｍのＩＧＺＯ膜を成膜した。当該試料を試料Ａ５とする。 In sample A1, a metal oxide target (In: Ga: Zn = 1: 1: 1.2) was used instead of the film formation conditions of the IGZO film, and the flow rate ratio of the sputtering gas was Ar / O 2 = 9/1. An IGZO film having a thickness of 100 nm was formed under the conditions of a pressure of 0.6 Pa, a DC power of 2500 W, and a substrate temperature of room temperature. This sample is referred to as sample A5.
試料Ａ１及び試料Ａ５乃至試料Ａ５の不純物分析結果及びＸＲＤ分析結果を図１７に示し、試料Ａ２の不純物分析結果及びＸＲＤ分析結果を図１８に示し、試料Ａ３の不純物分析結果及びＸＲＤ分析結果を図１９に示し、試料Ａ４の不純物分析結果及びＸＲＤ分析結果を図２０に示す。なお、図１７（Ａ）において、実線は試料Ａ１の不純物分析結果であり、破線は試料Ａ５の不純物分析結果である。 FIG. 17 shows the impurity analysis results and XRD analysis results of Sample A1 and Samples A5 to A5, FIG. 18 shows the impurity analysis results and XRD analysis results of Sample A2, and FIG. 18 shows the impurity analysis results and XRD analysis results of Sample A3. 19, the impurity analysis result and the XRD analysis result of the sample A4 are shown in FIG. Note that in FIG. 17A, the solid line is the impurity analysis result of the sample A1, and the broken line is the impurity analysis result of the sample A5.
なお、各図において（Ａ）は不純部分析結果であり、（Ｂ）はＸＲＤ分析結果である。不純物分析としては、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用い、図１７乃至図２０、図２２に示す矢印の方向から分析を行った。すなわち、ガラス基板側からの測定である。 In each figure, (A) is an impure part analysis result, and (B) is an XRD analysis result. As the impurity analysis, secondary ion mass spectrometry (SIMS) was used, and the analysis was performed from the direction of the arrows shown in FIGS. 17 to 20 and FIG. That is, the measurement is from the glass substrate side.
また、図１７（Ａ）において、ＩＧＺＯ（１：１：１）は、Ｉｎと、Ｇａと、Ｚｎの原子数比が１：１：１のスパッタリングターゲットを用いて成膜したＩＧＺＯ膜を表す。図１８（Ａ）のにおいて、ＩＧＺＯ（１：３：４）は、Ｉｎと、Ｇａと、Ｚｎの原子数比が１：３：４のスパッタリングターゲットを用いて成膜したＩＧＺＯ膜を表す。図１９（Ａ）のにおいて、ＩＧＺＯ（１：３：６）は、Ｉｎと、Ｇａと、Ｚｎの原子数比が１：３：６のスパッタリングターゲットを用いて成膜したＩＧＺＯ膜を表す。図２０（Ａ）のにおいて、ＩＧＺＯ（１：６：８）は、Ｉｎと、Ｇａと、Ｚｎの原子数比が１：６：８のスパッタリングターゲットを用いて成膜したＩＧＺＯ膜を表す。また、図１８乃至図２０において、破線は銅膜とＩＧＺＯ膜の界面を示す。 In FIG. 17A, IGZO (1: 1: 1) represents an IGZO film formed using a sputtering target having an atomic ratio of In, Ga, and Zn of 1: 1: 1. In FIG. 18A, IGZO (1: 3: 4) represents an IGZO film formed using a sputtering target having an atomic ratio of In, Ga, and Zn of 1: 3: 4. In FIG. 19A, IGZO (1: 3: 6) represents an IGZO film formed using a sputtering target having an atomic ratio of In, Ga, and Zn of 1: 3: 6. In FIG. 20A, IGZO (1: 6: 8) represents an IGZO film formed using a sputtering target having an atomic ratio of In, Ga, and Zn of 1: 6: 8. In FIG. 18 to FIG. 20, the broken line indicates the interface between the copper film and the IGZO film.
トランジスタのチャネル領域において、電気特性に悪影響を与える銅（Ｃｕ）の濃度は１×１０１８ａｔｏｍｉｃ／ｃｍ３以上である。 In the channel region of the transistor, the concentration of copper (Cu) that adversely affects electrical characteristics is 1 × 10 18 atomic / cm 3 or more.
図１７（Ａ）に示すように、試料Ａ１において、銅（Ｃｕ）の濃度が１×１０１８ａｔｏｍｉｃ／ｃｍ３の領域は、銅膜及びＩＧＺＯ膜の界面から約２０ｎｍ基板側の領域である。また、試料Ａ５において、銅（Ｃｕ）の濃度が１×１０１８ａｔｏｍｉｃ／ｃｍ３の領域は、銅膜及びＩＧＺＯ膜の界面から約２５ｎｍ基板側の領域である。 As shown in FIG. 17A, in the sample A1, the region where the concentration of copper (Cu) is 1 × 10 18 atomic / cm 3 is a region on the substrate side of about 20 nm from the interface between the copper film and the IGZO film. In Sample A5, the region where the concentration of copper (Cu) is 1 × 10 18 atomic / cm 3 is a region on the substrate side of about 25 nm from the interface between the copper film and the IGZO film.
一方、図１８（Ａ）に示すように、試料Ａ２において、銅（Ｃｕ）の濃度が１×１０１８ａｔｏｍｉｃ／ｃｍ３の領域は、銅膜及びＩＧＺＯ膜の界面から約１０ｎｍ基板側の領域である。 On the other hand, as shown in FIG. 18A, in the sample A2, the region where the concentration of copper (Cu) is 1 × 10 18 atomic / cm 3 is a region on the substrate side of about 10 nm from the interface between the copper film and the IGZO film. is there.
また、図１９（Ａ）に示すように、試料Ａ３において、銅（Ｃｕ）の濃度が１×１０１８ａｔｏｍｉｃ／ｃｍ３の領域は、銅膜及びＩＧＺＯ膜の界面から約１０ｎｍ基板側の領域である。 Further, as shown in FIG. 19A, in the sample A3, the region where the concentration of copper (Cu) is 1 × 10 18 atomic / cm 3 is a region on the substrate side of about 10 nm from the interface between the copper film and the IGZO film. is there.
また、図２０（Ａ）に示すように、試料Ａ４において、銅（Ｃｕ）の濃度が１×１０１８ａｔｏｍｉｃ／ｃｍ３の領域は、銅膜及びＩＧＺＯ膜の界面から約１０ｎｍ基板側の領域である。 Further, as shown in FIG. 20A, in the sample A4, the region where the concentration of copper (Cu) is 1 × 10 18 atomic / cm 3 is a region on the substrate side of about 10 nm from the interface between the copper film and the IGZO film. is there.
以上のことから、ＩＧＺＯ膜（１：１：１）上に、ＩＧＺＯ膜（１：３：４）、ＩＧＺＯ膜（１：３：６）、またはＩＧＺＯ膜（１：６：８）を成膜し、その上に銅膜を成膜することで、銅膜から銅元素（Ｃｕ）がＩＧＺＯ膜（１：１：１）に拡散するのを防ぐことができる。 From the above, an IGZO film (1: 3: 4), IGZO film (1: 3: 6), or IGZO film (1: 6: 8) is formed on the IGZO film (1: 1: 1). And by forming a copper film on it, it can prevent that a copper element (Cu) diffuses from a copper film to an IGZO film (1: 1: 1).
また、図１７（Ｂ）乃至図２０（Ｂ）に示すように、試料Ａ１乃至試料Ａ４に含まれるＩＧＺＯ膜において、２θが３１°近傍にピークが観察される。このピークは（００９）面を示すピークである。このことから、各試料に含まれるＩＧＺＯ膜は、ｃ軸配向した膜であることが分かる。即ち、試料Ａ１乃至試料Ａ４に含まれるＩＧＺＯ膜は、ＣＡＡＣ−ＯＳであることが分かる。一方、図１７（Ｂ）に示すように、試料Ａ５に含まれるＩＧＺＯ膜において、２θが３１°近傍にピークが観察されない。このことから、試料Ａ５に含まれるＩＧＺＯ膜は、ＣＡＡＣ−ＯＳでなく、ｎｃ−ＯＳであることがわかる。 Further, as shown in FIGS. 17B to 20B, in the IGZO films included in the samples A1 to A4, a peak is observed when 2θ is around 31 °. This peak is a peak indicating the (009) plane. From this, it can be seen that the IGZO film included in each sample is a c-axis oriented film. That is, it can be seen that the IGZO film included in Samples A1 to A4 is a CAAC-OS. On the other hand, as shown in FIG. 17B, in the IGZO film included in the sample A5, no peak is observed when 2θ is around 31 °. From this, it can be seen that the IGZO film included in the sample A5 is not the CAAC-OS but the nc-OS.
図１７に示す試料Ａ１及び試料Ａ５の比較より、ｎｃ−ＯＳと比較して、ＣＡＡＣ−ＯＳの方が、銅（Ｃｕ）の拡散の抑制に有効であることが分かった。 From comparison between Sample A1 and Sample A5 shown in FIG. 17, it was found that CAAC-OS was more effective in suppressing copper (Cu) diffusion than nc-OS.
また、次に、試料Ａ１及び試料Ａ５に含まれるＩＧＺＯ膜の膜密度を図２１に示す。試料Ａ１に含まれるＩＧＺＯ膜の密度は６．２９ｇ／ｃｍ３であり、試料Ａ５に含まれるＩＧＺＯ膜の密度は６．１９ｇ／ｃｍ３であった。ｎｃ−ＯＳと比較して、ＣＡＡＣ−ＯＳの方が、充填率が高く、層状構造であり、結晶粒界が存在しないため、ＣＡＡＣ−ＯＳにおいて、銅（Ｃｕ）の移動が抑制されていると考えられる。また、ｎｃ−ＯＳは充填率が低いため、銅（Ｃｕ）の拡散が生じやすいと考えられる。 Next, FIG. 21 shows the film density of the IGZO films included in Sample A1 and Sample A5. The density of the IGZO film included in the sample A1 was 6.29 g / cm 3 , and the density of the IGZO film included in the sample A5 was 6.19 g / cm 3 . Compared with nc-OS, CAAC-OS has a higher filling rate, has a layered structure, and does not have a crystal grain boundary. Therefore, movement of copper (Cu) is suppressed in CAAC-OS. Conceivable. Further, since nc-OS has a low filling rate, it is considered that diffusion of copper (Cu) is likely to occur.
本実施例では、トランジスタのＶｇ−Ｉｄ特性の測定結果について説明する。 In this example, measurement results of Vg-Id characteristics of a transistor will be described.
はじめに、試料Ａ６に含まれるトランジスタの作製工程について説明する。本実施例では図２を参照して説明する。 First, a description will be given manufacturing process of a transistor included in the sample A 6. This embodiment will be described with reference to FIG.
まず、図２（Ａ）に示すように、基板１１としてガラス基板を用い、基板１１上にゲート電極１５を形成した。 First, as illustrated in FIG. 2A, a glass substrate was used as the substrate 11, and the gate electrode 15 was formed over the substrate 11.
スパッタリング法で厚さ１００ｎｍのタングステン膜を形成し、フォトリソグラフィ工程により該タングステン膜上にマスクを形成し、該マスクを用いて該タングステン膜の一部をエッチングし、ゲート電極１５を形成した。 A tungsten film having a thickness of 100 nm was formed by a sputtering method, a mask was formed over the tungsten film by a photolithography process, and a part of the tungsten film was etched using the mask to form the gate electrode 15.
次に、ゲート電極１５上にゲート絶縁膜１７を形成した。 Next, a gate insulating film 17 was formed on the gate electrode 15.
ゲート絶縁膜１７として、厚さ５０ｎｍの第１の窒化シリコン膜、厚さ３００ｎｍの第２の窒化シリコン膜、厚さ５０ｎｍの第３の窒化シリコン膜、及び厚さ５０ｎｍの酸化窒化シリコン膜を積層して形成した。 As the gate insulating film 17, a first silicon nitride film having a thickness of 50 nm, a second silicon nitride film having a thickness of 300 nm, a third silicon nitride film having a thickness of 50 nm, and a silicon oxynitride film having a thickness of 50 nm are stacked. Formed.
第１の窒化シリコン膜は、流量２００ｓｃｃｍのシラン、流量２０００ｓｃｃｍの窒素、及び流量１００ｓｃｃｍのアンモニアを原料ガスとしてプラズマＣＶＤ装置の処理室に供給し、処理室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて２０００Ｗの電力を供給して形成した。 The first silicon nitride film supplies silane at a flow rate of 200 sccm, nitrogen at a flow rate of 2000 sccm, and ammonia at a flow rate of 100 sccm as a source gas to the processing chamber of the plasma CVD apparatus, and controls the pressure in the processing chamber to 100 Pa, 27.12 MHz. A high frequency power source of 2000 W was used to supply 2000 W of power.
次に、第１の窒化シリコン膜の原料ガスの条件において、アンモニアの流量を２０００ｓｃｃｍに変更して、第２の窒化シリコン膜を形成した。 Next, the second silicon nitride film was formed by changing the flow rate of ammonia to 2000 sccm under the conditions of the source gas of the first silicon nitride film.
次に、流量２００ｓｃｃｍのシラン及び流量５０００ｓｃｃｍの窒素を原料ガスとしてプラズマＣＶＤ装置の処理室に供給し、処理室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて２０００Ｗの電力を供給して、第３の窒化シリコン膜を形成した。 Next, silane having a flow rate of 200 sccm and nitrogen having a flow rate of 5000 sccm are supplied as source gases to the processing chamber of the plasma CVD apparatus, the pressure in the processing chamber is controlled to 100 Pa, and power of 2000 W is supplied using a high frequency power source of 27.12 MHz. Then, a third silicon nitride film was formed.
次に、流量２０ｓｃｃｍのシラン、流量３０００ｓｃｃｍの一酸化二窒素を原料ガスとしてプラズマＣＶＤ装置の処理室に供給し、処理室内の圧力を４０Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて１００Ｗの電力を供給して、酸化窒化シリコン膜を形成した。 Next, silane having a flow rate of 20 sccm and dinitrogen monoxide having a flow rate of 3000 sccm are supplied as source gases to the processing chamber of the plasma CVD apparatus, the pressure in the processing chamber is controlled to 40 Pa, and 100 W is applied using a 27.12 MHz high-frequency power source. Electric power was supplied to form a silicon oxynitride film.
なお、第１の窒化シリコン膜乃至第３の窒化シリコン膜及び酸化窒化シリコン膜の成膜工程において、基板温度を３５０℃とした。 Note that the substrate temperature was set to 350 ° C. in the steps of forming the first silicon nitride film to the third silicon nitride film and the silicon oxynitride film.
次に、ゲート絶縁膜１７を介してゲート電極１５に重なる多層膜を形成した。 Next, a multilayer film was formed to overlap the gate electrode 15 with the gate insulating film 17 interposed therebetween.
ここでは、ゲート絶縁膜１７上に厚さ３ｎｍの第１のＩＧＺＯ膜を形成し、第１のＩＧＺＯ膜上に厚さ３５ｎｍの第２のＩＧＺＯ膜をスパッタリング法で形成し、第２のＩＧＺＯ膜上に厚さ５０ｎｍの第３のＩＧＺＯ膜を形成した。次に、フォトリソグラフィ工程により第３のＩＧＺＯ膜上にマスクを形成し、該マスクを用いて第１のＩＧＺＯ膜乃至第３のＩＧＺＯ膜のそれぞれ一部をエッチングし、多層膜を形成した。こののち、第１の加熱処理を行った。 Here, a first IGZO film having a thickness of 3 nm is formed on the gate insulating film 17, a second IGZO film having a thickness of 35 nm is formed on the first IGZO film by a sputtering method, and the second IGZO film is formed. A third IGZO film having a thickness of 50 nm was formed thereon. Next, a mask was formed over the third IGZO film by a photolithography process, and each of the first to third IGZO films was etched using the mask to form a multilayer film. After that, the first heat treatment was performed.
第１のＩＧＺＯ膜及び第３のＩＧＺＯ膜の成膜条件としては、スパッタリング法にて、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のスパッタリングターゲットを用い、スパッタリングガスの流量比がＡｒ／Ｏ２＝９／１、圧力が０．６Ｐａ、直流電力が１５００Ｗ、基板温度が２００℃の条件を用いた。 As the film formation conditions of the first IGZO film and the third IGZO film, a sputtering target having an atomic ratio of In: Ga: Zn = 1: 3: 2 is used, and a sputtering gas flow ratio is set by sputtering. The conditions used were Ar / O 2 = 9/1, pressure 0.6 Pa, DC power 1500 W, and substrate temperature 200 ° C.
第２のＩＧＺＯ膜の成膜条件としては、スパッタリング法にて、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のスパッタリングターゲットを用い、スパッタリングガスの流量比がＡｒ／Ｏ２＝１／１、圧力が０．６Ｐａ、直流電力が３０００Ｗ、基板温度が２００℃の条件を用いた。 As the conditions for forming the second IGZO film, a sputtering target having an atomic ratio of In: Ga: Zn = 1: 1: 1 is used, and the sputtering gas flow rate ratio is Ar / O 2 = 1. / 1, the pressure was 0.6 Pa, the DC power was 3000 W, and the substrate temperature was 200 ° C.
第１の加熱処理は、窒素雰囲気で、３５０℃、１時間の加熱処理を行った後、窒素及び酸素雰囲気で、３５０℃、１時間の加熱処理を行った。 In the first heat treatment, heat treatment was performed at 350 ° C. for 1 hour in a nitrogen atmosphere, and then heat treatment was performed at 350 ° C. for 1 hour in a nitrogen and oxygen atmosphere.
ここまでの工程で得られた構成は図２（Ｂ）を参照できる。なお、図２（Ｂ）においては、多層膜２０は２層であるが、本実施例では多層膜は３層である。 The structure obtained through the steps up to here can be referred to FIG. In FIG. 2B, the multilayer film 20 has two layers, but in this embodiment, the multilayer film has three layers.
次に、ゲート絶縁膜１７の一部をエッチングしてゲート電極を露出した後（図示しない。）、図２（Ｃ）に示すように、多層膜に接する一対の電極２１、２２を形成した。 Next, after part of the gate insulating film 17 was etched to expose the gate electrode (not shown), as shown in FIG. 2C, a pair of electrodes 21 and 22 in contact with the multilayer film was formed.
ここでは、ゲート絶縁膜１７及び多層膜上に導電膜を形成した。該導電膜として、厚さ３５ｎｍのチタン膜上に厚さ２００ｎｍの銅膜を形成した。次に、フォトリソグラフィ工程により該導電膜上にマスクを形成し、該マスクを用いて該導電膜の一部をウエットエッチングし、一対の電極２１、２２を形成した。 Here, a conductive film is formed over the gate insulating film 17 and the multilayer film. As the conductive film, a 200 nm thick copper film was formed on a 35 nm thick titanium film. Next, a mask was formed over the conductive film by a photolithography process, and part of the conductive film was wet-etched using the mask to form a pair of electrodes 21 and 22.
次に、減圧された処理室に基板を移動し、２２０℃で加熱した後、処理室に設けられる上部電極に２７．１２ＭＨｚの高周波電源を用いて１５０Ｗの高周波電力を供給して、一酸化二窒素雰囲気で発生させた酸素プラズマに多層膜２０を曝した。 Next, the substrate is moved to a depressurized processing chamber and heated at 220 ° C., and then 150 W of high frequency power is supplied to the upper electrode provided in the processing chamber using a 27.12 MHz high frequency power source. The multilayer film 20 was exposed to oxygen plasma generated in a nitrogen atmosphere.
次に、多層膜２０及び一対の電極２１，２２上に保護膜２６を形成した（図２（Ｄ）参照）。ここでは、保護膜２６として、酸化物絶縁膜２３、酸化物絶縁膜２４及び窒化物絶縁膜２５を形成した。 Next, the protective film 26 was formed over the multilayer film 20 and the pair of electrodes 21 and 22 (see FIG. 2D). Here, the oxide insulating film 23, the oxide insulating film 24, and the nitride insulating film 25 are formed as the protective film 26.
まず、上記プラズマ処理の後、大気に曝すことなく、連続的に酸化物絶縁膜２３及び酸化物絶縁膜２４を形成した。酸化物絶縁膜２３として厚さ５０ｎｍの酸化窒化シリコン膜を形成し、酸化物絶縁膜２４として厚さ４００ｎｍの酸化窒化シリコン膜を形成した。 First, after the plasma treatment, the oxide insulating film 23 and the oxide insulating film 24 were continuously formed without being exposed to the atmosphere. A 50-nm-thick silicon oxynitride film was formed as the oxide insulating film 23, and a 400-nm-thick silicon oxynitride film was formed as the oxide insulating film 24.
酸化物絶縁膜２３は、流量３０ｓｃｃｍのシラン及び流量４０００ｓｃｃｍの一酸化二窒素を原料ガスとし、処理室の圧力を２００Ｐａ、基板温度を２２０℃とし、１５０Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法により形成した。 The oxide insulating film 23 is a plasma in which silane having a flow rate of 30 sccm and dinitrogen monoxide having a flow rate of 4000 sccm are used as a raw material gas, a processing chamber pressure is 200 Pa, a substrate temperature is 220 ° C., and 150 W high-frequency power is supplied to parallel plate electrodes. It formed by CVD method.
酸化物絶縁膜２４は、流量２００ｓｃｃｍのシラン及び流量４０００ｓｃｃｍの一酸化二窒素を原料ガスとし、処理室の圧力を２００Ｐａ、基板温度を２２０℃とし、１５００Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法により形成した。当該条件により、化学量論的組成を満たす酸素よりも多くの酸素を含み、加熱により酸素の一部が脱離する酸化窒化シリコン膜を形成することができる。 The oxide insulating film 24 is a plasma in which silane having a flow rate of 200 sccm and dinitrogen monoxide having a flow rate of 4000 sccm are used as source gas, the pressure in the processing chamber is 200 Pa, the substrate temperature is 220 ° C., and high frequency power of 1500 W is supplied to the parallel plate electrodes. It formed by CVD method. Under such conditions, a silicon oxynitride film containing more oxygen than that in the stoichiometric composition and from which part of oxygen is released by heating can be formed.
次に、第２の加熱処理を行い、酸化物絶縁膜２３及び酸化物絶縁膜２４から水、窒素、水素等を脱離させると共に、酸化物絶縁膜２４に含まれる酸素の一部を多層膜２０へ供給した。ここでは、窒素及び酸素雰囲気で、３５０℃、１時間の加熱処理を行った。 Next, second heat treatment is performed so that water, nitrogen, hydrogen, and the like are desorbed from the oxide insulating film 23 and the oxide insulating film 24, and part of oxygen contained in the oxide insulating film 24 is removed from the multilayer film. 20 was supplied. Here, heat treatment was performed at 350 ° C. for 1 hour in a nitrogen and oxygen atmosphere.
次に、酸化物絶縁膜２４上に窒化物絶縁膜２５を形成した。ここでは、窒化物絶縁膜２５として、厚さ１００ｎｍの窒化シリコン膜を形成した。 Next, a nitride insulating film 25 was formed over the oxide insulating film 24. Here, as the nitride insulating film 25, a silicon nitride film having a thickness of 100 nm was formed.
窒化物絶縁膜２５は、流量５０ｓｃｃｍのシラン、流量５０００ｓｃｃｍの窒素、及び流量１００ｓｃｃｍのアンモニアを原料ガスとし、処理室の圧力を１００Ｐａ、基板温度を３５０℃とし、１０００Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法により形成した。 The nitride insulating film 25 uses silane with a flow rate of 50 sccm, nitrogen with a flow rate of 5000 sccm, and ammonia with a flow rate of 100 sccm as a source gas, a processing chamber pressure of 100 Pa, a substrate temperature of 350 ° C., and a 1000 W high-frequency power applied to parallel plate electrodes. It formed by the supplied plasma CVD method.
次に、図示しないが、保護膜２６の一部をエッチングして、一対の電極２１、２２の一部を露出する開口部を形成した。 Next, although not shown, a part of the protective film 26 was etched to form an opening exposing a part of the pair of electrodes 21 and 22.
次に、窒化物絶縁膜２５上に平坦化膜を形成した（図示しない）。ここでは、組成物を窒化物絶縁膜２５上に塗布した後、露光及び現像を行って、一対の電極の一部を露光する開口部を有する平坦化膜を形成した。なお、平坦化膜として厚さ１．５μｍのアクリル樹脂を形成した。こののち、加熱処理を行った。当該加熱処理は、温度を２５０℃とし、窒素を含む雰囲気で１時間行った。 Next, a planarizing film was formed on the nitride insulating film 25 (not shown). Here, after the composition was applied on the nitride insulating film 25, exposure and development were performed to form a planarization film having an opening for exposing part of the pair of electrodes. Note that an acrylic resin having a thickness of 1.5 μm was formed as the planarizing film. After that, heat treatment was performed. The heat treatment was performed in an atmosphere containing nitrogen at a temperature of 250 ° C. for 1 hour.
次に、一対の電極の一部に接続する導電膜を形成した（図示しない）。ここでは、スパッタリング法により厚さ１００ｎｍの酸化シリコンを含むＩＴＯを形成した。この後、窒素雰囲気で、２５０℃、１時間の加熱処理を行った。 Next, a conductive film connected to part of the pair of electrodes was formed (not shown). Here, ITO containing silicon oxide with a thickness of 100 nm was formed by a sputtering method. Thereafter, heat treatment was performed at 250 ° C. for 1 hour in a nitrogen atmosphere.
以上の工程により、トランジスタを有する試料Ａ６を作製した。 Through the above process, a sample was prepared A 6 having a transistor.
また、試料Ａ６のトランジスタにおいて、多層膜の代わりに、第２のＩＧＺＯ膜のみを設けたトランジスタを有する試料を試料Ａ７とする。 In addition, in the transistor of Sample A6, a sample including a transistor provided with only the second IGZO film instead of the multilayer film is referred to as Sample A7.
なお、各試料に含まれるトランジスタは、チャネル長（Ｌ）が２μｍ、チャネル幅（Ｗ）が５０μｍである。 Note that the transistor included in each sample has a channel length (L) of 2 μm and a channel width (W) of 50 μm.
次に、試料Ａ７及び試料Ａ６に含まれるトランジスタの初期特性としてＶｇ−Ｉｄ特性を測定した。ここでは、基板温度を２５℃とし、ソース−ドレイン間の電位差（以下、ドレイン電圧という。）を１Ｖ、１０Ｖとし、ソース−ゲート電極間の電位差（以下、ゲート電圧という。）を−１５Ｖ以上＋２０Ｖ以下まで変化させたときのソース−ドレイン間に流れる電流（以下、ドレイン電流という。）の変化特性、すなわちＶｇ−Ｉｄ特性を測定した。 It was then measured Vg-Id characteristics as the initial characteristics of the transistors included in the sample A 7 and Sample A6. Here, the substrate temperature is 25 ° C., the potential difference between source and drain (hereinafter referred to as drain voltage) is 1 V and 10 V, and the potential difference between source and gate electrodes (hereinafter referred to as gate voltage) is −15 V to +20 V. A change characteristic of a current flowing between the source and the drain (hereinafter referred to as a drain current) when changed to the following, that is, a Vg-Id characteristic was measured.
図２２に、それぞれの試料に含まれるトランジスタのＶｇ−Ｉｄ特性を示す。図２２に示す各グラフにおいて、横軸はゲート電圧Ｖｇ、縦軸はドレイン電流Ｉｄを表す。また、実線はそれぞれ、ドレイン電圧Ｖｄが１Ｖ、１０ＶのときのＶｇ−Ｉｄ特性であり、破線はドレイン電圧Ｖｄを１０Ｖとしたときのゲート電圧に対する電界効果移動度を表す。なお、当該電界効果移動度は各試料の飽和領域での結果である。 Figure 2 2 shows a Vg-Id characteristics of the transistors included in each sample. In each graph shown in FIG. 2. 2, the horizontal axis gate voltage Vg, and the vertical axis represents the drain current Id. The solid lines indicate the Vg-Id characteristics when the drain voltage Vd is 1V and 10V, respectively, and the broken lines indicate the field effect mobility with respect to the gate voltage when the drain voltage Vd is 10V. The field effect mobility is a result in the saturation region of each sample.
また、各試料において、基板内に同じ構造のトランジスタを２０個作製した。 In each sample, 20 transistors with the same structure were manufactured in the substrate.
図２２（Ｂ）に示す試料Ａ７と比較して、図２２（Ａ）に示す試料Ａ６において、良好なスイッチング特性が得られていることが分かる。 Compared to the sample A7 shown in FIG. 2 2 (B), it can be seen that the sample A6 shown in FIG. 2 2 (A) has better switching characteristics.
試料Ａ７に含まれるトランジスタは、第２のＩＧＺＯ膜のみがゲート絶縁膜１７と酸化物絶縁膜２３との間に設けられている。このため、チャネル領域は第２のＩＧＺＯ膜に形成される。第２のＩＧＺＯ膜及び酸化物絶縁膜２３の界面において一対の電極に含まれる金属元素、ここでは銅が付着すると、該領域において電子トラップ準位が形成される。即ち、チャネル領域近傍に電子トラップ準位が形成される。このため、チャネル領域を流れるキャリア、例えば電子が、電子トラップ準位に捕獲されてしまい、図２２（Ｂ）に示すように、トランジスタのオン電流が低下してしまう。また、ゲート絶縁膜１７及び第２のＩＧＺＯ膜の界面に銅が移動することにより、ゲート絶縁膜１７及び第２のＩＧＺＯ膜の界面に電子とラップ準位が形成される。この結果、トランジスタのＳ値が悪化している。 In the transistor included in Sample A7, only the second IGZO film is provided between the gate insulating film 17 and the oxide insulating film 23. For this reason, the channel region is formed in the second IGZO film. When a metal element contained in the pair of electrodes, here copper, adheres at the interface between the second IGZO film and the oxide insulating film 23, an electron trap level is formed in the region. That is, an electron trap level is formed in the vicinity of the channel region. Thus, carriers flowing in the channel region, for example electrons, will be trapped in the electron trap levels, as shown in FIG. 2 2 (B), the on-current of the transistor is reduced. Further, when copper moves to the interface between the gate insulating film 17 and the second IGZO film, electrons and wrap levels are formed at the interface between the gate insulating film 17 and the second IGZO film. As a result, the S value of the transistor is deteriorated.
一方、試料Ａ６に含まれるトランジスタは、チャネル領域となる第２のＩＧＺＯ膜上に第３のＩＧＺＯ膜が設けられているため、さらには第２のＩＧＺＯ膜が第１のＩＧＺＯ膜及び第３のＩＧＺＯ膜で挟持されている。また、第３のＩＧＺＯ膜及び酸化物絶縁膜２３の界面において、電子トラップ準位が形成される。このため、チャネル領域と電子トラップ準位が形成される領域との間が広がり、チャネル領域を流れるキャリア、例えば電子が電子トラップ準位に捕獲されにくくなる。この結果、試料Ａ６で作製されたトランジスタは、図２２（Ａ）に示すように、優れた電気特性を有する。 On the other hand, the transistor contained in the sample A 6, since the third IGZO film is provided on the second IGZO film serving as a channel region, and further a second IGZO film first IGZO film and the third Are sandwiched between IGZO films. In addition, an electron trap level is formed at the interface between the third IGZO film and the oxide insulating film 23. For this reason, the gap between the channel region and the region where the electron trap level is formed is widened, and carriers such as electrons flowing through the channel region are not easily captured by the electron trap level. As a result, the transistor made in the sample A6, as shown in FIG. 2 2 (A), has excellent electrical characteristics.
以上のことから、低抵抗材料を用いて電極等を形成する場合、チャネル領域となる酸化物半導体膜と、該酸化物半導体膜と同じ構成元素で形成され且つ金属元素の原子数比が異なる酸化物膜との積層構造とし、且つ該酸化物膜を、酸化物半導体膜と、電極との間に設けることで、酸化物半導体膜における電子トラップ準位の形成を防ぐことが可能となる。この結果、優れた電気特性を有するトランジスタを作製することができる。 From the above, when an electrode or the like is formed using a low-resistance material, an oxide semiconductor film serving as a channel region and an oxide formed using the same constituent elements as the oxide semiconductor film and having different atomic ratios of metal elements By providing a stacked structure with a physical film and providing the oxide film between the oxide semiconductor film and the electrode, formation of an electron trap level in the oxide semiconductor film can be prevented. As a result, a transistor having excellent electrical characteristics can be manufactured.
Claims (12)
前記ゲート電極上のゲート絶縁膜と、A gate insulating film on the gate electrode;
前記ゲート絶縁膜上の、ＩｎとＧａとＺｎとを有する第１の酸化物膜と、A first oxide film containing In, Ga, and Zn on the gate insulating film;
前記第１の酸化物膜上の、ＩｎとＧａとＺｎとを有する第２の酸化物膜と、A second oxide film having In, Ga, and Zn on the first oxide film;
前記第２の酸化物膜上の、ソース電極及びドレイン電極と、A source electrode and a drain electrode on the second oxide film;
前記ソース電極上及び前記ドレイン電極上の絶縁膜と、を有し、An insulating film on the source electrode and the drain electrode,
前記絶縁膜は、前記ソース電極と前記ドレイン電極との間で、前記第２の酸化物膜と接する領域を有し、The insulating film has a region in contact with the second oxide film between the source electrode and the drain electrode;
前記ソース電極及び前記ドレイン電極の各々は、Ｃｕを有し、Each of the source electrode and the drain electrode has Cu,
前記第２の酸化物膜のＩｎに対するＧａの原子数比は、前記第１の酸化物膜のＩｎに対するＧａの原子数比よりも大きく、The atomic ratio of Ga to In of the second oxide film is larger than the atomic ratio of Ga to In of the first oxide film,
前記第２の酸化物膜は、非単結晶構造を有し、且つ、ｃ軸配向した結晶部を有することを特徴とする半導体装置。The semiconductor device, wherein the second oxide film has a non-single crystal structure and a c-axis aligned crystal part.
前記ゲート電極上のゲート絶縁膜と、A gate insulating film on the gate electrode;
前記ゲート絶縁膜上の、ＩｎとＧａとＺｎとを有する第１の酸化物膜と、A first oxide film containing In, Ga, and Zn on the gate insulating film;
前記第１の酸化物膜上の、ＩｎとＧａとＺｎとを有する第２の酸化物膜と、A second oxide film having In, Ga, and Zn on the first oxide film;
前記第２の酸化物膜上の、ソース電極及びドレイン電極と、A source electrode and a drain electrode on the second oxide film;
前記ソース電極上及び前記ドレイン電極上の絶縁膜と、を有し、An insulating film on the source electrode and the drain electrode,
前記絶縁膜は、前記ソース電極と前記ドレイン電極との間で、前記第２の酸化物膜と接する領域を有し、The insulating film has a region in contact with the second oxide film between the source electrode and the drain electrode;
前記ソース電極及び前記ドレイン電極の各々は、第１の膜と、前記第１の膜上の第２の膜とを有し、Each of the source electrode and the drain electrode has a first film and a second film on the first film,
前記第２の膜は、Ｃｕを有し、The second film comprises Cu;
前記第２の酸化物膜のＩｎに対するＧａの原子数比は、前記第１の酸化物膜のＩｎに対するＧａの原子数比よりも大きく、The atomic ratio of Ga to In of the second oxide film is larger than the atomic ratio of Ga to In of the first oxide film,
前記第２の酸化物膜は、非単結晶構造を有し、且つ、ｃ軸配向した結晶部を有することを特徴とする半導体装置。The semiconductor device, wherein the second oxide film has a non-single crystal structure and a c-axis aligned crystal part.
前記ゲート電極上のゲート絶縁膜と、A gate insulating film on the gate electrode;
前記ゲート絶縁膜上の、ＩｎとＧａとＺｎとを有する第１の酸化物膜と、A first oxide film containing In, Ga, and Zn on the gate insulating film;
前記第１の酸化物膜上の、ＩｎとＧａとＺｎとを有する第２の酸化物膜と、A second oxide film having In, Ga, and Zn on the first oxide film;
前記第２の酸化物膜上の、ソース電極及びドレイン電極と、A source electrode and a drain electrode on the second oxide film;
前記ソース電極上及び前記ドレイン電極上の絶縁膜と、を有し、An insulating film on the source electrode and the drain electrode,
前記絶縁膜は、前記ソース電極と前記ドレイン電極との間で、前記第２の酸化物膜と接する領域を有し、The insulating film has a region in contact with the second oxide film between the source electrode and the drain electrode;
前記ソース電極及び前記ドレイン電極の各々は、第１の膜と、前記第１の膜上の第２の膜とを有し、Each of the source electrode and the drain electrode has a first film and a second film on the first film,
前記第１の膜は、Ｔｉを有し、The first film comprises Ti;
前記第２の膜は、Ｃｕを有し、The second film comprises Cu;
前記第２の酸化物膜のＩｎに対するＧａの原子数比は、前記第１の酸化物膜のＩｎに対するＧａの原子数比よりも大きく、The atomic ratio of Ga to In of the second oxide film is larger than the atomic ratio of Ga to In of the first oxide film,
前記第２の酸化物膜のＩｎとＧａとＺｎの原子数比は、ＩｎよりもＧａが大きく、且つ、ＧａよりもＺｎが大きく、The atomic ratio of In, Ga, and Zn in the second oxide film is such that Ga is larger than In and Zn is larger than Ga.
前記第２の酸化物膜は、非単結晶構造を有し、且つ、ｃ軸配向した結晶部を有することを特徴とする半導体装置。The semiconductor device, wherein the second oxide film has a non-single crystal structure and a c-axis aligned crystal part.
前記ゲート電極上のゲート絶縁膜と、A gate insulating film on the gate electrode;
前記ゲート絶縁膜上の、ＩｎとＧａとＺｎとを有する第１の酸化物膜と、A first oxide film containing In, Ga, and Zn on the gate insulating film;
前記第１の酸化物膜上の、ＩｎとＧａとＺｎとを有する第２の酸化物膜と、A second oxide film having In, Ga, and Zn on the first oxide film;
前記第２の酸化物膜上の、ソース電極及びドレイン電極と、A source electrode and a drain electrode on the second oxide film;
前記ソース電極上及び前記ドレイン電極上の絶縁膜と、を有し、An insulating film on the source electrode and the drain electrode,
前記絶縁膜は、前記ソース電極と前記ドレイン電極との間で、前記第２の酸化物膜と接する領域を有し、The insulating film has a region in contact with the second oxide film between the source electrode and the drain electrode;
前記ソース電極及び前記ドレイン電極の各々は、第１の膜と、前記第１の膜上の第２の膜とを有し、Each of the source electrode and the drain electrode has a first film and a second film on the first film,
前記第１の膜は、Ｔｉを有し、The first film comprises Ti;
前記第２の膜は、Ｃｕを有し、The second film comprises Cu;
前記第２の酸化物膜のＩｎに対するＧａの原子数比は、前記第１の酸化物膜のＩｎに対するＧａの原子数比よりも大きく、The atomic ratio of Ga to In of the second oxide film is larger than the atomic ratio of Ga to In of the first oxide film,
前記第２の酸化物膜のＩｎとＧａとＺｎの原子数比は、ＩｎよりもＧａが大きく、且つ、ＧａよりもＺｎが大きく、The atomic ratio of In, Ga, and Zn in the second oxide film is such that Ga is larger than In and Zn is larger than Ga.
前記第２の酸化物膜は、非単結晶構造を有し、且つ、ｃ軸配向した結晶部を有し、The second oxide film has a non-single-crystal structure and a c-axis oriented crystal part,
前記第１の酸化物膜は、前記第２の酸化物膜よりもＣｕの濃度が低い第１の領域を有し、The first oxide film has a first region having a lower Cu concentration than the second oxide film,
前記第１の領域のＣｕの濃度は、１×１０The concentration of Cu in the first region is 1 × 10 １８18 ａｔｏｍｉｃ／ｃｍatomic / cm ３3 未満であることを特徴とする半導体装置。A semiconductor device characterized by being less than.
前記ゲート電極上のゲート絶縁膜と、A gate insulating film on the gate electrode;
前記ゲート絶縁膜上の、ＩｎとＧａとＺｎとを有する第１の酸化物膜と、A first oxide film containing In, Ga, and Zn on the gate insulating film;
前記第１の酸化物膜上の、ＩｎとＧａとＺｎとを有する第２の酸化物膜と、A second oxide film having In, Ga, and Zn on the first oxide film;
前記第２の酸化物膜上の、ソース電極及びドレイン電極と、A source electrode and a drain electrode on the second oxide film;
前記ソース電極上及び前記ドレイン電極上の絶縁膜と、を有し、An insulating film on the source electrode and the drain electrode,
前記絶縁膜は、前記ソース電極と前記ドレイン電極との間で、前記第２の酸化物膜と接する領域を有し、The insulating film has a region in contact with the second oxide film between the source electrode and the drain electrode;
前記ソース電極及び前記ドレイン電極の各々は、第１の膜と、前記第１の膜上の第２の膜とを有し、Each of the source electrode and the drain electrode has a first film and a second film on the first film,
前記第１の膜は、Ｔｉを有し、The first film comprises Ti;
前記第２の膜は、Ｃｕを有し、The second film comprises Cu;
前記第２の酸化物膜のＩｎに対するＧａの原子数比は、前記第１の酸化物膜のＩｎに対するＧａの原子数比よりも大きく、The atomic ratio of Ga to In of the second oxide film is larger than the atomic ratio of Ga to In of the first oxide film,
前記第２の酸化物膜のＩｎとＧａとＺｎの原子数比は、ＩｎよりもＧａが大きく、且つ、ＧａよりもＺｎが大きく、The atomic ratio of In, Ga, and Zn in the second oxide film is such that Ga is larger than In and Zn is larger than Ga.
前記第２の酸化物膜は、非単結晶構造を有し、且つ、ｃ軸配向していることを特徴とする半導体装置。The semiconductor device, wherein the second oxide film has a non-single crystal structure and is c-axis oriented.
前記ゲート電極上のゲート絶縁膜と、A gate insulating film on the gate electrode;
前記ゲート絶縁膜上の、ＩｎとＧａとＺｎとを有する第１の酸化物膜と、A first oxide film containing In, Ga, and Zn on the gate insulating film;
前記第１の酸化物膜上の、ＩｎとＧａとＺｎとを有する第２の酸化物膜と、A second oxide film having In, Ga, and Zn on the first oxide film;
前記第２の酸化物膜上の、ソース電極及びドレイン電極と、A source electrode and a drain electrode on the second oxide film;
前記ソース電極上及び前記ドレイン電極上の絶縁膜と、を有し、An insulating film on the source electrode and the drain electrode,
前記絶縁膜は、前記ソース電極と前記ドレイン電極との間で、前記第２の酸化物膜と接する領域を有し、The insulating film has a region in contact with the second oxide film between the source electrode and the drain electrode;
前記ソース電極及び前記ドレイン電極の各々は、第１の膜と、前記第１の膜上の第２の膜とを有し、Each of the source electrode and the drain electrode has a first film and a second film on the first film,
前記第１の膜は、Ｔｉを有し、The first film comprises Ti;
前記第２の膜は、Ｃｕを有し、The second film comprises Cu;
前記第２の酸化物膜のＩｎに対するＧａの原子数比は、前記第１の酸化物膜のＩｎに対するＧａの原子数比よりも大きく、The atomic ratio of Ga to In of the second oxide film is larger than the atomic ratio of Ga to In of the first oxide film,
前記第２の酸化物膜のＩｎとＧａとＺｎの原子数比は、ＩｎよりもＧａが大きく、且つ、ＧａよりもＺｎが大きく、The atomic ratio of In, Ga, and Zn in the second oxide film is such that Ga is larger than In and Zn is larger than Ga.
前記第２の酸化物膜は、非単結晶構造を有し、且つ、ｃ軸配向しており、The second oxide film has a non-single crystal structure and is c-axis oriented,
前記第１の酸化物膜は、前記第２の酸化物膜よりもＣｕの濃度が低い第１の領域を有し、The first oxide film has a first region having a lower Cu concentration than the second oxide film,
前記第１の領域のＣｕの濃度は、１×１０The concentration of Cu in the first region is 1 × 10 １８18 ａｔｏｍｉｃ／ｃｍatomic / cm ３3 未満であることを特徴とする半導体装置。A semiconductor device characterized by being less than.
前記第２の酸化物膜の伝導帯の下端のエネルギーは、前記第１の酸化物膜の伝導帯の下端のエネルギーよりも真空準位に近く、The energy at the lower end of the conduction band of the second oxide film is closer to the vacuum level than the energy at the lower end of the conduction band of the first oxide film,
前記第２の酸化物膜の伝導帯の下端のエネルギーと、前記第１の酸化物膜の伝導帯の下端のエネルギーとの差は、０．０５ｅＶ以上２ｅＶ以下であることを特徴とする半導体装置。The difference between the energy at the lower end of the conduction band of the second oxide film and the energy at the lower end of the conduction band of the first oxide film is 0.05 eV or more and 2 eV or less. .
前記第１の酸化物膜のＩｎとＧａとＺｎとの原子数比は、１：１：１のプラスマイナス２０％の範囲内であり、
前記第２の酸化物膜のＩｎとＧａとＺｎとの原子数比は、１：３：６のプラスマイナス２０％の範囲内であることを特徴とする半導体装置。 In any one of Claims 1 thru | or 7,
The atomic ratio of In, Ga, and Zn in the first oxide film is within a range of 1: 1: 1 plus or minus 20%;
The semiconductor device characterized in that the atomic ratio of In, Ga, and Zn in the second oxide film is within a range of 1: 3: 6 plus or minus 20% .
前記第２の酸化物膜の膜厚は１０ｎｍ以上であることを特徴とする半導体装置。The semiconductor device, wherein the second oxide film has a thickness of 10 nm or more.
前記ゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、ＩｎとＧａとＺｎとを有する第１の酸化物膜を形成し、
前記第１の酸化物膜上に、ＩｎとＧａとＺｎとを有する第２の酸化物膜を形成し、
前記第２の酸化物膜を形成した後、第１の加熱処理を行い、
前記第１の加熱処理後、前記第２の酸化物膜上に、Ｃｕを有する一対の電極を形成し、
前記一対の電極上に、酸化物絶縁膜を形成し、
前記酸化物絶縁膜を形成後、第２の加熱処理を行い、
前記第２の酸化物膜のＩｎに対するＧａの原子数比は、前記第１の酸化物膜のＩｎに対するＧａの原子数比よりも大きく、
前記第２の酸化物膜は、非単結晶構造を有し、且つ、ｃ軸配向した結晶部を有することを特徴とする半導体装置の作製方法。 Forming a gate electrode on the substrate;
Forming a gate insulating film on the gate electrode;
Forming a first oxide film containing In , Ga, and Zn on the gate insulating film;
Forming a second oxide film containing In , Ga, and Zn on the first oxide film ;
After forming the second oxide film , a first heat treatment is performed,
After the first heat treatment, a pair of electrodes having Cu is formed on the second oxide film,
On said pair of electrodes to form an acid fluoride insulating film,
After formation of the oxides insulating film, performing a second heat treatment,
The atomic ratio of Ga to In of the second oxide film is larger than the atomic ratio of Ga to In of the first oxide film,
The method for manufacturing a semiconductor device, wherein the second oxide film has a non-single-crystal structure and a c-axis aligned crystal part .
前記酸化物絶縁膜は、酸化シリコン膜と、前記酸化シリコン膜上の酸化窒化シリコン膜とを有することを特徴とする半導体装置の作製方法。 In claim 10 ,
The oxide insulating film, a method for manufacturing a semiconductor device, characterized in that it comprises a silicon oxide film, a silicon oxynitride film on the silicon oxide film.
前記第２の酸化物膜の伝導帯の下端のエネルギーは、前記第１の酸化物膜の伝導帯の下端のエネルギーよりも真空準位に近く、
前記第２の酸化物膜の伝導帯の下端のエネルギーと、前記第１の酸化物膜の伝導帯の下端のエネルギーとの差は０．０５ｅＶ以上２ｅＶ以下であることを特徴とする半導体装置の作製方法。 In claim 10 or claim 11 ,
The energy at the lower end of the conduction band of the second oxide film is closer to the vacuum level than the energy at the lower end of the conduction band of the first oxide film,
The difference between the energy at the lower end of the conduction band of the second oxide film and the energy at the lower end of the conduction band of the first oxide film is 0.05 eV or more and 2 eV or less. Manufacturing method.
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