JP6192256B2 - Pseudopage mode memory architecture and method - Google Patents
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Description
関連出願の相互参照
本出願は、本発明の譲受人に譲渡され2010年7月12日に出願された「NON-VOLATILE STATIC RAM CELL CIRCUIT AND TIMING METHOD」という名称の出願第61/363,576号、本発明の譲受人に譲渡され2010年6月7日に出願された「MULTI-SUPPLY SYMMETRIC DRIVER CIRCUIT AND TIMING METHOD」という名称の出願第61/352,306号、本発明の譲受人に譲渡され2009年9月11日に出願された「DIFFERENTIAL READ AND WRITE ARCHITECTURE」という名称の出願第12/558,451号、および本発明の譲受人に譲渡され2009年8月19日に出願された「DYNAMIC MULTISTATE MEMORY WRITE DRIVER」という名称の出願第12/544,189号に関し、参照によりこれらすべての内容が完全に本明細書に組み込まれる。
Cross-reference to related applications.This application is filed under Application No. 61 / 363,576 entitled `` NON-VOLATILE STATIC RAM CELL CIRCUIT AND TIMING METHOD '' filed July 12, 2010 and assigned to the assignee of the present invention. Application No. 61 / 352,306 entitled `` MULTI-SUPPLY SYMMETRIC DRIVER CIRCUIT AND TIMING METHOD '' filed on June 7, 2010 and assigned to the assignee of the invention, assigned to the assignee of the present invention, September 2009 No. 12 / 558,451, filed on 11th, entitled `` DIFFERENTIAL READ AND WRITE ARCHITECTURE '' and `` DYNAMIC MULTISTATE MEMORY WRITE DRIVER '', filed August 19, 2009, assigned to the assignee of the present invention With respect to the application No. 12 / 544,189, the contents of all of which are hereby fully incorporated by reference.
本発明はメモリ集積回路に関し、より詳細には、不揮発性のスタティックランダムアクセスメモリに関する。 The present invention relates to a memory integrated circuit, and more particularly to a nonvolatile static random access memory.
データを記憶するための電子システムに、半導体メモリデバイスが広く使用されている。一般に、半導体メモリには2つの種類があり、不揮発性メモリと揮発性メモリが含まれる。スタティックランダムアクセスメモリ(SRAM)デバイスやダイナミックランダムアクセスメモリ(DRAM)デバイスなどの揮発性メモリデバイスは、デバイスに加えられている電源を切ると、そのデータが失われる。これに対し、フラッシュ消去可能プログラマブル読み出し専用メモリ(フラッシュEPROM)や磁気ランダムアクセスメモリ(MRAM)などの不揮発性の半導体メモリデバイスは、デバイスに加えられている電源を切った後でもその電荷が保持される。したがって、電源の障害や停止によるデータの損失が容認できないところでは、データを記憶するには不揮発性メモリが使用される。 Semiconductor memory devices are widely used in electronic systems for storing data. In general, there are two types of semiconductor memory, including non-volatile memory and volatile memory. Volatile memory devices such as static random access memory (SRAM) devices and dynamic random access memory (DRAM) devices lose their data when the power applied to the device is turned off. In contrast, nonvolatile semiconductor memory devices such as flash erasable programmable read-only memory (flash EPROM) and magnetic random access memory (MRAM) retain their charge even after the device is powered off. The Therefore, non-volatile memories are used to store data where data loss due to power failure or shutdown is unacceptable.
図1Aは、STT(spin transfer torque)MRAMセルを形成する際に使われる磁気トンネル接合(MTJ)の構造10の簡易化した断面図である。基準層12、トンネル層14および自由層16を一部分に含むものとして、MTJ10を示している。基準層12と自由層16は強磁性層である。トンネル層14は非磁性層である。基準層12の磁化の方向は固定されており、変化しない。しかしながら、十分に大きな電流をMTJ構造に流すことによって、自由層16の磁化の方向を変えることができる。図1Aでは、基準層12と自由層16の磁化の方向が同じ、すなわち、それらが平行な状態であるとする。図1Bでは、基準層12と自由層16の磁化の方向が反対、すなわち、それらが逆平行な状態であるとする。図1Cでは、自由層16とトンネル層14の界面によって画定される平面に垂直な同じ磁化の方向を、基準層12と自由層16がもつとする。図1Dでは、自由層16とトンネル層14の界面によって画定される平面に垂直な反対の磁化の方向を、基準層12と自由層16がもつとする。 FIG. 1A is a simplified cross-sectional view of a structure 10 of a magnetic tunnel junction (MTJ) used in forming an STT (spin transfer torque) MRAM cell. The MTJ 10 is shown as including the reference layer 12, the tunnel layer 14, and the free layer 16 in part. The reference layer 12 and the free layer 16 are ferromagnetic layers. The tunnel layer 14 is a nonmagnetic layer. The direction of magnetization of the reference layer 12 is fixed and does not change. However, the magnetization direction of the free layer 16 can be changed by passing a sufficiently large current through the MTJ structure. In FIG. 1A, it is assumed that the magnetization directions of the reference layer 12 and the free layer 16 are the same, that is, they are in a parallel state. In FIG. 1B, it is assumed that the magnetization directions of the reference layer 12 and the free layer 16 are opposite, that is, they are in an antiparallel state. In FIG. 1C, it is assumed that the reference layer 12 and the free layer 16 have the same magnetization direction perpendicular to the plane defined by the interface between the free layer 16 and the tunnel layer 14. In FIG. 1D, it is assumed that the reference layer 12 and the free layer 16 have opposite magnetization directions perpendicular to the plane defined by the interface between the free layer 16 and the tunnel layer 14.
図1Aに示すような平行な状態から図1Bに示すような逆平行な状態に切り替えるためには、自由層16の電位に対して基準層12の電位を上昇させる。この電位差により、スピン偏極電子が自由層16から基準層12に流れて、その角運動量が移動し、図1Bに示すように自由層16の磁化の方向が逆平行な状態に変化する。逆平行な状態から平行な状態に切り替えるためには、基準層12の電位に対して自由層16の電位を上昇させる。この電位差により、スピン偏極電子が基準層12から自由層16に流れて、その角運動量が移動し、図1Aに示すように自由層16の磁化の方向が平行な状態に変化する。 In order to switch from the parallel state as shown in FIG. 1A to the antiparallel state as shown in FIG. 1B, the potential of the reference layer 12 is raised with respect to the potential of the free layer 16. Due to this potential difference, spin-polarized electrons flow from the free layer 16 to the reference layer 12, the angular momentum moves, and the magnetization direction of the free layer 16 changes to an antiparallel state as shown in FIG. 1B. In order to switch from the antiparallel state to the parallel state, the potential of the free layer 16 is raised with respect to the potential of the reference layer 12. Due to this potential difference, spin-polarized electrons flow from the reference layer 12 to the free layer 16, the angular momentum moves, and the magnetization direction of the free layer 16 changes to a parallel state as shown in FIG. 1A.
平行な状態から平行でない状態に、またはその逆に切り替えるためには、MTJ10に印加する電圧とMTJを流れる対応する電流とが、それぞれのしきい値の組より大きくなければならない。その切り替えが起こるために超えなければならないしきい電圧のことを、切り替え電圧Vcともいう。同様に、その切り替えが起こるために超えなければならないしきい電流のことを、切り替え電流Icともいう。よく知られているように、自由層16と基準層12の磁化の方向が同じ(平行な状態)であると、MTJ10は比較的抵抗が低くなる。逆に、自由層16と基準層12の磁化の方向が反対(逆平行な状態)であると、MTJ10は比較的抵抗が高くなる。MTJの物性に起因して、MTJの状態を平行から逆平行に変化させるために必要な限界電流は、たいていの場合、MTJの状態を逆平行から平行な状態に変化させるために必要な限界電流より大きい。 In order to switch from a parallel state to a non-parallel state or vice versa, the voltage applied to the MTJ 10 and the corresponding current flowing through the MTJ must be greater than the respective threshold set. That of the threshold voltage that must be exceeded for the switching occurs, also referred to as a switching voltage V c. Similarly, the threshold current that must be exceeded for the switching to occur, also referred to as a switching current I c. As is well known, when the magnetization directions of the free layer 16 and the reference layer 12 are the same (parallel state), the MTJ 10 has a relatively low resistance. Conversely, when the magnetization directions of the free layer 16 and the reference layer 12 are opposite (in an antiparallel state), the MTJ 10 has a relatively high resistance. Due to the physical properties of MTJ, the limit current required to change the MTJ state from parallel to antiparallel is often the limit current required to change the MTJ state from antiparallel to parallel. Greater than.
図2Aは、STT-MRAMセル30をともに形成する、MTJ10と付随する選択トランジスタ20とを示す。元々、PMOSトランジスタと比べて駆動電流が高く、しきい電圧が低く、かつ面積が小さいことから、たいていの場合、トランジスタ20はNMOSトランジスタである。以下でさらに説明するように、MRAM30に「1」を書き込むために使用する電流は、「0」を書き込むために使用する電流とは異なる。トランジスタ20のゲート対ソースの電圧が非対称であることによって、これら2つの書き込み状態の間に電流フローの方向が非対称になる。したがって、「0」を書き込むために十分な電流を与えるようになされた書き込みドライバ回路は、「1」を書き込むために十分な電流を供給できないことがある。同様に、「1」を書き込むために十分な電流を与えるようになされた書き込みドライバ回路は、普通なら「0」を書き込むための条件にかなっている電流レベルより大きな電流を与えることがある。 FIG. 2A shows the MTJ 10 and the accompanying select transistor 20 that together form the STT-MRAM cell 30. Originally, transistor 20 is an NMOS transistor because of its high drive current, low threshold voltage, and small area compared to a PMOS transistor. As described further below, the current used to write “1” to the MRAM 30 is different from the current used to write “0”. Due to the asymmetry of the gate-to-source voltage of transistor 20, the direction of current flow is asymmetric between these two write states. Therefore, a write driver circuit configured to supply a sufficient current for writing “0” may not be able to supply a sufficient current for writing “1”. Similarly, a write driver circuit that is configured to provide sufficient current to write a “1” may provide a current that is greater than the current level that would normally meet the condition for writing a “0”.
以下の説明では、付随するMTJの自由層と基準層が平行な(P)状態にあるとき、すなわち、MTJの抵抗が低くなるときに、MRAMセルは論理「0」の状態にあると定義する。あるいは、この抵抗が低い状態を、Rlow状態またはRP状態と示すこともある。逆に、付随するMTJの自由層と基準層が逆平行な(AP)状態にあるとき、すなわち、MTJの抵抗が高くなるときに、MRAMセルは論理「1」の状態にあると定義する。あるいは、この抵抗が高い状態を、Rhigh状態またはRAP状態と示すこともある。さらに、以下では、図2Aに示すように、MTJに付随する選択トランジスタにMTJの基準層が面するものと仮定する。したがって、上記の議論によると、矢印35の方向(上向き)に沿って流れる電流により、(i)P状態からAP状態への切り替えが引き起こされて「1」が書き込まれるか、または(ii)前もって確立された付随するMTJのAP状態が安定化する。同様に、矢印40の方向(下向き)に沿って流れる電流により、(i)AP状態からP状態への切り替えが引き起こされて「0」が書き込まれるか、または(ii)前もって確立された付随するMTJのP状態が安定化する。しかしながら、他の実施形態ではMTJに付随する選択トランジスタにMTJの自由層が面するようにこの向きを反転してもよいことが理解されよう。そうした実施形態(図示せず)では、矢印35の方向に沿って流れる電流により、(i)AP状態からP状態への切り替えが引き起こされるか、または(ii)前もって確立された付随するMTJのP状態が安定化する。同様に、そうした実施形態では、矢印40の方向に沿って流れる電流により、(i)P状態からAP状態への切り替えが引き起こされるか、または(ii)前もって確立されたP状態が安定化する。図2Bは図2AのMRAM30の概略図であり、内部に記憶されたデータに応じて抵抗が変わる記憶素子として、MTJ10を示している。MTJの状態は、(i)矢印35に沿って電流が流れるときにPからAPに変化し、(ii)矢印40に沿って電流が流れるときにAPからPに変化する。 In the following description, an MRAM cell is defined to be in a logic “0” state when the associated MTJ free layer and the reference layer are in a parallel (P) state, ie, when the MTJ resistance is low. . Alternatively, the low resistance state, sometimes referred to as R low state or R P state. Conversely, an MRAM cell is defined to be in a logic “1” state when the associated MTJ free layer and reference layer are in an antiparallel (AP) state, ie, when the MTJ resistance is high. Alternatively, this high resistivity state, sometimes referred to as R high state or R AP state. Further, in the following, it is assumed that the reference layer of the MTJ faces the selection transistor associated with the MTJ, as shown in FIG. 2A. Therefore, according to the above discussion, the current flowing along the direction of arrow 35 (upward) causes (i) a switch from the P state to the AP state and `` 1 '' is written, or (ii) in advance The established AP status of the associated MTJ is stabilized. Similarly, current flowing along the direction of arrow 40 (downward) causes (i) a switch from the AP state to the P state to be written with a `` 0 '' or (ii) a pre-established concomitant MTJ P state is stabilized. However, it will be appreciated that in other embodiments, this orientation may be reversed so that the MTJ free layer faces the select transistor associated with the MTJ. In such an embodiment (not shown), the current flowing in the direction of arrow 35 causes (i) a switch from the AP state to the P state, or (ii) the associated MTJ P established previously. The state stabilizes. Similarly, in such embodiments, the current flowing along the direction of arrow 40 causes (i) a switch from the P state to the AP state or (ii) stabilizes the previously established P state. FIG. 2B is a schematic diagram of the MRAM 30 in FIG. 2A, and shows the MTJ 10 as a storage element whose resistance changes according to data stored therein. The state of MTJ changes from (i) P to AP when current flows along the arrow 35, and (ii) changes from AP to P when current flows along the arrow 40.
上記のように、AP状態からP状態に、またはその逆にMTJを切り替えるために必要な電圧は、限界値Vcを超えなければならない。この電圧に対応する電流のことを、限界電流Icという。図3は、様々な書き込みサイクル中のMTJ状態(またはその抵抗)の変動を示す。P状態(抵抗が低い状態)からAP状態(抵抗が高い状態)に遷移するためには、Vcの正電圧を印加する。一度AP状態になると、印加した電圧を取り除いても、MTJの状態には影響を及ぼさない。同様に、AP状態からP状態に遷移するためには、Vcの負電圧を印加する。一度P状態になると、印加した電圧を取り除いても、MTJの状態には影響を及ぼさない。AP状態にあり電圧がかからないかまたはごく小さな電圧がかかるときには、MTJの抵抗はRhighである。同様に、P状態にあり電圧がかからないかまたはごく小さな電圧がかかるときには、MTJの抵抗はRlowである。 As described above, the voltage required to switch the MTJ from the AP state to the P state or vice versa must exceed the limit value V c . A current corresponding to this voltage is referred to as a limit current I c . FIG. 3 shows the variation of the MTJ state (or its resistance) during various write cycles. To transition from the P state (low resistance state) to the AP state (high resistance state), we apply a positive voltage of V c. Once in the AP state, removing the applied voltage does not affect the MTJ state. Similarly, in order to transition from the AP state to the P state, to apply a negative voltage of V c. Once in the P state, removing the applied voltage does not affect the MTJ state. When in the AP state, no voltage is applied or a very small voltage is applied, the MTJ resistance is R high . Similarly, when in the P state, no voltage is applied or a very small voltage is applied, the MTJ resistance is R low .
図4Aは、逆平行な状態(すなわち、抵抗が高い状態、または論理「1」の状態)から平行な状態に切り替わって「0」を記憶する(すなわち、抵抗が低い状態、または論理「0」の状態)ようにプログラムされているMTJ10を示す。MTJ10は、最初に論理「1」の状態、すなわちAP状態にあると仮定する。上記のように、「0」を記憶するためには、限界電流より大きい電流Icが矢印40の方向にトランジスタ20を流れるようにする。このためには、抵抗がある経路(図示せず)を介してトランジスタ20のソースノード(SL)を接地電位に結合し、トランジスタ20のゲートノード(WL、すなわちワード線)に正電圧Vppを印加し、かつトランジスタ20のドレインノード(BL、すなわちビット線)に正電圧Vccを印加する。 FIG. 4A switches from an anti-parallel state (i.e., high resistance or logic `` 1 '' state) to a parallel state and stores `` 0 '' (i.e., low resistance or logic `` 0 ''). Shows MTJ10 programmed as follows: MTJ 10 is initially assumed to be in a logic “1” state, ie, an AP state. As described above, in order to store “0”, a current I c larger than the limit current is caused to flow through the transistor 20 in the direction of the arrow 40. For this purpose, the source node (SL) of the transistor 20 is coupled to the ground potential through a path with resistance (not shown), and the positive voltage Vpp is applied to the gate node (WL, ie, word line) of the transistor 20. The positive voltage Vcc is applied to the drain node (BL, ie, bit line) of the transistor 20.
図5は、図4Aおよび図4Bに示したMTJ10などの従来のMTJに関する、ほぼ時刻25nsと35nsの間で起こる「0」を書き込む動作中およびほぼ時刻45nsと55nsの間で起こる「1」を書き込む動作中の、ノードWL、SL、SNおよびBLにおける電圧レベルの例示的なタイミング図である。供給電圧Vccは1.8ボルトであるとする。信号WLおよび列選択信号である信号CSは、3.0ボルトのより高いVppプログラミング電圧に上昇していることが示されている。「0」を書き込む動作中のノードBL、SLおよびSNでの電圧は、それぞれほぼ1.43V、0.34Vおよび0.88Vに等しいことが示されている。「1」を書き込む動作中のノードBL、SLおよびSNでの電圧は、それぞれほぼ0.23V、1.43Vおよび0.84Vに等しいことが示されている。図示していないが、この例示的なコンピュータシミュレーションについては、「0」を書き込む動作中および「1」を書き込む動作中にMTJを流れる電流は、それぞれ121μAおよび99.2μAである。 FIG. 5 illustrates a conventional MTJ such as the MTJ 10 shown in FIG. 4A and FIG. FIG. 6 is an exemplary timing diagram of voltage levels at nodes WL, SL, SN, and BL during a write operation. The supply voltage Vcc is assumed to be 1.8 volts. Signal WL and column select signal CS are shown rising to a higher Vpp programming voltage of 3.0 volts. It is shown that the voltages at nodes BL, SL and SN during the operation of writing “0” are approximately equal to 1.43V, 0.34V and 0.88V, respectively. It is shown that the voltages at nodes BL, SL and SN during the operation of writing “1” are approximately equal to 0.23V, 1.43V and 0.84V, respectively. Although not shown, for this exemplary computer simulation, the current through the MTJ during the operation of writing “0” and the operation of writing “1” is 121 μA and 99.2 μA, respectively.
図4Bは、平行な状態から逆平行な状態に切り替わって「1」を記憶するようにプログラムされているMTJを示す。MTJ10は、最初に論理「0」の状態、すなわちP状態にあると仮定する。「1」を記憶するためには、限界電流より大きい電流Icが矢印35の方向にトランジスタ20を流れるようにする。このためには、抵抗がある経路(図示せず)を介してノードSLに電圧Vccを供給し、ノードWLに電圧Vppを供給し、かつ抵抗がある経路(図示せず)を介してノードBLを接地電位に結合する。したがって、「1」を書き込む動作中に、トランジスタ20のゲート対ソースの電圧は(VWL-VSN)に設定され、トランジスタ20のドレイン対ソースの電圧は(VSL-VSN)に設定される。 FIG. 4B shows an MTJ that is programmed to switch from a parallel state to an anti-parallel state and store “1”. MTJ 10 is initially assumed to be in a logic “0” state, ie, P state. In order to store “1”, a current I c larger than the limit current is caused to flow through the transistor 20 in the direction of the arrow 35. For this purpose, the voltage Vcc is supplied to the node SL through a path having resistance (not shown), the voltage Vpp is supplied to the node WL, and the node is connected through a path having resistance (not shown). Couple BL to ground potential. Therefore, during the operation of writing `` 1 '', the gate-to-source voltage of transistor 20 is set to (V WL -V SN ) and the drain-to-source voltage of transistor 20 is set to (V SL -V SN ). The
従来のメモリデバイスは、広く使用されているが、様々な制約がある。例えば、DRAMにはコストメリットがあり、SRAMには速度優位性があるが、DRAMとSRAMは両方とも揮発性メモリであり、電源がなければデータを保持することができない。一方、フラッシュなどの従来の不揮発性メモリでは、プログラムミング時間が長くなり、試験コストがより高くなる。本発明のいくつかの実施形態によれば、STT-RAMメモリなどのMRAMメモリにより、DRAMのコストメリット、SRAMの高速の読み書き性能、およびフラッシュメモリの不揮発性を提供することができる。本発明のいくつかの実施形態では、埋め込まれたSRAM、フラッシュおよびDRAMの代わりに、MRAMを使用することができる。 Conventional memory devices are widely used, but have various limitations. For example, DRAM has a cost advantage and SRAM has a speed advantage, but both DRAM and SRAM are volatile memories and cannot hold data without a power source. On the other hand, in a conventional nonvolatile memory such as a flash, the programming time becomes longer and the test cost becomes higher. According to some embodiments of the present invention, an MRAM memory such as an STT-RAM memory can provide DRAM cost merits, fast SRAM read / write performance, and flash memory non-volatility. In some embodiments of the present invention, MRAM can be used instead of embedded SRAM, flash and DRAM.
本発明の実施形態によれば、メモリアレイのアーキテクチャおよび付随する方法が提供される。いくつかの実施形態では、不揮発性メモリアレイのメモリセルは、列をなして配置される。具体的な実施例では、メモリセルは、トランジスタに直列に結合される磁気トンネル接合を備える。1つの列内の各メモリセルは、2本の共通のデータ線に結合される2つの導電端子と、ワード線に結合される制御端子とを有する。その列はまた、I/O端子がその2本のデータ線に結合されている双安定再生回路を備える。双安定再生回路の電源端子と接地端子は、2本の制御信号線に結合されている。アクティブになると、双安定再生回路を使って、メモリセルに書き込むデータまたはメモリセルから読み取ったデータを保持することができる。用途によっては、例えば、ページモードやバーストモードのメモリ動作を実現するために、その列の双安定再生回路を使用することができる。単なる例として、いくつかの実施形態は、ダブルデータレート(DDR)のDRAMの動作をエミュレートするのに応用されている。しかし、本発明の実施形態の適用範囲は、それよりもはるかに広いことがわかるであろう。 In accordance with embodiments of the present invention, a memory array architecture and associated methods are provided. In some embodiments, the memory cells of the non-volatile memory array are arranged in columns. In a specific embodiment, the memory cell comprises a magnetic tunnel junction coupled in series with the transistor. Each memory cell in one column has two conductive terminals coupled to two common data lines and a control terminal coupled to a word line. The column also includes a bistable playback circuit whose I / O terminals are coupled to the two data lines. The power supply terminal and ground terminal of the bistable regeneration circuit are coupled to two control signal lines. When activated, the bistable playback circuit can be used to hold data written to or read from memory cells. Depending on the application, for example, the bistable reproduction circuit of the column can be used to realize the memory operation in the page mode or the burst mode. Merely by way of example, some embodiments have been applied to emulate the operation of a double data rate (DDR) DRAM. However, it will be appreciated that the scope of application of the present invention is much broader.
具体的な実施形態では、不揮発性メモリアレイが、複数のワード線と複数の列を備える。その列のうちの少なくとも1つが、第1の信号線に結合される第1の端子と、第2の信号線に結合される第2の端子と、第3の信号線に結合される第3の端子と、第4の信号線に結合される第4の端子とを有する双安定再生回路をさらに備える。その列はまた、第1の信号線に結合される第1の導電端子と、第2の信号線に結合される第2の導電端子と、複数のワード線のうちの1つに結合される制御端子とを有する不揮発性メモリセルを備える。その列は、第1のトランジスタと第2のトランジスタをさらに備える。第1のトランジスタは、上記双安定再生回路の第1の端子に結合される第1の導電端子と、第5の信号線に結合される第2の導電端子とを有する。第2のトランジスタは、双安定再生回路の第2の端子に結合される第1の導電端子と、第6の信号線に結合される第2の導電端子とを有する。第1および第2のトランジスタのゲート端子は、第7の信号線に結合されている。 In a specific embodiment, the non-volatile memory array includes a plurality of word lines and a plurality of columns. At least one of the columns has a first terminal coupled to the first signal line, a second terminal coupled to the second signal line, and a third terminal coupled to the third signal line. And a bistable reproduction circuit having a fourth terminal coupled to the fourth signal line. The column is also coupled to a first conductive terminal coupled to the first signal line, a second conductive terminal coupled to the second signal line, and one of the plurality of word lines. A non-volatile memory cell having a control terminal is provided. The column further comprises a first transistor and a second transistor. The first transistor has a first conductive terminal coupled to the first terminal of the bistable reproduction circuit and a second conductive terminal coupled to the fifth signal line. The second transistor has a first conductive terminal coupled to the second terminal of the bistable reproduction circuit and a second conductive terminal coupled to the sixth signal line. The gate terminals of the first and second transistors are coupled to the seventh signal line.
本発明の代替実施形態によれば、不揮発性メモリアレイを形成する方法と不揮発性メモリアレイを動作させる方法も提供される。 In accordance with alternative embodiments of the present invention, a method of forming a non-volatile memory array and a method of operating a non-volatile memory array are also provided.
本発明の本質と効果は、本明細書と図面の残りの部分を参照することで、さらに理解することができるであろう。 The nature and advantages of the present invention may be further understood with reference to the specification and the remaining portions of the drawings.
図6は、本発明の一実施形態によるMRAMアレイおよび付随する読み書き回路機構100(以後、代わりにMRAM100という)のブロック図である。MRAM100は、列選択ドライバによって選択される多数のアレイブロックと、多数のグローバル書き込み回路と、多数のグローバルセンスアンプ(SA)回路と、多数のグローバルワード線(GWL)回路と、制御回路とを備える。それぞれのブロックはMRAMセル(メモリアレイタイル、すなわちMAT)102のアレイを含んでもよく、それらのセルの行は1つまたは複数のサブワード線(SWL)回路によって選択され、それらのセルの列は1つまたは複数のローカル列選択回路(local column select circuit)(LCS)104によって選択される。それぞれのブロックの隅には、以下でさらに詳しく説明するアレイギャップ領域110が含まれる。いくつかの実施形態では、MRAM100は、読み取り動作および/または書き込み動作用のレジスタブロック107も備える。 FIG. 6 is a block diagram of an MRAM array and associated read / write circuitry 100 (hereinafter referred to as MRAM 100 instead) according to one embodiment of the present invention. The MRAM 100 includes a number of array blocks selected by a column selection driver, a number of global write circuits, a number of global sense amplifier (SA) circuits, a number of global word line (GWL) circuits, and a control circuit. . Each block may include an array of MRAM cells (memory array tiles, or MATs) 102, the rows of those cells being selected by one or more subword line (SWL) circuits, and the columns of those cells being 1 Selected by one or more local column select circuits (LCS) 104. Each corner of the block includes an array gap region 110, described in more detail below. In some embodiments, the MRAM 100 also includes a register block 107 for read and / or write operations.
図7は、本発明の一実施形態によるMRAM100の部分の概略図200である。概略図200は、MAT102、LCS104、アレイギャップ110、およびグローバルSAを含むものとして示している。 FIG. 7 is a schematic diagram 200 of portions of an MRAM 100 according to one embodiment of the invention. The schematic diagram 200 is shown as including a MAT 102, an LCS 104, an array gap 110, and a global SA.
MAT102はいくつかのMRAMセルを含み、それらの選択トランジスタは、図6に関して上記で説明したサブワード線(SWL)回路とグローバルワード線(GWL)回路によって駆動されるワード線WL0〜WLnに結合されている。MRAMセルは、ソース線(SL)210とビット線(BL)212の組にも結合されている。MATは、LCS104によって選択可能な多数のSLとBLの組を含む。LCSはnチャネルの選択トランジスタの組を含み、それらのトランジスタは、列選択(CS)信号215、プリチャージ(PRE)信号235、アイソレーショントップ(ISOT)信号、およびアイソレーションボトム(ISOB)信号による制御の下で、MAT102内で選択されたSLとBLの組をMSL線220とMBL線230の組に結合する。LCSは、ISOT信号かISOB信号のうちの1つをイネーブルにすることによって、それぞれそのLCSの上か下に隣接するMAT102を結合するかどうかを決定する。図7に示した例では、ISOTをイネーブルにしてISOBをディスエーブルにすることによって、上端のMATが選択される。列選択ドライバにより駆動されたCS信号によって、多数のSLとBLの組のうちの1つが選択されて、その選択されたSLとBLの組がそれぞれMSL線とMBL線に結合される。SL/BL線およびそれぞれのMSL/MBL線は、PREがディスエーブルになると、書き込みまたは読み取りの動作モードを実行できる状態になる。MSL220とMBL230は、LCS104からアレイギャップ110に結合されている。 MAT102 includes a number of MRAM cells, and their select transistors are coupled to word lines WL0-WLn driven by the sub-word line (SWL) circuit and global word line (GWL) circuit described above with respect to FIG. Yes. The MRAM cell is also coupled to a set of source line (SL) 210 and bit line (BL) 212. The MAT includes a number of SL and BL pairs that can be selected by the LCS 104. The LCS includes a set of n-channel select transistors, which are based on column select (CS) signal 215, precharge (PRE) signal 235, isolation top (ISOT) signal, and isolation bottom (ISOB) signal. Under control, the combination of SL and BL selected in MAT 102 is coupled to the pair of MSL line 220 and MBL line 230. The LCS determines whether to join adjacent MATs 102 above or below that LCS by enabling one of the ISOT or ISOB signals, respectively. In the example shown in FIG. 7, the top MAT is selected by enabling ISOT and disabling ISOB. The CS signal driven by the column selection driver selects one of a number of SL and BL pairs, and the selected SL and BL pair is coupled to the MSL line and the MBL line, respectively. The SL / BL line and the respective MSL / MBL line are ready to execute a write or read mode of operation when the PRE is disabled. MSL 220 and MBL 230 are coupled from LCS 104 to array gap 110.
アレイギャップ110は、ローカル書き込み回路250と、ローカル読み取り回路255を備える。図示したように、ローカル書き込み回路250は、イネーブル書き込み信号(ENW)260とグローバル書き込み線(GWRL)280に結合されている。本実施形態では、ローカル書き込み回路250は2つの書き込みドライバ回路251および252を備え、それらはそれぞれ、直列に接続された2つのPMOSトランジスタと2つのNMOSトランジスタとを備える。ENW260およびGWRL280ならびにそれらの相補信号は、書き込みドライバ251および252に結合される。書き込みモード動作中に、ローカル書き込み回路250は、ENWやGWRLなどを含むいくつかのイネーブル書き込み線による制御の下で、MSL線とMBL線(およびそれぞれのSL線とBL線の組)を駆動する。 The array gap 110 includes a local write circuit 250 and a local read circuit 255. As shown, the local write circuit 250 is coupled to an enable write signal (ENW) 260 and a global write line (GWRL) 280. In the present embodiment, the local write circuit 250 includes two write driver circuits 251 and 252 that each include two PMOS transistors and two NMOS transistors connected in series. ENW 260 and GWRL 280 and their complementary signals are coupled to write drivers 251 and 252. During write mode operation, the local write circuit 250 drives the MSL and MBL lines (and their respective SL and BL line pairs) under the control of several enable write lines including ENW and GWRL. .
図7では、ローカル読み取り回路255は、電源に結合されたトランジスタM5と、アースに結合されたトランジスタM3とを備える。M5とM3は、それぞれイネーブル読み取り(ENR)信号240とその補数に結合される。図7に示すように、トランジスタM3はMBL230を接地電圧に結合するが、トランジスタM5はMSL220を電源に結合する。MBL線はGWRLにも結合され、電流ID1がMBL内で電流ミラーのトランジスタM1に向けてトランジスタM4を流れる。図7はグローバルセンスアンプ(SA)も示しており、そのアンプは信号GREFと電流ID2に結合され、その電流は電流ミラーのM2を流れる。 In FIG. 7, the local read circuit 255 includes a transistor M5 coupled to the power supply and a transistor M3 coupled to ground. M5 and M3 are coupled to an enable read (ENR) signal 240 and its complement, respectively. As shown in FIG. 7, transistor M3 couples MBL 230 to ground voltage, while transistor M5 couples MSL 220 to the power supply. The MBL line is also coupled to GWRL, and current ID1 flows through transistor M4 in MBL toward transistor M1 in the current mirror. FIG. 7 also shows a global sense amplifier (SA), which is coupled to signal GREF and current ID2, which flows through current mirror M2.
図8は、本発明の代替実施形態による、付随する読み書き回路機構を示したMRAMの部分の概略図である。図8は、図7に関して上記で説明した回路と同様の、MAT102、LCS104、アレイギャップ110、およびグローバルSAを示す。本実施形態では、読み書き回路機構はグローバル読み/書きブロックに含まれ、そのブロックはGBLとGSLの信号線に結合される。次いでGBLとGSLは、アレイギャップブロック内の信号ENIOによる制御の下で、1組のパストランジスタを通してそれぞれMBLとMSLに結合される。 FIG. 8 is a schematic diagram of a portion of an MRAM showing the accompanying read / write circuitry according to an alternative embodiment of the present invention. FIG. 8 shows a MAT 102, LCS 104, array gap 110, and global SA similar to the circuit described above with respect to FIG. In this embodiment, the read / write circuitry is included in the global read / write block, which is coupled to the GBL and GSL signal lines. GBL and GSL are then coupled to MBL and MSL, respectively, through a set of pass transistors under the control of signal ENIO in the array gap block.
図9は、本発明の一実施形態による、読み/書き回路機構を示したMRAMの部分の概略図である。図9は、MAT102およびLCS304を含む複数の列のうちの1つを示し、それらは図7および図8のMAT102およびLCS104と同様である。しかしながら、図9のLCS304は、第1の信号線(BLn)に結合される第1の端子311と、第2の信号線(SLn)に結合される第2の端子312と、第3の信号線(WPU)に結合される第3の端子と、第4の信号線(WPDB)に結合される第4の端子とを有する双安定再生回路310を備える。この具体的な実施形態では、双安定再生回路310は、ラッチを形成するたすきがけのCMOSトランジスタを備える。しかしながら、他の双安定再生回路も使用できることが理解されよう。 FIG. 9 is a schematic diagram of a portion of an MRAM showing a read / write circuitry according to one embodiment of the present invention. FIG. 9 shows one of a plurality of columns including MAT 102 and LCS 304, which are similar to MAT 102 and LCS 104 of FIGS. However, the LCS 304 in FIG. 9 includes a first terminal 311 coupled to the first signal line (BLn), a second terminal 312 coupled to the second signal line (SLn), and a third signal. A bistable reproduction circuit 310 having a third terminal coupled to the line (WPU) and a fourth terminal coupled to the fourth signal line (WPDB) is provided. In this specific embodiment, the bistable regeneration circuit 310 comprises a pre-exposed CMOS transistor that forms a latch. However, it will be appreciated that other bistable regeneration circuits may be used.
図9では、MAT102は、図7および図8のメモリセルと同様の不揮発性メモリセルを備える。これらの実施形態では、不揮発性メモリセルはSST-RAMセルである。メモリの状態がセルの抵抗特性の変化によって決まるメモリセルを使用する実施形態を本明細書で説明していても、他のメモリセルも使用できることが理解されよう。そうしたメモリセルは、例えば、EEPROMや、フラッシュ、FeRAM、PRAM、MRAM、抵抗型RAM(RRAM（登録商標）)などを含むことができる。さらに、SPI(シリアルポートインターフェイス)や、XDR(extreme data rate)、LVDS(低電圧差動信号)、SPMT(シリアルポートメモリテクノロジー)などを用いるメモリにも、本発明の実施形態を適用することができる。加えて、例えばSRAMやDRAMなどの他のメモリ構造にも、本発明の実施形態を適用することができる。図7および図8に示すように、MAT102内のそれぞれの不揮発性メモリセルは、上記第1の信号線(BLn)に結合される第1の導電端子と、上記第2の信号線(SLn)に結合される第2の導電端子と、上記複数のワード線(WL)のうちの1本に結合される制御端子とを有する。 In FIG. 9, the MAT 102 includes non-volatile memory cells similar to the memory cells of FIGS. In these embodiments, the non-volatile memory cell is an SST-RAM cell. It will be appreciated that while embodiments using memory cells where the state of the memory is determined by changes in the resistance characteristics of the cells are described herein, other memory cells can be used. Such memory cells can include, for example, EEPROM, flash, FeRAM, PRAM, MRAM, resistive RAM (RRAM®), and the like. Furthermore, the embodiment of the present invention can be applied to a memory using SPI (serial port interface), XDR (extreme data rate), LVDS (low voltage differential signal), SPMT (serial port memory technology), and the like. it can. In addition, the embodiments of the present invention can be applied to other memory structures such as SRAM and DRAM. As shown in FIGS. 7 and 8, each non-volatile memory cell in MAT102 includes a first conductive terminal coupled to the first signal line (BLn) and the second signal line (SLn). And a control terminal coupled to one of the plurality of word lines (WL).
図9のLCS304は、双安定再生回路310の第1の端子311に結合される第1の導電端子と、第5の信号線(MBL)に結合される第2の導電端子とを有する第1のトランジスタ321も備える。LCS304は、双安定再生回路310の第2の端子312に結合される第1の導電端子と、第6の信号線(MSL)に結合される第2の導電端子とを有する第2のトランジスタ322も備える。トランジスタ321および322のゲート端子はn番目の信号線(CSn)に結合され、本実施例ではその信号は列選択信号である。 The LCS 304 in FIG. 9 includes a first conductive terminal coupled to the first terminal 311 of the bistable reproduction circuit 310 and a first conductive terminal coupled to the fifth signal line (MBL). The transistor 321 is also provided. The LCS 304 is a second transistor 322 having a first conductive terminal coupled to the second terminal 312 of the bistable regeneration circuit 310 and a second conductive terminal coupled to the sixth signal line (MSL). Also equipped. The gate terminals of the transistors 321 and 322 are coupled to the nth signal line (CSn), and in this embodiment, the signal is a column selection signal.
具体的な実施形態では、双安定再生回路310の端子311および312が、互いに論理補数である電圧信号を伝達する。さらに、信号線BLnおよびSLnが、互いに論理補数である電圧信号を伝達する。信号線WPUおよびWPDBが、互いに論理補数である電圧信号を伝達する。その上、信号線MBLおよびMSLが、互いに論理補数である電圧信号を伝達する。もちろん、他の信号線の配置を使用することもできる。 In a specific embodiment, terminals 311 and 312 of bistable regeneration circuit 310 transmit voltage signals that are logically complementary to each other. Further, signal lines BLn and SLn transmit voltage signals that are logical complements to each other. Signal lines WPU and WPDB transmit voltage signals that are logically complementary to each other. In addition, the signal lines MBL and MSL transmit voltage signals that are logically complementary to each other. Of course, other signal line arrangements may be used.
本実施形態では、不揮発性メモリセルは、直列に結合された磁気トンネル接合とトランジスタを備えるSTT-RAM(Spin Transfer Torque RAM)セルである。STT-RAMセルは、2本の信号線BLおよびSLに結合される。その磁気トンネル接合はその信号線のうちの一方に結合される第1の端子を有し、そのトランジスタは、上記不揮発性メモリセルの第1の導電端子に結合される第1の導電端子と、不揮発性メモリセルの制御端子に結合されるゲート端子と、磁気トンネル接合の第2の端子に結合される第2の導電端子とを有する。 In this embodiment, the nonvolatile memory cell is an STT-RAM (Spin Transfer Torque RAM) cell including a magnetic tunnel junction and a transistor coupled in series. The STT-RAM cell is coupled to two signal lines BL and SL. The magnetic tunnel junction has a first terminal coupled to one of the signal lines, and the transistor includes a first conductive terminal coupled to the first conductive terminal of the nonvolatile memory cell; A gate terminal coupled to the control terminal of the nonvolatile memory cell and a second conductive terminal coupled to the second terminal of the magnetic tunnel junction.
図9では、信号線WPU、WPDB、MBLおよびMSLが複数の列に対応する。ある実施形態では、信号線WPUおよびWPDBが制御論理回路に結合され、信号線MBLおよびMSLが書き込みドライバ回路と検知回路に結合される。CSn信号線は、複数の列のうちの1つに対応し、列選択回路に結合される。 In FIG. 9, the signal lines WPU, WPDB, MBL, and MSL correspond to a plurality of columns. In one embodiment, signal lines WPU and WPDB are coupled to a control logic circuit, and signal lines MBL and MSL are coupled to a write driver circuit and a sensing circuit. The CSn signal line corresponds to one of the plurality of columns and is coupled to the column selection circuit.
本発明の一実施形態によれば、上記で説明したメモリアレイは、
不揮発性メモリセルからデータを読み取り、
双安定再生回路内の不揮発性メモリセルからデータをラッチし、
双安定再生回路内にラッチされたデータを使って不揮発性メモリセルをプログラムする
動作を実行するための回路機構も備える。例えば、不揮発性メモリセルから読み取ったデータは、図6に描いたレジスタブロック107に保持することができ、次いで図9のLCS304における双安定再生回路310の中にラッチすることができる。
According to one embodiment of the present invention, the memory array described above is
Read data from non-volatile memory cells,
Latch data from nonvolatile memory cells in a bistable playback circuit
A circuit mechanism is also provided for performing the operation of programming the nonvolatile memory cell using the data latched in the bistable playback circuit. For example, data read from non-volatile memory cells can be held in the register block 107 depicted in FIG. 6 and then latched into the bistable regeneration circuit 310 in the LCS 304 of FIG.
本発明の別の実施形態によれば、上記で説明したメモリアレイは、
複数の列のうちの上記1つに第1のデータを供給し、
複数の列のうちの他の1つから第2のデータを読み取り、
複数の列のうちの1つにおける双安定再生回路と複数の列のうちの他の1つにおける双安定再生回路にそれぞれ第1のデータと第2のデータをラッチし、
双安定再生回路内にラッチされたデータを使ってその列内の不揮発性メモリセルをプログラムする
動作を実行するための回路機構も備える。本実施形態では、不揮発性メモリセルの読み取りおよびプログラミング(書き込み)は、上記で説明した読み/書き回路機構と信号線の様々な組み合わせとを使って実現することができ、より詳しいことは以下で示す。
According to another embodiment of the present invention, the memory array described above comprises:
Supplying first data to the one of the plurality of columns;
Read the second data from the other one of the columns,
Latching the first data and the second data respectively in the bistable reproduction circuit in one of the columns and the bistable reproduction circuit in the other one of the columns;
A circuit arrangement is also provided for performing operations to program the non-volatile memory cells in the column using the data latched in the bistable playback circuit. In the present embodiment, reading and programming (writing) of the nonvolatile memory cell can be realized using various combinations of the read / write circuit mechanism and the signal line described above, and more details will be described below. Show.
図10は、本発明の一実施形態による、図9の回路機構の書き込み動作を示したタイミング図である。より詳細には、メモリアレイの双安定再生回路310の4つを使用する書き込み動作について説明する。書き込みサイクル中に、(例えば、図7や図8に示すような)書き込みドライバは、上記で説明した様々な信号線による制御の下で、選択された列のBLとSLに向けてMBLとMSLを駆動する。ある実施形態では、列選択(CS)信号がアクティブでなくなった後でも、双安定再生回路310はBLとSLを駆動し続ける。 FIG. 10 is a timing diagram illustrating a write operation of the circuit arrangement of FIG. 9 according to one embodiment of the invention. More specifically, a write operation using four of the bistable reproduction circuit 310 of the memory array will be described. During the write cycle, the write driver (e.g., as shown in FIG. 7 or FIG. 8) can control the MBL and MSL toward the BL and SL of the selected column under the control of the various signal lines described above. Drive. In some embodiments, the bistable regeneration circuit 310 continues to drive BL and SL even after the column select (CS) signal becomes inactive.
読み/書き動作の実施形態では、それぞれ選択された行および列のアドレスであるWLおよびCSがオンになり、図7に示す電流ミラーのプリアンプ回路を使って選択ビット上のデータが読み取られる。グローバルセンスアンプ(SA)(ここでは図示せず)からのデータが、(グローバルSAの隣の)グローバル書き込みドライバを介して同時に書き戻され、図7に示すローカル書き込みドライバを介して繰り返される。このとき、WPUはアクティブにされてhighになり、WPDBはアクティブにされてlowになる。この仕組みにより、列アドレスが変化した後でもデータがラッチされ、WLがインアクティブになるまで書き込み動作が持続されることになる。選択されたビットに反対のデータを書き込むためには、新しいデータを書き込みドライバ上に転送し、再度列アドレスをオンにする。ローカル書き込みドライバ、例えば図7の書き込み回路250により、たすきがけの書き込みを持続するラッチを打ち破って、BLとSLの極性を反転することになる。 In the embodiment of the read / write operation, WL and CS, which are respectively selected row and column addresses, are turned on, and the data on the selected bit is read using the current mirror preamplifier circuit shown in FIG. Data from the global sense amplifier (SA) (not shown here) is simultaneously written back via the global write driver (next to the global SA) and repeated via the local write driver shown in FIG. At this time, WPU is activated and goes high, and WPDB is activated and goes low. With this mechanism, data is latched even after the column address changes, and the write operation is continued until WL becomes inactive. To write the opposite data to the selected bit, new data is transferred onto the write driver and the column address is turned on again. The local write driver, for example, the write circuit 250 of FIG. 7, breaks the latch that continues the write of writing and inverts the polarity of BL and SL.
図10のタイミング図は、クロック信号CKおよびCKBと、データ信号DQn(4つのDINを示す)、MBL/MSL、CS、WPDB、WPUおよびWLとを示す。一実施形態では、バッファリング時間中に入力データが利用可能になる。図10は、ダブルデータレート(DDR)による、バースト長が4のバースト書き込みサイクルを示す。メモリクロックの立ち上がりエッジおよび立ち下がりエッジのときに、データインが記録される。データインバーストの終わりまで、データインは記録され、保持される。一度4ビットすべてが記録されると、それらは同時に転送される。各ビットは、それぞれの列アドレス(本実施例ではCS0、CS1、CS2およびCS3)によって選択された対応するラッチ310内に書き込まれる。このアーキテクチャでは、MSL0、MSL1、MSL2、MSL3およびMBL0、MBL1、MBL2、MBL3によって、4ビットを一度に転送することができる。転送時間中に、4つのデータビットはMBL[0:3]線およびMSL[0:3]線上に与えられ、それらの線は互いに論理補数である電圧信号を伝達する。複数の列はCS[0:3]信号によって選択される。WPUとWPDBがアクティブな状態で、4つのデータビットすべてがそれぞれの図9の双安定再生回路310にラッチされる。WPUとWPDBがメモリアレイタイル全体で共通であるから、アクティブになっていない列には、310内に任意のデータがラッチされていることになる。このアーキテクチャでは、一度有効なデータが310内に書き込まれると、WPUとWPDUが共通である行全体が書き込まれることになる。列アドレスカウンタを使用して、ページ全体(行全体)についての列アドレスを生成することができる。ユーザは、単にどのメモリアレイタイルに書き込むかを指定するだけでよい。開始アドレスはページの最下位ビット(LSB)とすることができ、ページの最後の列アドレスまで自動的にインクリメントすることができる。全ページ内のラッチ(310)に有効なデータが入ると、そのページのWLがアクティブになって、それぞれのメモリセル内にページ全体のデータを転送する。書き込み時間は、ワード線がアクティブである時間の長さに依存する。したがって、書き込み時間は、図10に記した「延長時間」となる。上記の実施形態は、ページサイズが4のものを示す。理論的には、ページサイズには限度はない。しかしながら、メモリのページサイズは、例えば8から8192まで変わり得る。MAT内部のMSL線およびMBL線の本数は、例えば4〜8組の線に制限してもよい。ページサイズが8より大きい場合は、4本または8本のMSL線およびMBL線を使って、同じ4または8のバーストを順次行うことができる。例えば、MSL線/MBL線が4組でページサイズが1024の場合は、ページ全体を書き込むために、256個連続した4ビットの列のバーストが必要である。 The timing diagram of FIG. 10 shows clock signals CK and CKB, data signal DQn (showing four DINs), MBL / MSL, CS, WPDB, WPU and WL. In one embodiment, input data is available during the buffering time. FIG. 10 shows a burst write cycle with a burst length of 4 according to double data rate (DDR). Data-in is recorded at the rising edge and falling edge of the memory clock. Data-in is recorded and held until the end of the data-in burst. Once all 4 bits are recorded, they are transferred simultaneously. Each bit is written into the corresponding latch 310 selected by the respective column address (CS0, CS1, CS2 and CS3 in this embodiment). In this architecture, 4 bits can be transferred at once by MSL0, MSL1, MSL2, MSL3 and MBL0, MBL1, MBL2, MBL3. During the transfer time, four data bits are provided on the MBL [0: 3] and MSL [0: 3] lines, which transmit voltage signals that are logically complementary to each other. Multiple columns are selected by the CS [0: 3] signal. With WPU and WPDB active, all four data bits are latched in their respective bistable playback circuits 310 of FIG. Since WPU and WPDB are common to the entire memory array tile, arbitrary data is latched in 310 in the inactive column. In this architecture, once valid data is written into 310, the entire line with the common WPU and WPDU will be written. A column address counter can be used to generate a column address for the entire page (entire row). The user simply needs to specify which memory array tile to write to. The start address can be the least significant bit (LSB) of the page and can be automatically incremented to the last column address of the page. When valid data enters latches (310) in all pages, the WL of the page becomes active, and the data of the entire page is transferred into each memory cell. The write time depends on the length of time that the word line is active. Therefore, the writing time is the “extended time” shown in FIG. The above embodiment shows a page size of 4. Theoretically, there is no limit on page size. However, the page size of the memory can vary from 8 to 8192, for example. The number of MSL lines and MBL lines inside the MAT may be limited to, for example, 4 to 8 sets of lines. If the page size is greater than 8, the same 4 or 8 bursts can be performed sequentially using 4 or 8 MSL lines and MBL lines. For example, if there are 4 sets of MSL lines / MBL lines and the page size is 1024, a burst of 256 consecutive 4-bit columns is required to write the entire page.
図11は、本発明の一実施形態による、読み/書き回路機構を示したMRAMの部分の概略図である。図11は、MAT102およびLCS404を含む複数の列のうちの1つを示しており、それらは図9のMAT102およびLCS304と同様であって双安定再生回路310を備える。図11のLCS404もトランジスタ331および332を備えることに留意されたい。トランジスタ331は、双安定再生回路310の端子311と信号線BLnの間に結合されている。トランジスタ332は、双安定再生回路310の端子312と信号線SLnの間に結合されている。トランジスタ331および332のゲート端子は、信号線CSnに結合されている。上記のように、信号線CSnは、列選択機能に関する。図11の実施形態では、列選択信号CSnによる制御の下で、上端のMATと下端のMATの両方から双安定再生回路310が絶縁される。トランジスタ331および332によって選択的な書き込みが可能になり、その結果、ページ全体を書き込む必要がなくなる。別の実施形態では、多重のWPU線とWPDB線を使用して列をデコードする。図11に示した実施形態では、最初のバーストが完了した後でデータを書き込むことができる(図14を参照)。他の実施形態では、バーストを繰り返して、多数のバーストにてページを実装することができる。ある実施形態では、異なる列内の双安定再生回路310にデータをラッチするために、カウンタを使って書き込みアドレスを自動的にインクリメントする。 FIG. 11 is a schematic diagram of a portion of an MRAM showing a read / write circuitry according to one embodiment of the present invention. FIG. 11 shows one of a plurality of columns including MAT102 and LCS404, which are similar to MAT102 and LCS304 of FIG. Note that the LCS 404 of FIG. 11 also includes transistors 331 and 332. Transistor 331 is coupled between terminal 311 of bistable regeneration circuit 310 and signal line BLn. Transistor 332 is coupled between terminal 312 of bistable regeneration circuit 310 and signal line SLn. The gate terminals of transistors 331 and 332 are coupled to signal line CSn. As described above, the signal line CSn relates to the column selection function. In the embodiment of FIG. 11, under control by the column selection signal CSn, the bistable regeneration circuit 310 is isolated from both the upper and lower MATs. Transistors 331 and 332 allow selective writing so that the entire page need not be written. In another embodiment, multiple WPU lines and WPDB lines are used to decode the column. In the embodiment shown in FIG. 11, data can be written after the first burst is completed (see FIG. 14). In other embodiments, bursts can be repeated to implement pages in multiple bursts. In one embodiment, a write address is automatically incremented using a counter to latch data into the bistable playback circuit 310 in a different column.
本発明の一実施形態によれば、メモリデバイス内にデータを書き込むための方法が提供される。不揮発性メモリのいくつかの実施例を上記で説明した。しかし、複数のワード線と複数の列に配置されたメモリセルとを備え、その列のそれぞれが双安定再生回路と双安定再生回路をその列内のメモリセルの少なくとも一部から絶縁する絶縁トランジスタとを備える揮発性または不揮発性メモリデバイスにも、その方法は適用可能である。その方法は、
開始列アドレスをもつ第1の複数のデータを受信するステップと、
その開始列アドレスに基づいて、対応する第1の複数の列における双安定再生回路の中に、その第1の複数のデータをラッチするステップと、
ラッチされたデータを、対応する第1の複数の列におけるメモリセルの中に同時に書き込むステップと
を含む。
According to one embodiment of the present invention, a method for writing data in a memory device is provided. Several embodiments of non-volatile memory have been described above. However, an isolation transistor comprising a plurality of word lines and memory cells arranged in a plurality of columns, each of which insulates the bistable reproduction circuit and the bistable reproduction circuit from at least a part of the memory cells in the column The method is also applicable to volatile or non-volatile memory devices comprising: The method is
Receiving a first plurality of data having a starting column address;
Latching the first plurality of data in the bistable reproduction circuit in the corresponding first plurality of columns based on the starting column address;
Simultaneously writing the latched data into the memory cells in the corresponding first plurality of columns.
上記の方法の具体的な実施形態では、データのラッチは、延長された書き込み時間内で順次行われる。別の実施形態では、第1の複数のデータがNデータビットを含み、ここでNはバースト長である。別の実施形態では、書き込みサイクル内にNデータビットをラッチするようにメモリが構成され、延長された書き込み時間内に、対応するN列にNデータビットのすべてがラッチされるまで、上記で説明したラッチするステップが繰り返される。 In a specific embodiment of the above method, data latches are performed sequentially within an extended write time. In another embodiment, the first plurality of data includes N data bits, where N is a burst length. In another embodiment, the memory is configured to latch N data bits within a write cycle and is described above until all of the N data bits are latched into the corresponding N columns within an extended write time. The latching step is repeated.
例えば、1GHzの動作では、列サイクル時間は典型的には1Ghz(1ns)である。8ビットのバースト書き込み動作では、8ビットのデータが順次メモリに差し出される。例えばプロセッサによって開始アドレスがメモリに与えられた状態で、後続する7個の列アドレスを開始アドレスから生成することができる。8ビットのすべてが記録または記憶された後で、8本のデコードした列選択線をアクティブにし、8個のMSL-MBLの組を介してデータを駆動することによって、それらの8ビットを一度にローカル列双安定再生回路(310)内に転送する。このとき、WPUとWPDBを駆動して、双安定再生回路(310)をアクティブにする。MSLとMBLはCS線を介してSLとBLを直接駆動することができるが、双安定再生回路(310)はデータをラッチし、SLとBLを駆動し続けることになる。次いで、ラッチから8つの列に8ビットのデータを同時に書き込むことができる。本実施形態では、ランダムな列アドレスを与えて次のバーストサイクルを開始することができ、それにより、ランダムで連続的なバースト書き込みが可能になる。ここでは、双安定再生回路310は、必要ならより多くの駆動電流を与えるための、リピータまたはドライバとしての役割を果たすこともできる。したがって、双安定再生回路310のことを、書き込みドライバラッチ310ともいう。 For example, for 1 GHz operation, the column cycle time is typically 1 Ghz (1 ns). In the 8-bit burst write operation, 8-bit data is sequentially sent to the memory. For example, with the start address given to the memory by the processor, the following seven column addresses can be generated from the start address. After all 8 bits have been recorded or stored, activate the 8 decoded column select lines and drive the data through the 8 MSL-MBL pairs at a time. Transfer to local string bistable reproduction circuit (310). At this time, WPU and WPDB are driven to activate the bistable reproduction circuit (310). MSL and MBL can directly drive SL and BL via the CS line, but the bistable reproduction circuit (310) latches data and continues to drive SL and BL. Then, 8-bit data can be simultaneously written from the latches to the eight columns. In this embodiment, a random burst address can be given to start the next burst cycle, thereby enabling random and continuous burst writing. Here, the bistable regeneration circuit 310 can also serve as a repeater or driver to provide more drive current if necessary. Therefore, the bistable reproduction circuit 310 is also referred to as a write driver latch 310.
ある実施形態では、ページモードのスキームを、図9に関して上記で説明した。例えば、一度にNビットのデータが、ある動作速度(例えば、1Ghzのサイクル)ですべての書き込みラッチドライバ(310)にラッチされる。次いで、延長された書き込み時間の間(例えば、WLがhighである15ns間)ページをアクティブにする(行をオンにする)ことによって、ページ全体が書き込まれる。このスキームでは、1ビットだけを変更する必要がある場合であってもページ全体が書き込まれるが、その場合、変更しないデータは書き込み前に読み取ってラッチすることができる。このスキームには、書き込み延長時間に限度がないという利点がある。 In one embodiment, the page mode scheme has been described above with respect to FIG. For example, N bits of data at a time are latched by all write latch drivers (310) at a certain operating speed (eg, 1 Ghz cycle). The entire page is then written by activating the page (turning on the row) for an extended write time (eg, for 15 ns when WL is high). In this scheme, the entire page is written even if only one bit needs to be changed, in which case unmodified data can be read and latched before writing. This scheme has the advantage that there is no limit on the write extension time.
別の実施形態では、図11に描いた回路を使って、ランダムなバースト書き込みを実現することができる。ここでは、上記で説明したのと同様のステップを使って、データインとアドレスをラッチし生成する。しかしながら、WLおよびWPU/WPDBは、(図13および図14に示し、以下でさらに議論するように)書き込みサイクルの開始時にオンにすることができる。この場合、バースト長の時間だけ書き込み時間は延長される。このスキームは、ランダムで連続的なバースト書き込みアクセスに使用することができる。本実施形態を使ってページ書き込みも実現できることに留意されたい。 In another embodiment, random burst writes can be achieved using the circuit depicted in FIG. Here, the same steps as described above are used to latch and generate the data-in and address. However, WL and WPU / WPDB can be turned on at the beginning of a write cycle (as shown in FIGS. 13 and 14 and discussed further below). In this case, the write time is extended by the burst length time. This scheme can be used for random and continuous burst write access. It should be noted that page writing can also be realized using this embodiment.
図12は、本発明の一実施形態による書き込み動作を示したタイミング図である。本発明の実施形態では、その不揮発性メモリアレイと方法を使って、従来のDRAMをエミュレートすることができる。図12のタイミング信号は、従来のDRAM用の、クロック信号CKおよびCKBと、コマンド信号CMDと、アドレス信号ADDRと、データ信号DQSおよびDQSBとを含む。図12は、上記で説明した不揮発性メモリアレイを動作させるための、データ信号DQnならびに偶数および奇数の列アドレス信号CS_evおよびCS_odも示す。時刻T4での書き込み動作の後に、次のプリチャージサイクルの前の遅延時間tWPREが続くことに留意されたい。 FIG. 12 is a timing diagram illustrating a write operation according to an embodiment of the present invention. Embodiments of the present invention can emulate a conventional DRAM using the non-volatile memory array and method. The timing signal in FIG. 12 includes clock signals CK and CKB, command signal CMD, address signal ADDR, and data signals DQS and DQSB for a conventional DRAM. FIG. 12 also shows data signal DQn and even and odd column address signals CS_ev and CS_od for operating the non-volatile memory array described above. Note that the write operation at time T4 is followed by a delay time tWPRE before the next precharge cycle.
図13は、本発明の一実施形態による不揮発性メモリを使った、DDRの8ビットバーストモードの書き込み動作を示したタイミング図である。図13は、図12を参照して上記で説明したような、従来のDRAMの動作用の信号CK、CKB、CMD、ADDRおよびDQSを含む。図13は、図10に関して上記で説明したような、本発明の実施形態による不揮発性メモリの動作用の信号WL、DQn、MBL/MSL、CS、WPDBおよびWPUも含む。 FIG. 13 is a timing diagram illustrating a DDR 8-bit burst mode write operation using a nonvolatile memory according to an embodiment of the present invention. FIG. 13 includes signals CK, CKB, CMD, ADDR, and DQS for operation of a conventional DRAM as described above with reference to FIG. FIG. 13 also includes signals WL, DQn, MBL / MSL, CS, WPDB and WPU for operation of the non-volatile memory according to embodiments of the present invention as described above with respect to FIG.
上記で説明した、8ビットのDDRバーストアクセスでの不揮発性メモリを使った実施形態では、CS信号の前またはCS信号と同時に、デコードしたWLをアクティブにすることができる。開始バーストアドレスとバーストシーケンス(リニアやインターリーブなど)を知ることによって、8ビットの列アドレスを予め定めることができる。偶数および奇数の列アドレス(CS_ev、CS_od)は、立ち上がりエッジで同時にクロック制御される。開始アドレスによって、偶数のアドレスと奇数のアドレスのどちらが最初に処理されるかが決まることになる。8ビットの読み取りバーストアクセスの場合には、8個のグローバルセンスアンプ(SA)が8ビットのデータを同時に読み取ることになる。8ビットの先読みしたデータをデータアウトレジスタに送り、データアウトバッファから順次クロック制御で出力する。より高いクロック速度では、読み取りに待ち時間が要求される。8ビットを書き込むアクセスの場合には、読み取りサイクルと同じやり方で、WL信号とCS信号をデコードしアクティブにする。ある実施形態では、データインレジスタまたはFIFOを使用して、入力データをバッファすることができる。 In the embodiment using the non-volatile memory in the 8-bit DDR burst access described above, the decoded WL can be activated before the CS signal or simultaneously with the CS signal. By knowing the start burst address and burst sequence (such as linear or interleave), an 8-bit column address can be predetermined. Even and odd column addresses (CS_ev, CS_od) are clocked simultaneously on the rising edge. The start address will determine which of the even and odd addresses is processed first. In the case of 8-bit read burst access, eight global sense amplifiers (SA) read 8-bit data at the same time. The 8-bit prefetched data is sent to the data out register, and sequentially output from the data out buffer by clock control. At higher clock speeds, latency is required for reading. For an 8-bit write access, the WL and CS signals are decoded and activated in the same manner as the read cycle. In some embodiments, data in registers or FIFOs can be used to buffer input data.
図14は、本発明の別の実施形態による、バーストモード書き込み動作を示したタイミング図である。8ビットのDQnが今度は2つの4ビットの群に分かれていることを除いて、図14は図13と同様であることがわかる。 FIG. 14 is a timing diagram illustrating a burst mode write operation according to another embodiment of the present invention. It can be seen that FIG. 14 is similar to FIG. 13 except that the 8-bit DQn is now divided into two 4-bit groups.
図15は、本発明のさらに別の実施形態による、DDRの4ビット/8ビットバーストモードの読み取り動作を示したタイミング図である。ここでは、それぞれバースト長(BL)が4の場合とBLが8の場合について、データを示している。 FIG. 15 is a timing diagram illustrating a read operation in 4-bit / 8-bit burst mode of DDR according to still another embodiment of the present invention. Here, data is shown for each of cases where the burst length (BL) is 4 and BL is 8.
上記の本発明の実施形態は例示となるものであり、限定的なものではない。様々な代替物や均等物が考えられる。本発明の実施形態は、メモリアレイに使用した磁気ランダムアクセスメモリセルの種類や個数によって限定されるものではない。本発明の実施形態は、磁気トンネル接合を形成するのに使用した層の個数によって限定されるものではない。本発明の実施形態は、磁気メモリセルに印加した電圧レベルによって限定されるものではない。選択された同じメモリセルの揮発性の記憶素子でリストア動作中に見られる相補データを読み取り記憶するのに使用しているNVM回路によっても、本発明の実施形態は限定されない。本発明の実施形態は、磁気トンネル接合デバイスを選択するのに使用するトランジスタの種類がPMOSやNMOSであるかどうかによって限定されるものではない。本発明の実施形態は、本発明を内部に配することができる集積回路の種類によって限定されるものではない。磁気ランダムアクセスメモリを製造するのに使用することができる、CMOSや、バイポーラ、BICMOSなどの、いかなる種類の処理技術によっても、本発明の実施形態は限定されない。本明細書に記載した実施形態はMRAMメモリの読み書き回路を対象としていたが、それに限定されるものではない。不揮発性の形式で同じセルの中に揮発性データを記憶することが有用であるならばどのような場合にも、本明細書に記載した実施形態を使用することができる。 The above-described embodiments of the present invention are illustrative and not limiting. Various alternatives and equivalents are possible. Embodiments of the present invention are not limited by the type and number of magnetic random access memory cells used in the memory array. Embodiments of the present invention are not limited by the number of layers used to form the magnetic tunnel junction. Embodiments of the present invention are not limited by the voltage level applied to the magnetic memory cell. The embodiments of the present invention are not limited by the NVM circuit used to read and store complementary data found during a restore operation with a volatile storage element of the same selected memory cell. Embodiments of the present invention are not limited by whether the type of transistor used to select the magnetic tunnel junction device is PMOS or NMOS. Embodiments of the present invention are not limited by the type of integrated circuit in which the present invention can be placed. Embodiments of the present invention are not limited by any type of processing technology, such as CMOS, bipolar, BICMOS, etc., that can be used to manufacture a magnetic random access memory. Although the embodiments described in this specification are intended for the read / write circuit of the MRAM memory, the present invention is not limited thereto. In any case where it is useful to store volatile data in the same cell in a non-volatile form, the embodiments described herein can be used.
100 MRAM
102 メモリアレイタイル(MAT)
104 ローカル列選択回路(LCS)
107 レジスタブロック
110 アレイギャップ
210 ソース線(SL)
212 ビット線(BL)
215 列選択(CS)信号
220 MSL線
230 MBL線
235 プリチャージ(PRE)信号
240 イネーブル読み取り(ENR)信号
250 ローカル書き込み回路
251 書き込みドライバ回路
252 書き込みドライバ回路
255 ローカル読み取り回路
260 イネーブル書き込み信号(ENW)
280 グローバル書き込み線(GWRL)
304 LCS
310 双安定再生回路
311 第1の端子
312 第2の端子
321 第1のトランジスタ
322 第2のトランジスタ
331 トランジスタ
332 トランジスタ
404 LCS
100 MRAM
102 Memory array tile (MAT)
104 Local column selection circuit (LCS)
107 Register block
110 Array gap
210 Source line (SL)
212 bit line (BL)
215 Column selection (CS) signal
220 MSL line
230 MBL line
235 Precharge (PRE) signal
240 Enable Read (ENR) signal
250 local write circuit
251 Write driver circuit
252 Write driver circuit
255 Local reading circuit
260 Enable write signal (ENW)
280 Global Write Line (GWRL)
304 LCS
310 Bistable regeneration circuit
311 1st terminal
312 2nd terminal
321 first transistor
322 Second transistor
331 Transistor
332 transistors
404 LCS
Claims (21)
複数のワード線と、
複数の列と
を備え、
前記複数の列のうちの1つが、
第1の信号線に結合される第1の端子、第2の信号線に結合される第2の端子、メモリアレイタイル全体で共通である第3の信号線に直接結合される第3の端子、およびメモリアレイタイル全体で共通である第4の信号線に直接結合される第4の端子を有する双安定再生回路と、
前記第1の信号線に結合される第1の導電端子、前記第2の信号線に結合される第2の導電端子、および前記複数のワード線のうちの1つに結合される制御端子を有する不揮発性メモリセルと、
前記双安定再生回路の前記第1の端子に結合される第1の導電端子、および第5の信号線に結合される第2の導電端子を有する第1のトランジスタと、
前記双安定再生回路の前記第2の端子に結合される第1の導電端子、および第6の信号線に結合される第2の導電端子を有する第2のトランジスタと
をさらに備え、
前記第1および第2のトランジスタのゲート端子が第7の信号線に結合されており、前記第7の信号線が前記複数の列のうちの1つに対応し、列選択回路に結合されており、
前記第5の信号線はメインビット線であり、前記第6の信号線はメインソース線である、不揮発性メモリアレイ。 A non-volatile memory array including a plurality of memory array tiles,
Multiple word lines,
With multiple columns,
One of the plurality of columns is
A first terminal coupled to the first signal line, a second terminal coupled to the second signal line, and a third terminal directly coupled to the third signal line common to the entire memory array tile And a bistable reproduction circuit having a fourth terminal coupled directly to a fourth signal line that is common across the memory array tiles ,
A first conductive terminal coupled to the first signal line; a second conductive terminal coupled to the second signal line; and a control terminal coupled to one of the plurality of word lines. A non-volatile memory cell having
A first transistor having a first conductive terminal coupled to the first terminal of the bistable reproduction circuit and a second conductive terminal coupled to a fifth signal line;
A second transistor having a first conductive terminal coupled to the second terminal of the bistable reproduction circuit and a second conductive terminal coupled to a sixth signal line;
The gate terminals of the first and second transistors are coupled to a seventh signal line, and the seventh signal line corresponds to one of the plurality of columns and coupled to a column selection circuit. And
The nonvolatile memory array, wherein the fifth signal line is a main bit line and the sixth signal line is a main source line.
前記第1および第2の信号線が、互いに論理補数である電圧信号を伝達し、
前記第3および第4の信号線が、互いに論理補数である電圧信号を伝達し、かつ
前記第5および第6の信号線が、互いに論理補数である電圧信号を伝達する、請求項1に記載の不揮発性メモリアレイ。 The first and second terminals of the bistable regeneration circuit transmit voltage signals that are logically complementary to each other;
The first and second signal lines transmit voltage signals that are logically complementary to each other;
2. The third and fourth signal lines transmit voltage signals that are logically complementary to each other, and the fifth and sixth signal lines transmit voltage signals that are logically complementary to each other. Non-volatile memory array.
前記不揮発性メモリセルの前記第2の導電端子に結合される第1の導電端子、前記不揮発性メモリセルの前記制御端子に結合されるゲート端子、および前記磁気トンネル接合の第2の端子に結合される第2の導電端子を有する第3のトランジスタと
を前記不揮発性メモリセルがさらに備える、請求項1に記載の不揮発性メモリアレイ。 A magnetic tunnel junction having a first terminal coupled to the first signal line;
A first conductive terminal coupled to the second conductive terminal of the nonvolatile memory cell, a gate terminal coupled to the control terminal of the nonvolatile memory cell, and a second terminal of the magnetic tunnel junction 2. The nonvolatile memory array according to claim 1, wherein the nonvolatile memory cell further includes a third transistor having a second conductive terminal.
前記双安定再生回路の前記第2の端子と前記第2の信号線の間に結合される第4のトランジスタと
をさらに備え、
前記第3および第4のトランジスタのゲート端子が前記第7の信号線に結合されている、請求項1に記載の不揮発性メモリアレイ。 A third transistor coupled between the first terminal of the bistable reproduction circuit and the first signal line;
A fourth transistor coupled between the second terminal of the bistable reproduction circuit and the second signal line; and
The nonvolatile memory array according to claim 1, wherein gate terminals of the third and fourth transistors are coupled to the seventh signal line.
前記第3および第4の信号線が制御論理回路に結合され、
前記第5および第6の信号線が書き込みドライバ回路および検知回路に結合されている、請求項1に記載の不揮発性メモリアレイ。 The third, fourth, fifth and sixth signal lines correspond to the plurality of columns;
The third and fourth signal lines are coupled to a control logic circuit;
The non-volatile memory array of claim 1, wherein the fifth and sixth signal lines are coupled to a write driver circuit and a sensing circuit.
前記双安定再生回路内に前記不揮発性メモリセルからの前記データをラッチし、
前記双安定再生回路内にラッチされた前記データを使って前記不揮発性メモリセルをプログラムする
ための回路をさらに備える、請求項1に記載の不揮発性メモリアレイ。 Reading data from the non-volatile memory cell;
Latching the data from the non-volatile memory cell in the bistable playback circuit;
The non-volatile memory array of claim 1, further comprising a circuit for programming the non-volatile memory cell using the data latched in the bistable playback circuit.
前記複数の列のうちの他の1つから第2のデータを読み取り、
前記複数の列のうちの前記1つにおける双安定再生回路と前記複数の列のうちの前記他の1つにおける双安定再生回路にそれぞれ前記第1のデータと前記第2のデータをラッチし、かつ
前記双安定再生回路内でラッチされた前記データを使って前記列内の不揮発性メモリセルをプログラムする
ための回路をさらに備える、請求項1に記載の不揮発性メモリアレイ。 Providing first data to the one of the plurality of columns;
Reading second data from the other one of the plurality of columns;
Latching the first data and the second data in the bistable reproduction circuit in the one of the plurality of columns and the bistable reproduction circuit in the other of the plurality of columns, respectively; 2. The nonvolatile memory array of claim 1, further comprising a circuit for programming nonvolatile memory cells in the column using the data latched in the bistable playback circuit.
対応する複数の列を選択し、
前記対応する複数の列のうちの1つにおける双安定再生回路内に前記複数のデータビットのそれぞれをラッチし、かつ
前記対応する複数の列での前記双安定再生回路内の前記データビットを使って前記複数の列内の不揮発性メモリセルを同時にプログラムする
ための回路をさらに備える、請求項1に記載の不揮発性メモリアレイ。 Receive multiple data bits,
Select the corresponding columns,
Each of the plurality of data bits is latched in a bistable reproduction circuit in one of the corresponding columns, and the data bits in the bistable reproduction circuit in the corresponding columns are used. The nonvolatile memory array of claim 1, further comprising a circuit for simultaneously programming nonvolatile memory cells in the plurality of columns.
複数のワード線を設けるステップと、
複数の列を設けるステップと
を含み、
前記複数の列のうちの1つで、
双安定再生回路の第1の端子を第1の信号線に接続するステップと、
前記双安定再生回路の第2の端子を第2の信号線に接続するステップと、
前記双安定再生回路の第3の端子をメモリアレイタイル全体で共通である第3の信号線に直接接続するステップと、
前記双安定再生回路の第4の端子をメモリアレイタイル全体で共通である第4の信号線に直接接続するステップと、
不揮発性メモリセルの第1の導電端子を前記第1の信号線に接続するステップと、
前記不揮発性メモリセルの第2の導電端子を前記第2の信号線に接続するステップと、
前記不揮発性メモリセルの制御端子を前記複数のワード線のうちの1つに接続するステップと、
第1のトランジスタの第1の導電端子を前記双安定再生回路の前記第1の端子に接続するステップと、
前記第1のトランジスタの第2の導電端子を第5の信号線に接続するステップと、
第2のトランジスタの第1の導電端子を前記双安定再生回路の前記第2の端子に接続するステップと、
前記第2のトランジスタの第2の導電端子を第6の信号線に接続するステップと、
前記第1および第2のトランジスタのゲート端子を第7の信号線に接続するステップと、
前記第7の信号線を列選択回路に接続するステップと
を含み、
前記第5の信号線はメインビット線であり、前記第6の信号線はメインソース線である、方法。 A method of forming a non-volatile memory array including a plurality of memory array tiles, comprising :
Providing a plurality of word lines;
Providing a plurality of rows,
In one of the plurality of columns,
Connecting the first terminal of the bistable reproduction circuit to the first signal line;
Connecting a second terminal of the bistable reproduction circuit to a second signal line;
Directly connecting a third terminal of the bistable reproduction circuit to a third signal line that is common to the entire memory array tile ;
Directly connecting the fourth terminal of the bistable reproduction circuit to a fourth signal line that is common to the entire memory array tile ;
Connecting a first conductive terminal of a nonvolatile memory cell to the first signal line;
Connecting a second conductive terminal of the nonvolatile memory cell to the second signal line;
Connecting a control terminal of the nonvolatile memory cell to one of the plurality of word lines;
Connecting a first conductive terminal of a first transistor to the first terminal of the bistable regeneration circuit;
Connecting the second conductive terminal of the first transistor to a fifth signal line;
Connecting a first conductive terminal of a second transistor to the second terminal of the bistable regeneration circuit;
Connecting a second conductive terminal of the second transistor to a sixth signal line;
Connecting the gate terminals of the first and second transistors to a seventh signal line;
Connecting the seventh signal line to a column selection circuit,
The method, wherein the fifth signal line is a main bit line and the sixth signal line is a main source line.
第3のトランジスタの第1の導電端子を前記不揮発性メモリセルの前記第1の導電端子に接続するステップと、
前記第3のトランジスタのゲート端子を前記不揮発性メモリセルの前記制御端子に接続するステップと、
前記第3のトランジスタの第2の導電端子を前記磁気トンネル接合の第2の端子に接続するステップと
をさらに含む、請求項11に記載の方法。 Connecting a first terminal of a magnetic tunnel junction to the second signal line;
Connecting a first conductive terminal of a third transistor to the first conductive terminal of the nonvolatile memory cell;
Connecting the gate terminal of the third transistor to the control terminal of the nonvolatile memory cell;
12. The method of claim 11, further comprising connecting a second conductive terminal of the third transistor to a second terminal of the magnetic tunnel junction.
前記第5および第6の信号線を書き込みドライバ回路と検知回路に接続するステップと
をさらに含む、請求項11に記載の方法。 Connecting the third and fourth signal lines to a control logic circuit;
12. The method of claim 11, further comprising connecting the fifth and sixth signal lines to a write driver circuit and a sensing circuit.
前記第6または第5の信号線のいずれかと前記第3の信号線とに第2の電圧を印加するステップであって、前記第2の電圧が前記第1の電圧より低く、互いに論理補数である電圧信号を前記第5および第6の信号線が伝達するステップと、
前記第7の信号線に第3の電圧を印加するステップであって、前記第3の電圧が両端を含めて制御電圧とVpp電圧の間であり、前記Vpp電圧が前記第1の電圧より高く、かつ前記制御電圧が前記第1および第2のトランジスタでの電流フローをイネーブルにするステップと、
両端を含めて前記第1の電圧と前記Vpp電圧の間である第4の電圧を前記第3の信号線に印加するステップと、
前記不揮発性メモリセルの前記制御端子に前記Vpp電圧を印加するステップと
をさらに含む、請求項11に記載の方法。 Applying a first voltage to either the fifth or sixth signal line;
Applying a second voltage to either the sixth or fifth signal line and the third signal line, wherein the second voltage is lower than the first voltage and is logically complementary to each other. Transmitting a voltage signal by the fifth and sixth signal lines;
Applying a third voltage to the seventh signal line, wherein the third voltage is between the control voltage and the Vpp voltage including both ends, and the Vpp voltage is higher than the first voltage. And the control voltage enables current flow in the first and second transistors;
Applying a fourth voltage between the first voltage and the Vpp voltage including both ends to the third signal line;
12. The method of claim 11, further comprising: applying the Vpp voltage to the control terminal of the non-volatile memory cell.
複数の列のうちの前記1つを選択するステップと、
前記双安定再生回路内に前記第1のデータビットをラッチするステップと、
前記双安定再生回路内の前記第1のデータビットを使って前記不揮発性メモリセルをプログラムするステップと
をさらに含む、請求項11に記載の方法。 Providing a first data bit on the fifth and sixth signal lines for transmitting voltage signals that are logically complementary to each other;
Selecting the one of a plurality of columns;
Latching the first data bit in the bistable playback circuit;
12. The method of claim 11, further comprising: programming the non-volatile memory cell using the first data bit in the bistable playback circuit.
前記双安定再生回路内に前記第1のデータをラッチするステップと、
前記不揮発性メモリセル内に前記第1のデータをプログラムするステップと
をさらに含む、請求項11に記載の方法。 Reading first data from the non-volatile memory cell;
Latching the first data in the bistable reproduction circuit;
12. The method of claim 11, further comprising: programming the first data in the non-volatile memory cell.
対応する複数の列を選択するステップと、
前記対応する複数の列のうちの1つにおける双安定再生回路内に前記複数のデータビットのそれぞれをラッチするステップと、
前記対応する複数の列における前記双安定再生回路内にラッチされた前記データビットを使って前記複数の列内の不揮発性メモリセルを同時にプログラムするステップと
をさらに含む、請求項11に記載の方法。 Receiving a plurality of data bits;
Selecting a plurality of corresponding columns;
Latching each of the plurality of data bits in a bistable regeneration circuit in one of the corresponding plurality of columns;
12. The method of claim 11, further comprising: simultaneously programming non-volatile memory cells in the plurality of columns using the data bits latched in the bistable regeneration circuit in the corresponding plurality of columns. .
前記不揮発性メモリアレイの第2の列から第2のデータを読み取るステップと、
対応する前記列における双安定再生回路内に前記第1のデータおよび前記第2のデータをラッチするステップと、
対応する前記双安定再生回路内のデータビットを使って前記第1の列および前記第2の列の不揮発性メモリセルを同時にプログラムするステップと
をさらに含む、請求項11に記載の方法。 Providing first data to a first column of the non-volatile memory array;
Reading second data from a second column of the non-volatile memory array;
Latching the first data and the second data in a bistable reproduction circuit in the corresponding column;
12. The method of claim 11, further comprising: simultaneously programming the first column and the second column of non-volatile memory cells using corresponding data bits in the bistable playback circuit.
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