JP6191017B2 - ハーフブリッジ回路及びハーフブリッジ回路から構成されるフルブリッジ回路及び3相インバータ回路 - Google Patents
ハーフブリッジ回路及びハーフブリッジ回路から構成されるフルブリッジ回路及び3相インバータ回路 Download PDFInfo
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Description
本開示は、AC/DCコンバータまたはインバータに用いられるハーフブリッジ回路、及びハーフブリッジ回路から構成されるフルブリッジ回路及び3相インバータ回路に関する。
特許文献1には、例えば、ハーフブリッジ回路に関する技術が記載されている。特許文献1の図18には、IGBTスイッチ素子41、43を含んだハーフブリッジ回路が開示されている。そして、IGBTスイッチ素子には、FWD(Free Wheel Diode)42、44が逆並列で接続している。
しかし、特許文献1に記載のハーフブリッジ回路が有するFWDは、ターンオン時又はターンオフ時のスイッチングエネルギーが大きい。例えば、容量値Cをもつコンデンサーに電圧が0VからVaになるまで電荷を充電した場合に費やされるエネルギーは(1/2)×C×Va×Vaである。ここで、ハーフブリッジ回路のスイッチ素子はスイッチング動作をするごとにLレベル(0V)からHレベル(ハーフブリッジ回路の入力電圧Vdc)まで出力電圧が変化し、ハーフブリッジ回路は並列接続した2つのFWDを有し、FWDのアノード/カソード間の寄生容量はCakであるとする。この場合、ハーフブリッジ回路は、スイッチング動作をするごとに、Cak×Vdc×Vdcのスイッチングエネルギーが消費され、スイッチング損失の増大に繋がる。以上のような、FWDによるスイッチング損失の増大は、高周波スイッチにおいては、特に問題となる。
そこで、本開示は、スイッチング損失を低減することが可能なハーフブリッジ回路を提供することを目的とする。
本開示に係るハーフブリッジ回路は、上アーム及び下アームを有するハーフブリッジ駆動部と、上アーム及び下アームを制御する制御回路とを有する。上アームは第1のスイッチ素子を有し、下アームは第2のスイッチ素子を有する。第1のスイッチ素子と第2のスイッチ素子は、電流を制御する第1の端子と電流を入出力する第2の端子及び第3の端子を有する半導体素子である。第1の端子と第3の端子との間の電圧又は第1の端子と第2の端子との間の電圧が閾値電圧以上の時は、第2の端子と第3の端子との間の電圧の極性に応じて第2の端子から第3の端子へ、又は第3の端子から第2の端子へ電流を流す。第3の端子から第2の端子へ電流を流した時に、第1の端子と第3の端子との間の電圧が閾値電圧以下の範囲において第1の端子と第3の端子との間への印加電圧に対して第2の端子と第3の端子との間の電圧が変化する。第1のスイッチ素子及び第2のスイッチ素子をターンオフ制御する印加電圧は、第1の端子と第3の端子との間へ略ゼロ電圧と負バイアス電圧を切り替えて設定する。第1のスイッチ素子をターンオフ制御するための第1の端子と第3の端子との間へ印加する電圧は、第2のスイッチ素子をターンオフ制御する前に、略ゼロ電圧に切り替える。
なお、上記ハーフブリッジ回路において、「上アーム」と「下アーム」を入れ替えても、同様の機能を有するハーフブリッジ回路を提供することができ、この構成も上記ハーフブリッジ回路に包含されるものとする。
本開示に係るハーフブリッジ回路によると、スイッチング損失を低減することが可能となる。このスイッチング損失を低減可能なハーフブリッジ回路は、高周波スイッチにおいて、特に有用となる。
(ハーフブリッジ回路の構成に関する説明)
図1は、本開示のそれぞれの実施形態に共通するハーフブリッジ回路の構成及び、その周辺素子を示す図である。
図1は、本開示のそれぞれの実施形態に共通するハーフブリッジ回路の構成及び、その周辺素子を示す図である。
図1に示すように、ハーフブリッジ回路4は、上アーム1、下アーム2、制御回路3を有する。また、上アーム1は、第1の第1のスイッチ素子5とゲート回路Hを有し、下アーム2は、第2のスイッチ素子6とゲート回路Lを有している。また、GDHとGH2は制御回路3から上アーム1へ、GDLとGL2は制御回路3から下アーム2へ出力される制御信号である。なお、GDHは上アーム1の第1のスイッチ素子5のオン・オフを制御する信号で、GDLは下アーム2の第2のスイッチ素子6のオン・オフを制御する信号である。なお、制御信号GDH、GDLはLレベルでスイッチ素子をオフ、Hレベルでスイッチ素子をオンとする。GH2、GL2はGDH、GDLがLレベルでスイッチ素子をオフさせる時、該スイッチ素子の制御端子電圧を略ゼロ電圧にするか負バイアス電圧にするかを制御する。本開示ではGH2、GL2はHレベルで該制御端子電圧を略ゼロ電圧、Lレベルで該制御端子電圧を負バイアス電圧とする。なお該制御端子電圧とは後述する第1の端子と第3の端子との間の電圧を意味する。
また、図1に示すように、ハーフブリッジ回路4は、2つのスイッチ素子が接続する接続点において電圧Voを有し、該接続点から負荷部7に向かって、又は負荷部7から該接続点に向かって電流ILを流す構造となっている。なお、各々のスイッチ素子のゲート端子が第1の端子、入出力端子が第2の端子・第3の端子に対応する。そのため、第1のスイッチ素子5における第3の端子と第2のスイッチ素子6における第2の端子が電気的に接続し、第1のスイッチ素子5における第2の端子はVDCの正極側と接続し、第2のスイッチ素子6における第3の端子はGND接続している。
ここで、第1の端子は第1のスイッチ素子5、第2のスイッチ素子6に流れる電流を制御する制御端子の役割を果たす。そして、第1の端子と第3の端子との間の電圧または第1の端子と第2の端子との間の電圧が閾値電圧以上であれば第1のスイッチ素子5、第2のスイッチ素子6の電流は、第2の端子と第3の端子との間の電圧の極性に応じて、第2の端子から第3の端子へ、又は第3の端子から第2の端子へ流れる特徴を有する。
また、第1のスイッチ素子5、第2のスイッチ素子6は、第1の端子と第3の端子との間の電圧が閾値電圧以下の時でかつ第3の端子から第2の端子へ電流が流れるとき、第1の端子と第3の端子との間への印加電圧値に対して第2の端子と第3の端子との間の電圧値が変化するという特徴を有する。
(スイッチ素子に関する説明)
次に、図1において説明した本開示の実施形態におけるスイッチ素子の特徴を、図2A、図2B、図2Cを用いてさらに詳しく説明することにする。
次に、図1において説明した本開示の実施形態におけるスイッチ素子の特徴を、図2A、図2B、図2Cを用いてさらに詳しく説明することにする。
図2Aは、比較例としてののMOSスイッチ素子、図2Bは、比較例としてのIGBTスイッチ素子、図2Cは、本開示の第1の実施形態及び第2の実施形態におけるスイッチ素子のそれぞれの電気的特性を比較した図である。
(比較例としてのスイッチ素子に関する説明)
まず、図2A、図2Bにおけるスイッチ素子構成図に示すように、比較例としてのスイッチ素子(従来のMOSスイッチ素子及びIGBTスイッチ素子)では、構造上の理由により、寄生ダイオード又はFWDがMOSトランジスタ又はIGBTに逆並列に接続されている。そのため、スイッチ素子のトランジスタが持つ寄生容量と逆並列接続されたFWDの寄生容量によって、ハーフブリッジ回路のスイッチング損失は増大することとなる。なお、逆並列接続された寄生ダイオード又はFWDは、スイッチ素子の電気的特性にも影響を与える。
まず、図2A、図2Bにおけるスイッチ素子構成図に示すように、比較例としてのスイッチ素子(従来のMOSスイッチ素子及びIGBTスイッチ素子)では、構造上の理由により、寄生ダイオード又はFWDがMOSトランジスタ又はIGBTに逆並列に接続されている。そのため、スイッチ素子のトランジスタが持つ寄生容量と逆並列接続されたFWDの寄生容量によって、ハーフブリッジ回路のスイッチング損失は増大することとなる。なお、逆並列接続された寄生ダイオード又はFWDは、スイッチ素子の電気的特性にも影響を与える。
まず、比較例としてのMOSスイッチ素子の電気的特性について、図2Aにおける欄a−1、欄a−3を用いて説明する。欄a−1に示すように、Vgs(ゲート端子とソース端子との間の電圧)がVth(閾値電圧)よりも大きければIds(ドレイン端子とソース端子との間の電流)を流すことが可能である。しかし、Idsが負の場合、すなわちソース端子からドレイン端子に電流が流れる場合、FWD又は寄生ダイオードによって、Ids−Vds特性のVdsは、Idsの値によらずVF(FWD又は寄生ダイオードの順方向電圧)でクランプされたような(Idsの負の値によらず、Vdsは−VFで固定された)形状の特性曲線となる。また、欄a−3に示すように、Idsが図のように流れる場合、Vgs<0の領域において、VdsはVgsの値によらず、−VFに固定される。なお、欄a−1で、Vgs=0Vまたは、Vgs=−VBの場合には、Idsは寄生ダイオードかFWDを通じて流れる。この場合、VdsはVFと同じとなり、Idsの変化に対するVdsの変化は、VFの変化と同じになる(図2Aの欄a−1、欄a−3参照)。
次に、IGBTスイッチ素子の電気的特性について、図2Bにおける欄b−1、欄b−3を用いて説明する。IGBTスイッチ素子は、その構造上の問題で、コレクタ端子からエミッタ端子に電流は流れるが、エミッタ端子からコレクタ端子には電流が流れない。その特性を補うために、IGBTスイッチ素子に逆並列接続の形でFWDが接続されている。欄b−1に示すように、Vge(ゲート端子とエミッタ端子との間の電圧)がVth(閾値電圧)よりも大きければIce(コレクタ端子とエミッタ端子との間の電流)を流すことが可能である。しかし、FWDによって、Ice−Vce特性のVceは、Iceの負の値によらずVF(FWDの順方向電圧)でクランプされたような(Iceの負の値によらず、Vceは−VFで固定された)形状の特性曲線となる。また、欄b−3に示すように、Iceが図のように流れる場合、VceはVgeの値によらず−VFに固定される。なお、欄b−1で、Vge=0Vまたは、Vge=−VBの場合には、IceはFWDを通じてエミッタ端子からコレクタ端子へ流れ込む。この場合、VceはVFと同じとなり、Iceの変化に対するVceの変化はVFの変化と同じになる(図2Bの欄b−1、欄b−3参照)。
ここで、従来のMOSスイッチ素子又はIGBTスイッチ素子をハーフブリッジ回路の上アーム及び下アームとして利用することを考える。このようなハーフブリッジ回路においては、DT時(上アームと下アームのスイッチ素子がオフしている状態の時)に、オフしているスイッチ素子のソース端子又はエミッタ端子に電流が流れ込む場合、オフしているスイッチ素子のVgs又はVgeに依存せず、Vds又はVceは−VFとなる。故に、誤点弧を防止するために、オフしている素子のVgs又はVgeを負バイアス電圧にしても、DT時スイッチング損失は変化しないという特徴がある。一方で、該ハーフブリッジ回路は、FWDを有することにより、その寄生容量によるスイッチング損失を有することとなる。
(本開示の実施形態におけるスイッチ素子に関する説明)
一方、図2Cにおけるスイッチ素子構成図に示すように、図1におけるスイッチ素子にはFWD等の寄生容量を有する半導体素子が接続されていない。そのため、従来のMOSスイッチ又はIGBTスイッチと比較して、ハーフブリッジ回路のスイッチング損失を低減することが可能となる。
一方、図2Cにおけるスイッチ素子構成図に示すように、図1におけるスイッチ素子にはFWD等の寄生容量を有する半導体素子が接続されていない。そのため、従来のMOSスイッチ又はIGBTスイッチと比較して、ハーフブリッジ回路のスイッチング損失を低減することが可能となる。
次に、図1におけるスイッチ素子の電気的特性について、図2Cにおける欄c−1、欄c−3を用いて説明する。
まず、欄c−1に示すように、V13(第1の端子と第3の端子との間の電圧)がVth(閾値電圧)よりも大きければI23(第2の端子と第3の端子との間の電流)を流すことが可能である。そして、該スイッチ素子にはFWDが無いため、I23−V23特性はVFによりクランプされない。つまり、第2の端子と第3の端子との間の電圧の極性に応じて、第2の端子から第3の端子へ、又は第3の端子から第2の端子へ電流を流すことが可能となる。
また、欄c−3に示すように、該スイッチ素子は、第3の端子から第2の端子へ電流が流れる時に、V13(第1の端子と第3の端子との間の電圧)に対してV23(第2の端子と第3の端子との間の電圧)が変化する。
ここで、本開示の実施形態におけるスイッチ素子をハーフブリッジ回路の上アーム及び下アームとして利用することを考える。このようなハーフブリッジ回路においては、DT時に、オフしているスイッチ素子の第3の端子に電流が流れ込む場合、オフしているスイッチ素子のV23は、V13に依存する。そのため、誤点弧を防止するために、オフしている素子のV13を負バイアス電圧にすると、V23の電圧も負方向に振れることになる。そのため、DT時スイッチング損失が増大してしまうという特徴がある。一方で、該ハーフブリッジ回路は、FWDを有さないので、その分だけスイッチング損失を低減できることとなる。
(本開示の実施形態におけるスイッチ素子のDT時スイッチング損失を低減する方法の説明)
上述したように、本開示の実施形態におけるスイッチ素子を用いたハーフブリッジ回路においては、誤点弧を防止するために、オフしているスイッチ素子のV13を負バイアス電圧にするだけでは、DT時のスイッチング損失が増大してしまう。そこで、DT時のスイッチング損失を低減する方法を図3A、図3B、図3C、図3D、図4A、図4B、図4C、図4D、図5A、図5B、図5C、図5D、図5Eを用いて、第1の実施形態、第2の実施形態として以下で説明する。
上述したように、本開示の実施形態におけるスイッチ素子を用いたハーフブリッジ回路においては、誤点弧を防止するために、オフしているスイッチ素子のV13を負バイアス電圧にするだけでは、DT時のスイッチング損失が増大してしまう。そこで、DT時のスイッチング損失を低減する方法を図3A、図3B、図3C、図3D、図4A、図4B、図4C、図4D、図5A、図5B、図5C、図5D、図5Eを用いて、第1の実施形態、第2の実施形態として以下で説明する。
なお、明細書中で使用する「略ゼロ電圧」と「負バイアス電圧」という用語は、説明の簡略化のために用いた用語である。実際に意味している定義は以下の通りである。すなわち、「略ゼロ電圧」とは、その上限電圧をスイッチ素子の制御端子電圧の閾値電圧Vth以下の電圧とし、その下限電圧をDT時スイッチング損失が設計上許容できる値に収まる負電圧とした電圧範囲を意味する。「負バイアス電圧」とは、その上限電圧をスイッチ素子の誤点弧を防止できるスイッチ素子がオフ時の制御端子電圧とし、その下限電圧を特に規定をしない電圧範囲を意味する。
(第1の実施形態)
以下で、第1の実施形態に係る第1の動作と第2の動作を説明する。なお、第1の動作の説明における、「上アーム」についての記載を「下アーム」と読み替えて、第1の動作の説明における「下アーム」についての記載を「上アーム」と読み替えると、第2の動作の説明と同様になる。
以下で、第1の実施形態に係る第1の動作と第2の動作を説明する。なお、第1の動作の説明における、「上アーム」についての記載を「下アーム」と読み替えて、第1の動作の説明における「下アーム」についての記載を「上アーム」と読み替えると、第2の動作の説明と同様になる。
(第1の実施形態に係る第1の動作の説明)
図3A、図3B、図3C、図3Dは、本開示の第1の実施形態に係る第1の動作を説明するための図である。この第1の動作においては、ハーフブリッジ回路4の負荷部7の印加電圧に対する負荷電流ILの周波数応答特性が、ハーフブリッジ回路4のスイッチング動作周波数に対して遅い。そのため、負荷電流ILがハーフブリッジ回路4の出力電圧Voのスイッチング動作によらず一方向にのみ流れている。そして、Voの平均電圧が負荷部7と第1のコンデンサー8、第2のコンデンサー9との接続点電圧Vcより大きい場合の動作説明図である。具体的には、図3Aは、ハーフブリッジ回路4から負荷部7に流れる電流ILの流れを示す図である。図3Bは、制御回路3から上アーム1及び下アーム2に出力される制御信号のタイミングチャート及び、それぞれのアームが有するスイッチ素子の第1の端子と第3の端子との間の電圧の変化を示す図である。なお、上アーム1が有する第1のスイッチ素子5の第1の端子と第3の端子との間の電圧をGH−Voとし、下アーム2が有する第2のスイッチ素子6の第1の端子と第3の端子との間の電圧をGLとする。図3Cは、図3Bにおける制御信号のタイミングチャートに応じた、ハーフブリッジ回路の出力電圧Vo、負荷部7を流れる負荷電流ILの変化を示す図である。図3Dは、図3Bにおける制御信号のタイミングチャートに応じた、それぞれのアームが有する第2のスイッチ素子6におけるV23、I23、スイッチング損失の変化を示す図である。
図3A、図3B、図3C、図3Dは、本開示の第1の実施形態に係る第1の動作を説明するための図である。この第1の動作においては、ハーフブリッジ回路4の負荷部7の印加電圧に対する負荷電流ILの周波数応答特性が、ハーフブリッジ回路4のスイッチング動作周波数に対して遅い。そのため、負荷電流ILがハーフブリッジ回路4の出力電圧Voのスイッチング動作によらず一方向にのみ流れている。そして、Voの平均電圧が負荷部7と第1のコンデンサー8、第2のコンデンサー9との接続点電圧Vcより大きい場合の動作説明図である。具体的には、図3Aは、ハーフブリッジ回路4から負荷部7に流れる電流ILの流れを示す図である。図3Bは、制御回路3から上アーム1及び下アーム2に出力される制御信号のタイミングチャート及び、それぞれのアームが有するスイッチ素子の第1の端子と第3の端子との間の電圧の変化を示す図である。なお、上アーム1が有する第1のスイッチ素子5の第1の端子と第3の端子との間の電圧をGH−Voとし、下アーム2が有する第2のスイッチ素子6の第1の端子と第3の端子との間の電圧をGLとする。図3Cは、図3Bにおける制御信号のタイミングチャートに応じた、ハーフブリッジ回路の出力電圧Vo、負荷部7を流れる負荷電流ILの変化を示す図である。図3Dは、図3Bにおける制御信号のタイミングチャートに応じた、それぞれのアームが有する第2のスイッチ素子6におけるV23、I23、スイッチング損失の変化を示す図である。
まず、図3Aに示すように、ハーフブリッジ回路4及びその周辺素子の構成は、図1と同様なので説明を省略する。
次に、本実施形態の制御回路3内の信号の生成過程について述べる。なお、制御回路3内の図面および符号の説明については省略する。
なおGDH、GDL、GH2、GL2のHレベル、Lレベルの機能は上述の(ハーフブリッジ回路の構成に関する説明)を参照のこと。
制御信号GDHとGL2は、制御回路3により、図示されていない上アーム1を駆動する駆動信号GDH0から生成される。制御信号GDHは駆動信号GDH0を時間Tだけ遅延させた信号である。
上アーム1の第1のスイッチ素子5をターンオフさせるために、制御信号GDHのHレベルからLレベルの遷移は、駆動信号GDH0がHレベルからLレベルに遷移してから、時間T後に起こす。制御信号GDHがHレベルからLレベルに遷移する時点から時間T1前に制御信号GL2はLレベルからHレベルに遷移する。また、上アーム1の第1のスイッチ素子5をターンオンさせるために、制御信号GDHのLレベルからHレベルの遷移は、駆動信号GDH0がLレベルからHレベルに遷移してから、時間T後に起こす。制御信号GDHがLレベルからHレベルに遷移する時点から時間T2前に、制御信号GL2はHレベルからLレベルに遷移する。
制御信号GDLとGH2は、制御回路3により、図示されていない下アーム2を駆動する駆動信号GDL0から生成される。制御信号GDLは駆動信号GDL0を時間Tだけ遅延させた信号である。
下アーム2の第2のスイッチ素子6をターンオフさせるために、制御信号GDLのHレベルからLレベルの遷移は、駆動信号GDL0がHレベルからLレベルに遷移してから、時間T後に起こす。制御信号GDLがHレベルからLレベルに遷移する時点から時間T1前に、制御信号GH2はLレベルからHレベルに遷移する。また、下アーム2の第2のスイッチ素子6をターンオンさせるために、制御信号GDLのLレベルからHレベルの遷移は、駆動信号GDL0がLレベルからHレベルの遷移してから、時間T後に起こす。制御信号GDLがLレベルからHレベルの遷移する時点から時間T2前に制御信号GH2はHレベルからLレベルに遷移する。
次に、制御回路3によるハーフブリッジ回路4への作用について説明する。図3Bに示すように、上アーム1が有する第1のスイッチ素子5に出力される制御信号GDHがオン状態からオフ状態にターンオフするT1時間前に、制御信号GL2を変化させることを考える。ここで、下アーム2のオフ状態の第2のスイッチ素子6の電流制御電圧である第1の端子と第3の端子との間の電圧GLが略ゼロ電圧になるように、制御信号GL2を変化させる。そうすると、図3Cに示すように、制御信号GL2を変化させてからT1時間後のDT期間(上アーム1と下アーム2の各スイッチ素子がオフしている状態が継続している期間)において、Voが略ゼロ電圧レベル以下になる。この時、下アーム2の第2のスイッチ素子6の電流制御電圧V13(GL)が略ゼロ電圧になるので、下アーム2の第2のスイッチ素子6の電圧V23は、略−Vthとなる(図2Cにおける欄c−3参照)。つまり、DT時スイッチング損失を従来のスイッチ素子(図2A、図2B参照)を使った場合と同じ程度にすることが可能となる。
また、下アーム2の第2のスイッチ素子6のV13(GL)が略ゼロ電圧を継続した場合、図3Bに示すように、上アーム1が有する第1のスイッチ素子5に出力される制御信号GDHがオフ状態からオン状態にターンオンする時、下アーム2が有する第2のスイッチ素子6に誤点弧が生じる恐れがある。これは以下のメカニズムが働くからである。まず第1に、上アーム1の第1のスイッチ素子5の電流制御電圧V13(GH−Vo)が上昇することによって、上アーム1の第1のスイッチ素子5の電圧V23が減少する。この現象は図2Cの欄c−1の第一象限(I23>0,V23>0の領域)で、I23がある任意の値で固定されているが、V13が増大していった場合の結果を示している。この場合、V13>Vthの特性曲線はより傾きが急になり、上述の任意の固定値I23に対してV23は、V13の増大に伴い、減少する。以上の結果として、Voが上昇する。次に、Voが上昇すると図示されていない下アーム2の第2のスイッチ素子6の第2の端子と第1の端子との間の寄生容量により第2のスイッチ素子6のV13(GL)が上昇する。その結果、誤点弧が生じる恐れがある。ここで、本実施形態においては、上アーム1が有する第1のスイッチ素子5に出力される制御信号GDHがオフ状態からオン状態にターンオンするT2時間前に、制御信号GL2を変化させ、下アーム2のオフ状態(下アームの第2のスイッチ素子6の電流制御電圧V13(GL)が略ゼロ電圧の状態)の第2のスイッチ素子6の電流制御電圧V13(GL)が負バイアス電圧になるように変化させる。この制御により、第1のスイッチ素子5がターンオンすることに伴い電圧GLが略ゼロ電圧を超えることが無くなり、誤点弧が発生するのを防ぐことができるという効果がある。
なお、負荷電流ILがハーフブリッジ回路4から負荷部7へ流れる場合、第1のスイッチ素子5、第2のスイッチ素子6が共にオフしたDT時において、負荷電流ILは第2のスイッチ素子6の第3の端子から第2の端子に向かって流れることとなる。
以上のように、本実施形態においては、FWDをスイッチ素子に並列接続しないことによりFWD等の寄生容量によるスイッチング損失を削減し、誤点弧を防止した上でなお、FWDをスイッチ素子に並列接続したのと同程度のDT時スイッチング損失の低減を可能とすることができる。このことは、図3Dからも理解できる。
なお、FWDのアノード−カソード間寄生容量はスイッチ素子のCoss寄生出力容量とほぼ同等の大きさであるから、本開示の実施形態におけるハーフブリッジ回路は寄生容量によるスイッチング損失を、従来に比べて半減できることになる。
(第1の実施形態に係る第2の動作の説明)
図4A、図4B、図4C、図4Dは、本開示の第1の実施形態に係る第2の動作を説明するための図である。第2の動作においては、ハーフブリッジ回路4の負荷部7の印加電圧に対する負荷電流ILの周波数応答特性が、ハーフブリッジ回路4のスイッチング動作周波数に対して遅い。そのため、負荷電流ILがハーフブリッジ回路4の出力電圧Voのスイッチング動作によらず一方向にのみ流れている。そして、Voの平均電圧が負荷部7と第1のコンデンサー8、第2のコンデンサー9との接続点電圧Vcより小さい場合の動作説明図である。具体的には、図4Aは、負荷部7からハーフブリッジ回路4に流れる電流ILの流れを示す図である。図4Bは、制御回路3から上アーム1及び下アーム2に出力される制御信号のタイミングチャート及び、それぞれのアームが有するスイッチ素子の第1の端子と第3の端子との間の電圧の変化を示す図である。図4Cは、図4Bにおける制御信号のタイミングチャートに応じた、Vo、ILの変化を示す図である。図4Dは、図4Bにおける制御信号のタイミングチャートに応じた、それぞれのアームが有するスイッチ素子におけるV23、I23、スイッチング損失の変化を示す図である。
図4A、図4B、図4C、図4Dは、本開示の第1の実施形態に係る第2の動作を説明するための図である。第2の動作においては、ハーフブリッジ回路4の負荷部7の印加電圧に対する負荷電流ILの周波数応答特性が、ハーフブリッジ回路4のスイッチング動作周波数に対して遅い。そのため、負荷電流ILがハーフブリッジ回路4の出力電圧Voのスイッチング動作によらず一方向にのみ流れている。そして、Voの平均電圧が負荷部7と第1のコンデンサー8、第2のコンデンサー9との接続点電圧Vcより小さい場合の動作説明図である。具体的には、図4Aは、負荷部7からハーフブリッジ回路4に流れる電流ILの流れを示す図である。図4Bは、制御回路3から上アーム1及び下アーム2に出力される制御信号のタイミングチャート及び、それぞれのアームが有するスイッチ素子の第1の端子と第3の端子との間の電圧の変化を示す図である。図4Cは、図4Bにおける制御信号のタイミングチャートに応じた、Vo、ILの変化を示す図である。図4Dは、図4Bにおける制御信号のタイミングチャートに応じた、それぞれのアームが有するスイッチ素子におけるV23、I23、スイッチング損失の変化を示す図である。
まず、図4Aに示すように、ハーフブリッジ回路4及びその周辺素子の構成は、図1と同様なので説明を省略する。
次に、図4Aに示すように、下アーム2が有する第2のスイッチ素子6に出力される制御信号GDLがオン状態からオフ状態にターンオフするT1時間前に、制御信号GH2を変化させることを考える。ここで、上アーム1のオフ状態の第1のスイッチ素子5の電流制御電圧V13(GH−Vo)が略ゼロ電圧になるように、制御信号GH2を変化させる。そうすると、図4Cに示すように、制御信号GH2を変化させてからT1時間後のDT期間において、Voが略Vdc以上になる。この時、上アーム1の第1のスイッチ素子5の電流制御電圧V13(GH−Vo)が略ゼロ電圧になるので、上アーム1の第1のスイッチ素子5のV23は、略−Vthとなる(図2Cにおける欄c−3参照)。つまり、DT時スイッチング損失を従来のスイッチ素子(図2Aにおけるa列、図2Bにおけるb列で説明したスイッチ素子)を使った場合と同じ程度にすることが可能となる。
また、図4Bに示すように、下アーム2が有する第2のスイッチ素子6に出力される制御信号GDLがオフ状態からオン状態にターンオンする時、上アーム1が有する第1のスイッチ素子5に誤点弧が生じる恐れがある。これは以下のメカニズムが働くからである。まず第1に、下アーム2の第2のスイッチ素子6の電流制御電圧V13(GL)が上昇することによって、下アーム2の第2のスイッチ素子6のV23が減少する。この現象は、上述の第1の実施形態に係る第1の動作の説明で、上アーム1の第1のスイッチ素子5のV23の減少と同じことなのでその説明を省略する。V23の減少の結果、Voが下降する。次に、Voが下降するとそれに応じて上アーム1の第1のスイッチ素子5の第1の端子電圧GHも下降する(GH−Voはほぼ一定値を維持しようとする。)。次に、GHが下降すると、図示されていない上アーム1の第1のスイッチ素子5の第2の端子と第1の端子との間の寄生容量により、第1のスイッチ素子5のV23(GH−Vo)が上昇する。この結果、誤点弧が生じる恐れがある。ここで、本実施形態においては、下アーム2が有する第2のスイッチ素子6に出力される制御信号GDLがオフ状態からオン状態にターンオンするT2時間前に、制御信号GH2を変化させ、上アーム1のオフ状態(上アーム1の第1のスイッチ素子5の電流制御電圧V13(GH−Vo)が略ゼロ電圧の状態)の第1のスイッチ素子5の電流制御電圧V13(GH−Vo)が負バイアス電圧になるように変化させる。この制御により、第2のスイッチ素子6がターンオンすることに伴い電圧GH−Voが略ゼロ電圧を超えることが無くなり、誤点弧が発生するのを防ぐことができるという効果がある。
なお、負荷電流ILが負荷部7からハーフブリッジ回路4へ流れる場合、第1のスイッチ素子5、6が共にオフしたDT時において、負荷電流ILは第1のスイッチ素子5の第3の端子から第2の端子に向かって流れることとなる。
以上のように、本実施形態においては、FWDをスイッチ素子に並列接続しないことによりFWD等の寄生容量によるスイッチング損失を削減し、誤点弧を防止した上でなお、FWDをスイッチ素子に並列接続したのと同程度のDT時スイッチング損失の低減を可能とすることができる。このことは、図4Dからも理解できる。
なお、FWDのアノード−カソード間寄生容量はスイッチ素子のCoss寄生出力容量とほぼ同等の大きさであるから、本開示の実施形態におけるハーフブリッジ回路は寄生容量によるスイッチング損失を、従来に比べて半減できることになる。
なお、上述のように、第1の動作の説明における、「上アーム」についての記載を「下アーム」と読み替えて、第1の動作の説明における「下アーム」についての記載を「上アーム」と読み替えると、第2の動作の説明と同様になることを再度、付け加えておく。
(第2の実施形態)
図5Aは、ハーフブリッジ回路4と負荷部7との間を流れる電流ILの流れを示す図である。図5Bは、ハーフブリッジ回路4の出力電圧Voと負荷電流ILの関係を示した波形図である。図5Cは、制御回路3から上アーム1及び下アーム2に出力される制御信号のタイミングチャート及び、それぞれのアームが有するスイッチ素子の第1の端子と第3の端子との間の電圧の変化を示す図である。図5Dは、図5Cにおける制御信号のタイミングチャートに応じた、Vo、ILの変化を示す図である。図5Eは、図5Cにおける制御信号のタイミングチャートに応じた、それぞれのアームが有するスイッチ素子におけるV23、I23、スイッチング損失の変化を示す図である。
図5Aは、ハーフブリッジ回路4と負荷部7との間を流れる電流ILの流れを示す図である。図5Bは、ハーフブリッジ回路4の出力電圧Voと負荷電流ILの関係を示した波形図である。図5Cは、制御回路3から上アーム1及び下アーム2に出力される制御信号のタイミングチャート及び、それぞれのアームが有するスイッチ素子の第1の端子と第3の端子との間の電圧の変化を示す図である。図5Dは、図5Cにおける制御信号のタイミングチャートに応じた、Vo、ILの変化を示す図である。図5Eは、図5Cにおける制御信号のタイミングチャートに応じた、それぞれのアームが有するスイッチ素子におけるV23、I23、スイッチング損失の変化を示す図である。
まず、図5Aに示すように、ハーフブリッジ回路4及びその周辺素子の構成は、図1と同様なので説明を省略する。
次に、本実施形態の制御回路3内の信号の生成過程について述べる。なお、制御回路3内の図面および符号の説明については省略する。
なおGDH、GDL、GH2、GL2のHレベル、Lレベルの機能は上述の(ハーフブリッジ回路の構成に関する説明)を参照のこと。
制御回路3により、制御信号GDHは図示されていない上アーム1の駆動信号GDH0から生成される。制御回路3により、制御信号GDLは図示されていない下アーム2の駆動信号GDL0から生成される。制御信号GDHは駆動信号GDH0を時間Tだけ遅延させた信号である。制御信号GDLは駆動信号GDL0を時間Tだけ遅延させた信号である。また、制御信号GH2とGL2は駆動信号GDH0とGDL0から生成される。
制御信号GDHのHレベルからLレベルへの遷移は、駆動信号GDH0がHレベルからLレベルに遷移してから、時間T後に起こす。制御信号GDHがHレベルからLレベルに遷移する時点から時間T1前に、制御信号GL2はLレベルからHレベルに遷移する。また同じく、制御信号GDHがHレベルからLレベルに遷移する時点から時間T3前に、制御信号GH2はHレベルからLレベルに遷移する。但し、この制御信号GH2が変化した瞬間では、制御信号GDHはHレベルであるので第1のスイッチ素子5の第1の端子と第3の端子との間の電圧GH−Voは正の電圧であり、略ゼロ電圧でも負バイアスでもない。制御信号GDHがLレベルに遷移した瞬間から第1のスイッチ素子5の第1の端子と第3の端子との間の電圧GH−Voは負バイアスとなる。
制御信号GDLのHレベルからLレベルへの遷移は、駆動信号GDL0がHレベルからLレベルに遷移してから、時間T後に起こす。制御信号GDLがHレベルからLレベルに遷移する時間T1前に制御信号GH2はLレベルからHレベルに遷移する。また同じく、制御信号GDLがHレベルからLレベルに遷移する時点から時間T3前に、制御信号GL2はHレベルからLレベルに遷移する。但し、この制御信号GL2が変化した瞬間では、制御信号GDLはHレベルであるので、第2のスイッチ素子6の第1の端子と第3の端子との間の電圧GLは正の電圧であり、略ゼロ電圧でも負バイアスでもない。制御信号GDLがLレベルに遷移した瞬間から、第2のスイッチ素子6の第1の端子と第3の端子との間の電圧GLは負バイアスとなる。
次に、制御回路3によるハーフブリッジ回路4への作用について説明する。
図5Aにおいて、負荷部7の印加電圧に対する負荷電流ILの周波数応答特性は、位相が遅れる特徴を有するものを想定している。そして、ハーフブリッジ回路4の出力電圧Voのスイッチング周波数が負荷部7を流れる負荷電流ILの周波数特性の共振周波数又はカットオフ周波数より少しだけ大きいか又は小さい場合に、図5Bに示すように、負荷電流ILはハーフブリッジ回路の出力電圧Voのスイッチング動作に対して遅れた位相を有することになる。図5Bに示すような動作をするハーフブリッジ回路は共振インバータ動作を行うハーフブリッジ回路と呼ばれる。
なお、図5Bにおいて、VoがLレベル(Gndレベル又は略0Vレベル)からHレベル(略Vdcレベル)に遷移する期間((1)の時点から(2)の時点までの期間)においては、ILは負方向すなわち負荷部7からハーフブリッジ回路4へ電流が流れている。また、VoがHレベルからLレベルに遷移する期間((3)の時点から(4)の時点までの期間)においては、ILは正方向すなわちハーフブリッジ回路4から負荷部7へ電流が流れている。
ここで、(1)の時点又は(2)の時点における上アーム1の第1のスイッチ素子5と下アーム2の第2のスイッチ素子6の動作について、図5Cを用いて詳しく説明する。
まず、図5Cに示すように、VoのLレベルからHレベルへの遷移((1)の時点から(2)の時点までのDT期間参照)は、下アーム2の第2のスイッチ素子6がオン状態からオフ状態にターンオフすることで生じる。その後、第1のスイッチ素子5と第2のスイッチ素子6が共にオフ状態であるDT期間後に、第1のスイッチ素子5がターンオンする((2)の時点参照)。
ここで、VoがLレベルからHレベルへと遷移する際に、オフしている第1のスイッチ素子5の制御端子電圧V13(GH−Vo)は、第1のスイッチ素子5の第1の端子と第2の端子の間にある寄生容量の影響を受ける。しかし、図5Cに示すように、VoがLレベルからHレベルへと遷移((1)の時点から(2)の時点までのDT期間参照)する際に、第1のスイッチ素子5の制御電圧V13(GH−Vo)は負電圧側に振られるので、第1のスイッチ素子5の誤点弧は生じない。
また、第1のスイッチ素子5のターンオン時((2)の時点参照)の直前では、ハーフブリッジ回路4の出力電圧VoはVdc+Vthのレベルの電圧であった。しかし、ターンオン直後において、Hレベルに戻ることになる。従って、第1のスイッチ素子5がターンオンすることによる出力電圧Voの変化はVthと非常に小さく、かつ、高い電圧から低い電圧へ変化するために、既にオフしている第2のスイッチ素子6は第2の端子と第1の端子との間の寄生容量による影響で誤点弧することはない。
また、第1のスイッチ素子5がターンオンする時のV23の変化は小さく、いわゆるゼロボルト・スイッチング(ZVS)と称されるもので、ターンオン時のスイッチングエネルギーは非常に小さい。
次に、(3)の時点又は(4)の時点における上アーム1の第1のスイッチ素子5と下アーム2の第2のスイッチ素子6の動作について、図5Cを用いて詳しく説明する。
まず、図5Cに示すように、VoのHレベルからLレベルへの遷移((3)の時点から(4)の時点までのDT期間参照)は、上アーム1の第1のスイッチ素子5がオン状態からオフ状態にターンオフすることで生じる。その後、第1のスイッチ素子5と第2のスイッチ素子6が共にオフ状態であるDT期間後に、第2のスイッチ素子6がターンオンする((4)の時点参照)。
ここで、VoがHレベルからLレベルへと遷移する際に、オフしている第2のスイッチ素子6の制御端子電圧V13(GL)は、第2のスイッチ素子6の第1の端子と第2の端子の間にある寄生容量の影響を受ける。しかし、図5Cに示すように、VoがHレベルからLレベルへと遷移((3)の時点から(4)の時点までのDT期間参照)する際に、第2のスイッチ素子6の制御電圧V13(GL)は負電圧側に振られるので、第2のスイッチ素子6の誤点弧は生じない。
また、第2のスイッチ素子6のターンオン時((4)の時点参照)の直前では、ハーフブリッジ回路4の出力電圧Voは−Vthのレベルの電圧であった。しかし、ターンオン直後において、Lレベルに戻ることになる。
従って、第2のスイッチ素子6がターンオンすることによる出力電圧Voの変化はVthと非常に小さく、かつ、低い電圧から高い電圧へ変化するために、既にオフしている第1のスイッチ素子5は第2の端子と第1の端子との間の寄生容量による影響で誤点弧することはない。
また、第2のスイッチ素子6がターンオンする時のV23の変化は小さく、いわゆるゼロボルト・スイッチング(ZVS)と称されるもので、ターンオン時のスイッチングエネルギーは非常に小さい。
前述の説明からも分かるように、本実施形態に係る共振インバータ動作を行うハーフブリッジ回路は、ターンオン時のスイッチング損失が無く、誤点弧も生じない。そのため、共振インバータ動作を行うハーフブリッジ回路では、ターンオフ時のスイッチング損失とDT時のスイッチング損失を検討すればよい。
ターンオフ時のスイッチング損失は2種類に分類することが可能である。
一つ目は、ハーフブリッジ回路が有するFWD等の寄生出力容量に起因する。しかし、本開示の実施形態におけるスイッチ素子にはFWDが接続されていない。そのため、FWDに起因するスイッチング損失は従来に比べて低減できている。
二つ目は、スイッチ素子であるトランジスタに起因するトランジスタ損失である。スイッチ素子のターンオフ時に、Crss寄生容量(本開示の実施形態におけるスイッチ素子においては、第1の端子と第2の端子との間の寄生容量に相当)や第3の端子(ソース端子)のインダクタンス等を通して、トランジスタの制御端子(本開示の実施形態におけるスイッチ素子においては、第1の端子に相当)は負帰還動作を受ける。その際、トランジスタがオン状態になってしまうことがある。その結果、トランジスタ内に負荷電流ILの一部が流れてしまい、トランジスタのスイッチング損失が発生する。これをトランジスタ損失と定義する。
トランジスタ損失を防ぐ方法として、スイッチ素子のターンオフ時に、スイッチ素子の第1の端子と第3の端子との間に負バイアス電圧(−VB)を印加する方法がある。負バイアス電圧を印加することで、Crss寄生容量やソース端子のインダクタンス等を通してトランジスタの制御端子が負帰還動作を受けたとしても、トランジスタがオン状態になることを防ぐことができる。
しかし、ターンオフ時のトランジスタ損失を防ぐために、スイッチ素子の第1の端子と第3の端子との間へ負バイアス電圧(−VB)を与えると、第2の端子と第3の端子との間の電圧が大きくなる。そのため、従来のスイッチ素子(図2A、図2B参照)と比較して、DT時スイッチング損失が増大してしまうという問題がある。
この問題を解決する方法を図5C、図5Dを参照して、詳細に説明する。
前述のように、VoのLレベルからHレベルへの遷移((1)の時点から(2)の時点までのDT期間参照)は、下アーム2の第2のスイッチ素子6がオン状態からオフ状態にターンオフすることで生じる。その後、第1のスイッチ素子5と第2のスイッチ素子6が共にオフ状態であるDT期間後に、第1のスイッチ素子5がターンオンする((2)の時点参照)。第2のスイッチ素子6がターンオフすることで、出力電圧VoがHレベルに達した際に、オフしている第1のスイッチ素子5の第3の端子から第2の端子に向かって負荷電流ILが流れる。ここで、前述したように、ターンオフ時のトランジスタ損失を無くすために第1のスイッチ素子5の電圧V13に負バイアス電圧(−VB)を与えると、第1のスイッチ素子5の電圧V23は−(Vth+VB)となる(図2Cの欄c−1及び欄c−3参照)。DT期間中、第1のスイッチ素子5の電圧V23は−(Vth+VB)であるため、負バイアス電圧(−VB)によるDT時スイッチング損失が増大してしまう。
そこで、第2のスイッチ素子6がオフ制御される時点(時点(1)参照)よりT1時間前に、オフ制御されている第1のスイッチ素子5の電圧V13(GH−Vo)が略ゼロ電圧になるように制御信号GH2を変化させる。この制御信号GH2の変化によって、第1のスイッチ素子5の電圧V23は−Vthとなり、VB分だけ電圧V23は上昇する。そのため、負バイアス電圧をV13に与えたことによる第1のスイッチ素子5のDT時スイッチング損失の増大を防ぐことができる。
なお、第2のスイッチ素子6をターンオフする時点((1)の時点参照)よりT3時間前に、第2のスイッチ素子6の入出力端子に出力される制御信号GL2を変化させることによって、GLは負バイアス電圧(−VB)に設定される。これにより、第2のスイッチ素子6のターンオフ時のトランジスタ損失を防ぐことができる。
一方、前述のように、VoのHレベルからLレベルへの遷移((3)の時点から(4)の時点までのDT期間参照)は、上アーム1の第1のスイッチ素子5がオン状態からオフ状態にターンオフすることで生じる。その後、第1のスイッチ素子5と第2のスイッチ素子6が共にオフ状態であるDT期間後に、第2のスイッチ素子6がターンオンする((4)の時点参照)。第1のスイッチ素子5がターンオフすることで、出力電圧VoがLレベルに達した際に、オフしている第2のスイッチ素子6の第3の端子から第2の端子に向かって負荷電流ILが流れる。ここで、前述したように、ターンオフ時のトランジスタ損失を無くすためにV13に負バイアス電圧(−VB)を与えると、第2のスイッチ素子6の電圧V23は−(Vth+VB)となる(図2Cの欄c−1及び欄c−3参照)。DT期間中、第2のスイッチ素子6の電圧V23は−(Vth+VB)であるため、負バイアス電圧(−VB)によるDT時スイッチング損失が増大してしまう。
そこで、第1のスイッチ素子5がオフ制御される時点(時点(3)参照)よりT1時間前に、オフ制御されている第2のスイッチ素子6の電圧V13(GL)が略ゼロ電圧になるように制御信号GL2を変化させる。この制御信号GL2の変化によって、第2のスイッチ素子6の電圧V23は−Vthとなり、VB分だけ第2のスイッチ素子6の電圧V23は上昇する。そのため、負バイアス電圧を第2のスイッチ素子6の電圧V13に与えたことによる第2のスイッチ素子6のDT時スイッチング損失の増大を防ぐことができる。
なお、第1のスイッチ素子5をターンオフする時点((3)の時点参照)よりT3時間前に、第1のスイッチ素子5の入出力端子に出力される制御信号GH2を変化させることによって、GH−Voは負バイアス電圧(−VB)に設定される。これにより、第1のスイッチ素子5のターンオフ時のトランジスタ損失を防ぐことができる。
以上のようにすることで、ターンオフ時のスイッチング損失にはトランジスタ損失は無く、寄生出力容量による損失のみとなる。このことは、図5Eにおける、負バイアスVBが無い場合のQHとQLのスイッチング損失と負バイアスVBが無い場合のQHとQLのスイッチング損失との比較からも分かる。なお、図5C、図5Dにおいて、GL2、GH2、Voの破線による波形は負バイアス電圧VBが無い場合のものを示している。
なお、本実施形態におけるハーフブリッジ回路4の第1のスイッチ素子5、6にはFWDが接続されていない。そのため、従来のハーフブリッジ回路の共振インバータに比べ、大幅にスイッチング損失が削減できる。
(その他)
なお、本開示のそれぞれの実施形態におけるスイッチ素子は、半導体基板の上に形成された窒化物半導体からなる半導体層積層体と、半導体層積層体の上に互いに間隔をおいて形成されたドレイン端子およびソース端子と、ドレイン端子とソース端子との間に形成されたゲート端子を備えたヘテロ接合電界効果トランジスタとしてもよい。
なお、本開示のそれぞれの実施形態におけるスイッチ素子は、半導体基板の上に形成された窒化物半導体からなる半導体層積層体と、半導体層積層体の上に互いに間隔をおいて形成されたドレイン端子およびソース端子と、ドレイン端子とソース端子との間に形成されたゲート端子を備えたヘテロ接合電界効果トランジスタとしてもよい。
このように、スイッチ素子がヘテロ接合電界効果トランジスタで構成されることにより、寄生素子がなくなる。そのため、本開示の各実施形態において説明したスイッチ素子の機能を発揮できる。また、該スイッチ素子は高耐圧であり、オン抵抗は小さく、かつ、リカバリー電流がほとんどない理想的なスイッチ素子である。従って、高周波スイッチング動作による小型化とより高効率化を実現したハーフブリッジ回路を構成可能である。
また第1の実施形態、第2の実施形態においては、AC/DCコンバータやインバータを構成する最小単位のスイッチング回路としてのハーフブリッジ回路を説明した。従って、本開示は、これに制限されず、2つの実施形態で用いられるハーフブリッジ回路をいくつか組み合わせて回路を構成しても構わない。具体的には、ハーフブリッジ回路を2つ用いて構成されるフルブリッジ回路、ハーフブリッジ回路を3つ用いて構成される3相インバータ回路などがある。
本開示は、AC/DCコンバータまたはインバータ等に用いられるハーフブリッジ回路に関する発明であり、特に高周波スイッチにおいて、小型化、高効率化を実現したい場合に有用である。
1 上アーム
2 下アーム
3 制御回路
4 ハーフブリッジ回路
5 第1のスイッチ素子
6 第2のスイッチ素子
7 負荷部
8 第1のコンデンサー
9 第2のコンデンサー
2 下アーム
3 制御回路
4 ハーフブリッジ回路
5 第1のスイッチ素子
6 第2のスイッチ素子
7 負荷部
8 第1のコンデンサー
9 第2のコンデンサー
Claims (6)
- 上アーム及び下アームを有するハーフブリッジ駆動部と、
前記上アーム及び前記下アームを制御する制御回路とを有し、
前記上アームは第1のスイッチ素子を有し、
前記下アームは第2のスイッチ素子を有し、
前記第1のスイッチ素子と前記第2のスイッチ素子は、電流を制御する第1の端子と電流を入出力する第2の端子及び第3の端子を有する半導体素子であり、
前記第1の端子と前記第3の端子との間の電圧又は前記第1の端子と前記第2の端子との間の電圧が閾値電圧以上の時は、前記第2の端子と前記第3の端子との間の電圧の極性に応じて前記第2の端子から前記第3の端子へ、又は前記第3の端子から前記第2の端子へ電流を流し、
前記第3の端子から前記第2の端子へ電流を流した時に、前記第1の端子と前記第3の端子との間の電圧が閾値電圧以下の範囲において前記第1の端子と前記第3の端子との間への印加電圧に対して前記第2の端子と前記第3の端子との間の電圧が変化し、
前記第1のスイッチ素子及び前記第2のスイッチ素子をターンオフ制御する印加電圧は、前記第1の端子と前記第3の端子との間へ略ゼロ電圧と負バイアス電圧を切り替えて設定し、
前記第1のスイッチ素子をターンオフ制御するための前記第1の端子と前記第3の端子との間へ印加する電圧は、前記第2のスイッチ素子をターンオフ制御する前に、略ゼロ電圧に切り替える
ハーフブリッジ回路。 - さらに、
前記上アームと前記下アームとの接続点であり、出力電圧が出力される出力端子と、
前記出力端子に接続され、前記出力電圧が印加されることよって負荷電流が流れる負荷部と、を有し、
前記負荷部は、前記負荷電流の前記出力電圧に対する周波数応答が遅く、
前記負荷電流が前記出力電圧のスイッチング動作によらず前記負荷部の一方向にのみ流れるという特性を有し、
前記第1のスイッチ素子をターンオフ制御するための前記第1の端子と前記第3の端子との間へ印加する電圧は、前記第2のスイッチ素子をターンオン制御する前に、負バイアス電圧に切り替える
請求項1に記載のハーフブリッジ回路。 - さらに、
前記上アームと前記下アームとの接続点であり、出力電圧が出力される出力端子と、
前記出力端子に接続され、前記出力電圧が印加されることよって負荷電流が流れる負荷部をと、有し、
前記負荷部は共振周波数を有し、前記出力電圧のスイッチング周波数が前記共振周波数より大きく、前記負荷電流の位相が前記出力電圧に対して遅れるという特性を有し、
前記第1のスイッチ素子をターンオフ制御するための前記第1の端子と前記第3の端子との間へ印加する電圧は、前記第1のスイッチ素子をターンオフ制御する前に、負バイアス電圧に切り替える
請求項1に記載のハーフブリッジ回路。 - 前記第1のスイッチ素子は、
半導体基板の上に形成された窒化物半導体からなる積層体と、
前記積層体の上に互いに間隔をおいて形成されたドレイン端子およびソース端子と、
前記ドレイン端子とソース端子との間に形成されたゲート端子を備えたヘテロ接合電界効果トランジスタである
ことを特徴とする請求項1に記載のハーフブリッジ回路。 - 請求項1〜4のいずれか1つに記載のハーフブリッジ回路を2つ用いて構成されたフルブリッジ回路。
- 請求項1〜4のいずれか1つに記載のハーフブリッジ回路を3つ用いて構成された3相インバータ回路。
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