JP6183049B2 - 演算処理装置及び演算処理装置の制御方法 - Google Patents
演算処理装置及び演算処理装置の制御方法 Download PDFInfo
- Publication number
- JP6183049B2 JP6183049B2 JP2013168990A JP2013168990A JP6183049B2 JP 6183049 B2 JP6183049 B2 JP 6183049B2 JP 2013168990 A JP2013168990 A JP 2013168990A JP 2013168990 A JP2013168990 A JP 2013168990A JP 6183049 B2 JP6183049 B2 JP 6183049B2
- Authority
- JP
- Japan
- Prior art keywords
- cache
- request
- cache request
- thread
- req
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0842—Multiuser, multiprocessor or multiprocessing cache systems for multiprocessing or multitasking
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
- G06F12/0855—Overlapped cache accessing, e.g. pipeline
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0888—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using selective caching, e.g. bypass
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/45—Caching of specific data in cache memory
- G06F2212/452—Instruction code
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Advance Control (AREA)
- Memory System (AREA)
Description
図1は、本発明の一実施形態における演算処理装置としてのCPU(Central Processing Unit)の構成例を示す図である。本実施形態におけるCPU10は、複数のコア部20、2次キャッシュ部30、及びシステムコントローラ40を有する。
まず、コア部20の命令コントローラ22が、コア部20の1次キャッシュコントローラ23に対してノンキャッシュリクエスト(ノンキャッシュライト又はノンキャッシュリード)を発行する(S101)。
20 コア部
21 演算器
22 命令コントローラ
23 1次キャッシュコントローラ
24 1次キャッシュメモリ
30 2次キャッシュ部
31 2次キャッシュコントローラ
32 2次キャッシュメモリ
40 システムコントローラ
51 外部デバイス
52 メインメモリ
53 他CPU
301 リクエスト調停部
302 スレッド調停部
Claims (5)
- それぞれアクセス対象のデータがキャッシュメモリに保持されることなくアクセスを行う、第1のノンキャッシュリクエストと、前記第1のノンキャッシュリクエストより優先度が低い第2のノンキャッシュリクエストとを出力する命令制御部と、
前記命令制御部が出力した、複数のスレッドのうちの第1のスレッドの前記第1のノンキャッシュリクエストと複数のスレッドのうちの第2のスレッドの前記第2のノンキャッシュリクエストとを調停して発行する場合、前記第1のノンキャッシュリクエストに先行する前記第1のスレッドの先行ノンキャッシュリクエストの発行後、発行した前記先行ノンキャッシュリクエストに対する応答が有ることにより、調停対象の前記第1のノンキャッシュリクエストと前記第2のノンキャッシュリクエストとが発行可能状態になったとき、前記第2のノンキャッシュリクエストを、前記第1のノンキャッシュリクエストよりも優先して発行する発行制御部とを有することを特徴とする演算処理装置。 - 前記発行制御部はさらに、
前記先行ノンキャッシュリクエストを発行した後、前記第2のノンキャッシュリクエストが調停対象である場合に設定されるとともに、調停対象の前記第2のノンキャッシュリクエストを発行した場合に解除される保留情報を保持する保持部を有し、
前記発行制御部は、
前記保持部に保持された保留情報に基づき、前記第2のノンキャッシュリクエストを調停することを特徴とする請求項1記載の演算処理装置。 - 前記発行制御部は、
前記命令制御部が出力した前記第1のノンキャッシュリクエストと前記第2のノンキャッシュリクエストとを、調停して発行するリクエスト調停部と、
前記命令制御部が出力した前記第1のノンキャッシュリクエストの前記リクエスト調停部への入力を、前記保持部が保持する保留情報に基づき抑止するスレッド調停部とを有することを特徴とする請求項2記載の演算処理装置。 - 前記第1のノンキャッシュリクエストは、
アクセス対象のデータがキャッシュメモリに保持されることなくライトアクセスを行うノンキャッシュライトリクエストであり、
前記第2のノンキャッシュリクエストは、
アクセス対象のデータがキャッシュメモリに保持されることなくリードアクセスを行うノンキャッシュリードリクエストであることを特徴とする請求項1〜3の何れか1項に記載の演算処理装置。 - 演算処理装置の制御方法において、
前記演算処理装置が有する命令制御部が、それぞれアクセス対象のデータがキャッシュメモリに保持されることなくアクセスを行う、第1のノンキャッシュリクエストと、前記第1のノンキャッシュリクエストより優先度が低い第2のノンキャッシュリクエストとを出力し、
前記演算処理装置が有する発行制御部が、前記命令制御部が出力した、複数のスレッドのうちの第1のスレッドの前記第1のノンキャッシュリクエストと複数のスレッドのうちの第2のスレッドの前記第2のノンキャッシュリクエストとを調停して発行する場合、前記第1のノンキャッシュリクエストに先行する前記第1のスレッドの先行ノンキャッシュリクエストの発行後、発行した前記先行ノンキャッシュリクエストに対する応答が有ることにより、調停対象の前記第1のノンキャッシュリクエストと前記第2のノンキャッシュリクエストとが発行可能状態になったとき、前記第2のノンキャッシュリクエストを、前記第1のノンキャッシュリクエストよりも優先して発行することを特徴とする演算処理装置の制御方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013168990A JP6183049B2 (ja) | 2013-08-15 | 2013-08-15 | 演算処理装置及び演算処理装置の制御方法 |
US14/337,311 US20150052307A1 (en) | 2013-08-15 | 2014-07-22 | Processor and control method of processor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013168990A JP6183049B2 (ja) | 2013-08-15 | 2013-08-15 | 演算処理装置及び演算処理装置の制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015036941A JP2015036941A (ja) | 2015-02-23 |
JP6183049B2 true JP6183049B2 (ja) | 2017-08-23 |
Family
ID=52467675
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013168990A Active JP6183049B2 (ja) | 2013-08-15 | 2013-08-15 | 演算処理装置及び演算処理装置の制御方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20150052307A1 (ja) |
JP (1) | JP6183049B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6127907B2 (ja) * | 2012-11-12 | 2017-05-17 | 富士通株式会社 | 演算処理装置及び演算処理装置の制御方法 |
US11593281B2 (en) * | 2019-05-08 | 2023-02-28 | Hewlett Packard Enterprise Development Lp | Device supporting ordered and unordered transaction classes |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6256710B1 (en) * | 1995-04-28 | 2001-07-03 | Apple Computer, Inc. | Cache management during cache inhibited transactions for increasing cache efficiency |
US6718457B2 (en) * | 1998-12-03 | 2004-04-06 | Sun Microsystems, Inc. | Multiple-thread processor for threaded software applications |
TWI220194B (en) * | 2002-12-26 | 2004-08-11 | Rdc Semiconductor Co Ltd | Method and system for accessing memory data |
US20060212840A1 (en) * | 2005-03-16 | 2006-09-21 | Danny Kumamoto | Method and system for efficient use of secondary threads in a multiple execution path processor |
JP5145929B2 (ja) * | 2007-03-08 | 2013-02-20 | 株式会社リコー | 半導体集積回路及び画像処理装置 |
US8832702B2 (en) * | 2007-05-10 | 2014-09-09 | Freescale Semiconductor, Inc. | Thread de-emphasis instruction for multithreaded processor |
CN101681304B (zh) * | 2007-06-20 | 2012-07-04 | 富士通株式会社 | 高速缓冲存储器控制装置及流水线控制方法 |
US8230179B2 (en) * | 2008-05-15 | 2012-07-24 | International Business Machines Corporation | Administering non-cacheable memory load instructions |
JP2011159255A (ja) * | 2010-02-04 | 2011-08-18 | Seiko Epson Corp | 電子機器、及びメモリー制御方法 |
-
2013
- 2013-08-15 JP JP2013168990A patent/JP6183049B2/ja active Active
-
2014
- 2014-07-22 US US14/337,311 patent/US20150052307A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
JP2015036941A (ja) | 2015-02-23 |
US20150052307A1 (en) | 2015-02-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP3230860B1 (en) | Technologies for efficient synchronization barriers with work stealing support | |
US10152436B2 (en) | Mutual exclusion in a non-coherent memory hierarchy | |
JP2012038293A (ja) | マシンビジョン用マルチプロセッサシステムオンチップ | |
JP2012038293A5 (ja) | ||
JP2018534676A (ja) | 競合の存在下での効率的なタスクスケジューリングのための方法 | |
EP2880541A1 (en) | Systems and methods for controlling access to a shared data structure with reader-writer locks using multiple sub-locks | |
JP2006185348A (ja) | マルチプロセッサシステム及びロックフラグ操作方法 | |
JP4874165B2 (ja) | マルチプロセッサシステム及びマルチプロセッサシステムにおけるアクセス権設定方法 | |
TWI428755B (zh) | 用於配置直接記憶體存取(dma)頻道識別符之方法、電腦可讀取儲存媒體、及資料處理系統 | |
JP2012008919A (ja) | 情報処理装置 | |
JP5499987B2 (ja) | 共有キャッシュメモリ装置 | |
KR20230084493A (ko) | 판독 선택적 커맨드들 및 기록 선택적 커맨드들 | |
US9606923B2 (en) | Information processing device with shared memory, memory order guarantee method using counters fence instructions in relation to cache-oriented requests, and recording medium storing program | |
JP5213485B2 (ja) | マルチプロセッサシステムにおけるデータ同期方法及びマルチプロセッサシステム | |
JP6183049B2 (ja) | 演算処理装置及び演算処理装置の制御方法 | |
US8972693B2 (en) | Hardware managed allocation and deallocation evaluation circuit | |
JP2018511111A (ja) | ビクティムキャッシュモードを向上させるためのプロセススケジューリング | |
US11481250B2 (en) | Cooperative workgroup scheduling and context prefetching based on predicted modification of signal values | |
US10915447B1 (en) | Systems, devices, and methods for reduced critical path latency and increased work parallelization in memory writes | |
JP2009193378A (ja) | ベクトル処理装置 | |
JP5932261B2 (ja) | メモリ制御装置、メモリ制御方法 | |
US10740150B2 (en) | Programmable state machine controller in a parallel processing system | |
JP6127907B2 (ja) | 演算処理装置及び演算処理装置の制御方法 | |
CN113220608A (zh) | 一种NVMe命令处理器及其处理方法 | |
US10489218B2 (en) | Suppression of speculative accesses to shared memory locations at a processor |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160510 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20170315 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170425 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170609 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170627 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170710 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6183049 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |