JP6176777B2

JP6176777B2 - Pixel circuit and imaging device

Info

Publication number: JP6176777B2
Application number: JP2013062510A
Authority: JP
Inventors: 川人　祥二; 祥二川人
Original assignee: Shizuoka University NUC
Current assignee: Shizuoka University NUC
Priority date: 2013-03-25
Filing date: 2013-03-25
Publication date: 2017-08-09
Anticipated expiration: 2033-03-25
Also published as: JP2014185995A

Description

本発明は、観察対象物のイメージングを行うための画素回路、及びそれを含む撮像素子に関する。 The present invention relates to a pixel circuit for imaging an observation object and an image sensor including the pixel circuit.

近年、分子イメージングの分野において誘導ラマン散乱（ＳＲＳ：Stimulated Raman Scattering）顕微鏡が使用されている（下記非特許文献１参照。）。このＳＲＳ顕微鏡では、誘導ラマン散乱における励起光の強度変化量を検出してイメージングが行われる。詳細には、観測対象物を、異なる２つの波長（振動数ω_１，ω_２）の光で励起したときは、その振動数の差（ω_１−ω_２）が観測対象物内の分子の固有振動準位エネルギーに一致すると共鳴し、励起光を強度変調しておくとこの共鳴によって振動数ω_１で出力される出力光の強度に強度変調に応じた変化が生じる。その強度変化は、励起信号に比較して１０^−５〜１０^−４倍程度と極めて微弱であり、ＳＲＳ顕微鏡では大きな励起光成分の中のわずかな変化を検出する必要がある。従来のＳＲＳ顕微鏡では、イメージングデバイスとしてフォトダイオード等の１点の検出器が用いられる。 In recent years, a stimulated Raman scattering (SRS) microscope has been used in the field of molecular imaging (see Non-Patent Document 1 below). In this SRS microscope, imaging is performed by detecting an intensity change amount of excitation light in stimulated Raman scattering. Specifically, when the observation object is excited with light of two different wavelengths (frequency ω ₁ , ω ₂ ), the difference in frequency (ω ₁ −ω ₂ ) is the difference between the molecules in the observation object. Resonance occurs when it matches the natural vibration level energy, and if the excitation light is intensity-modulated, this resonance causes a change in the intensity of the output light output at the frequency ω ₁ according to the intensity modulation. The intensity change is very weak, about 10 ⁻⁵ to 10 ⁻⁴ times compared with the excitation signal, and it is necessary to detect a slight change in a large excitation light component in the SRS microscope. In a conventional SRS microscope, a single point detector such as a photodiode is used as an imaging device.

“誘導ラマン散乱顕微鏡−ＳＲＳ顕微鏡”［online］、株式会社光響（オプティペディア）、［平成２５年３月１５日検索］、インターネット＜URL：http://optipedia.info/microscopy/nonlinear/srs/principle-7/＞“Stimulated Raman Scattering Microscope-SRS Microscope” [online], Mitsuhiki Co., Ltd. (Optipedia), [March 15, 2013 search], Internet <URL: http://optipedia.info/microscopy/nonlinear/srs / principle-7 / ＞

しかしながら、従来のＳＲＳ顕微鏡等のような微弱な信号の変化を検出する装置においては、感度良く微弱な信号の変化を検出することが困難である。例えば、誘導ラマン散乱の検出においては、強度の比較的高い励起光成分に対して非常に微弱な信号成分が加わるために、信号検出をさらに困難なものとする。 However, it is difficult to detect a weak signal change with high sensitivity in a device that detects a weak signal change such as a conventional SRS microscope. For example, in the detection of stimulated Raman scattering, since a very weak signal component is added to an excitation light component having a relatively high intensity, signal detection is further difficult.

そこで、本発明は、かかる課題に鑑みて為されたものであり、比較的強い信号成分に重畳された微弱な強度変化を精度よく検出することが可能な画素回路及び撮像素子を提供することを目的とする。 Therefore, the present invention has been made in view of such a problem, and provides a pixel circuit and an image sensor that can accurately detect a weak intensity change superimposed on a relatively strong signal component. Objective.

上記課題を解決するため、本発明の画素回路は、互いに相補的な第１及び第２のクロック信号を受けて、励起光源によって励起された観察対象物からの光信号を第１及び第２のクロック信号に応じて電荷に変換して振り分けて、それぞれ、第１及び第２の電流信号として検出する電荷振り分け部と、第１及び第２の電流信号を受ける第１及び第２のローパスフィルタと、第３のクロック信号を受けて、第１及び第２のローパスフィルタの電圧出力を、それぞれ、第３のクロック信号に同期したタイミングで第１及び第２の電圧信号として検出する第１及び第２のサンプリング回路と、第１及び第２のサンプリング回路の検出した第１及び第２の電圧信号の差分を積分して出力する積分回路と、励起光源の光強度を基に第１及び第２のクロック信号の位相を調整する第１の位相調整回路と、光強度を基に第３のクロック信号の位相を調整する第２の位相調整回路と、を備え、第２の位相調整回路は、強度変調が発生していない光信号を受けた際に第１の電圧信号と第２の電圧信号との差がキャンセルされるようなタイミングで、第１及び第２のサンプリング回路が第１及び第２の電圧信号を検出するように、第３のクロック信号の位相を調整する。 In order to solve the above problem, the pixel circuit of the present invention receives first and second clock signals complementary to each other, and outputs first and second optical signals from an observation object excited by an excitation light source. A charge distribution unit that converts and distributes charges according to a clock signal and detects them as first and second current signals; and first and second low-pass filters that receive first and second current signals, respectively. Receiving the third clock signal, the first and second voltage signals of the first and second low-pass filters are detected as the first and second voltage signals at timing synchronized with the third clock signal, respectively. Two sampling circuits, an integration circuit that integrates and outputs the difference between the first and second voltage signals detected by the first and second sampling circuits, and the first and second based on the light intensity of the excitation light source. Clock A first phase adjustment circuit for adjusting the phase of the signal and a second phase adjustment circuit for adjusting the phase of the third clock signal based on the light intensity. The first and second sampling circuits are connected to the first and second sampling circuits at a timing such that the difference between the first voltage signal and the second voltage signal is canceled when an optical signal that is not generated is received. The phase of the third clock signal is adjusted so as to detect the voltage signal .

このような画素回路によれば、外部からの光信号に所定の周波数で強度変調が加えられている場合に、その強度変調の周波数に同期した第１及び第２のクロック信号が与えられることにより、電荷振り分け部によって強度変調に同期して電荷が振り分けられて第１及び第２の電流信号が検出される。そして、第１及び第２のローパスフィルタにより、第１及び第２の電流信号が電圧として出力され、第１及び第２のサンプリング回路により、第１及び第２のローパスフィルタの電圧出力がそれぞれ第３のクロック信号に同期してサンプリングされ、第１及び第２のサンプリング回路の出力電圧の差分が積分して出力される。これにより、強度の比較的高い光信号に微弱なレベルの強度変調が加えられていた場合であっても、その強度変調のレベルを精度よく検出することができる。 According to such a pixel circuit, when intensity modulation is applied to an external optical signal at a predetermined frequency, the first and second clock signals synchronized with the intensity modulation frequency are provided. The charge distributing unit distributes the charges in synchronization with the intensity modulation, and detects the first and second current signals. The first and second low-pass filters output the first and second current signals as voltages, and the first and second sampling circuits output the voltage outputs of the first and second low-pass filters, respectively. 3 is sampled in synchronization with the clock signal 3, and the difference between the output voltages of the first and second sampling circuits is integrated and output. Thereby, even if a weak intensity modulation is applied to an optical signal having a relatively high intensity, the intensity modulation level can be detected with high accuracy.

また、このような第１及び第２の位相調整回路を備えれば、光信号に加えられた強度変調に同期して電荷を振り分けて、振り分けられた電荷を基に第１及び第２の電圧信号の差分を積分して出力できる。その結果、光信号における強度変調のレベルを精度よく検出することができる。 In addition, if such first and second phase adjustment circuits are provided, the charges are distributed in synchronization with the intensity modulation applied to the optical signal, and the first and second voltages are based on the distributed charges. The signal difference can be integrated and output. As a result, the level of intensity modulation in the optical signal can be detected with high accuracy.

また、光信号として、第１のレベルと第２のレベルとを所定の繰り返し周波数で繰り返すように変調された光信号を受け、第１の位相調整回路は、繰り返し周波数に同期するように、第１及び第２のクロック信号の位相を調整することが好ましい。この場合、光信号に加えられた強度変調に同期して電荷を振り分けて、振り分けられた電荷を基に第１及び第２の電圧信号の差分を積分して出力できる。その結果、光信号における強度変調のレベルを精度よく検出することができる。 Further, as the optical signal, an optical signal modulated so as to repeat the first level and the second level at a predetermined repetition frequency is received, and the first phase adjustment circuit is configured to synchronize with the repetition frequency. It is preferable to adjust the phases of the first and second clock signals. In this case, charges can be distributed in synchronization with the intensity modulation applied to the optical signal, and the difference between the first and second voltage signals can be integrated and output based on the distributed charges. As a result, the level of intensity modulation in the optical signal can be detected with high accuracy.

また、電荷振り分け部は、光信号を電荷に変換する受光部を有し、電荷を２つの出力ノードに振り分ける半導体素子構造を有する、ことも好ましい。例えば、電荷振り分け部は、２つ以上の電極を含むフォトゲートを含む、ことでもよいし、電荷振り分け部は、受光部としての埋め込みフォトダイオードと、２つの転送ゲートとを含む、ことでもよいし、電荷振り分け部は、受光部としての埋め込みフォトダイオードと、埋め込みフォトダイオードの一部を形成する転送路を挟むように設けられた２以上のゲート電極とを含む、ことでもよい。この場合、電荷振り分け部を撮像素子等の半導体素子上に形成されるデバイスと組み合わせる際に、回路全体の小型化が容易になる。 It is also preferable that the charge distribution unit has a light receiving unit that converts an optical signal into a charge, and has a semiconductor element structure that distributes the charge to two output nodes. For example, the charge distribution unit may include a photogate including two or more electrodes, or the charge distribution unit may include an embedded photodiode as a light receiving unit and two transfer gates. The charge distribution unit may include an embedded photodiode as a light receiving unit and two or more gate electrodes provided so as to sandwich a transfer path forming a part of the embedded photodiode. In this case, when the charge distribution unit is combined with a device formed on a semiconductor element such as an imaging element, the entire circuit can be easily downsized.

さらに、第１及び第２のサンプリング回路は、それぞれ、第１及び第２のローパスフィルタの電圧出力をサンプリングするキャパシタを有する、ことも好ましい。このような構成を採れば、第１及び第２のサンプリング回路により、電荷振り分け部によって振り分けられた電荷を第３のクロック信号に同期したタイミングで検出することが可能になる。 Furthermore, it is also preferable that the first and second sampling circuits have capacitors that sample the voltage outputs of the first and second low-pass filters, respectively. By adopting such a configuration, it is possible to detect the charges distributed by the charge distributing unit at the timing synchronized with the third clock signal by the first and second sampling circuits.

またさらに、積分回路は、第１及び第２のサンプリング回路の出力に接続された全差動型増幅器と、全差動型増幅器の入出力間に接続された２つのキャパシタとを有する、ことも好ましい。かかる構成を採れば、第１及び第２のサンプリング回路で検出された２つの電圧信号の差分を２つのキャパシタに蓄積することにより検出することができる。 Furthermore, the integrating circuit has a fully differential amplifier connected to the outputs of the first and second sampling circuits, and two capacitors connected between the input and output of the fully differential amplifier. preferable. With this configuration, the difference between the two voltage signals detected by the first and second sampling circuits can be detected by accumulating them in the two capacitors.

本発明の撮像素子は、１次元或いは２次元に配列された上述した画素回路と、画素からの信号を読み出す読み出し回路と、を備えることを特徴としている。このような撮像素子によれば、画素ごとに設けられた複数の画素回路によって検出された光信号における強度変調のレベルを、読み出し回路によって読み出すことができる。その結果、観察対象物からの光信号の強度変調の１次元及び２次元のレベル分布を精度よく検出することができる。 An imaging device according to the present invention includes the above-described pixel circuit arranged one-dimensionally or two-dimensionally, and a readout circuit that reads a signal from the pixel. According to such an imaging device, the intensity modulation level in the optical signal detected by the plurality of pixel circuits provided for each pixel can be read out by the readout circuit. As a result, the one-dimensional and two-dimensional level distribution of the intensity modulation of the optical signal from the observation object can be detected with high accuracy.

本発明によれば、比較的強い信号成分に重畳された微弱な強度変化を精度よく検出することができる。 According to the present invention, a weak intensity change superimposed on a relatively strong signal component can be accurately detected.

本発明の好適な一実施形態に係る画素回路１を含む測定システム１００の概略構成を示すブロック図である。1 is a block diagram illustrating a schematic configuration of a measurement system 100 including a pixel circuit 1 according to a preferred embodiment of the present invention. 図１の画素メイン回路３の概略構成を示すブロック図である。FIG. 2 is a block diagram illustrating a schematic configuration of a pixel main circuit 3 in FIG. 1. （ａ）は、図２の振り分け受光回路１３の具体的構成を示す断面図、（ｂ），（ｃ）は、（ａ）の振り分け受光回路１３の断面方向のポテンシャル分布を示す図である。(A) is sectional drawing which shows the specific structure of the distribution light-receiving circuit 13 of FIG. 2, (b), (c) is a figure which shows the potential distribution of the cross-sectional direction of the distribution light-receiving circuit 13 of (a). （ａ）は、図２の振り分け受光回路１３の他の構成を示す断面図、（ｂ），（ｃ）は、（ａ）の振り分け受光回路１３の断面方向のポテンシャル分布を示す図である。(A) is sectional drawing which shows the other structure of the distribution light-receiving circuit 13 of FIG. 2, (b), (c) is a figure which shows the potential distribution of the cross-sectional direction of the distribution light-receiving circuit 13 of (a). （ａ）は、図２の振り分け受光回路１３の他の構成を示す平面図、（ｂ），（ｃ）は、（ａ）の振り分け受光回路１３のＶ−Ｖ方向に沿ったポテンシャル分布を示す図である。2A is a plan view showing another configuration of the sorting light receiving circuit 13 in FIG. 2, and FIGS. 2B and 2C show potential distributions along the VV direction of the sorting light receiving circuit 13 in FIG. FIG. 図２の画素メイン回路３の詳細構成を示す回路図である。FIG. 3 is a circuit diagram illustrating a detailed configuration of a pixel main circuit 3 in FIG. 2. 図６の画素メイン回路３のサンプリング動作と積分動作時の回路素子の接続状態を示す図である。It is a figure which shows the connection state of the circuit element at the time of sampling operation | movement of the pixel main circuit 3 of FIG. 6, and integration operation. 画素回路１を含む本実施形態の撮像素子２００の構成を示すブロック図である。1 is a block diagram illustrating a configuration of an image sensor 200 according to an embodiment including a pixel circuit 1. FIG. 図１の測定システム１００で扱われる励起光及び観察対象の出力光の時間変化を示す図である。It is a figure which shows the time change of the excitation light handled by the measurement system of FIG. 1, and the output light of observation object. 図１の測定システム１００で扱われる各種信号の時間変化を示す図である。It is a figure which shows the time change of the various signals handled with the measurement system of FIG. 画素回路１においてＳＲＳ信号を含まない出力光を受けた際の積分時間に対する差動出力間の電圧差のシミュレーション結果を示すグラフである。It is a graph which shows the simulation result of the voltage difference between differential outputs with respect to the integration time at the time of receiving the output light which does not contain an SRS signal in the pixel circuit. 画素回路１においてＳＲＳ信号を含む出力光を受けた際の積分時間に対する差動出力間の電圧差のシミュレーション結果を示すグラフである。It is a graph which shows the simulation result of the voltage difference between differential outputs with respect to the integration time at the time of receiving the output light containing an SRS signal in the pixel circuit. 本発明の変形例に係る画素回路１Ａを含む測定システム１００Ａの概略構成を示すブロック図である。It is a block diagram which shows schematic structure of measurement system 100A containing the pixel circuit 1A which concerns on the modification of this invention.

以下、図面を参照しつつ本発明に係る画素回路及びそれを含む撮像素子の好適な実施形態について詳細に説明する。なお、図面の説明においては同一又は相当部分には同一符号を付し、重複する説明を省略する。また、各図面は説明用のために作成されたものであり、説明の対象部位を特に強調するように描かれている。そのため、図面における各部材の寸法比率は、必ずしも実際のものとは一致しない。 Hereinafter, preferred embodiments of a pixel circuit and an image sensor including the pixel circuit according to the present invention will be described in detail with reference to the drawings. In the description of the drawings, the same or corresponding parts are denoted by the same reference numerals, and redundant description is omitted. Each drawing is made for the purpose of explanation, and is drawn so as to particularly emphasize the target portion of the explanation. Therefore, the dimensional ratio of each member in the drawings does not necessarily match the actual one.

図１は、本発明の好適な一実施形態に係る画素回路１を含む測定システム１００の概略構成を示すブロック図である。この測定システム１００は、観察対象物Ｓを対象にしたＳＲＳイメージング等の分子イメージングに用いられ、観察対象物Ｓに励起光として所定周波数（例えば、８０ＭＨｚ）で変調されたレーザ光を照射する励起光源１０１と、光源１０１によって照射されたレーザ光の光路上に設けられて、レーザ光を観察対象物に透過させるハーフミラー１０２と、レーザ光によって励起された観察対象物Ｓからの出力光を受けて、その出力光を受光して電気信号を生成する画素回路１と、ハーフミラー１０２によって分岐されたレーザ光を間引きして電気信号に変換して画素回路１に向けて出力するパルスピッカー１０３とを含んで構成されている。なお、同図には簡略化のために１つの画素回路のみが図示されているが、測定システム１００には、後述するように複数の画素回路１を含む撮像素子が備えられている。 FIG. 1 is a block diagram showing a schematic configuration of a measurement system 100 including a pixel circuit 1 according to a preferred embodiment of the present invention. This measurement system 100 is used for molecular imaging such as SRS imaging targeting the observation object S, and an excitation light source that irradiates the observation object S with laser light modulated at a predetermined frequency (for example, 80 MHz) as excitation light. 101, a half mirror 102 which is provided on the optical path of the laser light irradiated by the light source 101 and transmits the laser light to the observation target, and the output light from the observation target S excited by the laser light The pixel circuit 1 that receives the output light and generates an electrical signal, and the pulse picker 103 that thins out the laser light branched by the half mirror 102 and converts it into an electrical signal and outputs the electrical signal to the pixel circuit 1. It is configured to include. Although only one pixel circuit is shown in the figure for the sake of simplicity, the measurement system 100 includes an imaging device including a plurality of pixel circuits 1 as described later.

この測定システム１００の一部を構成する画素回路１は、観察対象物Ｓからの出力光を受光する画素メイン回路３と、パルスピッカー１０３から電気信号を受けて、その電気信号の遅延時間を調整する遅延回路５，７と、遅延回路７の入力側に挿入された分周器６と、遅延回路５によって遅延時間が調整された電気信号を基に、画素メイン回路３に供給するクロック信号Ｇ_１，Ｇ_２（第１及び第２のクロック信号）の位相を調整する位相調整回路９と、遅延回路５，７によって遅延時間が調整された電気信号を基に、画素メイン回路３に供給するクロック信号φ_１（第３のクロック信号）及びクロック信号φ_１ｄ，φ_２の位相を調整する位相調整回路１１とにより構成されている。これらの位相調整回路９，１１は、観察対象物Ｓを励起する励起光の強度変化を基に、クロック信号Ｇ_１，Ｇ_２，φ_１，φ_１ｄ，φ_２の位相を調整するための回路である。また、遅延回路５は、光源１０１からのレーザ光が観察対象物Ｓを透過して出力光として画素メイン回路３で受光される時間と、そのレーザ光の強度がパルスピッカー１０３を経由して位相調整回路９で検出されて、さらにクロック信号Ｇ_１，Ｇ_２が画素メイン回路３に与えられるまでの時間との差を吸収するために設けられる。さらに、遅延回路７は、画素メイン回路３内でのクロック信号Ｇ_１，Ｇ_２による電荷の振り分けタイミングと、電荷の振り分けによって生じた電圧信号のサンプリングタイミングとの間での信号伝達時間を考慮した時間差を発生させるために設けられる。さらに、分周器６は、レーザ光の強度変調の周波数を１／ｎ（ｎは２以上の整数）にして電気信号を出力する。これらの遅延回路５，７、及び位相調整回路９，１１は、撮像素子内の複数の画素回路１毎に設けられることにより、画素ごとに異なる遅延時間の差を吸収可能なように構成される。 The pixel circuit 1 constituting a part of the measurement system 100 receives an electric signal from the pixel main circuit 3 that receives the output light from the observation object S and the pulse picker 103, and adjusts the delay time of the electric signal. The clock signal G to be supplied to the pixel main circuit 3 based on the delay circuits 5 and 7, the frequency divider 6 inserted on the input side of the delay circuit 7, and the electrical signal whose delay time is adjusted by the delay circuit 5. ₁ and G ₂ (first and second clock signals) are supplied to the pixel main circuit 3 on the basis of the phase adjustment circuit 9 for adjusting the phase and the electrical signal whose delay time is adjusted by the delay circuits 5 and 7. The phase adjustment circuit 11 adjusts the phase of the clock signal φ ₁ (third clock signal) and the clock signals φ _1d and φ ₂ . These phase adjustment circuits 9 and 11 are circuits for adjusting the phases of the clock signals G ₁ , G ₂ , φ ₁ , φ _1d , and φ ₂ based on the intensity change of the excitation light that excites the observation object S. It is. The delay circuit 5 also includes a time during which the laser light from the light source 101 passes through the observation object S and is received by the pixel main circuit 3 as output light, and the intensity of the laser light is phased via the pulse picker 103. It is provided to absorb the difference from the time detected by the adjustment circuit 9 until the clock signals G ₁ and G ₂ are supplied to the pixel main circuit 3. Further, the delay circuit 7 takes into account the signal transmission time between the charge distribution timing by the clock signals G ₁ and G ₂ in the pixel main circuit 3 and the sampling timing of the voltage signal generated by the charge distribution. It is provided to generate a time difference. Further, the frequency divider 6 outputs an electric signal with the frequency of intensity modulation of the laser light being 1 / n (n is an integer of 2 or more). The delay circuits 5 and 7 and the phase adjustment circuits 9 and 11 are provided for each of the plurality of pixel circuits 1 in the imaging device, so that a difference in delay time that differs for each pixel can be absorbed. .

図２は、画素メイン回路３の概略構成を示すブロック図である。画素メイン回路３は、観察対象物Ｓからの出力光Ｏ_ｉｎを受けて電荷に変換して２つの電流信号を生成する振り分け受光回路（電荷振り分け部）１３と、振り分け受光回路１３から２つの電流信号をそれぞれ受けるローパスフィルタ１５ａ，１５ｂと、ローパスフィルタ１５ａ，１５ｂからの電圧出力をそれぞれサンプリングするサンプリング回路１７ａ，１７ｂと、サンプリング回路１７ａ，１７ｂによってサンプリングされた電圧信号の差分を積分して出力する積分回路１９とを備える。 FIG. 2 is a block diagram illustrating a schematic configuration of the pixel main circuit 3. The pixel main circuit 3 receives the output light O _in from the observation object S, converts it into electric charges, generates two current signals, and distributes two currents from the distribution light receiving circuit 13. The low-pass filters 15a and 15b that receive the signals, the sampling circuits 17a and 17b that respectively sample the voltage outputs from the low-pass filters 15a and 15b, and the difference between the voltage signals sampled by the sampling circuits 17a and 17b are integrated and output. And an integration circuit 19.

振り分け受光回路１３は、半導体素子構造を有し、光Ｏ_ｉｎを電荷に変換する受光部を有し、その電荷を受光部から２つの出力ノードに振り分け可能な構成を有する。図３（ａ）には、振り分け受光回路１３の具体的構成を示す断面図を、図３（ｂ），（ｃ）には、この振り分け受光回路１３の断面方向のポテンシャル分布を示している。図３（ａ）に示す振り分け受光回路１３は、フォトゲートを利用した構造である。詳細には、振り分け受光回路１３は、ｐ型シリコン基板２１の上にｎ型層である埋め込みチャネル層２３が形成され、その埋め込みチャネル層２３の両端にｎ型層である蓄積ノード２５ａ，２５ｂが設けられ、さらに、埋め込みチャネル層２３上の蓄積ノード２５ａ，２５ｂ側に絶縁層２７を介してそれぞれゲート電極２９ａ，２９ｂが形成されている。これらの蓄積ノード２５ａ，２５ｂは、それぞれ、図２のローパスフィルタ１５ａ，１５ｂにそれぞれ接続され、蓄積ノード２５ａ，２５ｂのＰＮ接合容量は、図２のローパスフィルタ１５ａ，１５ｂの一部を構成するが、十分な容量を得るため、ローパスフィルタ１５ａ，１５ｂのキャパシタは、ＭＯＳ型のキャパシタ等を接続して構成することが好ましい。ｐ型シリコン基板２１と埋め込みチャネル層２３とで出力光Ｏ_ｉｎを電荷に変換する受光部が構成される。 The distribution light receiving circuit 13 has a semiconductor element structure, has a light receiving unit that converts light O _in into electric charges, and has a configuration that can distribute the electric charge from the light receiving unit to two output nodes. 3A shows a cross-sectional view showing a specific configuration of the distributed light receiving circuit 13, and FIGS. 3B and 3C show potential distributions in the cross-sectional direction of the distributed light receiving circuit 13. FIG. The sorting light receiving circuit 13 shown in FIG. 3A has a structure using a photogate. Specifically, in the sorting light receiving circuit 13, a buried channel layer 23 that is an n-type layer is formed on a p-type silicon substrate 21, and storage nodes 25 a and 25 b that are n-type layers are formed at both ends of the buried channel layer 23. Furthermore, gate electrodes 29a and 29b are formed on the storage nodes 25a and 25b side on the buried channel layer 23 via the insulating layer 27, respectively. These storage nodes 25a and 25b are respectively connected to the low-pass filters 15a and 15b in FIG. 2, and the PN junction capacitances of the storage nodes 25a and 25b constitute part of the low-pass filters 15a and 15b in FIG. In order to obtain a sufficient capacitance, the capacitors of the low-pass filters 15a and 15b are preferably configured by connecting MOS type capacitors or the like. The p-type silicon substrate 21 and the buried channel layer 23 constitute a light receiving unit that converts the output light O _in into electric charges.

このような振り分け受光回路１３の構成により、ゲート電極２９ａに高電圧がゲート電極２９ｂに低電圧が印加されると、図３（ｂ）に示すように、受光部において電位勾配が形成され、受光部に入射した光子ｈνによって生じた光電子（電荷）が埋め込みチャネル層２３内を蓄積ノード２５ａ側に転送されて蓄積ノード２５ａに蓄積される。一方、ゲート電極２９ｂに高電圧がゲート電極２９ａに低電圧が印加されると、図３（ｃ）に示すように、受光部に入射した光子ｈνによって生じた光電子（電荷）が埋め込みチャネル層２３内を蓄積ノード２５ｂ側に転送されて蓄積ノード２５ｂに蓄積される。従って、２つのゲート電極２９ａ，２９ｂに高電圧、低電圧を交互に与えることにより、発生した電荷を左右の蓄積ノード２５ａ，２５ｂに交互に転送して振り分けることができる。すなわち、ゲート電極２９ａ，２９ｂに互いに相補的なクロック信号Ｇ_１，Ｇ_２を受けることにより、光Ｏ_ｉｎをクロック信号Ｇ_１，Ｇ_２に応じて振り分けて２つの電流信号（第１及び第２の電流信号）として検出して、その２つの電流信号を蓄積ノード２５ａ，２５ｂに蓄積して２つの電圧信号として出力することができる。なお、埋め込みチャネル層２３上に形成されるゲート電極は２つには限定されず、３つ以上形成されていてもよい。 With such a configuration of the distribution light receiving circuit 13, when a high voltage is applied to the gate electrode 29a and a low voltage is applied to the gate electrode 29b, a potential gradient is formed in the light receiving portion as shown in FIG. The photoelectrons (charges) generated by the photons hν incident on the part are transferred to the storage node 25a side through the buried channel layer 23 and stored in the storage node 25a. On the other hand, when a high voltage is applied to the gate electrode 29b and a low voltage is applied to the gate electrode 29a, as shown in FIG. 3C, photoelectrons (charges) generated by the photons hν incident on the light receiving portion are embedded in the buried channel layer 23. The data is transferred to the storage node 25b and stored in the storage node 25b. Therefore, by alternately applying a high voltage and a low voltage to the two gate electrodes 29a and 29b, the generated charges can be alternately transferred and distributed to the left and right storage nodes 25a and 25b. That is, by receiving the complementary clock signals G ₁ and G ₂ at the gate electrodes 29a and 29b, the light O _in is distributed according to the clock signals G ₁ and G ₂ and the two current signals (first and second current signals). Current signals), the two current signals can be stored in the storage nodes 25a and 25b and output as two voltage signals. Note that the number of gate electrodes formed on the buried channel layer 23 is not limited to two, and may be three or more.

図４（ａ）には、振り分け受光回路１３の他の構成例を示す断面図を、図４（ｂ），（ｃ）には、この振り分け受光回路１３の断面方向のポテンシャル分布を示している。図４（ａ）に示す振り分け受光回路１３は、埋め込みフォトダイオードを利用した構造である。詳細には、振り分け受光回路１３は、ｐ型シリコン基板３１上にｎ型層である活性層３３が形成され、その活性層３３の表面に高濃度のｐ型層３５が形成され、その活性層３３の両端に高濃度のｎ型層である蓄積ノード３７ａ，３７ｂが設けられ、さらに、ｐ型シリコン基板３１の表面の活性層３３と蓄積ノード３７ａ，３７ｂとの間に、それぞれ、絶縁層３９を介してゲート電極（転送ゲート）４１ａ，４１ｂが形成されている。これらの蓄積ノード３７ａ，３７ｂは、それぞれ、図２のローパスフィルタ１５ａ，１５ｂにそれぞれ接続され、蓄積ノード３７ａ，３７ｂのＰＮ接合容量は、図２のローパスフィルタ１５ａ，１５ｂの一部を構成するが、十分な容量を得るため、ローパスフィルタ１５ａ，１５ｂのキャパシタは、ＭＯＳ型のキャパシタ等を接続して構成することが好ましい。ｐ型シリコン基板３１と活性層３３とｐ型層３５とで、出力光Ｏ_ｉｎを電荷に変換する受光部が構成される。 4A is a cross-sectional view showing another configuration example of the distributed light receiving circuit 13, and FIGS. 4B and 4C show potential distributions in the cross-sectional direction of the distributed light receiving circuit 13. FIG. . The sorting light receiving circuit 13 shown in FIG. 4A has a structure using an embedded photodiode. Specifically, in the sorting light receiving circuit 13, an active layer 33 which is an n-type layer is formed on a p-type silicon substrate 31, and a high-concentration p-type layer 35 is formed on the surface of the active layer 33. Storage nodes 37a and 37b, which are high-concentration n-type layers, are provided at both ends of 33, and an insulating layer 39 is provided between the active layer 33 and the storage nodes 37a and 37b on the surface of the p-type silicon substrate 31, respectively. Gate electrodes (transfer gates) 41a and 41b are formed through the gates. These storage nodes 37a and 37b are respectively connected to the low-pass filters 15a and 15b in FIG. 2, and the PN junction capacitances of the storage nodes 37a and 37b constitute part of the low-pass filters 15a and 15b in FIG. In order to obtain a sufficient capacitance, the capacitors of the low-pass filters 15a and 15b are preferably configured by connecting MOS type capacitors or the like. The p-type silicon substrate 31, the active layer 33, and the p-type layer 35 constitute a light receiving unit that converts the output light O _in into electric charges.

このような振り分け受光回路１３の構成によっても、ゲート電極４１ａに高電圧がゲート電極４１ｂに低電圧が印加されると、図４（ｂ）に示すように、受光部に入射した光子ｈνによって生じた光電子が埋め込みフォトダイオードから蓄積ノード３７ａ側に転送されて蓄積ノード３７ａに蓄積される。一方、ゲート電極４１ｂに高電圧がゲート電極４１ａに低電圧が印加されると、図４（ｃ）に示すように、受光部に入射した光子ｈνによって生じた光電子が埋め込みフォトダイオードから蓄積ノード３７ｂ側に転送されて蓄積ノード３７ｂに蓄積される。従って、ゲート電極４１ａ，４１ｂに互いに相補的なクロック信号Ｇ_１，Ｇ_２を受けることにより、光Ｏ_ｉｎをクロック信号Ｇ_１，Ｇ_２に応じて振り分けて２つの電流信号（第１及び第２の電流信号）として検出して、その２つの電流信号を蓄積ノード３７ａ，３７ｂに蓄積して２つの電圧信号として出力することができる。 Even with such a configuration of the sorting light receiving circuit 13, when a high voltage is applied to the gate electrode 41a and a low voltage is applied to the gate electrode 41b, the photon hν incident on the light receiving portion is generated as shown in FIG. The photoelectrons thus transferred are transferred from the buried photodiode to the storage node 37a and stored in the storage node 37a. On the other hand, when a high voltage is applied to the gate electrode 41b and a low voltage is applied to the gate electrode 41a, as shown in FIG. 4C, the photoelectrons generated by the photons hν incident on the light receiving portion are transferred from the embedded photodiode to the storage node 37b. And stored in the storage node 37b. Therefore, by receiving the clock signals G ₁ and G ₂ complementary to the gate electrodes 41a and 41b, the light O _in is distributed according to the clock signals G ₁ and G ₂ and two current signals (first and second current signals). Current signals), and the two current signals can be stored in the storage nodes 37a and 37b and output as two voltage signals.

図５（ａ）には、振り分け受光回路１３の他の構成例を示す平面図を、図５（ｂ），（ｃ）には、この振り分け受光回路１３のＶ−Ｖ線に沿った断面方向のポテンシャル分布を示している。図５（ａ）に示す振り分け受光回路１３は、埋め込みフォトダイオードを利用した構造である。詳細には、シリコン基板５１上に形成された埋め込みフォトダイオード５３と、その埋め込みフォトダイオード５３の両端に形成された蓄積ノード５５ａ，５５ｂとが設けられ、さらに、そのシリコン基板５１上において、蓄積ノード５５ａ側には埋め込みフォトダイオード５３の一部の転送路を挟み込むように一組のゲート電極５７ａが設けられ、蓄積ノード５５ｂ側には埋め込みフォトダイオード５３の一部の転送路を挟み込むように一組のゲート電極５７ｂが設けられている。これらの蓄積ノード５５ａ，５５ｂは、それぞれ、図２のローパスフィルタ１５ａ，１５ｂにそれぞれ接続され、蓄積ノード５５ａ，５５ｂのＰＮ接合容量は、図２のローパスフィルタ１５ａ，１５ｂの一部を構成するが、十分な容量を得るため、ローパスフィルタ１５ａ，１５ｂのキャパシタは、ＭＯＳ型のキャパシタ等を接続して構成することが好ましい。 5A is a plan view showing another configuration example of the distribution light receiving circuit 13, and FIGS. 5B and 5C are cross-sectional directions along the line VV of the distribution light reception circuit 13. FIG. Shows the potential distribution. The sorting light receiving circuit 13 shown in FIG. 5A has a structure using an embedded photodiode. Specifically, an embedded photodiode 53 formed on the silicon substrate 51 and storage nodes 55a and 55b formed at both ends of the embedded photodiode 53 are provided. Further, on the silicon substrate 51, the storage node A set of gate electrodes 57a is provided on the 55a side so as to sandwich a part of the transfer path of the embedded photodiode 53, and a set of gate electrodes 57a is provided on the storage node 55b side so as to sandwich a part of the transfer path of the embedded photodiode 53. Gate electrode 57b is provided. These storage nodes 55a and 55b are respectively connected to the low-pass filters 15a and 15b in FIG. 2, and the PN junction capacitances of the storage nodes 55a and 55b constitute part of the low-pass filters 15a and 15b in FIG. In order to obtain a sufficient capacitance, the capacitors of the low-pass filters 15a and 15b are preferably configured by connecting MOS type capacitors or the like.

このような振り分け受光回路１３の構成によっても、一組のゲート電極５７ａに高電圧が一組のゲート電極５７ｂに低電圧が印加されると、図５（ｂ）に示すように、受光部に入射した光子ｈνによって生じた光電子が埋め込みフォトダイオード５３から蓄積ノード５５ａ側に転送されて蓄積ノード５５ａに蓄積される。一方、一組のゲート電極５７ｂに高電圧が一組のゲート電極５７ａに低電圧が印加されると、図５（ｃ）に示すように、受光部に入射した光子ｈνによって生じた光電子が埋め込みフォトダイオード５３から蓄積ノード５５ｂ側に転送されて蓄積ノード５５ｂに蓄積される。従って、ゲート電極５７ａ，５７ｂに互いに相補的なクロック信号Ｇ_１，Ｇ_２を受けることにより、光Ｏ_ｉｎをクロック信号Ｇ_１，Ｇ_２に応じて振り分けて２つの電流信号（第１及び第２の電流信号）として検出して、その２つの電流信号を蓄積ノード５５ａ，５５ｂに蓄積して２つの電圧信号として出力することができる。 Even in such a configuration of the distribution light receiving circuit 13, when a high voltage is applied to the set of gate electrodes 57a and a low voltage is applied to the set of gate electrodes 57b, as shown in FIG. Photoelectrons generated by the incident photons hν are transferred from the embedded photodiode 53 to the storage node 55a and stored in the storage node 55a. On the other hand, when a high voltage is applied to the set of gate electrodes 57b and a low voltage is applied to the set of gate electrodes 57a, the photoelectrons generated by the photons hν incident on the light receiving portion are embedded as shown in FIG. The data is transferred from the photodiode 53 to the storage node 55b side and stored in the storage node 55b. Therefore, by receiving the clock signals G ₁ and G ₂ complementary to the gate electrodes 57a and 57b, the light O _in is distributed according to the clock signals G ₁ and G ₂ and two current signals (first and second current signals). Current signals), and the two current signals can be stored in the storage nodes 55a and 55b and output as two voltage signals.

次に、図６を参照して、画素メイン回路３の回路構成について説明する。同図に示す画素メイン回路３の全ての回路素子は同一の半導体基板上に集積されている。また、同図においては、振り分け受光回路１３を、２つの電流源を１３ａ，１３ｂを含む等価回路で図示している。 Next, the circuit configuration of the pixel main circuit 3 will be described with reference to FIG. All circuit elements of the pixel main circuit 3 shown in the figure are integrated on the same semiconductor substrate. In the same figure, the sorting light receiving circuit 13 is shown as an equivalent circuit including two current sources 13a and 13b.

画素メイン回路３のローパスフィルタ１５ａ，１５ｂは、それぞれ、キャパシタ６１及び抵抗素子６３の直列回路であり、振り分け受光回路１３の生成する電流信号Ｉ_ｉｎ，Ｉ_ｉｐの低域成分を通過させて電圧信号として出力する。サンプリング回路１７ａ，１７ｂは、それぞれ、ローパスフィルタ１５ａ，１５ｂの出力にスイッチＳＷ１ａ，ＳＷ１ｂを介して一端が接続され、他端がスイッチＳＷ２ａ，ＳＷ２ｂを介してバイアスされたキャパシタ６５ａ，６５ｂを含んでいる。さらに、これらのキャパシタ６５ａのローパスフィルタ１５ａ，１５ｂ側の端子はスイッチＳＷ３を介して互いに接続されている。これらのスイッチＳＷ１ａ，ＳＷ１ｂには、位相調整回路１１によってクロック信号φ_１ｄが与えられ、スイッチＳＷ２ａ，ＳＷ２ｂには、位相調整回路１１によってクロック信号φ_１が与えられ、スイッチＳＷ３には、位相調整回路１１によってクロック信号φ_２が与えられる。このような構成のサンプリング回路１７ａ，１７ｂは、ローパスフィルタ１５ａ，１５ｂの電圧出力を、クロック信号φ_１に同期したタイミングで２つの電圧信号Ｖ_１，Ｖ_２（第１及び第２の電圧信号）にサンプリングして検出する。 The low-pass filters 15a and 15b of the pixel main circuit 3 are series circuits of a capacitor 61 and a resistance element 63, respectively, and pass the low-frequency components of the current signals I _in and I _ip generated by the sorting light receiving circuit 13 to pass voltage signals. Output as. Sampling circuits 17a and 17b include capacitors 65a and 65b, one end of which is connected to the outputs of low-pass filters 15a and 15b via switches SW1a and SW1b, respectively, and the other end of which is biased via switches SW2a and SW2b. . Further, the terminals on the low-pass filters 15a and 15b side of these capacitors 65a are connected to each other via the switch SW3. These switches SW1a, the SW1b, given clock signal phi _1d by the phase adjusting circuit 11, the switch SW2a, the SW2b, the clock signal phi ₁ is provided by phase adjusting circuit 11, the switch SW3, the phase adjustment circuit 11 provides a clock signal φ ₂ . Such configuration of the sampling circuit 17a, 17b is a low-pass filter 15a, a voltage output of the 15b, the clock signal two voltage signals at a timing synchronized φ to ₁ _V 1, _{V 2} (first and second voltage signals) Sampling to detect.

画素メイン回路３の積分回路１９は、全差動型オペアンプ（増幅器）６７を含む。さらに、積分回路１９は、この全差動型オペアンプ６７の一方の出力と反転入力との間に互いに並列に接続されたキャパシタ６９ａ及びスイッチＳＷ５ａと、全差動型オペアンプ６７の他方の出力と非反転入力との間に互いに並列に接続されたキャパシタ６９ｂ及びスイッチＳＷ５ｂと含んでいる。そして、全差動型オペアンプ６７の反転入力及び非反転入力は、それぞれ、スイッチＳＷ４ａ，ＳＷ４ｂを介してサンプリング回路１７ａ，１７ｂの出力が接続され、全差動型オペアンプ６７の出力が積分回路１９の差動出力とされる。これらのスイッチＳＷ４ａ，ＳＷ４ｂには、位相調整回路１１によってクロック信号φ_２が与えられ、スイッチＳＷ５ａ，ＳＷ５ｂには、位相調整回路１１から積分回路１９の出力をリセットするためのリセット信号ＲＴが与えられる。このような構成の積分回路１９によって、２つの電圧信号Ｖ_１，Ｖ_２の差分が積分されて差動出力として出力される。 The integration circuit 19 of the pixel main circuit 3 includes a fully differential operational amplifier (amplifier) 67. Further, the integrating circuit 19 includes a capacitor 69a and a switch SW5a connected in parallel with each other between one output and the inverting input of the fully differential operational amplifier 67, and the other output of the fully differential operational amplifier 67 with the non-output. It includes a capacitor 69b and a switch SW5b connected in parallel with each other between the inverting input. The inverting input and the non-inverting input of the fully differential operational amplifier 67 are connected to the outputs of the sampling circuits 17a and 17b via the switches SW4a and SW4b, respectively. Differential output. These switches SW4a, the SW4b, the clock signal phi ₂ is provided by phase adjusting circuit 11, the switch SW5a, the SW5b, given a reset signal RT for resetting the output of the integration circuit 19 from the phase adjustment circuit 11 . The difference between the _two voltage signals V ₁ and V ₂ is integrated by the integrating circuit 19 having such a configuration and output as a differential output.

図７を参照して、画素メイン回路３の動作を説明する。図７には、画素メイン回路３のサンプリング動作と積分動作時の回路素子の接続状態を示している。 The operation of the pixel main circuit 3 will be described with reference to FIG. FIG. 7 shows a connection state of circuit elements during sampling operation and integration operation of the pixel main circuit 3.

まず、リセット信号ＲＴを“１”（オン）にして積分回路１９のキャパシタ６９ａ，６９ｂの蓄積電荷が初期化された後に、クロック信号φ_１ｄ，クロック信号φ_１が“１”（オン）にされて、図７（ａ）に示すような接続状態に設定される。そうすると、ローパスフィルタ１５ａ，１５ｂの電圧出力が、それぞれ、キャパシタ６５ａ，６５ｂによってアンプリングされる。その後、クロック信号φ_１ｄ，クロック信号φ_１が“０”（オフ）にされて、クロック信号φ_２が“１”（オン）にされることにより、図７（ｂ）に示すような接続状態に設定される。そうすると、積分回路１９の作用によって、キャパシタ６５ａ，６５ｂによってサンプリングされた２つの電圧信号Ｖ_１，Ｖ_２の差分に対応する電荷が、キャパシタ６９ａ，６９ｂに転送され蓄積される。この際には、ボトムプレートサンプリングを行うために、クロック信号φ_１ｄよりも先にクロック信号φ_１をオフするように設定され、クロック信号φ_１によりローパスフィルタ１５ａ，１５ｂの出力のサンプリングタイミングが決定される。これにより、積分回路１９の差動出力の電圧値は、電圧信号Ｖ_１，Ｖ_２の差分だけ上昇することになり、図７（ａ）と図７（ｂ）との動作を交互に繰り返すことにより、電圧信号Ｖ_１，Ｖ_２の差分が複数回積分された増幅電圧を得ることができる。 First, after the reset signal RT is set to “1” (on) and the accumulated charges in the capacitors 69a and 69b of the integrating circuit 19 are initialized, the clock signal φ _1d and the clock signal φ ₁ are set to “1” (on). Thus, the connection state as shown in FIG. Then, the voltage outputs of the low-pass filters 15a and 15b are amplified by the capacitors 65a and 65b, respectively. Thereafter, the clock signal φ _1d and the clock signal φ ₁ are set to “0” (off), and the clock signal φ ₂ is set to “1” (on), so that the connection state as shown in FIG. Set to Then, by the action of the integrating circuit 19, charges corresponding to the difference between the _two voltage signals V ₁ and V ₂ sampled by the capacitors 65a and 65b are transferred to and accumulated in the capacitors 69a and 69b. At this time, in order to perform the bottom plate sampling, is set earlier than the clock signal phi _1d to turn off the clock signal phi _1, the low-pass filter 15a, the sampling timing of the output of 15b is determined by the clock signal phi ₁ Is done. As a result, the voltage value of the differential output of the integrating circuit 19 increases by the difference between the voltage signals V ₁ and V ₂ , and the operations of FIG. 7A and FIG. 7B are repeated alternately. Thus, an amplified voltage obtained by integrating the difference between the voltage signals V ₁ and V ₂ a plurality of times can be obtained.

図８は、上述した画素回路１を含む本実施形態の撮像素子２００の構成を示すブロック図である。同図に示す撮像素子２００は、水平方向に６４個、垂直方向に８個で２次元に配列された画素回路１と、画素回路１からの水平方向の読み出し位置を制御する水平走査回路（読み出し回路）２０１と、水平走査回路２０１によって選択された画素回路１からの出力信号を読み出して多重化する多重化回路（読み出し回路）２０２と、多重化回路２０２の出力を増幅する出力バッファ２０３とにより構成される。なお、撮像素子２００に含まれる画素回路１の数は任意に設定でき、１次元的に配列された画素回路１によって構成されてもよい。 FIG. 8 is a block diagram showing a configuration of the image sensor 200 of the present embodiment including the pixel circuit 1 described above. The image sensor 200 shown in the figure includes a pixel circuit 1 arranged in a two-dimensional array of 64 in the horizontal direction and 8 in the vertical direction, and a horizontal scanning circuit (reading out) for controlling the horizontal reading position from the pixel circuit 1. Circuit) 201, a multiplexing circuit (reading circuit) 202 that reads and multiplexes output signals from the pixel circuit 1 selected by the horizontal scanning circuit 201, and an output buffer 203 that amplifies the output of the multiplexing circuit 202. Composed. Note that the number of pixel circuits 1 included in the image sensor 200 can be arbitrarily set, and the pixel circuits 1 may be configured by one-dimensionally arranged pixel circuits 1.

次に、上述した測定システム１００によるＳＲＳイメージングの原理について説明する。図９は、測定システム１００で扱われる励起光及び観察対象の出力光の時間変化を示す図である。また、図１０は、測定システム１００で扱われる各種信号の時間変化を示す図であり、（ａ）は、全体の光電流Ｉ_ｐの時間変化、（ｂ）は、クロック信号Ｇ_１，Ｇ_２の時間変化、（ｃ）及び（ｄ）は、振り分け後の光電流Ｉ_ｉｐ，Ｉ_ｉｎの時間変化、（ｅ）及び（ｆ）は、サンプリングされた電圧信号Ｖ_１，Ｖ_２の時間変化、（ｇ）は、クロック信号φ_１，φ_１ｄ，φ_２の時間変化をそれぞれ示している。 Next, the principle of SRS imaging by the measurement system 100 described above will be described. FIG. 9 is a diagram illustrating temporal changes in excitation light and observation target output light handled by the measurement system 100. 10A and 10B are diagrams showing time changes of various signals handled by the measurement system 100. FIG. 10A is a time change of the entire photocurrent _Ip , and FIG. 10B is clock signals G ₁ and G _2. (C) and (d) are photocurrents I _ip and I _in after distribution, (e) and (f) are time variations of the sampled voltage signals V ₁ and V ₂ , (G) shows time changes of the clock signals φ ₁ , φ _1d , and φ ₂ , respectively.

光源１０１から観察対象物Ｓに対して、図９（ａ）に示すような振動数ω_１を有する励起光と、図９（ｂ）に示すような振動数ω_２を有する強度変調されたストークス光とを合波して照射すると、画素回路１においては、図９（ｃ）に示すような振動数ω_１を有する強度変調された出力光が観察される。具体的には、この出力光は、第１のレベルと第２のレベルとをストークス光のオン／オフに同期した所定の繰り返し周波数で繰り返すような波形となる。出力光においては、強度変調の変化は励起信号に比べて１０^−５〜１０^−４程度倍程度と微弱なレベルとなり、ＳＲＳを検出するためには大きな励起光成分の中の僅かな変化を検出する必要がある。 The excitation light having the frequency ω ₁ as shown in FIG. 9A and the intensity-modulated Stokes having the frequency ω ₂ as shown in FIG. 9B from the light source 101 to the observation object S. When the light is combined and irradiated, intensity-modulated output light having a frequency ω ₁ as shown in FIG. 9C is observed in the pixel circuit 1. Specifically, the output light has a waveform that repeats the first level and the second level at a predetermined repetition frequency synchronized with on / off of the Stokes light. In the output light, the change in intensity modulation is as weak as about 10 ⁻⁵ to 10 ⁻⁴ times that of the excitation signal, and in order to detect SRS, a slight change in the large excitation light component is detected. There is a need to.

画素回路１での出力光の受光により発生するトータルの光電流をＩ_ｐとする。これには、背景光成分である大きなオフセット電流Ｉ_ｂに、変調分に相当する微小な信号電流Ｉ_ｓが加わっている（図１０（ａ））。この信号電流Ｉ_ｓを取り出すために、２相のクロック信号Ｇ_１，Ｇ_２として、図１０（ｂ）に示すように、互いに相補的な光電流Ｉ_ｐの強度変調に同期したパルス信号が生成される。このときに、画素回路１で振り分けられる２つの電流Ｉ_ｉｐ，Ｉ_ｉｎ（図１０（ｃ），（ｄ））の平均電流Ｉ_ｉｐ０，Ｉ_ｉｎ０は、それぞれ、下記式のように計算される。
Ｉ_ｉｐ０＝Ｉ_ｂ／２＋Ｉ_ｓ／２
Ｉ_ｉｎ０＝Ｉ_ｂ／２
従って、画素回路１によって、両者の差；
Ｉ_ｉｐ０−Ｉ_ｉｎ０＝Ｉ_ｓ／２
が求められれば、ＳＲＳとして必要な信号電流が得られることになる。 A total photocurrent generated by receiving the output light in the pixel circuit 1 is _defined as I _p . To this, a large offset current I _b is the background light component are joined by small signal current I _s, which corresponds to the modulation component (FIG. 10 (a)). To retrieve this signal current I _s, a 2-phase clock signals G _1, G _2, as shown in FIG. 10 (b), the pulse signal synchronized with the intensity modulation of the complementary photocurrent I _p each other produce Is done. At this time, average currents I _ip0 and I _in0 of the two currents I _ip and I _in (FIGS. _10C and _10D ) distributed in the pixel circuit 1 are respectively calculated by the following equations.
I _ip0 = I _b / 2 + I _s / 2
I _in0 = I _b / 2
Therefore, the difference between the two by the pixel circuit 1;
I _ip0 −I _in0 = I _s / 2
Is required, the signal current required for the SRS can be obtained.

画素回路１では、振り分け受光回路１３によって振り分けられた２つの電流信号が、ローパスフィルタ１５ａ，１５ｂに通されることにより、三角波状の電圧信号Ｖ_１，Ｖ_２に整形される（図１０（ｅ）、（ｆ））。ここでは、ローパスフィルタ１５ａ，１５ｂの抵抗素子６３の抵抗値をＲ、キャパシタ６１の容量をＣ_１としたときに、時定数ＲＣ_１は出力光の強度変調の周期Ｔに比べて十分大きく設定されている。このとき、三角波の振幅ΔＶ_ｐｐは、下記式；
ΔＶ_ｐｐ＝Ｉ_ｂＴ／４Ｃ_１
と計算される。一方、三角波の信号成分は、
Ｖ_ｓ＝Ｉ_ｓＲ／２
となり、両者の比は；
ΔＶ_ｐｐ／Ｖ_ｓ＝（Ｉ_ｂ／Ｉ_ｓ）×（Ｔ／２）／（Ｃ_１Ｒ）
と計算される。この計算結果より、ＳＲＳイメージングを実現する場合には、非常に大きな背景光中にある微弱な信号成分を検出し増幅する必要があることが理解できる。つまり、Ｉ_ｂがＩ_ｓに比べて非常に大きい。その結果、微弱な信号電圧Ｖ_ｓに対して背景光による大きな三角波状の妨害信号ΔＶ_ｐｐが混入し、信号成分の増幅が困難である。上記式から、時定数ＲＣ_１を強度変調の周期Ｔに比べて大きくすることでこの比を小さくすることができることが明らかではあるが、Ｉ_ｓがＩ_ｂの１０^−５〜１０^−４倍程度であるのに対して、回路の時定数をＴ／２の１０^４〜１０^５倍とするのは、単位画素回路の中に含められる抵抗とキャパシタの値の範囲を考えると困難を伴う。 In the pixel circuit 1, the two current signals distributed by the distribution light receiving circuit 13 are passed through the low-pass filters 15a and 15b to be shaped into triangular wave voltage signals V ₁ and V ₂ (FIG. 10 (e)). ), (F)). Here, the low pass filter 15a, the resistance value of the resistance element 63 of 15b R, the capacitance of the capacitor 61 when the C _1, the time constant RC ₁ is set sufficiently larger than the period T of the intensity modulation of the output light ing. At this time, the amplitude ΔV _pp of the triangular wave is given by
ΔV _pp = I _b T / 4C ₁
Is calculated. On the other hand, the signal component of the triangular wave is
V _s = I _s R / 2
And the ratio between the two is:
ΔV _pp / V _s = (I _b / I _s ) × (T / 2) / (C ₁ R)
Is calculated. From this calculation result, it can be understood that in order to realize SRS imaging, it is necessary to detect and amplify a weak signal component in a very large background light. In other words, _{I b} is very large compared to the _{I s.} As a result, a large triangular wave interference signal ΔV _pp due to background light is mixed into the weak signal voltage V _s , and it is difficult to amplify the signal component. From the above equation, there is obviously to be able to reduce this ratio by greater than the period T of the constant RC ₁ intensity-modulated time but, ^10-5 ^{to 10-4} times the _{I s} is _{I b} On the other hand, it is difficult to set the time constant of the circuit to 10 ⁴ to 10 ⁵ times T / 2 in consideration of the range of resistance and capacitor values included in the unit pixel circuit.

そこで、画素回路１のサンプリング回路１７ａ，１７ｂにおいて、位相調整回路１１によってタイミング調整されたクロック信号φ_１，φ_１ｄ（図１０（ｇ））を受けて、電圧信号Ｖ_１，Ｖ_２をサンプリングするタイミングが調整されるとともに、積分回路１９によりそれらの電圧信号Ｖ_１，Ｖ_２の差分が積分されて出力される。このクロック信号φ_１，φ_１ｄのタイミングは、ＳＲＳ信号成分が含まれていない（強度変調が発生していない）出力光を受けた際に、電圧信号Ｖ_１，Ｖ_２の差がキャンセルされて０となるようなタイミングに同期するように調整される（図１０（ｅ））。これにより、ＳＲＳ信号成分を含む出力光を受けた際に、微小な信号電流Ｉ_ｓに対応する電圧を増幅して取り出すことができる。 Therefore, the sampling circuits 17a and 17b of the pixel circuit 1 receive the clock signals φ ₁ and φ _1d (FIG. _10G ) adjusted in timing by the phase adjustment circuit 11 and sample the voltage signals V ₁ and V ₂ . The timing is adjusted, and the difference between the voltage signals V ₁ and V ₂ is integrated and output by the integration circuit 19. The timing of the clock signals φ ₁ and φ _1d is such that the difference between the voltage signals V ₁ and V ₂ is canceled when the output light that does not include the SRS signal component (no intensity modulation occurs) is received. Adjustment is made so as to synchronize with a timing such as 0 (FIG. 10E). Thus, upon receiving an output light including a SRS signal component can be extracted by amplifying a voltage corresponding to the small signal current I _s.

図１１には、画素回路１においてＳＲＳ信号を含まない出力光を受けた際の積分時間に対する差動出力間の電圧差のシミュレーション結果を示している。ここでは、クロック信号φ_１，φ_１ｄのタイミングΔｔを様々変化させた場合を示している。この結果から、クロック信号φ_１，φ_１ｄのタイミングΔｔを調整してΔｔ＝-400psのとき、背景光成分が積分時間に対してほとんど変化していないことがわかる。一方、タイミングΔｔが20psずれると、約35msの積分時間で背景光成分が約１Vにまで大きくなっている。なお、このシミュレーションにおいては、背景光成分の振幅は100μA、ＳＲＳ信号はゼロとしている。 FIG. 11 shows a simulation result of the voltage difference between the differential outputs with respect to the integration time when the pixel circuit 1 receives the output light not including the SRS signal. Here, a case where the timings Δt of the clock signals φ ₁ and φ _1d are variously changed is shown. From this result, it can be seen that when the timing Δt of the clock signals φ ₁ and φ _1d is adjusted and Δt = −400 ps, the background light component hardly changes with respect to the integration time. On the other hand, when the timing Δt is shifted by 20 ps, the background light component increases to about 1 V with an integration time of about 35 ms. In this simulation, the amplitude of the background light component is 100 μA and the SRS signal is zero.

図１２には、画素回路１においてＳＲＳ信号を含む出力光を受けた際の積分時間に対する差動出力間の電圧差のシミュレーション結果を示している。このように、背景光成分が現れないように調整されたクロック信号φ_１，φ_１ｄにより、積分時間が長くなるにしたがって信号成分が線形に増加して変化していることがわかる。なお、このシミュレーションにおいては、背景光成分の振幅は100μAに対してＳＲＳ信号である信号電流Ｉ_ｓを0〜100nAに変化させている。 FIG. 12 shows a simulation result of the voltage difference between the differential outputs with respect to the integration time when the pixel circuit 1 receives the output light including the SRS signal. Thus, it can be seen that the signal components linearly increase and change as the integration time becomes longer by the clock signals φ ₁ and φ _1d adjusted so that the background light component does not appear. In this simulation, the amplitude of the background light component is changed at 0~100nA the signal current I _s is a SRS signal to 100 .mu.A.

以上説明した画素回路１によれば、外部からの光信号Ｏ_ｉｎに所定の周波数で強度変調が加えられている場合に、その強度変調の周波数に同期したクロック信号Ｇ_１，Ｇ_２が与えられることにより、振り分け受光回路１３によって強度変調に同期して電荷が振り分けられて電流信号が検出される。そして、ローパスフィルタ１５ａ，１５ｂにより、それらの電流信号が電圧として出力され、サンプリング回路１７ａ，１７ｂにより、ローパスフィルタ１５ａ，１５ｂの電圧出力がそれぞれクロック信号φ１，φ_１ｄに同期してサンプリングされ、サンプリング回路１７ａ，１７ｂの出力電圧の差分が積分して出力される。これにより、強度の比較的高い光信号に微弱なレベルの強度変調が加えられていた場合であっても、その強度変調のレベルを精度よく検出することができる。 According to the pixel circuit 1 described above, when the intensity modulation is applied to the optical signal O _in from the outside at a predetermined frequency, the clock signals G ₁ and G ₂ synchronized with the intensity modulation frequency are given. Thus, the charge is distributed by the distribution light receiving circuit 13 in synchronization with the intensity modulation, and the current signal is detected. Then, the low pass filter 15a, a 15b, their current signal is output as a voltage, a sampling circuit 17a, a 17b, a low-pass filter 15a, the voltage output of 15b are respectively the clock signal .phi.1, in synchronization with the phi _1d sampling, the sampling The difference between the output voltages of the circuits 17a and 17b is integrated and output. Thereby, even if a weak intensity modulation is applied to an optical signal having a relatively high intensity, the intensity modulation level can be detected with high accuracy.

また、遅延回路５，７及び位相調整回路９，１１を備えることにより、光信号に加えられた強度変調に同期して電荷を振り分けて、振り分けられた電荷を基にＳＲＳ信号等の信号成分のみを取り出して電圧信号の差分を積分して出力できる。その結果、光信号における強度変調のレベルを精度よく検出することができる。 In addition, by providing the delay circuits 5 and 7 and the phase adjustment circuits 9 and 11, charges are distributed in synchronization with the intensity modulation applied to the optical signal, and only signal components such as SRS signals are based on the distributed charges. Can be extracted and the difference between the voltage signals can be integrated and output. As a result, the level of intensity modulation in the optical signal can be detected with high accuracy.

また、振り分け受光回路１３は半導体素子構造を有するので、振り分け受光回路１３を撮像素子等の半導体素子上に形成されるデバイスと組み合わせる際に、回路全体の小型化が容易になる。 Further, since the distributed light receiving circuit 13 has a semiconductor element structure, when the distributed light receiving circuit 13 is combined with a device formed on a semiconductor element such as an image sensor, the entire circuit can be easily downsized.

なお、本発明は、上述した実施形態に限定されるものではない。例えば、図１３に示す本発明の変形例に係る測定システム１００Ａに示すように、画素回路１Ａの構成を変更してもよい。すなわち、図１に示した測定システム１００では、１画素ごとに遅延回路５，７、分周器６、位相調整回路９，１１を備えていたが、その一部或いは全体が複数の画素に対して共通に設けられてもよい。詳細には、図１３に示すように、遅延回路５，７、分周器６、及び位相調整回路９を、全体の複数の画素回路１Ａ、画素回路１Ａの行単位、或いは列単位に１組ずつ設けて、位相調整回路１１のみを各画素回路１Ａ毎に画素回路１Ａに含めて構成してもよい。このように構成すれば、複数の画素回路毎の大まかな遅延時間の調整を遅延回路５，７で行い、位相の微調整を位相調整回路１１で行うことができ、電圧信号Ｖ_１，Ｖ_２のサンプリングタイミングの最適化が可能になる。それとともに、画素回路全体の回路構成が簡素化される。 In addition, this invention is not limited to embodiment mentioned above. For example, the configuration of the pixel circuit 1A may be changed as shown in a measurement system 100A according to a modification of the present invention shown in FIG. That is, the measurement system 100 shown in FIG. 1 includes the delay circuits 5 and 7, the frequency divider 6, and the phase adjustment circuits 9 and 11 for each pixel. May be provided in common. Specifically, as shown in FIG. 13, the delay circuits 5 and 7, the frequency divider 6, and the phase adjustment circuit 9 are combined into a plurality of pixel circuits 1 </ b> A, a row unit or a column unit of the pixel circuit 1 </ b> A. Alternatively, only the phase adjustment circuit 11 may be included in the pixel circuit 1A for each pixel circuit 1A. With this configuration, the delay circuits 5 and 7 can roughly adjust the delay time for each of the plurality of pixel circuits, and the phase can be finely adjusted by the phase adjustment circuit 11, so that the voltage signals V ₁ and V ₂ can be adjusted. The sampling timing can be optimized. At the same time, the circuit configuration of the entire pixel circuit is simplified.

１…画素回路、３…画素メイン回路、５，７…遅延回路、９，１１…位相調整回路、１３…振り分け受光回路（電荷振り分け部）、１５ａ，１５ｂ…ローパスフィルタ、１７ａ，１７ｂ…サンプリング回路、１９…積分回路、２１，３１…ｐ型シリコン基板（受光部）、２３…埋め込みチャネル層（受光部）、２５ａ，２５ｂ，３７ａ，３７ｂ，５５ａ，５５ｂ…蓄積ノード（出力ノード）、２９ａ，２９ｂ…ゲート電極（フォトゲート）、３３…活性層（受光部）、３５…ｐ型層（受光部）、４１ａ，４１ｂ…ゲート電極（転送ゲート）、５３…埋め込みフォトダイオード、５７ａ，５７ｂ…ゲート電極、６１…キャパシタ、６５ａ，６５ｂ…キャパシタ、６７…全差動型オペアンプ（全差動型増幅器）、６９ａ，６９ｂ…キャパシタ、２００…撮像素子、２０１…水平走査回路（読み出し回路）、２０２…多重化回路（読み出し回路）、Ｓ…観察対象物。 DESCRIPTION OF SYMBOLS 1 ... Pixel circuit, 3 ... Pixel main circuit, 5, 7 ... Delay circuit, 9, 11 ... Phase adjustment circuit, 13 ... Distribution light-receiving circuit (charge distribution part), 15a, 15b ... Low-pass filter, 17a, 17b ... Sampling circuit , 19 ... integration circuit, 21, 31 ... p-type silicon substrate (light receiving part), 23 ... buried channel layer (light receiving part), 25a, 25b, 37a, 37b, 55a, 55b ... storage node (output node), 29a, 29b ... Gate electrode (photogate), 33 ... Active layer (light receiving portion), 35 ... p-type layer (light receiving portion), 41a, 41b ... Gate electrode (transfer gate), 53 ... Embedded photodiode, 57a, 57b ... Gate Electrodes 61 ... Capacitors 65a, 65b ... Capacitors 67 ... Fully differential operational amplifiers (fully differential amplifiers) 69a, 69b ... Capacitors, 2 0 ... imaging element, 201 ... horizontal scanning circuit (readout circuit), 202 ... multiplexing circuit (readout circuit), S ... observation object.

Claims

互いに相補的な第１及び第２のクロック信号を受けて、励起光源によって励起された観察対象物からの光信号を前記第１及び第２のクロック信号に応じて電荷に変換して振り分けて、それぞれ、第１及び第２の電流信号として検出する電荷振り分け部と、
前記第１及び第２の電流信号を受ける第１及び第２のローパスフィルタと、
第３のクロック信号を受けて、前記第１及び第２のローパスフィルタの電圧出力を、それぞれ、前記第３のクロック信号に同期したタイミングで第１及び第２の電圧信号として検出する第１及び第２のサンプリング回路と、
前記第１及び第２のサンプリング回路の検出した前記第１及び第２の電圧信号の差分を積分して出力する積分回路と、
前記励起光源の光強度を基に前記第１及び第２のクロック信号の位相を調整する第１の位相調整回路と、
前記光強度を基に前記第３のクロック信号の位相を調整する第２の位相調整回路と、
を備え、
前記第２の位相調整回路は、強度変調が発生していない光信号を受けた際に前記第１の電圧信号と前記第２の電圧信号との差がキャンセルされるようなタイミングで、前記第１及び第２のサンプリング回路が前記第１及び第２の電圧信号を検出するように、前記第３のクロック信号の位相を調整する、
ことを特徴とする画素回路。 Receiving the first and second clock signals complementary to each other, the optical signal from the observation object excited by the excitation light source is converted into electric charge according to the first and second clock signals, and distributed. A charge distribution unit that detects the first and second current signals,
First and second low-pass filters for receiving the first and second current signals;
Receiving a third clock signal, and detecting the voltage outputs of the first and second low-pass filters as first and second voltage signals at timings synchronized with the third clock signal, respectively; A second sampling circuit;
An integrating circuit that integrates and outputs the difference between the first and second voltage signals detected by the first and second sampling circuits;
A first phase adjustment circuit for adjusting the phases of the first and second clock signals based on the light intensity of the excitation light source;
A second phase adjustment circuit for adjusting the phase of the third clock signal based on the light intensity;
With
The second phase adjustment circuit has the timing at which the difference between the first voltage signal and the second voltage signal is canceled when an optical signal in which intensity modulation has not occurred is received. Adjusting the phase of the third clock signal so that the first and second sampling circuits detect the first and second voltage signals;
A pixel circuit characterized by that.

前記光信号として、第１のレベルと第２のレベルとを所定の繰り返し周波数で繰り返すように変調された光信号を受け、
前記第１の位相調整回路は、前記繰り返し周波数に同期するように、前記第１及び第２のクロック信号の位相を調整することを特徴とする請求項１記載の画素回路。 As the optical signal, an optical signal modulated to repeat the first level and the second level at a predetermined repetition frequency is received,
The first phase adjustment circuit, the repeated in sync with frequency, the pixel circuit according to claim 1, wherein adjusting the phase of said first and second clock signals.

前記電荷振り分け部は、前記光信号を電荷に変換する受光部を有し、前記電荷を２つの出力ノードに振り分ける半導体素子構造を有する、
ことを特徴とする請求項１又は２に記載の画素回路。 The charge distribution unit has a light receiving unit that converts the optical signal into a charge, and has a semiconductor element structure that distributes the charge to two output nodes.
The pixel circuit according to claim 1 or 2, characterized in that.

前記第１及び第２のサンプリング回路は、それぞれ、前記第１及び第２のローパスフィルタの電圧出力をサンプリングするキャパシタを有する、
ことを特徴とする請求項１〜３のいずれか１項に記載の画素回路。 Each of the first and second sampling circuits includes a capacitor that samples the voltage output of the first and second low-pass filters.
The pixel circuit according to any one of claims 1 to 3, characterized in that.

前記積分回路は、前記第１及び第２のサンプリング回路の出力に接続された全差動型増幅器と、前記全差動型増幅器の入出力間に接続された２つのキャパシタとを有する、
ことを特徴とする請求項１〜４のいずれか１項に記載の画素回路。 The integrating circuit includes a fully differential amplifier connected to the outputs of the first and second sampling circuits, and two capacitors connected between the input and output of the fully differential amplifier.
The pixel circuit according to any one of claims 1 to 4, characterized in that.

前記電荷振り分け部は、２つ以上の電極を含むフォトゲートを含む、
ことを特徴とする請求項３記載の画素回路。 The charge distribution unit includes a photogate including two or more electrodes.
The pixel circuit according to claim 3 .

前記電荷振り分け部は、
前記受光部としての埋め込みフォトダイオードと、
２つの転送ゲートとを含む、
ことを特徴とする請求項３記載の画素回路。 The charge distribution unit includes:
An embedded photodiode as the light receiving portion;
Including two transfer gates,
The pixel circuit according to claim 3 .

前記電荷振り分け部は、
前記受光部としての埋め込みフォトダイオードと、
前記埋め込みフォトダイオードの一部を形成する転送路を挟むように設けられた２以上のゲート電極とを含む、
ことを特徴とする請求項３記載の画素回路。 The charge distribution unit includes:
An embedded photodiode as the light receiving portion;
Two or more gate electrodes provided so as to sandwich a transfer path forming a part of the embedded photodiode,
The pixel circuit according to claim 3 .

１次元或いは２次元に配列された請求項１〜９のいずれか１項に記載の画素回路と、
前記画素からの信号を読み出す読み出し回路と、
を備えることを特徴とする撮像素子。 The pixel circuit according to any one of claims 1 to 9 , which is arranged in one dimension or two dimensions,
A readout circuit for reading out signals from the pixels;
An image pickup device comprising: