以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。また、同様の材料を用いて形成した異なる構成要素(例えば、本明細書中におけるソース電極とドレイン電極など。)は、同じハッチパターンを付している場合がある。
なお、先の実施の形態で既に詳細説明を記載した符号(構成要素)については、先の実施の形態の説明を参酌することとし、再度の説明は省略している。
なお、以下に説明する実施の形態において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。
また、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
また、本明細書等における「第1」、「第2」、「第3」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
また、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「A上のB」の表現であれば、AとBとの間に他の構成要素を含むものを除外しない。
また、本明細書において、トランジスタのソースとドレインについては、一方をドレインと呼ぶとき他方をソースとする。即ち、電位の高低によって、それらを区別しない。従って、本明細書において、ソースとされている部分をドレインと読み替えることもできる。
また、本明細書において、電圧は、ある電位と基準の電位(例えばグラウンド電位またはソース電位)との電位差のことを示す場合が多い。よって、電圧を電位(或いは電位差。)と言い換えることが可能である。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線などが含まれる。
(実施の形態1)
本実施の形態では、半導体装置の構成および作製方法の一態様を、図1乃至図5を用いて説明する。
<半導体装置の構成例>
図1(A)乃至図1(D)に、半導体装置の例として、トップゲート型のトランジスタ150および容量素子160を備える半導体装置の平面図および断面図の一例を示す。図1(A)は平面図であり、図1(B)は図1(A)における一点鎖線A1−A2の断面図であり、図1(C)は図1(A)における一点鎖線B1−B2の断面図であり、図1(D)は図1(A)における一点鎖線C1−C2の断面図である。なお、図1(A)で示す平面図においては、図が煩雑になることを避けるため、一部の構成要素を省略して記載している。また、構成要素の位置関係を理解し易くするため、2点鎖線で挟まれたX1−X2の領域においては、第2の接続電極113を透明な状態としている。
トランジスタ150は、絶縁表面を有する基板100上に設けられた、第1の不純物添加領域102b、第1の不純物添加領域102bを囲むチャネル形成領域102a、チャネル形成領域102aを囲む第2の不純物添加領域102cを有する酸化物半導体膜102と、酸化物半導体膜102上に設けられ、第1の不純物添加領域102bと電気的に接続された島状のソース電極103と、チャネル形成領域102aと重なり途切れなくソース電極103を囲むゲート電極108と、チャネル形成領域102aとゲート電極108間に介在するゲート絶縁膜106と、ゲート電極108の側面を少なくとも覆う保護絶縁膜110と、酸化物半導体膜102の側端部を覆って途切れなくゲート電極108を囲むドレイン電極104と、ソース電極103および前記第1の不純物添加領域102bと電気的に接続された第1の接続電極112と、ドレイン電極104および第2の不純物添加領域102cと電気的に接続された第2の接続電極113を有する構造となっている。また、容量素子160は、下部電極膜130、上部電極膜134および、下部電極膜130と上部電極膜134の間に介在する電極間絶縁膜132を備える構造となっている。
なお、第1の不純物添加領域102bは、実際には不純物が添加されていない領域が一部存在するが(ソース電極103と重なる部分が、当該領域に相当する。)、当該領域が本明細書に記載の効果に特段の影響を及ぼすものでは無いため、本実施の形態等では当該領域を含めて、「第1の不純物添加領域102b」と表現する。また、第2の不純物添加領域102cにおいても、実際には不純物が添加されていない領域が一部存在するが(ドレイン電極と重なる部分が、当該領域に相当する。)、当該領域が本明細書に記載の効果に特段の影響を及ぼすものでは無いため、本実施の形態等では当該領域を含めて、「第2の不純物添加領域102c」と表現する。上述内容は、他の実施の形態においても適用できる。
上述構造とすることにより、ソース電極103とドレイン電極104間に酸化物半導体膜102の側端部が存在しないため、トランジスタに安定した電気特性を付与できる。また、酸化物半導体膜102の側端部がドレイン電極104により覆われているため、側端部からの酸素放出や、トランジスタの電気特性に悪影響を与える不純物(例えば水素など。)が側端部から混入することを抑制できるため、トランジスタの電気特性や信頼性を良好なものとできる。
そして、下部電極膜130は、酸化物半導体膜102と同一表面に位置し、下部電極膜130とソース電極103およびドレイン電極104は同一の組成を有し、電極間絶縁膜132はゲート絶縁膜106と同一の組成を有し、上部電極膜134はゲート電極108と同一の組成を有している。つまり、ソース電極103、ドレイン電極104および下部電極膜130は同一の工程により形成され、ゲート絶縁膜106と電極間絶縁膜132は同一工程により形成され、ゲート電極108と上部電極膜134は同一の工程により形成されている。これにより、トランジスタ150と容量素子160を同一工程にて形成できるため、容量素子を効率よく形成でき、半導体装置の製造時間や製造コストを低減できる。
また、トランジスタ150および容量素子160上には、第1の層間絶縁膜114、第2の層間絶縁膜116および配線118が設けられている。そして、第1の層間絶縁膜114および第2の層間絶縁膜116の開口部を介して、配線118とソース電極103、配線118とドレイン電極104が電気的に接続されている。
なお、図1では、酸化物半導体膜102は四角形状であるが、当該形状に限定されず、例えば、円形状や多角形状などであってもよい。また、ソース電極103においても同様のことが言える。
また、図1では、ゲート電極108は外周端および内周端を有する四角形状であるが、当該形状に限定されず、例えば、外周端および内周端を有する円形状や多角形状であってもよい。また、ドレイン電極104においても同様のことが言える。
<半導体装置の作製方法>
図2乃至図7を用いて、図1に示す半導体装置の作製工程の一例について説明する。
まず、絶縁表面を有する基板100上に、酸化物半導体膜を形成し、フォトリソグラフィ法、印刷法、インクジェット法などを用いて酸化物半導体膜上にマスクを形成し、当該マスクを用いて酸化物半導体膜の一部を選択的に除去して酸化物半導体膜102を形成する(図2(A)参照。)。なお、酸化物半導体膜102を成膜する前に、アルゴンガスを導入してプラズマを発生させ、絶縁表面を有する基板100の表面に付着している粉状物質(パーティクル、ごみともいう)や有機物を除去する処理(逆スパッタ処理とも言われる。)を行うことが好ましい。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。
なお、上述の基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などの基板を用いることができる。また、絶縁表面を有していれば、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することも可能である。
なお、上述の「SOI基板」という単語は、一般的には絶縁膜の表面にシリコン薄膜が設けられた構造(Silicon On Insulator)を表す単語として用いられるが、ここでの「SOI基板」は上述の意味に限定されず、絶縁膜(または絶縁基板)上に半導体膜が設けられた構造(Semiconductor On Insulator)を表す単語しての意味も含まれており、石英基板上にシリコン薄膜が設けられた構造(Silicon On Quartz。「SOQ」と略記されることもある。)や、シリコン薄膜の代わりに窒化ガリウム(GaN)薄膜や炭化シリコン(SiC)薄膜が設けられた構造なども、本明細書中の「SOI基板」に含まれるものである。
なお、絶縁表面を有する基板100の最上層(つまり、酸化物半導体膜102に接する層)には、加熱処理により酸素を放出する膜(以下、酸素供給膜と記載する。なお、後述にて記載されている酸素供給膜105aは、以下の酸素供給膜についての説明を当てはめることができる。)が形成されていることが好ましい。以下に理由を記載する。
トランジスタ150において、チャネル形成領域102aに酸素欠損が存在すると、酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体膜の酸素欠損は一部がドナーとなりキャリアである電子を放出する。この結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そこで、絶縁表面を有する基板100の最上層には酸素供給膜が形成されていることが好ましい。
絶縁表面を有する基板100の最上層に酸素供給膜が存在する場合、後述する酸化物半導体膜を成膜後、加熱処理によって酸素供給膜中の酸素の一部を放出できるので、酸化物半導体膜に酸素を供給し、酸化物半導体膜中の酸素欠損を補填することができるため、トランジスタのしきい値電圧のマイナス方向へのシフトを抑制できる。特に、酸素供給膜中に少なくとも化学量論的組成を超える量の酸素が存在することが好ましい。例えば、酸素供給膜として酸化シリコンを用いる場合、SiO2+α(ただし、α>0)で表される酸化シリコン膜を用いることが好ましい。なお、このような化学量論的組成よりも酸素を過剰に含む領域(以下、酸素過剰領域と記載する場合もある。)は、酸素供給膜の少なくとも一部に存在していればよい。
なお、上述の「加熱処理により酸素を放出する膜」とは、TDS(Thermal Desorption Spectroscopy:昇温脱離ガス分光法)分析にて、酸素原子に換算しての酸素の放出量が1.0×1019atoms/cm3以上、好ましくは3.0×1019atoms/cm3以上、さらに好ましくは1.0×1020atoms/cm3以上、さらに好ましくは3.0×1020atoms/cm3以上であることをいう。
ここで、TDS分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下に説明する。
TDS分析による気体の放出量は、スペクトルの積分値に比例する。このため、測定したスペクトルの積分値と標準試料の基準値との比により、気体の放出量を計算することができる。標準試料の基準値は、所定の原子密度を有する試料において、スペクトルの積分値に対する原子密度の割合である。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのTDS分析結果、および絶縁膜のTDS分析結果から、絶縁膜の酸素分子の放出量(NO2)は、式(1)で求めることができる。ここで、TDS分析で得られる質量電荷比(M/z)が32で検出されるスペクトルの全てが酸素分子由来と仮定する。M/zが32のものとしてほかにCH3OHがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体であるM/zが17の酸素原子およびM/zが18の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
NH2は、標準試料から脱離した水素分子を密度で換算した値である。SH2は、標準試料をTDSによるスペクトルの積分値である。ここで、標準試料の基準値を、NH2/SH2とする。SO2は、絶縁膜をTDS分析によるスペクトルの積分値である。αは、TDSにおけるスペクトル強度に影響する係数である。式(1)の詳細に関しては、特開平6−275697公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置EMD−WA1000S/Wを用い、標準試料として1×1016atoms/cm3の水素原子を含むシリコンウェハを用いて測定する。
また、TDS分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
なお、NO2は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の2倍となる。
膜中への酸素の導入は、酸素雰囲気下による熱処理や、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、酸素を含む雰囲気下で行うプラズマ処理などを用いることができる。
また、過剰酸素を含む絶縁膜の水素濃度が、7.2×1020atoms/cm3以上である場合には、トランジスタの初期特性のバラツキの増大、トランジスタの電気特性に関するL長依存性の増大、さらにBTストレス試験において、大きく劣化するため、過剰酸素を含む絶縁膜の水素濃度は、7.2×1020atoms/cm3未満とすることが好ましい。即ち、酸化物半導体膜の水素濃度は5×1019atoms/cm3以下、かつ、過剰酸素を含む絶縁膜の水素濃度は、7.2×1020atoms/cm3未満とすることが好ましい。水素濃度の低い膜を形成する方法については、後述にて詳細を記載する。
なお、加熱処理により酸素供給膜から酸化物半導体膜に酸素を供給する場合、酸素供給膜から放出される酸素が酸化物半導体膜に効率的に供給されるように、酸素供給膜の下層(つまり、酸素供給膜の酸化物半導体膜と接する面とは逆の面。)に酸素透過性や水蒸気透過性(水分透過性とも表現できる。)の低い膜(以下、バリア膜と記載する場合もある。)を形成することが好ましい。例えば、酸素供給膜の下層にバリア膜として、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜などを形成すればよい。なお、酸化アルミニウム膜を用いる場合、膜を高密度(膜密度3.2g/cm3以上、好ましくは3.6g/cm3以上)とすることが好ましい。
酸化物半導体膜は、スパッタリング法、MBE(Moleculer Beam Epitaxy)法、CVD法、パルスレーザ堆積法、ALD(Atomic Layer Deposition)法等を用いて成膜すればよい。また、酸化物半導体膜102は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタリング装置、所謂CPスパッタリング装置(Columner Plasma Sputtering system)を用いて成膜してもよい。なお、酸化物半導体膜の膜厚は5nmより大きく200nm以下とし、10nm以上30nm以下とすることが好ましい。
酸化物半導体膜102中の酸素欠損をできるだけ少なくするためには、酸化物半導体膜102は、成膜雰囲気中のガス種に占める酸素ガスの割合が高い状態で成膜することが好ましいため、装置内に酸素を導入することが可能で、かつ、ガス流量の調整ができるスパッタリング装置を用いることが好ましいといえる。そして、スパッタリング装置の成膜チャンバー内への導入ガスは、全体の90%以上を酸素ガスとして、酸素ガスに加えて他のガスを用いる場合は、当該ガスは希ガスを用いることが望ましい。また、より好ましくは成膜チャンバー内への導入ガスを酸素ガスのみとし、成膜雰囲気中のガス種に占める酸素ガスの割合を極力100%に近づけることが望ましい。
また、酸化物半導体膜102に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜102において、水素濃度は、5×1018atoms/cm3未満、好ましくは1×1018atoms/cm3以下、より好ましくは5×1017atoms/cm3以下、更に好ましくは1×1016atoms/cm3以下とすることが望ましい。なお、上述の酸化物半導体膜中の水素濃度は、二次イオン質量分析法(SIMS:Secondary Ion Mass Spectrometry)で測定されるものである。
上述の理由により、酸化物半導体膜102を成膜する際に用いるガスとしては、水、水素、水酸基又は水素化物などの不純物が含まれないことが好ましい。または、純度が6N以上好ましくは7N以上(即ち、ガス中の不純物濃度を1ppm以下、好ましくは0.1ppm以下)のガスを用いることが好ましい。
また、酸化物半導体膜102を成膜するにあたり、成膜室内の水分(水、水蒸気、水素、水酸基または水酸化物を含む)を除去するために、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段は、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水(H2O)など水素原子を含む化合物(より好ましくは炭素原子を含む化合物も)等が排気されるため、当該成膜室で成膜した酸化物半導体膜102に含まれる水素、水分などの不純物の濃度を低減できる。
一方、酸化物半導体膜102に、アルカリ金属またはアルカリ土類金属が含まれると、酸化物半導体と結合することによって、キャリアが生成されることがあり、トランジスタのオフ電流が上昇する原因となる。そのため、酸化物半導体膜102において、アルカリ金属またはアルカリ土類金属の濃度は、1×1018atoms/cm3以下、好ましくは2×1016atoms/cm3以下とすることが望ましい。
なお、スパッタリング装置にて用いるターゲットは、相対密度が90%以上、好ましくは95%以上であることが望ましい。相対密度の高いターゲットを用いることにより、成膜した酸化物半導体膜102は緻密な膜となる。
酸化物半導体膜102に用いる酸化物半導体材料としては、少なくともインジウム(In)を含む。特にInと亜鉛(Zn)を含むことが好ましい。また、該酸化物を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム(Ga)を有することが好ましい。また、スタビライザーとしてスズ(Sn)を有することが好ましい。また、スタビライザーとしてハフニウム(Hf)を有することが好ましい。また、スタビライザーとしてアルミニウム(Al)を有することが好ましい。また、スタビライザーとしてジルコニウム(Zr)を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン(La)、セリウム(Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホルミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ルテチウム(Lu)のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるIn−Zn系酸化物、In−Mg系酸化物、In−Ga系酸化物、三元系金属の酸化物であるIn−Ga−Zn系酸化物(IGZOとも表記する)、In−Al−Zn系酸化物、In−Sn−Zn系酸化物、In−Hf−Zn系酸化物、In−La−Zn系酸化物、In−Ce−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In−Lu−Zn系酸化物、四元系金属の酸化物であるIn−Sn−Ga−Zn系酸化物、In−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−Zn系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物を用いることができる。
なお、ここで、例えば、In−Ga−Zn系酸化物とは、InとGaとZnを主成分として有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素が入っていてもよい。
また、酸化物半導体として、InMO3(ZnO)m(m>0、且つ、mは整数でない)で表記される材料を用いてもよい。なお、Mは、Ga、Fe、Mn及びCoから選ばれた一の金属元素又は複数の金属元素を示す。また、酸化物半導体として、In2SnO5(ZnO)n(n>0、且つ、nは整数)で表記される材料を用いてもよい。
成膜された酸化物半導体膜102は、単結晶、多結晶(ポリクリスタルともいう。)または非晶質などの状態をとる。
酸化物半導体膜102は、好ましくは、CAAC−OS(C Axis Aligned Crystalline Oxide Semiconductor)膜とする。
CAAC−OS膜は、完全な単結晶ではなく、完全な非晶質でもない。CAAC−OS膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が100nm未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡(TEM:Transmission Electron Microscope)による観察像では、CAAC−OS膜に含まれる非晶質部と結晶部との境界は明確ではない。また、TEMによってCAAC−OS膜には粒界(グレインバウンダリーともいう。)は確認できない。そのため、CAAC−OS膜は、粒界に起因する電子移動度の低下が抑制される。
CAAC−OS膜に含まれる結晶部は、c軸がCAAC−OS膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつab面に垂直な方向から見て三角形状または六角形状の原子配列を有し、c軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれa軸およびb軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、85°以上95°以下の範囲も含まれることとする。また、単に平行と記載する場合、−5°以上5°以下の範囲も含まれることとする。
なお、CAAC−OS膜において、結晶部の分布が一様でなくてもよい。例えば、CAAC−OS膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、CAAC−OS膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
CAAC−OS膜に含まれる結晶部のc軸は、CAAC−OS膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、CAAC−OS膜の形状(被形成面の断面形状または表面の断面形状)によっては互いに異なる方向を向くことがある。なお、結晶部のc軸の方向は、CAAC−OS膜が形成されたときの被形成面の法線方向または表面の法線方向に平行な方向となる。結晶部は、成膜することにより、または成膜後に熱処理などの結晶化処理を行うことにより形成される。
CAAC−OS膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
また、CAAC−OSのように結晶部を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ(Ra)が1nm以下、好ましくは0.3nm以下、より好ましくは0.1nm以下の表面上に形成するとよい。そのため、酸化物半導体を形成する面に対して平坦化処理を行うことが好ましい。平坦化処理としては、化学機械研磨(CMP:Chemical Mechanical Polishing)処理、またはドライエッチング法などを用いればよい。なお、CMP処理を行う場合は、1回のみ行ってもよいし、複数回行ってもよい。複数回に分けてCMP処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うことが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、酸化物半導体を形成する面の平坦性をより向上させることができる。
なお、Raは、JIS B0601で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式(2)にて定義される。
式(2)において、S0は、測定面(座標(x1,y1)(x1,y2)(x2,y1)(x2,y2)で表される4点によって囲まれる長方形の領域)の面積を指し、Z0は測定面の平均高さを指す。Raは原子間力顕微鏡(AFM:Atomic Force Microscope)にて評価可能である。
なお、酸化物半導体膜102としてCAAC−OS膜を成膜する場合、以下の三つの方法で成膜すればよい。第1の方法は、200℃以上450℃以下の成膜温度で酸化物半導体膜を成膜し、酸化物半導体膜102をCAAC−OS膜とする方法である。第2の方法は、酸化物半導体膜102を成膜した後、当該膜に対して200℃以上700℃以下の熱処理を行うことで、酸化物半導体膜102をCAAC−OS膜とする方法である。第3の方法は、酸化物半導体膜を2層に分けて成膜し、1層目の酸化物半導体膜を薄く成膜した後、200℃以上700℃以下の熱処理を行い1層目の膜をCAAC−OS膜とし、当該膜上に2層目の成膜を行うことで、1層目の結晶を種結晶として2層目の酸化物半導体膜をCAAC−OS膜とする方法である。
なお、酸化物半導体膜102は、複数の酸化物半導体膜が積層された構造でもよい。例えば、酸化物半導体膜102を、第1の酸化物半導体膜と第2の酸化物半導体膜の積層として、第1の酸化物半導体膜と第2の酸化物半導体膜に、異なる組成の金属酸化物を用いてもよい。例えば、第1の酸化物半導体膜に三元系金属の酸化物を用い、第2の酸化物半導体膜に二元系金属の酸化物を用いてもよい。また、例えば、第1の酸化物半導体膜と第2の酸化物半導体膜を、どちらも三元系金属の酸化物としてもよい。
また、第1の酸化物半導体膜と第2の酸化物半導体膜の構成元素を同一とし、両者の組成を異ならせてもよい。例えば、第1の酸化物半導体膜の原子数比をIn:Ga:Zn=1:1:1とし、第2の酸化物半導体膜の原子数比をIn:Ga:Zn=3:1:2としてもよい。また、第1の酸化物半導体膜の原子数比をIn:Ga:Zn=1:3:2とし、第2の酸化物半導体膜の原子数比をIn:Ga:Zn=2:1:3としてもよい。
この時、第1の酸化物半導体膜と第2の酸化物半導体膜のうち、ゲート電極として機能するゲート電極108に近い側(チャネル側とも表現できる。)の酸化物半導体膜のInとGaの含有率をIn>Gaとするとよい。またゲート電極から遠い側(バックチャネル側とも表現できる。)の酸化物半導体膜のInとGaの含有率をIn≦Gaとするとよい。
酸化物半導体では主として重金属のs軌道がキャリア伝導に寄与しており、Inの含有率を多くすることによりs軌道のオーバーラップが多くなる傾向があるため、In>Gaの組成となる酸化物はIn≦Gaの組成となる酸化物と比較して高い移動度を備える。また、GaはInと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、In≦Gaの組成となる酸化物はIn>Gaの組成となる酸化物と比較して安定した特性を備える。
チャネル側にIn>Gaの組成となる酸化物半導体を適用し、バックチャネル側にIn≦Gaの組成となる酸化物半導体を適用することで、トランジスタの移動度および信頼性をさらに高めることが可能となる。
また、第1の酸化物半導体膜と第2の酸化物半導体膜に、結晶性の異なる酸化物半導体を適用してもよい。すなわち、単結晶酸化物半導体、多結晶酸化物半導体、非晶質酸化物半導体、またはCAAC−OSを適宜組み合わせた構成としてもよい。なお、第1の酸化物半導体膜と第2の酸化物半導体膜の少なくともどちらか一方に非晶質酸化物半導体を適用すると、酸化物半導体膜102の内部応力や外部からの応力を緩和し、トランジスタの特性ばらつきが低減され、また、トランジスタの信頼性をさらに高めることが可能となる。
一方で、非晶質酸化物半導体は水素などのドナーとなる不純物を吸収しやすく、また、酸素欠損が生じやすいためn型化されやすい。このため、チャネル側の酸化物半導体膜は、CAAC−OSなどの結晶性を有する酸化物半導体を適用することが好ましい。
また、酸化物半導体膜102を3層以上の積層構造とし、複数層の結晶性を有する酸化物半導体膜で非晶質酸化物半導体膜を挟む構造としてもよい。また、結晶性を有する酸化物半導体膜と非晶質酸化物半導体膜を交互に積層する構造としてもよい。酸化物半導体膜102を複数層の積層構造とする場合の上記構成は、それぞれを適宜組み合わせて用いることができる。
なお、酸化物半導体膜102を複数層の積層構造とし、各酸化物半導体膜の形成後に酸素を導入してもよい。酸素の導入は、絶縁表面を有する基板100の酸素供給膜にて記載した方法を用いることができる。なお、酸素を含む雰囲気下でのプラズマ処理では、基板側(基板側に設置されたバイアス印加装置や基板自体。)に直流バイアスを印加した状態でプラズマ処理を行うことにより、酸素プラズマが酸化物半導体膜102中に侵入しやすくなるため好ましいといえる。どの程度のバイアスを印加するかについては、酸化物半導体膜102の膜厚や膜へのダメージなどを考慮して、実施者が適宜調整すればよい。
各酸化物半導体膜の形成毎に酸素を導入することで、酸化物半導体内の酸素欠損を低減する効果を高めることができる。
なお、本実施の形態に示すトランジスタは、チャネルが形成される酸化物半導体膜にCAAC−OS膜を適用する場合に特に有用である。具体的に述べると、CAAC−OS膜は、側面端部から酸素の脱離に起因して当該側面近傍の領域が低抵抗化されやすい傾向があるからである。
以下、CAAC−OS膜の側面(端面)から酸素が脱離しやすい点について詳述する。
ここでは、酸化物半導体膜の一例として、三元系金属の酸化物であるIn−Ga−Zn系酸化物(以下、IGZOと呼ぶ)における、過剰酸素(化学量論比を越えて存在している酸素原子)および酸素欠損の動きやすさについて、科学技術計算結果を参照して説明する。
なお、計算はIn:Ga:Zn=3:1:2の原子数比のIGZOの一つのIn−O面に過剰酸素または酸素欠損が一つ存在するモデルを構造最適化によって作成(図35(A)乃至図35(C)および図37(A)乃至図37(C)を参照)し、NEB(Nudged Elastic Band)法を用いて最小エネルギー経路に沿った中間構造に対するエネルギーをそれぞれ算出した。
計算は、密度汎関数理論(DFT)に基づく計算プログラムソフト「OpenMX」を用いて行った。パラメータについて以下に説明する。
基底関数には、擬原子局在基底関数を用いた。この基底関数は、分極基底系STO(Slater Type Orbital)に分類される。
汎関数には、GGA/PBE(Generalized−Gradient−Approximation/Perdew−Burke−Ernzerhof)を用いた。
カットオフエネルギーは200Ryとした。
サンプリングk点は、5×5×3とした。
過剰酸素の動きやすさについての計算では、計算モデル内に存在する原子の数を85個とし、酸素欠損の動きやすさについての計算では、計算モデル内に存在する原子の数を83個とした。
過剰酸素または酸素欠損の動きやすさは、過剰酸素または酸素欠損が各々のサイトへ移動する際に越えることを要するエネルギーバリアの高さEbを計算することにより評価する。すなわち、移動に際して越えるエネルギーバリアの高さEbが高ければ移動しにくく、エネルギーバリアの高さEbが低ければ移動しやすい。
まず、過剰酸素の移動について説明する。過剰酸素の移動の計算に用いたモデルを図35に示す。計算は、以下の2つの遷移形態について行った。計算結果は、図36に示す。図36では、横軸を(過剰酸素の移動の)経路長とし、縦軸を図35(A)のモデルAの状態のエネルギーを基準(0eV)とした(移動に要する)エネルギーとしている。
過剰酸素の移動について、前記2つの遷移形態のうち、第1の遷移は、モデルAからモデルBへの遷移である。第2の遷移は、モデルAからモデルCへの遷移である。
なお、図35(A)乃至図35(C)中の”1”と表記されている酸素原子をモデルAの第1の酸素原子と呼ぶ。図35(A)乃至図35(C)中の”2”と表記されている酸素原子をモデルAの第2の酸素原子と呼ぶ。図35(A)乃至図35(C)中の”3”と表記されている酸素原子をモデルAの第3の酸素原子と呼ぶ。
図36から明らかなように、第1の遷移のエネルギーバリアの高さEbの最大値(Ebmax)は、0.53eVであり、第2の遷移のエネルギーバリアの高さEbの最大値(Ebmax)は、2.38eVである。そのため、第1の遷移では第2の遷移よりもエネルギーバリアの高さEbの最大値(Ebmax)が低い。そのため、第1の遷移に要するエネルギーは第2の遷移に要するエネルギーよりも小さく、第1の遷移のほうが第2の遷移よりも起こりやすいといえる。
すなわち、モデルAの第1の酸素原子の移動は、モデルAの第3の酸素原子を押し出す方向よりも、モデルAの第2の酸素原子を押し出す方向に移動しやすいといえる。したがって、酸素原子はインジウム原子の層を越えて移動するよりもインジウム原子の層に沿って移動しやすいといえる。
次に、酸素欠損の移動について説明する。酸素欠損の移動の計算に用いたモデルを図37に示す。計算は、以下の2つの遷移形態について行った。計算結果は、図38に示す。図38では、横軸を(酸素欠損の移動の)経路長とし、縦軸を図37(A)のモデルAの状態のエネルギーを基準(0eV)とした(移動に要する)エネルギーとしている。
酸素欠損の移動について、前記2つの遷移形態のうち、第1の遷移は、モデルAからモデルBへの遷移である。第2の遷移は、モデルAからモデルCへの遷移である。
なお、図37(A)乃至図37(C)中の点線で描画している丸は、酸素欠損を表している。
図38から明らかなように、第1の遷移のエネルギーバリアの高さEbの最大値(Ebmax)は、1.81eVであり、第2の遷移のエネルギーバリアの高さEbの最大値(Ebmax)は、4.10eVである。そのため、第1の遷移では第2の遷移よりもエネルギーバリアの高さEbの最大値(Ebmax)が低い。そのため、第1の遷移に要するエネルギーは第2の遷移に要するエネルギーよりも小さく、第1の遷移のほうが第2の遷移よりも起こりやすいといえる。
すなわち、モデルAの酸素欠損はモデルCの酸素欠損の位置よりも、モデルBの酸素欠損の位置の方に移動しやすいといえる。したがって、酸素欠損もインジウム原子の層を越えて移動するよりもインジウム原子の層に沿って移動しやすいといえる。
次に、前記した4つの遷移形態の起こりやすさを別の側面から比較するために、これらの遷移の温度依存性について説明する。前記した4つの遷移形態とは、(1)過剰酸素の第1の遷移(2)過剰酸素の第2の遷移(3)酸素欠損の第1の遷移(4)酸素欠損の第2の遷移の4つである。
これらの遷移の温度依存性は、単位時間あたりの移動頻度により比較する。ここで、ある温度T(K)における移動頻度Z(/秒)は、化学的に安定な位置における酸素原子の振動数Zo(/秒)を用いると、以下の式(3)で表される。
なお、式(3)において、Ebmaxは各遷移におけるエネルギーバリアの高さEbの最大値であり、kはボルツマン定数である。また、Zo=1.0×1013(/秒)を計算に用いる。
過剰酸素または酸素欠損が1秒間あたりに1度だけエネルギーバリアの高さEbの最大値(Ebmax)を越えて移動する場合(Z=1(/秒)の場合)、Tについて式(3)を解くと以下の通りである。
(1)過剰酸素の第1の遷移 Z=1においてT=206K(−67℃)
(2)過剰酸素の第2の遷移 Z=1においてT=923K(650℃)
(3)酸素欠損の第1の遷移 Z=1においてT=701K(428℃)
(4)酸素欠損の第2の遷移 Z=1においてT=1590K(1317℃)
一方、T=300K(27℃)の場合のZは、以下の通りである。
(1)過剰酸素の第1の遷移 T=300KにおいてZ=1.2×104(/秒)
(2)過剰酸素の第2の遷移 T=300KにおいてZ=1.0×10−27(/秒)
(3)酸素欠損の第1の遷移 T=300KにおいてZ=4.3×10−18(/秒)
(4)酸素欠損の第2の遷移 T=300KにおいてZ=1.4×10−56(/秒)
また、T=723K(450℃)の場合のZは、以下の通りである。
(1)過剰酸素の第1の遷移 T=723KにおいてZ=2.0×109(/秒)
(2)過剰酸素の第2の遷移 T=723KにおいてZ=2.5×10−4(/秒)
(3)酸素欠損の第1の遷移 T=723KにおいてZ=2.5(/秒)
(4)酸素欠損の第2の遷移 T=723KにおいてZ=2.5×10−16(/秒)
前記計算結果に鑑みると、過剰酸素は、T=300KにおいてもT=723Kにおいても、インジウム原子の層を越えて移動するよりもインジウム原子の層に沿って移動しやすいといえる。また、酸素欠損も、T=300KにおいてもT=723Kにおいても、インジウム原子の層を越えて移動するよりもインジウム原子の層に沿って移動しやすいといえる。
また、T=300Kにおいて、インジウム原子の層に沿った過剰酸素の移動は非常に起こりやすいが、他の遷移形態は起こりにくい。T=723Kにおいては、インジウム原子の層に沿う過剰酸素の移動のみならず、インジウム原子の層に沿う酸素欠損の移動も起こりやすいが、過剰酸素についても酸素欠損についてもインジウム原子の層を越える移動は困難である。
したがって、例えば、CAAC−OS膜のように、インジウム原子の層が当該層の被形成面または表面に平行な面上に存在する場合には、過剰酸素および酸素欠損のいずれも当該層の被形成面または表面に沿って移動しやすいといえる。
以上説明したように、CAAC−OS膜で形成された酸化物半導体膜では当該層の被形成面または表面に沿って移動しやすい。そのため、当該層の側面からの酸素抜けが問題となる。酸素抜けが生じると過剰酸素の数が減少してしまい、酸素欠損を埋めることが困難になる。酸素欠損が存在すると、スイッチング素子に用いるには好ましくないレベルにまでCAAC−OS膜で形成された酸化物半導体膜の導電性が高まるおそれがある。
なお、前記説明では過剰酸素または酸素欠損がインジウム原子の層を越える場合について説明したが、酸化物半導体膜に含まれるインジウム以外の金属についても同様である。
前記説明した酸素抜けは、CAAC−OS膜で形成された酸化物半導体膜が島状に加工されている場合に特に顕著である。酸化物半導体膜が島状に加工されていると、酸化物半導体膜の側面の面積が増大するためである。
次に、絶縁表面を有する基板100および酸化物半導体膜102上に導電膜を成膜し、フォトリソグラフィ法、印刷法、インクジェット法などを用いて導電膜上にマスクを形成し、当該マスクを用いて導電膜の一部を選択的に除去して導電膜を形成する(図2(B)参照。)。
形成した導電膜は、トランジスタ150においては、島状のソース電極103および、酸化物半導体膜102の側端部を覆って途切れなく酸化物半導体膜102を囲むドレイン電極104として機能する。そして、容量素子160においては、下部電極膜130として機能する。このように、ソース電極103、ドレイン電極104および下部電極膜130を、同一の材料および工程により形成した同一の組成を有する膜とすることにより、トランジスタ150と容量素子160の構成要素を同一工程で形成できるため、半導体装置の製造時間や製造コストを低減できるため好ましい。
ソース電極103、ドレイン電極104および下部電極膜130を形成するための導電膜としては、真空蒸着法やスパッタリング法などの物理気相成長法(PVD:Physical Vapor Deposition)やプラズマCVD法などの化学気相成長法(CVD:Chemical Vapor Deposition)を用いて成膜すればよい。なお、導電膜の膜厚は、50nm以上1000nm以下とし、100nm以上700nm以下とすることが好ましい。
導電膜の材料としては、トランジスタ150および容量素子160の作製工程にて行われる加熱処理に耐えられる材料を用いる。例えば、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜(窒化チタン膜、窒化モリブデン膜、窒化タングステン膜)等を用いることができる。また、アルミニウム、銅などの金属膜の下側又は上側の一方又は双方にチタン、モリブデン、タングステンなどの高融点金属膜又はそれらの金属窒化物膜(窒化チタン膜、窒化モリブデン膜、窒化タングステン膜)を積層させた構成としても良い。又は、導電性の金属酸化物を用いて導電膜を成膜してもよい。導電性の金属酸化物としては酸化インジウム(In2O3)、酸化スズ(SnO2)、酸化亜鉛(ZnO)、酸化インジウム酸化スズ(In2O3−SnO2、ITOと略記する)、酸化インジウム酸化亜鉛(In2O3−ZnO)又はこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
酸化物半導体膜102の側端部を、上述金属膜や金属酸化膜を用いて形成されたドレイン電極104で覆うことにより、側端部からの酸素放出や、トランジスタの電気特性に悪影響を与える不純物(例えば水素など。)が側端部から混入することを抑制できるため、トランジスタの電気特性や信頼性を良好なものとできる。
なお、ソース電極103、ドレイン電極104および下部電極膜130を形成するに際し、酸化物半導体膜102は様々なダメージ(例えば、スパッタリング法を用いて導電膜を成膜する場合、導電膜を形成する元素が酸化物半導体膜102に対して衝突する。また、ドライエッチング法により導電膜の一部を除去する場合、エッチングガスが酸化物半導体膜102に対して衝突する。)に曝される。このため、酸化物半導体膜102としてCAAC−OS膜などの結晶性を有する膜を形成した場合、一部が非晶質化する場合がある。この場合、ソース電極103、ドレイン電極104および下部電極膜130の形成後に加熱処理を行うことによって、酸化物半導体膜102の結晶性を回復することができる。当該加熱処理の加熱条件としては、300℃以上700℃以下、好ましくは300℃以上450℃以下の温度範囲で、酸素雰囲気下で行うことが好ましい。また、窒素雰囲気下、減圧下、大気(超乾燥エア)下で加熱処理を行ってもよい。
また、ドライエッチングやウェットエッチングなど、ガスや溶液などを用いてソース電極103、ドレイン電極104および下部電極膜130を形成する場合、酸化物半導体膜102の表面には、トランジスタ150の電気特性に悪影響を及ぼす不純物元素(例えば、銅、アルミニウム、塩素など。)が付着する場合がある。このため、ソース電極103、ドレイン電極104および下部電極膜130形成後に、酸化物半導体膜102の表面をシュウ酸や希フッ酸などに曝す、またはプラズマ処理(例えば、N2Oプラズマ処理など。)を行うことにより、酸化物半導体膜102表面の不純物を除去することが好ましい。具体的には、酸化物半導体膜102の表面における銅濃度は1×1018atoms/cm3以下、好ましくは1×1017atoms/cm3以下とすることが望ましい。また、酸化物半導体膜の表面におけるアルミニウム濃度は1×1018atoms/cm3以下とすることが望ましい。また、酸化物半導体膜の表面における塩素濃度は2×1018atoms/cm3以下とすることが望ましい。
次に、絶縁表面を有する基板100、酸化物半導体膜102、ソース電極103、ドレイン電極104および下部電極膜130上に絶縁膜105を形成する(図2(C−1)参照。)。なお、当該絶縁膜は、後の工程にて加工を行うことにより、トランジスタ150においてはゲート絶縁膜106として機能し、容量素子160においては電極間絶縁膜132として機能する。このように、ゲート絶縁膜106と電極間絶縁膜132を、同一の材料および工程により形成した同一の組成を有する膜とすることにより、トランジスタ150と容量素子160の構成要素を同一工程で形成できるため、半導体装置の製造時間や製造コストを低減できるため好ましい。
絶縁膜105は、十分な耐圧および絶縁性を有する酸化物絶縁膜を用いることが好ましい。絶縁膜105としては、例えば、真空蒸着法やスパッタリング法などの物理気相成長法(PVD:Physical Vapor Deposition)やプラズマCVD法などの化学気相成長法(CVD:Chemical Vapor Deposition)を用いて、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜、酸化ガリウム膜、酸化イットリウム膜、酸化ランタン膜などを、単層でまたは積層して形成することができる。また、酸化ハフニウム膜、ハフニウムシリケート膜(HfSixOyx>0、y>0))、窒素が添加されたハフニウムシリケート膜(HfSiOxNy(x>0、y>0))、ハフニウムアルミネート膜(HfAlxOy(x>0、y>0))などのhigh−k材料を絶縁膜105の少なくとも一部として用いてもよい。これによりゲートリーク電流を低減することができる。
なお、絶縁膜105として酸化物絶縁膜を用いることにより、上述の絶縁表面を有する基板100にて記載した内容と同様に、加熱処理によって当該酸化物絶縁膜の酸素の一部を放出させて酸化物半導体膜102に酸素を供給し、酸化物半導体膜102中の酸素欠損を補填することができる。なお、絶縁膜105に対して加熱処理を行うタイミングについては、絶縁膜105の成膜後であれば特段の限定はない。
特に、絶縁膜105中(バルク中)に少なくとも化学量論比を超える量の酸素が存在することが好ましく、例えば、絶縁膜105として、SiO2+α(ただし、α>0)で表される酸化シリコン膜を用いることが好ましい。このような酸化シリコン膜を絶縁膜105として用いることで、酸化物半導体膜102に酸素を供給することができ、当該酸化物半導体膜102を用いたトランジスタ150のトランジスタ特性を良好にすることができる。
なお、図2(C−2)に示すように、絶縁膜105を積層構造とする場合、酸素供給膜105a上(つまり、絶縁膜105の、酸化物半導体膜102と接する面とは逆の面)に、酸素透過性や水蒸気透過性(水分透過性とも表現できる。)の低いバリア膜105bが積層された構造が好ましい。これにより、酸素供給膜105a中の酸素を酸化物半導体膜102に効率的に供給することができる。また、水素や水分が酸化物半導体膜102に侵入して拡散することを抑制することができる。酸素透過性や水蒸気透過性の低い膜としては、例えば、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜などを用いることができる。酸化アルミニウム膜を用いる場合、膜を高密度(膜密度3.2g/cm3以上、好ましくは3.6g/cm3以上)とすることによって、トランジスタ150に安定な電気特性を付与することができる。なお、図2(C−2)では絶縁膜105は2層構造であるが、上述の酸素供給膜105aおよびバリア膜105bを用いて3層以上の積層構造としてもよい。なお、ここでの酸素供給膜105aは、絶縁表面を有する基板100の説明の際に記載した酸素供給膜の説明を当てはめることができる。
酸素供給膜105aを、加熱処理により一部の酸素を放出させることのできる膜とするには、例えば、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用い、膜中に酸素を添加すれば。好ましくは、ICP(Inductively Coupled Plasma:誘導結合型プラズマ)方式を用いて、マイクロ波(例えば、周波数2.45GHz)により励起された酸素プラズマにより、膜中に酸素を添加すればよい。当該酸素プラズマ処理においても、絶縁表面を有する基板100の説明の際に記載したとおり、基板側(基板側に設置されたバイアス印加装置や基板自体。)に直流バイアスを印加した状態でプラズマ処理を行うことが好ましいといえる。
なお、絶縁表面を有する基板100の説明にて記載した酸素供給膜についても、上述の酸素添加処理を行い形成することができる。
また、バリア膜105bは、上述のように酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜を直接形成する以外に、例えば、金属膜(酸化添加処理を行うことで、低い酸素透過性および低い水蒸気透過性を発現できる金属膜。例えば、アルミニウム膜などがある。)を形成し、当該金属膜に対して酸素添加処理を行うことで、低い酸素透過性および低い水蒸気透過性を備えたバリア膜105bとすることもできる。このような方法により形成された膜は、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜を直接形成する場合と比較してパーティクルの発生が少ないため、半導体装置の歩留まりの低減を抑制できる。
なお、絶縁表面を有する基板100の説明にて記載したバリア膜についても、上述の方法を用いて形成することができる。
次に、絶縁膜105上に導電膜を形成した後、フォトリソグラフィ工程により導電膜上にレジストマスクを形成して当該レジストマスクを用いて導電膜を選択的にエッチングし、トランジスタ150のゲート電極108および容量素子160の上部電極膜134(および、これと同じ層で形成される配線を含む。)を形成した後、レジストマスクを除去する(図3(A)参照。)。なお、ゲート電極108は、ソース電極103より外方(外側とも言える。)かつドレイン電極より内方(内側とも言える。)の絶縁膜105上に、途切れなくソース電極103を囲む状態に形成される。このように、ゲート電極108と上部電極膜134を、同一の材料および工程により形成した同一の組成を有する膜とすることにより、トランジスタ150と容量素子160の構成要素を同一工程で形成できるため、半導体装置の製造時間や製造コストを低減できるため好ましい。
ゲート電極108および上部電極膜134を形成する導電膜としては、例えば、真空蒸着法やスパッタリング法などの物理気相成長法(PVD:Physical Vapor Deposition)やプラズマCVD法などの化学気相成長法(CVD:Chemical Vapor Deposition)を用いて、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いることができる。ゲート電極に用いる導電膜としては、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム(In2O3)、酸化スズ(SnO2)、酸化亜鉛(ZnO)、インジウムスズ酸化物(In2O3−SnO2、ITOと略記する場合がある)、インジウム亜鉛酸化物(In2O3−ZnO)、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。ゲート電極108は、上記の材料を用いて単層で又は積層して形成することができる。形成方法も特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。
また、絶縁膜105と接する側の導電膜の一層として、窒素を含む金属酸化物、具体的には、窒素を含むIn−Ga−Zn−O膜や、窒素を含むIn−Sn−O膜や、窒素を含むIn−Ga−O膜や、窒素を含むIn−Zn−O膜や、窒素を含むSn−O膜や、窒素を含むIn−O膜や、金属窒化膜(InN、SnNなど)を用いることができる。これらの膜は5eV(電子ボルト)、好ましくは5.5eV(電子ボルト)以上の仕事関数を有し、当該膜をゲート電極として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
なお、ゲート電極108および上部電極膜134を形成するためのレジストマスクは、インクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。また、導電膜のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。
次に、イオンドーピング法やイオン注入法により、酸化物半導体膜102の導電率を変化させる不純物イオン180を酸化物半導体膜102に添加し、酸化物半導体膜102中に、ゲート電極108と重なるチャネル形成領域102a、チャネル形成領域102aより内方(内側とも言える。)の第1の不純物添加領域102bおよび、チャネル形成領域102aより外方(外側とも言える。)の第2の不純物添加領域102cを形成する。なお、第1の不純物添加領域102bにおいて、実際にはソース電極103と重なる領域の酸化物半導体膜102には不純物イオン180が添加されないため、当該領域は厳密には「不純物添加領域」とは言えないが、当該領域が効果に特段の影響を及ぼすものでは無いため、「第1の不純物添加領域102b」と表現する。また、第2の不純物添加領域102cにおいても、ドレイン電極104と重なる領域の酸化物半導体膜102には不純物イオン180が添加されないが、当該領域が効果に特段の影響を及ぼすものでは無いため、「第2の不純物添加領域102c」と表現する。
なお、酸化物半導体膜102のうち、不純物イオン180が添加された領域(つまり、ソース電極103と重なる領域以外の第1の不純物添加領域102bおよび、ドレイン電極104と重なる領域以外の第2の不純物添加領域102c。)は結晶構造が乱れ、非晶質状態になりやすい。また、チャネル形成領域102aはゲート電極108と重なるため結晶構造が保たれやすい。このため、酸化物半導体膜102としてCAAC−OS膜などの結晶性を有する膜を用い、当該膜に対して不純物イオン180を添加した場合、チャネル形成領域102aはCAAC−OS膜の状態を保ち、その他の領域は不純物が添加されて非晶質状態の酸化物半導体膜(または、非晶質状態を多く含む酸化物半導体膜。)になりやすい。
非晶質状態の酸化物半導体膜(または、非晶質状態を多く含む酸化物半導体膜。)は、CAAC−OS膜などの結晶性を有する酸化物半導体膜から水素などのドナーとなる不純物を吸収しやすい。このため、チャネル形成領域102aから第1の不純物添加領域102bや第2の不純物添加領域102cに水素などのドナーとなる不純物が吸収(ゲッタリングとも表現できる。)されトランジスタ150の電気特性を良好なものとすることができる。
なお、不純物イオン180としては、15族元素(代表的にはリン(P)、砒素(As)、アンチモン(Sb))、ホウ素(B)、アルミニウム(Al)、窒素(N)、アルゴン(Ar)、ヘリウム(He)、ネオン(Ne)、インジウム(In)、フッ素(F)、塩素(Cl)、チタン(Ti)、及び亜鉛(Zn)のいずれかから選択される一以上を用いることができる。イオン注入法は、必要なイオンのみを取り出す質量分離器を用いているため、対象物に対して不純物イオン180のみを選択的に添加できる。このため、イオンドーピング法を用いて添加した場合と比べて酸化物半導体膜102中への不純物(例えば水素など)の混入が少なくなるため好ましい。ただし、イオンドーピング法を除外するものではない。
なお、不純物イオン180を添加する際に、図3(B)に示すように不純物イオン180を注入する必要の無い部分をレジストマスク190などで覆った状態で不純物イオン180を添加してもよい。これにより、不純物イオン180の注入による膜へのダメージを低減することができる。
次に、ゲート絶縁膜106、ゲート電極108および上部電極膜134上に絶縁膜109を形成する(図3(C)参照。)。
絶縁膜109(絶縁膜109に含まれる、領域109aおよび領域109bも含む。)は絶縁膜105と同様の方法および材料を用いて形成すればよいが、好ましくは、酸素供給膜105aと同様の方法および材料を用いて形成することが好ましい。これにより、加熱処理により絶縁膜109中の酸素を、チャネル形成領域102aに供給することができる。
なお、絶縁膜109は単層構造としてもよいが、本実施の形態のように酸素供給膜として機能する領域109aと領域109a上の領域109bのように複数の領域を有する構造とすることが好ましい。以下に理由を記載する。
絶縁膜109を単層の厚い膜とした場合、絶縁膜109形成後に膜中の深い部分(つまり、酸化物半導体膜102に近い部分。)にまで酸素を添加するためには、イオン注入法やイオンドーピング法などを用い、強いエネルギーで酸素イオンを膜中に添加する処理が必要となる。このため、酸化物半導体膜中に酸素イオンが強いエネルギーで添加される場合があり、酸化物半導体膜102の構造に悪影響を与える(例えば、酸化物半導体膜102の結晶性が悪くなるなど。)場合がある。
上述の問題を解消するために、まずは領域109aを薄く(具体的には、絶縁膜109全体の膜厚の1/5以下、好ましくは1/10以下)形成し、酸化物半導体膜102へのダメージが無い、または少ない酸素添加処理(例えば、ICP方式を用いて、マイクロ波(例えば、周波数2.45GHz)により励起された酸素プラズマを用いたプラズマ処理など。)を用いて、領域109aを、加熱処理により酸素供給が可能な膜とする。その後、領域109bを形成することで、絶縁膜109を平坦化処理に対応できる膜厚とすればよい。なお、絶縁膜109に対して加熱処理を行うタイミングについては、絶縁膜109の成膜後であれば特段の限定はない。
なお、本実施の形態では、領域109aと領域109bを同一の材料により形成しており、両者の界面を正確に確認することは難しいため、点線にて領域109aと領域109bを区別している。しかし、異なる材料を用いて領域109aおよび領域109bを形成した場合は、この限りではない。
次に、絶縁膜109に対して除去処理(平坦化処理とも表現できる。)を行う(図3(D)参照)。除去処理としては、化学機械研磨(処理、またはドライエッチング法などを用いればよい。なお、CMP処理を行う場合は、1回のみ行ってもよいし、複数回行ってもよい。絶縁膜109は、図3(D)のように、ゲート電極108が表面から露出しない状態で除去処理を停止することが好ましい。
次に、フォトリソグラフィ工程により絶縁膜109上の少なくともゲート電極108と重なる部分にレジストマスクを形成し、当該レジストマスクを用いて絶縁膜109を選択的にエッチングすることで、少なくともゲート電極108の側面に設けられた保護絶縁膜110を形成する。そして、ゲート電極108と保護絶縁膜110をマスクとし、ドライエッチング法またはウェットエッチング法を用いて絶縁膜105に対して除去処理を行い、トランジスタ150のゲート絶縁膜106および、容量素子160の電極間絶縁膜132を形成する(図4(A)参照。)。
次に、絶縁表面を有する基板100、酸化物半導体膜102、ソース電極103、ドレイン電極104および保護絶縁膜110上に導電膜を形成し、フォトリソグラフィ法、印刷法、インクジェット法などを用いて導電膜上にマスクを形成し、当該マスクを用いて導電膜の一部を選択的に除去して、導電膜111を形成する。(図4(B)参照。)。導電膜111は、ソース電極103、ドレイン電極104および下部電極膜130を形成するために成膜した導電膜と同様の方法および材料を用いて形成することができる。なお、図4(B)では、容量素子160の保護絶縁膜110上にも導電膜111が形成されているが、当該箇所の導電膜111は必ずしも必要なものではない。
次に、絶縁表面を有する基板100および導電膜111上に、第1の層間絶縁膜114を形成する(図4(C)参照。)。
第1の層間絶縁膜114(第1の層間絶縁膜114に含まれる、絶縁膜114aおよび絶縁膜114bも含む。)はゲート絶縁膜106と同様の方法および材料を用いて形成すればよい。なお、第1の層間絶縁膜114は、単層構造としてもよいが、本実施の形態のように絶縁膜114aと絶縁膜114bの積層構造とすることが好ましい。
次に、少なくともゲート電極108と重なる保護絶縁膜110が露出するように第1の層間絶縁膜114および導電膜111の一部に対して除去処理(平坦化処理とも言える。)を行うことで、トランジスタ150のゲート電極108と重なる導電膜111を除去する。これにより、導電膜111はゲート電極108上で分断され、ソース電極103および第1の不純物添加領域102bを電気的に接続する第1の接続電極112と、ドレイン電極104および第2の不純物添加領域102cを電気的に接続する第2の接続電極113が形成される(図4(D)参照。)。
なお、本実施の形態では、第1の接続電極112、第2の接続電極113および保護絶縁膜110の上面の高さが揃っている。このような構成にすることで、後の工程(トランジスタを有する半導体装置や電子機器の作製工程等)で形成される薄膜の被覆性を向上させることができ、薄い膜や配線の段切れを抑制することができる。例えば、第1の接続電極112、第2の接続電極113および保護絶縁膜110に段差があると、段差部にかかる膜や配線が切れてしまい、不良となってしまうが、これらの高さが揃っているとそのような不良を抑制できるため、信頼性を向上させることができる。しかしながら、上述のような不良が発生しない範囲において段差が生じていても、勿論問題はない。
第1の接続電極112は、第1の不純物添加領域102bのうち、ソース電極103のみでは抵抗成分として機能し得る範囲(図4(D)の矢印R1の範囲。)に電気的に接続されているため、トランジスタ150のソース電極とドレイン電極間の抵抗を低減することができる。また、第2の接続電極113は、第2の不純物添加領域102cのうち、ドレイン電極104のみでは抵抗成分として機能してしまう範囲(図4(D)の矢印R2の範囲。)に電気的に接続されているため、トランジスタ150のソース電極とドレイン電極間の抵抗を低減することができる。したがって、トランジスタ150の電気特性を良好なものとできる(例えば、オン電流の増加やしきい値電圧バラツキの低減など)。なお、除去処理としては、化学機械研磨処理、またはドライエッチング法などを用いればよい。なお、CMP処理を行う場合は、1回のみ行ってもよいし、複数回行ってもよい。
なお、化学機械研磨を用いて上述の除去処理を行った場合、基板面内にて除去量にバラツキが生じることがある。このため、除去処理後に更にエッチング処理(ドライエッチングまたは\およびウェットエッチング処理)を行い、ゲート電極108と重なる導電膜111を確実に除去する工程を行うとよい。
以上の工程により、トランジスタ150および容量素子160を備える半導体装置を形成することができる(図4(D)参照。)。また、図5(A)に示すように、表面平坦性の高い第2の層間絶縁膜116を第1の層間絶縁膜114上に形成した後、第2の層間絶縁膜116、第1の層間絶縁膜114の一部に開口部を設け、トランジスタ150のソース電極103およびドレイン電極104と電気的に接続された配線118を開口部に形成することで、第2の層間絶縁膜116上に更に異なる半導体素子(例えば、トランジスタや容量素子など。)を形成しやすい構造にできる。
第2の層間絶縁膜116はゲート絶縁膜106と同一の方法および材料を用いて形成することができる。また、第2の層間絶縁膜116として、絶縁性を有する有機材料を、スピンコート法、印刷法、ディスペンス法またはインクジェット法などを用いて塗布し、塗布した材料に応じた硬化処理(例えば、加熱処理や光照射処理など。)を行い形成してもよい。絶縁性を有する有機材料としては、例えば、アクリル樹脂、ポリイミド樹脂、ポリアミド樹脂、ポリアミドイミド樹脂、エポキシ樹脂等の有機樹脂を用いて形成することができる。また、低誘電率材料(low−k材料)、シロキサン系樹脂、PSG(リンガラス)、BPSG(リンボロンガラス)等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させてもよい。なお、上述の有機材料は水分などの不純物を比較的多く含んでいる場合が多いため、有機材料を用いて形成する膜の下に、バリア膜105bのような水蒸気透過性の低い膜(例えば、酸化アルミニウムや酸化アルミニウムを含む積層膜などを形成することが好ましい。そして、第2の層間絶縁膜116を形成した後に加熱処理を行い、酸化物半導体膜102のチャネル形成領域102aに酸素を供給し(例えば、本実施の形態では、ゲート絶縁膜106や、保護絶縁膜110などから酸素が供給される)、チャネル形成領域102aの酸素欠損を補填することが好ましい。これにより、トランジスタ150の電気特性を良好なものとできる。
配線118は、ソース電極103、ドレイン電極104および下部電極膜130の形成に用いた導電膜と同一の方法および材料を用いて形成することができる。
なお、本実施の形態では、ドレイン電極104が酸化物半導体膜102の上面に接して形成された構造であるが、ドレイン電極104が酸化物半導体膜102の下面に接して形成された構造としてもよい(図5(B)参照。)。
上述構造は、本実施の形態にて記載した酸化物半導体膜102とドレイン電極104の形成順序を逆にすることで形成することができ、その他の工程については本実施の形態に記載の作製方法を参照して形成することができる。
上述の構造は、導電膜を加工してドレイン電極104を形成した後に酸化物半導体膜102を形成するため、ドレイン電極104形成時に酸化物半導体膜102にダメージを与えることが無いため、トランジスタ150の電気特性を良好なものとできる。
なお、本実施の形態では、絶縁表面を有する基板100として、可撓性を有する基板を用いてもよい。可撓性を有する基板上にトランジスタ150や容量素子160を作製するには、可撓性を有する基板上にトランジスタ150や容量素子160を直接形成してもよいし、他の作製基板にトランジスタ150や容量素子160を作製し、その後、他の作製基板からトランジスタ150や容量素子160を剥離して、可撓性を有する基板に転載してもよい。なお、作製基板から可撓性を有する基板に剥離、転置するために、トランジスタ150や容量素子160と作製基板との間に剥離層を設けるとよい。剥離層を用いた剥離、転載の方法については公知の文献を参考とすればよい(例えば、特開2011−211208など。)。可撓性を有する基板としては、ポリイミド又はポリエステルなどの有機樹脂で形成された基板がある。
(実施の形態2)
本実施の形態では、実施の形態1にて記載した構造とは異なる構造の半導体装置について、その構造および作製方法の一態様を図6乃至図8を用いて説明する。
<半導体装置の構成例>
図6(A)乃至図6(D)に、半導体装置の例として、トップゲート型のトランジスタ650および容量素子660を備える半導体装置の平面図および断面図の一例を示す。図6(A)は平面図であり、図6(B)は図6(A)における一点鎖線D1−D2の断面図であり、図6(C)は図6(A)における一点鎖線E1−E2の断面図であり、図6(D)は図6(A)における一点鎖線E1−E2の断面図である。なお、図6(A)で示す平面図においては、図が煩雑になることを避けるため、一部の構成要素を省略して記載している。また、構成要素の位置関係を理解し易くするため、2点鎖線で挟まれたX3−X4の領域においては、接続電極610を透明な状態としている。
トランジスタ650は、上面の少なくとも一部が表面に露出したソース電極603を膜中に有する絶縁層605と、絶縁層605上に設けられ、ソース電極603と電気的に接続された第1の不純物添加領域102b、第1の不純物添加領域102bを囲むチャネル形成領域102a、チャネル形成領域102aを囲む第2の不純物添加領域102cを有する酸化物半導体膜102と、チャネル形成領域102aと重なり途切れなくソース電極603を囲むゲート電極108と、チャネル形成領域102aとゲート電極108間に介在するゲート絶縁膜106と、ゲート電極108の側面を少なくとも覆う保護絶縁膜110と、酸化物半導体膜102の側端部を覆って途切れなくゲート電極108を囲むドレイン電極104と、ドレイン電極104および第2の不純物添加領域102cと電気的に接続された接続電極610を有する構造となっている。また、容量素子660は、下部電極膜130、上部電極膜134および、下部電極膜130と上部電極膜134の間に介在する電極間絶縁膜132を備える構造となっている。
上述構造とすることにより、ソース電極103とドレイン電極104間に酸化物半導体膜102の側端部が存在しないため、トランジスタに安定した電気特性を付与できる。また、酸化物半導体膜102の側端部がドレイン電極104により覆われているため、側端部からの酸素放出や、トランジスタの電気特性に悪影響を与える不純物(例えば水素など。)が側端部から混入することを抑制できるため、トランジスタの電気特性や信頼性を良好なものとできる。
そして、下部電極膜130は、酸化物半導体膜102と同一表面に位置し、下部電極膜130とドレイン電極104は同一の組成を有し、電極間絶縁膜132はゲート絶縁膜106と同一の組成を有し、上部電極膜134はゲート電極108と同一の組成を有している。つまり、ドレイン電極104および下部電極膜130は同一の材料および工程により形成され、ゲート絶縁膜106と電極間絶縁膜132は同一の材料および工程により形成され、ゲート電極108と上部電極膜134は同一の材料および工程により形成されている。これにより、トランジスタ650と容量素子660を同一工程にて形成できるため、容量素子を効率よく形成でき、半導体装置の製造時間や製造コストを低減できる。
また、トランジスタ650および容量素子660上には、第1の層間絶縁膜114、第2の層間絶縁膜116および配線118が設けられており、第1の層間絶縁膜114および第2の層間絶縁膜116の開口部を介して、配線118とドレイン電極104が電気的に接続されている。
なお、第2の不純物添加領域102cは、実際には不純物が添加されていない領域が一部存在するが(ドレイン電極104と重なる部分が、当該領域に相当する。)、当該領域が本明細書に記載の効果に特段の影響を及ぼすものではないため、本実施の形態等では当該領域を含めて、「第2の不純物添加領域102c」と表現する。
本実施の形態に記載の半導体装置は、上面の少なくとも一部が表面に露出したソース電極603が絶縁層605中に形成されている構成が実施の形態1と異なっている。実施の形態1に記載の作製方法では、例えば、トランジスタ150および容量素子160を含む層を3層に積層(仮に、下層から順に第1の層、第2の層、第3の層と記載する。)させて半導体装置を形成する場合において、第2の層に含まれるトランジスタのソース電極103を第3の層に含まれる半導体素子(例えば、トランジスタや容量素子など。)の一部と電気的に接続する際は、図5に示すようにソース電極103と電気的に接続された配線118を用いて上層(つまり、第3の層。)の半導体素子と電気的に接続することができるが、第2の層に含まれるトランジスタのソース電極103を第1の層に含まれる半導体素子(例えば、トランジスタや容量素子など。)の一部と電気的に接続する際は、ソース電極103を下層(つまり、第1の層。)の半導体素子と電気的に接続するための開口部や配線を形成する必要がある。しかし、ソース電極103はゲート電極108によって途切れなく囲まれた領域内に形成されているため、当該領域内に開口部や配線を形成することは、困難である。
これに対し、本実施の形態に記載する半導体装置の構造では、上面の少なくとも一部が表面に露出したソース電極が絶縁層中に存在しているため、下層の半導体素子との電気的接続を容易に行える構造と言える。
なお、図6では、酸化物半導体膜102は四角形状であるが、当該形状に限定されず、例えば、円形状や多角形状などであってもよい。
また、図6では、ゲート電極108は外周端および内周端を有する四角形状であるが、当該形状に限定されず、例えば、外周端および内周端を有する円形状や多角形状であってもよい。また、ドレイン電極104においても同様のことが言える。
<半導体装置の作製方法>
図7および図8を用いて、図6に示す半導体装置の作製工程の一例について説明する。
まず、絶縁膜600を形成し、絶縁膜600を貫通する開口部を一部に形成した後、絶縁膜600上に導電膜601を成膜する(図7(A)参照。)。絶縁膜600は、ゲート絶縁膜106と同一の方法および材料を用いて形成することができる。なお、絶縁膜600の表面側(つまり、導電膜601が成膜されている側。)には、後の工程にて酸化物半導体膜102が形成されるため、絶縁膜600として酸素供給膜を用いることが好ましい。また、導電膜601としては、実施の形態1にて説明した、ソース電極103、ドレイン電極104および下部電極膜130の形成に用いた導電膜と同一の方法および材料を用いて形成することができる。
なお、本実施の形態では絶縁膜600の下層には何も記載されていないが、実際には図8のように、半導体素子を備える層870が少なくとも絶縁膜600を挟んで下層に存在し、また、これらの層などは絶縁表面を有する基板100上に設けられている。そして、導電膜601は層870に備えられた半導体素子(図8では、半導体素子としてトランジスタ850および容量素子860が備えられている。)の少なくとも一部と電気的に接続されている。なお、図8では容量素子860と導電膜601が電気的に接続さているが、勿論これに限定されるものではない。また、図8では絶縁膜600と基板100の間には層870のみ(つまり単層のみ。)しかないが、複数の層が積層されていてもよい。
なお、本実施の形態では、絶縁表面を有する基板100として、可撓性を有する基板を用いてもよい。可撓性を有する基板上に半導体素子を含む層(単層構造でも複数層の積層構造でもよい。)を作製するには、可撓性を有する基板上に半導体素子を含む層を直接形成してもよいし、他の作製基板に半導体素子を含む層を作製し、その後、他の作製基板から半導体素子を含む層を剥離して、可撓性を有する基板に転載してもよい。なお、作製基板から可撓性を有する基板に剥離、転置するために、半導体素子を含む層と作製基板との間に剥離層を設けるとよい。剥離層を用いた剥離、転載の方法については公知の文献を参考とすればよい(例えば、特開2011−211208など。)。可撓性を有する基板としては、ポリイミド又はポリエステルなどの有機樹脂で形成された基板がある。
次に、導電膜601に対して除去処理(平坦化処理とも表現できる。)を行い、上面の少なくとも一部が表面に露出したソース電極603を膜中に有する絶縁層605を形成する(図7(B)参照。)。除去処理としては、実施の形態1にて説明した、絶縁膜109に対する除去処理と同様の方法を用いればよい。
その後、図2(A)乃至図2(C−2)および当該図面に対応する説明内容、図3(A)乃至図3(D)および当該図面に対応する説明内容、図4(A)乃至図4(D)および当該図面に対応する説明内容、ならびに、図5および当該図面に対応する説明内容を参酌して、トランジスタ650および容量素子660を備える半導体装置を形成すればよい(図7(C)参照。)。これにより、ドレイン電極104と下部電極膜130を同一の材料および工程により形成した同一の組成を有する膜とすることができる。また、ゲート絶縁膜106と電極間絶縁膜132を、同一の材料および工程により形成した同一の組成を有する膜とすることができる。また、ゲート電極108と上部電極膜134を、同一の材料および工程により形成した同一の組成を有する膜とすることができる。これにより、トランジスタ650と容量素子660の構成要素を同一工程で形成できるため、半導体装置の製造時間や製造コストを低減できるため好ましい。
また、上面の少なくとも一部が表面に露出したソース電極603が絶縁層605中に存在しているため、トランジスタ650と下層の半導体素子との電気的接続を容易に行える。
なお、実施の形態1と同様に、表面平坦性の高い第2の層間絶縁膜116を第1の層間絶縁膜114上に形成した後、第2の層間絶縁膜116、第1の層間絶縁膜114の一部に開口部を設け、トランジスタ650のドレイン電極104と電気的に接続された配線118を開口部に形成することで、第2の層間絶縁膜116上に更に異なる半導体素子(例えば、トランジスタや容量素子など。)を形成し易い構造にできる(図7(C)参照。)。
なお、実施の形態1では、導電膜111に対して除去処理を行うことで、ソース電極103と第1の不純物添加領域を電気的に接続する第1の接続電極および、ドレイン電極104と第2の不純物添加領域を電気的に接続する第2の接続電極が形成されたが、本実施の形態ではソース電極が絶縁層605中に位置するため、第2の接続電極のみが形成される。本実施の形態では、当該電極を単に「接続電極610」と記載する。
接続電極610は、第2の不純物添加領域102cのうち、ドレイン電極104のみでは抵抗成分として機能し得る範囲(図7(C)の矢印R3の範囲。)に電気的に接続されているため、トランジスタ650のソース電極とドレイン電極間の抵抗を低減することができる。したがって、トランジスタ150の電気特性を良好なものとできる(例えば、オン電流の増加やしきい値電圧バラツキの低減など)。なお、除去処理としては、化学機械研磨処理、またはドライエッチング法などを用いればよい。なお、CMP処理を行う場合は、1回のみ行ってもよいし、複数回行ってもよい。
本実施の形態では、ドレイン電極104が酸化物半導体膜102の上面に接して形成された構造であるが、ドレイン電極104が酸化物半導体膜102の下面に接して形成された構造としてもよい(図7(D)参照。)。
上述構造は、本実施の形態にて記載した酸化物半導体膜102とドレイン電極104の形成順序を逆にすることで形成することができ、その他の工程については本実施の形態に記載の作製方法を参照して形成することができる。
上述の構造は、導電膜を加工してドレイン電極104を形成した後に酸化物半導体膜102を形成するため、ドレイン電極104形成時に酸化物半導体膜102にダメージを与えることが無いため、トランジスタ650の電気特性を良好なものとできる。
このように、本実施の形態に記載の方法を用いた場合、ソース電極603が絶縁層605中に存在しているため、下層の半導体素子との電気的接続を容易に行える。
(実施の形態3)
本実施の形態では、上述の実施の形態にて記載した構造とは異なる構造の半導体装置について、その構造および作製方法の一態様を図9乃至図11を用いて説明する。
<半導体装置の構成例>
図9(A)乃至図9(D)に、半導体装置の例として、トップゲート型のトランジスタ950および容量素子960を備える半導体装置の平面図および断面図の一例を示す。図9(A)は平面図であり、図9(B)は図9(A)における一点鎖線G1−G2の断面図であり、図9(C)は図9(A)における一点鎖線H1−H2の断面図であり、図9(D)は図9(A)における一点鎖線I1−I2の断面図である。なお、図9(A)で示す平面図においては、図が煩雑になることを避けるため、一部の構成要素を省略して記載している。また、構成要素の位置関係を理解し易くするため、2点鎖線で挟まれたX5−X6の領域においては、第2の接続電極113を透明な状態としている。
本実施の形態に記載の半導体装置は、構成要素については実施の形態1と同じであるが、保護絶縁膜110、第1の接続電極112および第2の接続電極113の形成方法が実施の形態1と異なっている。実施の形態1に記載の作製方法では、保護絶縁膜110は、フォトリソグラフィ工程により形成したマスクを用いて絶縁膜109をエッチングすることで形成される(図4(A)および当該図面を説明する記載を参照。)。このため、保護絶縁膜110のチャネル長方向の幅を調整し易いという長所がある。しかしながら、ゲート電極108の形成後から第1の接続電極112および第2の接続電極113の形成までの間に、2回の除去処理を行うため、半導体装置の製造に時間を要するという短所を併せ持つ。
これに対し、本実施の形態に記載する半導体装置の構造では、実施の形態1に記載された、ソース電極103とドレイン電極104間に酸化物半導体膜102の側端部が存在しないこと、および、酸化物半導体膜102の側端部がドレイン電極104により覆われていることにより、トランジスタの電気特性や信頼性を良好なものとできる効果、トランジスタと容量素子を同一工程にて形成できることにより、半導体装置の製造時間や製造コストを低減できる効果に加え、ゲート電極108の形成後から第1の接続電極112および第2の接続電極113の形成までの間に行う除去処理の回数を少なくすることができる。
なお、図9では、酸化物半導体膜102は四角形状であるが、当該形状に限定されず、例えば、円形状や多角形状などであってもよい。また、ソース電極103においても同様のことが言える。
また、図9では、ゲート電極108は外周端および内周端を有する四角形状であるが、当該形状に限定されず、例えば、外周端および内周端を有する円形状や多角形状であってもよい。また、ドレイン電極104においても同様のことが言える。
<半導体装置の作製方法>
図10および図11を用いて、図9に示す半導体装置の作製工程の一例について説明する。
まず、実施の形態1と同様に、図2(A)乃至図2(C−1)(図2(C−2)でもよい。)および当該図面に対応する説明内容、図3(A)乃至図3(C)および当該図面に対応する説明内容を参酌して、絶縁表面を有する基板100上に、第1の不純物添加領域102b、第1の不純物添加領域102bを囲むチャネル形成領域102a、チャネル形成領域102aを囲む第2の不純物添加領域102cを有する酸化物半導体膜102と、酸化物半導体膜102上に設けられ、第1の不純物添加領域102bと電気的に接続された島状のソース電極103と、チャネル形成領域102aと重なり途切れなくソース電極103を囲む線状のゲート電極108と、酸化物半導体膜102の端部を覆って途切れなくゲート電極108を囲むドレイン電極104と、下部電極膜130と、上部電極膜134と、ソース電極103、ドレイン電極104および下部電極膜130上の絶縁膜105と、領域109aおよび領域109bを含む絶縁膜109を形成する(図10(A)参照。)。
ソース電極103、ドレイン電極104および下部電極膜130は、同一の材料および工程により形成した同一の組成を有する膜とすることができる。また、ゲート絶縁膜106と電極間絶縁膜132は、同一の材料および工程により形成した同一の組成を有する膜とすることができる。また、ゲート電極108と上部電極膜134は、同一の材料および工程により形成した同一の組成を有する膜とすることができる。これにより、トランジスタ950と容量素子960の構成要素を同一工程で形成できるため、半導体装置の製造時間や製造コストを低減できるため好ましい。
次に、絶縁膜109に対して除去処理を行い、ゲート電極108および上部電極膜134の側面に設けられた保護絶縁膜110を形成した後、ゲート電極108、上部電極膜134および保護絶縁膜110をマスクとして絶縁膜105を加工してゲート絶縁膜106および電極間絶縁膜132を形成する(図10(B)参照。)。保護絶縁膜110は、絶縁膜109に対して異方性の高いエッチング工程を行うことで自己整合的に形成することができる。例えば、ドライエッチング法を用いると好ましい。ドライエッチング法に用いるエッチングガスとしては、例えば、トリフルオロメタン、オクタフルオロシクロブタン、テトラフルオロメタンなどのフッ素を含むガスが挙げられる。エッチングガスには、希ガスまたは水素を添加してもよい。ドライエッチング法は、基板に高周波電圧を印加する、反応性イオンエッチング法(RIE法)を用いると好ましい。
次に、絶縁表面を有する基板100、酸化物半導体膜102、ソース電極103、ドレイン電極104、ゲート電極108、保護絶縁膜110、下部電極膜130および上部電極膜134を覆う導電膜を成膜し、フォトリソグラフィ法、印刷法、インクジェット法などを用いて当該導電膜上にマスクを形成し、当該マスクを用いて導電膜の一部を選択的に除去して導電膜111を形成する(図10(C)参照。)。
次に、絶縁表面を有する基板100および導電膜111上に、第1の層間絶縁膜114を形成する(図10(D)参照。)。第1の層間絶縁膜114は実施の形態1と同様に、絶縁膜114aおよび絶縁膜114bの積層構造を少なくとも含むことが好ましい。
次に、少なくともトランジスタ850のゲート電極108が露出する状態となるまで、第1の層間絶縁膜114および導電膜111に対して除去処理(平坦化処理とも表現できる。)を行うことで、トランジスタ950のゲート電極108と重なる導電膜111を除去する。これにより、導電膜111はゲート電極108上で分断され、ソース電極103および第1の不純物添加領域を電気的に接続する第1の接続電極112と、ドレイン電極104および第2の不純物添加領域を電気的に接続する第2の接続電極113が形成される(図11(A)参照。)。
上述の方法を用いることにより、ゲート電極108の形成後から第1の接続電極112および第2の接続電極113の形成までの間に行う除去処理の回数を1回にすることができる。したがって、半導体装置の製造時間を短縮することができる。
なお、本実施の形態では、第1の接続電極112、第2の接続電極113および保護絶縁膜110の上面の高さが揃っている。このような構成にすることで、後の工程(トランジスタを有する半導体装置や電子機器の作製工程等)で形成される薄膜の被覆性を向上させることができ、薄い膜や配線の段切れを抑制することができる。例えば、第2の接続電極113、第1の接続電極112および保護絶縁膜110に段差があると、段差部にかかる膜や配線が切れてしまい、不良となってしまうが、これらの高さが揃っているとそのような不良を抑制できるため、信頼性を向上させることができる。しかしながら、上述のような不良が発生しない範囲において段差が生じていても、勿論問題はない。
第1の接続電極112は実施の形態1にて記載したように、トランジスタ950のソース電極とドレイン電極間の抵抗を低減することができる。また、第2の接続電極113についても実施の形態1にて記載したように、トランジスタ950のソース電極とドレイン電極間の抵抗を低減することができる。したがって、トランジスタ950の電気特性を良好なものとできる(例えば、オン電流の増加やしきい値電圧バラツキの低減など)。なお、除去処理としては、化学機械研磨処理、またはドライエッチング法などを用いればよい。なお、CMP処理を行う場合は、1回のみ行ってもよいし、複数回行ってもよい。
なお、化学機械研磨を用いて上述の除去処理を行った場合、基板面内にて除去量にバラツキが生じることがある。このため、除去処理後に更にエッチング処理(ドライエッチングまたは\およびウェットエッチング処理)を行い、ゲート電極108と重なる導電膜111を確実に除去する工程を行うとよい。
以上の工程により、トランジスタ850および容量素子860を備える半導体装置を形成することができる(図11(A)参照。)。また、図11(B)に示すように、表面平坦性の高い第2の層間絶縁膜116を第1の層間絶縁膜114上に形成した後、第2の層間絶縁膜116、第1の層間絶縁膜114の一部に開口部を設け、トランジスタ150のソース電極103およびドレイン電極104と電気的に接続された配線118を開口部に形成することで、第2の層間絶縁膜116上に更に異なる半導体素子(例えば、トランジスタや容量素子など。)を形成しやすい構造にできる。
なお、本実施の形態では、ドレイン電極104が酸化物半導体膜102の上面に接して形成された構造であるが、ドレイン電極104が酸化物半導体膜102の下面に接して形成された構造としてもよい(図11(C)参照。)。
上述構造は、本実施の形態にて記載した酸化物半導体膜102とドレイン電極104の形成順序を逆にすることで形成することができ、その他の工程については本実施の形態に記載の作製方法を参照して形成することができる。
上述の構造は、導電膜を加工してドレイン電極104を形成した後に酸化物半導体膜102を形成するため、ドレイン電極104形成時に酸化物半導体膜102にダメージを与えることが無いため、トランジスタ950の電気特性を良好なものとできる。
なお、本実施の形態では、絶縁表面を有する基板100として、可撓性を有する基板を用いてもよい。可撓性を有する基板上にトランジスタ950や容量素子960を作製するには、可撓性を有する基板上にトランジスタ950や容量素子960を直接形成してもよいし、他の作製基板にトランジスタ950や容量素子960を作製し、その後、他の作製基板からトランジスタ950や容量素子960を剥離して、可撓性を有する基板に転載してもよい。なお、作製基板から可撓性を有する基板に剥離、転置するために、トランジスタ950や容量素子960と作製基板との間に剥離層を設けるとよい。剥離層を用いた剥離、転載の方法については公知の文献を参考とすればよい(例えば、特開2011−211208など。)。可撓性を有する基板としては、ポリイミド又はポリエステルなどの有機樹脂で形成された基板がある。
(実施の形態4)
本実施の形態では、実施の形態3にて記載した構造とは異なる構造の半導体装置について、その構造および作製方法の一態様を図12および図13を用いて説明する。
<半導体装置の構成例>
図12(A)乃至図12(D)に、半導体装置の例として、トップゲート型のトランジスタ1250および容量素子1260を備える半導体装置の平面図および断面図の一例を示す。図12(A)は平面図であり、図12(B)は図12(A)における一点鎖線J1−J2の断面図であり、図12(C)は図12(A)における一点鎖線K1−K2の断面図であり、図12(D)は図12(A)における一点鎖線L1−L2の断面図である。なお、図12(A)で示す平面図においては、図が煩雑になることを避けるため、一部の構成要素を省略して記載している。また、構成要素の位置関係を理解し易くするため、2点鎖線で挟まれたX7−X8の領域においては、接続電極610を透明な状態としている。
本実施の形態に記載の半導体装置は、構成要素については実施の形態3と同じであるが、上面の少なくとも一部が表面に露出したソース電極603が絶縁層605中に形成されている構成が実施の形態3と異なっている。このため、実施の形態3にて記載した効果に加え、実施の形態2にて説明したように、下層の半導体素子との電気的接続を容易に行える。
なお、図12では、酸化物半導体膜102は四角形状であるが、当該形状に限定されず、例えば、円形状や多角形状などであってもよい。
また、図12では、ゲート電極108は外周端および内周端を有する四角形状であるが、当該形状に限定されず、例えば、外周端および内周端を有する円形状や多角形状であってもよい。また、ドレイン電極104においても同様のことが言える。
<半導体装置の作製方法>
図13を用いて、図12に示す半導体装置の作製工程の一例について説明する。
まず、図7(A)乃至図7(B)および当該図面に対応する説明内容、ならびに、図8および当該図面に対応する説明内容を参酌して、上面の少なくとも一部が表面に露出したソース電極603を膜中に有する絶縁層605を形成する(図13(A)参照。)。
その後、図2(A)乃至図2(C−2)および当該図面に対応する説明内容、図3(A)乃至図3(C)および当該図面に対応する説明内容、図10(A)乃至図10(D)および当該図面に対応する説明内容、ならびに、図11(A)乃至図11(B)および当該図面に対応する説明内容を参酌して、トランジスタ1250および容量素子1260を備える半導体装置を形成すればよい(図13(B)参照。)。
これにより、ドレイン電極104と下部電極膜130を同一の材料および工程により形成した同一の組成を有する膜とすることができる。また、ゲート絶縁膜106と電極間絶縁膜132を、同一の材料および工程により形成した同一の組成を有する膜とすることができる。また、ゲート電極108と上部電極膜134を、同一の材料および工程により形成した同一の組成を有する膜とすることができる。これにより、トランジスタ1250と容量素子1260の構成要素を同一工程で形成できるため、半導体装置の製造時間や製造コストを低減できるため好ましい。
時間や製造コストを低減できるため好ましい。
また、上面の少なくとも一部が表面に露出したソース電極603が絶縁層605中に存在しているため、トランジスタ1250と下層の半導体素子との電気的接続を容易に行える。
また、実施の形態1と同様に、表面平坦性の高い第2の層間絶縁膜116を第1の層間絶縁膜114上に形成した後、第2の層間絶縁膜116、第1の層間絶縁膜114の一部に開口部を設け、トランジスタ1250のドレイン電極104と電気的に接続された配線118を開口部に形成することで、第2の層間絶縁膜116上に更に異なる半導体素子(例えば、トランジスタや容量素子など。)形成しやすい構造にできる(図13(B)参照。)。
なお、本実施の形態では、実施の形態2と同様にソース電極603が絶縁層605中に位置しているため、第2の接続電極のみが形成されるため、当該電極を単に「接続電極610」と記載する。
なお、本実施の形態では、ドレイン電極104が酸化物半導体膜102の上面に接して形成された構造であるが、ドレイン電極104が酸化物半導体膜102の下面に接して形成された構造としてもよい(図13(C)参照。)。
上述構造は、本実施の形態にて記載した酸化物半導体膜102とドレイン電極104の形成順序を逆にすることで形成することができ、その他の工程については本実施の形態に記載の作製方法を参照して形成することができる。
上述の構造は、導電膜を加工してドレイン電極104を形成した後に酸化物半導体膜102を形成するため、ドレイン電極104形成時に酸化物半導体膜102にダメージを与えることが無いため、トランジスタ1250の電気特性を良好なものとできる。
このように、本実施の形態に記載の方法を用いた場合、ソース電極603が絶縁層605中に存在しているため、下層の半導体素子との電気的接続を容易に行える。
(実施の形態5)
本実施の形態では、上述の実施の形態にて記載した構造とは異なる構造の半導体装置について、その構造および作製方法の一態様を図14乃至図16を用いて説明する。
<半導体装置の構成例>
図14(A)乃至図14(D)に、半導体装置の例として、トップゲート型のトランジスタ1450および容量素子1460を備える半導体装置の平面図および断面図の一例を示す。図14(A)は平面図であり、図14(B)は図14(A)における一点鎖線M1−M2の断面図であり、図14(C)は図14(A)における一点鎖線N1−N2の断面図であり、図14(D)は図14(A)における一点鎖線O1−O2の断面図である。なお、図12(A)で示す平面図においては、図が煩雑になることを避けるため、一部の構成要素を省略して記載している。また、構成要素の位置関係を理解し易くするため、2点鎖線で挟まれたX9−X10の領域においては、第2の接続電極113を透明な状態としている。
本実施の形態に記載の半導体装置は、構成要素については実施の形態1および実施の形態3と同じであるが、保護絶縁膜110、第1の接続電極112および第2の接続電極113の形成方法が実施の形態1と異なっている。実施の形態1および実施の形態3に記載の作製方法では、ゲート電極108の形成後から第1の接続電極112および第2の接続電極113の形成までの間に、少なくとも1回の除去処理を行うため、除去処理に費やすコストおよび時間が、半導体装置の製造コストに反映される。また、大面積基板に対して除去処理を行うと、基板面内において除去される膜厚にバラツキが生じることがあるため、例えば、一部のトランジスタにおいて導電膜111が分離されずソース電極とドレイン電極間が導通していまい、一部のトランジスタが動作しなくなるといった問題が生じる可能性がある。
これに対し、本実施の形態に記載する半導体装置の構造では、実施の形態1に記載された、ソース電極103とドレイン電極104間に酸化物半導体膜102の側端部が存在しないこと、および、酸化物半導体膜102の側端部がドレイン電極104により覆われていることにより、トランジスタの電気特性や信頼性を良好なものとできる効果、トランジスタと容量素子を同一工程にて形成できることにより、半導体装置の製造時間や製造コストを低減できる効果に加え、ゲート電極108の形成後から第1の接続電極112および第2の接続電極113の形成までの間に除去処理を行わないため、半導体装置のコストや製造時間を低減でき、また、半導体装置の動作歩留まり低減を抑制することができる。
なお、図14では、酸化物半導体膜102は四角形状であるが、当該形状に限定されず、例えば、円形状や多角形状などであってもよい。また、ソース電極103においても同様のことが言える。
また、図14では、ゲート電極108は外周端および内周端を有する四角形状であるが、当該形状に限定されず、例えば、外周端および内周端を有する円形状や多角形状であってもよい。また、ドレイン電極104においても同様のことが言える。
<半導体装置の作製方法>
図15および図16を用いて、図14に示す半導体装置の作製工程の一例について説明する。
まず、図2(A)乃至図2(C−1)(図2(C−2)でもよい。)および当該図面に対応する説明内容、図3(A)乃至図3(C)および当該図面に対応する説明内容、図10(A)乃至図10(C)および当該図面に対応する説明内容を参酌して、絶縁表面を有する基板100上に、第1の不純物添加領域102b、第1の不純物添加領域102bを囲むチャネル形成領域102a、チャネル形成領域102aを囲む第2の不純物添加領域102cを有する酸化物半導体膜102と、酸化物半導体膜102上に設けられ、第1の不純物添加領域102bと電気的に接続された島状のソース電極103と、チャネル形成領域102aと重なり途切れなくソース電極103を囲む線状のゲート電極108と、チャネル形成領域と102aとゲート電極108間に介在するゲート絶縁膜106と、酸化物半導体膜102の端部を覆って途切れなくゲート電極108を囲むドレイン電極104と、下部電極膜130と、上部電極膜134と、下部電極膜130と上部電極膜134間に介在する電極間絶縁膜132と、領域109aおよび領域109bを含む絶縁膜109を形成する領域109aおよび領域109bを含む保護絶縁膜110を形成した後、絶縁表面を有する基板100、酸化物半導体膜102、ソース電極103、ドレイン電極104、ゲート電極108および保護絶縁膜110上に導電膜を形成し、フォトリソグラフィ法、印刷法、インクジェット法などを用いて導電膜上にマスクを形成し、当該マスクを用いて導電膜の一部を選択的に除去して導電膜111を形成する。(図15(A)参照。)。
ソース電極103、ドレイン電極104および下部電極膜130は、同一の材料および工程により形成した同一の組成を有する膜とすることができる。また、ゲート絶縁膜106と電極間絶縁膜132は、同一の材料および工程により形成した同一の組成を有する膜とすることができる。また、ゲート電極108と上部電極膜134は、同一の材料および工程により形成した同一の組成を有する膜とすることができる。これにより、トランジスタ1450と容量素子1460の構成要素を同一工程で形成できるため、半導体装置の製造時間や製造コストを低減できるため好ましい。
次に、フォトリソグラフィ工程により導電膜111上にレジストマスクを形成して選択的にエッチングを行い、少なくともゲート電極108と重なる導電膜111を除去する。これにより、導電膜111はゲート電極108上で分断され、ソース電極103および第1の不純物添加領域102bを電気的に接続する第1の接続電極112と、ドレイン電極104および第2の不純物添加領域102cを電気的に接続する第2の接続電極113が形成される(図15(B)参照。)。なお、本実施の形態では、第2の接続電極113と下部電極膜130は電気的に繋がっていないが、トランジスタ1450と容量素子1460を電気的に接続する必要がある場合は、第2の接続電極113と下部電極膜130が電気的に繋がる構造としてもよい。この際、下部電極膜130と上部電極膜134が電気的に繋がらないようにする必要がある。
当該フォトリソグラフィ工程は、露光装置の光源として、紫外線やKrFレーザ光やArFレーザ光を用いることが好ましい。これにより、トランジスタ1450のチャネル長を微細化(具体的には100nm以下、好ましくは60nm以下、更に好ましくは30nm以下)することが可能であるため、トランジスタ1450の動作速度を高速化できる。チャネル長が25nm未満の露光を行う場合には、例えば、数nm〜数10nmと極めて波長が短い超紫外線(Extreme Ultraviolet)を用いてフォトリソグラフィ工程でのレジストマスク形成時の露光を行うとよい。超紫外線による露光は、解像度が高く焦点深度も大きい。
上述の方法を用いることにより、ゲート電極108の形成後から第1の接続電極112および第2の接続電極113の形成までの間に除去処理を行わないため、半導体装置のコストや製造時間を低減でき、また、半導体装置の動作歩留まり低減を抑制することができる。
以上の工程により、トランジスタ1450および容量素子1460を備える半導体装置を形成することができる。なお、実施の形態1と同様に、絶縁表面を有する基板100、ソース電極103、ドレイン電極104、下部電極膜130、ゲート電極108、上部電極膜134、第1の接続電極112および第2の接続電極113上に、第1の層間絶縁膜114を形成した後、第1の層間絶縁膜114の一部に開口部を設け、トランジスタ1450のソース電極103およびドレイン電極104と電気的に接続された配線118を開口部に形成することで、第1の層間絶縁膜114上に更に異なる半導体素子(例えば、トランジスタや容量素子など。)を形成しやすい構造にできる(図15(C)参照。)。
なお、本実施の形態では、ドレイン電極104が酸化物半導体膜102の上面に接して形成された構造であるが、ドレイン電極104が酸化物半導体膜102の下面に接して形成された構造としてもよい(図15(D)参照。)。
上述構造は、本実施の形態にて記載した酸化物半導体膜102とドレイン電極104の形成順序を逆にすることで形成することができ、その他の工程については本実施の形態に記載の作製方法を参照して形成することができる。
上述の構造は、導電膜を加工してドレイン電極104を形成した後に酸化物半導体膜102を形成するため、ドレイン電極104形成時に酸化物半導体膜102にダメージを与えることが無いため、トランジスタ1450の電気特性を良好なものとできる。
なお、本実施の形態では、絶縁表面を有する基板100として、可撓性を有する基板を用いてもよい。可撓性を有する基板上にトランジスタ1450や容量素子1460を作製するには、可撓性を有する基板上にトランジスタ1450や容量素子1460を直接形成してもよいし、他の作製基板にトランジスタ1450や容量素子1460を作製し、その後、他の作製基板からトランジスタ1450や容量素子1460を剥離して、可撓性を有する基板に転載してもよい。なお、作製基板から可撓性を有する基板に剥離、転置するために、トランジスタ1450や容量素子1460と作製基板との間に剥離層を設けるとよい。
本実施の形態では、上述のようにフォトリソグラフィ工程によりゲート電極108と重なる導電膜111を除去するため、装置の精度、マスクや光源のズレなどにより、ゲート電極108と重なる導電膜111の一部が除去しきれず、第1の接続電極112や第2の接続電極113が、ゲート電極108と接してしまい、ソース電極103やドレイン電極104が、ゲート電極108と電気的に接続されてしまう可能性がある。このような現象を抑制する方法としては、図16(A)のように、ゲート電極108および上部電極膜134を形成するための導電膜(図16(A)では、導電膜1601と記載している。)を成膜した後に、当該導電膜上に絶縁膜1603を形成し、その後、本実施の形態に記載された方法を用いてトランジスタ1450および容量素子1460を形成すればよい。これにより、ゲート電極108上には絶縁膜1603が形成されているため、図16(B)のように第1の接続電極112や第2の接続電極113がゲート電極108と重なっても、ソース電極103やドレイン電極104がゲート電極108と電気的に接続されてしまうことはない。
(実施の形態6)
本実施の形態では、実施の形態5にて記載した構造とは異なる構造の半導体装置について、その構造および作製方法の一態様を図17および図18を用いて説明する。
<半導体装置の構成例>
図17(A)乃至図17(D)に、半導体装置の例として、トップゲート型のトランジスタ1750および容量素子1760を備える半導体装置の平面図および断面図の一例を示す。図17(A)は平面図であり、図17(B)は図17(A)における一点鎖線P1−P2の断面図であり、図17(C)は図17(A)における一点鎖線Q1−Q2の断面図であり、図17(D)は図17(A)における一点鎖線R1−R2の断面図である。なお、図17(A)で示す平面図においては、図が煩雑になることを避けるため、一部の構成要素を省略して記載している。また、構成要素の位置関係を理解し易くするため、2点鎖線で挟まれたX11−X12の領域においては、接続電極610を透明な状態としている。
本実施の形態に記載の半導体装置は、構成要素については実施の形態5と同じであるが、上面の少なくとも一部が表面に露出したソース電極603が絶縁層605中に形成されている構成が実施の形態5と異なっている。このため、実施の形態5にて記載した効果に加え、実施の形態2にて説明したように、下層の半導体素子との電気的接続を容易に行える。
なお、図17では、酸化物半導体膜102は四角形状であるが、当該形状に限定されず、例えば、円形状や多角形状などであってもよい。
また、図17では、ゲート電極108は外周端および内周端を有する四角形状であるが、当該形状に限定されず、例えば、外周端および内周端を有する円形状や多角形状であってもよい。また、ドレイン電極104においても同様のことが言える。
<半導体装置の作製方法>
図18を用いて、図17に示す半導体装置の作製工程の一例について説明する。
まず、図7(A)乃至図7(B)および当該図面に対応する説明内容、ならびに、図8および当該図面に対応する説明内容を参酌して、上面の少なくとも一部が表面に露出したソース電極603を膜中に有する絶縁層605を形成する(図18(A)参照。)。
その後、図2(A)乃至図2(C−2)および当該図面に対応する説明内容、図3(A)乃至図3(C)および当該図面に対応する説明内容、図10(A)乃至図10(B)および当該図面に対応する説明内容、ならびに、図15(A)乃至図15(C)および当該図面に対応する説明内容を参酌して、トランジスタ1750および容量素子1760を備える半導体装置を形成すればよい(図18(B)参照。)。
これにより、ドレイン電極104と下部電極膜130を同一の材料および工程により形成した同一の組成を有する膜とすることができる。また、ゲート絶縁膜106と電極間絶縁膜132を、同一の材料および工程により形成した同一の組成を有する膜とすることができる。また、ゲート電極108と上部電極膜134を、同一の材料および工程により形成した同一の組成を有する膜とすることができる。これにより、トランジスタ1750と容量素子1760の構成要素を同一工程で形成できるため、半導体装置の製造時間や製造コストを低減できるため好ましい。
また、上面の少なくとも一部が表面に露出したソース電極603が絶縁層605中に存在しているため、トランジスタ1750と下層の半導体素子との電気的接続を容易に行える。
また、実施の形態1と同様に、表面平坦性の高い第2の層間絶縁膜116を第1の層間絶縁膜114上に形成した後、第2の層間絶縁膜116、第1の層間絶縁膜114の一部に開口部を設け、トランジスタ650のドレイン電極104と電気的に接続された配線118を開口部に形成することで、第2の層間絶縁膜116上に更に異なる半導体素子(例えば、トランジスタや容量素子など。)形成しやすい構造にできる(図18(B)参照。)。
なお、本実施の形態では、実施の形態2と同様にソース電極603が絶縁層605中に位置しているため、第2の接続電極のみが形成されるため、当該電極を単に「接続電極610」と記載する。
なお、本実施の形態では、ドレイン電極104が酸化物半導体膜102の上面に接して形成された構造であるが、ドレイン電極104が酸化物半導体膜102の下面に接して形成された構造としてもよい(図18(C)参照。)。
上述構造は、本実施の形態にて記載した酸化物半導体膜102とドレイン電極104の形成順序を逆にすることで形成することができ、その他の工程については本実施の形態に記載の作製方法を参照して形成することができる。
上述の構造は、導電膜を加工してドレイン電極104を形成した後に酸化物半導体膜102を形成するため、ドレイン電極104形成時に酸化物半導体膜102にダメージを与えることが無いため、トランジスタ1750の電気特性を良好なものとできる。
このように、本実施の形態に記載の方法を用いた場合、ソース電極603が絶縁層605中に存在しているため、下層の半導体素子との電気的接続を容易に行える。
(実施の形態7)
本実施の形態では、上述の実施の形態にて記載した構造とは異なる構造の半導体装置について、その構造および作製方法の一態様を図19乃至図21を用いて説明する。
<半導体装置の構成例>
図19(A)乃至図19(D)に、半導体装置の例として、トップゲート型のトランジスタ1949および容量素子1960を備える半導体装置の平面図および断面図の一例を示す。図19(A)は平面図であり、図19(B)は図19(A)における一点鎖線M1−M2の断面図であり、図19(C)は図19(A)における一点鎖線N1−N2の断面図であり、図19(D)は図19(A)における一点鎖線O1−O2の断面図である。なお、図19(A)で示す平面図においては、図が煩雑になることを避けるため、一部の構成要素を省略して記載している。また、構成要素の位置関係を理解し易くするため、2点鎖線で挟まれたX13−X14の領域においては、第2の接続電極113を透明な状態としている。
本実施の形態に記載の半導体装置は、構成要素については実施の形態1、実施の形態3および実施の形態5と同じであるが、保護絶縁膜110、第1の接続電極112および第2の接続電極113の形成方法が実施の形態1、実施の形態3および実施の形態5と異なっている。実施の形態1および実施の形態3に記載の作製方法では、ゲート電極108の形成後から第1の接続電極112および第2の接続電極113の形成までの間に、少なくとも1回の除去処理を行うため、除去処理に費やすコストおよび時間が、半導体装置の製造コストに反映される。また、実施の形態5の作製方法では、フォトリソグラフィ工程を用いてマスクを形成し、当該マスクを用いて導電膜111の一部を除去することで第1の接続電極112および第2の接続電極113を形成するため、露光機の精度やフォトマスクのアライメントずれによりマスク形成位置にずれが生じた場合、一部のトランジスタにおいて導電膜111が分離されずソース電極とドレイン電極間が導通してしまい、一部のトランジスタが動作しなくなるといった問題が生じる可能性がある。
これに対し、本実施の形態に記載する半導体装置の構造では、導電膜111を形成した後に導電膜111上全体にレジストマスクを形成し、トランジスタ1949のゲート電極108と重なる導電膜111が露出する状態に、当該レジストマスク全面を薄く加工(除去)する。そして、導電膜111に対して除去処理を行ったのち、残りのレジストマスクを除去する。
このため、実施の形態1に記載された、ソース電極103とドレイン電極104間に酸化物半導体膜102の側端部が存在しないこと、および、酸化物半導体膜102の側端部がドレイン電極104により覆われていることにより、トランジスタの電気特性や信頼性を良好なものとできる効果、トランジスタと容量素子を同一工程にて形成できることにより、半導体装置の製造時間や製造コストを低減できる効果に加え、上述の方法を用いることにより、ある所定の部分のみに露光機の光を照射する必要がないため、露光機に高い精度が必要とされない。また、フォトマスクが不要であるため、原理的にアライメントずれが生じない。したがって、半導体装置のコストや製造時間を低減でき、また、半導体装置の作製歩留まりの低下を抑制することができる。
なお、図19では、酸化物半導体膜102は四角形状であるが、当該形状に限定されず、例えば、円形状や多角形状などであってもよい。また、ソース電極103においても同様のことが言える。
また、図19では、ゲート電極108は外周端および内周端を有する四角形状であるが、当該形状に限定されず、例えば、外周端および内周端を有する円形状や多角形状であってもよい。また、ドレイン電極104においても同様のことが言える。
<半導体装置の作製方法>
図20および図21を用いて、図19に示す半導体装置の作製工程の一例について説明する。
まず、図2(A)乃至図2(C−1)(図2(C−2)でもよい。)および当該図面に対応する説明内容、図3(A)乃至図3(C)および当該図面に対応する説明内容、図10(A)乃至図10(C)および当該図面に対応する説明内容を参酌して、絶縁表面を有する基板100上に、第1の不純物添加領域102b、第1の不純物添加領域102bを囲むチャネル形成領域102a、チャネル形成領域102aを囲む第2の不純物添加領域102cを有する酸化物半導体膜102と、酸化物半導体膜102上に設けられ、第1の不純物添加領域102bと電気的に接続された島状のソース電極103と、チャネル形成領域102aと重なり途切れなくソース電極103を囲む線状のゲート電極108と、チャネル形成領域と102aとゲート電極108間に介在するゲート絶縁膜106と、酸化物半導体膜102の端部を覆って途切れなくゲート電極108を囲むドレイン電極104と、下部電極膜130と、上部電極膜134と、下部電極膜130と上部電極膜134間に介在する電極間絶縁膜132と、領域109aおよび領域109bを含む保護絶縁膜110を形成した後、絶縁表面を有する基板100、酸化物半導体膜102、ソース電極103、ドレイン電極104、ゲート電極108および保護絶縁膜110上に導電膜を形成し、フォトリソグラフィ法、印刷法、インクジェット法などを用いて導電膜上にマスクを形成し、当該マスクを用いて導電膜の一部を選択的に除去して導電膜111を形成する。(図20(A)参照。)。
ソース電極103、ドレイン電極104および下部電極膜130は、同一の材料および工程により形成した同一の組成を有する膜とすることができる。また、ゲート絶縁膜106と電極間絶縁膜132は、同一の材料および工程により形成した同一の組成を有する膜とすることができる。また、ゲート電極108と上部電極膜134は、同一の材料および工程により形成した同一の組成を有する膜とすることができる。これにより、トランジスタ950と容量素子960の構成要素を同一工程で形成できるため、半導体装置の製造時間や製造コストを低減できるため好ましい。
次に、導電膜111上にフォトレジスト2000を形成した後、トランジスタ1949のゲート電極108と重なる導電膜111が、少なくとも露出するように、フォトレジスト2000を除去する(図20(B)参照。)。
なお、フォトレジストの除去方法としては、例えば、ドライエッチング法を用いることができる。また、フォトレジストが、表面から所定の深さ(具体的には、酸化物半導体膜102、ソース電極103および導電膜111が重なる領域、または、酸化物半導体膜102、ドレイン電極104および導電膜111が重なる領域における、導電膜111表面よりも浅い(レジスト表面に近い)領域が好ましい。図22のY部分が当該領域に相当する。)だけが変質するようにフォトレジストに対して光を照射し、その後ドライエッチング法やウェットエッチング法を用いて、変質したフォトレジストを選択的に除去すればよい。
次に、ドライエッチング法またはウェットエッチング法を用いて、フォトレジスト2000から露出した導電膜111を除去し、ソース電極103および第1の不純物添加領域102bと電気的に接続された第1の接続電極112ならびに、ドレイン電極104および第2の不純物添加領域102cと電気的に接続された第2の接続電極113を形成する(図20(C)参照。)。
上述の方法を用いることにより、ある所定の部分のみに露光機の光を照射する必要がないため、露光機に高い精度が必要とされない。また、フォトマスクが不要であるため、原理的にアライメントずれが生じない。したがって、半導体装置のコストや製造時間を低減でき、また、半導体装置の作製歩留まりの低下を抑制することができる。
また、第1の接続電極112は実施の形態1にて記載したように、トランジスタ1949のソース電極とドレイン電極間の抵抗を低減することができる。また、第2の接続電極113についても実施の形態1にて記載したように、トランジスタ1949のソース電極とドレイン電極間の抵抗を低減することができる。したがって、トランジスタ1949の電気特性を良好なものとできる(例えば、オン電流の増加やしきい値電圧バラツキの低減など)。
以上の工程により、トランジスタ1949および容量素子1960を備える半導体装置を形成することができる。なお、実施の形態1と同様に、絶縁表面を有する基板100、ソース電極103、ドレイン電極104、下部電極膜130、ゲート電極108、上部電極膜134、第1の接続電極112および第2の接続電極113上に、第1の層間絶縁膜114を形成した後、第1の層間絶縁膜114の一部に開口部を設け、トランジスタ1949のソース電極103およびドレイン電極104と電気的に接続された配線118を開口部に形成することで、第1の層間絶縁膜114上に更に異なる半導体素子(例えば、トランジスタや容量素子など。)を形成しやすい構造にできる(図20(D)参照。)。
なお、本実施の形態では、ドレイン電極104が酸化物半導体膜102の上面に接して形成された構造であるが、ドレイン電極104が酸化物半導体膜102の下面に接して形成された構造としてもよい(図21参照。)。
上述構造は、本実施の形態にて記載した酸化物半導体膜102とドレイン電極104の形成順序を逆にすることで形成することができ、その他の工程については本実施の形態に記載の作製方法を参照して形成することができる。
上述の構造は、導電膜を加工してドレイン電極104を形成した後に酸化物半導体膜102を形成するため、ドレイン電極104形成時に酸化物半導体膜102にダメージを与えることが無いため、トランジスタ1949の電気特性を良好なものとできる。
なお、本実施の形態では、絶縁表面を有する基板100として、可撓性を有する基板を用いてもよい。可撓性を有する基板上にトランジスタ1949や容量素子1960を作製するには、可撓性を有する基板上にトランジスタ1949や容量素子1960を直接形成してもよいし、他の作製基板にトランジスタ1949や容量素子1960を作製し、その後、他の作製基板からトランジスタ1949や容量素子1960を剥離して、可撓性を有する基板に転載してもよい。なお、作製基板から可撓性を有する基板に剥離、転置するために、トランジスタ1949や容量素子1960と作製基板との間に剥離層を設けるとよい。
(実施の形態8)
本実施の形態では、実施の形態7にて記載した構造とは異なる構造の半導体装置について、その構造および作製方法の一態様を図23および図24を用いて説明する。
<半導体装置の構成例>
図23(A)乃至図23(D)に、半導体装置の例として、トップゲート型のトランジスタ2350および容量素子2360を備える半導体装置の平面図および断面図の一例を示す。図23(A)は平面図であり、図23(B)は図23(A)における一点鎖線V1−V2の断面図であり、図23(C)は図23(A)における一点鎖線W1−W2の断面図であり、図23(D)は図23(A)における一点鎖線X1−X2の断面図である。なお、図23(A)で示す平面図においては、図が煩雑になることを避けるため、一部の構成要素を省略して記載している。また、構成要素の位置関係を理解し易くするため、2点鎖線で挟まれたX15−X16の領域においては、接続電極610を透明な状態としている。
本実施の形態に記載の半導体装置は、構成要素については実施の形態7と同じであるが、上面の少なくとも一部が表面に露出したソース電極603が絶縁層605中に形成されている構成が実施の形態7と異なっている。このため、実施の形態7にて記載した効果に加え、実施の形態2にて説明したように、下層の半導体素子との電気的接続を容易に行える。
なお、図23では、酸化物半導体膜102は四角形状であるが、当該形状に限定されず、例えば、円形状や多角形状などであってもよい。
また、図23では、ゲート電極108は外周端および内周端を有する四角形状であるが、当該形状に限定されず、例えば、外周端および内周端を有する円形状や多角形状であってもよい。また、ドレイン電極104においても同様のことが言える。
<半導体装置の作製方法>
図24を用いて、図23に示す半導体装置の作製工程の一例について説明する。
まず、図7(A)乃至図7(B)および当該図面に対応する説明内容、ならびに、図8および当該図面に対応する説明内容を参酌して、上面の少なくとも一部が表面に露出したソース電極603を膜中に有する絶縁層605を形成する(図24(A)参照。)。
その後、図2(A)乃至図2(C−2)および当該図面に対応する説明内容、図3(A)乃至図3(C)および当該図面に対応する説明内容、図10(A)乃至図10(B)および当該図面に対応する説明内容、ならびに、図20(A)乃至図20(C)および当該図面に対応する説明内容を参酌して、トランジスタ2350および容量素子2360を備える半導体装置を形成すればよい(図24(B)参照。)。
これにより、ドレイン電極104と下部電極膜130を同一の材料および工程により形成した同一の組成を有する膜とすることができる。また、ゲート絶縁膜106と電極間絶縁膜132を、同一の材料および工程により形成した同一の組成を有する膜とすることができる。また、ゲート電極108と上部電極膜134を、同一の材料および工程により形成した同一の組成を有する膜とすることができる。これにより、トランジスタ2350と容量素子2360の構成要素を同一工程で形成できるため、半導体装置の製造時間や製造コストを低減できるため好ましい。
時間や製造コストを低減できるため好ましい。
また、上面の少なくとも一部が表面に露出したソース電極603が絶縁層605中に存在しているため、トランジスタ2350と下層の半導体素子との電気的接続を容易に行える。
また、第1の層間絶縁膜114の一部に開口部を設け、トランジスタ2350のドレイン電極104と電気的に接続された配線118を開口部に形成することで、第1の層間絶縁膜114上に更に異なる半導体素子(例えば、トランジスタや容量素子など。)形成しやすい構造にできる(図24(B)参照。)。
なお、本実施の形態では、実施の形態2と同様にソース電極603が絶縁層605中に位置して第2の接続電極のみが形成されるため、当該電極を単に「接続電極610」と記載する。
なお、本実施の形態では、ドレイン電極104が酸化物半導体膜102の上面に接して形成された構造であるが、ドレイン電極104が酸化物半導体膜102の下面に接して形成された構造としてもよい(図24(C)参照。)。
上述構造は、本実施の形態にて記載した酸化物半導体膜102とドレイン電極104の形成順序を逆にすることで形成することができ、その他の工程については本実施の形態に記載の作製方法を参照して形成することができる。
上述の構造は、導電膜を加工してドレイン電極104を形成した後に酸化物半導体膜102を形成するため、ドレイン電極104形成時に酸化物半導体膜102にダメージを与えることが無いため、トランジスタ2350の電気特性を良好なものとできる。
このように、本実施の形態に記載の方法を用いた場合、ソース電極603が絶縁層605中に存在しているため、下層の半導体素子との電気的接続を容易に行える。
(実施の形態9)
本実施の形態では、実施の形態1乃至実施の形態8に示す半導体装置を使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を、図面を用いて説明する。
図25は、半導体装置の構成の一例である。図25(A)に、半導体装置の断面図を、図25(B)に半導体装置の平面図を、図25(C)に半導体装置の回路図をそれぞれ示す。ここで、図25(A)は、図25(B)のAA1−AA2における断面に相当する。
図25(A)及び図25(B)に示す半導体装置は、下層に第2の半導体材料を含んで構成されるトランジスタ1461を備える第2の素子形成層1470を有し、上層に第1の半導体材料を含んで構成されるトランジスタ1462および容量素子1464を備える第1の素子形成層1480を有するものである。なお、トランジスタ1462および容量素子1464は、上述実施の形態に記載したとおり、同一の工程で形成することが好ましい。本実施の形態では、第1の素子形成層1480に備えられたトランジスタ1462および容量素子1464として、実施の形態1のトランジスタ150および容量素子160を用いた場合の例を記載するが、上述の他の実施の形態で示すトランジスタおよび容量素子の構造を適用してもよい。
ここで、第1の半導体材料と第2の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第2の半導体材料を酸化物半導体以外の半導体材料(例えば、シリコン系半導体材料または化合物系半導体材料を)とし、第1の半導体材料を酸化物半導体とすればよい。より好ましくは、単結晶の半導体材料を用いることが好ましい。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもnチャネル型トランジスタであるものとして説明するが、pチャネル型トランジスタを用いることができるのは言うまでもない。また、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
第2の素子形成層1470に具備されたトランジスタ1461は、図25(A)に示すように酸化物半導体以外の半導体材料(例えば、シリコン、ゲルマニウム、または化合物半導体材料など。化合物半導体材料としては、例えば、GaAs、InP、SiC、ZnSe、GaN、SiGeなどを用いることができる。)を含む基板1400に設けられたチャネル形成領域1416と、チャネル形成領域1416を挟むように設けられた不純物領域1420と、不純物領域1420に接する金属間化合物領域1424と、チャネル形成領域1416上に設けられたゲート絶縁膜1408と、ゲート絶縁膜1408上に設けられたゲート電極1410と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
基板1400上のトランジスタ1461を覆うように絶縁層1428、及び絶縁層1430が設けられている。なお、トランジスタ1461において、ゲート電極1410の側面に側壁絶縁層(サイドウォール絶縁層)を設け、不純物濃度が異なる領域を含む不純物領域1420としてもよい。
上述のように、単結晶の半導体材料(例えば、単結晶シリコン基板など。)を用いたトランジスタ1461は、高速動作が可能である。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。トランジスタ1461を覆うように絶縁膜を2層形成する。そして、絶縁層1428および絶縁層1430上にトランジスタ1462および容量素子1464を形成する前処理として、絶縁層1428および絶縁層1430に除去処理を施して、絶縁層1428、絶縁層1430を平坦化し、同時にゲート電極1410の上面を露出させる。なお、ここでの除去処理は、上述実施の形態に記載した除去処理と同様である。
絶縁層1428、絶縁層1430は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。絶縁層1428、絶縁層1430は、プラズマCVD法又はスパッタリング法等を用いて形成することができる。
また、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料(low−k材料)等を用いることができる。有機材料を用いる場合、スピンコート法、印刷法などの湿式法によって絶縁層1428、絶縁層1430を形成してもよい。
なお、本実施の形態において、絶縁層1428として窒化シリコン膜、絶縁層1430として酸化シリコン膜を用いる。
本実施の形態では、平坦化処理(例えばCMP処理など。)により十分に平坦化した絶縁層1428、絶縁層1430(好ましくは絶縁層1428および絶縁層1430表面の平均面粗さは0.15nm以下)の上(第2の素子形成層1470の上、とも表現できる。)に、第1の層間膜1442および第2の層間膜1444が設けられている。第1の層間膜1442および第2の層間膜1444は、絶縁膜105と同様の方法および材料を用いて形成することができる。
また、第1の層間膜1442および第2の層間膜1444に形成した開口部を介してゲート電極1410と電気的に接続された配線1446が第2の層間膜1444上に設けられ、配線1446を形成することにより生じた段差を平坦にする平坦化膜として機能する第3の層間膜1448が設けられている。配線1446は、ソース電極103やドレイン電極104と同様の方法および材料を用いて形成することができる。また、第3の層間膜1448は、第2の層間絶縁膜116と同様の方法および材料を用いて形成することができる。
また、第3の層間膜1448上には、下層の第2の素子形成層1470と上層の第1の素子形成層1480の間でトランジスタの特性に影響を及ぼし得る不純物の移動を抑制する機能を有する第4の層間膜1451が設けられ、第4の層間膜1451上には、第2の素子形成層1470の具備するトランジスタ1462の半導体膜(特に、チャネル形成領域102a。)に酸素を供給する機能を有する下地膜1452が設けられている。第4の層間膜1451としては、バリア膜105bと同様の方法および材料を用いて形成することができる。また、下地膜1452としては、酸素供給膜105aと同様の方法および材料を用いて形成することができる。
そして、下地膜1452上には第1の素子形成層1480が設けられており、トランジスタ1462のドレイン電極104および容量素子1464の下部電極膜130が、第4の層間膜1451および下地膜1452に設けられた開口部を通して配線1446と電気的に接続されている。また、第1の素子形成層1480中のトランジスタ1462は、第1の層間絶縁膜114および第2の層間絶縁膜116に設けられた開口部を通して、配線118に第2の層間絶縁膜116上に取り出され、配線118上には保護膜1456が設けられている。なお、第1の素子形成層1480に備えられたトランジスタ1462および容量素子1464は、実施の形態1にて記載したトランジスタ150および容量素子160が、ドレイン電極104(下部電極膜130とも言える。)および第2の接続電極113により電気的に接続されている以外は、構造や各構成要素はトランジスタ150および容量素子160と同様であるため、詳細な説明は省略する。
図25(A)に示すトランジスタ1462は、チャネル形成領域に酸化物半導体材料を用いたトランジスタである。ここで、トランジスタ1462に含まれる酸化物半導体膜102は、上述の実施の形態にて記載したように、水分や水素などの不純物が極力除去されて高純度化されたものであることが望ましい。また、酸素欠損が十分に補填されたものであることが好ましい。このような酸化物半導体膜を用いることで、オフ電流の極めて小さいトランジスタ1462を得ることができる。
トランジスタ1462は、オフ電流が極めて小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
また、第1の素子形成層1480上には、第2の層間絶縁膜116および第5の層間膜1454単層または積層で設けられている。第5の層間膜1454は、バリア膜105bと同様の方法および材料を用いて形成することが好ましい。これにより、第5の層間膜1454より上層から第1の素子形成層1480への不純物拡散を抑制することができる。
図25(A)及び図25(B)において、トランジスタ1461と、トランジスタ1462とは、少なくとも一部が重畳するように設けられており、トランジスタ1461のソース領域またはドレイン領域と酸化物半導体膜102の一部が重畳するように設けられていることが好ましい。また、トランジスタ1461及び容量素子1464が、トランジスタ1461と重畳するように設けられていることが好ましい。例えば、容量素子1464の下部電極膜130および上部電極膜134は、トランジスタ1461と少なくとも一部が重畳して設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
なお、本実施の形態では、トランジスタ1461のゲート電極1410と、トランジスタ1462のドレイン電極104および容量素子1464の下部電極膜130は、配線1446を介して電気的に接続されているが、直接接続していてもよい。また、本実施の形態では、第2の素子形成層1470と第1の素子形成層1480の間に、第1の層間膜1442乃至第4の層間膜1451および下地膜1452が存在しているが、必ずしも全ての膜が必要ではなく、どの膜を形成するかについては、半導体装置に必要とされる特性、信頼性およびコストなどを鑑み、実施者が適宜選択すればよい。
次に、図25(A)及び図25(B)に対応する回路構成の一例を図25(C)に示す。
図25(C)において、第1の配線(1st Line)とトランジスタ1461のソース電極が電気的に接続され、第2の配線(2nd Line)とトランジスタ1461のドレイン電極が電気的に接続されている。また、第3の配線(3rd Line)とトランジスタ1462のソース電極(またはドレイン電極)が電気的に接続され、第4の配線(4th Line)と、トランジスタ1462のゲート電極が電気的に接続されている。そして、トランジスタ1461のゲート電極と、トランジスタ1462のドレイン電極(またはソース電極)は、容量素子1464の電極の他方と電気的に接続され、第5の配線(5th Line)と、容量素子1464の電極の一方が電気的に接続されている。
図25(C)に示す半導体装置では、トランジスタ1461のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。なお、トランジスタ1461の酸化物半導体は活性層(チャネル形成領域とも言える。)に酸化物半導体(Oxide Semiconductor(OS))を用いているため、トランジスタの回路記号の横にOSという符号を付している。本明細書の他の図面についてもOSという符号を付しているトランジスタは上述と同様の意味を持つ。
情報の書き込みおよび保持について説明する。まず、第4の配線の電位を、トランジスタ1462がオン状態となる電位にして、トランジスタ1462をオン状態とする。これにより、第3の配線の電位が、トランジスタ1461のゲート電極、および容量素子1464に与えられる。すなわち、トランジスタ1461のゲート電極には、所定の電荷が与えられる(書き込み)。ここでは、異なる二つの電位レベルを与える電荷(以下Lowレベル電荷、Highレベル電荷という)のいずれかが与えられるものとする。その後、第4の配線の電位を、トランジスタ1462がオフ状態となる電位にして、トランジスタ1462をオフ状態とすることにより、トランジスタ1461のゲート電極に与えられた電荷が保持される(保持)。
トランジスタ1462のオフ電流は極めて小さいため、トランジスタ1461のゲート電極の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第1の配線に所定の電位(定電位)を与えた状態で、第5の配線に適切な電位(読み出し電位)を与えると、トランジスタ1461のゲート電極に保持された電荷量に応じて、第2の配線は異なる電位をとる。一般に、トランジスタ1461をnチャネル型とすると、トランジスタ1461のゲート電極にHighレベル電荷が与えられている場合の見かけのしきい値電圧Vth_Hは、トランジスタ1461のゲート電極にLowレベル電荷が与えられている場合の見かけのしきい値電圧Vth_Lより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ1461を「オン状態」とするために必要な第5の配線の電位をいうものとする。したがって、第5の配線の電位をVth_HとVth_Lの中間の電位V0とすることにより、トランジスタ1461のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Highレベル電荷が与えられていた場合には、第5の配線の電位がV0(>Vth_H)となれば、トランジスタ1461は「オン状態」となる。Lowレベル電荷が与えられていた場合には、第5の配線の電位がV0(<Vth_L)となっても、トランジスタ1461は「オフ状態」のままである。このため、第2の配線の電位を見ることで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ1461が「オフ状態」となるような電位、つまり、Vth_Hより小さい電位を第5の配線に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ1461が「オン状態」となるような電位、つまり、Vth_Lより大きい電位を第5の配線に与えればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合(ただし、電位は固定されていることが望ましい)であっても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
以上のように、微細化及び高集積化を実現し、かつ高い電気特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
なお、本実施の形態では、第2の素子形成層1470中のトランジスタ1461は、半導体材料を含む基板(例えばシリコン基板、ゲルマニウム基板や、化合物半導体材料を含む基板など)を用いて形成されているが、単結晶半導体基板や化合物半導体基板の一部を分離することにより得られた薄膜を用いてトランジスタ1461を形成してもよい。単結晶半導体基板や化合物半導体基板の一部を分離して単結晶半導体薄膜や化合物半導体薄膜を形成する方法については、公知のSOI基板の作製方法を参照することができる(例えば、特開2010−109345など。)。
単結晶半導体基板の一部を分離することにより得られた薄膜の膜厚は、好ましくは100nm以下、より好ましくは50nm以下であることが望ましい。当該薄膜を活性層として用いてトランジスタ1461を形成することにより、トランジスタ1461を部分空乏型または完全空乏型のトランジスタとすることができるため、トランジスタ1461の高速動作、低消費電力化が可能となる。
単結晶半導体薄膜を用いて作製したトランジスタ1620を第2の素子形成層1470中に有する半導体装置の一例を、図26に記載する。当該半導体装置は、上面図および回路構成については図25と同様であるため、半導体装置の断面図のみを記載する。
下地膜1602を挟んで基板1600上に形成されたトランジスタ1620は、チャネル形成領域1604aおよびチャネル形成領域1604aをチャネル長方向に挟み、ソース領域およびドレイン領域として機能する低抵抗領域1604bを有する単結晶半導体膜1604と、少なくともチャネル形成領域1604a上に設けられたゲート絶縁膜1606と、チャネル形成領域1604aと重なりゲート絶縁膜1606上に設けられたゲート電極1608と、低抵抗領域1604bに電気的に接続された、ソース電極およびドレイン電極として機能する導電膜1610を有する構造である。そして、トランジスタ1620上に第1の層間膜1442および第2の層間膜1444が設けられている。また、トランジスタ1620は、配線1446を介して第1の素子形成層1480のトランジスタ1462および容量素子1464と電気的に接続されている。
基板1600は、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、天然石英基板、合成石英基板などを用いて形成することができる。また、単結晶シリコン基板、単結晶ゲルマニウム基板または単結晶シリコンゲルマニウム基板などの第14族元素でなる基板を用いて形成することができる。また、窒化ガリウム、ガリウムヒ素またはインジウムリンなどの化合物半導体基板を用いることもできる。なお、第2の素子形成層1470や第1の素子形成層1480中に、微細化した半導体素子(例えば、トランジスタなど。)を用いる場合、表面平坦性が高く外部からのストレス(例えば、熱処理や物理的な力の付加。)による変形量の少ない単結晶半導体基板を用いることが好ましい。具体的には、トランジスタのチャネル長またはチャネル幅のいずれかが100nm以下のサイズになる場合は、当該基板を用いることが好ましい。また、1枚の基板から作製できる半導体装置の個数(取り数とも表現できる。)を増やしたい場合は、各種ガラス基板を用いることが好ましい。
下地膜1602は、下地膜1452と同様の方法および材料を用いて形成することができる。
単結晶半導体膜1604は、SOI基板の表面に形成された単結晶半導体薄膜を島状に加工することで形成できる。また、ゲート絶縁膜1606およびゲート電極1608をマスクとして単結晶半導体膜1604中に、当該膜の抵抗を低減できる不純物(例えば、n型トランジスタを形成するためには、リン(P)やヒ素(As)などの不純物元素を添加すればよく、p型トランジスタを形成するためには、硼素(B)やアルミニウム(Al)やガリウム(Ga)などの不純物元素を添加すればよい。)を注入することにより、単結晶半導体膜1604中に、チャネル形成領域1604aおよび低抵抗領域1604bが自己整合的に形成される。なお、ゲート絶縁膜1606は絶縁膜105と同様の方法および材料を用いて形成することができ、ゲート電極1608はゲート電極108と同様の方法および材料を用いて形成することができ、導電膜1610は導電膜111と同様の方法および材料を用いて形成することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
(実施の形態10)
本実施の形態においては、実施の形態1乃至実施の形態8に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態5に示した構成と異なる構成について、図27及び図28を用いて説明を行う。
図27(A)は、半導体装置の回路構成の一例を示し、図27(B)は半導体装置の一例を示す概念図である。まず、図27(A)に示す半導体装置について説明を行い、続けて図27(B)に示す半導体装置について、以下説明を行う。
図27(A)に示す半導体装置において、ビット線BLとトランジスタ1462のソース電極又はドレイン電極とは電気的に接続され、ワード線WLとトランジスタ1462のゲート電極とは電気的に接続され、トランジスタ1462のソース電極又はドレイン電極と容量素子1464の第1の端子とは電気的に接続されている。
次に、図27(A)に示す半導体装置(メモリセル1650)に、情報の書き込みおよび保持を行う場合について説明する。
まず、ワード線WLの電位を、トランジスタ1462がオン状態となる電位として、トランジスタ1462をオン状態とする。これにより、ビット線BLの電位が、容量素子1464の第1の端子に与えられる(書き込み)。その後、ワード線WLの電位を、トランジスタ1462がオフ状態となる電位として、トランジスタ1462をオフ状態とすることにより、容量素子1464の第1の端子の電位が保持される(保持)。
酸化物半導体を用いたトランジスタ1462は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ1462をオフ状態とすることで、容量素子1464の第1の端子の電位(あるいは、容量素子1464に蓄積された電荷)を極めて長時間にわたって保持することが可能である。
次に、情報の読み出しについて説明する。トランジスタ1462がオン状態となると、浮遊状態であるビット線BLと容量素子1464とが導通し、ビット線BLと容量素子1464の間で電荷が再分配される。その結果、ビット線BLの電位が変化する。ビット線BLの電位の変化量は、容量素子1464の第1の端子の電位(あるいは容量素子1464に蓄積された電荷)によって、異なる値をとる。
例えば、容量素子1464の第1の端子の電位をV、容量素子1464の容量をC、ビット線BLが有する容量成分(以下、ビット線容量とも呼ぶ)をCB、電荷が再分配される前のビット線BLの電位をVB0とすると、電荷が再分配された後のビット線BLの電位は、(CB×VB0+C×V)/(CB+C)となる。従って、メモリセル1650の状態として、容量素子1464の第1の端子の電位がV1とV0(V1>V0)の2つの状態をとるとすると、電位V1を保持している場合のビット線BLの電位(=CB×VB0+C×V1)/(CB+C))は、電位V0を保持している場合のビット線BLの電位(=CB×VB0+C×V0)/(CB+C))よりも高くなることがわかる。
そして、ビット線BLの電位を所定の電位と比較することで、情報を読み出すことができる。
このように、図27(A)に示す半導体装置は、トランジスタ1462のオフ電流が極めて小さいという特徴から、容量素子1464に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
次に、図27(B)に示す半導体装置について、説明を行う。
図27(B)に示す半導体装置は、上部に記憶回路として図25(A)に示したメモリセル1650を複数有するメモリセルアレイ1651a及びメモリセルアレイ1651bを有し、下部に、メモリセルアレイ1651(メモリセルアレイ1651a及びメモリセルアレイ1651b)を動作させるために必要な周辺回路1653を有する。なお、周辺回路1653は、メモリセルアレイ1651と電気的に接続されている。このような構成とすることにより、半導体装置の小型化を図ることができる。
周辺回路1653に設けられるトランジスタは、実施の形態9のトランジスタ1462とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動作が要求される各種回路(論理回路、駆動回路など)を好適に実現することが可能である。
なお、図27(B)に示した半導体装置では、2つのメモリセルアレイ1651(メモリセルアレイ1651aと、メモリセルアレイ1651b)が積層された構成を例示したが、積層するメモリセルの数はこれに限定されない。3つ以上のメモリセルを積層する構成としても良い。
次に、図27(A)に示したメモリセル1650の具体的な構成について図28を用いて説明を行う。
図28は、メモリセル1650の構成の一例である。図28(A)に、メモリセル1650の断面図を、図28(B)にメモリセル1650の平面図をそれぞれ示す。ここで、図28(A)は、図28(B)のAB1−AB2における断面に相当する。
下地膜1452上に設けられたトランジスタ1462は、実施の形態1乃至実施の形態8で示した構成と同一の構成とすることができる。
図28(A)及び図28(B)に示す半導体装置は、上層に第2の半導体材料を含んで構成されるトランジスタ1462およびトランジスタ1462と同一工程により作製された容量素子1464を備える第1の素子形成層1480を備えている。また、下層に第1の半導体材料を含んで構成されるトランジスタ1461を備える第2の素子形成層1470を備えている。本実施の形態では、第1の素子形成層1480に備えられたトランジスタ1462および容量素子1464として、実施の形態1のトランジスタ150および容量素子160を用いた場合の例を記載するが、上述の他の実施の形態で示すトランジスタおよび容量素子の構造を適用してもよい。
ドレイン電極104と下部電極膜130、ゲート絶縁膜106と電極間絶縁膜132およびゲート電極108と上部電極膜134は、同一材料および同一工程により形成することが好ましい。そして、トランジスタ1462と容量素子1464は、ドレイン電極104(下部電極膜130とも言える。)により電気的に接続されている。
トランジスタ1462および容量素子1464の上には第1の層間絶縁膜114、第2の層間絶縁膜116および第5の層間膜1454が設けられ、第5の層間膜1454上に、メモリセル1650と隣接するメモリセル1650を接続するための配線118aが、トランジスタ1462のソース電極103と電気的に接続され、配線118a上には保護膜1456が設けられている。なお、配線118aは、図27(A)の回路図におけるビット線BLに相当する。また、配線118bによりトランジスタ1462のゲート電極108が第5の層間膜1454上に取り出され、配線118b上には保護膜1456が設けられている。なお、配線118bは、図27(B)の回路図におけるワード線WLに相当する。
図28(A)に示す平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
以上のように、第1の素子形成層1480に形成された複数のメモリセルは、酸化物半導体を用いたトランジスタにより形成されている。酸化物半導体を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
なお、図28(A)のように、実施の形態9と同様に第1の素子形成層1480の下に第2の素子形成層1470など複数の層を積層してもよい。例えば図28(A)では、単結晶半導体基板を活性層として用いたトランジスタ1492および、MOS構造の容量素子1494を備える第2の素子形成層1470が、第1の素子形成層1480の下に設けられている。なお、第1の素子形成層に設けられた各半導体素子は、隔壁1490により各々が分離されている。
また、実施の形態9と同様に、第2の素子形成層1470中のトランジスタ1492や容量素子1494などが、単結晶半導体基板の一部を分離することにより得られた薄膜を用いて形成してもよい。
このように、酸化物半導体以外の材料を用いたトランジスタ(換言すると、十分な高速動作が可能なトランジスタ)を用いた周辺回路と、酸化物半導体を用いたトランジスタ(より広義には、十分にオフ電流が小さいトランジスタ)を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
以上のように、微細化及び高集積化を実現し、かつ高い電気特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に記載した構成、方法などと適宜組み合わせて用いることができる。
(実施の形態11)
上記実施の形態に開示したトランジスタを少なくとも一部に用いてCPU(Central Processing Unit)を構成することができる。
図29(A)は、CPUの具体的な構成を示すブロック図である。図29(A)に示すCPUは、基板1190上に、演算回路(ALU:Arithmetic logic unit)1191、ALUコントローラ1192、インストラクションデコーダ1193、インタラプトコントローラ1194、タイミングコントローラ1195、レジスタ1196、レジスタコントローラ1197、バスインターフェース(Bus I/F)1198、書き換え可能なROM1199、およびROMインターフェース(ROM I/F)1189を有している。基板1190は、半導体基板、SOI基板、ガラス基板などを用いる。ROM1199およびROMインターフェース1189は、別チップに設けてもよい。もちろん、図29(A)に示すCPUは、その構成を簡略化して示した一例にすぎず、実際のCPUはその用途によって多種多様な構成を有している。
バスインターフェース1198を介してCPUに入力された命令は、インストラクションデコーダ1193に入力され、デコードされた後、ALUコントローラ1192、インタラプトコントローラ1194、レジスタコントローラ1197、タイミングコントローラ1195に入力される。
ALUコントローラ1192、インタラプトコントローラ1194、レジスタコントローラ1197、タイミングコントローラ1195は、デコードされた命令に基づき、各種制御を行う。具体的にALUコントローラ1192は、ALU1191の動作を制御するための信号を生成する。また、インタラプトコントローラ1194は、CPUのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ1197は、レジスタ1196のアドレスを生成し、CPUの状態に応じてレジスタ1196の読み出しや書き込みを行う。
また、タイミングコントローラ1195は、ALU1191、ALUコントローラ1192、インストラクションデコーダ1193、インタラプトコントローラ1194、およびレジスタコントローラ1197の動作のタイミングを制御する信号を生成する。例えば、タイミングコントローラ1195は、基準クロック信号CLK1を元に、内部クロック信号CLK2を生成する内部クロック生成部を備えており、内部クロック信号CLK2を上記各種回路に供給する。
図29(A)に示すCPUでは、レジスタ1196に、メモリセルが設けられている。レジスタ1196のメモリセルには、上記実施の形態に記載されている半導体装置を含むメモリセルを用いることができる。
図29(A)に示すCPUにおいて、レジスタコントローラ1197は、ALU1191からの指示に従い、レジスタ1196における保持動作の選択を行う。すなわち、レジスタ1196が有するメモリセルにおいて、論理(値)を反転させる論理素子によるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。論理(値)を反転させる論理素子によるデータの保持が選択されている場合、レジスタ1196内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ1196内のメモリセルへの電源電圧の供給を停止することができる。
電源停止に関しては、図29(B)または図29(C)に示すように、メモリセル群と、電源電位VDDまたは電源電位VSSの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図29(B)および図29(C)の回路の説明を行う。
図29(B)および図29(C)では、メモリセルへの電源電位の供給を制御するスイッチング素子に、上記実施の形態に開示したトランジスタを含む記憶回路の構成の一例を示す。
図29(B)に示す記憶装置は、スイッチング素子1141と、メモリセル1142を複数有するメモリセル群1143とを有している。具体的に、各メモリセル1142には、上記実施の形態に記載されているメモリセルを用いることができる。メモリセル群1143が有する各メモリセル1142には、スイッチング素子1141を介して、ハイレベルの電源電位VDDが供給されている。さらに、メモリセル群1143が有する各メモリセル1142には、信号INの電位と、ローレベルの電源電位VSSの電位が与えられている。
図29(B)では、スイッチング素子1141として、上記実施の形態に開示したトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号SigAによりスイッチングが制御される。
なお、図29(B)では、スイッチング素子1141がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング素子1141が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
また、図29(B)では、スイッチング素子1141により、メモリセル群1143が有する各メモリセル1142への、ハイレベルの電源電位VDDの供給が制御されているが、スイッチング素子1141により、ローレベルの電源電位VSSの供給が制御されていてもよい。
また、図29(C)には、メモリセル群1143が有する各メモリセル1142に、スイッチング素子1141を介して、ローレベルの電源電位VSSが供給されている、記憶装置の一例を示す。スイッチング素子1141により、メモリセル群1143が有する各メモリセル1142への、ローレベルの電源電位VSSの供給を制御することができる。
メモリセル群と、電源電位VDDまたは電源電位VSSの与えられているノード間に、スイッチング素子を設け、一時的にCPUの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、CPUの動作を停止することができ、それにより消費電力を低減することができる。
ここでは、CPUを例に挙げて説明したが、DSP(Digital Signal Processor)、カスタムLSI、FPGA(Field Programmable Gate Array)等のLSIにも応用可能である。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
ところで、不揮発性のランダムアクセスメモリとして磁気トンネル接合素子(MTJ素子)が知られている。MTJ素子は、絶縁膜を介して上下に配置している膜中のスピンの向きが並行であれば低抵抗状態、反並行であれば高抵抗状態となることで情報を記憶する素子である。したがって、本実施の形態で示す酸化物半導体を用いたメモリとは原理が全く異なっている。表1はMTJ素子と、本実施の形態に係る半導体装置との対比を示す。
MTJ素子は磁性材料を使用するためキュリー温度以上にすると磁性が失われてしまうという欠点がある。また、MTJ素子は電流駆動であるため、シリコンのバイポーラデバイスと相性が良いが、バイポーラデバイスは集積化に不向きである。そして、MTJ素子は書き込み電流が微少とはいえメモリの大容量化によって消費電力が増大してしまうといった問題がある。
原理的にMTJ素子は磁界耐性に弱く強磁界にさらされるとスピンの向きが狂いやすい。また、MTJ素子に用いる磁性体のナノスケール化によって生じる磁化揺らぎを制御する必要がある。
さらに、MTJ素子は希土類元素を使用するため、金属汚染を嫌うシリコン半導体のプロセスに組み入れるには相当の注意を要する。MTJ素子はビット当たりの材料コストから見ても高価であると考えられる。
一方、本実施の形態で示す酸化物半導体を用いたトランジスタは、チャネルを形成する半導体材料が金属酸化物であること以外は、素子構造や動作原理がシリコンMOSFETと同様である。また、酸化物半導体を用いたトランジスタは磁界の影響を受けず、ソフトエラーも生じ得ないといった特質を有する。このことからシリコン集積回路と非常に整合性が良いといえる。
また、酸化物半導体を用いたトランジスタとシリコンを用いたトランジスタを組み合わせるメモリは、表1に示したように、スピントロニクスデバイスに比べて、耐熱性、3D化(3層以上の積層構造化)、磁界耐性など多くの点で有利である。なお、表1にあるオーバーヘッドの電力とは、複数のプロセッサが一つのロックについてスピンする時に、これらのプロセッサは、ロックについて競い、バスおよびシステム相互接続上で過剰なトラフィックを生成することによってシステム性能を低下させる、所謂オーバーヘッドに消費される電力のことである。
このように、スピントロニクスデバイスに比べて有利な点の多い酸化物半導体を用いたメモリを利用することで、CPUの省電力化が実現可能となる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
(実施の形態12)
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図30乃至図33を用いて説明する。
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにSRAMまたはDRAMが使用されている。SRAMまたはDRAMが使用される理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。一方で、SRAMまたはDRAMを画像データの一時記憶に用いた場合、以下の特徴がある。
通常のSRAMは、図30(A)に示すように1つのメモリセルがトランジスタ1701、トランジスタ1702、トランジスタ1703、トランジスタ1704、トランジスタ1705、乃至トランジスタ1706の6個のトランジスタで構成されており、それをXデコーダー1707、Yデコーダー1708にて駆動している。トランジスタ1703とトランジスタ1705、トランジスタ1704とトランジスタ1706はインバータを構成し、高速駆動を可能としている。しかし1つのメモリセルが6トランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をFとしたときにSRAMのメモリセル面積は通常、100〜150F2である。このためSRAMはビットあたりの単価が各種メモリの中で最も高い。
それに対して、DRAMはメモリセルが図30(B)に示すようにトランジスタ1711、保持容量1712によって構成され、それをXデコーダー1713、Yデコーダー1714にて駆動している。1つのセルが1つのトランジスタと1つの容量の構成になっており、面積が小さい。DRAMのメモリセル面積は通常、10F2以下である。ただし、DRAMは常にリフレッシュが必要であり、書き換えをおこなわない場合でも電力を消費する。
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、10F2前後であり、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ消費電力が低減することができる。
図31に携帯機器のブロック図を示す。図31に示す携帯機器はRF回路1801、アナログベースバンド回路1802、デジタルベースバンド回路1803、バッテリー1804、電源回路1805、アプリケーションプロセッサ1806、フラッシュメモリ1810、ディスプレイコントローラ1811、メモリ回路1812、ディスプレイ1813、タッチセンサ1819、音声回路1817、キーボード1818などより構成されている。ディスプレイ1813は表示部1814、ソースドライバ1815、ゲートドライバ1816によって構成されている。アプリケーションプロセッサ1806はCPU1807、DSP1808、インターフェース1809(IFとも記載する。)を有している。一般にメモリ回路1812はSRAMまたはDRAMで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
図32に、ディスプレイのメモリ回路1950に先の実施の形態で説明した半導体装置を使用した例を示す。図32に示すメモリ回路1950は、メモリ1952、メモリ1953、スイッチ1954、スイッチ1955およびメモリコントローラ1951により構成されている。また、メモリ回路は、画像データ(入力画像データ)からの信号線、メモリ1952、及びメモリ1953に記憶されたデータ(記憶画像データ)を読み出し、及び制御を行うディスプレイコントローラ1956と、ディスプレイコントローラ1956からの信号により表示するディスプレイ1957が接続されている。
まず、ある画像データがアプリケーションプロセッサ(図示しない)によって、形成される(入力画像データA)。入力画像データAは、スイッチ1954を介してメモリ1952に記憶される。そしてメモリ1952に記憶された画像データ(記憶画像データA)は、スイッチ1955、及びディスプレイコントローラ1956を介してディスプレイ1957に送られ、表示される。
入力画像データAに変更が無い場合、記憶画像データAは通常、30〜60Hz程度の周期でメモリ1952からスイッチ1955を介して、ディスプレイコントローラ1956から読み出される。
次に、例えばユーザーが画面を書き換える操作をしたとき(すなわち、入力画像データAに変更が有る場合)、アプリケーションプロセッサは新たな画像データ(入力画像データB)を形成する。入力画像データBはスイッチ1954を介してメモリ1953に記憶される。この間も定期的にメモリ1952からスイッチ1955を介して記憶画像データAは読み出されている。メモリ1953に新たな画像データ(記憶画像データB)が記憶し終わると、ディスプレイ1957の次のフレームより、記憶画像データBは読み出され、スイッチ1955、及びディスプレイコントローラ1956を介して、ディスプレイ1957に記憶画像データBが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ1952に記憶されるまで継続される。
このようにメモリ1952及びメモリ1953は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ1957の表示をおこなう。なお、メモリ1952及びメモリ1953はそれぞれ別のメモリには限定されず、1つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ1952及びメモリ1953に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
図33に電子書籍のブロック図を示す。図33はバッテリー2001、電源回路2002、マイクロプロセッサ2003、フラッシュメモリ2004、音声回路2005、キーボード2006、メモリ回路2007、タッチパネル2008、ディスプレイ2009、ディスプレイコントローラ2010によって構成される。
ここでは、図33のメモリ回路2007に先の実施の形態で説明した半導体装置を使用することができる。メモリ回路2007の役割は書籍の内容を一時的に保持する機能を持つ。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合にはフラッシュメモリ2004にコピーしても良い。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯機器が実現される。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
(実施の形態13)
本明細書に開示する半導体装置は、さまざまな電子機器(遊技機も含む)に適用することができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、DVD(Digital Versatile Disc)などの記録媒体に記憶された静止画または動画を再生する画像再生装置、ポータブルCDプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、コードレス電話子機、トランシーバ、携帯無線機、携帯電話、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、DNA保存用冷凍庫、煙感知器、放射線測定器、透析装置等の医療機器、などが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電気機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車(EV)、内燃機関と電動機を併せ持ったハイブリッド車(HEV)、プラグインハイブリッド車(PHEV)、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型または大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。これらの電子機器の具体例を図34に示す。
図34(A)において、室内機3300および室外機3304を有するエアコンディショナーは、実施の形態12に記載のCPUを用いた電気機器の一例である。具体的に、室内機3300は、筐体3301、送風口3302、CPU3303等を有する。図34(A)において、CPU3303が、室内機3300に設けられている場合を例示しているが、CPU3303は室外機3304に設けられていてもよい。或いは、室内機3300と室外機3304の両方に、CPU3303が設けられていてもよい。当該CPUは実施の形態11に記載したように、酸化物半導体を用いたトランジスタを備えており、消費電力を少なくすることができるため、エアコンディショナーの消費電力を低減することができる。
図34(A)において、電気冷凍冷蔵庫3310は、酸化物半導体を用いたCPUを備える電気機器の一例である。具体的に、電気冷凍冷蔵庫3310は、筐体3311、冷蔵室用扉3312、冷凍室用扉3313、野菜室用扉3314、CPU3315等を有する。図34(A)では、CPU3315が、筐体3311の内部に設けられている。実施の形態11に示したCPUを電気冷凍冷蔵庫3310のCPU3315に用いることによって電気冷凍冷蔵庫3310の消費電力を低減することができる。
図34(C)において、映像表示装置3320は、酸化物半導体を用いたCPUを備える電気機器の一例である。具体的に、映像表示装置3320は、筐体3321、表示部3322、CPU3323等を有する。図34(A)では、CPU3323が、筐体3321の内部に設けられている。実施の形態11に示したCPUを映像表示装置3320のCPU3323に用いることによって、映像表示装置3320の消費電力を低減することができる。
図34(B)において、電気機器の一例である電気自動車の例を示す。電気自動車3330には、二次電池3331が搭載されている。二次電池3331の電力は、制御回路3332により出力が調整されて、駆動装置3333に供給される。制御回路3332は、図示しないROM、RAM、CPU等を有する処理装置3334によって制御される。実施の形態11に示したCPUを電気自動車3330のCPUに用いることによって、電気自動車の消費電力を低減することができる。
なお、駆動装置3333は、直流電動機若しくは交流電動機単体、または電動機と内燃機関と、を組み合わせて構成される。処理装置3334は、電気自動車3330の運転者の操作情報(加速、減速、停止など)や走行時の情報(上り坂や下り坂等の情報、駆動輪にかかる負荷情報など)の入力情報に基づき、制御回路3332に制御信号を出力する。制御回路3332は、処理装置3334の制御信号により、二次電池3331から供給される電気エネルギーを調整して駆動装置3333の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
本実施例では、島状のCAAC−OS層の酸素脱離について、昇温脱離ガス分光法(TDS:Thermal Desorption Spectroscopy)を用いて分析した結果を説明する。
分析は、4種類の試料についておこなった。図39は、各試料の構造を説明する概略図である。図39(A1)は、試料810の平面図であり、図39(B1)は、図39(A1)中のJ1−J2の鎖線で示した部位の断面図である。図39(A2)は、試料820の平面図であり、図39(B2)は、図39(A2)中のK1−K2の鎖線で示した部位の断面図である。図39(A3)は、試料830の平面図であり、図39(B3)は、図39(A3)中のL1−L2の鎖線で示した部位の断面図である。図39(A4)は、試料840の平面図であり、図39(B4)は、図39(A4)中のM1−M2の鎖線で示した部位の断面図である。なお、図面をわかりやすくするため、図39(A1)乃至図39(A4)において、一部の構成要素の記載を省略している。
図39(A1)及び図39(B1)に示す試料810は、シリコンウェハを用いた基板801上に、下地層802として厚さ20nmの熱酸化膜を有し、下地層802上の全面に、厚さ300nmの酸化物半導体層803を有する。酸化物半導体層803は、組成がIn:Ga:Zn=1:1:1[原子数比]の金属酸化物ターゲットを用いてスパッタリング法により形成したCAAC−OSである。
図39(A2)及び図39(B2)に示す試料820は、試料810の酸化物半導体層803を、フォトリソグラフィ工程を用いて島状の酸化物半導体層804とした構成を有する。島状の酸化物半導体層804は、一つが10μm×10μmの大きさを有し、基板801上の全面に、3μm間隔でマトリクス状に配置されている。
図39(A3)及び図39(B3)に示す試料830は、試料820の島状の酸化物半導体層804と重畳して金属層805を有する。具体的には、試料810上に金属層805となる厚さ100nmのタングステン層を形成し、フォトリソグラフィ工程を用いてタングステン層と酸化物半導体層803を同一工程でエッチングして形成する。よって、金属層805は島状の酸化物半導体層804の上面にのみ接して形成されている。金属層805及び島状の酸化物半導体層804は、一つが10μm×10μmの大きさを有し、基板801上の全面に、13μmピッチでマトリクス状に配置されている。
図39(A4)及び図39(B4)に示す試料840は、試料820の島状の酸化物半導体層804の端部を覆うように金属層806が形成された構成を有する。具体的には、試料810上に金属層805となる厚さ100nmのタングステン層を形成し、フォトリソグラフィ工程を用いて島状の酸化物半導体層804の上面と重畳する8μm×8μmの領域のタングステン層を除去して形成した。
図40に、試料810乃至試料840のTDS分析結果を示す。図40(A)は試料810のTDS分析結果であり、図40(B)は試料820のTDS分析結果であり、図40(C)は試料830のTDS分析結果であり、図40(D)は試料840のTDS分析結果である。図40(A)乃至図40(D)において、横軸は基板温度を示し、縦軸は酸素分子の検出強度を示している。図40(B)及び図40(C)より、島状の酸化物半導体層804の側面が露出した試料820及び試料830では、基板温度の上昇に伴い酸素分子が検出され、基板温度が200℃付近で最も強く検出されていることがわかる。また、図40(A)及び図40(D)より、試料810及び試料840では、基板温度が上昇しても酸素分子の検出強度にほとんど変化が見られず、ノイズレベルのままであった。試料840は端面が金属層806で覆われており、試料810は酸化物半導体層803を島状としていないため、実質的に側面が無いと見なすことができる。
このことから、島状の酸化物半導体層の酸素脱離は、端面からの酸素脱離が支配的であることがわかる。また、島状の酸化物半導体層の端面を金属層で覆うことで、酸化物半導体層内部の酸素脱離を防ぐ効果が得られることがわかる。