JP6166810B1 - 半導体記憶装置 - Google Patents

Abstract

【課題】半導体記憶装置のリフレッシュ時の大きなピーク電流ＩＤＤＰを低減するとともに、ビット線のセンスアンプマージンを所定値以上確保する。【解決手段】複数のワード線と複数のビット線の各交差点にそれぞれメモリセルを有し、複数のメモリセルからの複数のデータ線からデータを読み出すセンスアンプと、複数のデータ線からデータをラッチする第１のトランジスタを有するセンスアンプラッチ回路とを備えた半導体記憶装置であって、複数のワード線に平行な同じコラムラインの複数のセンスアンプは複数のセンスアンプ回路グループに分割され、上記分割されたセンスアンプ回路グループは、データの読み出し時のワード線の活性化から遅延されたラッチ信号に基づき読み出しデータをラッチする第２のトランジスタをさらに備える。【選択図】図５Ｃ

Description

本発明は、例えばダイナミックアクセスメモリ（以下、ＤＲＡＭという）などの半導体記憶装置に関する。

ＤＲＡＭは揮発性記憶素子を有し、当該揮発性記憶素子に格納されたデータを保持するためにリフレッシュする必要がある。ここで、ＤＲＡＭのリフレッシュはオートリフレッシュとセルフリフレッシュを含む。リフレッシュは、通常の読み取りと書き込みの操作よりも多数のセンスアンプを活性化させる。

米国特許第５９９９４７１号明細書 米国特許第７５３５７８５号明細書 米国特許第６０８４８１１号明細書 米国特許第５２５１１７６号明細書 米国特許第４９１２６７８号明細書

上述のリフレッシュの大きなピーク電流は、ＤＲＡＭの電源バス上の不要なノイズを生成し、これによりＤＲＡＭのリフレッシュ動作又はシステム側の動作に影響を与えることになる。リフレッシュのピーク電流を低減するために以下の２つの方法が知られている。

（従来例１）ＤＲＡＭを複数のバンクに分割すること、
（従来例２）ＤＲＡＭの１つのバンクのセンスアンプ回路を複数のグループに分割すること。

図１Ａは従来例１にかかる４個のバンクＢ０〜Ｂ３に分割したＤＲＡＭの構成例を示すブロック図である。図１Ｂは図１ＡのＤＲＡＭにおいて４個のバンクＢ０〜Ｂ３を同時に活性化したときの動作例を示すタイミングチャートである。図１Ｃは図１ＡのＤＲＡＭにおいて各バンクＢ０〜Ｂ３毎に活性化したときの動作例を示すタイミングチャートである。

図１Ａにおいて、ＤＲＡＭが例えば４個のバンクＢ０〜Ｂ４に分割され、各バンクＢ０〜Ｂ３にはセンスアンプ回路ＳＡが接続されている。ここで、ＷＬ０〜ＷＬ３はワード線であり、ＮＳ０／ＰＳ０〜ＮＳ３／ＰＳ３はセンスアンプ活性化信号である。図１Ｂに示すように、図１ＡのＤＲＡＭにおいて４個のバンクＢ０〜Ｂ３を同時に活性化したときは電源端子ＶＤＤに流れる電源電流ＩＤＤにおいて、リフレッシュ時に大きなピーク電流ＩＤＤＰが流れる。そして、図１ＡのＤＲＡＭにおいて各バンクＢ０〜Ｂ３毎に活性化したときは、図１Ｃに示すように、電源電流ＩＤＤは１／４に低減される。

しかしながら、この場合において、各バンクＢ０〜Ｂ３のリフレッシュピーク電流ＩＤＤＰを低減することはできず、詳細後述するようにセンスアンプのセンシングマージンを十分に保持することはできないという問題点があった。

図２Ａは従来例２にかかる４個のバンクをＢ０〜Ｂ３に分割したＤＲＡＭの構成例を示すブロック図である。図２Ｂは図２ＡのＤＲＡＭにおいて４個のバンクＢ０〜Ｂ３を同時に活性化したときの動作例を示すタイミングチャートである。図２Ｃは図２ＡのＤＲＡＭにおいてセンスアンプ回路を２つのグループに分割し、各バンクＢ０〜Ｂ３毎に活性化したときの動作例を示すタイミングチャートである。

図２Ａの従来例２においては、ＤＲＡＭを例えば４個のバンクＢ０〜Ｂ３に分割しかつ各バンクＢ０〜Ｂ３に接続されるセンスアンプ回路を２つのセンスアンプ回路グループＳＡ，ＳＡａに分割することを特徴としている。図２Ａにおいて、ＷＬ０〜ＷＬ３はワード線であり、ＮＳ０／ＰＳ０〜ＮＳ３／ＰＳ３は第１のセンスアンプ回路グループＳＡへのセンスアンプ活性化信号であり、ＮＳ０ａ／ＰＳ０ａ〜ＮＳ３ａ／ＰＳ３ａは第２のセンスアンプ回路グループＳＡへのセンスアンプ活性化信号である。

図２Ｂから明らかなように、図２ＡのＤＲＡＭにおいて４個のバンクＢ０〜Ｂ３を同時に活性化したときは、大きなピーク電流ＩＤＤＰが発生する。次いで、センスアンプ回路を２つのグループに分割し、各バンクＢ０〜Ｂ３毎に活性化したときを図２Ｃに示す。図２Ｃにおいて、１０１はバンクＢ０〜Ｂ３の第１のセンスアンプ回路グループＳＡに対する活性化を示し、１０２はバンクＢ０〜Ｂ３の第２のセンスアンプ回路グループＳＡａに対する活性化を示す。図２Ｃから明らかなように、ピーク電流ＩＤＤＰを１／８に低減することができるが、第２のセンスアンプ回路グループＳＡａに対して十分なセンス電圧マージンを保持することができないという問題点があった。

図３Ａは図２ＡのＤＲＡＭの詳細構成例を示す回路図である。図３Ａにおいて、ＤＲＡＭは、Ｘデコーダ１１と、ワード線ドライバ回路１２と、２つのセンスアンプ回路グループＢＧ０〜ＢＧ１からなるメモリ領域と、センスアンプ活性化信号ＰＳ０，ＮＳ０，ＰＳ０ａ，ＮＳ０ａを発生する制御回路１０とを備えて構成される。各ワード線ＷＬ０〜ＷＬｎと各ビット線ＢＬ＿０（０）〜ＢＬ＿ｍ（０），ＢＬ＿０（１）〜ＢＬ＿ｍ（１）の交差点において揮発性記憶素子であるメモリセルＭＣが接続される。

センスアンプ回路グループＢＧ０において、各ＢＬ＿０（０）〜ＢＬ＿ｍ（０）及び／ＢＬ＿０（０）〜／ＢＬ＿ｍ（０）毎にセンスアンプＳＡが接続され、複数のセンスアンプＳＡはデータ線ＤＬ００，ＤＬ０１を介してセンスアンプラッチ回路ＳＬＡ０に接続される。センスアンプラッチ回路ＳＬＡ０はＰチャンネルＭＯＳトランジスタＰｔｒ０とＮチャンネルＭＯＳトランジスタＮｔｒ０とを備えて構成され、データ線ＤＬ００はＭＯＳトランジスタＰｔｒ０を介して電源電圧ＶＤＤに接続され、データ線ＤＬ０１はＭＯＳトランジスタＮｔｒ０を介して接地電圧ＶＳＳに接続される。制御回路１０からのセンスアンプ活性化信号ＰＳ０，ＮＳ０はそれぞれＭＯＳトランジスタＰｔｒ０，Ｎｔｒ０の各ゲートに印加される。

センスアンプ回路グループＢＧ１において、各ＢＬ＿０（１）〜ＢＬ＿ｍ（１）及び／ＢＬ＿０（１）〜／ＢＬ＿ｍ（１）毎にセンスアンプＳＡが接続され、複数のセンスアンプＳＡはデータ線ＤＬ１０，ＤＬ１１を介してセンスアンプラッチ回路ＳＬＡ１に接続される。センスアンプラッチ回路ＳＬＡ１はＰチャンネルＭＯＳトランジスタＰｔｒ０ａとＮチャンネルＭＯＳトランジスタＮｔｒ０ａとを備えて構成され、データ線ＤＬ１０はＭＯＳトランジスタＰｔｒ０ａを介して電源電圧ＶＤＤに接続され、データ線ＤＬ１１はＭＯＳトランジスタＮｔｒ０ａを介して接地電圧ＶＳＳに接続される。制御回路１０からのセンスアンプ活性化信号ＰＳ０ａ，ＮＳ０ａはそれぞれＭＯＳトランジスタＰｔｒ０ａ，Ｎｔｒ０ａの各ゲートに印加される。

図３Ｂは図２Ａ及び図３ＡのＤＲＡＭの第１の問題点を説明するためのバンクＢ０の動作例を示すタイミングチャートである。図３Ｂにおいて、１つのバンクを２つのセンスアンプ回路グループＢＧ０，ＢＧ１に分割し、図２Ｃのごとく各バンクＢ０〜Ｂ３で順次活性化した場合においては、次のセンスアンプ回路グループの活性化までのビット線電圧の異なるデータ間の電圧差ΔＶを比較的小さい電圧で保持する必要があるが、ビット線ＢＬ，／ＢＬにおいて漏れ電流があれば、上記電圧差ΔＶはさらに減少してΔＶｄとなり、ＤＲＡＭのメモリセルＭＣのリフレッシュを失敗する可能性がある。

図４は図２Ａ及び図３ＡのＤＲＡＭの第２の問題点を説明するためのセンスアンプ回路グループＢＧ０〜ＢＧ１の動作例を示すタイミングチャートである。もしビット線ＢＬｍ（０），／ＢＬｍ（０）のデータがビット線ＢＬ０（１），／ＢＬ０（１）のデータと反転している場合は、例えばビット線ＢＬ０（１），／ＢＬ０（１）間の電圧差ΔＶは、図４に示すように、ビット線ＢＬｍ（０），／ＢＬｍ（０）のセンシング時においてビット線ＢＬｍ（０），／ＢＬｍ（０）からのカップリングによりビット線ＢＬ０（１），／ＢＬ０（１）のΔＶが減少し、これにより、ビット線ＢＬ０（１），／ＢＬ０（１）のセンスアンプマージンが小さくなるという問題点があった。なお、特許文献１〜５においても同様の問題点があった。

本発明の目的は以上の問題点を解決し、ＤＲＡＭなどの半導体記憶装置のリフレッシュ時の大きなピーク電流ＩＤＤＰを低減するとともに、ビット線のセンスアンプマージンを所定値以上確保することができる半導体記憶装置を提供することにある。

本発明の半導体記憶装置は、複数のワード線と複数のビット線の各交差点にそれぞれメモリセルを有し、複数のメモリセルからの複数のデータ線からデータを読み出すセンスアンプと、複数のデータ線からデータをラッチする第１のトランジスタを有するセンスアンプラッチ回路とを備えた半導体記憶装置であって、
複数のワード線に平行な同じコラムラインの複数のセンスアンプは複数のセンスアンプ回路グループに分割され、
上記分割されたセンスアンプ回路グループは、データの読み出し時のワード線の活性化から遅延されたラッチ信号に基づき読み出しデータをラッチする第２のトランジスタをさらに備えたことを特徴とする。

上記半導体記憶装置において、上記分割されたすべてのセンスアンプ回路グループのセンスアンプは共通の上記ラッチ信号により同時に活性化されることを特徴とする。

また、上記半導体記憶装置において、上記第２のトランジスタの駆動能力は上記第１のトランジスタの駆動能力よりも弱くなるように構成されたことを特徴とする。

さらに、上記半導体記憶装置において、上記半導体記憶装置のメモリ領域は複数のバンクグループに分割され、
複数のワード線に平行な同じコラムラインの複数のセンスアンプは上記分割されたバンクグループ毎に複数のセンスアンプ回路グループに分割されたことを特徴とする。

またさらに、上記半導体記憶装置において、上記データの読み出し時は、上記メモリセルのリフレッシュ時であることを特徴とする。

またさらに、上記半導体記憶装置において。上記分割され互いに隣接するセンスアンプ回路グループの間に、接地されたダミービット線を形成したことを特徴とする。

従って、本発明に係る半導体記憶装置によれば、リフレッシュ時の大きなピーク電流ＩＤＤＰを低減するとともに、ビット線のセンスアンプマージンを所定値以上確保することができる。

従来例１にかかる４個のバンクＢ０〜Ｂ３に分割したＤＲＡＭの構成例を示すブロック図である。 図１ＡのＤＲＡＭにおいて４個のバンクＢ０〜Ｂ３を同時に活性化したときの動作例を示すタイミングチャートである。 図１ＡのＤＲＡＭにおいて各バンクＢ０〜Ｂ３毎に活性化したときの動作例を示すタイミングチャートである。 従来例２にかかる４個のバンクＢ０〜Ｂ３に分割したＤＲＡＭの構成例を示すブロック図である。 図２ＡのＤＲＡＭにおいて４個のバンクＢ０〜Ｂ３を同時に活性化したときの動作例を示すタイミングチャートである。 図２ＡのＤＲＡＭにおいてセンスアンプ回路を２つのセンスアンプ回路グループに分割し、各バンクＢ０〜Ｂ３毎に活性化したときの動作例を示すタイミングチャートである。 図２ＡのＤＲＡＭの詳細構成例を示す回路図である。 図２Ａ及び図３ＡのＤＲＡＭの第１の問題点を説明するためのバンクＢ０の動作例を示すタイミングチャートである。 図２Ａ及び図３ＡのＤＲＡＭの第２の問題点を説明するためのセンスアンプ回路グループＢＧ０〜ＢＧ１の動作例を示すタイミングチャートである。 本発明の実施形態１に係るＤＲＡＭの構成例を示すブロック図である。 図５ＡのＤＲＡＭの詳細構成例を示す回路図である。 図５ＢのＤＲＡＭの動作例を示すタイミングチャートである。 本発明の実施形態２に係るＤＲＡＭの詳細構成例を示す回路図である。 図６ＡのＤＲＡＭの動作例を示すタイミングチャートである。

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。

実施形態１．
図５Ａは本発明の実施形態１に係るＤＲＡＭの構成例を示すブロック図である。また、図５Ｂは図５ＡのＤＲＡＭの詳細構成例を示す回路図である。図５Ａ及び図５Ｂにおいて、実施形態１に係るＤＲＡＭは、従来例に係る図２Ａ及び図３ＡのＤＲＡＭに比較して、以下の点が異なることを特徴としている。
（１）制御回路１０に代えて、データのセンシングの最初の所定の短時間においてデータ線ＤＬ００，ＤＬ０１，ＤＬ１０，ＤＬ１１のデータをラッチするためのラッチ信号ＰＳＡ，ＮＳＡをさらに発生する制御回路１０Ａを備えること。ここで、ラッチ信号ＰＳＡ，ＮＳＡはデータのセンシング時のワード線の活性化に所定時間だけ遅延して、異なるセンスアンプ回路グループＢＧ０，ＢＧ１内にあるセンスアンプを同時に活性化される。
（２）センスアンプラッチ回路ＳＬＡ０に代えて、ラッチ信号ＰＳＡに基づきデータ線ＤＬ００のデータをラッチするＰチャンネルＭＯＳトランジスタＰｔｒＡと、ラッチ信号ＮＳＡに基づきデータ線ＤＬ０１のデータをラッチするＮチャンネルＭＯＳトランジスタＮｔｒＡとを備えるセンスアンプラッチ回路ＳＬＡ０Ａを備えたこと。
（３）センスアンプラッチ回路ＳＬＡ１に代えて、ラッチ信号ＰＳＡに基づきデータ線ＤＬ１０のデータをラッチするＰチャンネルＭＯＳトランジスタＰｔｒＡと、ラッチ信号ＮＳＡに基づきデータ線ＤＬ１１のデータをラッチするＮチャンネルＭＯＳトランジスタＮｔｒＡとを備えるセンスアンプラッチ回路ＳＬＡ１Ａを備えたこと。

なお、複数のワード線ＷＬ０〜ＷＬｎに平行な同じコラムラインの複数のセンスアンプは例えばバックグループＢ０〜Ｂ３毎に、複数のセンスアンプ回路グループに分割されている。また、図５Ａにおいて、バンクＢ０のみ図示しているが、バンクＢ１〜Ｂ３も同様に構成される。

図５Ｂにおいて、本実施形態にかかるＤＲＡＭは、Ｘデコーダ１１と、ワード線ドライバ回路１２と、２つのセンスアンプ回路グループＢＧ１〜ＢＧ２からなるメモリ領域と、センスアンプ活性化信号ＰＳ０，ＮＳ０，ＰＳ０ａ，ＮＳ０ａ，ＰＳＡ，ＮＳＡを発生する制御回路１０Ａとを備えて構成される。各ワード線ＷＬ０〜ＷＬｎと各ビット線ＢＬ＿０（０）〜ＢＬ＿ｍ（０），／ＢＬ＿０（０）〜／ＢＬ＿ｍ（０）,ＢＬ＿０（１）〜ＢＬ＿ｍ（１）,／ＢＬ＿０（１）,／ＢＬ＿ｍ（１）の交差点において揮発性記憶素子であるメモリセルＭＣが接続される。

センスアンプ回路グループＢＧ０において、各ＢＬ＿０（０）〜ＢＬ＿ｍ（０）及び／ＢＬ＿０（０）〜／ＢＬ＿ｍ（０）毎にセンスアンプＳＡが接続され、複数のセンスアンプＳＡはデータ線ＤＬ００，ＤＬ０１を介してセンスアンプラッチ回路ＳＬＡ０に接続される。センスアンプラッチ回路ＳＬＡ０は、ＰチャンネルＭＯＳトランジスタＰｔｒ０，ＰｔｒＡと、ＮチャンネルＭＯＳトランジスタＮｔｒ０，ＮｔｒＡとを備えて構成され、データ線ＤＬ００はＭＯＳトランジスタＰｔｒ０，ＰｔｒＡを介して電源電圧ＶＤＤに接続され、データ線ＤＬ０１はＭＯＳトランジスタＮｔｒ０，ＮｔｒＡを介して接地電圧ＶＳＳに接続される。制御回路１０Ａからのセンスアンプ活性化信号ＰＳ０，ＮＳ０はそれぞれＭＯＳトランジスタＰｔｒ０，Ｎｔｒ０の各ゲートに印加される。また、制御回路１０Ａからのラッチ信号ＰＳＡ，ＮＳＡはそれぞれＭＯＳトランジスタＰｔｒＡ，ＮｔｒＡの各ゲートに印加される。

センスアンプ回路グループＢＧ１において、各ＢＬ＿０（１）〜ＢＬ＿ｍ（１）及び／ＢＬ＿０（１）〜／ＢＬ＿ｍ（１）毎にセンスアンプＳＡが接続され、複数のセンスアンプＳＡはデータ線ＤＬ１０，ＤＬ１１を介してセンスアンプラッチ回路ＳＬＡ１に接続される。センスアンプラッチ回路ＳＬＡ１は、ＰチャンネルＭＯＳトランジスタＰｔｒ０ａ，ＰｔｒＡと、ＮチャンネルＭＯＳトランジスタＮｔｒ０ａ，ＮｔｒＡとを備えて構成され、データ線ＤＬ１０はＭＯＳトランジスタＰｔｒ０ａ，ＰｔｒＡを介して電源電圧ＶＤＤに接続され、データ線ＤＬ１１はＭＯＳトランジスタＮｔｒ０ａ，ＮｔｒＡを介して接地電圧ＶＳＳに接続される。制御回路１０Ａからのセンスアンプ活性化信号ＰＳ０ａ，ＮＳ０ａはそれぞれＭＯＳトランジスタＰｔｒ０ａ，Ｎｔｒ０ａの各ゲートに印加される。また、制御回路１０Ａからのラッチ信号ＰＳＡ，ＮＳＡはそれぞれＭＯＳトランジスタＰｔｒＡ，ＮｔｒＡの各ゲートに印加される。

なお、センスアンプラッチ回路ＳＬＡ０Ａ及びＳＡＬ１ＡのＭＯＳトランジスタのうち、ラッチ信号ＰＳＡ，ＮＳＡに基づきラッチするＭＯＳトランジスタＰｔｒＡ，ＮｔｒＡの駆動能力は、好ましくは、従来例に設けられたＭＯＳトランジスタＰｔｒ０，Ｐｔｒ０ａ,Ｎｔｒ０,Ｎｔｒ０ａの駆動能力よりも弱くなるように構成される。具体的には各トランジスタのサイズを異ならせることで駆動能力に差を付けるが、これは、ＰＳＡ及びＮＳＡのラッチ信号により動作するトランジスタＰｔｒＡ，ＮｔｒＡは補助的なトランジスタであり、全体の消費電力を低減するためである。

図５Ｃは図５ＢのＤＲＡＭの動作例を示すタイミングチャートである。本実施形態では、例えば４つ又は以上のバンクグループに分割し、各バンクグループでは２つのセンスアンプ回路グループに分割している。図５Ｃから明らかなように、ラッチ信号ＰＳＡ，ＮＳＡに基づきそれぞれデータ線ＤＬ００〜ＤＬ１１のデータをＭＯＳトランジスタＰｔｒＡ，ＮｔｒＡによりラッチしたので、データのセンシングの最初において従来例に比較して大きな各ビット線のデータ間の電圧差ΔＶを得ることができ（図５Ｃの１１１，１１２）、また、センシングのために所定の電圧差ΔＶを保持することができる（図５Ｃの１１３）。

以上説明したように本実施形態によれば、複数のセンスアンプ回路グループに分割しても、リフレッシュ動作に影響を与えることなく、リフレッシュ動作のためのピーク電流ＩＤＤＰを低減するとともに、ビット線のセンスアンプマージンを所定値以上確保することができる。

実施形態２．
図６Ａは本発明の実施形態２に係るＤＲＡＭの詳細構成例を示す回路図である。図６Ａにおいて、従来例の図３Ａの回路に、隣接するセンスアンプ回路グループＢＧ０，ＢＧ１間の領域において、接地電圧ＶＳＳに接続されたダミービット線１３を追加して形成したことを特徴とする。その他の構成は図３Ａと同様である。

図６Ｂは図６ＡのＤＲＡＭの動作例を示すタイミングチャートである。図６Ｂから明らかなように、ビット線ＢＬ＿ｍ−１（０），／ＢＬ＿ｍ−１（０）とビット線ＢＬ＿１（１），／ＢＬ＿１（１）との間でのカップリングが無くなり、データのセンシングの最初において従来例に比較して大きな各ビット線のデータ間の電圧差ΔＶを得ることができ、また、センシングのために所定の電圧差ΔＶを保持することができる。

以上の実施形態においては、従来例の図３Ａの回路にダミービット線１３を追加しているが、本発明はこれに限らず、実施形態１の図５Ｂの回路にダミービット線１３を追加してもよい。これにより、実施形態１及び２の両方の作用効果を有する。

本発明と特許文献１〜５との相違点．
（１）特許文献１
特許文献１では、センスアンプを複数のセンスアンプ回路グループに分割することが開示され、各分割されたセンスアンプ回路グループのみがセンスアンプ活性化信号によって活性化されます。しかし、分割されたセンスアンプ回路グループが同時に活性化されることはなく、また分割されたセンスアンプ回路グループ間のダミービット線は開示されていない。

（２）特許文献２
特許文献２では、センスアンプを複数のセンスアンプ回路グループに分割される。各分割されたセンスアンプ回路グループのみがセンスアンプ活性化信号によって活性化される。しかし、分割されたセンスアンプ回路グループが同時に活性化されない。

（３）特許文献３
特許文献３では、センスアンプを複数のセンスアンプ回路グループに分割される。ここで、読み出すセンスアンプ回路グループのみ活性化しデータ読み出し電流を低減させることで読み出しマージンを向上させることができるが、セルフリフレッシュのピーク電流は変化しない。ここで、まず、読み出しデータの１つのセンスアンプ回路グループが活性化された後、残りのセンスアンプグループが同時に活性化される。

（４）特許文献４
特許文献４では、同じコラムラインのセンスアンプは同じセンスアンプ回路グループに分割されないという特徴を有する。

（５）特許文献５
特許文献５では、同じコラムラインのセンスアンプは複数のセンスアンプ回路グループに分割されないという特徴を有する。

以上詳述したように、本発明に係る半導体記憶装置によれば、リフレッシュ時の大きなピーク電流ＩＤＤＰを低減するとともに、ビット線のセンスアンプマージンを所定値以上確保することができる。

１０，１０Ａ…制御回路、
１１…Ｘデコーダ、
１２…ワード線ドライバ回路、
１３…ダミービット線、
Ｂ０〜Ｂ３…バンク、
ＢＧ０〜ＢＧ１…センスアンプ回路グループ、
ＤＬ００〜ＤＬ１１…データ線、
ＭＣ…メモリセル、
ＮＳ０／ＰＳ０〜ＮＳ３／ＰＳ３…センスアンプ活性化信号、
Ｐｔｒ０，Ｐｔｒ０ａ，Ｎｔｒ０，Ｎｔｒ０ａ，ＰｔｒＡ，ＮｔｒＡ…ＭＯＳトランジスタ、
ＳＡ，ＳＡａ…センスアンプ、
ＳＬＡ０，ＳＬＡ１，ＳＬＡ０Ａ，ＳＬＡ１Ａ…センスアンプラッチ回路、
ＷＬ０〜ＷＬ３…ワード線。

Claims (4)

1. 複数のワード線と複数のビット線の各交差点にそれぞれメモリセルを有し、前記メモリセルからデータを読み出すセンスアンプと、前記センスアンプを活性化してラッチさせる第１のトランジスタと第２のトランジスタとを備えた半導体記憶装置であって、
   複数の前記センスアンプは複数のセンスアンプ回路グループに分割され、
   データの読み出し時に、すべての前記センスアンプ回路グループを前記第２のトランジスタに入力される共通の信号により同時に活性化した後、前記各センスアンプ回路グループを前記第１のトランジスタに入力される信号により順次活性化し、
   前記第２のトランジスタの駆動能力は前記第１のトランジスタの駆動能力よりも弱くなるように構成されることを特徴とする半導体記憶装置。
2. 上記半導体記憶装置のメモリ領域は複数のバンクグループに分割されることを特徴とする請求項１に記載の半導体記憶装置。
3. 上記データの読み出し時は、上記メモリセルのリフレッシュ時であることを特徴とする請求項１又は２に記載の半導体記憶装置。
4. 上記分割され互いに隣接するセンスアンプ回路グループの間に、接地されたダミービット線を形成したことを特徴とする請求項１〜３のうちのいずれか１つに記載の半導体記憶装置。

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