JP6166810B1 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP6166810B1 JP6166810B1 JP2016044135A JP2016044135A JP6166810B1 JP 6166810 B1 JP6166810 B1 JP 6166810B1 JP 2016044135 A JP2016044135 A JP 2016044135A JP 2016044135 A JP2016044135 A JP 2016044135A JP 6166810 B1 JP6166810 B1 JP 6166810B1
- Authority
- JP
- Japan
- Prior art keywords
- sense amplifier
- data
- amplifier circuit
- divided
- dram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 230000004913 activation Effects 0.000 abstract description 17
- 230000003111 delayed effect Effects 0.000 abstract description 3
- 101000973623 Homo sapiens Neuronal growth regulator 1 Proteins 0.000 description 12
- 102100022223 Neuronal growth regulator 1 Human genes 0.000 description 12
- 238000010586 diagram Methods 0.000 description 12
- 101000689199 Homo sapiens Src-like-adapter Proteins 0.000 description 6
- 102100024519 Src-like-adapter Human genes 0.000 description 6
- 230000003213 activating effect Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
- G11C14/0009—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a DRAM cell
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
Description
(従来例2)DRAMの1つのバンクのセンスアンプ回路を複数のグループに分割すること。
複数のワード線に平行な同じコラムラインの複数のセンスアンプは複数のセンスアンプ回路グループに分割され、
上記分割されたセンスアンプ回路グループは、データの読み出し時のワード線の活性化から遅延されたラッチ信号に基づき読み出しデータをラッチする第2のトランジスタをさらに備えたことを特徴とする。
複数のワード線に平行な同じコラムラインの複数のセンスアンプは上記分割されたバンクグループ毎に複数のセンスアンプ回路グループに分割されたことを特徴とする。
図5Aは本発明の実施形態1に係るDRAMの構成例を示すブロック図である。また、図5Bは図5AのDRAMの詳細構成例を示す回路図である。図5A及び図5Bにおいて、実施形態1に係るDRAMは、従来例に係る図2A及び図3AのDRAMに比較して、以下の点が異なることを特徴としている。
(1)制御回路10に代えて、データのセンシングの最初の所定の短時間においてデータ線DL00,DL01,DL10,DL11のデータをラッチするためのラッチ信号PSA,NSAをさらに発生する制御回路10Aを備えること。ここで、ラッチ信号PSA,NSAはデータのセンシング時のワード線の活性化に所定時間だけ遅延して、異なるセンスアンプ回路グループBG0,BG1内にあるセンスアンプを同時に活性化される。
(2)センスアンプラッチ回路SLA0に代えて、ラッチ信号PSAに基づきデータ線DL00のデータをラッチするPチャンネルMOSトランジスタPtrAと、ラッチ信号NSAに基づきデータ線DL01のデータをラッチするNチャンネルMOSトランジスタNtrAとを備えるセンスアンプラッチ回路SLA0Aを備えたこと。
(3)センスアンプラッチ回路SLA1に代えて、ラッチ信号PSAに基づきデータ線DL10のデータをラッチするPチャンネルMOSトランジスタPtrAと、ラッチ信号NSAに基づきデータ線DL11のデータをラッチするNチャンネルMOSトランジスタNtrAとを備えるセンスアンプラッチ回路SLA1Aを備えたこと。
図6Aは本発明の実施形態2に係るDRAMの詳細構成例を示す回路図である。図6Aにおいて、従来例の図3Aの回路に、隣接するセンスアンプ回路グループBG0,BG1間の領域において、接地電圧VSSに接続されたダミービット線13を追加して形成したことを特徴とする。その他の構成は図3Aと同様である。
(1)特許文献1
特許文献1では、センスアンプを複数のセンスアンプ回路グループに分割することが開示され、各分割されたセンスアンプ回路グループのみがセンスアンプ活性化信号によって活性化されます。しかし、分割されたセンスアンプ回路グループが同時に活性化されることはなく、また分割されたセンスアンプ回路グループ間のダミービット線は開示されていない。
特許文献2では、センスアンプを複数のセンスアンプ回路グループに分割される。各分割されたセンスアンプ回路グループのみがセンスアンプ活性化信号によって活性化される。しかし、分割されたセンスアンプ回路グループが同時に活性化されない。
特許文献3では、センスアンプを複数のセンスアンプ回路グループに分割される。ここで、読み出すセンスアンプ回路グループのみ活性化しデータ読み出し電流を低減させることで読み出しマージンを向上させることができるが、セルフリフレッシュのピーク電流は変化しない。ここで、まず、読み出しデータの1つのセンスアンプ回路グループが活性化された後、残りのセンスアンプグループが同時に活性化される。
特許文献4では、同じコラムラインのセンスアンプは同じセンスアンプ回路グループに分割されないという特徴を有する。
特許文献5では、同じコラムラインのセンスアンプは複数のセンスアンプ回路グループに分割されないという特徴を有する。
11…Xデコーダ、
12…ワード線ドライバ回路、
13…ダミービット線、
B0〜B3…バンク、
BG0〜BG1…センスアンプ回路グループ、
DL00〜DL11…データ線、
MC…メモリセル、
NS0/PS0〜NS3/PS3…センスアンプ活性化信号、
Ptr0,Ptr0a,Ntr0,Ntr0a,PtrA,NtrA…MOSトランジスタ、
SA,SAa…センスアンプ、
SLA0,SLA1,SLA0A,SLA1A…センスアンプラッチ回路、
WL0〜WL3…ワード線。
Claims (4)
- 複数のワード線と複数のビット線の各交差点にそれぞれメモリセルを有し、前記メモリセルからデータを読み出すセンスアンプと、前記センスアンプを活性化してラッチさせる第1のトランジスタと第2のトランジスタとを備えた半導体記憶装置であって、
複数の前記センスアンプは複数のセンスアンプ回路グループに分割され、
データの読み出し時に、すべての前記センスアンプ回路グループを前記第2のトランジスタに入力される共通の信号により同時に活性化した後、前記各センスアンプ回路グループを前記第1のトランジスタに入力される信号により順次活性化し、
前記第2のトランジスタの駆動能力は前記第1のトランジスタの駆動能力よりも弱くなるように構成されることを特徴とする半導体記憶装置。 - 上記半導体記憶装置のメモリ領域は複数のバンクグループに分割されることを特徴とする請求項1に記載の半導体記憶装置。
- 上記データの読み出し時は、上記メモリセルのリフレッシュ時であることを特徴とする請求項1又は2に記載の半導体記憶装置。
- 上記分割され互いに隣接するセンスアンプ回路グループの間に、接地されたダミービット線を形成したことを特徴とする請求項1〜3のうちのいずれか1つに記載の半導体記憶装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016044135A JP6166810B1 (ja) | 2016-03-08 | 2016-03-08 | 半導体記憶装置 |
TW105116663A TWI592941B (zh) | 2016-03-08 | 2016-05-27 | 半導體記憶裝置 |
CN201610421756.2A CN107170479B (zh) | 2016-03-08 | 2016-06-14 | 半导体存储器装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016044135A JP6166810B1 (ja) | 2016-03-08 | 2016-03-08 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP6166810B1 true JP6166810B1 (ja) | 2017-07-19 |
JP2017162527A JP2017162527A (ja) | 2017-09-14 |
Family
ID=59351290
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016044135A Active JP6166810B1 (ja) | 2016-03-08 | 2016-03-08 | 半導体記憶装置 |
Country Status (3)
Country | Link |
---|---|
JP (1) | JP6166810B1 (ja) |
CN (1) | CN107170479B (ja) |
TW (1) | TWI592941B (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114155896B (zh) * | 2020-09-04 | 2024-03-29 | 长鑫存储技术有限公司 | 半导体装置 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6120297A (ja) * | 1984-07-06 | 1986-01-29 | Toshiba Corp | 半導体メモリのセンスアンプ駆動信号供給回路 |
JP2666943B2 (ja) * | 1988-01-27 | 1997-10-22 | 株式会社東芝 | 半導体記憶装置 |
JPH0289283A (ja) * | 1988-09-26 | 1990-03-29 | Nec Ic Microcomput Syst Ltd | センスアンプ回路 |
JPH04109488A (ja) * | 1990-08-29 | 1992-04-10 | Mitsubishi Electric Corp | ダイナミック型半導体記憶装置 |
US5434815A (en) * | 1994-01-19 | 1995-07-18 | Atmel Corporation | Stress reduction for non-volatile memory cell |
GB2338808B (en) * | 1998-06-23 | 2002-02-27 | Mitel Semiconductor Ltd | Semiconductor memories |
JP3751594B2 (ja) * | 2002-01-11 | 2006-03-01 | 株式会社東芝 | 半導体記憶装置 |
JP5215769B2 (ja) * | 2008-08-07 | 2013-06-19 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
-
2016
- 2016-03-08 JP JP2016044135A patent/JP6166810B1/ja active Active
- 2016-05-27 TW TW105116663A patent/TWI592941B/zh active
- 2016-06-14 CN CN201610421756.2A patent/CN107170479B/zh active Active
Also Published As
Publication number | Publication date |
---|---|
JP2017162527A (ja) | 2017-09-14 |
CN107170479B (zh) | 2020-06-09 |
TWI592941B (zh) | 2017-07-21 |
TW201732793A (zh) | 2017-09-16 |
CN107170479A (zh) | 2017-09-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8223568B2 (en) | Semiconductor memory device adopting improved local input/output line precharging scheme | |
US7158430B2 (en) | Bit line sense amplifier control circuit | |
US20070268764A1 (en) | Low voltage sense amplifier and sensing method | |
KR100780613B1 (ko) | 반도체 메모리 소자 및 그 구동방법 | |
JP4629249B2 (ja) | 半導体記憶装置及びその情報読み出し方法 | |
JP2004039204A (ja) | ワードライン駆動回路 | |
JP2006324007A (ja) | Dramアレイ用ビット線プリチャージ手法 | |
US9076504B2 (en) | Semiconductor memory device and refresh method thereof | |
JP2009076144A (ja) | 半導体装置 | |
JP2003109398A (ja) | 半導体記憶装置 | |
US8027193B2 (en) | Semiconductor memory device having bit line disturbance preventing unit | |
JP6166810B1 (ja) | 半導体記憶装置 | |
KR100438237B1 (ko) | 테스트 회로를 갖는 반도체 집적 회로 | |
US7701798B2 (en) | Power supply circuit for sense amplifier of semiconductor memory device | |
US7203102B2 (en) | Semiconductor memory having tri-state driver device | |
JPH0713861B2 (ja) | 半導体記憶装置 | |
KR101171254B1 (ko) | 비트라인 센스앰프 제어 회로 및 이를 구비하는 반도체 메모리 장치 | |
JP2004071119A (ja) | 半導体記憶装置 | |
JP4406527B2 (ja) | 半導体集積回路装置 | |
JP2000348484A (ja) | 少なくとも一つのメモリーセルにカップリングされたシングルビットラインを有する強誘電体メモリ素子 | |
CN107346667A (zh) | Sram读辅助电路及sram | |
CN116072169A (zh) | 存储器读写电路、存储器控制方法及电子设备 | |
CN116072170A (zh) | 存储器读写电路、存储器控制方法及电子设备 | |
JPH0785659A (ja) | 半導体記憶装置 | |
JPH0737995A (ja) | ダイナミック型半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170524 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170606 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170623 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6166810 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |