JP6166098B2 - 半導体メモリおよび半導体メモリの動作方法 - Google Patents

Description

本発明は、半導体メモリおよび半導体メモリの動作方法に関する。

直列に接続された複数のセルトランジスタのドレインおよびソースに、ビット線およびソース線を交互に接続する不揮発性の半導体メモリが提案されている。この種の半導体メモリは、互いに異なる論理を保持可能な一対のトランジスタを含むメモリセルを有する（例えば、特許文献１、２参照）。あるいは、この種の半導体メモリは、制御電極および補助電極を有するセルトランジスタを含むメモリセルを有する（例えば、特許文献３参照）。

特開２００７−８７４４１号公報 特開２０１２−１７４３１９号公報 特開２００６−６００３０号公報

この種の半導体メモリでは、１つのメモリセルからデータを読み出すときに、隣接するメモリセルのセルトランジスタの閾値電圧が低い側の論理に設定されていると、隣接するメモリセルにリーク電流が流れる場合がある。セルトランジスタに補助電極を設けることでリーク電流は抑制されるが、この場合、補助電極を持たないメモリセルに比べてメモリセルのサイズは大きくなる。

本件開示の半導体メモリは、メモリセルのアクセス時に、アクセスされないメモリセルのリーク電流をメモリセルのサイズを変えることなく抑制することを目的とする。

一つの観点によれば、半導体メモリは、交互に配置される複数のソース線および複数のビット線と、一端が複数のビット線に含まれる第１ビット線に接続され、他端が複数のソース線に含まれる第１ソース線に接続された第１セルトランジスタと、一端が第１ビット線に接続され、他端が複数のソース線に含まれる第２ソース線に接続された第２セルトランジスタとを含み、第１セルトランジスタおよび第２セルトランジスタを互いに異なる閾値電圧に設定することで論理を記憶する複数のメモリセルと、メモリセルからデータを読み出す読み出し動作時に、複数のソース線のうち、データを読み出すメモリセルの一方側に配置されるソース線群を第１電圧に設定し、複数のソース線のうち、データを読み出すメモリセルの他方側に配置されるソース線群を第１電圧と異なる第２電圧に設定するソース線制御回路と、読み出し動作時に、データを読み出すメモリセルに接続されたビット線の電圧値に基づいてデータの論理を判定する読み出し回路とを有する。

別の観点によれば、半導体メモリの動作方法は、交互に配置される複数のソース線および複数のビット線と、一端が複数のビット線に含まれる第１ビット線に接続され、他端が複数のソース線に含まれる第１ソース線に接続された第１セルトランジスタと、一端が第１ビット線に接続され、他端が複数のソース線に含まれる第２ソース線に接続された第２セルトランジスタとを含み、第１セルトランジスタおよび第２セルトランジスタを互いに異なる閾値電圧に設定することで論理を記憶する複数のメモリセルとを備える半導体メモリの動作方法であって、メモリセルからデータを読み出す読み出し動作時に、複数のソース線のうち、データを読み出すメモリセルの一方側に配置されるソース線群を第１電圧に設定し、複数のソース線のうち、データを読み出すメモリセルの他方側に配置されるソース線群を第１電圧と異なる第２電圧に設定し、読み出し動作時に、データを読み出すメモリセルに接続されたビット線の電圧値に基づいてデータの論理を判定する。

本件開示の半導体メモリおよび半導体メモリの動作方法は、メモリセルのアクセス時に、アクセスされないメモリセルのリーク電流をメモリセルのサイズを変えることなく抑制できる。

半導体メモリおよび半導体メモリの動作方法の一実施形態を示す図である。 半導体メモリおよび半導体メモリの動作方法の別の実施形態を示す図である。 図２に示したメモリセルアレイ、Ｙ制御回路およびアンプ回路の例を示す図である。 図２に示したソース線制御回路の例を示す図である。 図４に示したデコード回路の動作の例を示す図である。 図４に示した制御信号生成回路の例を示す図である。 図３および図４に示したソース線ドライバの例を示す図である。 図２に示した半導体メモリの読み出し動作の例を示す図である。 図８に示した読み出し動作時の信号波形の例を示す図である。 図２に示した半導体メモリの書き込み動作の例を示す図である。 図１０に示した書き込み動作時の信号波形の例を示す図である。 図２に示した半導体メモリの書き込み動作の別の例を示す図である。 図１２に示した書き込み動作時の信号波形の例を示す図である。 図２に示した半導体メモリの書き込みベリファイ動作の例を示す図である。 図１４に示した書き込みベリファイ動作時の信号波形の例を示す図である。 図２に示した半導体メモリの消去動作の例を示す図である。 図１６に示した消去動作時の信号波形の例を示す図である。 図２に示した半導体メモリの消去ベリファイ動作の例を示す図である。 図１８に示した消去ベリファイ動作時の信号波形の例を示す図である。 半導体メモリおよび半導体メモリの動作方法の別の実施形態を示す図である。 図２０に示したメモリセルアレイ、Ｙ制御回路およびアンプ回路の例を示す図である。 図２０に示したソース線制御回路内の制御信号生成回路の例を示す図である。 図２１に示したソース線ドライバの例を示す図である。 図２０に示した半導体メモリの読み出し動作の例を示す図である。 図２０に示した半導体メモリの書き込み動作の例を示す図である。 図２５に示した書き込み動作時の信号波形の例を示す図である。 図２０に示した半導体メモリの書き込みベリファイ動作の例を示す図である。 図２７に示した書き込みベリファイ動作時の信号波形の例を示す図である。 図２０に示した半導体メモリの消去動作の例を示す図である。 図２０に示した半導体メモリの消去ベリファイ動作の例を示す図である。 図３０に示した消去ベリファイ動作時の信号波形の例を示す図である。 図１、図２および図２０に示した半導体メモリが搭載されるシステムの例を示す図である。 図３２に示したシステムの動作の例を示す図である。

以下、図面を用いて実施形態を説明する。信号が伝達される信号線は、信号名と同じ符号を使用する。末尾に”Ｚ”の付いている信号は、正論理を示す。末尾に”Ｘ”が付いている信号は、負論理を示す。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリード、あるいは半導体チップ上の複数のマクロ間の入出力端子である。外部端子を介して供給される信号には、端子名と同じ符号を使用する。

図１は、半導体メモリおよび半導体メモリの動作方法の一実施形態を示している。例えば、この実施形態の半導体メモリＭＥＭは、フラッシュメモリ等の不揮発性半導体メモリである。半導体メモリＭＥＭは、クロック信号に同期して動作してもよく、クロック信号に非同期で動作してもよい。

半導体メモリＭＥＭは、交互に配置される複数のソース線ＳＬ（ＳＬ０、ＳＬ１、ＳＬ２、ＳＬ３）および複数のビット線ＢＬ（ＢＬ０、ＢＬ１、ＢＬ２）と、複数のメモリセルＭＣ（ＭＣ０、ＭＣ１、ＭＣ２）とを有している。また、半導体メモリＭＥＭは、ソース線制御回路ＳＬＣＮＴと、読み出し回路ＲＥＡＤとを有している。なお、メモリセルＭＣの数、ソース線ＳＬの数、ビット線ＢＬの数、およびワード線ＷＬの数は、図１に示した構成に限定されない。

メモリセルＭＣ０は、一端がビット線ＢＬ０に接続され、他端がソース線ＳＬ０に接続されたセルトランジスタＣＴａ０および一端がビット線ＢＬ０に接続され、他端がソース線ＳＬ１に接続されたセルトランジスタＣＴｂ０を有している。メモリセルＭＣ１は、一端がビット線ＢＬ１に接続され、他端がソース線ＳＬ１に接続されたセルトランジスタＣＴａ１および一端がビット線ＢＬ１に接続され、他端がソース線ＳＬ２に接続されたセルトランジスタＣＴｂ１を有している。メモリセルＭＣ２は、一端がビット線ＢＬ２に接続され、他端がソース線ＳＬ２に接続されたセルトランジスタＣＴａ２および一端がビット線ＢＬ２に接続され、他端がソース線ＳＬ３に接続されたセルトランジスタＣＴｂ２を有している。

例えば、各セルトランジスタＣＴａ、ＣＴｂは、コントロールゲートＣＧおよびフローティングゲートＦＧを有しており、ｎチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタタイプである。なお、セルトランジスタＣＴａ、ＣＴｂは、導電性のフローティングゲートＦＧの代わりに、絶縁性のトラップゲートを有してもよい。

なお、各メモリセルＭＣは、リーク電流を抑制するための補助コントロールゲートを有しておらず、セルトランジスタＣＴａ、ＣＴｂは、製造可能な最小寸法で設計されている。

例えば、各メモリセルＭＣのセルトランジスタＣＴａ、ＣＴｂのコントロールゲートＣＧは、ワード線ＷＬに接続されている。なお、メモリセルＭＣが複数行に配置される場合、各行のメモリセルＭＣは、互いに異なるワード線ＷＬに接続される。

各メモリセルＭＣの末尾に括弧で示した数値は、各メモリセルＭＣが記憶する論理を示す。メモリセルＭＣ２の末尾に括弧で示した”ＥＲＳ”は、メモリセルＭＣ２が消去状態にあり、論理を記憶していないことを示す。

各セルトランジスタＣＴａ、ＣＴｂの末尾に括弧で示した数値は、各セルトランジスタＣＴａ、ＣＴｂが記憶する論理を示す。例えば、論理１を記憶するセルトランジスタＣＴａ１は、消去状態であり、プログラム状態に比べて低い閾値電圧に設定されている。例えば、論理０を記憶するセルトランジスタＣＴｂ１は、プログラム状態であり、消去状態に比べて高い閾値電圧に設定されている。

論理１を記憶するメモリセルＭＣ１は、セルトランジスタＣＴａ１が消去状態であり、セルトランジスタＣＴｂ１がプログラム状態である。論理０を記憶するメモリセルＭＣ０は、セルトランジスタＣＴａ０がプログラム状態であり、セルトランジスタＣＴｂ０が消去状態である。すなわち、各メモリセルＭＣは、セルトランジスタＣＴａ、ＣＴｂに互いに異なる閾値電圧に設定することで論理を記憶し、各メモリセルＭＣが記憶する論理は、セルトランジスタＣＴａの論理に等しい。なお、セルトランジスタＣＴａ、ＣＴｂの両方がプログラム状態に設定されることはない。

ソース線制御回路ＳＬＣＮＴは、メモリセルＭＣからデータを読み出す読み出し動作時に、データを読み出すメモリセルＭＣの一方側（例えば、図１の右側）に配置されるソース線群ＳＬを電源電圧ＶＤＤに設定する。また、ソース線制御回路ＳＬＣＮＴは、データを読み出すメモリセルＭＣの他方側（例えば、図１の左側）に配置されるソース線群ＳＬを接地電圧ＶＳＳに設定する。電源電圧ＶＤＤは、第１電圧の一例であり、接地電圧ＶＳＳは、第２電圧の一例である。なお、第１電圧と第２電圧は、消去状態のセルトランジスタＣＴａ（またはＣＴｂ）にセル電流を流すことが可能な電圧を印加可能であれば、電源電圧ＶＤＤおよび接地電圧ＶＳＳ以外でもよい。

読み出し回路ＲＥＡＤは、読み出し動作時に、データを読み出すメモリセルＭＣに接続されたビット線ＢＬの電圧値に基づいて、メモリセルＭＣに記憶されているデータの論理を判定し、読み出しデータＤＯとして出力する。なお、この実施形態では、複数の読み出し回路ＲＥＡＤが、ビット線ＢＬ０−ＢＬ２にそれぞれ接続されているが、１つの読み出し回路ＲＥＡＤが、ビット線ＢＬ０−ＢＬ２の１つを選択する選択スイッチを介してビット線ＢＬ０−ＢＬ２に接続されてもよい。

例えば、メモリセルＭＣ１からデータ（論理１）を読み出す場合、図１に示すように、ソース線制御回路ＳＬＣＮＴは、ソース線ＳＬ２、ＳＬ３を電源電圧ＶＤＤに設定し、ソース線ＳＬ０、ＳＬ１を接地電圧ＶＳＳに設定する。セルトランジスタＣＴａ１は、閾値電圧が低いため、ソース線ＳＬ２からビット線ＢＬ１にセル電流を流す。セルトランジスタＣＴｂ１は、閾値電圧が高いため、ビット線ＢＬ１からソース線ＳＬ１にセル電流を流さない。このため、ビット線ＢＬ１の電圧は上昇する。ビット線ＢＬ１に接続された読み出し回路ＲＥＡＤは、ビット線ＢＬ１のハイレベルに基づいて、メモリセルＭＣ１に記憶されているデータが論理１であることを判定する。

ソース線制御回路ＳＬＣＮＴは、ソース線ＳＬ２、ＳＬ３を電源電圧ＶＤＤに設定するため、メモリセルＭＣ２が消去状態であり、セルトランジスタＣＴａ２、ＣＴｂ２の閾値電圧が低い場合にも、セル電流は流さない。すなわち、ソース線ＳＬ２、ＳＬ３が同電圧に設定されることで、読み出し動作でアクセスされない消去状態のメモリセルＭＣ２を介して、ソース線ＳＬ２、ＳＬ３間にリーク電流は発生しない。

なお、メモリセルＭＣ０からデータ（論理０）を読み出す場合、ソース線制御回路ＳＬＣＮＴは、ソース線ＳＬ１、ＳＬ２、ＳＬ３を電源電圧ＶＤＤに設定し、ソース線ＳＬ０を接地電圧ＶＳＳに設定する。セルトランジスタＣＴａ０は、閾値電圧が高いため、ソース線ＳＬ１からビット線ＢＬ０にセル電流を流さない。セルトランジスタＣＴｂ０は、閾値電圧が低いため、ビット線ＢＬ０からソース線ＳＬ０にセル電流を流す。このため、ビット線ＢＬ０の電圧は低下する。ビット線ＢＬ０に接続された読み出し回路ＲＥＡＤは、ビット線ＢＬ０のロウレベルに基づいて、メモリセルＭＣ０に記憶されているデータが論理０であることを判定する。

メモリセルＭＣ０からデータ（論理０）を読み出す場合にも、消去状態のメモリセルＭＣ２のセルトランジスタＣＴａ２、ＣＴｂ２を介して、ソース線ＳＬ２、ＳＬ３間にリーク電流は発生しない。例えば、メモリセルＭＣ１が消去状態である場合にも、セルトランジスタＣＴａ１、ＣＴｂ１を介して、ソース線ＳＬ１、ＳＬ２間にリーク電流は発生しない。

以上、この実施形態では、メモリセルＭＣのアクセス時に、アクセスされないメモリセルＭＣでのリーク電流をメモリセルＭＣのサイズを変えることなく抑制することができ、半導体メモリＭＥＭの消費電力の増加を抑制することができる。

図２は、半導体メモリおよび半導体メモリの動作方法の別の実施形態を示している。例えば、この実施形態の半導体メモリＭＥＭは、フラッシュメモリ等の不揮発性半導体メモリである。半導体メモリＭＥＭは、コマンド生成回路１０、テストモード制御回路１２、データ入出力回路１４、内部電圧生成回路１６、ＣＡＭアクセス制御回路１８、ＣＡＭ（Content Addressable Memory）、動作制御回路２２、内部アドレス生成回路２４、アドレス選択回路２６、メモリコア２８およびバス制御回路３０を有している。

コマンド生成回路１０は、クロック信号ＣＬＫに同期して、チップイネーブル信号ＣＥＸおよびライトイネーブル信号ＷＥＸ等をコマンド信号として受ける。なお、半導体メモリＭＥＭは、クロック信号ＣＬＫに非同期で動作してもよい。コマンド信号が読み出しコマンドを示すとき、コマンド生成回路１０は、読み出し動作を実行するために読み出しコマンド信号ＲＤＣを出力する。コマンド信号が書き込みコマンドを示すとき、コマンド生成回路１０は、書き込み動作を実行するために書き込みコマンド信号ＷＲＣを出力する。コマンド信号が消去コマンドを示すとき、コマンド生成回路１０は、消去動作を実行するために消去コマンド信号ＥＲＳＣを出力する。コマンド信号がテストコマンドを示すとき、コマンド生成回路１０はテストモード信号ＴＭを出力する。

テストモード制御回路１２は、テストコマンドとともに供給されるアドレス信号ＦＡ（ＦＡ００−ＦＡ２０）に応じて、半導体メモリＭＥＭの内部状態（初期値）を設定するために複数のテスト制御信号ＴＣＮＴを出力する。例えば、テスト制御信号ＴＣＮＴにより、ＣＡＭに保持される値が変更され、内部電圧生成回路１６により生成される内部電圧の値が変更される。

データ入出力回路１４は、書き込み動作時およびテストコマンドの入力時にデータ入力端子ＤＩＮ（ＤＩＮ００−ＤＩＮ１５）を介して書き込みデータを受け、受けたデータをデータ入力線ＤＴＩＮに出力する。データ入出力回路１４は、読み出し動作時にデータ出力線ＤＴＯＵＴを介してメモリコア２８からの読み出しデータを受け、受けたデータをデータ出力端子ＤＯＵＴ（ＤＯＵＴ００−ＤＯＵＴ１５）に出力する。なお、データ入力端子ＤＩＮおよびデータ出力端子ＤＯＵＴは、１６ビットに限定されない。また、データ入力端子ＤＩＮとデータ出力端子ＤＯＵＴのビット数は相違してもよい。例えば、データ出力端子ＤＯＵＴのビット数をデータ入力端子ＤＩＮのビット数の４倍にしてもよい。データ入力信号ＤＩＮとデータ出力信号ＤＯＵＴとを共通のデータ端子を介して入出力してもよい。

内部電圧生成回路１６は、電源電圧ＶＤＤ（例えば、１．２Ｖ）、電源電圧ＶＤＤＥ（例えば、２．７Ｖから５．５Ｖのいずれか）および接地電圧ＶＳＳに基づいてハイレベル電圧ＶＷＬ、ＶＳＥＣＹ、ＶＰＷ、および負電圧ＶＮＷＬ等を生成する。例えば、内部電圧生成回路１６は、電源電圧ＶＤＤより高い電圧ＶＷＬ、ＶＳＥＣＹ、ＶＰＷを生成するためのポンプ回路、および負電圧ＶＮＷＬを生成するためのポンプ回路を有している。各ポンプ回路は、ダイオード接続されるトランジスタおよびキャパシタを有している。

ハイレベル電圧ＶＷＬ（例えば、５Ｖ）は、読み出し動作および書き込み動作時に、図３に示すワード線ＷＬに供給される。また、ハイレベル電圧ＶＷＬ（例えば、５Ｖ）は、書き込み動作時にビット線ＢＬおよびソース線ＳＬに供給される。さらに、ハイレベル電圧ＶＷＬ（例えば、６．５Ｖ）は、書き込みベリファイ動作時にワード線ＷＬに供給され、ハイレベル電圧ＶＷＬ（例えば、３．５Ｖ）は、消去ベリファイ動作時にワード線ＷＬに供給される。以下の説明では、電圧値が５Ｖのハイレベル電圧ＶＷＬは、電源電圧ＶＣＣとも称される。

ハイレベル電圧ＶＳＥＣＹ（例えば、２．５Ｖまたは９．３Ｖ）は、読み出し動作および書き込み動作時にコラム選択信号線ＳＥＣＹに供給される。ハイレベル電圧ＶＰＷ（例えば、９．３Ｖ）は、書き込み動作時にワード線ＷＬに供給される。また、ハイレベル電圧ＶＰＷは、消去動作時にメモリセルアレイ３２のウエル領域（例えば、ｐ型ウェル領域）に供給される。ウエル領域が電気的に分離された複数のセクタをメモリセルアレイ３２が有する場合、ハイレベル電圧は、消去動作を実行するセクタのウエル領域に供給される。ウエル領域ＰＷは、図３に示すセルトランジスタＣＴ（ＣＴａ００、ＣＴｂ００など；例えば、ｎＭＯＳトランジスタ）のバッグゲートである。負電圧ＶＮＷＬ（例えば、−９．３Ｖ）は、消去動作時にワード線ＷＬに供給される。

電源電圧ＶＤＤ、ＶＤＤＥは、半導体メモリＭＥＭの他の回路にも供給される。電源電圧ＶＤＤ、ＶＤＤＥがチップ温度等により変動することが想定されるとき、内部電圧生成回路１６は、電源電圧ＶＤＤ、ＶＤＤＥの変動に追従しない一定の電源電圧を、電源電圧ＶＤＤ、ＶＤＤＥを用いて生成し、他の回路に供給してもよい。

ＣＡＭアクセス制御回路１８は、ハイレベル電圧ＶＷＬ、ＶＳＥＣＹ、ＶＰＷおよび負電圧ＶＮＷＬの少なくともいずれかの値を設定するための設定情報ＳＩＮＦをＣＡＭに書き込むために、テスト制御信号ＴＣＮＴに応じて、ＣＡＭ書き込みコマンドをＣＡＭに出力する。例えば、ＣＡＭは、図３に示すメモリセルＭＣ（ＭＣ００など）と同様に、フローティングゲートを有する複数組の不揮発性のメモリセルを有しており、設定情報ＳＩＮＦを記憶する。ＣＡＭは、コマンド生成回路１０からのＣＡＭ読み出し要求に応答して、ＣＡＭ内のメモリセルに記憶している設定情報ＳＩＮＦを内部電圧生成回路１６に出力する。例えば、ＣＡＭから内部電圧生成回路１６への設定情報ＳＩＮＦの転送は、半導体メモリＭＥＭのパワーオンシーケンス中に行われる。

この実施形態では、半導体メモリＭＥＭの製造工程において、テスト制御信号ＴＣＮＴが内部電圧生成回路１６に供給され、半導体メモリＭＥＭのテストが、ハイレベル電圧ＶＷＬ、ＶＳＥＣＹ、ＶＰＷおよび負電圧ＶＮＷＬの少なくともいずれかの値を変更しながら実施される。そして、最適な電圧値が判明する。最適な電圧値を示す設定情報ＳＩＮＦは、テスト制御信号ＴＣＮＴとしてＣＡＭアクセス制御回路１８に供給され、ＣＡＭに書き込まれる。この際、アドレス端子ＦＡから供給されるアドレスは、設定情報ＳＩＮＦを書き込む位置を示す。

この後、半導体メモリＭＥＭは、システムＳＹＳ（図３２）等に搭載される。半導体メモリＭＥＭは、例えば、システムＳＹＳのパワーオンシーケンス中に初期設定コマンドを受ける。コマンド生成回路１０は、ＣＡＭに保持されている設定情報ＳＩＮＦを内部電圧生成回路１６に転送するために、初期設定コマンドに応答してＣＡＭに読み出し要求を出力する。内部電圧生成回路１６は、ＣＡＭからの設定情報ＳＩＮＦに基づいて、ハイレベル電圧ＶＷＬ、ＶＳＥＣＹ、ＶＰＷおよび負電圧ＶＮＷＬの少なくともいずれかの値を最適な値に設定する。

例えば、設定情報ＳＩＮＦに基づいて、参照する電源電圧や、ポンプ回路内のダイオード接続されるトランジスタの接続数やキャパシタの数が変更される。なお、内部電圧生成回路１６がハイレベル電圧ＶＷＬ、ＶＳＥＣＹ、ＶＰＷおよび負電圧ＶＮＷＬの値を常に高い精度で生成可能なとき、テストモード制御回路１２、ＣＡＭアクセス制御回路１８およびＣＡＭ２０は、半導体メモリＭＥＭに形成されなくてもよい。

動作制御回路２２は、コマンド生成回路１０からの読み出しコマンド信号ＲＤＣ、書き込みコマンド信号ＷＲＣおよび消去コマンドＥＲＳＣに応じてメモリコア２８を動作させるための複数の動作制御信号ＣＮＴを出力する。動作制御信号ＣＮＴは、図４に示すタイミング信号ＰＧＭ１Ｚ、ＰＧＭ２Ｚ、ＲＤＤＺ、ＥＲＳ１Ｚ、ＥＲＳ２Ｚおよび制御信号ＬＦＴＷＺを含む。動作制御回路２２は、書き込み動作時に、データ入力線ＤＴＩＮから論理１の書き込みデータを受ける場合に制御信号ＬＦＴＷＺをハイレベルに設定し、データ入力線ＤＴＩＮから論理０の書き込みデータを受ける場合に制御信号ＬＦＴＷＺをロウレベルに設定する。動作制御回路２２は、読み出し動作時に、制御信号ＬＦＴＷＺをハイレベルに設定する。動作制御回路２２は、書き込みベリファイ動作時および消去ベリファイ動作時に、メモリセルＭＣの一方のセルトランジスタＣＴｂ（図３）の閾値電圧を確認する場合に制御信号ＬＦＴＷＺをハイレベルに設定する。動作制御回路２２は、書き込みベリファイ動作時および消去ベリファイ動作時に、メモリセルＭＣの他方のセルトランジスタＣＴａ（図３）の閾値電圧を確認する場合に制御信号ＬＦＴＷＺをロウレベルに設定する。

また、動作制御回路２２は、書き込みベリファイ動作時に、センスアンプＶＳＡからデータＤＯＶＸを受け、データの書き込みが十分でない場合に追加の書き込み動作を実行する。動作制御回路２２は、消去ベリファイ動作時に、センスアンプＶＳＡからデータＤＯＶＸを受け、データの消去が十分でない場合に追加の消去動作を実行する。内部アドレス生成回路２４は、消去動作中の消去ベリファイ動作時に、内部アドレス信号ＩＡを順次に生成する。

アドレス選択回路２６は、アドレス端子ＦＡ（ＦＡ００−ＦＡ２０）を介して供給されるアドレス信号ＦＡまたは内部アドレス信号ＩＡを、ロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡとして出力する。ロウアドレス信号ＲＡは、メモリセルアレイ３２内のワード線（図３）の選択に使用される。メモリセルアレイ３２が複数のセクタを有する場合、ロウアドレス信号ＲＡは、セクタの選択と選択されたセクタ内のワード線ＷＬの選択に使用される。コラムアドレス信号ＣＡは、図３に示すビット線ＢＬ（ＢＬ０など）およびソース線ＳＬ（ＳＬ０など）の選択に使用される。なお、この例では、２１ビットのアドレス信号ＦＡ００−２０が半導体メモリＭＥＭに供給されるが、アドレス信号ＦＡのビット数は２１ビットに限定されない。

メモリコア２８は、メモリセルアレイ３２、Ｘ制御回路３４、Ｙ制御回路３６およびアンプ回路３８を有している。メモリセルアレイ３２の例は、図３に示す。

Ｘ制御回路３４は、動作制御回路２２からの動作制御信号ＣＮＴに応じてロウアドレス信号ＲＡをデコードし、デコード結果に応じてワード線ＷＬを所定の電圧に設定する。

Ｙ制御回路３６は、ソース線ＳＬの電圧を設定するソース線制御回路ＳＬＣＮＴを有している。Ｙ制御回路３６は、動作制御回路２２からの動作制御信号ＣＮＴに応じてコラムアドレス信号ＣＡをデコードし、デコード結果に応じてビット線ＢＬを選択するためのコラム選択信号ＳＥＣＹを生成する。また、Ｙ制御回路３６は、ソース線制御回路ＳＬＣＮＴを動作させる制御信号を生成する。さらに、Ｙ制御回路３６は、読み出し動作時に、動作制御信号ＣＮＴに応じてラッチ信号ＬＴＺ、ＬＴＸを生成し、書き込みベリファイ動作時および消去ベリファイ動作時に、動作制御信号ＣＮＴに応じてラッチ信号ＬＴＶＸを生成する。このためにＹ制御回路３６は、コラムアドレス信号ＣＡをデコードし、コラム選択信号ＳＥＣＹを生成するコラムアドレスデコーダと、ラッチ信号ＬＴＸ、ＬＴＺ、ＬＴＶＸを生成するラッチ信号生成回路とを有している。

アンプ回路３８は、ライトアンプＷＡ、センスアンプＳＡおよびベリファイ用のセンスアンプＶＳＡを有している。ライトアンプＷＡは、書き込み動作時に動作し、バス制御回路３０からのデータＤＩ（書き込みデータ）に対応する電圧をグローバルビット線ＧＢＬに出力する。センスアンプＳＡは、読み出し動作時に動作し、グローバルビット線ＧＢＬを介してメモリセルアレイ３２から受ける読み出しデータの論理をラッチ信号ＬＴＺ、ＬＴＸに同期してラッチし、ラッチしたデータをデータＤＯとしてバス制御回路３０に出力する。センスアンプＶＳＡは、書き込みベリファイ動作時および消去ベリファイ動作時に動作する。センスアンプＶＳＡは、グローバルビット線ＧＢＬを介してメモリセルアレイ３２から受けるベリファイ用の読み出しデータをラッチ信号ＬＴＶＸに同期してラッチし、データＤＯＶＸとして動作制御回路２２に出力する。ライトアンプＷＡおよびセンスアンプＳＡの例は、図３に示す。

バス制御回路３０は、書き込み動作時に、データ入力線ＤＴＩＮを介して受ける書き込みデータをデータ入力線ＤＩに出力する。バス制御回路３０は、読み出し動作時にデータ出力線ＤＯを介して受ける読み出しデータをデータ出力線ＤＴＯＵＴに出力する。例えば、１６本のデータ入力線ＤＴＩＮが、１６ビットのデータ入力端子ＤＩＮに対応して配線され、１６本のデータ出力線ＤＯが、１６ビットのデータ出力端子ＤＯＵＴに対応して形成されている。

図３は、図２に示したメモリセルアレイ３２、Ｙ制御回路３６およびアンプ回路３８の例を示している。図３では、ワード線ＷＬ０、ＷＬ１およびビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３に接続される８つのメモリセルＭＣと、これ等メモリセルＭＣのアクセスに必要な回路を示している。８つのメモリセルＭＣ（ＭＣ００、ＭＣ０１、ＭＣ０２、ＭＣ０３、ＭＣ１０、ＭＣ１１、ＭＣ１２、ＭＣ１３）の末尾の２桁の数値は、上位側がワード線ＷＬの番号を示し、下位側がビット線ＢＬの番号を示す。なお、メモリセルＭＣの数、ソース線ＳＬの数、ビット線ＢＬの数およびワード線ＷＬの数は、図３に示した構成に限定されない。

各メモリセルＭＣは、一対のセルトランジスタＣＴ（ＣＴａ、ＣＴｂ）を有している。各セルトランジスタＣＴａ（ＣＴａ００、ＣＴａ０１、ＣＴａ０２、ＣＴａ０３、ＣＴａ１０、ＣＴａ１１、ＣＴａ１２、ＣＴａ１３）の末尾の数値は、上位側がワード線ＷＬの番号を示し、下位側がビット線ＢＬの番号を示す。同様に、各セルトランジスタＣＴｂ（ＣＴｂ００、ＣＴｂ０１、ＣＴｂ０２、ＣＴｂ０３、ＣＴｂ１０、ＣＴｂ１１、ＣＴｂ１２、ＣＴｂ１３）の末尾の数値は、上位側がワード線ＷＬの番号を示し、下位側がビット線ＢＬの番号を示す。

各セルトランジスタＣＴａ、ＣＴｂは、コントロールゲートＣＧおよびフローティングゲートＦＧを有している。各メモリセルＭＣのセルトランジスタＣＴａ、ＣＴｂは、第１ソース線ＳＬ（例えば、ＳＬ１）と第２ソース線ＳＬ（例えば、ＳＬ２）との間にビット線ＢＬ（例えば、ＢＬ１）を介して直列に接続されている。すなわち、各セルトランジスタＣＴａ、ＣＴｂのソースは、ソース線ＳＬに接続され、各セルトランジスタＣＴａ、ＣＴｂのドレインは、ビット線ＢＬに接続されている。また、メモリセルアレイ３２は、各ビット線ＢＬをグローバルビット線ＧＢＬに接続するコラムスイッチＣＳＷ（ＣＳＷ０、ＣＳＷ１、ＣＳＷ２、ＣＳＷ３）を有している。

この実施形態では、ビット線ＢＬおよびソース線ＳＬは、図３の縦方向に配線され、ワード線ＷＬは、図３の横方向に配線される。すなわち、各ワード線ＷＬは、ビット線ＢＬに交差する方向に並ぶメモリセルＭＣのセルトランジスタＣＴａ、ＣＴｂのコントロールゲートに接続される。例えば、各セルトランジスタＣＴａ、ＣＴｂは、ｎチャネルＭＯＳトランジスタタイプであるが、ｐチャネルＭＯＳトランジスタタイプのセルトランジスタＣＴでもよい。なお、セルトランジスタＣＴａ、ＣＴｂは、導電性のフローティングゲートＦＧの代わりに、絶縁性のトラップゲートを有してもよい。以下の説明では、ｎチャネルＭＯＳトランジスタは、ｎＭＯＳトランジスタとも称され、ｐチャネルＭＯＳトランジスタは、ｐＭＯＳトランジスタとも称される。

各メモリセルＭＣは、書き込み動作によりセルトランジスタＣＴａ、ＣＴｂの一方がプログラムされることにより、１ビットのデータを記憶する。すなわち、各メモリセルＭＣは、セルトランジスタＣＴａ、ＣＴｂの一方の書き込み動作により相補の論理を記憶する。

ここで、メモリセルＭＣの書き込み動作では、コントロールゲートＣＧがハイレベルに設定され、セルトランジスタＣＴａ、ＣＴｂの一方のフローティングゲートＦＧに電子が注入される。これにより、セルトランジスタＣＴａ、ＣＴｂの一方の閾値電圧は消去状態の閾値電圧に比べて高くなる。すなわち、プログラムされたセルトランジスタＣＴの閾値電圧は、プログラムされないセルトランジスタＣＴの閾値電圧より高くなる。例えば、書き込み動作は、半導体メモリＭＥＭが搭載されるシステムＳＹＳ（図３１）の製造工程（試験工程）で行ってもよく、半導体メモリＭＥＭがシステムＳＹＳに搭載された後に、システムを動作させることで行ってもよい。

プログラムされたセルトランジスタＣＴは、読み出し動作時にコントロールゲートＣＧでハイレベルを受けているときにオフ状態になり、ソース、ドレイン間に電流（セル電流）は流れない。一方、プログラムされない消去状態のセルトランジスタＣＴでは、読み出し動作時にコントロールゲートＣＧでハイレベルを受けているときにオン状態になり、ソース、ドレイン間に電流が流れる。

例えば、セルトランジスタＣＴａが論理０を記憶し、セルトランジスタＣＴｂが論理１を記憶する場合、メモリセルＭＣは、論理０を記憶する。セルトランジスタＣＴａが論理１を記憶し、セルトランジスタＣＴｂが論理０を記憶する場合、メモリセルＭＣは、論理１を記憶する。各メモリセルＭＣは、セルトランジスタＣＴａの閾値電圧がセルトランジスタＣＴｂの閾値電圧より高いときに論理０を保持している。反対に、各メモリセルＭＣは、セルトランジスタＣＴａの閾値電圧がセルトランジスタＣＴｂの閾値電圧より低いときに論理１を保持する。

各メモリセルＭＣの論理は、書き込み動作によりセルトランジスタＣＴａ、ＣＴｂの一方の閾値電圧が高くなることで、論理が不定の状態（消去状態）から論理０または論理１の状態に変化する。また、各メモリセルＭＣの論理は、消去動作によりセルトランジスタＣＴａ、ＣＴｂの閾値電圧が低くなることで、論理０または論理１の状態から論理が不定の状態（消去状態）に変化する。なお、各メモリセルＭＣにおいて、セルトランジスタＣＴａ、ＣＴｂがともに論理０を記憶する状態は存在しない。例えば、図３２に示す半導体メモリＭＥＭを搭載するシステムＳＹＳは、半導体メモリＭＥＭの読み出しアクセスを開始する前に、各メモリセルＭＣにデータを書き込み、セルトランジスタＣＴａ、ＣＴｂの一方を論理０に設定した後、システムの動作を開始する。

Ｙ制御回路３６は、各ソース線ＳＬに接続されたソース線ドライバＳＤＲＶを有している。ソース線ドライバＳＤＲＶの例は、図７に示す。

例えば、グローバルビット線ＧＢＬは、４本のビット線ＢＬ０−ＢＬ３に共通に配線されている。読み出し動作、書き込み動作、書き込みベリファイ動作および消去ベリファイ動作において、ハイレベルのコラム選択信号ＳＥＣＹを受けるコラムスイッチＣＳＷのいずれかがオンし、４本のビット線ＢＬ０−ＢＬ３の１つがグローバルビット線ＧＢＬに接続される。コラム選択信号ＳＥＣＹは、ＳＥＣＹ０、ＳＥＣＹ１、ＳＥＣＹ２、ＳＥＣＹ３のいずれかである。

アンプ回路３８において、ライトアンプＷＡは、制御回路ＷＡＣＮＴ、ｐＭＯＳトランジスタＰ１およびｎＭＯＳトランジスタＮ１を有している。ライトアンプ制御回路ＷＡＣＮＴは、書き込み動作時に、制御信号ＣＮＴＰ、ＣＮＴＮをロウレベルに設定する。これにより、ｐＭＯＳトランジスタＰ１がオンし、ｎＭＯＳトランジスタＮ１がオフし、グローバルビット線ＧＢＬおよびプログラムするメモリセルＭＣに接続されたビット線ＢＬは、ハイレベル電圧に設定される。ここで、プログラムするメモリセルに接続されたビット線ＢＬのハイレベル電圧は、ｐＭＯＳトランジスタＰ１のソースに供給されるハイレベル電圧ＶＷＬである。

制御回路ＷＡＣＮＴは、読み出し動作時および消去動作時に、制御信号ＣＮＴＰ、ＣＮＴＮをハイレベル、ロウレベルにそれぞれ設定する。これにより、ｐＭＯＳトランジスタＰ１およびｎＭＯＳトランジスタＮ１はオフし、グローバルビット線ＧＢＬに接続された制御回路ＷＡＣＮＴの出力ノードは、フローティング状態に設定される。ｎＭＯＳトランジスタＮ１は、グローバルビット線ＧＢＬをロウレベル電圧（例えば、０Ｖ）にリセットするときにオンする。グローバルビット線ＧＢＬのリセットが不要なとき、ｎＭＯＳトランジスタＮ１は形成されず、制御信号ＣＮＴＮは生成されない場合がある。ライトアンプＷＡは、書き込み動作時に、閾値電圧を変更するセルトランジスタＣＴａ、ＣＴｂの一方である書き込みトランジスタに接続されたビット線ＢＬを電源電圧ＶＣＣに設定する第１ビット線制御回路の一例である。

センスアンプＳＡは、読み出し動作時に動作する読み出しスイッチＲＳＷおよびラッチ回路ＬＴを有している。例えば、読み出しスイッチＲＳＷは、ＣＭＯＳトランスミッションゲートを有している。ＣＭＯＳトランスミッションゲートのｎＭＯＳトランジスタは、ラッチ信号ＬＴＸがハイレベルのときにオンする。ＣＭＯＳトランスミッションゲートのｐＭＯＳトランジスタは、ラッチ信号ＬＴＸの論理を反転したラッチ信号ＬＴＺがロウレベルのときにオンする。すなわち、読み出しスイッチＲＳＷは、読み出し動作において、ラッチ信号ＬＴＸがハイレベルの期間に、ビット線ＢＬおよびグローバルビット線ＧＢＬを介してメモリセルＭＣから読み出される読み出し電圧をラッチ回路ＬＴに伝達する。読み出しスイッチＲＳＷは、ラッチ信号ＬＴＸがロウレベルの期間にグローバルビット線ＧＢＬとラッチ回路ＬＴの接続を遮断する。

ラッチ回路ＬＴは、入力と出力が互いに接続される２つのＣＭＯＳインバータを有している。ラッチ回路ＬＴは、読み出しスイッチＲＳＷがオンしている期間に、グローバルビット線ＧＢＬの論理レベルを受けて保持し、保持している論理をデータ出力線ＤＯＸに出力する。すなわち、センスアンプＳＡは、読み出し動作時に、データを読み出すメモリセルＭＣに接続されたビット線ＢＬの電圧値に基づいてメモリセルＭＣに保持されているデータの論理を判定する読み出し回路の一例である。

ラッチ回路ＬＴは、ラッチ信号ＬＴＸのハイレベルからロウレベルへの遷移エッジに基づくスイッチＲＳＷのオフに同期して、保持している論理をラッチする。なお、ラッチ回路ＬＴは、前回の読み出し動作でラッチした論理を保持している。このため、読み出し動作では、ラッチ回路ＬＴに保持されている論理をグローバルビット線ＧＢＬの論理レベルに応じて反転させる場合がある。論理レベルの反転を可能にするため、ラッチ回路ＬＴにおいて、出力が読み出しスイッチＲＳＷに接続されるＣＭＯＳインバータの駆動能力は、出力がデータ出力線ＤＯＸに接続されるＣＭＯＳインバータの駆動能力より小さく設計されている。

ベリファイ用のセンスアンプＶＳＡは、書き込みベリファイ動作時および消去ベリファイ動作時に活性化されるセンスアンプイネーブル信号ＳＡＥに応じて動作する。そして、センスアンプＶＳＡは、グローバルビット線ＧＢＬを介してメモリセルアレイ３２から受けるベリファイ用の読み出しデータの論理をラッチ信号ＬＴＶＸに同期してラッチし、データＤＯＶＸとして図２に示した動作制御回路２２に出力する。

図４は、図２に示したソース線制御回路ＳＬＣＮＴの例を示している。ソース線制御回路ＳＬＣＮＴは、デコード回路ＳＬＤＥＣ、制御信号生成回路ＳＬＧＥＮおよびソース線ドライバＳＤＲＶを有している。デコード回路ＳＬＤＥＣは、ソース線ＳＬに共通に設けられ、制御信号生成回路ＳＬＧＥＮおよびソース線ドライバＳＤＲＶは、各ソース線ＳＬに対応して設けられる。

デコード回路ＳＬＤＥＣは、アドレス信号ＣＡ００Ｘ、ＣＡ００Ｚの一方と、アドレス信号ＣＡ０１Ｘ、ＣＡ０１Ｚの一方とを受け、アドレスのデコード信号ＣＡＺ（ＣＡ０Ｚ、ＣＡ１Ｚ、ＣＡ２Ｚ、ＣＡ３Ｚ）をそれぞれ生成する４つのアンド回路ＡＮＤを有している。アドレス信号ＣＡ００Ｘは、コラムアドレス信号ＣＡ０がロウレベルのときにハイレベルに設定され、アドレス信号ＣＡ００Ｚは、コラムアドレス信号ＣＡ０がハイレベルのときにハイレベルに設定される。アドレス信号ＣＡ０１Ｘは、コラムアドレス信号ＣＡ１がロウレベルのときにハイレベルに設定され、アドレス信号ＣＡ０１Ｚは、コラムアドレス信号ＣＡ１がハイレベルのときにハイレベルに設定される。

例えば、２ビットのコラムアドレスＣＡ１、ＣＡ０により示される論理値は、選択されるビット線ＢＬの番号を示す。また、コラムアドレス信号ＣＡ１、ＣＡ０の論理値が”０”のとき、図３に示したコラム選択信号ＳＥＣＹ０がハイレベルに活性化され、コラムアドレス信号ＣＡ１、ＣＡ０の論理値が”１”のとき、コラム選択信号ＳＥＣＹ１がハイレベルに活性化される。コラムアドレス信号ＣＡ１、ＣＡ０の論理値が”２”のとき、コラム選択信号ＳＥＣＹ２がハイレベルに活性化され、コラムアドレス信号ＣＡ１、ＣＡ０の論理値が”３”のとき、コラム選択信号ＳＥＣＹ３がハイレベルに活性化される。

デコード回路ＳＬＤＥＣは、アドレスのデコード信号ＤＥＣＬＺ、ＤＥＣＲＺをそれぞれ出力する１０個のオア回路ＯＲ０、ＯＲ１、ＯＲ２、ＯＲ３、ＯＲ４、ＯＲ５、ＯＲ６、ＯＲ７、ＯＲ８、ＯＲ９を有している。デコード信号ＤＥＣＬＺは、ＤＥＣ０ＬＺ、ＤＥＣ１ＬＺ、ＤＥＣ２ＬＺ、ＤＥＣ３ＬＺ、ＤＥＣ４ＬＺのいずれかであり、デコード信号ＤＥＣＲＺは、ＤＥＣ０ＲＺ、ＤＥＣ１ＲＺ、ＤＥＣ２ＲＺ、ＤＥＣ３ＲＺ、ＤＥＣ４ＲＺのいずれかである。

オア回路ＯＲ０の入力は接地され、ロウレベルのデコード信号ＤＥＣ０ＬＺを出力する。オア回路ＯＲ１は、デコード信号ＤＥＣ０ＬＺ、ＣＡ０Ｚを受け、デコード信号ＣＡ０Ｚの論理レベルを有するデコード信号ＤＥＣ１Ｚを出力する。オア回路ＯＲ２は、デコード信号ＤＥＣ１ＬＺ、ＣＡ１Ｚの少なくとも一方がハイレベルのときにハイレベルのデコード信号ＤＥＣ２ＬＺを出力し、デコード信号ＤＥＣ１ＬＺ、ＣＡ１Ｚがロウレベルのときにロウレベルのデコード信号ＤＥＣ２ＬＺを出力する。

オア回路ＯＲ３は、デコード信号ＤＥＣ２ＬＺ、ＣＡ２Ｚの少なくとも一方がハイレベルのときにハイレベルのデコード信号ＤＥＣ３ＬＺを出力し、デコード信号ＤＥＣ２ＬＺ、ＣＡ２Ｚがロウレベルのときにロウレベルのデコード信号ＤＥＣ３ＬＺを出力する。オア回路ＯＲ４は、デコード信号ＤＥＣ３ＬＺ、ＣＡ３Ｚの少なくとも一方がハイレベルのときにハイレベルのデコード信号ＤＥＣ４ＬＺを出力し、デコード信号ＤＥＣ３ＬＺ、ＣＡ３Ｚがロウレベルのときにロウレベルのデコード信号ＤＥＣ４ＬＺを出力する。

各オア回路ＯＲ１−ＯＲ４は、隣のオア回路ＯＲ（ＯＲ０−ＯＲ３のいずれか）から番号が１つ小さいデコード信号（例えば、ＤＥＣ０ＬＺ）を受ける。このため、例えば、ハイレベルのデコード信号ＣＡ１Ｚによりデコード信号ＤＥＣ２ＬＺがハイレベルに設定される場合、デコード信号ＤＥＣ３ＬＺ、ＤＥＣ４ＬＺは、デコード信号ＣＡ２Ｚ、ＣＡ３Ｚの論理に拘わりなくハイレベルに設定される。

オア回路ＯＲ５の入力は接地され、ロウレベルのデコード信号ＤＥＣ４ＲＺを出力する。オア回路ＯＲ６は、デコード信号ＤＥＣ４ＲＺ、ＣＡ３Ｚを受け、デコード信号ＣＡ３Ｚの論理レベルを有するデコード信号ＤＥＣ３ＲＺを出力する。オア回路ＯＲ７は、デコード信号ＤＥＣ３ＲＺ、ＣＡ２Ｚの少なくとも一方がハイレベルのときにハイレベルのデコード信号ＤＥＣ２ＲＺを出力し、デコード信号ＤＥＣ３ＲＺ、ＣＡ２Ｚがロウレベルのときにロウレベルのデコード信号ＤＥＣ２ＲＺを出力する。

オア回路ＯＲ８は、デコード信号ＤＥＣ２ＲＺ、ＣＡ１Ｚの少なくとも一方がハイレベルのときにハイレベルのデコード信号ＤＥＣ１ＲＺを出力し、デコード信号ＤＥＣ２ＲＺ、ＣＡ１Ｚがロウレベルのときにロウレベルのデコード信号ＤＥＣ１ＲＺを出力する。オア回路ＯＲ９は、デコード信号ＤＥＣ１ＲＺ、ＣＡ０Ｚの少なくとも一方がハイレベルのときにハイレベルのデコード信号ＤＥＣ０ＲＺを出力し、デコード信号ＤＥＣ１ＲＺ、ＣＡ０Ｚがロウレベルのときにロウレベルのデコード信号ＤＥＣ０ＲＺを出力する。

各オア回路ＯＲ６−ＯＲ９は、隣のオア回路ＯＲ（ＯＲ５−ＯＲ８のいずれか）から番号が１つ大きいデコード信号（例えば、ＤＥＣ４ＲＺ）を受ける。このため、例えば、ハイレベルのデコード信号ＣＡ２Ｚによりデコード信号ＤＥＣ２ＲＺがハイレベルに設定される場合、デコード信号ＤＥＣ１ＲＺ、ＤＥＣ０ＲＺは、デコード信号ＣＡ１Ｚ、ＣＡ０Ｚの論理に拘わりなくハイレベルに設定される。

各制御信号生成回路ＳＬＧＥＮは、制御信号ＬＦＴＷＺがハイレベルの場合、デコード信号ＤＥＣＬＺに応じて動作し、制御信号ＬＦＴＷＺがロウレベルの場合、デコード信号ＤＥＣＲＺに応じて動作する。各制御信号生成回路ＳＬＧＥＮが受けるデコード信号ＤＥＣＬＺ、ＤＥＣＲＺの数値は、ソース線ドライバＳＤＲＶを介して接続するソース線ＳＬの番号を示す。

各制御信号生成回路ＳＬＧＥＮは、書き込み動作、書き込みベリファイ動作および消去ベリファイ動作において、制御信号ＬＦＴＷＺがハイレベルの場合、対応するデコード信号ＤＥＣＬＺに応じて動作する。各制御信号生成回路ＳＬＧＥＮは、書き込み動作、書き込みベリファイ動作および消去ベリファイ動作において、制御信号ＬＦＴＷＺがロウレベルの場合、対応するデコード信号ＤＥＣＲＺに応じて動作する。動作する制御信号生成回路ＳＬＧＥＮは、書き込み動作では、タイミング信号ＰＧＭ１Ｚ、ＰＧＭ２Ｚに応答して、制御信号ＰＧＭＨＸ、ＰＧＭＬ１Ｚ、ＰＧＭＬ２Ｚ、ＰＧＭＬ３Ｚを生成する。動作する制御信号生成回路ＳＬＧＥＮは、書き込みベリファイ動作および消去ベリファイ動作では、タイミング信号ＲＤＤＺに応答して、制御信号ＲＤＨＸ、ＲＤＬＺを生成する。

各制御信号生成回路ＳＬＧＥＮは、読み出し動作においてハイレベルの制御信号ＬＦＴＷＺを受け、対応するデコード信号ＤＥＣＬＺがハイレベルの場合、タイミング信号ＲＤＤＺに応答して、制御信号ＲＤＨＸ、ＲＤＬＺを生成する。

各制御信号生成回路ＳＬＧＥＮは、消去動作において、タイミング信号ＥＲＳ１Ｚ、ＥＲＳ２Ｚに応答して制御信号ＥＲＳＤ１Ｚ、ＥＲＳＤ２Ｚを生成する。

制御信号ＬＦＴＷＺは、図２に示した動作制御回路２２により生成される。制御信号ＬＦＴＷＺは、書き込み動作においてセルトランジスタＣＴｂにデータを書き込む場合（すなわち、メモリセルＭＣに論理１を書き込む場合）にハイレベルに設定される。制御信号ＬＦＴＷＺは、書き込み動作においてセルトランジスタＣＴａにデータを書き込む場合（すなわち、メモリセルＭＣに論理０を書き込む場合）にロウレベルに設定される。すなわち、書き込み動作時に生成される制御信号ＬＦＴＷＺの論理は、メモリセルＭＣに書き込むデータの論理に等しい。

制御信号ＬＦＴＷＺは、書き込みベリファイ動作および消去ベリファイ動作において、セルトランジスタＣＴｂの論理を確認する場合にハイレベルに設定される。制御信号ＬＦＴＷＺは、書き込みベリファイ動作および消去ベリファイ動作において、セルトランジスタＣＴａの論理を確認する場合にロウレベルに設定される。

また、制御信号ＬＦＴＷＺは、読み出し動作において、ハイレベルに設定される。なお、制御信号ＬＦＴＷＺは、読み出し動作において、ロウレベルに設定されてもよい。

タイミング信号ＰＧＭ１Ｚ、ＰＧＭ２Ｚは、書き込み動作時に動作制御回路２２により生成される。タイミング信号ＲＤＤＺは、読み出し動作、書き込みベリファイ動作および消去ベリファイ動作時に動作制御回路２２により生成される。タイミング信号ＥＲＳ１Ｚ、ＥＲＳ２Ｚは消去動作時に動作制御回路２２により生成される。制御信号ＰＧＭＨＸ、ＰＧＭＬ１Ｚ、ＰＧＭＬ２Ｚ、ＰＧＭＬ３Ｚ、ＲＤＨＸ、ＲＤＬＺ、ＥＲＳＤ１Ｚ、ＥＲＳＤ２Ｚは、ソース線ドライバＳＤＲＶに供給される。制御信号生成回路ＳＬＧＥＮの例は、図６に示す。

各ソース線ドライバＳＤＲＶは、制御信号ＰＧＭＨＸ、ＰＧＭＬ１Ｚ、ＰＧＭＬ２Ｚ、ＰＧＭＬ３Ｚ、ＲＤＨＸ、ＲＤＬＺ、ＥＲＳＤ１Ｚ、ＥＲＳＤ２Ｚに応答して、対応するソース線ＳＬを所定の電圧またはフローティング状態に設定する。ソース線ドライバＳＤＲＶの例は、図７に示す。

制御信号生成回路ＳＬＧＥＮおよびソース線ドライバＳＤＲＶは、ソース線電圧生成回路の一例である。ソース線ドライバＳＤＲＶは、デコード信号ＤＥＣＬＺ、ＤＥＣＲＺのいずれかを用いて、対応するソース線ＳＬの電圧を生成する生成回路の一例である。ソース線電圧生成回路は、セルトランジスタＣＴｂにデータを書き込む場合に、デコード信号ＤＥＣＬＺを用いてソース線ＳＬの電圧を生成し、セルトランジスタＣＴａにデータを書き込む場合に、デコード信号ＤＥＣＲＺを用いてソース線ＳＬの電圧を生成する。

図５は、図４に示したデコード回路ＳＬＤＥＣの動作の例を示している。同じ数値のデコード信号ＤＥＣＬＺ、ＤＥＣＲＺ（例えば、ＤＥＣＬ０Ｚ、ＤＥＣＲ０Ｚ）は、相補の論理レベルに設定される。例えば、メモリセルＭＣ００のセルトランジスタＣＴｂ００、ＣＴａ００のいずれかにデータを書き込む場合、デコード信号ＤＥＣ０ＬＺはロウレベルＬに設定され、デコード信号ＤＥＣ１ＬＺ−ＤＥＣ４ＬＺはハイレベルＨに設定される。また、デコード信号ＤＥＣ０ＲＺはハイレベルＨに設定され、デコード信号ＤＥＣ１ＲＺ−ＤＥＣ４ＲＺはロウレベルＬに設定される。

例えば、メモリセルＭＣ０１のセルトランジスタＣＴｂ０１、ＣＴａ０１のいずれかにデータを書き込む場合、デコード信号ＤＥＣ０ＬＺ−ＤＥＣ１ＬＺはロウレベルＬに設定され、デコード信号ＤＥＣ２ＬＺ−ＤＥＣ４ＬＺはハイレベルＨに設定される。また、デコード信号ＤＥＣ０ＲＺ−ＤＥＣ１ＲＺはハイレベルＨに設定され、デコード信号ＤＥＣ２ＲＺ−ＤＥＣ４ＲＺはロウレベルＬに設定される。

図５に示すように、データが書き込まれるメモリセルＭＣの一方側および他方側のソース線ＳＬにそれぞれ対応するデコード信号ＤＥＣＬＺ、ＤＥＣＲＺは、互いに異なる論理レベルに設定される。換言すれば、デコード回路ＳＬＤＥＣは、データが書き込まれるメモリセルＭＣの一方側に配置されるソース線群ＳＬに対応するデコード信号ＤＥＣＬＺ、ＤＥＣＲＺと、他方側に配置されるソース線群ＳＬに対応するデコード信号ＤＥＣＬＺ、ＤＥＣＲＺで相補の論理レベルを逆転させる。

図６で説明するように、デコード信号ＤＥＣＬＺは、セルトランジスタＣＴｂにデータを書き込む場合に制御信号生成回路ＳＬＧＥＮにより選択される。デコード信号ＤＥＣＲＺは、セルトランジスタＣＴａにデータを書き込む場合に制御信号生成回路ＳＬＧＥＮにより選択される。セルトランジスタＣＴｂにデータを書き込む書き込み動作の例は、図１０および図１１に示し、セルトランジスタＣＴａにデータを書き込む書き込み動作の例は、図１２および図１３に示す。

なお、デコード回路ＳＬＤＥＣは、書き込み動作を示す信号を受けないため、読み出し動作、書き込みベリファイ動作および消去ベリファイ動作においても、選択されるメモリセルＭＣの位置に応じて、デコード信号ＤＥＣＬＺ、ＤＥＣＲＺを生成する。但し、図６で説明するように、読み出し動作、書き込みベリファイ動作および消去ベリファイ動作では、制御信号生成回路ＳＬＧＥＮは、デコード信号ＤＥＣＬＺを選択する。

図６は、図４に示した制御信号生成回路ＳＬＧＥＮの例を示している。制御信号生成回路ＳＬＧＥＮは、制御信号ＬＦＴＷＺの論理に応じて、デコード信号ＤＥＣＬＺまたはデコード信号ＤＥＣＲＺをデコード信号ＤＥＣＺとして出力するセレクタＳＥＬを有している。セレクタＳＥＬは、制御信号ＬＦＴＷＺがハイレベルのときに、デコード信号ＤＥＣＬＺをデコード信号ＤＥＣＺとして出力し、制御信号ＬＦＴＷＺがロウレベルのときに、デコード信号ＤＥＣＲＺをデコード信号ＤＥＣＺとして出力する。デコード信号ＤＥＣＬＺは、図４に示したＤＥＣ０ＬＺ−ＤＥＣ４ＬＺのいずれかを示し、デコード信号ＤＥＣＲＺは、図４に示したＤＥＣ０ＲＺ−ＤＥＣ４ＲＺのいずれかを示す。

また、制御信号生成回路ＳＬＧＥＮは、制御信号ＲＤＨＸ、ＲＤＬＺ、ＥＲＳＤ１Ｚ、ＥＲＳＤ２Ｚ、ＰＧＭＨＸ、ＰＧＭＬ１Ｚ、ＰＧＭＬ２Ｚ、ＰＧＭＬ３Ｚを生成する論理回路を有している。制御信号生成回路ＳＬＧＥＮは、制御信号ＥＲＳＤ１Ｚ、ＥＲＳＤ２Ｚ、ＰＧＭＨＸ、ＰＧＭＬ１Ｚ、ＰＧＭＬ２Ｚ、ＰＧＭＬ３Ｚのハイレベルを電源電圧ＶＤＤより高い電圧に設定するレベルシフタＬＳＦＴを有している。

例えば、図２に示した動作制御回路２２は、読み出し動作、書き込みベリファイ動作および消去ベリファイ動作時にタイミング信号ＲＤＤＺをハイレベルに活性化する。動作制御回路２２は、書き込み動作時に、タイミング信号ＰＧＭ１Ｚをハイレベルに活性化し、タイミング信号ＰＧＭ１Ｚのハイレベル期間に含まれるタイミング信号ＰＧＭ２Ｚをハイレベルに活性化する。また、動作制御回路２２は、消去動作時に、タイミング信号ＥＲＳ１Ｚをハイレベルに活性化し、タイミング信号ＥＲＳ１Ｚのハイレベル期間に含まれるタイミング信号ＥＲＳ２Ｚを消去動作期間の後半にハイレベルに活性化する。

タイミング信号ＲＤＤＺの波形の例は、図９に示す。タイミング信号ＰＧＭ１Ｚ、ＰＧＭ２Ｚの波形の例は、図１３に示す。タイミング信号ＥＲＳ１Ｚ、ＥＲＳ２Ｚの波形の例は、図１７に示す。

読み出し動作において、デコード信号ＤＥＣＺがハイレベルに設定される制御信号生成回路ＳＬＧＥＮは、タイミング信号ＲＤＤＺのハイレベル期間に制御信号ＲＤＨＸをロウレベルに活性化する。デコード信号ＤＥＣＺがロウレベルに設定される制御信号生成回路ＳＬＧＥＮは、プログラム動作期間および消去動作期間を除く期間に制御信号ＲＤＬＺをハイレベルに活性化する。

書き込み動作において、デコード信号ＤＥＣＺがハイレベルに設定される制御信号生成回路ＳＬＧＥＮは、タイミング信号ＰＧＭ１Ｚのハイレベル期間に制御信号ＰＧＭＨＸをロウレベルに活性化する。書き込み動作において、デコード信号ＤＥＣＺがロウレベルに設定される制御信号生成回路ＳＬＧＥＮは、タイミング信号ＰＧＭ１Ｚのハイレベル期間に制御信号ＰＧＭＬ１Ｚをハイレベルに活性化する。書き込み動作において、制御信号生成回路ＳＬＧＥＮは、タイミング信号ＰＧＭ２Ｚのハイレベル期間に制御信号ＰＧＭＬ２Ｚをハイレベルに活性化し、タイミング信号ＰＧＭ１Ｚのハイレベル期間で、タイミング信号ＰＧＭ２Ｚのロウレベル期間に、制御信号ＰＧＭＬ３Ｚをハイレベルに活性化する。

消去動作において、制御信号生成回路ＳＬＧＥＮは、タイミング信号ＥＲＳ１Ｚのハイレベル期間に制御信号ＥＲＳＤ１Ｚをハイレベルに活性化し、タイミング信号ＥＲＳ２Ｚのハイレベル期間に制御信号ＥＲＳＤ２Ｚをハイレベルに活性化する。

図７は、図３および図４に示したソース線ドライバＳＤＲＶの例を示している。ソース線ドライバＳＤＲＶは、ｐＭＯＳトランジスタＰＭ１０、ＰＭ１２、ｎＭＯＳトランジスタＮＭ１０、ＮＭ１２、ＮＭ１４、ＮＭ１６、ＮＭ１８、ＮＭ２０および抵抗素子Ｒ１を有している。

ｐＭＯＳトランジスタＰＭ１０は、ゲートを制御信号線ＰＧＭＨＸに接続し、ソースを電源線ＶＣＣに接続し、ドレインをソース線ＳＬに接続している。ｐＭＯＳトランジスタＰＭ１２は、ゲートを制御信号線ＲＤＨＸに接続し、ソースを電源線ＶＤＤに接続し、ドレインをソース線ＳＬに接続している。

ｎＭＯＳトランジスタＮＭ１０は、ゲートを制御信号線ＰＧＭＬ１Ｚに接続し、ソースを電圧線ＡＲＶＳＳＧに接続し、ドレインをソース線ＳＬに接続している。ｎＭＯＳトランジスタＮＭ１２は、ゲートを制御信号線ＰＧＭＬ２Ｚに接続し、抵抗素子Ｒ１を介してソースを接地線ＶＳＳに接続し、ドレインを電圧線ＡＲＶＳＳＧに接続している。ｎＭＯＳトランジスタＮＭ１４は、ゲートを制御信号線ＰＧＭＬ３Ｚに接続し、ソースを接地線ＶＳＳに接続し、ドレインを電圧線ＡＲＶＳＳＧに接続している。

ｎＭＯＳトランジスタＮＭ１６は、ゲートを制御信号線ＲＤＬＺに接続し、ソースを接地線ＶＳＳに接続し、ドレインをソース線ＳＬに接続している。ｎＭＯＳトランジスタＮＭ１８は、ゲートを制御信号線ＥＲＳＤ１Ｚに接続し、ソースをｎＭＯＳトランジスタＮＭ２０のドレインに接続し、ドレインをソース線ＳＬに接続している。ｎＭＯＳトランジスタＮＭ２０は、ゲートを制御信号線ＥＲＳＤ２Ｚに接続し、ソースを接地線ＶＳＳに接続し、ドレインをｎＭＯＳトランジスタＮＭ１８のソースに接続している。

ソース線ドライバＳＤＲＶの動作は、読み出し動作を示す図９、書き込み動作を示す図１３および消去動作を示す図１７で説明する。

図８は、図２に示した半導体メモリＭＥＭの読み出し動作の例を示している。この例では、太枠で示したメモリセルＭＣ０１に保持されているデータが読み出される。メモリセルＭＣ０１は、論理１を保持しており、セルトランジスタＣＴａ０１が論理１を保持し、セルトランジスタＣＴｂ０１が論理０を保持している。メモリセルＭＣ１０は、論理０を保持し、他のメモリセルＭＣは、メモリセルＭＣ１０を除き、消去状態を維持している。メモリセルＭＣ１０は、論理０を保持しており、セルトランジスタＣＴａ１０が論理０を保持し、セルトランジスタＣＴｂ１０が論理１を保持している。

読み出し動作では、ライトアンプＷＡは、制御信号ＣＮＴＰをハイレベルに設定し、制御信号ＣＮＴＮをロウレベルに設定して、ｐＭＯＳトランジスタＰＭ１およびｎＭＯＳトランジスタＮＭ１をともにオフする。ｐＭＯＳトランジスタＰＭ１およびｎＭＯＳトランジスタＮＭ１のオフにより、グローバルビット線ＧＢＬは、データが読み出される前にフローティング状態ＦＬＴに設定される。

図２に示したＸ制御回路３４は、アクセスするメモリセルＭＣ０１に接続されたワード線ＷＬ０をハイレベルＨに設定し、他のワード線ＷＬ１をロウレベルＬに設定する。すなわち、ワード線ＷＬ０が選択される。なお、読み出し動作では、メモリセルＭＣのバックゲートであるウエル領域ＰＷは、ロウレベルＬ（例えば、接地電圧ＶＳＳ）に設定される。

図２に示したＹ制御回路３６は、コラム選択信号ＳＥＣＹ１をハイレベルＨに設定し、他のコラム選択信号ＳＥＣＹ０、ＳＥＣＹ２、ＳＥＣＹ３をロウレベルＬに設定する。ハイレベルＨのコラム選択信号ＳＥＣＹ１により、コラムスイッチＣＳＷ１がオンし、ビット線ＢＬ１はグローバルビット線ＧＢＬを介してセンスアンプＳＡに接続される。すなわち、読み出し動作において、ビット線ＢＬ１が選択される。そして、選択されたビット線ＢＬ１および選択されたワード線ＷＬ０にともに接続されたメモリセルＭＣ０１が、データを読み出すメモリセルとして選択される。

ロウレベルＬのコラム選択信号ＳＥＣＹ０、ＳＥＣＹ２、ＳＥＣＹ３により、他のコラムスイッチＣＳＷ０、ＣＳＷ２、ＣＳＷ３はオフする。例えば、コラム選択信号ＳＥＣＹ０−ＳＥＣＹ３の末尾の数値は、コラムアドレス信号ＣＡ１、ＣＡ０の値を示しており、コラム選択信号ＳＥＣＹ１は、２ビットのコラムアドレス信号ＣＡ１、ＣＡ０が”０１”のときにハイレベルに設定される。換言すれば、コラムアドレス信号ＣＡ１、ＣＡ０の値は、選択されるビット線ＢＬ０−ＢＬ３の番号を示す。

図４に示したデコード回路ＳＬＤＥＣは、コラムアドレス信号ＣＡ１、ＣＡ０の”０１”に対応するアドレス信号ＣＡ０１Ｘ、ＣＡ００Ｚの値”１１”に応じて、デコード信号ＣＡ１Ｚをハイレベルに設定する。デコード回路ＳＬＤＥＣは、他のデコード信号ＣＡ０Ｚ、ＣＡ２Ｚ、ＣＡ３Ｚをロウレベルに設定する。これにより、図５に示したように、デコード信号ＤＥＣ０ＬＺ、ＤＥＣ１ＬＺがロウレベルに設定され、デコード信号ＤＥＣ２ＬＺ−ＤＥＣ４ＬＺがハイレベルに設定される。また、デコード信号ＤＥＣ０ＲＺ、ＤＥＣ１ＲＺがハイレベルに設定され、デコード信号ＤＥＣ２ＲＺ−ＤＥＣ４ＲＺがロウレベルに設定される。

読み出し動作では、図６に示した制御信号ＬＦＴＷＺはハイレベルに設定されるため、図６に示した制御信号生成回路ＳＬＧＥＮは、デコード信号ＤＥＣＬＺを選択し、デコード信号ＤＥＣＺとして出力する。図４に示したソース線制御回路ＳＬＣＮＴは、ロウレベルのデコード信号ＤＥＣ０ＬＺ、ＤＥＣ１ＬＺに応じて、ソース線ＳＬ０、ＳＬ１を接地電圧ＶＳＳに維持する。

また、ソース線制御回路ＳＬＣＮＴは、ハイレベルのデコード信号ＤＥＣ２ＬＺ−ＤＥＣ４ＬＺに応じて、ソース線ＳＬ２−ＳＬ４を電源電圧ＶＤＤに設定する。なお、読み出し動作とともに、書き込みベリファイ動作および消去ベリファイ動作では、例えば、ソース線ＳＬのロウレベルは、接地電圧ＶＳＳであり、ソース線ＳＬのハイレベルは、電源電圧ＶＤＤである。

読み出し動作時に制御信号ＬＦＴＷＺがハイレベルに固定されることで、図４に示したソース線制御回路ＳＬＣＮＴは、選択するデコード信号ＤＥＣＬＺ、ＤＥＣＲＺの切り替え動作を行わない。このため、データを読み出すメモリセルＭＣの位置に応じて、制御信号ＬＦＴＷＺの論理を変更する場合に比べて、読み出し動作時の消費電力を削減することができる。

そして、ワード線ＷＬ０のハイレベルＨは、メモリセルＭＣ００、ＭＣ０１、ＭＣ０２、ＭＣ０３のセルトランジスタＣＴａ、ＣＴｂのコントロールゲートＣＧに印加される。メモリセルＭＣ０１では、論理１に設定されたセルトランジスタＣＴａ０１がオンし、ビット線ＢＬ１は、ソース線ＳＬ２に接続される。フローティング状態ＦＬＴのビット線ＢＬ１は、ソース線ＳＬ２の電源電圧ＶＤＤにより充電され、ハイレベルＨに変化する。論理０に設定されたセルトランジスタＣＴｂ０１はオフ状態に維持されるため、ビット線ＢＬ１はソース線ＳＬ１に接続されない。

この実施形態では、読み出しアクセスされるメモリセルＭＣ０１の左側のソース線ＳＬ０、ＳＬ１は接地電圧ＶＳＳに設定される。読み出しアクセスされるメモリセルＭＣ０１の右側のソース線ＳＬ２、ＳＬ３、ＳＬ４は、電源電圧ＶＤＤに設定される。

フローティング状態ＦＬＴのビット線ＢＬ０は、メモリセルＭＣ００のセルトランジスタＣＴａ００、ＣＴｂ００の少なくとも一方のオンにより、ソース線ＳＬ０、ＳＬ１の少なくとも一方に接続され、ロウレベルＬに設定される。メモリセルＭＣ００に接続されるソース線ＳＬ０、ＳＬ１は互いに同じ電圧に設定されるため、ビット線ＢＬ０からの放電電流を除き、メモリセルＭＣ００にリーク電流は流れない。換言すれば、ソース線ＳＬ０、ＳＬ１は、高レベルの電圧線に接続されないため、メモリセルＭＣ００に貫通電流は流れない。

フローティング状態ＦＬＴのビット線ＢＬ２は、メモリセルＭＣ０２のセルトランジスタＣＴａ０２、ＣＴｂ０２の少なくとも一方のオンにより、ソース線ＳＬ２、ＳＬ３の少なくとも一方に接続され、ハイレベルＨに設定される。フローティング状態ＦＬＴのビット線ＢＬ３は、メモリセルＭＣ０３のセルトランジスタＣＴａ０３、ＣＴｂ０３の少なくとも一方のオンにより、ソース線ＳＬ２、ＳＬ３の少なくとも一方に接続され、ハイレベルＨに設定される。

メモリセルＭＣ０２に接続されるソース線ＳＬ２、ＳＬ３およびメモリセルＭＣ０３に接続されるソース線ＳＬ３、ＳＬ４は、互いに同じ電圧に設定される。このため、ビット線ＢＬ２、ＢＬ３への充電電流を除き、メモリセルＭＣ０２、ＭＣ０３にリーク電流は流れない。換言すれば、ソース線ＳＬ２−ＳＬ４は、低レベルの電圧線に接続されないため、メモリセルＭＣ０２、ＭＣ０３に貫通電流は流れない。

以上より、メモリセルＭＣに保持されたデータを読み出す読み出し動作時に、アクセスされないメモリセルＭＣに流れるリーク電流を、リーク電流の抑制用のトランジスタ等を設けることなく抑制することができる。この結果、メモリセルＭＣのサイズを変えることなく、半導体メモリＭＥＭの読み出し動作における消費電力の増加を抑制できる。

コラムスイッチＣＳＷ１がオンしているため、ビット線ＢＬ１のハイレベルＨは、フローティング状態ＦＬＴのグローバルビット線ＧＢＬに伝達され、グローバルビット線ＧＢＬはハイレベルＨに変化する。センスアンプＳＡは、グローバルビット線ＧＢＬのハイレベルＨを増幅し、論理を反転してロウレベルＬのデータ出力信号ＤＯＸとして出力する。そして、図２に示したバス制御回路３０は、センスアンプＳＡから出力されるデータ出力信号ＤＯＸをデータ出力信号ＤＴＯＵＴとしてデータ入出力回路１４に伝達する。データ入出力回路１４は、メモリセルＭＣ０１から読み出されたデータの論理をデータ出力端子ＤＯＵＴから出力する。

なお、図６に示した制御信号ＬＦＴＷＺは、読み出し動作、書き込みベリファイ動作および消去ベリファイ動作においてロウレベルに設定されてもよい。この場合、読み出しアクセスされるメモリセルＭＣ０１の左側のソース線ＳＬ０、ＳＬ１はハイレベルに設定され、読み出しアクセスされるメモリセルＭＣ０１の右側のソース線ＳＬ２、ＳＬ３、ＳＬ４は、ロウレベルに設定される。

図９は、図８に示した読み出し動作時の信号波形の例を示している。この例では、半導体メモリＭＥＭがスタンバイ状態ＳＴＢＹの期間に、メモリセルＭＣ０１を選択するためのアドレス信号ＦＡが読み出しコマンドとともに半導体メモリＭＥＭに供給される。図２に示したコマンド生成回路１０は読み出しコマンドを認識した場合に、動作制御回路２２に読み出し動作の実行を指示する。なお、読み出し動作では、図３に示したセンスアンプイネーブル信号ＳＡＥおよびラッチ信号ＬＴＶＸはロウレベルに非活性化されるため、書き込みベリファイ動作用および消去ベリファイ動作用のセンスアンプＶＳＡは動作しない。

図２に示したＸ制御回路３４は、動作制御回路２２からの制御信号ＣＮＴに基づいて、アドレス信号ＦＡが示すワード線ＷＬ０をハイレベル（例えば、ＶＣＣ）に活性化する（図９（ａ））。すなわち、読み出しアクセスするメモリセルＭＣ０１に接続されたワード線ＷＬ０が選択される。

図２に示したＹ制御回路３６は、アドレス信号ＦＡが示すコラム選択信号ＳＥＣＹ１をハイレベルに活性化する（図９（ｂ））。コラム選択信号ＳＥＣＹ１の活性化により、ビット線ＢＬ１はグローバルビット線ＧＢＬを介してセンスアンプＳＡに接続される。すなわち、読み出しアクセスするメモリセルＭＣ０１に接続されたビット線ＢＬ１が選択される。

また、Ｙ制御回路３６は、ラッチ信号ＬＴＸをハイレベルに活性化し、ラッチＬＴの入力をグローバルビット線ＧＢＬに接続する（図９（ｃ））。なお、センスアンプＳＡは、ラッチ信号ＬＴＸが活性化される前、前回の読み出し動作時にラッチした読み出しデータの論理を保持している（図９（ｄ））。

動作制御回路２２は、半導体メモリＭＥＭがスタンバイ状態ＳＴＢＹの期間に受けた読み出しコマンドに応答して、タイミング信号ＲＤＤＺを活性化する（図９（ｅ））。図４に示した制御信号生成回路ＳＬＧＥＮのうち、ハイレベルのデコード信号ＤＥＣ２ＬＺ−ＤＥＣ４ＬＺを受ける制御信号生成回路ＳＬＧＥＮは、タイミング信号ＲＤＤＺに応答して、制御信号ＲＤＨＸをロウレベルに活性化する。図７に示したソース線ドライバＳＤＲＶのｐＭＯＳトランジスタＰＭ１２は、制御信号ＲＤＨＸのロウレベルへの活性化に応答してオンし、対応するソース線ＳＬ２−ＳＬ４をハイレベル（ＶＤＤ）に設定する（図９（ｆ））。

一方、ロウレベルのデコード信号ＤＥＣ０ＬＺ−ＤＥＣ１ＬＺを受ける制御信号生成回路ＳＬＧＥＮは、タイミング信号ＲＤＤＺの論理に拘わりなく、制御信号ＲＤＬＺをハイレベルに活性化する。図７に示したソース線ドライバＳＤＲＶのｎＭＯＳトランジスタＮＭ１６は、制御信号ＲＤＬＺのハイレベル期間にオンし、対応するソース線ＳＬ０−ＳＬ１をロウレベル（ＶＳＳ）に設定する。ワード線ＷＬの選択、ビット線ＢＬの選択およびソース線ＳＬの電圧設定は、選択期間ＳＥＬに行われる。

読み出し動作では、図８に示したように、データを読み出すメモリセルＭＣ０１の左側のソース線ＳＬ０、ＳＬ１はロウレベルに設定され、データを読み出すメモリセルＭＣ０１の右側のソース線ＳＬ２−ＳＬ４はハイレベルに設定される。ワード線ＷＬ０の活性化により、ビット線ＢＬ１は、メモリセルＭＣ０１における論理１のセルトランジスタＣＴａ０１を介してハイレベルのソース線ＳＬ２に接続され、電圧が上昇する（図９（ｇ））。例えば、ビット線ＢＬ１は、読み出し動作前に、フローティング状態のロウレベルに設定されている。

ビット線ＢＬ１の電圧は、コラムスイッチＣＳＷ１およびグローバルビット線ＧＢＬを介してセンスアンプＳＡに伝達される。そして、センスアンプＳＡのラッチＬＴの入力に供給されるグローバルビット線ＧＢＬの電圧が、ラッチＬＴの論理閾値を超えたときに、ラッチＬＴに保持されている論理が反転し、センスアンプＳＡは、ロウレベルのデータ出力信号ＤＯＸを出力する（図９（ｈ））。

Ｙ制御回路３６は、メモリセルＭＣ０１に保持された論理に対応する電圧レベルがグローバルビット線ＧＢＬに読み出された後、ラッチ信号ＬＴＸをロウレベルに非活性化する（図９（ｉ））。センスアンプＳＡが動作するセンス期間ＳＮＳは、ビット線ＢＬ１の電圧が変化を開始してからラッチ信号ＬＴＸが非活性化されるまでである。センスアンプＳＡは、センス期間ＳＮＳ後のラッチ期間ＬＡＴに、ラッチ信号ＬＴＸの立ち下がりエッジに同期して、メモリセルＭＣ０１から読み出された論理をラッチする。センスアンプＳＡによる読み出しデータのラッチ後、ワード線ＷＬ０は動作制御回路２２の制御によりロウレベルに非活性化される（図９（ｊ））。

この後、次の読み出しコマンドが半導体メモリＭＥＭに供給され、選択期間ＳＥＬに、ワード線ＷＬ１の選択、ビット線ＢＬ０の選択およびソース線ＳＬの電圧設定が行われる（図９（ｋ））。この例では、コラムアドレス信号ＣＡ１、ＣＡ０の”００”により、コラム選択信号ＳＥＣＹ０が活性化され、ビット線ＢＬ０が選択される（図９（ｌ））。デコード回路ＳＬＤＥＣは、コラムアドレス信号ＣＡ１、ＣＡ０の”００”を示すアドレス信号ＣＡ０１Ｘ、ＣＡ００Ｘの値”００”に応じて、デコード信号ＤＥＣ１ＬＺ−ＤＥＣ４ＬＺをハイレベルに設定し、デコード信号ＤＥＣ０ＬＺをロウレベルに維持する。ソース線ＳＬ０は、ロウレベルのデコード信号ＤＥＣ０ＬＺに応じて、ロウレベルに維持され、ソース線ＳＬ１−ＳＬ４は、ハイレベルのデコード信号ＤＥＣ１ＬＺ−ＤＥＣ４ＬＺに応じて、ハイレベルに設定される（図９（ｍ））。

図９に示すように、読み出しコマンドが連続して半導体メモリＭＥＭに供給される場合、半導体メモリＭＥＭの動作状態は、ラッチ期間ＬＡＴの後にスタンバイ状態ＳＴＢＹに移行せず、次の読み出しコマンドに応答する選択期間ＳＥＬに移行する。換言すれば、動作制御回路２２は、最初の読み出しコマンドに応答する読み出し動作の実行後、タイミング信号ＲＤＤＺを非活性化せず、ハイレベルに維持する（図９（ｎ））。これにより、図４に示したソース線制御回路ＳＬＣＮＴは、ソース線ＳＬ１−ＳＬ４の全てをロウレベルに非活性化することなく、デコード信号ＤＥＣ１ＬＺ−ＤＥＣ４ＬＺの論理に応じてソース線ＳＬ１−ＳＬ４の電圧レベルを切り替えることができる。例えば、ソース線ＳＬ２−ＳＬ４は、１回目の読み出し動作時にハイレベルに設定された後、ロウレベルにリセットされることなく２回目の読み出し動作中、ハイレベルに維持される。この結果、読み出し動作において、読み出し動作毎にソース線ＳＬ１−ＳＬ４をリセットする場合比べてソース線ＳＬ１−ＳＬ４の充放電電流を削減することができ、半導体メモリＭＥＭの消費電力を削減することができる。

なお、Ｙ制御回路２２は、制御信号生成回路ＳＬＧＥＮと同様に、動作制御回路２２からのタイミング信号ＲＤＤＺに応答してコラム選択信号ＳＥＣＹ０−ＳＥＣＹ４を生成する。このため、図９では区別が付かないが、例えば、読み出し動作が、ワード線ＷＬを順に切り替えて同じコラム選択線ＳＥＣＹを選択して連続して実行される場合、活性化されたコラム選択信号ＳＥＣＹは、リセットされることなくハイレベルに維持される。これにより、読み出し動作毎にコラム選択線ＳＥＣＹをリセットする場合比べてビット線ＢＬの充放電電流を削減することができ、半導体メモリＭＥＭの消費電力を削減することができる。

ワード線ＷＬ１のハイレベルは、メモリセルＭＣ１０、ＭＣ１１、ＭＣ１２、ＭＣ１３のセルトランジスタＣＴａ、ＣＴｂのコントロールゲートＣＧに印加される。メモリセルＭＣ１０では、論理１に設定されたセルトランジスタＣＴｂ１０がオンし、ビット線ＢＬ０は、ソース線ＳＬ０に接続される。ビット線ＢＬ０の電荷は、ソース線ＳＬ０のロウレベルにより引き抜かれ、ビット線ＢＬ０は、ロウレベルに変化する（図９（ｏ））。論理０に設定されたセルトランジスタＣＴａ１０はオフ状態に維持されるため、ビット線ＢＬ０はソース線ＳＬ１に接続されない。

コラム選択信号ＳＥＣＹ０の活性化によりコラムスイッチＣＳＷ０がオンしているため、ビット線ＢＬ０のロウレベルは、グローバルビット線ＧＢＬを介してセンスアンプＳＡに伝達される。センスアンプＳＡは、グローバルビット線ＧＢＬの電圧レベルを増幅し、論理を反転してハイレベルのデータ出力信号ＤＯＸとして出力する（図９（ｐ））。センスアンプＳＡは、ラッチ信号ＬＴＸの立ち下がりエッジに同期して、メモリセルＭＣ１０から読み出された論理をラッチする（図９（ｑ））。そして、データ入出力回路１４は、メモリセルＭＣ１０から読み出されたデータの論理をデータ出力端子ＤＯＵＴから出力する。センスアンプＳＡによる読み出しデータのラッチ後、ワード線ＷＬ１は動作制御回路２２の制御によりロウレベルに非活性化される（図９（ｒ））。

２回目の読み出し動作後、動作制御回路２２は、次の読み出しコマンドが所定の期間ＤＬＹに供給されないことに基づいて、ソース線ＳＬ、コラム選択信号ＳＥＣＹをロウレベルにリセットするためにタイミング信号ＲＤＤＺを非活性化し、スタンバイ状態ＳＴＢＹに移行する（図９（ｓ））。

図１０は、図２に示した半導体メモリＭＥＭの書き込み動作の例を示している。図８に示した読み出し動作と同様の動作については、詳細な説明は省略する。この例では、太枠で示した消去状態のメモリセルＭＣ０１に論理１が書き込まれる。メモリセルＭＣ０１への論理１の書き込みにより、セルトランジスタＣＴｂ０１の閾値電圧は消去状態に比べて高くなり、論理１から論理０に書き換えられる。

書き込み動作では、ライトアンプＷＡは、制御信号ＣＮＴＰ、ＣＮＴＮをロウレベルに設定して、ｐＭＯＳトランジスタＰＭ１をオンし、ｎＭＯＳトランジスタＮＭ１をオフする。ｐＭＯＳトランジスタＰＭ１のオンにより、グローバルビット線ＧＢＬは、ハイレベル（この例では、電源電圧ＶＣＣ）に設定される。

図２に示したＸ制御回路３４は、データを書き込むメモリセルＭＣ０１に接続されたワード線ＷＬ０をハイレベルＨに設定し、他のワード線ＷＬ１をロウレベルＬに設定する。なお、ワード線ＷＬ０のハイレベルＨの電圧および波形は、図１１に示すように、読み出し動作時の電圧および波形と異なる。メモリセルＭＣのバックゲートであるウエル領域ＰＷは、読み出し動作と同様に、ロウレベルＬ（例えば、接地電圧ＶＳＳ）に設定される。

図２に示したＹ制御回路３６は、コラム選択信号ＳＥＣＹ１をハイレベルＨに設定し、他のコラム選択信号ＳＥＣＹ０、ＳＥＣＹ２、ＳＥＣＹ３をロウレベルＬに設定する。なお、図１１に示すように、コラム選択信号ＳＥＣＹ１をハイレベルＨの電圧および波形は、読み出し動作時の電圧および波形と異なる。ハイレベルＨのコラム選択信号ＳＥＣＹ１により、コラムスイッチＣＳＷ１がオンし、ビット線ＢＬ１は、グローバルビット線ＧＢＬに接続されて電源電圧ＶＣＣに設定される。

メモリセルＭＣのセルトランジスタＣＴｂの論理を書き換える書き込み動作が実行される場合、図２に示した動作制御回路２２は、データ入力線ＤＴＩＮを介して受ける論理１を示すデータ信号に基づいて、制御信号ＬＦＴＷＺをハイレベルに設定する。図６に示した制御信号生成回路ＳＬＧＥＮは、ハイレベルの制御信号ＬＦＴＷＺに基づいて、デコード信号ＤＥＣＬＺを選択し、図８の説明と同様に動作する。そして、ソース線制御回路ＳＬＣＮＴは、ハイレベルのデコード信号ＤＥＣ２ＬＺ−ＤＥＣ４ＬＺに対応するソース線ＳＬ２、ＳＬ３、ＳＬ４をハイレベルに設定する。

ソース線制御回路ＳＬＣＮＴは、ロウレベルのデコード信号ＤＥＣ０ＬＺ、ＤＥＣ１ＬＺに対応するソース線ＳＬ０、ＳＬ１をロウレベルに設定する。例えば、書き込み動作において、ソース線ＳＬのハイレベルの電圧は、電源電圧ＶＣＣ（例えば、５Ｖ）であり、ソース線ＳＬのロウレベルの電圧は、接地電圧ＶＳＳ（０Ｖ）である。電源電圧ＶＣＣは、第３電圧の一例であり、接地電圧ＶＳＳは、第４電圧の一例である。

ハイレベルＨのワード線ＷＬ０、ハイレベル（＝ＶＣＣ）のビット線ＢＬ１、ロウレベル（＝ＶＳＳ）のソース線ＳＬ１により、セルトランジスタＣＴｂ０１のソース、ドレイン間にセル電流が流れる。ホットエレクトロン現象により電子がフローティングゲートＦＧに注入されることで、セルトランジスタＣＴｂ０１の閾値電圧は上昇し、セルトランジスタＣＴｂ０１に保持されている論理は、論理１から論理０にプログラムされる。

この実施形態では、データが書き込まれるメモリセルＭＣ０１の左側のソース線ＳＬ０、ＳＬ１は接地電圧ＶＳＳに設定され、データが書き込まれるメモリセルＭＣ０１の右側のソース線ＳＬ２、ＳＬ３、ＳＬ４は、電源電圧ＶＣＣに設定される。

読み出し動作と同様に、フローティング状態ＦＬＴのビット線ＢＬ０は、メモリセルＭＣ００のセルトランジスタＣＴａ００、ＣＴｂ００の少なくとも一方のオンにより、ソース線ＳＬ０、ＳＬ１の少なくとも一方に接続され、ロウレベルＬに設定される。メモリセルＭＣ００に接続されるソース線ＳＬ０、ＳＬ１は互いに同じ電圧に設定されるため、ビット線ＢＬ０からの放電電流を除き、メモリセルＭＣ００にリーク電流は流れない。換言すれば、ソース線ＳＬ０、ＳＬ１は、高レベルの電圧線に接続されないため、メモリセルＭＣ００に貫通電流は流れない。

読み出し動作と同様に、フローティング状態ＦＬＴのビット線ＢＬ２は、メモリセルＭＣ０２のセルトランジスタＣＴａ０２、ＣＴｂ０２の少なくとも一方のオンにより、ソース線ＳＬ２、ＳＬ３の少なくとも一方に接続され、ハイレベルＨに設定される。フローティング状態ＦＬＴのビット線ＢＬ３は、メモリセルＭＣ０３のセルトランジスタＣＴａ０３、ＣＴｂ０３の少なくとも一方のオンにより、ソース線ＳＬ２、ＳＬ３の少なくとも一方に接続され、ハイレベルＨに設定される。

メモリセルＭＣ０２に接続されるソース線ＳＬ２、ＳＬ３およびメモリセルＭＣ０３に接続されるソース線ＳＬ３、ＳＬ４は、互いに同じ電圧に設定される。このため、ビット線ＢＬ２、ＢＬ３への充電電流を除き、メモリセルＭＣ０２、ＭＣ０３にリーク電流は流れない。換言すれば、ソース線ＳＬ２−ＳＬ４は、低レベルの電圧線に接続されないため、メモリセルＭＣ０２、ＭＣ０３に貫通電流は流れない。

以上より、メモリセルＭＣにデータを書き込む書き込み動作時に、アクセスされないメモリセルＭＣに流れるリーク電流を、リーク電流の抑制用のトランジスタ等を設けることなく抑制することができる。この結果、メモリセルＭＣのサイズを変えることなく、半導体メモリＭＥＭの書き込み動作における消費電力の増加を抑制することができる。

図１１は、図１０に示した書き込み動作時の信号波形の例を示している。図９と同様の要素については、詳細な説明は省略する。この例では、半導体メモリＭＥＭがスタンバイ状態ＳＴＢＹの期間に、メモリセルＭＣ０１を選択するためのアドレス信号ＦＡが書き込みコマンドとともに半導体メモリＭＥＭに供給される。図２に示したコマンド生成回路１０は書き込みコマンドを認識した場合に、動作制御回路２２に書き込み動作の実行を指示する。なお、書き込み動作では、ラッチ信号ＬＴＺ、ＬＴＸ、ＬＴＶＸおよびセンスアンプイネーブル信号ＳＡＥは非活性化されるため、センスアンプＳＡ、ＶＳＡは動作しない。

動作制御回路２２は、選択期間ＳＥＬ１から非選択期間ＵＳＥＬ２までタイミング信号ＰＧＭ１Ｚをハイレベルに活性化し、プログラム期間ＰＧＭにタイミング信号ＰＧＭ２Ｚをハイレベルに活性化する（図１１（ａ）、（ｂ））。図６に示した制御信号生成回路ＳＬＧＥＮは、タイミング信号ＰＧＭ１Ｚのハイレベル期間にソース線ＳＬ２−ＳＬ４をハイレベル（例えば、ＶＣＣ）に設定する（図１１（ｃ））。ソース線ＳＬ０、ＳＬ１は、ロウレベル（例えば、ＶＳＳ）に維持される（図１１（ｄ））。

図２に示したＸ制御回路３４は、動作制御回路２２からの制御信号ＣＮＴに基づいて、アドレス信号ＦＡが示すワード線ＷＬ０の電圧を、選択期間ＳＥＬ２に例えば電源電圧ＶＣＣまで上昇し、昇圧期間ＵＰに例えば９．３Ｖまで上昇する（図１１（ｅ）、（ｆ））。すなわち、データが書き込まれるメモリセルＭＣ０１に接続されたワード線ＷＬ０が選択される。データが書き込まれるメモリセルＭＣ０１に接続されないワード線ＷＬ１は、ロウレベルに維持される。

図２に示したＹ制御回路３６は、アドレス信号ＦＡが示すコラム選択信号ＳＥＣＹ１を、選択期間ＳＥＬ２に例えば２．５Ｖまで上昇し、昇圧期間ＵＰに例えば９．３Ｖまで上昇する（図１１（ｇ）、（ｈ））。コラム選択信号ＳＥＣＹ１の活性化により、ビット線ＢＬ１はグローバルビット線ＧＢＬに接続される。すなわち、データが書き込まれるメモリセルＭＣ０１に接続されたビット線ＢＬ１が選択される。コラム選択信号ＳＥＣＹ０、ＳＥＣＹ２、ＳＥＣＹ３は、ロウレベルに維持される。

ライトアンプＷＡは、図２に示したバス制御回路３０から供給される書き込みデータＤＩ（論理１）に応答して、制御信号ＣＮＴＰ、ＣＮＴＮをロウレベルに設定する（図１１（ｉ））。ロウレベルの制御信号ＣＮＴＰに応答して、図１０に示したｐＭＯＳトランジスタＰＭ１がオンし、グローバルビット線ＧＢＬは、例えば電源電圧ＶＣＣに設定される（図１１（ｊ））。コラムスイッチＣＳＷ１を介してグローバルビット線ＧＢＬに接続されたビット線ＢＬ１の電圧は、グローバルビット線ＧＢＬの電圧上昇とともに電源電圧ＶＣＣまで上昇する（図１１（ｋ））。なお、メモリセルＭＣ００を介してソース線ＳＬ０、ＳＬ１に接続されたビット線ＢＬ０は、ロウレベル（例えば、ＶＳＳ）に設定される。メモリセルＭＣ０２を介してソース線ＳＬ２、ＳＬ３に接続されたビット線ＢＬ２と、メモリセルＭＣ０３を介してソース線ＳＬ３、ＳＬ４に接続されたビット線ＢＬ３とは、ハイレベル（例えば、ＶＣＣ）に設定される（図１１（ｌ））。

そして、プログラム期間に、図１０で説明したように、セルトランジスタＣＴｂ０１のフローティングゲートＦＧに電子が注入され、セルトランジスタＣＴｂ０１に保持されている論理は、論理１から論理０にプログラムされる。

なお、制御信号生成回路ＳＬＧＥＮは、タイミング信号ＰＧＭ１Ｚがハイレベルでタイミング信号ＰＧＭ２Ｚがロウレベルの期間に、図７に示したｎＭＯＳトランジスタＮＭ１４をオンし、ソース線ＳＬ０、ＳＬ１を接地線ＶＳＳに接続する。さらに、制御信号生成回路ＳＬＧＥＮは、タイミング信号ＰＧＭ１Ｚ、ＰＧＭ２Ｚがともにハイレベルの期間に、図７に示したｎＭＯＳトランジスタＮＭ１２をオンし、抵抗Ｒ１を介してソース線ＳＬ０、ＳＬ１を接地線ＶＳＳに接続する。

この実施形態では、ワード線ＷＬ０の電圧が高く、セルトランジスタＣＴｂ０１のソース、ドレイン間に、選択期間ＳＥＬ２および昇圧期間ＵＰに比べて多くのセル電流が流れるプログラム期間に、抵抗Ｒ１を介してソース線ＳＬ１を接地線ＶＳＳに接続する。タイミング信号ＰＧＭ２Ｚがハイレベルの期間、タイミング信号ＰＧＭ３Ｚはロウレベルに設定され、ｎＭＯＳトランジスタＮＭ１４はオフする。このため、ビット線ＢＬ１からソース線ＳＬ１に流れる電流は、抵抗素子Ｒ１により制限され、ライトアンプＷＡのｐＭＯＳトランジスタＰＭ１からグローバルビット線ＧＢＬに供給される電源電流が不足することが回避される。換言すれば、図２に示した内部電圧生成回路１６が生成する電源電圧ＶＣＣの生成能力が不足することが回避される。

この結果、プログラム期間ＰＧＭにフローティングゲートＦＧに注入される電子の量が、選択期間ＳＥＬ２および昇圧期間ＵＰに比べて少なくなることはなく、書き込み動作の効率を向上することができる。換言すれば、メモリセルＭＣに論理１または論理０に設定する書き込み動作は、図１１に示す書き込み動作と図１５に示す書き込みベリファイ動作を繰り返して実行するが、繰り返し回数を少なくすることができる。

また、ワード線ＷＬ０の電圧が９．３Ｖに到達する前の選択期間ＳＥＬ２および昇圧期間ＵＰに、ソース線ＳＬ１は、抵抗素子Ｒ１を介することなく接地線ＶＳＳに接続される。これにより、抵抗素子Ｒ１が介在する場合に比べて、ソース線ＳＬ１の電荷を迅速に接地線ＶＳＳに引き抜くことができ、書き込み動作の期間を、抵抗素子Ｒ１を介してソース線ＳＬ１を接地線ＶＳＳに接続する場合に比べて、短縮することができる。

プログラム期間ＰＧＭの終了前、ライトアンプＷＡは、バス制御回路３０から供給される書き込みデータＤＩ（論理１）の供給停止に応答して、制御信号ＣＮＴＰ、ＣＮＴＮをハイレベルに設定する（図１１（ｌ））。ハイレベルの制御信号ＣＮＴＰに応答して、図１０に示したｐＭＯＳトランジスタＰＭ１がオフし、ｎＭＯＳトランジスタＮＭ１がオンする。そして、グローバルビット線ＧＢＬは、ｎＭＯＳトランジスタＮＭ１を介して接地線ＶＳＳに接続される設定され、グローバルビット線ＧＢＬおよびビット線ＢＬ１の電圧は、ロウレベル（例えば、ＶＳＳ）に低下する（図１１（ｍ）、（ｎ））。

プログラム期間ＰＧＭの終了後の降圧期間ＤＷＮにおいて、Ｘ制御回路３４は、動作制御回路２２からの制御信号ＣＮＴに基づいて、ワード線ＷＬ０の電圧を電源電圧ＶＣＣまで下降する（図１１（ｏ））。Ｙ制御回路３６は、コラム選択信号ＳＥＣＹ１を、降圧期間ＤＷＮに２．５Ｖまで下降する（図１１（ｐ））。ライトアンプＷＡは、制御信号ＣＮＴＮをロウレベルに設定する（図１１（ｑ））。

Ｘ制御回路３４は、動作制御回路２２からの制御信号ＣＮＴに基づいて、非選択期間ＵＳＥＬ１に、ワード線ＷＬ０の電圧をロウレベル（例えば、ＶＳＳ）まで下降する（図１１（ｒ））。Ｙ制御回路３６は、コラム選択信号ＳＥＣＹ１を、非選択期間ＵＳＥＬ１に、ロウレベル（例えば、ＶＳＳ）まで下降する（図１１（ｓ））。

次に、制御信号生成回路ＳＬＧＥＮは、非選択期間ＵＳＥＬ２に、タイミング信号ＰＧＭ１Ｚの非活性化に応答して、ソース線ＳＬ２−ＳＬ４をロウレベル（例えば、ＶＳＳ）に設定する（図１１（ｔ））。そして、書き込み動作が終了し、半導体メモリＭＥＭは、書き込み動作期間からスタンバイ状態ＳＴＢＹの期間に移行する。

なお、書き込み動作において、ワード線ＷＬを順に切り替えて共通のビット線ＢＬに接続された複数のメモリセルＭＣにデータを書き込む場合がある。この場合、動作制御回路２２は、複数回の書き込み動作の間、制御信号ＰＧＭ１Ｚをハイレベルに維持し、図７に示したｐＭＯＳトランジスタＰＭ１２をオンし、対応するソース線ＳＬをハイレベルに維持してもよい。これにより、互いに異なるビット線ＢＬに接続されたメモリセルにデータを書き込む場合に比べて、ソース線ＳＬの電圧の切り替え頻度を低くすることができる。したがって、ソース線ＳＬの充放電を削減することができ、消費電流を削減することができる。

図１２は、図２に示した半導体メモリの書き込み動作の別の例を示している。図８に示した読み出し動作および図１０に示した書き込み動作と同様の動作については、詳細な説明は省略する。この例では、太枠で示した消去状態のメモリセルＭＣ０１に論理０が書き込まれる。メモリセルＭＣ０１への論理０の書き込みにより、セルトランジスタＣＴａ０１の閾値電圧は消去状態に比べて高くなり、論理１から論理０に書き換えられる。

メモリセルＭＣのセルトランジスタＣＴａの論理を書き換える書き込み動作が実行される場合、図２に示した動作制御回路２２は、データ入力線ＤＴＩＮを介して受ける論理０を示すデータ信号に基づいて、制御信号ＬＦＴＷＺをロウレベルに設定する。図６に示した制御信号生成回路ＳＬＧＥＮは、ロウレベルの制御信号ＬＦＴＷＺに基づいて、デコード信号ＤＥＣＲＺを選択する。そして、ソース線制御回路ＳＬＣＮＴは、ハイレベルのデコード信号ＤＥＣ０ＲＺ−ＤＥＣ１ＲＺに対応するソース線ＳＬ０、ＳＬ１をハイレベル（＝ＶＣＣ）に設定する。ソース線制御回路ＳＬＣＮＴは、ロウレベルのデコード信号ＤＥＣ２ＲＺ、ＤＥＣ３ＲＺ、ＤＥＣ４ＲＺに対応するソース線ＳＬ２、ＳＬ３、ＳＬ４をロウレベル（＝ＶＳＳ）に設定する。

ハイレベルＨのワード線ＷＬ０、ハイレベル（＝ＶＣＣ）のビット線ＢＬ１、ロウレベル（＝ＶＳＳ）のソース線ＳＬ２により、セルトランジスタＣＴａ０１のソース、ドレイン間にセル電流が流れる。ホットエレクトロン現象により電子がフローティングゲートＦＧに注入されることで、セルトランジスタＣＴａ０１の閾値電圧は上昇し、セルトランジスタＣＴａ０１に保持されている論理は、論理１から論理０にプログラムされる。

図１０とは反対に、データが書き込まれるメモリセルＭＣ０１の左側のソース線ＳＬ０、ＳＬ１はハイレベルＨ（例えば、ＶＣＣ）に設定される。データが書き込まれるメモリセルＭＣ０１の右側のソース線ＳＬ２、ＳＬ３、ＳＬ４は、ロウレベルＬ（例えば、ＶＳＳ）に設定される。

メモリセルＭＣ００に接続されるソース線ＳＬ０、ＳＬ１は互いに同じ電圧に設定されるため、リーク電流は流れず、メモリセルＭＣ００に貫通電流は流れない。メモリセルＭＣ０２に接続されるソース線ＳＬ２、ＳＬ３は互いに同じ電圧に設定されるため、リーク電流は流れず、メモリセルＭＣ０２に貫通電流は流れない。同様に、メモリセルＭＣ０３に接続されるソース線ＳＬ３、ＳＬ４は互いに同じ電圧に設定されるため、リーク電流は流れず、メモリセルＭＣ０３に貫通電流は流れない。

以上より、図１０と同様に、メモリセルＭＣにデータを書き込む書き込み動作時に、アクセスされないメモリセルＭＣに流れるリーク電流を、リーク電流の抑制用のトランジスタ等を設けることなく抑制することができる。この結果、メモリセルＭＣのサイズを変えることなく、半導体メモリＭＥＭの書き込み動作における消費電力の増加を抑制することができる。

図１３は、図１２に示した書き込み動作時の信号波形の例を示している。図９と同様の要素については、詳細な説明は省略する。図１１に示した書き込み動作の波形と同様の波形については、詳細な説明は省略する。この例では、ソース線ＳＬ０−ＳＬ１がハイレベルに設定され、ソース線ＳＬ２−ＳＬ４がロウレベルに設定される（図１３（ａ））。メモリセルＭＣ００を介してソース線ＳＬ０、ＳＬ１に接続されたビット線ＢＬ０は、電源電圧ＶＣＣに設定される。メモリセルＭＣ０２を介してソース線ＳＬ２、ＳＬ３に接続されたビット線ＢＬ２と、メモリセルＭＣ０３を介してソース線ＳＬ３、ＳＬ４に接続されたビット線ＢＬ３とは、接地電圧ＶＳＳに設定される（図１３（ｂ））。その他の波形は、図１１と同一または同様である。

図１４は、図２に示した半導体メモリＭＥＭの書き込みベリファイ動作の例を示している。書き込みベリファイ動作は、図１０から図１３に示した書き込み動作後に、プログラムしたセルトランジスタＣＴの閾値電圧を確認するために実行される。書き込みベリファイ動作がパスした場合、書き込み動作と書き込みベリファイ動作とを繰り返す書き込みシーケンスは終了する。書き込みベリファイ動作がフェイルした場合、図１１に示した書き込み動作が再度実行される。

図１４は、図１０および図１１に示した書き込み動作により、太枠で示したメモリセルＭＣ０１に論理１が書き込まれたか否かを判定するベリファイ動作を示す。すなわち、図１４では、メモリセルＭＣ０１のセルトランジスタＣＴｂ０１が論理０に設定されたか否かが、判定される。セルトランジスタＣＴｂのベリファイ動作では、図４に示したソース線制御回路ＳＬＣＮＴは、ハイレベルの制御信号ＬＦＴＷＺを受けて動作する。

書き込みベリファイ動作では、センスアンプＶＳＡは、グローバルビット線ＧＢＬを、例えば電源電圧ＶＤＤに設定する。センスアンプＳＡは、ロウレベルのラッチ信号ＬＴＸとハイレベルのラッチ信号ＬＴＺを受け、動作を停止する。ライトアンプＷＡは、図８に示した読み出し動作と同様に、動作を停止する。

図２に示したＸ制御回路３４は、閾値電圧を確認するメモリセルＭＣ０１に接続されたワード線ＷＬ０をハイレベルＨに設定し、他のワード線ＷＬ１をロウレベルＬに設定する。図２に示したＹ制御回路３６は、閾値電圧を確認するメモリセルＭＣ０１に接続されたビット線ＢＬ１に対応するコラム選択信号ＳＥＣＹ１をハイレベルＨに設定し、他のコラム選択信号ＳＥＣＹ０、ＳＥＣＹ２、ＳＥＣＹ３をロウレベルＬに設定する。メモリセルＭＣのバックゲートであるウエル領域ＰＷは、ロウレベルＬ（例えば、ＶＳＳ）に設定される。

ソース線制御回路ＳＬＣＮＴは、読み出し動作（図８）と同様に、ソース線ＳＬ０、ＳＬ１をロウレベルに維持し、ソース線ＳＬ２−ＳＬ４をハイレベルに設定する。例えば、ソース線ＳＬ０、ＳＬ１のロウレベルＬは、接地電圧ＶＳＳであり、ソース線ＳＬ２−ＳＬ４のハイレベルＨは、電源電圧ＶＤＤである。

ハイレベルＨのコラム選択信号ＳＥＣＹ１により、コラムスイッチＣＳＷ１がオンし、ビット線ＢＬ１は、グローバルビット線ＧＢＬに接続され、ビット線ＢＬ１の電圧は上昇する。ハイレベルＨのワード線ＷＬ０により、セルトランジスタＣＴｂ０１の閾値電圧に応じて、セルトランジスタＣＴｂ０１のソース、ドレイン間（ビット線ＢＬ１からソース線ＳＬ１）にセル電流が流れる。セルトランジスタＣＴｂ０１の閾値電圧が高いほど、ソース、ドレイン間抵抗は高く、セル電流は少ない。セルトランジスタＣＴｂ０１の閾値電圧が低いほど、ソース、ドレイン間抵抗は低く、セル電流は多い。セル電流とほぼ同じ電流が、グローバルビット線ＧＢＬに流れる。

そして、センスアンプＶＳＡは、セルトランジスタＣＴｂ０１の閾値電圧に応じて変化するグローバルビット線ＧＢＬの電流を、例えば、リファレンス電流と比較し、比較結果をデータＤＯＶＸの論理として出力する。動作制御回路２２は、データＤＯＶＸの論理に応じて、メモリセルＭＣ０１へのデータの書き込みが完了したか否かを判定する。動作制御回路２２は、メモリセルＭＣ０１へのデータの書き込みが完了していないと判定した場合、書き込み動作と書き込みベリファイ動作とを再度実行する。

この例では、図８に示した読み出し動作と同様に、書き込みベリファイ動作が実行されるメモリセルＭＣ０１の左側のソース線ＳＬ０、ＳＬ１は接地電圧ＶＳＳに設定される。データが書き込まれるメモリセルＭＣ０１の右側のソース線ＳＬ２、ＳＬ３、ＳＬ４は、電源電圧ＶＤＤに設定される。

メモリセルＭＣ００に接続されるソース線ＳＬ０、ＳＬ１は互いに同じ電圧に設定されるため、リーク電流は流れず、メモリセルＭＣ００に貫通電流は流れない。メモリセルＭＣ０２に接続されるソース線ＳＬ２、ＳＬ３は互いに同じ電圧に設定されるため、リーク電流は流れず、メモリセルＭＣ０２に貫通電流は流れない。同様に、メモリセルＭＣ０３に接続されるソース線ＳＬ３、ＳＬ４は互いに同じ電圧に設定されるため、リーク電流は流れず、メモリセルＭＣ０３に貫通電流は流れない。

なお、メモリセルＭＣ０１のセルトランジスタＣＴａ０１が論理０に設定されたか否かが判定される場合、ロウレベルの制御信号ＬＦＴＷＺに基づいて、メモリセルＭＣ０１の左側のソース線ＳＬ０、ＳＬ１は、ハイレベル（例えば、ＶＤＤ）に設定される。メモリセルＭＣ０１の右側のソース線ＳＬ２−ＳＬ４は、ロウレベル（例えば、ＶＳＳ）に設定される。この場合にも、各メモリセルＭＣ００、ＭＣ０２、ＭＣ０３に接続される一対のソース線ＳＬの電圧を、互いに同じ値に設定することができ、メモリセルＭＣ００、ＭＣ０２、ＭＣ０３に貫通電流は流れない。

以上より、図８と同様に、書き込みベリファイ動作を実行しないメモリセルＭＣに流れるリーク電流を、リーク電流の抑制用のトランジスタ等を設けることなく抑制することができる。この結果、メモリセルＭＣのサイズを変えることなく、半導体メモリＭＥＭの書き込みベリファイ動作における消費電力の増加を抑制することができる。

図１５は、図１４に示した書き込みベリファイ動作時の信号波形の例を示している。図９と同様の要素については、詳細な説明は省略する。

図２に示したＸ制御回路３４は、選択期間ＳＥＬ１にワード線ＷＬ０を例えば電源電圧ＶＣＣに設定し、昇圧期間ＵＰにワード線ＷＬ０を例えば、６．５Ｖまで上昇する（図１５（ａ）、（ｂ））。図２に示したＹ制御回路３６は、選択期間ＳＥＬ１にコラム選択信号ＳＥＣＹ１を例えば２．５Ｖまで上昇させる（図１５（ｃ））。図４に示したソース線制御回路ＳＬＣＮＴは、タイミング信号ＲＤＤＺに応答して、選択期間ＳＥＬ１にソース線ＳＬ２−ＳＬ４を例えば電源電圧ＶＤＤに設定する（図１５（ｄ））。

センスアンプＶＳＡは、選択期間ＳＥＬ１にグローバルビット線ＧＢＬを例えば電源電圧ＶＤＤに設定する（図１５（ｅ））。ハイレベルのコラム選択信号ＳＥＣＹ１により、コラムスイッチＣＳＷ１がオンし、ビット線ＢＬ１の電圧は、グローバルビット線ＧＢＬの電圧に応じて上昇する（図１５（ｆ））。

そして、ワード線ＷＬ０が６．５Ｖまで上昇した後のセンス期間ＳＮＳにおいて、動作制御回路２２は、センスアンプイネーブル信号ＳＡＥをハイレベルに設定する（図１５（ｇ））。センスアンプＶＳＡは、ハイレベルのセンスアンプイネーブル信号ＳＡＥに応じて動作し、グローバルビット線ＧＢＬの電流をリファレンス電流と比較する。

セルトランジスタＣＴｂ０１の閾値電圧が書き込み完了レベルまで上昇している場合（Ｐａｓｓ）、セル電流はセルトランジスタＣＴｂ０１にほとんど流れず、ビット線ＢＬ１およびグローバルビット線ＧＢＬに電流はほとんど流れない。一方、セルトランジスタＣＴｂ０１の閾値電圧が書き込み完了レベルまで上昇していない場合（Ｆａｉｌ）、セル電流がセルトランジスタＣＴｂ０１に流れ、ビット線ＢＬ１およびグローバルビット線ＧＢＬに電流が流れる。ビット線ＢＬ１およびグローバルビット線ＧＢＬの電圧は、セル電流によりわずかに低下する（図１５（ｈ）、（ｉ））。

センスアンプＶＳＡは、センス期間ＳＮＳ後のラッチ期間ＬＡＴに、Ｙ制御回路３６から出力されるラッチ信号ＬＴＶＸの立ち下がりエッジに同期して、グローバルビット線ＧＢＬの電流に応じた論理をラッチする（図１５（ｊ））。センスアンプＶＳＡは、ラッチした論理をデータＤＯＶＸとして出力する（図１５（ｋ））。センスアンプＶＳＡは、セルトランジスタＣＴｂ０１の閾値電圧が書き込み完了レベルまで上昇している場合（Ｐａｓｓ）、ハイレベルのデータＤＯＶＸを出力する。センスアンプＶＳＡは、セルトランジスタＣＴｂ０１の閾値電圧が書き込み完了レベルまで上昇していない場合（Ｆａｉｌ）、ロウレベルのデータＤＯＶＸを出力する。

Ｘ制御回路３４は、ラッチ期間ＬＡＴ後の降圧期間ＤＷＮにワード線ＷＬ０を例えば電源電圧ＶＣＣまで降下し、降圧期間ＤＷＮ後のリセット期間ＲＳＴにワード線ＷＬ０を例えば接地電圧ＶＳＳに設定する（図１５（ｌ）、（ｍ））。Ｙ制御回路３６は、リセット期間ＲＳＴにコラム選択信号ＳＥＣＹ１を例えば接地電圧ＶＳＳに設定する（図１５（ｎ））。ソース線制御回路ＳＬＣＮＴは、リセット期間ＲＳＴにソース線ＳＬ２−ＳＬ４をロウレベル（例えば、ＶＳＳ）に設定する（図１５（ｏ））。

センスアンプＶＳＡは、センスアンプイネーブル信号ＳＡＥのロウレベルへの変化に応答して、動作を停止し、リセット期間ＲＳＴにグローバルビット線ＧＢＬへの電源電圧ＶＤＤの供給を停止する（図１５（ｐ））。そして、書き込みベリファイ動作が完了し、半導体メモリＭＥＭは、スタンバイ状態ＳＴＢＹに移行する。

図１６は、図２に示した半導体メモリＭＥＭの消去動作の例を示している。消去動作では、全てのメモリセルＭＣのセルトランジスタＣＴａ、ＣＴｂが論理１（論理０に対して閾値電圧が低い状態）に設定される。消去動作では、ラッチ信号ＬＴＺ、ＬＴＸ、ＬＴＶＸおよびセンスアンプイネーブル信号ＳＡＥは非活性化されるため、センスアンプＳＡ、ＶＳＡは動作しない。ライトアンプＷＡは、消去動作の終了時に、制御信号ＣＮＴＮを一時的にハイレベルＨに設定して、ｎＭＯＳトランジスタＮＭ１をオンすることで、グローバルビット線ＧＢＬに充電された電荷を接地線ＶＳＳに引き抜く。なお、図２に示したメモリセルアレイ３２が複数のセクタを有する場合、消去動作はセクタ単位で実行されてもよい。

図２に示したＸ制御回路３４は、メモリセルアレイ３２の全てのワード線ＷＬ０、ＷＬ１を負電圧に設定し、メモリセルＭＣのバックゲートであるウエル領域ＰＷをハイレベルＨ（例えば、９．３Ｖ）に設定する。ワード線ＷＬ０−ＷＬ１の負電圧は、各セルトランジスタＣＴａ、ＣＴｂのコントロールゲートＣＧに印加される。図２に示したＹ制御回路３６は、全てのコラム選択信号ＳＥＣＹ０−ＳＥＣＹ３をハイレベルＨ（例えば、２．５Ｖ）に設定する。ハイレベルＨのコラム選択信号ＳＥＣＹ０−ＳＥＣＹ３により、コラムスイッチＣＳＷ０−ＣＳＷ３がオンし、ビット線ＢＬ０−ＢＬ３はグローバルビット線ＧＢＬに接続される。ライトアンプＷＡおよびセンスアンプＳＡ、ＶＳＡは動作しないため、グローバルビット線ＧＢＬおよびビット線ＢＬ０−ＢＬ３は、フローティング状態ＦＬＴに設定される。ソース線制御回路ＳＬＣＮＴは、図２に示したメモリセルアレイ３２またはセクタの全てのソース線ＳＬ０−ＳＬ４をフローティング状態ＦＬＴに設定する。

ビット線ＢＬ０−ＢＬ３とソース線ＳＬ０−ＳＬ４がフローティング状態ＦＬＴのため、メモリセルＭＣのバックゲートであるウエル領域ＰＷから各セルトランジスタＣＴａ、ＣＴｂのソース、ドレイン（ｎ型拡散層）に向けて順方向電流が流れる。これにより、各セルトランジスタＣＴａ、ＣＴｂのソース、ドレインであるビット線ＢＬ０−ＢＬ３およびソース線ＳＬ０−ＳＬ４の電圧は、ウエル領域ＰＷの電圧よりダイオードの順方向電圧だけ低いハイレベルＨ（例えば、８．５Ｖ）に設定される。グローバルビット線ＧＢＬの電圧は、ビット線ＢＬ０−ＢＬ３からの電荷の供給により上昇し、ハイレベルＨに変化する。グローバルビット線ＧＢＬの電圧は、各コラムスイッチＣＳＷ０−ＣＳＷ３（ｎＭＯＳトランジスタ）のゲート電圧より各コラムスイッチＣＳＷ０−ＣＳＷ３の閾値電圧分低い値（例えば、２Ｖ）に設定される。

各セルトランジスタＣＴａ、ＣＴｂのコントロールゲートＣＧに印加される負電圧と、ウエル領域ＰＷのハイレベル電圧とにより、フローティングゲートＦＧに蓄積された電子が放出され、全てのセルトランジスタＣＴａ、ＣＴｂの閾値電圧が低い状態に設定される。すなわち、消去動作により、メモリセルアレイ３２内の全てのメモリセルＭＣは、論理が書き込まれていない初期状態に設定される。

図１７は、図１６に示した消去動作時の信号波形の例を示している。図９と同様の要素については、詳細な説明は省略する。この例では、半導体メモリＭＥＭがスタンバイ状態ＳＴＢＹの期間に、消去コマンドが半導体メモリＭＥＭに供給される。図２に示したコマンド生成回路１０は消去コマンドを認識した場合に、動作制御回路２２に消去動作の実行を指示する。

動作制御回路２２は、選択期間ＳＥＬ１にタイミング信号ＥＲＳ１Ｚをハイレベルに活性化し、降圧期間ＤＷＮにタイミング信号ＥＲＳ２Ｚをハイレベルに活性化する（図１７（ａ）、（ｂ））。動作制御回路２２は、非選択期間ＵＳＥＬ１にタイミング信号ＥＲＳ１Ｚ、ＥＲＳ２Ｚをロウレベルに非活性化する（図１７（ｃ））。

また、動作制御回路２２は、選択期間ＳＥＬ１にウェル領域ＰＷを例えば５Ｖに設定し、昇圧期間ＵＰにウェル領域ＰＷを例えば９．３Ｖに設定する（図１７（ｄ）、（ｅ））。フローティング状態のビット線ＢＬ０−ＢＬ３の電圧およびフローティング状態のソース線ＳＬ０−ＳＬ４の電圧は、ウェル領域ＰＷの電圧に応じて変化する（図１７（ｆ）、（ｇ））。

図２に示したＹ制御回路３６は、選択期間ＳＥＬ１にコラム選択信号ＳＥＣＹ０−ＳＥＣＹ３をハイレベルに設定する（図１７（ｈ））。ハイレベルのコラム選択信号ＳＥＣＹ０−ＳＥＣＹ３により、コラムスイッチＣＳＷ０−ＣＳＷ３がオンし、ビット線ＢＬ０−ＢＬ３からグローバルビット線ＧＢＬに電荷が供給される。

図２に示したＸ制御回路３４は、昇圧期間ＵＰにワード線ＷＬ０、ＷＬ１を負電圧（例えば、−９．３Ｖ）に設定する。そして、プログラム期間ＰＧＭに各メモリセルＭＣのセルトランジスタＣＴａ、ＣＴｂのフローティングゲートＦＧから電子が放出され、各メモリセルＭＣは、データを記憶していない初期状態に設定される。

Ｘ制御回路３４は、プログラム期間ＰＧＭ後の降圧期間ＤＷＮに、ワード線ＷＬ０、ＷＬ１を例えば０Ｖに戻す（図１７（ｉ））。動作制御回路２２は、降圧期間ＤＷＮにウェル領域ＰＷを例えば０Ｖに戻す（図１７（ｊ））。

図７に示したソース線ドライバＳＤＲＶのｎＭＯＳトランジスタＮＭ１８は、昇圧期間ＵＰおよびプログラム期間ＰＧＭに、タイミング信号ＥＲＳ１Ｚの活性化期間にハイレベルに設定される制御信号ＥＲＳＤ１Ｚを受けてオンする。このため、各ソース線ＳＬ０−ＳＬ４からｎＭＯＳトランジスタＮＭ１８のソースに電荷が供給され、ｎＭＯＳトランジスタＮＭ１８のソースの電圧は、制御信号ＥＲＳＤ１Ｚのハイレベル電圧からｎＭＯＳトランジスタＮＭ１８の閾値電圧分低い電圧に設定される。

ソース線ドライバＳＤＲＶのｎＭＯＳトランジスタＮＭ２０は、降圧期間ＤＷＮに、タイミング信号ＥＲＳ２Ｚの活性化期間にハイレベルに設定される制御信号ＥＲＳＤ２Ｚを受けてオンする。このため、各ソース線ＳＬ０−ＳＬ４の電荷は、ｎＭＯＳトランジスタＮＭ１８、ＮＭ２０を介して接地線ＶＳＳに引き抜かれ、各ソース線ＳＬ０−ＳＬ４の電圧は低下する（図１７（ｋ））。

ライトアンプＷＡは、降圧期間ＤＷＮに制御信号ＣＮＴＮをハイレベルに設定してｎＭＯＳトランジスタＮＭ１をオンし、グローバルビット線ＧＢＬの電荷を接地線ＶＳＳに引き抜く（図１７（ｌ））。コラム選択信号ＳＥＣＹ０−ＳＥＣＹ３は、降圧期間ＤＷＮにハイレベルに維持され、コラムスイッチＣＳＷ０−ＣＳＷ３はオンしている。このため、ビット線ＢＬ０−ＢＬ３の電圧は、グローバルビット線ＧＢＬの電圧の低下に追従して低下する（図１７（ｍ））。

Ｙ制御回路３６は、降圧期間ＤＷＮ後の非選択期間ＵＳＥＬ１に、コラム選択信号ＳＥＣＹ０−ＳＥＣＹ３をロウレベルに設定する（図１７（ｎ））。そして、消去動作が完了し、半導体メモリＭＥＭの状態は、スタンバイ状態ＳＴＢＹに以降される。

図１８は、図２に示した半導体メモリＭＥＭの消去ベリファイ動作の例を示している。図１４に示した書き込みベリファイ動作と同様の動作については、詳細な説明は省略する。消去ベリファイ動作は、図１６および図１７に示した消去動作後に、データを消去したメモリセルＭＣのセルトランジスタＣＴの閾値電圧を確認するために実行される。消去ベリファイ動作がパスした場合、消去動作と消去ベリファイ動作とを繰り返す消去シーケンスは終了する。消去ベリファイ動作がフェイルした場合、図１７に示した消去動作が再度実行される。

図１８は、メモリセルＭＣ０１のセルトランジスタＣＴｂ０１が論理１に設定されたか否かが判定される。このため、セルトランジスタＣＴｂ０１の左側のソース線ＳＬ０、ＳＬ１は、ロウレベル（例えば、ＶＳＳ）に設定され、セルトランジスタＣＴｂ０１の右側のソース線ＳＬ２−ＳＬ４は、ハイレベル（例えば、ＶＤＤ）に設定される。なお、メモリセルＭＣ０１のセルトランジスタＣＴａ０１の論理が消去されたか否かが判定される場合、セルトランジスタＣＴｂ０１の左側のソース線ＳＬ０、ＳＬ１は、ハイレベル（例えば、ＶＤＤ）に設定される。また、セルトランジスタＣＴｂ０１の右側のソース線ＳＬ２−ＳＬ４は、ロウレベル（例えば、ＶＳＳ）に設定される。

消去ベリファイ動作は、ワード線ＷＬ０のハイレベルＨの電圧値（例えば、３．５Ｖ）が、書き込みベリファイ動作時のワード線ＷＬ０のハイレベルＨの電圧値（例えば、６．５Ｖ）と異なることを除き、書き込みベリファイ動作と同様である。なお、消去ベリファイ動作は、各セルトランジスタＣＴの閾値電圧が低くなったときにパスを判定する。このため、着目するセルトランジスタＣＴの閾値電圧が高くなったときにパスを判定する書き込みベリファイ動作と、データＤＯＶＸの論理の期待値は逆である。

この例では、図８に示した読み出し動作と同様に、消去ベリファイ動作が実行されるメモリセルＭＣ０１の左側のソース線ＳＬ０、ＳＬ１は接地電圧ＶＳＳに設定される。データが書き込まれるメモリセルＭＣ０１の右側のソース線ＳＬ２、ＳＬ３、ＳＬ４は、電源電圧ＶＤＤに設定される。

メモリセルＭＣ００に接続されるソース線ＳＬ０、ＳＬ１は互いに同じ電圧に設定されるため、リーク電流は流れず、メモリセルＭＣ００に貫通電流は流れない。メモリセルＭＣ０２に接続されるソース線ＳＬ２、ＳＬ３は互いに同じ電圧に設定されるため、リーク電流は流れず、メモリセルＭＣ０２に貫通電流は流れない。同様に、メモリセルＭＣ０３に接続されるソース線ＳＬ３、ＳＬ４は互いに同じ電圧に設定されるため、リーク電流は流れず、メモリセルＭＣ０３に貫通電流は流れない。

なお、メモリセルＭＣ０１のセルトランジスタＣＴａ０１が論理１に設定されたか否かが判定される場合、ロウレベルの制御信号ＬＦＴＷＺに基づいて、メモリセルＭＣ０１の左側のソース線ＳＬ０、ＳＬ１は、ハイレベル（例えば、ＶＤＤ）に設定される。メモリセルＭＣ０１の右側のソース線ＳＬ２−ＳＬ４は、ロウレベル（例えば、ＶＳＳ）に設定される。この場合にも、各メモリセルＭＣ００、ＭＣ０２、ＭＣ０３に接続される一対のソース線ＳＬの電圧を、互いに同じ値に設定することができ、メモリセルＭＣ００、ＭＣ０２、ＭＣ０３に貫通電流は流れない。

以上より、図８と同様に、消去ベリファイ動作を実行しないメモリセルＭＣに流れるリーク電流を、リーク電流の抑制用のトランジスタ等を設けることなく抑制することができる。この結果、メモリセルＭＣのサイズを変えることなく、半導体メモリＭＥＭの消去ベリファイ動作における消費電力の増加を抑制することができる。

図１９は、図１８に示した消去ベリファイ動作時の信号波形の例を示している。図１５に示した書き込みベリファイ動作と同様の動作については、詳細な説明は省略する。

Ｘ制御回路３４は、選択期間ＳＥＬ１にワード線ＷＬ０を例えば電源電圧ＶＣＣ（５Ｖ）に設定し、昇圧期間ＵＰにワード線ＷＬ０を例えば、３．５Ｖまで下降する（図１９（ａ）、（ｂ））。ソース線ＳＬ０−ＳＬ４、コラム選択信号ＳＥＣＹ０−ＳＥＣＹ３、センスアンプ活性化信号ＳＡＥ、ラッチ信号ＬＴＶＸおよびタイミング信号ＲＤＤＺの波形は、図１５と同様である。

ビット線ＢＬ１、グローバルビット線ＧＢＬおよびデータＤＯＶＸの波形は、Ｐａｓｓの波形とＦａｉｌの波形が逆転していることを除き、図１５と同様である。

以上、この実施形態においても、図１に示した実施形態と同様に、メモリセルＭＣのサイズを変えることなく、メモリセルＭＣのアクセス時のリーク電流を抑制でき、半導体メモリＭＥＭの消費電力の増加を抑制することができる。例えば、図４に示したソース線制御回路ＳＬＣＮＴは、読み出し動作において、データを読み出すメモリセルＭＣの位置に合わせて、ハイレベルに設定するソース線群ＳＬとロウレベルに設定するソース線群ＳＬとの境界をシフトすることができる。

ソース線制御回路ＳＬＣＮＴは、書き込み動作において、データを書き込みメモリセルＭＣの位置に合わせて、ハイレベルに設定するソース線群ＳＬとロウレベルに設定するソース線群ＳＬとの境界をシフトできる。この際、ソース線制御回路ＳＬＣＮＴは、プログラムするセルトランジスタＣＴａ、ＣＴｂに応じて、ハイレベルに設定するソース線群ＳＬとロウレベルに設定するソース線群ＳＬとを入れ換えできる。

さらに、ソース線制御回路ＳＬＣＮＴは、ベリファイ動作（書き込みベリファイ動作および消去ベリファイ動作）を実行するメモリセルＭＣの位置に合わせて、ハイレベルに設定するソース線群ＳＬとロウレベルに設定するソース線群ＳＬとの境界をシフトできる。この際、ソース線制御回路ＳＬＣＮＴは、閾値電圧を確認するセルトランジスタＣＴａ、ＣＴｂに応じて、ハイレベルに設定するソース線群ＳＬとロウレベルに設定するソース線群ＳＬとを入れ換えできる。

この結果、半導体メモリＭＥＭの読み出し動作、書き込み動作、書き込みベリファイ動作および消去ベリファイ動作のそれぞれにおいて、消費電力の増加を抑制することができる。

図２０は、半導体メモリおよび半導体メモリの動作方法の別の実施形態を示している。図２と同一または同様の要素については、詳細な説明を省略する。この実施形態の半導体メモリＭＥＭは、図２に示した動作制御回路２２およびメモリコア２８の代わりに動作制御回路２２Ａおよびメモリコア２８Ａを有している。半導体メモリＭＥＭのその他の構成は、図２と同一または同様である。

動作制御回路２２Ａは、書き込みベリファイ動作および消去ベリファイ動作において、センスアンプＳＡから受けるデータＤＯＸに基づいて、Ｐａｓｓ／Ｆａｉｌを判定する。動作制御回路２２Ａは、図２に示した動作制御回路２２から、データ入力線ＤＴＩＮを介して受ける書き込みデータの論理に基づいて制御信号ＬＦＴＷＺ（制御信号ＣＮＴに含まれる）を生成する機能を削除している。動作制御回路２２Ａは、図２２に示す制御信号ＬＦＴＷＺをハイレベルに維持する。また、動作制御回路２２Ａは、生成する制御信号ＣＮＴの種類が、図２に示した制御信号ＣＮＴの種類と相違する。動作制御回路２２Ａのその他の機能は、動作制御回路２２Ａと同様である。

メモリコア２８Ａは、図２に示した動作制御回路２２、メモリセルアレイ３２、Ｘ制御回路３４、Ｙ制御回路３６およびアンプ回路３８の代わりに、動作制御回路２２Ａ、メモリセルアレイ３２Ａ、Ｘ制御回路３４Ａ、Ｙ制御回路３６Ａおよびアンプ回路３８Ａを有している。

メモリセルアレイ３２Ａは、図２１に示すように、各メモリセルＭＣに接続された一対のワード線ＷＬａ、ＷＬｂを有している。Ｘ制御回路３４Ａは、一対のワード線ＷＬａ、ＷＬｂを駆動する機能を有する。アンプ回路３８Ａは、図２に示したアンプ回路３８からベリファイ動作用のセンスアンプＶＳＡを削除している。また、アンプ回路３８ＡのセンスアンプＳＡは、書き込みベリファイ動作および消去ベリファイ動作において、メモリセルＭＣから読み出されるセルトランジスタＣＴの論理を判定し、データＤＯＸとして動作制御回路２２Ａに出力する機能を有する。読み出し動作におけるアンプ回路３８Ａの機能は、図２に示したアンプ回路３８と同様である。

Ｙ制御回路３６Ａは、図２に示したＹ制御回路３６からラッチ信号ＬＴＶＸを生成する機能を削除している。また、Ｙ制御回路３６Ａは、図４に示したソース線制御回路ＳＬＣＮＴの代わりに、図２３に示すソース線制御回路ＳＬＣＮＴａを有し、図３に示したソース線ドライバＳＤＲＶの代わりに、図２１に示すソース線ドライバＳＤＲＶａを有している。

図２１は、図２０に示したメモリセルアレイ３２Ａ、Ｙ制御回路３６Ａおよびアンプ回路３８Ａの例を示している。図３と同一または同様の要素については、詳細な説明は省略する。

図２１では、図３と同様に、ビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３に接続される８つのメモリセルＭＣと、これ等メモリセルＭＣのアクセスに必要な回路を示している。但し、各メモリセルＭＣ（ＭＣ００、ＭＣ０１、ＭＣ０２、ＭＣ０３、ＭＣ１０、ＭＣ１１、ＭＣ１２、ＭＣ１３）は、一対のワード線ＷＬａ（ＷＬａ０またはＷＬｂ０）、ＷＬｂ（ＷＬａ１またはＷＬｂ１）に接続される。各メモリセルＭＣにおいて、セルトランジスタＣＴａのコントロールゲートＣＧは、ワード線ＷＬａに接続され、セルトランジスタＣＴｂのコントロールゲートＣＧは、ワード線ＷＬｂに接続されている。各メモリセルＭＣは、図３と同様である。各セルトランジスタＣＴａ、ＣＴｂの末尾の数値は、上位側がワード線ＷＬの番号を示し、下位側がビット線ＢＬの番号を示す。なお、メモリセルＭＣの数、ソース線ＳＬの数、ビット線ＢＬの数およびワード線ＷＬａ、ＷＬｂの数は、図２１に示した構成に限定されない。

各メモリセルＭＣは、図２から図１９に示した実施形態と同様に、書き込み動作によりセルトランジスタＣＴａ、ＣＴｂの一方がプログラムされることにより、１ビットのデータを記憶する。すなわち、各メモリセルＭＣは、セルトランジスタＣＴａ、ＣＴｂの一方の書き込み動作により相補の論理を記憶する。

メモリセルアレイ３２Ａにおいて、ビット線ＢＬ（ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３）、ソース線ＳＬ（ＳＬ０、ＳＬ１、ＳＬ２、ＳＬ３、ＳＬ４）およびコラムスイッチＣＳＷ（ＣＳＷ０−ＣＳＷ３）の接続関係は、図３と同一または同様である。

Ｙ制御回路３６Ａは、各ソース線ＳＬに接続されたソース線ドライバＳＤＲＶａを有している。ソース線ドライバＳＤＲＶａの例は、図２３に示す。ライトアンプＷＡ、センスアンプＳＡは、図３に示したライトアンプＷＡ、センスアンプＳＡと同一または同様である。ライトアンプＷＡ、センスアンプＳＡおよびグローバルビット線ＧＢＬの接続関係は、図３と同様である。

図２２は、図２０に示したソース線制御回路ＳＬＣＮＴａ内の制御信号生成回路ＳＬＧＥＮａの例を示している。図６に示した制御信号生成回路ＳＬＧＥＮと同一または同様の要素については、同じ符号を付し、詳細な説明は省略する。ソース線制御回路ＳＬＣＮＴａ内のデコード回路ＳＬＤＥＣおよびソース線ドライバＳＤＲＶは、図４と同一または同様である。

制御信号生成回路ＳＬＧＥＮａは、図６に示した制御信号生成回路ＳＬＧＥＮから制御信号ＰＧＭＨＸを生成する回路を削除している。また、制御信号ＰＧＭＬ１Ｚは、デコード信号ＤＥＣＺの論理にかかわりなく、制御信号ＰＧＭ１Ｚに応答して生成される。このため、書き込み動作において、各ソース線ＳＬ０−ＳＬ４に対応する制御信号生成回路ＳＬＧＥＮａは、データを書き込むメモリセルＭＣの位置にかかわりなく、共通のタイミングで、制御信号ＰＧＭＬ１Ｚを生成する。これにより、書き込み動作時に、各ソース線ＳＬ０−ＳＬ４は、データを書き込むメモリセルＭＣの位置によらずロウレベルに設定される。

また、制御信号生成回路ＳＬＧＥＮａにおいて、制御信号ＲＤＨＸを出力するナンドゲートＮＡＮＤ１は、タイミング信号ＲＤＤＺおよびデコード信号ＤＥＣＺに加えて、ベリファイ信号ＶＲＦＹＸを受ける。ベリファイ信号ＶＲＦＹＸは、書き込みベリファイ動作および消去ベリファイ動作において、動作制御回路２２Ａによりロウレベルに活性化される。このため、書き込みベリファイ動作および消去ベリファイ動作では、デコード信号ＤＥＣＺの論理にかかわりなく、制御信号ＲＤＨＸ、ＲＤＬＺは、ハイレベルに設定される。

制御信号ＥＲＳ１Ｚ、ＥＲＳ２Ｚ、ＰＧＭ３Ｚ、ＰＧＭ２Ｚを生成する回路は、図６に示した制御信号生成回路ＳＬＧＥＮと同一または同様である。なお、この実施形態では、制御信号ＬＦＴＷＺはハイレベルに固定されるため、セレクタＳＥＬは、デコード信号ＤＥＣＬＺをデコード信号ＤＥＣＺとして出力する。

図２３は、図２１に示したソース線ドライバＳＤＲＶａの例を示している。ソース線ドライバＳＤＲＶａは、図７に示したソース線ドライバＳＤＲＶからｐＭＯＳトランジスタＰＭ１０を削除している。すなわち、この実施形態では、書き込み動作時に電源電圧ＶＣＣ（例えば、５Ｖ）に設定されるソース線ＳＬはない。ソース線ドライバＳＤＲＶａのその他の構成は、図７に示したソース線ドライバＳＤＲＶと同様である。

図２４は、図２０に示した半導体メモリＭＥＭの読み出し動作の例を示している。図８と同様の動作については、詳細な説明は省略する。この例では、太枠で示したメモリセルＭＣ０１に保持されているデータが読み出される。図８と同様に、メモリセルＭＣ０１は、論理１を保持しており、セルトランジスタＣＴａ０１が論理１を保持し、セルトランジスタＣＴｂ０１が論理０を保持している。

図２０に示したＸ制御回路３４Ａは、データを読み出すワード線ＷＬａ０、ＷＬｂ０をハイレベルＨ（例えば、ＶＣＣ）に設定し、他のワード線ＷＬａ１、ＷＬｂ１をロウレベルＬ（例えば、ＶＳＳ）に設定する。ソース線ＳＬ０−ＳＬ４およびコラム選択信号ＳＥＣＹ０−ＳＥＣＹ３の電圧、ビット線ＢＬ０−ＢＬ３の状態、ライトアンプＷＡ、センスアンプＳＡ、ＶＳＡの動作は、図８と同様である。図２４に示した読み出し動作において生成される信号の波形は、一対のワード線ＷＬａ、ＷＬｂが活性化されることを除き、図９と同様である。

図２５は、図２０に示した半導体メモリＭＥＭの書き込み動作の例を示している。図１０と同様の動作については、詳細な説明は省略する。この例では、図１０と同様に、太枠で示した消去状態のメモリセルＭＣ０１に論理１が書き込まれる。すなわち、メモリセルＭＣ０１のセルトランジスタＣＴｂ０１の論理１が論理０に書き換えられる。

図２０に示したＸ制御回路３４Ａは、論理を書き換えるセルトランジスタＣＴｂ０１に接続されたワード線ＷＬｂ０をハイレベルＨに設定し、論理を書き換えないセルトランジスタＣＴａ０１に接続されたワード線ＷＬａ０をロウレベルＬに維持する。また、Ｘ制御回路３４Ａは、他のワード線ＷＬａ１、ＷＬｂ１をロウレベルＬに維持する。例えば、ワード線ＷＬｂ０のハイレベルは、９．３Ｖであり、ワード線ＷＬａ０、ＷＬａ１、ＷＬｂ１のロウレベルは０Ｖである。

図２２に示した制御信号生成回路ＳＬＧＥＮａは、書き込み動作時に、デコード信号ＤＥＣＺの論理にかかわりなく、制御信号ＰＧＭＬ１Ｚをハイレベルに活性化する。このため、図２１に示したＹ制御回路３６Ａのソース線ドライバＳＤＲＶａは、ソース線ＳＬ０、ＳＬ１をロウレベル（例えば、ＶＳＳ）に設定するだけでなく、ソース線ＳＬ２−ＳＬ４をロウレベル（例えば、ＶＳＳ）に設定する。

この実施形態では、論理を書き換えないセルトランジスタＣＴａ０１に接続されたワード線ＷＬａ０がロウレベルＬに設定されるため、セルトランジスタＣＴａ０１はオフされ、ソース、ドレイン間にセル電流は流れない。このため、セルトランジスタＣＴａ０１に接続されたソース線ＳＬ２の電圧は、ビット線ＢＬ１の電圧と相違させてもよい。書き込み動作時に、全てのソース線ＳＬ０−ＳＬ４は、ソース線ドライバＳＤＲＶａによりハイレベルに駆動されることなく、ロウレベルに設定される。このため、ソース線ＳＬ０−ＳＬ４のいずれかをハイレベルに設定する場合に比べて、半導体メモリＭＥＭの消費電力を削減できる。

さらに、ソース線ドライバＳＤＲＶａを制御する回路の構成を、図４に比べて簡易にすることができる。例えば、図４に示したデコード回路ＳＬＤＥＣからオア回路ＯＲ５−ＯＲ９を削除し、デコード信号ＤＥＣ１ＲＺ−ＤＥＣ４ＲＺを生成する機能を削除可能である。この場合、図６に示した制御信号生成回路ＳＬＧＥＮからセレクタＳＥＬを削除し、デコード信号ＤＥＣＬＺをデコード信号ＤＥＣＺとして出力することができる。

コラム選択信号ＳＥＣＹ０−ＳＥＣＹ３の電圧、ビット線ＢＬ０−ＢＬ３の状態、ライトアンプＷＡおよびセンスアンプＳＡ、ＶＳＡの動作は、図１０と同様である。

なお、太枠で示した消去状態のメモリセルＭＣ０１に論理０が書き込まれる場合、すなわち、メモリセルＭＣ０１のセルトランジスタＣＴｂ０１の論理１が論理０に書き換えられる場合、ワード線ＷＬｂ０の代わりにワード線ＷＬａ０がハイレベルに設定される。メモリセルＭＣ０１のセルトランジスタＣＴｂ０１の論理１が論理０に書き換えられる場合のその他の動作は、図２５と同様である。

図２６は、図２５に示した書き込み動作時の信号波形の例を示している。図１１と同様の動作については、詳細な説明は省略する。この例では、ワード線ＷＬｂ０の波形は、図１１に示したワード線ＷＬ０の波形と同一または同様である。ワード線ＷＬａ０の波形は、ワード線ＷＬａ１、ＷＬｂ１と同様にロウレベルに維持される。また、ソース線ＳＬ０−ＳＬ４は、ロウレベルＬに維持される。その他の波形は、図１１と同一または同様である。

図２７は、図２０に示した半導体メモリＭＥＭの書き込みベリファイ動作の例を示している。図１４と同様の動作については、詳細な説明は省略する。この例では、図２５に示した書き込み動作により、太枠で示したメモリセルＭＣ０１に論理１が書き込まれたか否かが判定される。すなわち、メモリセルＭＣ０１のセルトランジスタＣＴｂ０１が論理０に設定されたか否かが判定される。

図２０に示したＸ制御回路３４Ａは、セルトランジスタＣＴｂ０１に接続されたワード線ＷＬｂ０をハイレベルＨに設定し、セルトランジスタＣＴａ０１に接続されたワード線ＷＬａ０をロウレベルＬに維持する。例えば、ワード線ＷＬｂ０のハイレベルＨは、６．５Ｖであり、ワード線ＷＬａ０のロウレベルＬは０Ｖである。ワード線ＷＬａ１、ＷＬｂ１は、ロウレベルＬに維持される。

図２０に示した動作制御回路２２Ａは、書き込みベリファイ動作時に、ベリファイ信号ＶＲＦＹＸをロウレベルに活性化する。図２２に示した制御信号生成回路ＳＬＧＥＮａは、ロウレベルのベリファイ信号ＶＲＦＹＸに応じて、デコード信号ＤＥＣＺの論理にかかわりなく、制御信号ＲＤＨＸ、ＲＤＬＺをハイレベルに設定する。これにより、ソース線ＳＬ０−ＳＬ４に対応するソース線ドライバＳＤＲＶａ（図２３）は、ソース線ＳＬ０−ＳＬ４をロウレベル（例えば、ＶＳＳ）に設定する。コラム選択信号ＳＥＣＹ０−ＳＥＣＹ３の電圧およびビット線ＢＬ０−ＢＬ３の状態は、図１４と同様である。

この実施形態では、書き込み動作と同様に、書き込みベリファイ動作時に、閾値電圧を確認するメモリセルＭＣの位置によらずに、ソース線ＳＬ０−ＳＬ４は、ロウレベルに設定される。このため、ソース線ＳＬ０−ＳＬ４のいずれかをソース線ドライバＳＤＲＶａによりハイレベルに駆動する場合に比べて、書き込みベリファイ動作時の消費電力を削減できる。

この実施形態の半導体メモリＭＥＭは、書き込み動作によりセルトランジスタＣＴｂ０１が論理０に書き換えられたか否かを、センスアンプＳＡを用いて判定する。センスアンプＳＡの動作については、図２８で説明する。半導体メモリＭＥＭは、図３に示したセンスアンプＶＳＡを持たないため、ライトアンプＷＡが、センスアンプＳＡが動作を開始する前に、制御信号ＣＮＴＰを一時的にハイレベルＨからロウレベルＬに設定することで、グローバルビット線ＧＢＬを電源電圧ＶＤＤにプリチャージする。

フローティング状態ＦＬＴのビット線ＢＬ１は、コラムスイッチＣＳＷ１を介してグローバルビット線ＧＢＬにより電源電圧ＶＤＤにプリチャージされる。メモリセルＭＣ０１に論理１が書き込まれた場合、セルトランジスタＣＴｂ０１は、閾値電圧が基準値より高く設定されているため、オフ状態を維持する。ビット線ＢＬ１の電荷はセルトランジスタＣＴｂ０１を介してソース線ＳＬ１に放電されないため、グローバルビット線ＧＢＬの電圧は電源電圧ＶＤＤに維持される。そして、センスアンプＳＡは、ハイレベルのグローバルビット線ＧＢＬの論理をラッチし、動作制御回路２２Ａは、メモリセルＭＣ０１に論理１が書き込まれたことを確認する。

一方、メモリセルＭＣ０１が論理１に書き換わっておらず、セルトランジスタＣＴｂ０１の閾値電圧が基準値より低い場合、セルトランジスタＣＴｂ０１はオンする。ビット線ＢＬ１の電荷はセルトランジスタＣＴｂ０１を介してソース線ＳＬ１に放電され、グローバルビット線ＧＢＬの電圧はロウレベルに変化する。そして、センスアンプＳＡは、ロウレベルのグローバルビット線ＧＢＬの論理をラッチし、動作制御回路２２Ａは、メモリセルＭＣ０１に論理１が書き込まれていないことを確認する。

図２８は、図２７に示した書き込みベリファイ動作時の信号波形の例を示している。図１５と同様の動作については、詳細な説明は省略する。この例では、ワード線ＷＬｂ０の波形は、図１５に示したワード線ＷＬ０の波形と同一または同様である。ワード線ＷＬａ０の波形は、ワード線ＷＬａ１、ＷＬｂ１と同様にロウレベルに維持される。また、ソース線ＳＬ０−ＳＬ４は、ロウレベルＬに維持される。コラム選択信号ＳＥＣＹ０−ＳＥＣＹ３およびグローバルビット線ＧＢＬの波形は、図１５と同一または同様である。

ライトアンプＷＡは、選択期間ＳＥＬ１および昇圧期間ＵＰに、制御信号ＣＮＴＰをロウレベルに設定し、ｐＭＯＳトランジスタＰＭ１をオンして、グローバルビット線ＧＢＬをハイレベル（例えば、電源電圧ＶＤＤ）にプリチャージする（図２８（ａ）、（ｂ））。グローバルビット線ＧＢＬのハイレベルは、ハイレベルのコラム選択信号ＳＥＣＹ１によりオンしたコラムスイッチＣＳＷ１を介してビット線ＢＬ１に伝達される（図２８（ｃ））。

制御信号ＣＮＴＰのハイレベルの変化により、グローバルビット線ＧＢＬはハイレベルのフローティング状態になり、センス期間ＳＮＳが開始される（図２８（ｄ））。この後、グローバルビット線ＧＢＬおよびビット線ＢＬ１にプリチャージされた電荷は、セルトランジスタＣＴｂ０１の閾値電圧に応じて、ロウレベルＬ（例えば、接地電圧ＶＳＳ）に設定されたソース線ＳＬ１に引き抜かれる。

セルトランジスタＣＴｂ０１の閾値電圧が書き込み状態まで上昇している場合、ビット線ＢＬ１からソース線ＳＬ１に電流は流れず、グローバルビット線ＧＢＬおよびビット線ＢＬ１の電圧は変化しない（図２８（ｅ））。一方、セルトランジスタＣＴｂ０１の閾値電圧が書き込み状態まで上昇していない場合、ビット線ＢＬ１からソース線ＳＬ１に電流が流れ、グローバルビット線ＧＢＬおよびビット線ＢＬ１の電圧は徐々に低下する（図２８（ｆ））。

センスアンプＳＡのラッチＬＴは、グローバルビット線ＧＢＬの電圧に応じた論理を受け、受けた論理を反転してデータＤＯＸとして出力する（図２８（ｇ））。ロウレベルのデータＤＯＸは、セルトランジスタＣＴｂ０１の閾値電圧が書き込み状態まで上昇していることを示す（Ｐａｓｓ）。ハイレベルのデータＤＯＸは、セルトランジスタＣＴｂ０１の閾値電圧が書き込み状態まで上昇していないことを示す（Ｆａｉｌ）。

Ｙ制御回路３６Ａは、選択期間ＳＥＬ１にハイレベルに設定したラッチ信号ＬＴＸをロウレベルに変化させる（図２８（ｈ））。センスアンプＳＡは、ラッチ信号ＬＴＸの立ち下がりエッジに応答して、グローバルビット線ＧＢＬの電圧に応じた論理をラッチする。動作制御回路２２Ａは、データＤＯＸの論理に応じて、メモリセルＭＣ０１へのデータの書き込みが完了したか否かを判定する。動作制御回路２２Ａは、メモリセルＭＣ０１へのデータの書き込みが完了していないと判定した場合、書き込み動作と書き込みベリファイ動作とを再度実行する。

図２９は、図２０に示した半導体メモリＭＥＭの消去動作の例を示している。図１６と同様の動作については、詳細な説明は省略する。この例では、Ｘ制御回路３４Ａは、メモリセルアレイ３２Ａの全てのワード線ＷＬａ０、ＷＬｂ０、ＷＬａ１、ＷＬｂ１を負電圧に設定し、メモリセルＭＣのバックゲートであるウエル領域ＰＷをハイレベルＨ（例えば、９．３Ｖ）に設定する。

ソース線ＳＬ０−ＳＬ４およびコラム選択信号ＳＥＣＹ０−ＳＥＣＹ３の電圧、ビット線ＢＬ０−ＢＬ３の状態、ライトアンプＷＡ、センスアンプＳＡの動作は、図１６と同様である。図３０に示した消去動作時の信号波形は、全てのワード線ＷＬａ０、ＷＬｂ０、ＷＬａ１、ＷＬｂ１を負電圧に設定されることを除き、図１６と同様である。

図３０は、図２０に示した半導体メモリＭＥＭの消去ベリファイ動作の例を示している。図１８と同様の動作については、詳細な説明は省略する。この例では、メモリセルＭＣ０１の論理が消去されたか否かが判定される。この例では、Ｘ制御回路３４Ａは、閾値電圧を判定するセルトランジスタＣＴｂ０１の閾値に接続されたワード線ＷＬｂ０をハイレベルＨに設定し、他のワード線ＷＬａ０、ＷＬａ１、ＷＬｂ１をロウレベルに設定する。

ソース線ＳＬ０−ＳＬ４およびコラム選択信号ＳＥＣＹ０−ＳＥＣＹ３の電圧、ビット線ＢＬ０−ＢＬ３の状態は、図１８と同様である。ライトアンプＷＡは、図２７および図２８に示した書き込みベリファイ動作と同様に、センスアンプＳＡの動作前に、グローバルビット線ＧＢＬおよびビット線ＢＬ１をプリチャージする。センスアンプＳＡの動作は、Ｐａｓｓの波形とＦａｉｌの波形が、図２８と逆転していることを除き、図２８と同様である。

この実施形態では、書き込み動作と同様に、消去ベリファイ動作時に、閾値電圧を確認するメモリセルＭＣの位置によらずに、ソース線ＳＬ０−ＳＬ４は、ロウレベルに設定される。このため、ソース線ＳＬ０−ＳＬ４のいずれかをソース線ドライバＳＤＲＶａによりハイレベルに駆動する場合に比べて、消去ベリファイ動作時の消費電力を削減できる。

図３１は、図３０に示した消去ベリファイ動作時の信号波形の例を示している。図１９と同様の動作については、詳細な説明は省略する。この例では、ワード線ＷＬｂ０の波形は、図１９に示したワード線ＷＬ０の波形と同一または同様である。ワード線ＷＬａ０の波形は、ワード線ＷＬａ１、ＷＬｂ１と同様にロウレベルに維持される。また、ソース線ＳＬ０−ＳＬ４は、ロウレベルＬに維持される。コラム選択信号ＳＥＣＹ０−ＳＥＣＹ３およびグローバルビット線ＧＢＬの波形は、図１９と同一または同様である。

Ｙ制御回路３６Ａが生成するラッチ信号ＬＴＸおよびライトアンプＷＡが生成する制御信号ＣＮＴＰの波形は、図２８に示した書き込みベリファイ動作の波形と同一または同様である。ビット線ＢＬ１、グローバルビット線ＧＢＬおよびデータＤＯＸの波形は、Ｐａｓｓの波形とＦａｉｌの波形が逆転していることを除き、図２８と同様である。

以上、この実施形態においても、図１から図１９に示した実施形態と同様に、メモリセルＭＣのサイズを変えることなく、メモリセルＭＣのアクセス時のリーク電流を抑制でき、半導体メモリＭＥＭの消費電力の増加を抑制することができる。

さらに、この実施形態では、メモリセルＭＣのセルトランジスタＣＴａ、ＣＴｂのコントロールゲートＣＧは、互いに異なるワード線ＷＬａ、ＷＬｂに接続される。これにより、書き込み動作、書き込みベリファイ動作および消去ベリファイ動作において、アクセスされるメモリセルＭＣの位置によらずに、ソース線ＳＬ０−ＳＬ４をロウレベルに設定できる。この結果、ソース線ＳＬ０−ＳＬ４のいずれかをソース線ドライバＳＤＲＶａによりハイレベルに駆動する場合に比べて、半導体メモリＭＥＭの消費電力を削減できる。さらに、ソース線ドライバＳＤＲＶａを制御する回路の構成を、図４に比べて簡易にすることができる。

図３２は、図１、図２および図２０に示した半導体メモリＭＥＭが搭載されるシステムＳＹＳの例を示している。システムＳＹＳ（ユーザシステム）は、例えば、携帯機器等のマイクロコンピュータシステムの少なくとも一部を含んでいる。システムＳＹＳの形態は、シリコン等の基板上に複数のマクロが集積されたシステムオンチップ、あるいはパッケージ基板上に複数のチップが搭載されたシステムインパッケージのいずれでもよい。

例えば、システムＳＹＳは、図１、図２および図２０に示した半導体メモリＭＥＭのいずれかと、ＣＰＵ（Central Processing Unit）、ＲＡＭ（Random Access Memory）および周辺回路ＰＥＲＩ１、ＰＥＲＩ２とを有している。ＣＰＵ、ＲＡＭ、周辺回路ＰＥＲＩ１、ＰＥＲＩ２および半導体メモリＭＥＭは、システムバスＳＢＵＳにより互いに接続されている。例えば、半導体メモリＭＥＭは、ＲＯＭ（Read Only Memory）として動作し、ＣＰＵにより実行されるプログラムを格納している。ＲＡＭは、ＣＰＵが扱うデータやパラメータを格納するバッファとして使用される。

ＣＰＵは、半導体メモリＭＥＭに格納されるプログラムを実行し、システム全体の動作を制御する。すなわち、ＣＰＵは、半導体メモリＭＥＭのアクセスを制御するコントローラとして動作する。各周辺回路ＰＥＲＩ１、ＰＥＲＩ２は、システムＳＹＳに接続される入力装置または出力装置等を制御する。入力装置は、スイッチ、マイク、カメラ、タッチパネル、スイッチ等である。出力装置は、ディスプレイ、スピーカー、プリンタ等である。なお、システムＳＹＳのパワーオン時に、半導体メモリＭＥＭに格納されているプログラムを、ＤＭＡＣ（Direct Memory Access Controller）等によりＲＡＭに転送してもよい。このとき、ＣＰＵは、ＲＡＭ上のプログラムを実行する。

図３３は、図３２に示したシステムＳＹＳの動作の例を示している。まず、システムＳＹＳは、携帯機器等として動作を開始する前に、半導体メモリＭＥＭの消去動作を実行する。次に、システムＳＹＳは、ＣＰＵにより実行されるプログラムを半導体メモリＭＥＭに書き込むために、書き込み動作を実行する。半導体メモリＭＥＭに書き込まれるプログラムは、通信インタフェースを用いて、システムＳＹＳの外部から転送される。通信インタフェースは、周辺回路ＰＥＲＩ１または周辺回路ＰＥＲＩ２としてシステムＳＹＳ内に形成されている。この後、ＣＰＵは、プログラムをフェッチするために、半導体メモリＭＥＭの読み出し動作を実行し、システムＳＹＳは携帯機器等として動作する。

なお、消去動作は、半導体メモリＭＥＭの製造工程（試験工程）またはシステムＳＹＳの製造工程（試験工程）で実行されてもよい。書き込み動作は、システムＳＹＳの製造工程（試験工程）で実行されてもよい。

以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
交互に配置される複数のソース線および複数のビット線と、
一端が前記複数のビット線に含まれる第１ビット線に接続され、他端が前記複数のソース線に含まれる第１ソース線に接続された第１セルトランジスタと、一端が前記第１ビット線に接続され、他端が前記複数のソース線に含まれる第２ソース線に接続された第２セルトランジスタとを含み、前記第１セルトランジスタおよび前記第２セルトランジスタを互いに異なる閾値電圧に設定することで論理を記憶する複数のメモリセルと、
前記メモリセルからデータを読み出す読み出し動作時に、前記複数のソース線のうち、データを読み出すメモリセルの一方側に配置されるソース線群を第１電圧に設定し、前記複数のソース線のうち、データを読み出すメモリセルの他方側に配置されるソース線群を第１電圧と異なる第２電圧に設定するソース線制御回路と、
前記読み出し動作時に、データを読み出すメモリセルに接続されたビット線の電圧値に基づいてデータの論理を判定する読み出し回路と
を備えることを特徴とする半導体メモリ。
（付記２）
前記メモリセルのうち、前記ビット線に交差する方向に並ぶメモリセルの前記第１セルトランジスタのコントロールゲートと前記第２セルトランジスタのコントロールゲートとに接続されたワード線と、
書き込み動作時に、閾値電圧を変更する前記第１セルトランジスタおよび前記第２セルトランジスタの一方である書き込みトランジスタに接続された前記第１ビット線を第３電圧に設定する第１ビット線制御回路と
を備え、
前記ソース線制御回路は、前記書き込みトランジスタに接続されたソース線を制御し、前記書き込みトランジスタを含むメモリセルの一方側に配置されるソース線群を前記第３電圧と異なる第４電圧に設定し、閾値電圧を変更する前記第１セルトランジスタおよび前記第２セルトランジスタの他方に接続されたソース線を制御し、前記書き込みトランジスタを含むメモリセルの他方側に配置されるソース線群を前記第３電圧に設定すること
を特徴とする付記１記載の半導体メモリ。
（付記３）
ソース線制御回路は、
前記各ソース線に対応する第１デコード信号および第２デコード信号を相補の論理レベルに設定し、前記書き込みトランジスタを含むメモリセルの一方側に配置されるソース線群に対応する前記第１デコード信号および前記第２デコード信号と、前記書き込みトランジスタを含むメモリセルの他方側に配置されるソース線群に対応する前記第１デコード信号および前記第２デコード信号とで相補の論理レベルを逆転させるデコード回路と、
前記各ソース線に対応して設けられ、前記書き込みトランジスタが前記第１セルトランジスタの場合に、前記ソース線の電圧を対応する前記第１デコード信号を用いて生成し、前記書き込みトランジスタが前記第２セルトランジスタの場合に、前記ソース線の電圧を、前記ソース線に対応する前記第２デコード信号を用いて生成する複数のソース線電圧生成回路と
を備えることを特徴とする付記２記載の半導体メモリ。
（付記４）
前記メモリセルに書き込むデータの論理に対応する論理を有する制御信号を生成する動作制御回路を備え、
前記各ソース線電圧生成回路は、前記制御信号の論理に応じて、対応する前記第１デコード信号および前記第２デコード信号のいずれかを選択するセレクタと、
前記セレクタにより選択された前記第１デコード信号および前記第２デコード信号のいずれかを用いて、対応する前記ソース線の電圧を生成する生成回路と
を備えることを特徴とする付記３記載の半導体メモリ。
（付記５）
前記動作制御回路は、前記読み出し動作時に、前記制御信号の論理を第１論理に設定すること
を特徴とする付記４記載の半導体メモリ。
（付記６）
前記第１セルトランジスタおよび前記第２セルトランジスタの一方であるベリファイトランジスタに設定された閾値電圧を確認するベリファイ動作時に、前記ビット線のうち、前記ベリファイトランジスタに接続されたビット線を第５電圧に設定する第２ビット線制御回路を備え、
前記ソース線制御回路は、前記ベリファイトランジスタに接続されたソース線を制御し、前記ベリファイトランジスタを含むメモリセルの一方側に配置されるソース線群を前記第５電圧と異なる第６電圧に設定し、閾値電圧を確認する第１セルトランジスタおよび前記第２セルトランジスタの他方に接続されたソース線を制御し、前記ベリファイトランジスタを含むメモリセルの他方側に配置されるソース線群を前記第５電圧に設定すること
を特徴とする付記２ないし付記５のいずれか１項記載の半導体メモリ。
（付記７）
前記メモリセルのうち、前記ビット線に交差する方向に並ぶメモリセルの前記第１セルトランジスタのコントロールゲートに接続された第１ワード線と、
前記メモリセルのうち、前記ビット線に交差する方向に並ぶメモリセルの前記第２セルトランジスタのコントロールゲートに接続された第２ワード線と、
書き込み動作時に、閾値電圧を変更する前記第１セルトランジスタおよび前記第２セルトランジスタの一方である書き込みトランジスタに接続された前記第１ビット線を第３電圧に設定する第１ビット線制御回路と
を備え、
前記ソース線制御回路は、前記複数のソース線を前記第３電圧と異なる第４電圧に設定すること
を特徴とする付記１記載の半導体メモリ。
（付記８）
前記第１セルトランジスタおよび前記第２セルトランジスタの一方であるベリファイトランジスタに設定された閾値電圧を確認するベリファイ動作時に、前記ビット線のうち、前記ベリファイトランジスタに接続されたビット線を第５電圧に設定する第２ビット線制御回路を備え、
前記ソース線制御回路は、前記複数のソース線を前記第５電圧と異なる第６電圧に設定すること
を特徴とする付記７記載の半導体メモリ。
（付記９）
読み出しコマンドに応答して読み出しタイミング信号を所定の期間活性化し、前記所定の期間内に次の読み出しコマンドを受けた場合に、前記読み出しタイミング信号の活性化を維持し、前記所定の期間内に次の読み出しコマンドを受けない場合に、前記読み出しタイミング信号を非活性化する読み出し制御回路を備え、
前記ソース線制御回路は、前記第１電圧に設定したソース線群のうち、前記次の読み出しコマンドで前記第１電圧に設定されるソース線を前記読み出しタイミング信号の非活性化後にリセット電圧に戻すこと
を特徴とする付記１ないし付記８のいずれか１項記載の半導体メモリ。
（付記１０）
前記第１セルトランジスタおよび前記第２セルトランジスタは、ｎチャネルＭＯＳトランジスタタイプであること
を特徴とする付記１ないし付記９のいずれか１項記載の半導体メモリ。
（付記１１）
交互に配置される複数のソース線および複数のビット線と、一端が前記複数のビット線に含まれる第１ビット線に接続され、他端が前記複数のソース線に含まれる第１ソース線に接続された第１セルトランジスタと、一端が前記第１ビット線に接続され、他端が前記複数のソース線に含まれる第２ソース線に接続された第２セルトランジスタとを含み、前記第１セルトランジスタおよび前記第２セルトランジスタを互いに異なる閾値電圧に設定することで論理を記憶する複数のメモリセルとを備える半導体メモリの動作方法であって、
前記メモリセルからデータを読み出す読み出し動作時に、前記複数のソース線のうち、データを読み出すメモリセルの一方側に配置されるソース線群を第１電圧に設定し、前記複数のソース線のうち、データを読み出すメモリセルの他方側に配置されるソース線群を第１電圧と異なる第２電圧に設定し、
前記読み出し動作時に、データを読み出すメモリセルに接続されたビット線の電圧値に基づいてデータの論理を判定すること
を特徴とする半導体メモリの動作方法。
（付記１２）
前記半導体メモリは、前記メモリセルのうち、前記ビット線に交差する方向に並ぶメモリセルの前記第１セルトランジスタのコントロールゲートと前記第２セルトランジスタのコントロールゲートとに接続されたワード線を備え、
書き込み動作時に、閾値電圧を変更する前記第１セルトランジスタおよび前記第２セルトランジスタの一方である書き込みトランジスタに接続された前記ビット線の１つを第３電圧に設定し、
前記書き込みトランジスタに接続されたソース線を含み、前記書き込みトランジスタを含むメモリセルの一方側に配置されるソース線群を前記第３電圧と異なる第４電圧に設定し、閾値電圧を変更する前記第１セルトランジスタおよび前記第２セルトランジスタの他方に接続されたソース線を含み、前記書き込みトランジスタを含むメモリセルの他方側に配置されるソース線群を前記第３電圧に設定すること
を特徴とする付記１１記載の半導体メモリの動作方法。

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずである。したがって、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

１０…コマンド生成回路；１２…テストモード制御回路；１４…データ入出力回路；１６…内部電圧生成回路；１８…ＣＡＭアクセス制御回路；２２、２２Ａ…動作制御回路；２４…内部アドレス生成回路；２６…アドレス選択回路；２８、２８Ａ…メモリコア；３０…バス制御回路；３２、３２Ａ…メモリセルアレイ；３４、３４Ａ…Ｘ制御回路；３６、３６Ａ…Ｙ制御回路；３８、３８Ａ…アンプ回路；ＢＬ…ビット線；ＣＧ…コントロールゲート；ＣＴａ、ＣＴｂ…セルトランジスタ；ＦＧ…フローティングゲート；ＬＳＦＴ…レベルシフタ；ＬＴ…ラッチ回路；ＭＣ…メモリセル；ＭＥＭ…半導体メモリ；ＲＥＡＤ…読み出し回路；ＲＳＷ…読み出しスイッチ；ＳＡ…センスアンプ；ＳＤＲＶ、ＳＤＲＶａ…ソース線ドライバ；ＳＥＬ…セレクタ；ＳＬ…ソース線；ＳＬＣＮＴ…ソース線制御回路；ＳＬＤＥＣ…デコード回路；ＳＬＧＥＮ…制御信号生成回路；ＶＳＡ…センスアンプ；ＷＡＣＮＴ…制御回路

Claims (8)

1. 交互に配置される複数のソース線および複数のビット線と、
   一端が前記複数のビット線に含まれる第１ビット線に接続され、他端が前記複数のソース線に含まれる第１ソース線に接続された第１セルトランジスタと、一端が前記第１ビット線に接続され、他端が前記複数のソース線に含まれる第２ソース線に接続された第２セルトランジスタとを含み、前記第１セルトランジスタおよび前記第２セルトランジスタを互いに異なる閾値電圧に設定することで論理を記憶する複数のメモリセルと、
   前記メモリセルからデータを読み出す読み出し動作時に、前記複数のソース線のうち、データを読み出すメモリセルの一方側に配置されるソース線群を第１電圧に設定し、前記複数のソース線のうち、データを読み出すメモリセルの他方側に配置されるソース線群を第１電圧と異なる第２電圧に設定するソース線制御回路と、
   前記読み出し動作時に、データを読み出すメモリセルに接続されたビット線の電圧値に基づいてデータの論理を判定する読み出し回路と、
   前記メモリセルのうち、前記ビット線に交差する方向に並ぶメモリセルの前記第１セルトランジスタのコントロールゲートと前記第２セルトランジスタのコントロールゲートとに接続されたワード線と、
   書き込み動作時に、閾値電圧を変更する前記第１セルトランジスタおよび前記第２セルトランジスタの一方である書き込みトランジスタに接続された前記第１ビット線を第３電圧に設定する第１ビット線制御回路と
   を備え、
   前記ソース線制御回路は、前記書き込みトランジスタに接続されたソース線を制御し、前記書き込みトランジスタを含むメモリセルの一方側に配置されるソース線群を前記第３電圧と異なる第４電圧に設定し、閾値電圧を変更する前記第１セルトランジスタおよび前記第２セルトランジスタの他方に接続されたソース線を制御し、前記書き込みトランジスタを含むメモリセルの他方側に配置されるソース線群を前記第３電圧に設定すること、
   前記第１セルトランジスタ及び前記第２セルトランジスタは、前記第１ビット線に接続されていること
   を特徴とする半導体メモリ。
2. ソース線制御回路は、
   前記各ソース線に対応する第１デコード信号および第２デコード信号を相補の論理レベルに設定し、前記書き込みトランジスタを含むメモリセルの一方側に配置されるソース線群に対応する前記第１デコード信号および前記第２デコード信号と、前記書き込みトランジスタを含むメモリセルの他方側に配置されるソース線群に対応する前記第１デコード信号および前記第２デコード信号とで相補の論理レベルを逆転させるデコード回路と、
   前記各ソース線に対応して設けられ、前記書き込みトランジスタが前記第１セルトランジスタの場合に、前記ソース線の電圧を対応する前記第１デコード信号を用いて生成し、前記書き込みトランジスタが前記第２セルトランジスタの場合に、前記ソース線の電圧を、前記ソース線に対応する前記第２デコード信号を用いて生成する複数のソース線電圧生成回路と
   を備えることを特徴とする請求項１記載の半導体メモリ。
3. 前記メモリセルに書き込むデータの論理に対応する論理を有する制御信号を生成する動作制御回路を備え、
   前記各ソース線電圧生成回路は、前記制御信号の論理に応じて、対応する前記第１デコード信号および前記第２デコード信号のいずれかを選択するセレクタと、
   前記セレクタにより選択された前記第１デコード信号および前記第２デコード信号のいずれかを用いて、対応する前記ソース線の電圧を生成する生成回路と
   を備えることを特徴とする請求項２記載の半導体メモリ。
4. 前記動作制御回路は、前記読み出し動作時に、前記制御信号の論理を第１論理に設定すること
   を特徴とする請求項３記載の半導体メモリ。
5. 前記第１セルトランジスタおよび前記第２セルトランジスタの一方であるベリファイトランジスタに設定された閾値電圧を確認するベリファイ動作時に、前記ビット線のうち、前記ベリファイトランジスタに接続されたビット線を第５電圧に設定する第２ビット線制御回路を備え、
   前記ソース線制御回路は、前記ベリファイトランジスタに接続されたソース線を制御し、前記ベリファイトランジスタを含むメモリセルの一方側に配置されるソース線群を前記第５電圧と異なる第６電圧に設定し、閾値電圧を確認する第１セルトランジスタおよび前記第２セルトランジスタの他方に接続されたソース線を制御し、前記ベリファイトランジスタを含むメモリセルの他方側に配置されるソース線群を前記第５電圧に設定すること
   を特徴とする請求項１ないし請求項４のいずれか１項記載の半導体メモリ。
6. 前記メモリセルのうち、前記ビット線に交差する方向に並ぶメモリセルの前記第１セルトランジスタのコントロールゲートに接続された第１ワード線と、
   前記メモリセルのうち、前記ビット線に交差する方向に並ぶメモリセルの前記第２セルトランジスタのコントロールゲートに接続された第２ワード線と、
   書き込み動作時に、閾値電圧を変更する前記第１セルトランジスタおよび前記第２セルトランジスタの一方である書き込みトランジスタに接続された前記第１ビット線を第３電圧に設定する第１ビット線制御回路と
   を備え、
   前記ソース線制御回路は、前記複数のソース線を前記第３電圧と異なる第４電圧に設定すること
   を特徴とする請求項１記載の半導体メモリ。
7. 前記第１セルトランジスタおよび前記第２セルトランジスタの一方であるベリファイトランジスタに設定された閾値電圧を確認するベリファイ動作時に、前記ビット線のうち、前記ベリファイトランジスタに接続されたビット線を第５電圧に設定する第２ビット線制御回路を備え、
   前記ソース線制御回路は、前記複数のソース線を前記第５電圧と異なる第６電圧に設定すること
   を特徴とする請求項６記載の半導体メモリ。
8. 交互に配置される複数のソース線および複数のビット線と、一端が前記複数のビット線に含まれる第１ビット線に接続され、他端が前記複数のソース線に含まれる第１ソース線に接続された第１セルトランジスタと、一端が前記第１ビット線に接続され、他端が前記複数のソース線に含まれる第２ソース線に接続された第２セルトランジスタとを含み、前記第１セルトランジスタおよび前記第２セルトランジスタを互いに異なる閾値電圧に設定することで論理を記憶する複数のメモリセルと、前記メモリセルのうち、前記ビット線に交差する方向に並ぶメモリセルの前記第１トランジスタのコントロールゲートと前記第２セルトランジスタのコントロールゲートとに接続されたワード線とを備え、前記第１セルトランジスタ及び前記第２セルトランジスタは、前記第１ビット線に接続されている半導体メモリの動作方法であって、
   前記メモリセルからデータを読み出す読み出し動作時に、前記複数のソース線のうち、データを読み出すメモリセルの一方側に配置されるソース線群を第１電圧に設定し、前記複数のソース線のうち、データを読み出すメモリセルの他方側に配置されるソース線群を第１電圧と異なる第２電圧に設定し、
   前記読み出し動作時に、データを読み出すメモリセルに接続されたビット線の電圧値に基づいてデータの論理を判定すること、
   書き込み動作時に、閾値電圧を変更する前記第１セルトランジスタおよび前記第２セルトランジスタの一方である書き込みトランジスタに接続された前記ビット線の１つを第３電圧に設定し、
   前記書き込みトランジスタに接続されたソース線を含み、前記書き込みトランジスタを含むメモリセルの一方側に配置されるソース線群を前記第３電圧と異なる第４電圧に設定し、閾値電圧を変更する前記第１セルトランジスタおよび前記第２セルトランジスタの他方に接続されたソース線を含み、前記書き込みトランジスタを含むメモリセルの他方側に配置されるソース線群を前記第３電圧に設定すること
   を特徴とする半導体メモリの動作方法。

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