JP6162426B2

JP6162426B2 - Piezoelectric element wafer forming method

Info

Publication number: JP6162426B2
Application number: JP2013034634A
Authority: JP
Inventors: 康平笹岡
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 2013-02-25
Filing date: 2013-02-25
Publication date: 2017-07-12
Anticipated expiration: 2033-02-25
Also published as: JP2014165314A

Description

本発明は、エッチング技術による圧電素子ウエハ形成方法に関するものである。 The present invention relates to a piezoelectric element wafer forming method using an etching technique.

従来より、圧電デバイスに用いられる圧電素子などの小さい電子部品の外形は、フォトリソグラフィ技術，ウエットエッチング技術，ドライエッチング技術を用いて形成されている。また、小型化された圧電素子は、結晶軸に対し所定の角度で切断された板状の圧電ウエハに圧電素子を複数個形成されている。 Conventionally, the outer shape of a small electronic component such as a piezoelectric element used in a piezoelectric device has been formed using a photolithography technique, a wet etching technique, and a dry etching technique. The miniaturized piezoelectric element has a plurality of piezoelectric elements formed on a plate-like piezoelectric wafer cut at a predetermined angle with respect to the crystal axis.

例えば、図４に示されているように、圧電素子ウエハ形成方法は、以下の順序で形成される。まず始めに、圧電ウエハにレジスト膜を形成するレジスト膜形成工程（Ｓ１）を行う。次に、レジスト膜上に所定の外形パターンを有したマスクを設置して、レジスト膜を露光する露光工程（Ｓ２）を行う。次に、露光部分のレジスト膜を現像することにより露光部分のレジスト膜を剥離する所定レジスト膜剥離工程（Ｓ３）を行う。次に、圧電ウエハをエッチングする圧電ウエハエッチング工程（Ｓ４）を行う。次に、露光していない部分のレジスト膜を剥離する全レジスト膜剥離工程（Ｓ５）を行う。次に、圧電ウエハにレジスト膜を形成するレジスト膜形成工程（Ｓ７）を行う。次に、レジスト膜上に圧電素子となる部分の１辺を残すように形成された外形パターンを有したマスクを設置して露光する露光工程（Ｓ８）を行う。次に、露光部分のレジスト膜を現像することにより露光部分のレジスト膜を剥離する所定レジスト膜剥離工程（Ｓ９）を行う。次に、圧電ウエハをエッチングにより１辺を残しかつ圧電ウエハの表面から裏面まで貫通させる圧電ウエハ外形エッチング工程（Ｓ１０）を行う。最後に、露光していない部分のレジスト膜を剥離する全レジスト膜剥離工程（Ｓ１１）を経て、圧電ウエハに圧電素子の外形を形成して圧電素子ウエハを形成している。 For example, as shown in FIG. 4, the piezoelectric element wafer forming method is formed in the following order. First, a resist film forming step (S1) for forming a resist film on the piezoelectric wafer is performed. Next, an exposure process (S2) is performed in which a mask having a predetermined external pattern is placed on the resist film, and the resist film is exposed. Next, a predetermined resist film removing step (S3) is performed in which the exposed resist film is developed by developing the exposed resist film. Next, a piezoelectric wafer etching step (S4) for etching the piezoelectric wafer is performed. Next, the entire resist film peeling step (S5) for peeling off the resist film in the unexposed portion is performed. Next, a resist film forming step (S7) for forming a resist film on the piezoelectric wafer is performed. Next, an exposure step (S8) is performed in which a mask having an external pattern formed so as to leave one side of a portion to be a piezoelectric element is left on the resist film and exposed. Next, a predetermined resist film peeling step (S9) is performed in which the exposed resist film is developed by developing the exposed resist film. Next, a piezoelectric wafer outer shape etching step (S10) is performed in which the piezoelectric wafer is etched to leave one side and penetrate from the front surface to the back surface of the piezoelectric wafer. Finally, through the entire resist film peeling step (S11) for peeling off the resist film in the unexposed portion, the outer shape of the piezoelectric element is formed on the piezoelectric wafer to form the piezoelectric element wafer.

特開２００７−２９４７５１号公報JP 2007-294751 A

しかしながら、圧電素子は、振動エネルギーを圧電素子の中心に集中させるため圧電素子の主面の中央部が圧電素子の主面の端部より厚く形成されており、圧電素子の主面の端部から圧電素子の主面の中央部に向けて複数の段差が設けられることにより形成されている。また、圧電素子は、電気的特性を向上させるため、圧電素子の表面に段差の数を多く設けることにより圧電素子の主面を滑らかな状態とする必要があった。 However, in the piezoelectric element, the central portion of the main surface of the piezoelectric element is formed thicker than the end portion of the main surface of the piezoelectric element in order to concentrate vibration energy at the center of the piezoelectric element. It is formed by providing a plurality of steps toward the center of the main surface of the piezoelectric element. Further, in order to improve the electrical characteristics of the piezoelectric element, it is necessary to make the main surface of the piezoelectric element smooth by providing a large number of steps on the surface of the piezoelectric element.

これらの圧電素子の段差形成は、図４の全レジスト膜剥離工程（Ｓ５）の後、所望の段差が圧電素子に形成されたかを判定（Ｓ６）し、所望の段差が形成されていない場合は、レジスト膜形成工程（Ｓ１）から全レジスト膜剥離工程（Ｓ５）までを所望の段差が形成されるまで繰り返すこととなる。なお、レジスト膜形成工程（Ｓ１）から全レジスト膜剥離工程（Ｓ５）までで形成される段差は、１段である。また、所望の段差が形成された場合は、レジスト膜形成工程（Ｓ７）に進むこととなる。このことにより、圧電素子の主面の端部から圧電素子の主面の中央部に向けて複数の段差が設けられる。また、この段差を設けるため、レジスト膜上に所定の外形パターンを有したマスクを所望の段差が形成される回数だけ取り換えなければならなかった。そのため、従来の圧電素子ウエハ形成方法は、工数がかかり生産性を悪化させる要因となっていた。また、従来の圧電素子ウエハ形成方法は、複数の段差を設けるために複数のマスクが必要となるため、コストおよびマスクの管理工数が多大になる場合があった。そこで、本発明は、前記問題を解決し工数がかからず生産性および特性を良くする圧電素子ウエハ形成方法を提供することを課題とする。 In the step formation of these piezoelectric elements, after the entire resist film peeling step (S5) in FIG. 4, it is determined whether a desired step is formed on the piezoelectric element (S6), and when the desired step is not formed. The steps from the resist film forming step (S1) to the entire resist film peeling step (S5) are repeated until a desired step is formed. The level difference formed from the resist film forming step (S1) to the entire resist film peeling step (S5) is one step. If a desired step is formed, the process proceeds to a resist film forming step (S7). Thus, a plurality of steps are provided from the end of the main surface of the piezoelectric element toward the center of the main surface of the piezoelectric element. In addition, in order to provide this step, the mask having a predetermined external pattern on the resist film has to be replaced as many times as the desired step is formed. For this reason, the conventional method for forming a piezoelectric element wafer is a factor that requires man-hours and deteriorates productivity. Further, the conventional method for forming a piezoelectric element wafer requires a plurality of masks in order to provide a plurality of steps, so that the cost and the man-hours for mask management may be increased. Accordingly, an object of the present invention is to provide a method for forming a piezoelectric element wafer that solves the above-described problem and improves productivity and characteristics without requiring man-hours.

本発明によれば、圧電素子ウエハ形成方法は、中央部の上下方向の厚みが厚く、外縁に向かうに従い上下方向の厚みが薄くなるように三段の段差部を有しており、前記段差部において、上下方向の厚み方向に断面視して、最上面および最下面を０段目の面、次に上下方向の厚みが薄くなっており最上面および最下面に平行な面を１段目の面、前記１段目の面間の次に上下方向の厚みが薄くなっており最上面および最下面に平行な面を２段目の面、および、前記２段目の面間の次に上下方向の厚みが薄くなっており最上面および最下面に平行な面を３段目の面とした圧電素子が複数個形成されている圧電素子ウエハの製造方法であって、前記圧電素子ウエハの表裏の主面に第一段差用レジスト膜を形成する第一段差用レジスト膜形成工程と、前記第一段差用レジスト膜を所定の外形パターンで露光する第一段差用露光工程と、前記第一段差用露光工程により、前記圧電素子の前記０段目の面となる部分および前記１段目の面となる部分に前記第一段差用レジスト膜が残りつつ前記２段目の面および前記３段目の面となる部分には前記第一段差用レジスト膜が残らないように、露光された又は露光されなかった前記レジスト膜を剥離する第一段差用レジスト膜剥離工程と、前記第一段差用レジスト膜が剥離されて露出している部分をエッチングする第一段差用圧電素子ウエハエッチング工程と、前記圧電素子ウエハ上の全ての前記第一段差用レジスト膜を剥離する全第一段差用レジスト膜剥離工程と、前記圧電素子ウエハの表裏の主面に第二段差用レジスト膜を形成する第二段差用レジスト膜形成工程と、前記第二段差用レジスト膜を所定の外形パターンで露光する第二段差用露光工程と、前記第二段差用露光工程により、前記圧電素子の前記０段目の面となる部分および前記２段目の面となる部分に前記第二段差用レジスト膜が残りつつ前記１段目の面となる部分および前記３段目の面となる部分に前記第二段差用レジスト膜が残らないように、露光された又は露光されなかった前記レジスト膜を剥離する第二段差用レジスト膜剥離工程と、前記第二段差用レジスト膜が剥離されて露出している部分をエッチングする第二段差用圧電素子ウエハエッチング工程と、前記圧電素子ウエハ上の全ての前記第二段差用レジスト膜を剥離する全第二段差用レジスト膜剥離工程と、圧電素子ウエハの表裏の主面にレジスト膜を形成するレジスト膜形成工程と、前記レジスト膜を所定の外形パターンで露光する露光工程と、前記露光工程により前記圧電素子となる部分に前記レジスト膜が残るように、露光された又は露光されなかった前記レジスト膜を剥離するレジスト膜剥離工程と、前記レジスト膜が剥離されて露出する部分をエッチングする圧電素子ウエハエッチング工程と、前記圧電素子ウエハ上の全ての前記レジスト膜を剥離する全レジスト剥離工程と、を含んで構成されていることを特徴とする。 According to the present invention, the piezoelectric element wafer forming method has three step portions so that the thickness in the vertical direction of the center portion is thick and the thickness in the vertical direction becomes thinner toward the outer edge, and the step portion , In the cross-sectional view in the vertical thickness direction, the uppermost surface and the lowermost surface are the 0th step surface, and then the vertical thickness is thin and the surface parallel to the uppermost surface and the lowermost surface is the first step. Next, a surface parallel to the uppermost surface and the lowermost surface is the second step surface, and the second step surface is next to the second step surface. A method of manufacturing a piezoelectric element wafer in which a plurality of piezoelectric elements having a thickness in a direction thin and having a plane parallel to the uppermost surface and the lowermost surface as a third stage is formed, Forming a first step resist film on the main surface of the first step, A first step exposure process that exposes the first step resist film with a predetermined outer shape pattern, and the first step exposure process and the first step exposure portion of the piezoelectric element and the first step The first step resist film remains exposed in the portion that becomes the surface, and the second step surface and the portion that becomes the third step surface are exposed so that the first step resist film does not remain or A first step resist film peeling step for peeling off the resist film that has not been exposed; and a first step piezoelectric element wafer etching step for etching a portion where the first step resist film is peeled and exposed; A first step resist film stripping step for stripping all the first step resist films on the piezoelectric element wafer, and a second step for forming a second step resist film on the front and back main surfaces of the piezoelectric element wafer. Step cash register A second step exposure step for exposing the second step resist film with a predetermined outer shape pattern and the second step exposure step to form the 0th step surface of the piezoelectric element. The second step resist film is left on the first step surface and the third step surface while the second step resist film remains on the portion and the second step surface. A second step resist film peeling step for peeling the exposed or unexposed resist film so as not to remain, and a second step for etching the exposed portion of the second step resist film after peeling. Step piezoelectric element wafer etching step, all second step resist film stripping steps for stripping all the second step resist films on the piezoelectric element wafer, and a resist film on the front and back main surfaces of the piezoelectric element wafer Form A resist film that is exposed or not exposed so that the resist film remains in a portion that becomes the piezoelectric element by the exposure process; an exposure process that exposes the resist film with a predetermined outer shape pattern; A resist film peeling step for peeling the film, a piezoelectric element wafer etching step for etching a portion exposed by peeling off the resist film, a total resist peeling step for peeling all the resist films on the piezoelectric element wafer, It is characterized by including.

本発明の圧電素子ウエハ形成方法は、中央部の上下方向の厚みが厚く、外縁に向かうに従い上下方向の厚みが薄くなるように三段の段差部を有しており、前記段差部において、上下方向の厚み方向に断面視して、最上面および最下面を０段目の面、次に上下方向の厚みが薄くなっており最上面および最下面に平行な面を１段目の面、前記１段目の面間の次に上下方向の厚みが薄くなっており最上面および最下面に平行な面を２段目の面、および、前記２段目の面間の次に上下方向の厚みが薄くなっており最上面および最下面に平行な面を３段目の面とした圧電素子が複数個形成されている圧電素子ウエハの製造方法であって、前記圧電素子ウエハの表裏の主面に第一段差用レジスト膜を形成する第一段差用レジスト膜形成工程と、前記第一段差用レジスト膜を所定の外形パターンで露光する第一段差用露光工程と、前記第一段差用露光工程により、前記圧電素子の前記０段目の面となる部分および前記１段目の面となる部分に前記第一段差用レジスト膜が残りつつ前記２段目の面および前記３段目の面となる部分には前記第一段差用レジスト膜が残らないように、露光された又は露光されなかった前記レジスト膜を剥離する第一段差用レジスト膜剥離工程と、前記第一段差用レジスト膜が剥離されて露出している部分をエッチングする第一段差用圧電素子ウエハエッチング工程と、前記圧電素子ウエハ上の全ての前記第一段差用レジスト膜を剥離する全第一段差用レジスト膜剥離工程と、前記圧電素子ウエハの表裏の主面に第二段差用レジスト膜を形成する第二段差用レジスト膜形成工程と、前記第二段差用レジスト膜を所定の外形パターンで露光する第二段差用露光工程と、前記第二段差用露光工程により、前記圧電素子の前記０段目の面となる部分および前記２段目の面となる部分に前記第二段差用レジスト膜が残りつつ前記１段目の面となる部分および前記３段目の面となる部分に前記第二段差用レジスト膜が残らないように、露光された又は露光されなかった前記レジスト膜を剥離する第二段差用レジスト膜剥離工程と、前記第二段差用レジスト膜が剥離されて露出している部分をエッチングする第二段差用圧電素子ウエハエッチング工程と、前記圧電素子ウエハ上の全ての前記第二段差用レジスト膜を剥離する全第二段差用レジスト膜剥離工程と、圧電素子ウエハの表裏の主面にレジスト膜を形成するレジスト膜形成工程と、前記レジスト膜を所定の外形パターンで露光する露光工程と、前記露光工程により前記圧電素子となる部分に前記レジスト膜が残るように、露光された又は露光されなかった前記レジスト膜を剥離するレジスト膜剥離工程と、前記レジスト膜が剥離されて露出する部分をエッチングする圧電素子ウエハエッチング工程と、前記圧電素子ウエハ上の全ての前記レジスト膜を剥離する全レジスト剥離工程と、を含んで構成されている。したがって、圧電ウエハに設けられる圧電ウエハに設けられる圧電素子は、工数をかけずに生産性を向上させることができる。また、圧電ウエハに設けられる圧電素子は、工数をかけずに圧電素子の主面の端部から圧電素子の主面の中央部に向かって複数の段差を設けることができるので、圧電素子の主面を滑らかな状態に形成することができる。したがって、圧電素子の電気的特性を向上させることができる。 The piezoelectric element wafer forming method of the present invention, thick vertical thickness of the central portion has a stepped portion of the three stages as vertical thickness decreases toward the outer edge, in the step portion, the upper and lower When viewed in cross-section in the direction of thickness, the uppermost surface and the lowermost surface are the 0th step surface, then the vertical thickness is reduced and the surface parallel to the uppermost surface and the lowermost surface is the first step surface, Next, the thickness in the vertical direction between the surfaces of the first step is thinned, the surface parallel to the uppermost surface and the lowermost surface is the second step surface, and the thickness in the vertical direction is next between the surfaces of the second step. Is a method of manufacturing a piezoelectric element wafer in which a plurality of piezoelectric elements having a third level surface parallel to the uppermost surface and the lowermost surface are formed, the main surfaces of the front and back surfaces of the piezoelectric element wafer Forming a first step resist film on the first step resist film forming step; The first step exposure step for exposing the resist film with a predetermined outer shape pattern and the first step exposure step result in a portion to be the 0th step surface and the first step surface of the piezoelectric element. Exposed or not exposed so that the first step resist film does not remain on the second step surface and the third step surface while the first step resist film remains on the portion. A first step resist film peeling step for peeling the resist film, a first step piezoelectric element wafer etching step for etching the exposed portion of the first step resist film, and the piezoelectric element. All first step resist film stripping steps for stripping all of the first step resist films on the wafer, and second step resist forming second step resist films on the front and back main surfaces of the piezoelectric element wafer Membrane shape A step of exposing the second step resist film with a predetermined outer shape pattern, a second step exposure step, and a second step exposure step; The second step resist film remains on the first step surface and the third step surface while the second step resist film remains on the second step surface. A second step resist film peeling step for peeling the exposed or unexposed resist film, and a second step piezoelectric film for etching the exposed portion of the second step resist film. An element wafer etching step, an all second step resist film peeling step for removing all the second step resist films on the piezoelectric element wafer, and a resist for forming a resist film on the front and back main surfaces of the piezoelectric element wafer Forming, exposing the resist film with a predetermined outer shape pattern, and exposing the resist film that has been exposed or not exposed so that the resist film remains in a portion that becomes the piezoelectric element by the exposing process. A resist film peeling step for peeling, a piezoelectric element wafer etching step for etching a portion exposed when the resist film is peeled, and a total resist peeling step for peeling all the resist films on the piezoelectric element wafer. It consists of Therefore, the productivity of the piezoelectric element provided on the piezoelectric wafer provided on the piezoelectric wafer can be improved without man-hours. Also, the piezoelectric element provided on the piezoelectric wafer can be provided with a plurality of steps from the end of the main surface of the piezoelectric element toward the center of the main surface of the piezoelectric element without man-hours. it is possible to form a surface smooth state. Therefore, the electrical characteristics of the piezoelectric element can be improved.

本発明の実施形態における圧電素子ウエハ形成方法の工程を説明するフローチャートである。It is a flowchart explaining the process of the piezoelectric element wafer formation method in embodiment of this invention. 本発明の実施形態における圧電素子ウエハ形成方法の工程を示す図であり、（ａ）はレジスト膜を形成した状態を示す図であり、（ｂ）は露光の状態を示す図であり、（ｃ）は所定レジスト膜を剥離した状態を示す図であり、（ｄ）は圧電ウエハのエッチングを行った状態を示す図であり、（ｅ）は全レジスト膜を剥離した状態を示す図であり、（ｆ）は段差用レジスト膜を形成した状態を示す図であり、（ｇ）は露光の状態を示す図であり、（ｈ）は段差用レジスト膜を剥離した状態を示す図であり、（ｉ）は圧電ウエハのエッチングを行った状態を示す図であり、（ｊ）は全段差用レジスト膜を剥離した状態を示す図である。It is a figure which shows the process of the piezoelectric element wafer formation method in embodiment of this invention, (a) is a figure which shows the state in which the resist film was formed, (b) is a figure which shows the state of exposure, (c ) Is a view showing a state where a predetermined resist film is peeled off, (d) is a view showing a state where a piezoelectric wafer is etched, (e) is a view showing a state where all resist films are peeled off, (F) is a figure which shows the state which formed the resist film for level | step differences, (g) is a figure which shows the state of exposure, (h) is a figure which shows the state which peeled the resist film for level | step differences, i) is a view showing a state where a piezoelectric wafer is etched, and (j) is a view showing a state where a resist film for all steps is peeled off. 本発明の実施形態における圧電素子ウエハの一部を示す図であり、（ａ）はレジスト膜を形成した状態を示す図であり、（ｂ）は露光の状態を示す図であり、（ｃ）は所定レジスト膜を剥離した状態を示す図であり、（ｄ）は圧電ウエハをエッチングにより表面から裏面まで貫通させた状態を示す図であり、（ｅ）は全レジスト膜を剥離した状態を示す図である。It is a figure which shows a part of piezoelectric element wafer in embodiment of this invention, (a) is a figure which shows the state in which the resist film was formed, (b) is a figure which shows the state of exposure, (c) Is a diagram showing a state where a predetermined resist film is peeled off, (d) is a diagram showing a state where a piezoelectric wafer is penetrated from the front surface to the back surface by etching, and (e) is a diagram showing a state where all resist films are peeled off. FIG. 従来の圧電素子ウエハ形成方法の工程を説明するフローチャートである。It is a flowchart explaining the process of the conventional piezoelectric element wafer formation method.

以下、本発明のいくつかの例示的な実施形態について、図面を参照して説明する。なお、同一要素には同一の符号を付し重複する説明を省略する。また、構成を明確にするために誇張して図示している。なお、本実施形態における主面とは、立体的に形成される圧電ウエハにおいて、最も広い面およびそれと平行する平面をいう。 Hereinafter, some exemplary embodiments of the present invention will be described with reference to the drawings. In addition, the same code | symbol is attached | subjected to the same element and the overlapping description is abbreviate | omitted. In addition, the illustration is exaggerated for the sake of clarity. Note that the main surface in the present embodiment refers to the widest surface and a plane parallel to the three-dimensionally formed piezoelectric wafer.

図１に示されているように、本発明の実施形態における圧電素子ウエハ形成方法は、レジスト膜形成工程（Ｓ１）を行い、次に露光工程（Ｓ２）を行い、次に所定レジスト膜剥離工程（Ｓ３）を行い、次に圧電ウエハエッチング工程（Ｓ４）を行い、次に全レジスト膜剥離工程（Ｓ５）を行い、次に段差用レジスト膜形成工程（Ｓ６）を行い、次に段差用露光工程（Ｓ７）を行い、次に段差用レジスト膜剥離工程（Ｓ８）を行い、次に圧電ウエハエッチング工程（Ｓ９）を行い、次に全段差用レジスト膜剥離工程（Ｓ１０）の後、所望の段差数が形成されたか判定（Ｓ１１）を行う。このとき所望の段差数が形成されていない場合、段差用レジスト膜形成工程（Ｓ６）から全段差用レジスト膜剥離工程（Ｓ１０）とを繰り返すこととなる。また、所望の段差数が形成された場合、レジスト膜形成工程（Ｓ１２）を行い、次に露光工程（Ｓ１３）を行い、次に所定レジスト膜剥離工程（Ｓ１４）を行い、次に圧電ウエハ外形エッチング工程（Ｓ１５）を行う。最後に、全レジスト膜剥離工程（Ｓ１６）を経て圧電ウエハ１００に圧電素子１０が複数個形成されることとなる。 As shown in FIG. 1, in the piezoelectric element wafer forming method according to the embodiment of the present invention, a resist film forming step (S1) is performed, then an exposure step (S2) is performed, and then a predetermined resist film peeling step is performed. (S3) is performed, then the piezoelectric wafer etching step (S4) is performed, then the entire resist film peeling step (S5) is performed, then the step resist film forming step (S6) is performed, and then the step exposure is performed. Step (S7) is performed, then a step resist film stripping step (S8) is performed, then a piezoelectric wafer etching step (S9) is performed, and then the all step resist film stripping step (S10) is performed. It is determined whether the number of steps has been formed (S11). If the desired number of steps is not formed at this time, the steps from the step resist film forming step (S6) to the step resist film removing step (S10) are repeated. When the desired number of steps is formed, the resist film forming step (S12) is performed, the exposure step (S13) is performed, the predetermined resist film peeling step (S14) is performed, and the outer shape of the piezoelectric wafer is then performed. An etching step (S15) is performed. Finally, a plurality of piezoelectric elements 10 are formed on the piezoelectric wafer 100 through the entire resist film peeling step (S16).

圧電ウエハ１００は、例えば結晶軸に対し所定の角度で切断された平板状の水晶よりなり、ポリッシュ加工により荒らされた層を取り除くために、例えばライトエッチングが施されている。 The piezoelectric wafer 100 is made of, for example, a flat plate crystal cut at a predetermined angle with respect to a crystal axis, and is subjected to, for example, light etching in order to remove a layer roughened by polishing.

［レジスト膜形成工程（Ｓ１）］
図１および図２（ａ）に示すように、レジスト膜形成工程（Ｓ１）は、圧電ウエハ１００の表裏主面にレジスト膜２０を形成する工程である。このレジスト膜２０は、スピンコート法，電着レジスト法，スプレーコート法等により耐食膜２の圧電ウエハ１００の表裏主面上に形成される。 [Resist film forming step (S1)]
As shown in FIGS. 1 and 2A, the resist film forming step (S 1) is a step of forming a resist film 20 on the front and back main surfaces of the piezoelectric wafer 100. The resist film 20 is formed on the front and back main surfaces of the piezoelectric wafer 100 of the corrosion-resistant film 2 by a spin coat method, an electrodeposition resist method, a spray coat method, or the like.

［露光工程（Ｓ２）］
図１および図２（ｂ）に示すように、露光工程（Ｓ２）は、レジスト膜２０が形成された圧電ウエハ１００を所定の外形パターンが形成されたマスク３０で挟み込んでレジスト膜２０を露光させる工程である。これにより、圧電ウエハ１００の表裏主面に設けられたレジスト膜２０の面が所定の外形パターンで露光される。 [Exposure Step (S2)]
As shown in FIGS. 1 and 2B, in the exposure step (S2), the resist film 20 is exposed by sandwiching the piezoelectric wafer 100 on which the resist film 20 is formed with a mask 30 on which a predetermined external pattern is formed. It is a process. Thereby, the surface of the resist film 20 provided on the front and back main surfaces of the piezoelectric wafer 100 is exposed with a predetermined outer shape pattern.

［所定レジスト膜剥離工程（Ｓ３）］
図１および図２（ｃ）に示すように、所定レジスト膜剥離工程（Ｓ３）は、露光工程（Ｓ２）により露光された又は露光されなかった圧電ウエハ１００の表裏主面に設けられたレジスト膜２０を現像することにより露光された又は露光されなかった圧電ウエハ１００の表裏主面に設けられたレジスト膜２０を剥離する工程である。また、現像方法は、露光したレジスト膜２０が剥離されるポジ型方法と露光しなかったレジスト膜２０が剥離されるネガ型方法がある。 [Predetermined resist film peeling step (S3)]
As shown in FIGS. 1 and 2C, the predetermined resist film peeling step (S3) is a resist film provided on the front and back main surfaces of the piezoelectric wafer 100 exposed or not exposed in the exposure step (S2). This is a step of peeling the resist film 20 provided on the front and back main surfaces of the piezoelectric wafer 100 exposed or not exposed by developing 20. The developing method includes a positive type method in which the exposed resist film 20 is peeled off and a negative type method in which the resist film 20 not exposed is peeled off.

［圧電ウエハエッチング工程（Ｓ４）］
図１および図２（ｄ）に示すように、圧電ウエハエッチング工程（Ｓ４）は、所定のレジスト膜２０が剥離されて露出している圧電ウエハ１００の表裏の表面をエッチングによって所望の深さまで除去し、段差を形成する工程である。つまり、圧電ウエハエッチング工程（Ｓ４）において、圧電ウエハ１００の圧電素子１０となる部分は、エッチングされた圧電ウエハ１００の表裏の表面が０段目１となり、レジスト膜２０で覆われた圧電ウエハ１００の表裏の表面が1段目２となる。 [Piezoelectric wafer etching process (S4)]
As shown in FIGS. 1 and 2D, in the piezoelectric wafer etching step (S4), the front and back surfaces of the piezoelectric wafer 100 exposed by peeling the predetermined resist film 20 are removed to a desired depth by etching. And a step of forming a step. That is, in the piezoelectric wafer etching step (S 4), the portions of the piezoelectric wafer 100 that become the piezoelectric elements 10 have the front and back surfaces of the etched piezoelectric wafer 100 as the first stage 1 and the piezoelectric wafer 100 covered with the resist film 20. The first and second surfaces of the front and back sides are.

［全レジスト膜剥離工程（Ｓ５）］
図１および図２（ｅ）に示すように、全レジスト膜剥離工程（Ｓ５）は、圧電ウエハ１００上に形成されたレジスト膜２０を全て剥離する工程である。 [All resist film peeling step (S5)]
As shown in FIGS. 1 and 2E, the all resist film removing step (S5) is a step of removing all the resist film 20 formed on the piezoelectric wafer 100.

［レジスト膜形成工程（Ｓ６）］
図１および図２（ｆ）に示すように、レジスト膜形成工程（Ｓ６）は、圧電ウエハ１００の表裏主面にレジスト膜２０を新たに形成する工程である。このレジスト膜２０は、スピンコート法，電着レジスト法，スプレーコート法等により形成される。 [Resist film forming step (S6)]
As shown in FIGS. 1 and 2F, the resist film forming step (S6) is a step of newly forming a resist film 20 on the front and back main surfaces of the piezoelectric wafer 100. The resist film 20 is formed by a spin coat method, an electrodeposition resist method, a spray coat method, or the like.

［段差用露光工程（Ｓ７）］
図１および図２（ｇ）に示すように、段差用露光工程（Ｓ７）は、レジスト膜２０が形成された圧電ウエハ１００を所定の外形パターンが形成されたマスク３０で挟み込んでレジスト膜２０を露光させる工程である。これにより、圧電ウエハ１００の表裏主面に設けられたレジスト膜２０の面が所定の外形パターンで露光される。また、このとき使用するマスク３０の外形パターンは、圧電ウエハ１００の圧電素子１０となる部分の所定の段差となる部分の奇数段部のところが露光しないように形成されている。 [Step Exposure Step (S7)]
As shown in FIGS. 1 and 2G, in the step exposure step (S7), the piezoelectric wafer 100 on which the resist film 20 is formed is sandwiched by a mask 30 on which a predetermined outer shape pattern is formed, and the resist film 20 is sandwiched. It is a step of exposing. Thereby, the surface of the resist film 20 provided on the front and back main surfaces of the piezoelectric wafer 100 is exposed with a predetermined outer shape pattern. Further, the external pattern of the mask 30 used at this time is formed such that the odd-numbered steps of the portion that becomes the predetermined step of the portion that becomes the piezoelectric element 10 of the piezoelectric wafer 100 is not exposed.

［段差用レジスト膜剥離工程（Ｓ８）］
図１および図２（ｈ）に示すように、段差用レジスト膜剥離工程（Ｓ８）は、段差用露光工程（Ｓ７）により露光された圧電ウエハ１００の表裏主面に設けられたレジスト膜２０を現像することにより露光された圧電ウエハ１００の表裏主面に設けられたレジスト膜２０を剥離する工程である。また、現像方法は、露光したレジスト膜２０が剥離されるポジ型方法と露光しなかったレジスト膜２０が剥離されるネガ型方法がある。 [Step resist film peeling step (S8)]
As shown in FIGS. 1 and 2H, in the step resist film peeling step (S8), the resist film 20 provided on the front and back main surfaces of the piezoelectric wafer 100 exposed in the step exposure step (S7) is formed. This is a step of removing the resist film 20 provided on the front and back main surfaces of the piezoelectric wafer 100 exposed by development. The developing method includes a positive type method in which the exposed resist film 20 is peeled off and a negative type method in which the resist film 20 not exposed is peeled off.

［圧電ウエハエッチング工程（Ｓ９）］
図１および図２（ｉ）に示すように、圧電ウエハエッチング工程（Ｓ９）は、段差用レジスト膜２０が剥離されて露出している圧電ウエハ１００の表裏の表面をエッチングによって所望の深さまで除去し、段差を形成する工程である。また、段差用レジスト膜２０が剥離されて露出している圧電ウエハ１００は、圧電ウエハ１００の圧電素子１０となる部分の所定の奇数段の段差となる部分にレジスト膜２０が残っているため、圧電ウエハ１００の圧電素子１０となる部分の所定の偶数段の段差となる部分がエッチングされることとなる。つまり、圧電ウエハエッチング工程（Ｓ４）において形成された０段目１は、圧電ウエハエッチング工程（Ｓ９）においてエッチングされた０段目１の表裏の表面が０ａ段目３となり、レジスト膜２０で覆われた０段目１の表裏の表面が０ｂ段目４となる。また、圧電ウエハエッチング工程（Ｓ４）において形成された１段目２は、圧電ウエハエッチング工程（Ｓ９）においてエッチングされた１段目２の表裏の表面が１ａ段目５となり、レジスト膜２０で覆われた１段目２の表裏の表面が１ｂ段目６となる。したがって、１回の圧電ウエハエッチング工程（Ｓ９）によって、２倍の段差が形成されることとなる。 [Piezoelectric wafer etching process (S9)]
As shown in FIGS. 1 and 2 (i), in the piezoelectric wafer etching step (S9), the front and back surfaces of the piezoelectric wafer 100 exposed by removing the step resist film 20 are removed to a desired depth by etching. And a step of forming a step. Further, since the stepped resist film 20 is peeled off and exposed, the resist film 20 remains on a portion of the piezoelectric wafer 100 that becomes a predetermined odd number of steps of the portion that becomes the piezoelectric element 10. A portion that becomes a predetermined even number of steps of the portion that becomes the piezoelectric element 10 of the piezoelectric wafer 100 is etched. That is, in the 0th stage 1 formed in the piezoelectric wafer etching step (S4), the front and back surfaces of the 0th stage 1 etched in the piezoelectric wafer etching process (S9) become the 0a stage 3 and are covered with the resist film 20. The front and back surfaces of the 0th stage 1 become the 0b stage 4. Further, in the first step 2 formed in the piezoelectric wafer etching step (S4), the front and back surfaces of the first step 2 etched in the piezoelectric wafer etching step (S9) become the 1a step 5 and are covered with the resist film 20. The front and back surfaces of the broken first stage 2 become the 1b stage 6. Therefore, a double step is formed by one piezoelectric wafer etching step (S9).

［全レジスト膜剥離工程（Ｓ１０）］
図１および図２（ｊ）に示すように、全レジスト膜剥離工程（Ｓ１０）は、圧電ウエハ１００上に形成されたレジスト膜２０を全て剥離する工程である。 [All resist film peeling step (S10)]
As shown in FIGS. 1 and 2 (j), the all resist film peeling step (S10) is a step of peeling all the resist film 20 formed on the piezoelectric wafer 100.

［所望の段差数が形成されたか判定（Ｓ１１）］
圧電素子１０は、振動エネルギーを圧電素子１０の中心に集中させるために、圧電素子１０の主面の中央部が圧電素子１０の主面の端部より厚く形成する必要があった。また、圧電素子１０は、電気的特性を向上させるため、圧電素子１０の主面の表面を滑らかにする必要があった。これらの条件を満足させるために、圧電素子１０の主面の中央部が圧電素子１０の主面の端部より厚く形成させる方法は、圧電ウエハ１００の圧電素子１０となる部分の主面の端部から圧電ウエハ１００の圧電素子１０となる部分の主面の中央部に向けて複数の段差を設けることにより解決している。また、圧電素子１０の主面の表面を滑らかにする方法は、圧電ウエハ１００の圧電素子１０となる部分の主面に複数の段差を設け、１段あたりの段差の高さを小さくして圧電ウエハ１００の圧電素子１０となる部分の主面を滑らかにしている。つまり、圧電ウエハ１００の圧電素子１０となる部分に所望の段差数が形成されたかを判定し、所望の段差数が形成されていない場合は、所望の段差数になるまでレジスト膜形成工程（Ｓ６）と全レジスト膜剥離工程（Ｓ１０）とを繰り返す。また、圧電ウエハ１００の圧電素子１０となる部分に所望の段差数が形成された場合は、レジスト膜形成工程（Ｓ１２）へと進むことにより解決している。 [Determining if a desired number of steps is formed (S11)]
The piezoelectric element 10 needs to be formed such that the central portion of the main surface of the piezoelectric element 10 is thicker than the end portion of the main surface of the piezoelectric element 10 in order to concentrate vibration energy at the center of the piezoelectric element 10. Further, the piezoelectric element 10 needs to smooth the surface of the main surface of the piezoelectric element 10 in order to improve electrical characteristics. In order to satisfy these conditions, the central portion of the main surface of the piezoelectric element 10 is formed thicker than the end portion of the main surface of the piezoelectric element 10. This is solved by providing a plurality of steps toward the center of the main surface of the portion of the piezoelectric wafer 100 that becomes the piezoelectric element 10. In addition, the method of smoothing the surface of the main surface of the piezoelectric element 10 is to provide a plurality of steps on the main surface of the portion of the piezoelectric wafer 100 that will be the piezoelectric element 10 to reduce the height of the step per step. The main surface of the portion of the wafer 100 that becomes the piezoelectric element 10 is smoothed. That is, it is determined whether or not the desired number of steps is formed in the portion of the piezoelectric wafer 100 that will be the piezoelectric element 10, and if the desired number of steps is not formed, the resist film forming step (S6) until the desired number of steps is reached. ) And the entire resist film peeling step (S10). Further, when a desired number of steps is formed in the portion of the piezoelectric wafer 100 that becomes the piezoelectric element 10, the problem is solved by proceeding to the resist film forming step (S12).

［レジスト膜形成工程（Ｓ１２）］
図１および図３（ａ）に示すように、レジスト膜形成工程（Ｓ１２）は、圧電ウエハ１００の表裏主面にレジスト膜２０を新たに形成する工程である。このレジスト膜２０は、スピンコート法，電着レジスト法，スプレーコート法等により形成される。 [Resist film forming step (S12)]
As shown in FIGS. 1 and 3A, the resist film forming step (S 12) is a step of newly forming a resist film 20 on the front and back main surfaces of the piezoelectric wafer 100. The resist film 20 is formed by a spin coat method, an electrodeposition resist method, a spray coat method, or the like.

［露光工程（Ｓ１３）］
図１および図３（ｂ）に示すように、露光工程（Ｓ１３）は、圧電ウエハ１００の表裏主面に設けられたレジスト膜２０上に圧電素子１０となる部分の１辺を残すように形成された外形パターンを有したマスク３０で挟み込んでレジスト膜２０を露光させる工程である。これにより、圧電ウエハ１００の表裏主面に設けられたレジスト膜２０上に圧電素子１０となる部分の１辺を残すように形成された所定の外形パターンで露光される。 [Exposure Step (S13)]
As shown in FIGS. 1 and 3B, the exposure step (S13) is formed so as to leave one side of the portion to be the piezoelectric element 10 on the resist film 20 provided on the front and back main surfaces of the piezoelectric wafer 100. In this step, the resist film 20 is exposed by being sandwiched by the mask 30 having the formed outer shape pattern. Thereby, the resist film 20 provided on the front and back main surfaces of the piezoelectric wafer 100 is exposed with a predetermined outer shape pattern formed so as to leave one side of the portion to be the piezoelectric element 10.

［所定レジスト膜剥離工程（Ｓ１４）］
図１および図３（ｃ）に示すように、所定レジスト膜剥離工程（Ｓ１４）は、露光工程（Ｓ１３）により露光された又は露光されなかった圧電ウエハ１００の表裏主面に設けられたレジスト膜２０を現像することにより剥離する工程である。また、現像方法は、露光したレジスト膜２０が剥離されるポジ型方法と露光しなかったレジスト膜２０が剥離されるネガ型方法がある。また、レジスト膜２０が剥離される部分は、圧電素子１０となる部分の１辺を残すように形成された所定の外形パターンで露光されているため、圧電素子１０となる部分の他の３辺となる。 [Predetermined resist film peeling step (S14)]
As shown in FIGS. 1 and 3C, the predetermined resist film peeling step (S14) is a resist film provided on the front and back main surfaces of the piezoelectric wafer 100 exposed or not exposed in the exposure step (S13). This is a step of peeling by developing 20. The developing method includes a positive type method in which the exposed resist film 20 is peeled off and a negative type method in which the resist film 20 not exposed is peeled off. Further, the portion where the resist film 20 is peeled is exposed with a predetermined outer shape pattern formed so as to leave one side of the portion to be the piezoelectric element 10, so the other three sides of the portion to be the piezoelectric element 10 are exposed. It becomes.

［圧電ウエハ外形エッチング工程（Ｓ１５）］
図１および図３（ｄ）に示すように、圧電ウエハ外形エッチング工程（Ｓ１５）は、露出している圧電ウエハ１００の表裏の表面の３辺をエッチングにより圧電ウエハ１００の表面から裏面まで貫通させる工程である。 [Piezoelectric Wafer Outline Etching Step (S15)]
As shown in FIGS. 1 and 3D, in the piezoelectric wafer outer shape etching step (S15), the exposed three sides of the front and back surfaces of the piezoelectric wafer 100 are penetrated from the front surface to the back surface of the piezoelectric wafer 100 by etching. It is a process.

［全レジスト膜剥離工程（Ｓ１６）］
図１および図３（ｅ）に示すように、全レジスト膜剥離工程（Ｓ１６）は、圧電ウエハ１００上に形成されたレジスト膜２０を全て剥離する工程である。 [All resist film peeling step (S16)]
As shown in FIGS. 1 and 3E, the all resist film removing step (S16) is a step of removing all the resist film 20 formed on the piezoelectric wafer 100.

このように、本発明の実施形態に係る圧電素子ウエハ形成方法を構成したことにより、圧電ウエハ１００の圧電素子１０となる部分は、従来よりも工数をかけずに圧電ウエハ１００の圧電素子１０となる部分の主面の中央部が圧電ウエハ１００の圧電素子１０となる部分の主面の端部より厚く形成することができる。したがって、本発明による圧電素子ウエハ形成方法は、生産性および信頼性を向上された圧電素子ウエハを形成することができる。また、本発明による圧電素子ウエハ形成方法は、圧電ウエハ１００の圧電素子１０となる部分に複数の段差を容易に設けることができるため、圧電ウエハ１００の圧電素子１０となる部分の両主面の表面を滑らかな状態に形成することができる。したがって、圧電ウエハ１００の圧電素子１０となる部分の電気的特性が向上する。 As described above, by configuring the piezoelectric element wafer forming method according to the embodiment of the present invention, the portion of the piezoelectric wafer 100 that becomes the piezoelectric element 10 can be connected to the piezoelectric element 10 of the piezoelectric wafer 100 with less man-hours than before. The central portion of the main surface of the portion to be formed can be formed thicker than the end portion of the main surface of the portion to be the piezoelectric element 10 of the piezoelectric wafer 100. Therefore, the piezoelectric element wafer forming method according to the present invention can form a piezoelectric element wafer with improved productivity and reliability. Further, the piezoelectric element wafer forming method according to the present invention can easily provide a plurality of steps in the portion of the piezoelectric wafer 100 that becomes the piezoelectric element 10. The surface can be formed in a smooth state. Therefore, the electrical characteristics of the portion that becomes the piezoelectric element 10 of the piezoelectric wafer 100 are improved.

１０段目
２１段目
３０ａ段目
４０ｂ段目
５１ａ段目
６１ｂ段目
１０圧電素子
２０レジスト膜
３０マスク
１００圧電ウエハ

1 0th stage 2 1st stage 3 0a stage 4 0b stage 5 1a stage 6 1b stage 10 Piezoelectric element 20 Resist film 30 Mask 100 Piezoelectric wafer

Claims

中央部の上下方向の厚みが厚く、外縁に向かうに従い上下方向の厚みが薄くなるように三段の段差部を有しており、前記段差部において、上下方向の厚み方向に断面視して、最上面および最下面を０段目の面、次に上下方向の厚みが薄くなっており最上面および最下面に平行な面を１段目の面、前記１段目の面間の次に上下方向の厚みが薄くなっており最上面および最下面に平行な面を２段目の面、および、前記２段目の面間の次に上下方向の厚みが薄くなっており最上面および最下面に平行な面を３段目の面とした圧電素子が複数個形成されている圧電素子ウエハの製造方法であって、
前記圧電素子ウエハの表裏の主面に第一段差用レジスト膜を形成する第一段差用レジスト膜形成工程と、
前記第一段差用レジスト膜を所定の外形パターンで露光する第一段差用露光工程と、
前記第一段差用露光工程により、前記圧電素子の前記０段目の面となる部分および前記１段目の面となる部分に前記第一段差用レジスト膜が残りつつ前記２段目の面および前記３段目の面となる部分には前記第一段差用レジスト膜が残らないように、露光された又は露光されなかった前記レジスト膜を剥離する第一段差用レジスト膜剥離工程と、
前記第一段差用レジスト膜が剥離されて露出している部分をエッチングする第一段差用圧電素子ウエハエッチング工程と、
前記圧電素子ウエハ上の全ての前記第一段差用レジスト膜を剥離する全第一段差用レジスト膜剥離工程と、
前記圧電素子ウエハの表裏の主面に第二段差用レジスト膜を形成する第二段差用レジスト膜形成工程と、
前記第二段差用レジスト膜を所定の外形パターンで露光する第二段差用露光工程と、
前記第二段差用露光工程により、前記圧電素子の前記０段目の面となる部分および前記２段目の面となる部分に前記第二段差用レジスト膜が残りつつ前記１段目の面となる部分および前記３段目の面となる部分に前記第二段差用レジスト膜が残らないように、露光された又は露光されなかった前記レジスト膜を剥離する第二段差用レジスト膜剥離工程と、
前記第二段差用レジスト膜が剥離されて露出している部分をエッチングする第二段差用圧電素子ウエハエッチング工程と、
前記圧電素子ウエハ上の全ての前記第二段差用レジスト膜を剥離する全第二段差用レジスト膜剥離工程と、
圧電素子ウエハの表裏の主面にレジスト膜を形成するレジスト膜形成工程と、
前記レジスト膜を所定の外形パターンで露光する露光工程と、
前記露光工程により前記圧電素子となる部分に前記レジスト膜が残るように、露光された又は露光されなかった前記レジスト膜を剥離するレジスト膜剥離工程と、
前記レジスト膜が剥離されて露出する部分をエッチングする圧電素子ウエハエッチング工程と、
前記圧電素子ウエハ上の全ての前記レジスト膜を剥離する全レジスト剥離工程と、
を含んで構成されていることを特徴とする圧電素子ウエハ形成方法。 The thickness in the vertical direction of the central part is thick, and it has three steps so that the thickness in the vertical direction decreases as it goes to the outer edge, and in the stepped part, in cross-sectional view in the thickness direction in the vertical direction, The uppermost surface and the lowermost surface are the 0th step surface, and the thickness in the vertical direction is thinned next. The surface parallel to the uppermost surface and the lowermost surface is the first step surface, and the next upper and lower surfaces between the first step surface The thickness in the direction is thin and the plane parallel to the uppermost surface and the lowermost surface is the second step surface, and the thickness in the vertical direction next to the second step surface is thinned, and the uppermost surface and the lowermost surface A method of manufacturing a piezoelectric element wafer in which a plurality of piezoelectric elements having a plane parallel to the surface of the third stage are formed,
A first step resist film forming step of forming a first step resist film on the front and back main surfaces of the piezoelectric element wafer;
A first step exposure step of exposing the first step resist film with a predetermined outer shape pattern;
In the first step exposure step, the second step surface and the first step resist film remain on the portion that becomes the 0th step surface and the portion that becomes the first step surface of the piezoelectric element. A first step resist film stripping step for stripping the exposed or unexposed resist film so that the first step resist film does not remain on the portion of the third step surface;
A first step piezoelectric element wafer etching step of etching a portion exposed by peeling off the first step resist film;
A resist film peeling step for removing all first step resist films on the piezoelectric element wafer;
A second step resist film forming step of forming a second step resist film on the front and back main surfaces of the piezoelectric element wafer;
A second step exposure step of exposing the second step resist film with a predetermined outer shape pattern;
With the second step exposure step, the second step resist film remains on the portion that becomes the surface of the zeroth step and the portion of the second step of the piezoelectric element, and the surface of the first step A second step resist film peeling step for stripping the exposed or unexposed resist film so that the second step resist film does not remain on the portion and the portion to be the third step surface;
A second step piezoelectric element wafer etching step of etching a portion where the second step resist film is peeled and exposed;
A resist film peeling step for removing all second step resist films on the piezoelectric element wafer;
A resist film forming step of forming a resist film on the front and back main surfaces of the piezoelectric element wafer;
An exposure step of exposing the resist film with a predetermined external pattern;
A resist film peeling step for peeling the exposed or unexposed resist film so that the resist film remains in the portion that becomes the piezoelectric element by the exposing step;
A piezoelectric element wafer etching step of etching a portion exposed by peeling off the resist film;
A total resist stripping step for stripping all the resist films on the piezoelectric element wafer;
A method for forming a piezoelectric element wafer, comprising: