JP6157821B2 - 配線板及びその製造方法 - Google Patents
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Description
本発明は、配線板及びその製造方法に関し、詳しくは、高密度の配線を部分的に有する配線板及びその製造方法に関する。
ＩＣチップ（半導体素子）を実装するための多層プリント配線板として、スルーホール導体を有する樹脂性のコア基板上に層間絶縁層と導体層を交互に積層し、導体層間をバイアホール導体で接続する配線板が知られている。
近年のＩＣチップの微細化、高集積化に伴い、パッケージ基板の最上層に形成されるパッド数が増大し、パッド数の増大によってパッドのファインピッチ化が進行している。このようなパッドのファインピッチ化に伴い、パッケージ基板の配線ピッチも急速に細線化している（例えば、特許文献１を参照）。
この配線板では、その内部に、高密度の配線を部分的に形成している。具体的には、配線板の層間絶縁層の内部に、高密度の配線層が形成されている電子部品が配設されている。そして、このような構造により、上述したパッドのファインピッチ化の傾向に対応している。
ここで、電子部品を層間絶縁層の内部に配設する際、仮に電子部品（配線構造体）が所定の位置から位置ずれした箇所に配設されると、その位置ずれに起因して、実装パッドの位置も所望の位置から位置ずれするようになる。その結果、半導体素子の実装が困難になる可能性がある。このため、配線構造体を配設する位置を適切に管理することが必要となる。
本発明は、こうした実情に鑑みてなされたものであり、配線構造体が適切な位置に配設され、半導体素子の実装性が向上した配線板を提供することを目的とする。
本発明の第１の観点に係る配線板は、
第１絶縁層と、
前記第１絶縁層上に形成されている第１導体パターンと、
前記第１絶縁層上に配置され、第２絶縁層と前記第２絶縁層上の第２導体パターンとを有する配線構造体と、
前記第１絶縁層上、前記第１導体パターン上及び前記配線構造体上に設けられた第３絶縁層と、
前記第３絶縁層上に形成されている第３導体パターンと、前記第３絶縁層の内部に形成され、前記第１導体パターンと前記第３導体パターンとを接続するビア導体と、を備える配線板であって、
前記配線構造体は、接着層を介して前記第１絶縁層に固定されており、
前記第１絶縁層上において、前記配線構造体の外周の少なくとも一部には前記配線構造体を位置止めする導体が形成され、
前記導体は、前記配線構造体の周囲を囲むように形成され、
前記導体は、グランドに接続されている、
ことを特徴とする。
第１絶縁層と、
前記第１絶縁層上に形成されている第１導体パターンと、
前記第１絶縁層上に配置され、第２絶縁層と前記第２絶縁層上の第２導体パターンとを有する配線構造体と、
前記第１絶縁層上、前記第１導体パターン上及び前記配線構造体上に設けられた第３絶縁層と、
前記第３絶縁層上に形成されている第３導体パターンと、前記第３絶縁層の内部に形成され、前記第１導体パターンと前記第３導体パターンとを接続するビア導体と、を備える配線板であって、
前記配線構造体は、接着層を介して前記第１絶縁層に固定されており、
前記第１絶縁層上において、前記配線構造体の外周の少なくとも一部には前記配線構造体を位置止めする導体が形成され、
前記導体は、前記配線構造体の周囲を囲むように形成され、
前記導体は、グランドに接続されている、
ことを特徴とする。
前記第２絶縁層上には第１半導体素子と第２半導体素子とを実装する実装パッドが設けられていることが好ましい。
前記実装パッドは、前記第２導体パターンに接続されている第１パッドと、前記第３導体パターンに接続されている第２パッドと、を備え、前記第１パッド同士のピッチは前記第２パッド同士のピッチよりも小さいことが好ましい。
前記第２導体パターンは、前記第１半導体素子と前記第２半導体素子とを接続する信号線であることが好ましい。
前記第２導体パターンの幅は、前記第１導体パターンの幅よりも小さいことが好ましい。
隣接する前記第２導体パターン同士の間隔は、隣接する前記第１導体パターン同士の間隔よりも小さい、ことが好ましい。
本発明の第２の観点に係る配線板の製造方法は、
第１絶縁層上に第１導体パターンを形成することと、
前記第１絶縁層上及び前記第１導体パターン上に第３絶縁層を形成することと、
前記第３絶縁層の内部にビア導体を形成することと、
前記第３絶縁層上に第３導体パターンを形成することと、
前記第１絶縁層上に、第２絶縁層と前記第２絶縁層上の第２導体パターンとを有する配線構造体を配置することと、
前記第３導体パターンと前記第１導体パターンとを前記第３絶縁層の内部のビア導体で接続することと、を有し、
前記第１導体パターンには、前記配線構造体を前記第１絶縁層上の所定位置に位置止めする位置止めパターンとしての導体配線が含まれ、
前記導体配線は、前記配線構造体の周囲を囲むように形成され、
前記導体配線は、グランドに接続されている、
ことを特徴とする。
前記第２絶縁層上に、第１半導体素子と第２半導体素子とを実装する実装パッドを設けることを有し、
前記第２導体パターンは、前記第１半導体素子と前記第２半導体素子とを接続する信号線である、ことが好ましい。
第１絶縁層上に第１導体パターンを形成することと、
前記第１絶縁層上及び前記第１導体パターン上に第３絶縁層を形成することと、
前記第３絶縁層の内部にビア導体を形成することと、
前記第３絶縁層上に第３導体パターンを形成することと、
前記第１絶縁層上に、第２絶縁層と前記第２絶縁層上の第２導体パターンとを有する配線構造体を配置することと、
前記第３導体パターンと前記第１導体パターンとを前記第３絶縁層の内部のビア導体で接続することと、を有し、
前記第１導体パターンには、前記配線構造体を前記第１絶縁層上の所定位置に位置止めする位置止めパターンとしての導体配線が含まれ、
前記導体配線は、前記配線構造体の周囲を囲むように形成され、
前記導体配線は、グランドに接続されている、
ことを特徴とする。
前記第２絶縁層上に、第１半導体素子と第２半導体素子とを実装する実装パッドを設けることを有し、
前記第２導体パターンは、前記第１半導体素子と前記第２半導体素子とを接続する信号線である、ことが好ましい。
本発明によれば、高い信頼性を有する配線板を提供することができる。
以下、本発明の実施形態について、図面を参照しつつ詳細に説明する。なお、図中、矢印Ｚ１、Ｚ２は、それぞれ配線板の主面（表裏面）の法線方向に相当する配線板の積層方向（又は配線板の厚み方向）を指す。一方、矢印Ｘ１、Ｘ２及びＹ１、Ｙ２は、それぞれ積層方向に直交する方向（又は各層の側方）を指す。配線板の主面は、Ｘ−Ｙ平面となる。また、配線板の側面は、Ｘ−Ｚ平面又はＹ−Ｚ平面となる。積層方向において、配線板のコアに近い側を下層、コアから遠い側を上層という。
以下の実施形態において、導体層は、一乃至複数の導体パターンで構成される層である。導体層は、電気回路を構成する導体パターン、例えば配線（グランドも含む）、パッド、又はランド等を含む場合もあれば、電気回路を構成しない面状の導体パターン等を含む場合もある。
開口部には、孔及び溝のほか、切欠及び切れ目等も含まれる。
開口部内に形成される導体のうち、ビアホール内に形成される導体をビア導体といい、スルーホール内に形成される導体をスルーホール導体といい、開口部に充填された導体をフィルド導体という。
ランドは、孔（ビアホール又はスルーホール等）の上又は縁部に形成される導体であり、少なくとも一部が孔内の導体（ビア導体又はスルーホール導体等）と一体的に形成される。
スタックとは、ビア導体が、その下層に形成されたビア導体のランド上に形成されていることをいう。すなわち、ビア導体の底面が、その下層のビア導体のランドからはみ出さなければ、スタックされていることになる。
めっきには、電解めっき又は無電解めっき等の湿式めっきのほか、ＰＶＤ（Physical Vapor Deposition）又はＣＶＤ（Chemical Vapor Deposition）等の乾式めっきも含まれる。
層間材（層間絶縁層）には、層間絶縁用フィルム（味の素（株）製：商品名；ＡＢＦ−４５ＳＨ）が使用される。
孔又は柱体（突起）の「幅（又は太さ）」は、特に指定がなければ、円の場合には直径を意味し、円以外の場合には２√（断面積／π）を意味する。ただし、他の寸法を指すことを明記している場合は、この限りでない。また、寸法が均一でない場合（凹凸がある場合又はテーパしている場合など）は、原則として、その寸法の平均値（異常値を除いた有効値のみの平均）を用いる。ただし、最大値など、平均値以外の値を用いることを明記している場合は、この限りでない。
＜第１実施形態＞
本実施形態に係る配線板１００は、例えば図１Ａ、図１Ｂに示されるような多層プリント配線板である。本実施形態の配線板１００は、コア基板を有するビルドアップ多層積層配線板である。ただし、本発明に係る配線板は、コア基板を有するビルドアップ多層積層配線板には限定されず、例えば両面リジッド配線板、フレキシブル配線板又はフレックスリジッド配線板であってもよい。また、配線板１００において、本発明の技術思想の範囲において、導体層及び絶縁層の寸法、層数等は、任意に変更することができる。
本実施形態に係る配線板１００は、例えば図１Ａ、図１Ｂに示されるような多層プリント配線板である。本実施形態の配線板１００は、コア基板を有するビルドアップ多層積層配線板である。ただし、本発明に係る配線板は、コア基板を有するビルドアップ多層積層配線板には限定されず、例えば両面リジッド配線板、フレキシブル配線板又はフレックスリジッド配線板であってもよい。また、配線板１００において、本発明の技術思想の範囲において、導体層及び絶縁層の寸法、層数等は、任意に変更することができる。
図１Ａ、図１Ｂ、図２Ａに示されるように、配線板１００上には、第１半導体素子としてのマイクロプロセッサＭＰＵ（Micro-Processing Unit）５０と、第２半導体素子としてのダイナミックラムＤＲＡＭ(Dynamic Random Access Memory)５１とが実装配置され、パッケージ基板２０００を構成している。図１Ｂに示すように、配線板１００は、マザーボード基板６０上に実装配置される。配線板１００と、ＭＰＵ５０、ＤＲＡＭ５１との間は、アンダーフィル樹脂７０で封止されている。
配線板１００は、コア基板２０と、層間絶縁層２５ａ、２６ａ、３３ａ、２５ｂ、２６ｂ、３３ｂ、３９ｂと、導体層２４ａ、２９ａ、３１ａ、３７ｃ、２４ｂ、２９ｂ、３１ｂ、３５ｂ、３７ｄと、ビア導体２３、３０ａ、３２ａ、３８ｃ、３０ｂ、３２ｂ、３６ｂ、３８ｄと、最表層に形成されたソルダーレジスト層４０ａ、４０ｂと、を有する。
コア基板２０は、第１面Ｆ１（Ｚ１側）及びその反対側の第２面Ｆ２（Ｚ２側）を有し、ビア導体２３は、コア基板２０を貫通している。コア基板２０、ビア導体２３、及び導体層２４ａ、２４ｂは、コア部に相当する。また、コア基板２０の第１面Ｆ１上には、ビルドアップ部Ｂ１（第１積層部）が形成され、コア基板２０の第２面Ｆ２上には、ビルドアップ部Ｂ２（第２積層部）が形成されている。ビルドアップ部Ｂ１は、３組の層間絶縁層及び導体層（層間絶縁層２５ａ、２６ａ、３３ａ及び導体層２４ａ、２９ａ、３１ａ、３７ｃ）を含み、ビルドアップ部Ｂ２は、４組の層間絶縁層及び導体層（層間絶縁層２５ｂ、２６ｂ、３３ｂ、３９ｂ及び導体層２４ｂ、２９ｂ、３１ｂ、３５ｂ、３７ｄ）を含んでいる。
コア基板２０の第１面Ｆ１側には、４層の導体層２４ａ、２９ａ、３１ａ、３７ｃと３層の層間絶縁層２５ａ、２６ａ、３３ａとが下方（Ｚ２側）から交互に積層される。層間絶縁層２５ａ、２６ａ、３３ａは、それぞれ、導体層２４ａ、２９ａ、３１ａ、３７ｃの各層間に形成されている。また、コア基板２０の第１面Ｆ１側の最上層の表面には、ソルダーレジスト層４０ａが配置されている。
コア基板２０の第２面Ｆ２側には、５層の導体層２４ｂ、２９ｂ、３１ｂ、３５ｂ、３７ｄと４層の層間絶縁層２５ｂ、２６ｂ、３３ｂ、３９ｂとが交互に積層される。層間絶縁層２５ｂ、２６ｂ、３３ｂ、３９ｂは、それぞれ、導体層２４ｂ、２９ｂ、３１ｂ、３５ｂ、３７ｄの各層間に形成されている。また、コア基板２０の第２面Ｆ２側の最上層の表面には、ソルダーレジスト層４０ｂが配置されている。
コア基板２０には、コア基板２０を貫通する貫通孔２１（図７Ｂ参照）が形成されている。ビア導体２３は、フィルド導体であり、貫通孔２１に導体が充填されて構成されている。コア基板２０の第１面Ｆ１上に形成される導体層２４ａとコア基板２０の第２面Ｆ２上に形成される導体層２４ｂとは、ビア導体２３を介して、互いに電気的に接続されている。
コア基板２０は、例えば芯材を樹脂含浸してなる。コア基板２０は、例えばガラス繊維の布にエポキシ樹脂を含浸させて熱硬化処理し、さらに板状に成形することで得られる。ただしこれに限定されず、コア基板２０の材料は任意である。
ビア導体２３の形状は、例えばコア基板２０の第１面Ｆ１及び第２面Ｆ２から中央部に向かって縮径されるつづみ型の円柱である。また、ビア導体２３の平面形状（Ｘ−Ｙ平面）は例えば真円である。しかしこれに限定されず、ビア導体２３の形状は任意である。
層間絶縁層２５ａ、２６ａ、３３ａ、２５ｂ、２６ｂ、３３ｂ、３９ｂには、それぞれビア導体３０ａ、３２ａ、３８ｃ、３０ｂ、３２ｂ、３６ｂ、３８ｄが形成されている。これらビア導体は、いずれもフィルド導体であり、各層間絶縁層を貫通する各ビアホールに導体が充填されてなる。ビア導体３０ａ、３２ａ、３８ｃ、３０ｂ、３２ｂ、３６ｂ、３８ｄの形状はそれぞれ、例えばコア基板２０に向かって縮径されるようにテーパしたテーパ円柱（円錐台）であり、その平面形状（Ｘ−Ｙ平面）は例えば真円である。しかしこれに限定されず、ビア導体３０ａ等の形状は任意である。
層間絶縁層２５ａ（第１積層部の最下層の層間絶縁層）、層間絶縁層２５ｂ（第２積層部の最下層の層間絶縁層）、及びこれらよりも上層の層間絶縁層２６ａ、３３ａ、２６ｂ、３３ｂ、３９ｂは、それぞれ、層間絶縁用フィルム（味の素（株）製：商品名；ＡＢＦ−４５ＳＨ）からなる。ただしこれに限定されず、各絶縁層の材料は任意である。
配線板１００の最上層には、半田バンプ４３ａが配置されており、半田バンプ４３ａは、パッド５０ａ、５１ａを介してＭＰＵ５０、ＤＲＡＭ５１に電気的に接続されている。
本実施形態では、配線板１００は、主配線板２００と、この主配線板２００の内部に配置された配線構造体１０を含んでいる。配線構造体１０は、多層プリント配線板の配線ルールではなく、後に詳述するようにＩＣやＬＳＩなどの半導体素子の配線ルールに従って配線設計されたものであり、主配線板２００よりも、配線の密度の指標である、ラインとスペースの比を示すＬ／Ｓ（ラインスペース）が微細になるように設計されている。ここで、ラインはパターン幅、スペースはパターン間の間隙を示し、パターン幅の中心同士の距離を示す。具体的には、ラインとスペースの比を示すＬ／Ｓ（ラインスペース）が１μｍ／１μｍ〜５μｍ／５μｍ、好ましくは３μｍ／３μｍ〜５μｍ／５μｍになるように高配線密度に形成されている。これは、本実施形態の主配線板２００を含む通常の多層プリント配線板のＬ／Ｓが１０μｍ／１０μｍ程度であることに比較すると微細なレベルである。
図１Ａ、図１Ｂ、図２Ａに示されるように、本実施形態では、層間絶縁層２６ａ上に、導体層３１ａとビア導体３２ａとからなり、配線構造体１０を層間絶縁層２６ａ上の所定位置に位置止めする位置止めパターンとしての導体配線（導体）３１が形成されている。ここでは、導体配線３１は、略Ｃ字形又は略Ｔ字形に形成されている。なお、導体配線３１は、実際に電子部品同士の電気的接続には使用しないダミーの導体であってもよいし、例えば実際にスタックビア等で使用されるビア導体などと電気的に接続されるものであってもよい。導体配線（導体）３１は、例えば、銅などの金属材料を含んで形成される。
導体配線３１によって、配線構造体１０を層間絶縁層２６ａ上の所定の位置から位置ずれを生じないようにすることができる。
即ち、図２Ａに示されるように、本実施形態では、導体配線３１は、矩形状の配線構造体１０の４箇所の隅部（直角の角部）に当接するように、配線構造体１０及び接着層１２０ｃの外周部において、層間絶縁層２６ａ上の４箇所の領域にそれぞれ形成されている。導体配線３１は、電子部品同士の電気的接続に使用されるその他の導体層３１ａ及びビア導体３２ａとからなる導体配線と、層間絶縁層２６ａ上で同層に形成され、かつ、両者は同じ厚さ（図２Ａでは１０μｍ以上２０μｍ以下）とされている。これにより、配線構造体１０が例えば１０〜２０μｍ程度に薄く形成された場合に、この配線構造体１０を層間絶縁層２６ａ上に固定するための接着材が流動し、配線構造体１０が所定の配設位置から位置ずれすることが防止される。
即ち、図２Ａに示されるように、本実施形態では、導体配線３１は、矩形状の配線構造体１０の４箇所の隅部（直角の角部）に当接するように、配線構造体１０及び接着層１２０ｃの外周部において、層間絶縁層２６ａ上の４箇所の領域にそれぞれ形成されている。導体配線３１は、電子部品同士の電気的接続に使用されるその他の導体層３１ａ及びビア導体３２ａとからなる導体配線と、層間絶縁層２６ａ上で同層に形成され、かつ、両者は同じ厚さ（図２Ａでは１０μｍ以上２０μｍ以下）とされている。これにより、配線構造体１０が例えば１０〜２０μｍ程度に薄く形成された場合に、この配線構造体１０を層間絶縁層２６ａ上に固定するための接着材が流動し、配線構造体１０が所定の配設位置から位置ずれすることが防止される。
なお、図２Ａでは、導体配線３１は、矩形状の配線構造体１０の４箇所の隅部に当接するように、層間絶縁層２６ａ上の４箇所の領域に互いに電気的に分離した状態で形成されている。しかしこれに限られず、図２Ｂに示されるように、例えば、導体配線３１は、矩形状の配線構造体１０の対角線上に位置する２つの隅部に当接し、かつ、層間絶縁層２６ａ上の２箇所の領域に互いに電気的に分離した状態で形成されていてもよい。図２Ｂに示す形態であれば、必要最少限の領域に導体配線３１を配置することで、配線構造体１０を所定の位置に固定する効果（位置ずれ防止効果）が得られる。
また、図２Ｃに示すように、導体配線３１は、配線構造体１０の周囲を取り囲むように、層間絶縁層２６ａ上に、矩形枠状に一体的に形成されていてもよい。図２Ｃに示す場合であっても、導体配線３１は、図２Ａ及び図２Ｂに示す場合と同様に、層間絶縁層２６ａ上で配線構造体１０を間に挟む２箇所（複数箇所）以上の領域に配置されていると見なすことができる。図２Ｃに示す形態では、導体配線３１は、配線構造体１０の周囲を取り囲んでいるので、配線構造体１０の位置ずれ防止効果に加えて、配線構造体１０の最下層の接着層１２０ｃから浸み出した接着材が導体配線３１の外周域にフィレットとして食み出ることも防止される。これにより、接着層１２０ｃから配線構造体１０の周囲にフィレット状に流れ出た接着材と、配線構造体１０を覆う層間絶縁層を構成する絶縁性樹脂との熱膨張係数（ＣＴＥ）差によって、熱履歴によるクラックが生じることが防止される。さらに、図２Ｃに示す形態によれば、導体配線３１の外周の全域で接着材がフィレットとして食み出ることが防止されるので、層間絶縁層２６ａに対する配線構造体１０の平行性が確保される。この結果、配線構造体１０の上から層間絶縁層をラミネートしたときの当該層間絶縁層の平坦性が高められるようにもなる。
図示しないが、例えば、導体配線３１は、矩形状の配線構造体１０の３箇所の隅部に当接するように、層間絶縁層２６ａ上の３箇所の領域に互いに電気的に分離した状態で形成されていても勿論よい。さらに、導体配線３１は、層間絶縁層２６ａ上の任意の２箇所の領域に配置されているものが、互いに電気的に接続されていてもよい。さらには、導体配線３１は、配線構造体１０に接触して当該配線構造体１０を所定の部位に固定しうる限り、配線構造体１０の隅部以外で、配線構造体１０を間に挟む２箇所以上の領域に配置されていても、その他のパターンで配置されていても勿論よい。
主配線板２００は、半導体素子であるＭＰＵ５０及びＤＲＡＭ５１の電源端子Ｖｄｄへの電源の供給ラインと、信号の伝送ラインとを含む（図２Ａ〜図２Ｃ参照）。
配線構造体１０は、最下層の接着層１２０ｃと、接着層１２０ｃ上の絶縁層１１０と、絶縁層１１０上の絶縁層１２０と、絶縁層１２０内に形成された信号伝送用の導体パターン１１１とを含んでいる。絶縁層１２０には、ポリイミド、フェノール系樹脂、ポリベンゾオキサゾール系樹脂のいずれかが絶縁材として使用できる。配線構造体１０は、層間絶縁層３３ａに配置されている。
接着層１２０ｃに使用する材料としては、例えばエポキシ樹脂系、アクリル樹脂系、シリコーン樹脂系等の接着剤を用いることができる。絶縁層１２０には、小径の孔が形成されている。孔に導体が充填されることで、フィルドビアであるビア導体１２０ａが構成されている。
配線構造体１０は、電源の供給ラインを含まず、信号の伝送ラインのみを含んでおり、ＭＰＵ５０とＤＲＡＭ５１との間の信号の伝送に使用される。
詳しくは、導体パターン１１１は、ＭＰＵ５０とＤＲＡＭ５１との間の信号の伝送に使用され、ＭＰＵ５０及びＤＲＡＭ５１への電源の供給には使用されない。ＭＰＵ５０、ＤＲＡＭ５１の電源端子Ｖｄｄは、主配線板２００内のスタックビア８０（図３参照）に電気的に接続され、外部の直流電源から電源が供給される。ＭＰＵ５０、ＤＲＡＭ５１のグランド端子Ｇｎｄは、主配線板２００内の別のスタックビアを介してグランドに接続される。
詳しくは、導体パターン１１１は、ＭＰＵ５０とＤＲＡＭ５１との間の信号の伝送に使用され、ＭＰＵ５０及びＤＲＡＭ５１への電源の供給には使用されない。ＭＰＵ５０、ＤＲＡＭ５１の電源端子Ｖｄｄは、主配線板２００内のスタックビア８０（図３参照）に電気的に接続され、外部の直流電源から電源が供給される。ＭＰＵ５０、ＤＲＡＭ５１のグランド端子Ｇｎｄは、主配線板２００内の別のスタックビアを介してグランドに接続される。
ビア導体１２０ａは、上層の導体層（パッド）３６ａと電気的に接続されている。導体層（パッド）３６ａは、上層のビア導体３８ｃ、半田バンプ４３ａ、パッド５０ａ、５１ａを介して、それぞれ、ＭＰＵ５０、ＤＲＡＭ５１に電気的に接続されている。なお、本実施形態の配線板１００では、導体パターン１１１と接着層１２０ｃとの間に、絶縁層１１０が介在配置されている。即ち、配線構造体１０は、３層構成とされている。しかしこれに限られず、絶縁層１１０が配置されず、接着層１２０ｃ上に直接導体パターン１１１が形成された２層構成であってもよい。配線構造体１０の導体パターン１１１に接続されているパッド５０ａ、５１ａ同士の間隔は、配線板１００の導体層（導体パターン）３１ａに接続されているパッド５０ａ、５１ａ同士の間隔よりも小さい。
ビア導体１２０ａの直径は、１μｍ以上１０μｍ以下、好ましくは０．５μｍ以上５μｍ以下であることがよい。ビア導体１２０ａの直径をこのような微小なサイズとすることにより、配線構造体１０での導体パターン１１１の配線取り回しの自由度が向上し、例えば、１層の絶縁層１２０にのみ形成された導体パターン１１１で、配線構造体１０の左右の辺の一方辺側から多くの配線を取り出すことが可能となる。また、導体パターン１１１は、１層のみに形成されるので、配線構造体１０での配線の総数を減少させることも可能となる。
図３に示されるように、ビア導体３２ａ、３８ｃは、それぞれ、例えば銅箔などの金属箔、銅の無電解めっき膜、及び銅の電解めっきからなる金属層３０１ａ、３０７ｃを介して各層間絶縁層２６ａ、３３ａに形成されたビアホール内に配置されている。
図３に示されるビア導体などの寸法のうち、ビア導体３８ｃの上面の直径（幅）Ｄ２は、例えば６２μｍであり、半田バンプ４３ａの直径Ｄ１は、例えば４６μｍである。また、配線構造体１０の厚さｔ１は、例えば２５μｍ、配線構造体１０の接着層１２０ｃの厚さｔ２は、例えば１０μｍ、ビア導体３２ａの厚さｔ３は、例えば１５μｍ、ソルダーレジスト層４０ａの厚さｔ４は、例えば１５μｍである。このように、配線構造体１０の接着層１２０ｃの厚さｔ２を１０μｍ程度とすることで、主配線板２００との間で十分な接着力が得られ、接着層１２０ｃに使用する材料の選択の幅が広がる。また、配線構造体１０上の導体層（パッド）３６ａの直径Ｄ３は、１５〜２５μｍである。
半田バンプ４３ａは、ソルダーレジスト層４０ａ、４０ｂの開口部（ＳＲＯ）４４内において、導体層（パッド）３７ｃ上に配置されている。半田バンプ４３ａと、導体層（ビア導体）３７ｃとの間には、ニッケルめっき層４１ａと、金めっき層４２ａとが形成されている。本実施形態では、最上層のビア導体３８ｃの開口部の直径Ｄｂと比較して、ソルダーレジスト層４０ａ、４０ｂの開口部４４の直径Ｄａが１０％程度大きい。このようにソルダーレジスト層４０ａ、４０ｂの開口部の直径Ｄｄが大きくなると、一般に、製造時の公差の精度が厳しくなるが、配線構造体１０は、ビア導体１２０ａの直径が１μｍ以上１０μｍ以下と小さいので、配線構造体１０を主配線板２００に搭載（貼り付け）する場合に位置ずれを生じても、電気的接続が確保される範囲が広くなるという利点がある。
本実施形態の配線板１００には、主配線板２００の全層を貫通するスルーホールは形成されていない。しかしこれに限られず、主配線板２００の全層を貫通するスルーホールを形成し、表層部の導体層同士を電気的に接続し、配線板１００上の半導体素子への信号の伝送や電源の供給に使用することもできる。
本実施形態では、コア基板２０に形成される全てのビア導体３０ａ、３２ａ、３８ｃ、３０ｂ、３２ｂ、３６ｂ、３８ｄが、互いに略同じ寸法を有する。このような構造によれば、電気的特性又は製造条件等をより容易に均一とすることができる。
本実施形態の配線板１００によれば、主配線板２００に、主配線板２００よりも高配線密度とされた、半導体素子間の信号伝送用の配線構造体１０を内蔵するので、多層プリント配線板である配線板１００の設計の自由度を向上させることができる。例えば、電源系及び信号系の配線の全てが配線板の特定の部位に集中することを回避することができる。また、例えば、電子部品の周辺の電子部品が存在しない領域では、導体が存在せず樹脂のみ存在するような構造となることを避けることができる。
以下、本実施形態に係る配線板１００の製造方法の一例について説明する。配線板１００の製造プロセスは、配線構造体１０の製造プロセス、主配線板２００に配線構造体１０を実装する工程を含む主配線板（多層プリント基板）２００の製造プロセスで構成される。
配線構造体１０は、例えば図４に示すようなプロセスで製造される。
配線構造体１０は、例えば図４に示すようなプロセスで製造される。
＜配線構造体１０の製造プロセス＞
図４のステップＳ１１では、図５Ａに示されるように、支持板（支持材）１００１を準備する。支持板１００１は、例えば表面の平坦なガラスからなる。そして、支持板１００１上に、接着層１００２を形成する。
図４のステップＳ１１では、図５Ａに示されるように、支持板（支持材）１００１を準備する。支持板１００１は、例えば表面の平坦なガラスからなる。そして、支持板１００１上に、接着層１００２を形成する。
図４のステップＳ１２では、支持板１００１上に、接着層１００２を介して、積層部を形成する。この積層部は、樹脂絶縁層と導体パターン（導体層）とが交互に積層されてなる。
具体的には、図５Ｂに示されるように、接着層１００２上に、例えば樹脂からなる絶縁層１１０（樹脂絶縁層）を配置する。絶縁層１１０と接着層１００２とは、例えば加熱処理により接着する。
続いて、図５Ｂに示されるように、例えばセミアディティブ（ＳＡＰ）法により、絶縁層１１０上に導体パターン１１１を形成する。導体パターン１１１は、第１導体膜１１１ａと第２導体膜１１１ｂとからなる（図３参照）。より詳しくは、第１導体膜１１１ａは、ＴｉＮ層（下層）とＴｉ層（中間層）とＣｕ層（上層）の３層からなる。これらの金属層は、それぞれ、例えばスパッタ法によって製膜されるので、微細とされた導体パターン１１１と基材との良好な密着性が確保される。また、第２導体膜１１１ｂは、Ｃｕ層上の無電解銅めっき膜と、無電解銅めっき膜上の電解めっき膜とからなる。
導体パターン１１１は、ラインとスペースの比を示すＬ／Ｓ（ラインスペース）が１μｍ／１μｍ〜５μｍ／５μｍ、好ましくは３μｍ／３μｍ〜５μｍ／５μｍになるように高配線密度に形成する。ここで、ラインはパターン幅、スペースはパターン間の間隙を示し、パターン幅の中心同士の距離を示す。ここでの配線密度は、ＩＣ（Integrated Circuit）やＬＳＩ（Large Scale Integrated Circuit）などの半導体素子に配線を形成する場合と同等の配線ルールで形成する。
続いて、図５Ｄに示されるように、絶縁層１１０上に、例えばラミネート等により、絶縁層１２０を形成する。絶縁層１２０は、導体パターン１１１を覆うように形成する。
続いて、例えばレーザにより、絶縁層１２０に孔（ビアホール）を形成する。孔は、導体パターン１１１に到達し、その一部を露出させる。ここでの孔の直径は、１μｍ以上１０μｍ以下、好ましくは０．５μｍ以上５μｍ以下の微小なサイズとする。その後、必要に応じて、デスミアやソフトエッチをする。
続いて、例えばセミアディティブ（ＳＡＰ）法により、孔内にビア導体１２０ａ（フィルド導体）を形成するとともに、ビア導体１２０ａに接続されるように、絶縁層１２０上に導体層３６ａを形成する。導体パターン１１１は、第１導体膜１１１ａと第２導体膜１１１ｂとの２層からなる（図３参照）。より詳しくは、第１導体膜１１１ａは、ＴｉＮ層（下層）とＴｉ層（中間層）とＣｕ層（上層）の３層からなる。また、第２導体膜１１１ｂは、Ｃｕ層上の無電解銅めっき膜と、無電解銅めっき膜上の電解めっき膜とからなる。
これにより、図５Ｅに示されるように、支持板１００１上に、絶縁層１１０、１２０、及び導体パターン１１１から構成され、絶縁層１２０にビア導体１２０ａが形成された積層部１０１が得られる。
図４のステップＳ１３では、図５Ｆに示されるように、別の支持板１００３（支持材）を準備する。支持板１００３は、支持板１００１と同様、例えば表面の平坦なガラスからなる。そして、支持板１００３を積層部１０１上に接着層１２０ｂを介して積層する。
図４のステップＳ１４では、支持板１００１（支持材）を取り外す。具体的には、図５Ｇに示すように、例えばレーザを照射して接着層１００２を軟化させた後、Ｘ方向（又はＹ方向）に支持板１００１をスライド移動させることにより、積層部１０１の第２主面から支持板１００１を剥離する。なお、積層部１０１から支持板１００１を剥離した後において、例えば接着層１００２が積層部１０１の第２主面上に残っている場合には、洗浄を行い、その接着層１００２を除去する。そうすると、図５Ｈに示されるような、支持板１００３上に積層部１０１が形成された状態となる。なお、支持板１００１は、例えば洗浄等を行って再利用することができる。
図４のステップＳ１５では、積層部１０１上に接着層１２０ｃを形成する。具体的には、接着層１２０ｃは、例えば積層部１０１上にラミネータで接着剤を厚さが均一になるようにラミネートすることで形成する。
図４のステップＳ１６では、図５Ｉに示されるように、例えばダイシングソーにより、所定のダイシングラインに沿ってカットして、配線板１００を個片化する。これにより、複数の配線構造体（配線構造体）１０が得られる。ここで得られた配線構造体１０は、支持板１００３上に接着層１２０ｂを介して積層部１０１が形成され、さらに積層部１０１の上に接着層１２０ｃが形成されたものである。
本実施形態の配線構造体１０の製造方法は、支持板１００１、１００３として表面の平坦なガラス板を使用するので、配線構造体１０の製造に適している。このような製造方法であれば、表面が平坦とされ、かつ、反りが抑制された高品質の配線板１００が得られる。
次に主配線板２００を製造するとともに、主配線板２００に配線構造体１０を実装し、本実施形態の配線板１００を製造する。配線板１００は、例えば図６に示されるようなプロセスで製造する。
＜配線板１００の製造プロセス＞
まず、図６のステップＳ２１では、図７Ａに示されるように、補強材に樹脂が含浸されてなるコア基板２０を準備する。コア基板２０の第１面Ｆ１上及び第２面Ｆ２上には銅箔２０ａがラミネートにより形成されている。コア基板２０の厚さは、例えば０．４〜０．７ｍｍである。補強材としては、例えばガラスクロス、アラミド繊維、ガラス繊維などが使用できる。樹脂としては、例えばエポキシ樹脂、ＢＴ（ビスマレイミドトリアジン）樹脂などが使用できる。さらに、樹脂中には、水酸化物からなる粒子が含有されている。水酸化物としては、水酸化アルミニウム、水酸化マグネシウム、水酸化カルシウム、水酸化バリウム等の金属水酸化物が挙げられる。水酸化物は熱で分解されることで水が生成する。このため、水酸化物は、コア基板を構成する材料から熱を奪うことが可能であると考えられる。すなわち、コア基板が水酸化物を含むことで、レーザでの加工性が向上すると推測される。
次に、銅箔２２ａの表面に、ＮａＯＨ（１０ｇ／ｌ）、ＮａＣｌＯ2 （４０ｇ／ｌ）、Ｎａ3 ＰＯ4 （６ｇ／ｌ）を含む水溶液を施し、黒化浴（酸化浴）による黒化処理を施す。
まず、図６のステップＳ２１では、図７Ａに示されるように、補強材に樹脂が含浸されてなるコア基板２０を準備する。コア基板２０の第１面Ｆ１上及び第２面Ｆ２上には銅箔２０ａがラミネートにより形成されている。コア基板２０の厚さは、例えば０．４〜０．７ｍｍである。補強材としては、例えばガラスクロス、アラミド繊維、ガラス繊維などが使用できる。樹脂としては、例えばエポキシ樹脂、ＢＴ（ビスマレイミドトリアジン）樹脂などが使用できる。さらに、樹脂中には、水酸化物からなる粒子が含有されている。水酸化物としては、水酸化アルミニウム、水酸化マグネシウム、水酸化カルシウム、水酸化バリウム等の金属水酸化物が挙げられる。水酸化物は熱で分解されることで水が生成する。このため、水酸化物は、コア基板を構成する材料から熱を奪うことが可能であると考えられる。すなわち、コア基板が水酸化物を含むことで、レーザでの加工性が向上すると推測される。
次に、銅箔２２ａの表面に、ＮａＯＨ（１０ｇ／ｌ）、ＮａＣｌＯ2 （４０ｇ／ｌ）、Ｎａ3 ＰＯ4 （６ｇ／ｌ）を含む水溶液を施し、黒化浴（酸化浴）による黒化処理を施す。
続いて、図６のステップＳ２２では、図７Ｂに示されるように、コア基板２０の第１面Ｆ１（上面）側及び第２面Ｆ２（下面）側からＣＯ２レーザにて、レーザを照射してコア基板２０を貫通する貫通孔２１を形成する。具体的には、ＣＯ２レーザを用い、コア基板２０の第１面Ｆ１側及び第２面Ｆ２（下面）側から、交互にレーザを照射することで、第１面Ｆ１側及び第２面Ｆ２側から穿孔された孔を連通させ、貫通孔２１を形成する。
続いて、コア基板２０を、所定濃度の過マンガン酸を含む溶液に浸漬し、デスミア処理を行う。このとき、コア基板２０の重量減少度が１．０重量％以下、好ましくは０．５重量％以下であるように処理することがよい。コア基板２０は、ガラスクロス等の強化材に樹脂が含浸されて成り、デスミア処理で樹脂を溶解すると、貫通孔内にはガラスクロスが突き出すことになるが、コア基板２０の重量減少度がこのような範囲の場合、ガラスクロスの突き出しが抑制され、貫通孔内にめっきを充填する際にボイドが残ることが防止される。その後、コア基板２０の表面に、パラジウム触媒を付与する。
続いて、図７Ｃに示されるように、無電解めっき液にコア基板２０を浸漬し、コア基板２０の第１面Ｆ１上、第２面Ｆ２上及び貫通孔２１の内壁に無電解めっき膜２２を形成する。無電解めっき膜２２を形成する材料としては、銅、ニッケルなどが挙げられる。この無電解めっき膜２２をシード層として、無電解めっき膜２２上に電解めっき膜２３を形成する。貫通孔２１は、電解めっき膜２３で充填される。
続いて、図７Ｄに示されるように、基板表面の電解めっき膜２３に所定パターンのエッチングレジストを形成し、エッチングレジストの非形成部の無電解めっき膜２２、電解めっき膜２３、及び銅箔２２ａを除去する。その後、エッチングレジストを除去することにより、コア基板２０の第１面Ｆ１上に導体層（第１導体）２４ａが、コア基板２０の第２面Ｆ２上に導体層（第２導体）２４ｂが形成される。これら導体層２４ａと導体層２４ｂとは、貫通孔２１内の電解めっき膜２３（ビア導体）により互いに接続される。
続いて、図６のステップＳ２３では、図７Ｅに示されるように、コア基板２０の両面Ｆ、Ｓ上に、層間絶縁用フィルム（味の素（株）製：商品名；ＡＢＦ−４５ＳＨ）を積層し、層間絶縁層２５ａ、２５ｂを形成する。
続いて、図７Ｆに示されるように、ＣＯ２ガスレーザを用い、層間絶縁層２５ａ、２５ｂにそれぞれバイアホール用開口部２６ｃ、２６ｄを形成する。さらに、過マンガン酸塩などの酸化剤等に基板を浸漬し、デスミア処理を行う。
続いて、図７Ｇに示されるように、層間絶縁層２５ａ、２５ｂの表面にパラジウムなどの触媒を付与し、無電解めっき液に基板を浸漬させることにより、無電解めっき膜２７ａ、２７ｂを形成する。その後、無電解めっき膜２７ａ、２７ｂ上にめっきレジストを形成する。そして、めっきレジストから露出する無電解めっき膜２７ａ、２７ｂ上に、電解めっき膜２８ａ、２８ｂを形成する。その後、モノエタノールアミンを含む溶液を用いてめっきレジストを除去する。電解めっき膜間の無電解めっき膜をエッチングで除去することで、導体層２９ａ、２９ｂ及びビア導体３０ａ、３０ｂを形成する。次いで、導体層２９ａ、２９ｂの表面にＳｎめっきを施し、ＳｎＣｕ層を形成する。このＳｎＣｕ層上にシランカップリング剤を塗布する。
続いて、図６のステップＳ２４では、図７Ｈ、図７Ｉに示されるように、上述した工程を繰り返す。これにより、層間絶縁層２５ａ、２５ｂ上に、コア基板２０の第１面Ｆ１側及び第２面Ｆ２（下面）側から層間絶縁層２６ａ、２６ｂが積層され、層間絶縁層２６ａ、２６ｂに導体層３１ａ、３１ｂ及びビア導体３２ａ、３２ｂが形成される。このとき、導体層３１ａとビア導体３２ａとからなる導体配線３１（図１Ａ、図１Ｂ、図２Ａ、図２Ｂ、図２Ｃ参照）が、同じ層間絶縁層２６ａ上に配置されているその他の導体層３１ａとビア導体３２ａと同時に形成される（図７Ｊ参照）。
続いて、図６のステップＳ２５では、図７Ｋに示されるように、配線構造体１０を、層間絶縁層２６ａ、２６ｂ上の所定領域に、接着層１２０ｃを介して搭載（貼り付ける）する。これにより、図７Ｌに示す状態となる。
図７Ｌにおいては、導体配線３１は、矩形状の配線構造体１０の４箇所の隅部（直角の角部）に当接するように、層間絶縁層２６ａ上の複数箇所の領域に形成される（図１Ａ、図１Ｂ、図２Ａ、図２Ｂ、図２Ｃ参照）。これにより、配線構造体１０が例えば１０〜２０μｍ程度に薄く形成された場合に、当該配線構造体１０を層間絶縁層２６ａ上に固定するための接着材が流動し、配線構造体１０が所定の配設位置から位置ずれすることが防止される。導体配線３１は、電子部品同士の電気的接続に使用されるその他の導体層３１ａ及びビア導体３２ａとからなる導体配線と、層間絶縁層２６ａ上で同層に形成され、かつ、両者は同じ厚さ（図７Ｌでは、１０μｍ以上２０μｍ以下）とされている。
続いて、図７Ｍに示されるように、支持板１００３を剥離する。
続いて、図６のステップＳ２６では、図７Ｎに示されるように、上述した工程を繰り返す。これにより、層間絶縁層２６ａ、２６ｂ上に、コア基板２０の第１面Ｆ１側及び第２面Ｆ２側から、層間絶縁層３３ａ、３３ｂが積層され、層間絶縁層３３ａ、３３ｂに、導体層３７ｃ、３５ｂ及びビア導体３８ｃ、３６ｂが形成される。その後、基板の両面に、開口部３８ａ、３８ｂを有するソルダーレジスト層４０ａ、４０ｂを形成する。ここでは、開口部３８ａ、３８ｂから露出する導体層３７ｄ、３５ｂ及びビア導体３８ｄ、３６ｂの上面が半田パッドとして機能する。
続いて、図６のステップＳ２７では、図７Ｐに示されるように、半田パッド上にニッケルめっき層４１ａ、４１ｂを形成し、さらにニッケルめっき層４１ａ、４１ｂ上に金めっき層４２ａ、４２ｂを形成する。ニッケル−金層の代わりに、ニッケルーパラジウムー金層を形成することもできる。その後、開口部３８ａ、３８ｂ内に半田ボールを搭載し、リフローを行うことで、第１面（上面）側に半田バンプ４３ａ、第２面（裏面）側に半田バンプ４３ｂが形成され、多層プリント配線板である配線板１００が完成する。
本実施形態は、本発明の技術思想を逸脱しない範囲で変形することが可能である。以下に本実施形態に係る変形例の一例について説明する。
＜変形例１＞
上記実施形態では、配線構造体１０に上方で接続されるビア導体３８ｃと導体層３７ｃとは、上から１層目の層間絶縁層３３ａに形成されていた（図１Ｂ参照）。これに対し、本変形例１では、図８に示されるように、ビア導体３８ｃと導体層３７ｃとは、異なる層間絶縁層（図８では、層間絶縁層３９ａ、３３ａ）に亘って形成されている。これ以外の構成及び各構成要素の寸法は、上記実施形態と同様である。また、配線板１００の製造プロセスについても、ビア導体３８ｃと導体層３７ｃとを、異なる層間絶縁層に亘って形成する点以外は上記実施形態と同様である。
上記実施形態では、配線構造体１０に上方で接続されるビア導体３８ｃと導体層３７ｃとは、上から１層目の層間絶縁層３３ａに形成されていた（図１Ｂ参照）。これに対し、本変形例１では、図８に示されるように、ビア導体３８ｃと導体層３７ｃとは、異なる層間絶縁層（図８では、層間絶縁層３９ａ、３３ａ）に亘って形成されている。これ以外の構成及び各構成要素の寸法は、上記実施形態と同様である。また、配線板１００の製造プロセスについても、ビア導体３８ｃと導体層３７ｃとを、異なる層間絶縁層に亘って形成する点以外は上記実施形態と同様である。
＜変形例２＞
本変形例２では、図９、図１０に示すように、配線板１０２において、主配線板２０２と、上述した第１実施形態における配線構造体１０と、層間絶縁層２５上に形成された電気配線５５とを使用する。配線構造体１０上では、半田バンプを設けることなく、電気配線５５上に設けた半田バンプ４３ａで外部の半導体チップ（図示せず）と電気的に接続する。これ以外の構成及び機能は、第１実施形態（図２Ｃの形態）と同様であるので、対応する箇所には対応する符号を付して詳細な説明を省略する。
本変形例２では、図９、図１０に示すように、配線板１０２において、主配線板２０２と、上述した第１実施形態における配線構造体１０と、層間絶縁層２５上に形成された電気配線５５とを使用する。配線構造体１０上では、半田バンプを設けることなく、電気配線５５上に設けた半田バンプ４３ａで外部の半導体チップ（図示せず）と電気的に接続する。これ以外の構成及び機能は、第１実施形態（図２Ｃの形態）と同様であるので、対応する箇所には対応する符号を付して詳細な説明を省略する。
本変形例２において、主配線板２０２は、コア基板２０上に、層間絶縁層２５ｅ、２５ａ、２６ａ、３３ａ、３９ａがこの順で積層され、最上層がソルダーレジスト層４０ａで覆われたものである。配線構造体１０は、ソルダーレジスト層４０ａの直下に位置する層間絶縁層３９ａ内に埋設されている。
本変形例２では、図９、図１０に示すように、例えば、メモリ（ＤＲＡＭ）の中心部分の端子５５ａと、配線構造体１０上の端子５５ｂと、が電気配線５５を介して電気的に接続されている。
本変形例２によれば、配線構造体１０が所定の位置で正確に位置止めされるので、メモリ（ＤＲＡＭ）の中心部分の端子５５ａと、配線構造体１０上の端子５５ｂとを接続する電気配線５５が位置ずれせずにその配置位置が安定化するようになり、電子部品間での信頼性の高い信号伝送が可能となる。
＜第２実施形態＞
上記第１実施形態では、図１Ａ、図１Ｂ、図２Ａ、図２Ｂに示されるように、位置止めパターンとしての導体配線３１は、配線構造体１０に直接的に接触していた。これに対して、本第２実施形態のように、図１１Ａ、図１１Ｂ、図１２Ａ、図１３に示されるように、位置止めパターンとしての導体配線１３１は、配線構造体１０を取り囲むように層間絶縁層２６ａ上に一体的に矩形枠状に形成され、かつ、配線構造体１０から離間していてもよい。この場合、配線構造体１０は、図１１Ａ、図１１Ｂ、図１２Ａ、図１３に示されるように、配線構造体１０の最下層の接着層１２０ｃから浸み出した接着材を介して、導体配線１３１に間接的に接触していてもよい。このような形態では、配線構造体１０は、接着層１２０ｃを介して、矩形枠状の導体配線１３１によって、層間絶縁層２６ａ上の所定位置に位置止めされ、固定される。
上記第１実施形態では、図１Ａ、図１Ｂ、図２Ａ、図２Ｂに示されるように、位置止めパターンとしての導体配線３１は、配線構造体１０に直接的に接触していた。これに対して、本第２実施形態のように、図１１Ａ、図１１Ｂ、図１２Ａ、図１３に示されるように、位置止めパターンとしての導体配線１３１は、配線構造体１０を取り囲むように層間絶縁層２６ａ上に一体的に矩形枠状に形成され、かつ、配線構造体１０から離間していてもよい。この場合、配線構造体１０は、図１１Ａ、図１１Ｂ、図１２Ａ、図１３に示されるように、配線構造体１０の最下層の接着層１２０ｃから浸み出した接着材を介して、導体配線１３１に間接的に接触していてもよい。このような形態では、配線構造体１０は、接着層１２０ｃを介して、矩形枠状の導体配線１３１によって、層間絶縁層２６ａ上の所定位置に位置止めされ、固定される。
本実施形態では、導体配線１３１の厚さは、配線構造体１０の厚さ（１０〜２０μｍ）よりも厚く形成され、例えば１５μｍ以上３０μｍ以下とされている。これにより、上述した配線構造体１０の位置ずれ防止効果に加えて、配線構造体１０の最下層の接着層１２０ｃから浸み出した接着材が導体配線１３１の外周域にフィレットとして食み出ることがより効果的に防止される。この結果、接着層１２０ｃから配線構造体１０の周囲にフィレット状に流れ出た接着材と、配線構造体１０を覆う層間絶縁層を構成する絶縁性樹脂との熱膨張係数（ＣＴＥ）差によって、熱履歴によるクラックが生じることが防止される。さらに、図１２Ａに示す形態によれば、導体配線１３１は、配線構造体１０の周囲を取り囲んでいるので、導体配線１３１の外周の全域で接着材がフィレットとして食み出ることが防止される。この結果、層間絶縁層２６ａに対する配線構造体１０の平行性が確保され、配線構造体１０の上から層間絶縁層をラミネートしたときの当該層間絶縁層の平坦性が高められるようにもなる。
なお、図１２Ｂに示されるように、導体配線１３１がグランドに接続され、かつ、配線構造体１０の最下層の接着層が、導電性接着剤（例えば、エポキシ樹脂に銀フィラーを含有させたものなど）からなる接着層２２０ｃであってもよい。このような場合、接着層２２０ｃによって、いわゆるマイクロストリップ効果が得られる。即ち、接着層２２０ｃは、導体配線１３１に接触しているので、グランドに接続されている。配線構造体１０の導体パターン１１１は、接着層２２０ｃとは電気的に絶縁されている。この構成により、信号ラインとしての導体パターン１１１が、絶縁層１１０を介して接着層２２０ｃ上に形成され、マイクロストリップラインを構成する。このようなマイクロストリップライン構造によって、導体パターン１１１間に生じる電磁的な悪影響が低減され、導体パターン１１１のインピーダンスが安定化するようになる。この結果、ＭＰＵ５０、ＤＲＡＭ５１間で設計とおりの良好な信号伝送が行えるようになる。
本第２実施形態においても、配線構造体１０には、信号の伝送ラインのみが存在し、電源の供給ラインは存在しない。ＭＰＵ５０、ＤＲＡＭ５１への電源は、図１１Ａ、図１３に示されるように、主配線板２００に形成されたスタックビア８０を介して供給される。
第２実施形態において、これ以外の構成及び機能は、第１実施形態と同様であるので、対応する箇所には対応する符号を付して詳細な説明を省略する。また、本第２実施形態においては、配線板１００は、導体配線１３１が配線構造体１０と離間して形成される点以外、第１実施形態と同様にして製造されるので、配線板１００の製造方法についての説明を省略する。また、配線構造体１０の製造方法は、第１実施形態と同様であるので説明を省略する。
本実施形態は、本発明の技術思想を逸脱しない範囲で変形することが可能である。以下に本実施形態に係る変形例の一例について説明する。
＜変形例３＞
上記第２実施形態では、位置止めパターンとしての導体配線１３１は、連続して一体的に矩形枠状に形成されていた（図１２Ａ参照）。これに対し、本変形例３では、図１４に示されるように、導体配線１３１の１箇所以上の箇所（図１４では４箇所）には、矩形枠状の導体配線１３１の内側領域と外側領域とを繋げるスリット３１ｓが形成されている。これによれば、スリット３１ｓに進入した接着層１２０ｃの一部によって、アンカー効果が得られるので、導体配線１３１の位置ずれ防止効果がより確実に得られるようになる。この場合、スリット３１ｓを通して接着層１２０ｃを構成する接着材が、導体配線１３１の外側領域に進入しない程度に、導体配線１３１の内部容量（大きさ）、スリット３１ｓのサイズや個数を設定する必要がある。これ以外の構成や各構成要素の機能は、上記第２実施形態と同様である。
上記第２実施形態では、位置止めパターンとしての導体配線１３１は、連続して一体的に矩形枠状に形成されていた（図１２Ａ参照）。これに対し、本変形例３では、図１４に示されるように、導体配線１３１の１箇所以上の箇所（図１４では４箇所）には、矩形枠状の導体配線１３１の内側領域と外側領域とを繋げるスリット３１ｓが形成されている。これによれば、スリット３１ｓに進入した接着層１２０ｃの一部によって、アンカー効果が得られるので、導体配線１３１の位置ずれ防止効果がより確実に得られるようになる。この場合、スリット３１ｓを通して接着層１２０ｃを構成する接着材が、導体配線１３１の外側領域に進入しない程度に、導体配線１３１の内部容量（大きさ）、スリット３１ｓのサイズや個数を設定する必要がある。これ以外の構成や各構成要素の機能は、上記第２実施形態と同様である。
＜変形例４＞
本変形例４では、図１５に示すように、配線板１０３（主配線板２０３）において、２つ（複数）の配線構造体１０を用い、この配線構造体１０によって、ＭＰＵ５０と、２つのＤＲＡＭ５１ａ、５１ｂとを接続する以外は、上記第２実施形態と同様である。よって、対応する箇所には対応する符号を付して詳細な説明を省略する。
本変形例４では、図１５に示すように、配線板１０３（主配線板２０３）において、２つ（複数）の配線構造体１０を用い、この配線構造体１０によって、ＭＰＵ５０と、２つのＤＲＡＭ５１ａ、５１ｂとを接続する以外は、上記第２実施形態と同様である。よって、対応する箇所には対応する符号を付して詳細な説明を省略する。
本変形例４によれば、このような接続形態を採用することにより、単一の配線構造体１０のみを使用する場合と比較して、ＭＰＵ５０と、２つのＤＲＡＭ５１ａ、５１ｂとの電気的接続の信頼性が向上するようになる。即ち、例えば、ＤＲＡＭ５１ａ、５１ｂの特性（配線ピッチ、配線幅など）に応じた専用の配線構造体１０を使用することができるようになり、配線構造体１０の位置ずれ防止効果と相俟って、電子部品同士の電気的接続の精度が格段に向上する。この結果、ＭＰＵ５０に接続されたＤＲＡＭ５１ａ、５１ｂの性能を最大限に発揮させることができるようになる。
以上の通り、本発明の実施形態に係る配線板及びその製造プロセスについて説明したが、本発明に係る配線板及びその製造プロセスは、上記各実施形態及び変形例で示した順序及び内容に限定されるものではなく、本発明の趣旨を逸脱しない範囲において任意に順序や内容を変更することができる。また、用途等に応じて、不要な工程を適宜に省略することもできる。
上記各実施形態及び変形例は、任意に組み合わせることができる。用途等に応じて適切な組み合わせを選ぶことができる。
以上、本発明の実施形態について説明したが、設計上の都合やその他の要因によって必要となる様々な修正や組み合わせは、「請求項」に記載されている発明や「発明を実施するための形態」に記載されている具体例に対応する発明の範囲に含まれると理解されるべきである。
本発明に係る配線板は、複数の半導体素子（ダイ）が搭載されるパッケージ基板に好適に使用できる。また、本発明に係る配線板の製造方法は、そのようなパッケージ基板の製造に適している。
１０ 配線構造体
２０ コア基板
２１ 貫通孔
２２ 銅箔
２３ ビア導体
２４ａ、２４ｂ、２９ａ、３５ａ 導体層
２５ａ、２５ｂ、２６ａ、２６ｂ、３３ａ、３９ａ 層間絶縁層
２６ｃ バイアホール用開口部
３０ａ、３１ａ、３２ａ、３６ａ、３８ｃ 導体層（ビア導体）
３１、１３１ （位置止めパターンとしての）導体配線（導体）
３８ａ、４４ 開口部
４０ａ、４０ｂ ソルダーレジスト層
４３ａ、４３ｂ 半田バンプ
５０ａ パッド
６０ マザーボード基板
６１ ＩＣチップ
８０ スタックビア
１００ 配線板
１０１ 積層部
１１０、１２０ 絶縁層
１１１ 導体層（導体パターン）
１１１ａ、１１１ｂ 導体膜
１２０ａ ビア導体（孔）
１２０ｂ、１２０ｃ 接着層
１２１ 導体パターン
１２１ａ、１２１ｂ 導体膜
２００ 主配線板
３０１ａ 金属層
Ｂ１、Ｂ２ ビルドアップ部
Ｄ１、Ｄ２、Ｄ３、Ｄａ、Ｄｂ、Ｄｃ、Ｄｄ 直径
Ｆ１ 第１面
Ｆ２ 第２面
５０ ＭＰＵ（マイクロプロセッサ）
５１ ＤＲＡＭ（ダイナミックラム）
Ｇｎｄ グランド端子
Ｖｄｄ 電源端子
２０ コア基板
２１ 貫通孔
２２ 銅箔
２３ ビア導体
２４ａ、２４ｂ、２９ａ、３５ａ 導体層
２５ａ、２５ｂ、２６ａ、２６ｂ、３３ａ、３９ａ 層間絶縁層
２６ｃ バイアホール用開口部
３０ａ、３１ａ、３２ａ、３６ａ、３８ｃ 導体層（ビア導体）
３１、１３１ （位置止めパターンとしての）導体配線（導体）
３８ａ、４４ 開口部
４０ａ、４０ｂ ソルダーレジスト層
４３ａ、４３ｂ 半田バンプ
５０ａ パッド
６０ マザーボード基板
６１ ＩＣチップ
８０ スタックビア
１００ 配線板
１０１ 積層部
１１０、１２０ 絶縁層
１１１ 導体層（導体パターン）
１１１ａ、１１１ｂ 導体膜
１２０ａ ビア導体（孔）
１２０ｂ、１２０ｃ 接着層
１２１ 導体パターン
１２１ａ、１２１ｂ 導体膜
２００ 主配線板
３０１ａ 金属層
Ｂ１、Ｂ２ ビルドアップ部
Ｄ１、Ｄ２、Ｄ３、Ｄａ、Ｄｂ、Ｄｃ、Ｄｄ 直径
Ｆ１ 第１面
Ｆ２ 第２面
５０ ＭＰＵ（マイクロプロセッサ）
５１ ＤＲＡＭ（ダイナミックラム）
Ｇｎｄ グランド端子
Ｖｄｄ 電源端子
Claims (8)
- 第１絶縁層と、
前記第１絶縁層上に形成されている第１導体パターンと、
前記第１絶縁層上に配置され、第２絶縁層と前記第２絶縁層上の第２導体パターンとを有する配線構造体と、
前記第１絶縁層上、前記第１導体パターン上及び前記配線構造体上に設けられた第３絶縁層と、
前記第３絶縁層上に形成されている第３導体パターンと、前記第３絶縁層の内部に形成され、前記第１導体パターンと前記第３導体パターンとを接続するビア導体と、を備える配線板であって、
前記配線構造体は、接着層を介して前記第１絶縁層に固定されており、
前記第１絶縁層上において、前記配線構造体の外周の少なくとも一部には前記配線構造体を位置止めする導体が形成され、
前記導体は、前記配線構造体の周囲を囲むように形成され、
前記導体は、グランドに接続されている、
ことを特徴とする配線板。 - 前記第２絶縁層上には第１半導体素子と第２半導体素子とを実装する実装パッドが設けられていることを特徴とする請求項１に記載の配線板。
- 前記実装パッドは、前記第２導体パターンに接続されている第１パッドと、前記第３導体パターンに接続されている第２パッドと、を備え、前記第１パッド同士のピッチは前記第２パッド同士のピッチよりも小さいことを特徴とする請求項２に記載の配線板。
- 前記第２導体パターンは、前記第１半導体素子と前記第２半導体素子とを接続する信号線であることを特徴とする請求項２又は３に記載の配線板。
- 前記第２導体パターンの幅は、前記第１導体パターンの幅よりも小さいことを特徴とする請求項１乃至４のいずれか１項に記載の配線板。
- 隣接する前記第２導体パターン同士の間隔は、隣接する前記第１導体パターン同士の間隔よりも小さいことを特徴とする請求項１乃至５のいずれか１項に記載の配線板。
- 第１絶縁層上に第１導体パターンを形成することと、
前記第１絶縁層上及び前記第１導体パターン上に第３絶縁層を形成することと、
前記第３絶縁層の内部にビア導体を形成することと、
前記第３絶縁層上に第３導体パターンを形成することと、
前記第１絶縁層上に、第２絶縁層と前記第２絶縁層上の第２導体パターンとを有する配線構造体を配置することと、
前記第３導体パターンと前記第１導体パターンとを前記第３絶縁層の内部のビア導体で接続することと、を有し、
前記第１導体パターンには、前記配線構造体を前記第１絶縁層上の所定位置に位置止めする位置止めパターンとしての導体配線が含まれ、
前記導体配線は、前記配線構造体の周囲を囲むように形成され、
前記導体配線は、グランドに接続されている、
ことを特徴とする配線板の製造方法。 - 前記第２絶縁層上に、第１半導体素子と第２半導体素子とを実装する実装パッドを設けることを有し、
前記第２導体パターンは、前記第１半導体素子と前記第２半導体素子とを接続する信号線である、
ことを特徴とする請求項７に記載の配線板の製造方法。
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