JP6155436B1 - Intermittent processing type, intermittent signal generator capable of high-accuracy frequency synchronization - Google Patents
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Abstract
【課題】無線通信機能を搭載した検針装置等において、水晶発振回路部を装置に１個搭載の条件で高精度間欠信号を生成し、装置の低コスト化と長期安定稼働を実現する。【解決手段】間欠時間長計測回路部１３３０は間欠時間長を第１クロック周波数ｋよりも高速高精度な第２クロック周波数ｆを用いて計測する。分周比変換回路部１３４０は計測結果ｎを時間積分および分周比情報に変換し高精度分周比情報ｐを得る。分周比情報展開回路部１３８０は高精度分周比情報ｐを元に時間軸上で待機時間の分周比を動的制御可能な分周比情報ｍを得る。間欠信号生成回路部１３２０は間欠時間を固定分周、待機時間を分周比情報ｍにより可変分周することで高精度間欠信号を得る。【選択図】図４In a meter reading device or the like equipped with a wireless communication function, a highly accurate intermittent signal is generated under the condition that one crystal oscillation circuit unit is mounted on the device, thereby realizing low cost and long-term stable operation of the device. An intermittent time length measurement circuit unit 1330 measures an intermittent time length using a second clock frequency f that is faster and more accurate than a first clock frequency k. The division ratio conversion circuit unit 1340 converts the measurement result n into time integration and division ratio information to obtain high-precision division ratio information p. The division ratio information expansion circuit unit 1380 obtains division ratio information m that can dynamically control the division ratio of the standby time on the time axis based on the high-precision division ratio information p. The intermittent signal generation circuit unit 1320 obtains a high-precision intermittent signal by dividing the intermittent time by a fixed frequency and variablely dividing the standby time by the frequency division ratio information m. [Selection] Figure 4
Description
本発明はデータ通信の高精度周波数同期分野であり、より具体的には、無線通信機能を搭載した検針装置等において、間欠処理型で、高精度周波数同期が可能な間欠信号生成装置に関する。 The present invention relates to the field of high-accuracy frequency synchronization of data communication, and more specifically to an intermittent signal generation apparatus capable of high-accuracy frequency synchronization in an intermittent processing type in a meter-reading apparatus equipped with a wireless communication function.
検針等を目的として、省電力で長期間稼働することを目的とした検針装置等が知られている。これらの装置では、以下に示すように、水晶振動子を用い、対象回路部を間欠制御することで、装置の低消費電力化を実現している。 For the purpose of meter reading and the like, a meter reading device and the like for the purpose of operating for a long time with power saving are known. In these devices, as shown below, a crystal resonator is used, and the target circuit unit is intermittently controlled to achieve low power consumption of the device.
例えば、特許文献１では、水晶振動子を用い、リアルタイムクロックを生成し、生成したクロック信号を基に、間欠制御による装置の低消費電力化を実現している（特許文献１の図１、段落番号１０を参照）。
For example,
また、特許文献２でも、水晶振動子を用い、間欠信号を生成し、間欠信号を基に検針等での省電力化を実現している（特許文献２の図１、図４、段落番号１５と２２を参照）。
Also in
以上に示すように、従来例では、対象回路部の正確な稼働時間制御を行うため、高精度の高価な水晶振動子を搭載し、装置の低消費電力化と長期安定稼働を実現していた。 As shown above, in the conventional example, in order to perform accurate operation time control of the target circuit unit, a high-precision and expensive crystal unit was installed, realizing low power consumption and long-term stable operation of the device. .
また、装置によっては、累計稼働時間の監視が必要な装置もあり、このような装置では、リアルタイムクロックによる稼働時間監視も行っていた。
さらに、これらの検針装置等では、上位システムとの通信のため、無線又は有線による通信機能を搭載していることが多い。
実際問題、特許文献１および特許文献２にも、上位システムとの通信のため、無線送受信部が記載されている。これらの無線送受信部においては、一般的に無線通信用に高精度の発振回路が必要であり、例えば、無線送信部、無線受信部、制御部等において、水晶発振回路部を搭載していることが多い。
即ち、従来例では、１台の装置に複数の高価な水晶発振回路部を搭載しているのが一般的であり、装置のコストアップ要因となっていた。
Some apparatuses require monitoring of the total operation time, and such apparatuses also perform operation time monitoring using a real-time clock.
Furthermore, these meter-reading devices and the like often have a wireless or wired communication function for communication with the host system.
In fact,
That is, in the conventional example, it is common to mount a plurality of expensive crystal oscillation circuit units in one device, which is a factor for increasing the cost of the device.
本発明では、上記課題を解決するため、無線通信機能を搭載した検針装置等において、水晶発振回路部を装置に１個搭載の条件で高精度間欠信号を生成し、装置の低コスト化と長期安定稼働を実現することにある。 In the present invention, in order to solve the above-mentioned problem, in a meter-reading device or the like equipped with a wireless communication function, a high-precision intermittent signal is generated under the condition that one crystal oscillation circuit unit is mounted on the device, thereby reducing the cost of the device and increasing the long-term. It is to realize stable operation.
第１クロック周波数を生成可能な第１クロック発振回路部と、
間欠時間と待機時間とからなる間欠信号を、前記間欠時間は前記第１クロック周波数を固定分周比で生成し、前記待機時間は前記第１クロック周波数を可変分周比で生成する間欠信号生成回路部と、
前記第１クロック周波数よりも高速高精度の第２クロック周波数を生成可能な第２クロック発振回路部と
前記間欠時間の時間長を前記第２クロック周波数で計測可能な間欠時間長計測回路部と、前記間欠時間長計測回路部での計測結果を、前記間欠信号生成回路に供給することで前記間欠信号を生成する間欠信号生成装置において、
前記計測結果を時間積分および高精度分周比情報に変換、可能な分周比変換回路部と
前記高精度分周比情報を前記高精度分周比情報よりも低精度の分周比情報で時間軸展開可能な分周比情報展開回路部を備えることで、高精度の動的周波数制御が可能なことを特徴とする間欠信号生成装置。
A first clock oscillation circuit unit capable of generating a first clock frequency;
An intermittent signal composed of an intermittent time and a standby time is generated, and the intermittent time is generated with a fixed division ratio for the first clock frequency, and the intermittent signal is generated for the standby time with the variable frequency division ratio for the first clock frequency. A circuit section;
A second clock oscillation circuit unit capable of generating a second clock frequency that is faster and more accurate than the first clock frequency; and an intermittent time length measurement circuit unit capable of measuring the time length of the intermittent time at the second clock frequency; In the intermittent signal generation device that generates the intermittent signal by supplying the measurement result in the intermittent time length measurement circuit unit to the intermittent signal generation circuit,
The measurement result is converted into time integration and high-precision division ratio information, a possible division ratio conversion circuit unit, and the high-precision division ratio information is divided into lower-precision division ratio information than the high-precision division ratio information. An intermittent signal generation device characterized in that high-precision dynamic frequency control is possible by providing a frequency division ratio information expansion circuit unit that can be expanded in the time axis.
前記分周比情報展開回路部は、前記高精度分周比情報をより低精度の情報に量子化する量子化部と、
前記量子化部で量子化した結果と、前記量子化部の量子化前入力信号との誤差を求める量子化誤差抽出部と、
前記量子化誤差抽出部で得られた誤差情報を前記高精度分周比情報にフィードバック加算し、新たな前記量子化前入力信号を生成する量子化情報フィードバック部を備えることで、
前記高精度分周比情報を前記高精度分周比情報よりも低精度の分周比情報で時間軸展開可能とすることを特徴とする、前記間欠信号生成装置。
The division ratio information expansion circuit unit quantizes the high-precision division ratio information into lower-accuracy information;
A quantization error extraction unit for obtaining an error between the result of quantization by the quantization unit and an input signal before quantization of the quantization unit;
By including a quantization information feedback unit that feedback adds error information obtained by the quantization error extraction unit to the high-precision division ratio information and generates a new pre-quantization input signal,
The intermittent signal generation apparatus, wherein the high-accuracy frequency division ratio information can be developed on a time axis with frequency-division ratio information with lower accuracy than the high-accuracy frequency division ratio information.
前記分周比変換回路部は、前記高精度分周比情報と推定時間長情報とを乗算し、前記乗算した結果と基準値との差を求め、前記差がゼロとなるように、前記推定時間長情報をフィードバック更新し、前記第１クロック周波数の周波数情報を消すことにより、前記高精度分周比情報を前記推定時間長情報に変換する、時間長変換回路部と、
前記時間長変換回路部で得た前記推定時間長情報と前記間欠時間の前記計測結果との誤差を求め、前記誤差がゼロとなるように前記高精度分周比情報にフィードバック制御する、分周比情報生成回路部を備えたことを特徴とする前記間欠信号生成装置。
The division ratio conversion circuit unit multiplies the high-precision division ratio information and the estimated time length information, obtains a difference between the multiplication result and a reference value, and estimates the difference so that the difference becomes zero. A time length conversion circuit unit that converts the high-precision division ratio information into the estimated time length information by feedback updating time length information and deleting the frequency information of the first clock frequency;
A frequency division that obtains an error between the estimated time length information obtained by the time length conversion circuit unit and the measurement result of the intermittent time, and feedback-controls the high-precision frequency division ratio information so that the error becomes zero. The intermittent signal generation apparatus comprising a ratio information generation circuit unit.
前記分周比変換回路部は、前記第１クロック周波数の変動要因である温度及び又は電圧及び又は素子のバラツキのいずれか又は全ての情報により、時間変動する前記第１クロック周波数を推定可能な変動周波数推定回路部を備え、
前記変動周波数推定回路部から出力された変動情報を前記高精度分周情報に加算し、新たな高精度分周情報を得ることで、前記変動要因に対する動的追従力を改善したことを特徴とする、前記間欠信号生成装置。
The division ratio conversion circuit unit can estimate the first clock frequency that fluctuates over time based on any or all of the temperature and / or voltage and / or element variations that are the fluctuation factors of the first clock frequency. With a frequency estimation circuit,
Fluctuation information output from the fluctuation frequency estimation circuit unit is added to the high-precision frequency division information to obtain new high-precision frequency division information, thereby improving the dynamic tracking force against the fluctuation factor. The intermittent signal generator.
本発明では、無線通信機能を搭載した検針装置等において、水晶発振回路部を装置に１個搭載の条件下で、かつ、間欠処理型で、安価／高精度／低消費の間欠信号を生成できるため、装置の低コスト化を実現できると共に、間欠制御並びに稼働時間監視の長期安定稼働を実現できる。 According to the present invention, in a meter reading device or the like equipped with a wireless communication function, an intermittent signal of low cost / high accuracy / low consumption can be generated under the condition that one crystal oscillation circuit unit is mounted on the device and in an intermittent processing type. Therefore, it is possible to reduce the cost of the apparatus, and to realize long-term stable operation of intermittent control and operation time monitoring.
以下、実施の形態の間欠信号生成装置を、図面を参照して詳細に説明する。 Hereinafter, an intermittent signal generation device according to an embodiment will be described in detail with reference to the drawings.
＜第１−１段階：システム構成図、基本タイムチャート＞
図１は、実施の形態のシステム構成図を示す図である。
図１の間欠信号生成装置１０００（例えば、本発明では検針装置等）は、電池部１１００、電源制御部１２００、ＣＰＵ（中央処理装置：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）部１３００、無線送受信部１４００、ＤＴＥ−ＩＦ（データ端末装置インタフェース：Ｄａｔａ Ｔｅｒｍｉｎａｌ Ｅｑｕｉｐｍｅｎｔ−ＩｎｔｅｒＦａｃｅ）部１６００、変動要因１５００、から構成されている。
<Stage 1-1: System configuration diagram, basic time chart>
FIG. 1 is a diagram illustrating a system configuration diagram according to the embodiment.
1 includes, for example, a battery unit 1100, a power supply control unit 1200, a CPU (Central Processing Unit)
電池部１１００は、電源制御部１２００に電源を供給し、電源制御部１２００は、ＣＰＵ部１３００に電源を供給すると共に、ＣＰＵ部１３００の指示に従い、例えば、無線送受信部１４００への電源供給を制御する。電池部１１００の電池容量は、例えば、３Ｖ（ボルト）のリチウムイオン電池であり、例えば、２４００ｍＡｈ（ミリアンペアアワー）の電池であり、検針装置等においては、システムの要求仕様に従い、１個または２個の電池を搭載している。
The battery unit 1100 supplies power to the power supply control unit 1200, and the power supply control unit 1200 supplies power to the
ＣＰＵ部１３００は、電源制御部１２００より、必要な電源供給を受け、上位システムと無線送受信部１４００と無線信号（図示せず）で接続を行い、また、下位システムであるＤＴＥとＤＴＥ−ＩＦ部１６００経由で接続を行い、上位／下位システム間で各種情報のやりとりを行うと共に、無線送受信部１４００及びＤＴＥ−ＩＦ部１６００の間欠制御を行い、検針装置等の長期安定稼働を実現している。
The
図２は、実施の形態の間欠信号タイムチャートを説明する図である。ＣＰＵ部１３００は、実施の形態の間欠信号タイムチャート２０００を生成する。具体的には、ＣＰＵ部１３００は、間欠信号２１００、待機信号２２００、を生成し、約２秒となる間欠制御周期２３１０の繰り返しで、間欠信号を生成する。これに応じて、無線送受信部１４００は、間欠処理２１３０を行い、その後、待機時間２２３０で待機する。ＣＰＵ部１３００は、約２秒となる間欠制御周期２３３０で、これらの間欠制御を行い、検針装置等の長期安定稼働を実現する。尚、間欠信号２１００は例えば約４．８ｍｓ（ミリセカンド）、間欠処理時間２１３０は例えば約６ｍｓ、約２秒の間欠制御周期２３１０及び２３３０は例えば２秒、となっているが、これらの値は、個々のシステムの要求仕様に従い、時間長は最適化される。
FIG. 2 is a diagram illustrating an intermittent signal time chart according to the embodiment. The
＜第１−２段階：システム要求仕様の明確化＞
検針装置等での発振周波数精度に対する要求仕様であるが、これには、無線送受信部での無線通信に対する要求仕様と、装置の実運用面での間欠時間制御ならびに稼働時間監視に伴う要求仕様と、大きく２種類の要求仕様がある。
<Stage 1-2: Clarification of system requirement specifications>
This is a required specification for oscillation frequency accuracy in meter-reading devices, etc., which includes the required specification for wireless communication at the wireless transceiver and the required specification for intermittent operation control and operation time monitoring in actual operation of the device. There are roughly two types of required specifications.
第１の無線通信に対する要求仕様に関しては、例えば、検針装置等に用いられる特定小電力無線局においては、日本国内の標準仕様書「特定小電力無線局４００ＭＨｚ（メガヘルツ）帯及び１，２００ＭＨｚ帯テレメータ用、テレコントロール用及びデータ伝送用無線設備ＡＲＩＢ ＳＴＤ−Ｔ６７（Ａｓｓｏｃｉａｔｉｏｎ ｏｆ Ｒａｄｉｏ Ｉｎｄｕｓｔｒｉｅｓ ａｎｄ Ｂｕｓｉｎｅｓｓｅｓ Ｓｔａｎｄａｒｄ−Ｔ６７：一般社団法人電波産業会 標準規格Ｔ−６７）１．３版 平成１９年９月２６日改定」に詳細に記載されている。無線送受信部の主要仕様は、これらの標準仕様に準拠している。 Regarding the required specifications for the first wireless communication, for example, in a specific low power radio station used for a meter reading device or the like, a standard specification in Japan “specific low power radio station 400 MHz (megahertz) band and 1,200 MHz band telemeter Radio Equipment for Radio Control, Telecontrol and Data Transmission ARIB STD-T67 (Association of Radio Industries and Businesses Standard-T67: Radio Industry Association Standard Standard T-67) 1.3 Version Revised September 26, 2007 Is described in detail. The main specifications of the wireless transceiver are based on these standard specifications.
詳細は割愛するが、無線送受信部の発振周波数精度に関係する主な仕様は例えば、以下に示すとおりである。
□電波の周波数 ：４００ＭＨｚ帯、１，２００ＭＨｚ帯
□チャネル間隔 ：１２．５ｋＨｚ（キロヘルツ）
□占有周波数帯幅 ：８．５ｋＨｚ以下
□局部発振器の周波数変動：±４．０ｐｐｍ以下（ピーピーエム）
□データ通信速度 ：２４００ｂｐｓ（ｂｉｔ ｐｅｒ ｓｅｃｏｎｄ）又は３２００ｂｐｓ
Although details are omitted, main specifications related to the oscillation frequency accuracy of the wireless transmission / reception unit are as follows, for example.
□ Radio frequency: 400 MHz band, 1,200 MHz band □ Channel spacing: 12.5 kHz (kilohertz)
□ Occupied frequency bandwidth: 8.5 kHz or less □ Local oscillator frequency fluctuation: ± 4.0 ppm or less (PPM)
□ Data communication speed: 2400 bps (bit per second) or 3200 bps
また、装置の実運用面での間欠時間制御ならびに稼働時間監視に伴う要求仕様は、対象システムの顧客仕様による。例えば、システムの周波数精度として、累計稼働時間監視に月差±約５分を要求するシステムにおいては、月差±５分＝５分／（２４時間＊６０分＊３６５日／１２ケ月）＝約±１１４ｐｐｍ（ｐａｒｔ ｐｅｒ ｍｉｌｌｉｏｎ）、即ち、装置仕様としては、マージンを見込み、約±１００ｐｐｍ以下程度の時間精度を要求している。 In addition, the required specifications for intermittent operation control and operation time monitoring in the actual operation of the device depend on the customer specifications of the target system. For example, in a system that requires a monthly difference of about ± 5 minutes for monitoring the total operating time as the frequency accuracy of the system, the monthly difference of ± 5 minutes = 5 minutes / (24 hours * 60 minutes * 365 days / 12 months) = about ± 114 ppm (part per million), that is, the apparatus specifications require a time accuracy of about ± 100 ppm or less in view of a margin.
従って、検針装置等においては、無線通信用の例えば、４００ＭＨｚ帯または１,２００ＭＨｚ帯の高速高精度クロック（±４ｐｐｍ以下）と、間欠時間制御並びに運用時間の稼働時間監視における、例えば数１０ｋＨｚ程度の低速高精度クロック（±１００ｐｐｍ以下）の２種類のクロック信号精度が要求されている。 Therefore, in the meter reading device or the like, for example, 400 MHz band or 1200 MHz band high-speed high-accuracy clock (± 4 ppm or less), intermittent time control and operating time monitoring of operation time, for example, about several tens of kHz Two types of clock signal accuracy of a low-speed high-precision clock (± 100 ppm or less) are required.
さらに、検針装置等におけるシステム要求仕様としては、上記以外に、検針装置等に電池１個または２個搭載の条件下で、「累計稼働時間１０年以上を確保」という条件がある。このため、検針装置等においては、間欠制御による低消費電力化も必須要件となる。 In addition to the above, the system requirement specification for the meter-reading device or the like includes a condition that “a total operating time of 10 years or more is secured” under the condition that one or two batteries are mounted on the meter-reading device or the like. For this reason, in a meter-reading apparatus etc., low power consumption by intermittent control is also an essential requirement.
＜第１−３段階：デバイス要求仕様の明確化＞
検針装置等の実現にあたっては、専用のフルカスタムＬＳＩ（大規模集積回路：Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）の開発によるアプローチと、汎用の１チップＣＰＵを適用するアプローチと２種類が考えられるが、ここでは、安価な汎用の１チップＣＰＵを使用しての実現案を検討することとする。
<Stage 1-3: Clarification of device requirement specifications>
There are two possible approaches to realizing a meter-reading device, such as an approach based on the development of a dedicated full custom LSI (Large Scale Integrated Circuit) and an approach using a general-purpose single-chip CPU. An implementation plan using a general-purpose one-chip CPU will be examined.
現在、入手可能な市販の汎用１チップＣＰＵの仕様は、例えば、以下に示す仕様がある。以下は、特に、電池駆動の低消費電力システム用に開発されたＣＰＵの仕様である。
□動作クロック ：以下、３種類を選択使用可
高速高精度クロック ：最大８ＭＨｚ以下 （ＣＰＵに外部クロックを供給）
低速高精度クロック ：３２．７６８ｋＨｚ（ＣＰＵに水晶振動子を外付け）
低速低精度クロック ：約１０ｋＨｚ （ＣＰＵ内部クロックを使用）
□間欠処理時消費電流 ：約２７０μＡ（マイクロアンペア）／ＭＨｚ
□待機時消費電流 ：約１．２μＡ
Currently available general-purpose one-chip CPUs have, for example, the following specifications. The following are the specifications of the CPU developed specifically for battery-powered low power consumption systems.
□ Operation clock: Select from the following three types High-speed, high-accuracy clock: Maximum 8 MHz or less (Supplying an external clock to the CPU)
Low-speed, high-precision clock: 32.768 kHz (Crystal oscillator is externally attached to the CPU)
Low-speed, low-accuracy clock: approx. 10 kHz (CPU internal clock is used)
□ Current consumption during intermittent processing: Approx. 270μA (microamperes) / MHz
□ Standby current consumption: about 1.2μA
以上から、装置に適用するデバイスが決定した場合に、具体的にどのクロックを選択し、どのように装置を最適化するかは、本発明の重要なポイントの一つとなる。 From the above, when a device to be applied to the apparatus is determined, which clock is specifically selected and how the apparatus is optimized is one of the important points of the present invention.
＜第１−４段階：ＣＰＵデバイスクロックの選択最適化＞
検針装置等の主要デバイスである、ＣＰＵデバイスが決定した場合、次に重要となるのは、具体的にどのクロックをどのように使用するかである。ＣＰＵクロックの選択肢には以下３種ある。
<Stage 1-4: CPU Device Clock Selection Optimization>
When a CPU device, which is a main device such as a meter-reading device, is determined, what is next important is which clock is used specifically. There are three types of CPU clock options as follows.
図３は、実施の形態における選択肢、比較表を説明したものである。 FIG. 3 explains options and comparison tables in the embodiment.
第１に、高速高精度クロックを選択した場合には、項３１００の第１項、第４項に示すように、間欠時の処理能力／精度／コスト面では問題はないが、ＣＰＵを常時高速で動作させるため、待機時間の消費電力が問題となる。例えば、８ＭＨｚで動作させた場合であるが、消費電流は、約２７０μＡ／ＭＨｚ＊８ＭＨｚとなり、常時２,１６０μＡの電流が流れることとなり、従って、装置として、長期安定稼働は不可となる。装置としては、何らかの間欠制御が必須となる。
First, when a high-speed and high-precision clock is selected, there is no problem in terms of processing capacity / accuracy / cost during intermittent operation as shown in
第２に、低速高精度クロックを使用の場合であるが、項３１００の第２項、第５項に示すように、低速のため、待機時の消費電力は問題とならないが、高精度を確保するため、ＣＰＵ外部に高価な水晶振動子を付加する必要があり、従って、コスト的に不可となる。
Second, when using a low-speed and high-accuracy clock, as shown in the second and fifth terms of
第３に、低速低精度クロックを適用する場合であるが、項３１００の第３項、第６項に示すように、低速のため消費電力の問題はなく、また、この選択肢では、ＣＰＵ外部に高価な水晶振動子も付加する必要がないため、コスト的にも問題はない。しかしながら、精度面では、低速低精度クロックは、±４００,０００ｐｐｍのバラツキがあり、要求精度±１００ｐｐｍに対し、４,０００倍の精度劣化であり、精度面で全く適用は不可である。実際問題、デバイス仕様にも、高精度が要求されるシステムでは、低速低精度クロックは使用せず、水晶振動子を外付けとし対応する旨が使い方として、推奨されている。
Third, when a low-speed low-precision clock is applied, there is no problem of power consumption because of the low speed as shown in the third and sixth terms of
以上、図３に示すように、間欠時は、高速高精度クロックの使用で問題はないが、待機時には、全ての選択肢が不可となっており、最適選択肢がない。従って、本発明の実施形態の待機時では、コストと消費電力を重視し、選択肢、比較表３０００の第６項の低速低精度クロックを使用し、かつ高精度を確保するということが、本発明での最大のポイントとなる。 As described above, as shown in FIG. 3, there is no problem with the use of the high-speed and high-precision clock during the intermittent period, but all options are not possible during standby and there is no optimal option. Therefore, in the standby mode of the embodiment of the present invention, the cost and power consumption are emphasized, the option, the low-speed low-precision clock of the sixth term of the comparison table 3000 is used, and high accuracy is ensured. The biggest point at.
図４は、実施の形態１の全体ブロック図を示したものである。
図４は、第１クロック周波数を生成可能な第１クロック発振回路部１３１０と、
間欠時間と待機時間とからなる間欠信号を、前記間欠時間は前記第１クロック周波数を固定分周比で生成し、前記待機時間は前記第１クロック周波数を可変分周比で生成する間欠信号生成回路部１３２０と、
前記第１クロック周波数よりも高速高精度の第２クロック周波数を生成可能な第２クロック発振回路部１４１０と
前記間欠時間の時間長を前記第２クロック周波数で計測可能な間欠時間長計測回路部１３３０と、前記間欠時間長計測回路部での計測結果を、前記間欠信号生成回路に供給することで前記間欠信号を生成する間欠信号生成装置において、
前記計測結果を時間積分および高精度分周比情報に変換、可能な分周比変換回路部１３４０と
前記高精度分周比情報を前記高精度分周比情報よりも低精度の分周比情報で時間軸展開可能な分周比情報展開回路部１３８０を備えることで、高精度の動的周波数制御が可能なことを特徴とする間欠信号生成装置となっている。以降に、個々の発明のポイントを順次説明する。
FIG. 4 shows an overall block diagram of the first embodiment.
FIG. 4 illustrates a first clock
An intermittent signal composed of an intermittent time and a standby time is generated, and the intermittent time is generated with a fixed division ratio for the first clock frequency, and the intermittent signal is generated for the standby time with the variable frequency division ratio for the first clock frequency. A
A second clock
The measurement result is converted into time integration and high-precision division ratio information, and possible division
＜第１−５段階：発明の実施の形態の特徴及び骨子＞
（本発明の特徴１：間欠時間は固定分周、待機時間は可変分周）
本発明の第１の特徴は、間欠時間を固定分周で信号生成し、待機時間は可変分周で信号生成することである。
<Stage 1-5: Features and Outline of Embodiment of Invention>
(Characteristic of the present invention 1: intermittent time is fixed division, standby time is variable division)
A first feature of the present invention is that a signal is generated with a fixed frequency division for the intermittent time and a signal is generated with a variable frequency division for the standby time.
図５は、実施の形態の間欠信号生成回路部を示す図である。
図５の間欠信号生成回路部１３２０は、間欠時間分周部１３２１、間欠信号生成部１３２２、待機時間分周部１３２３、からなる。
FIG. 5 is a diagram illustrating the intermittent signal generation circuit unit according to the embodiment.
The intermittent signal
動作タイムチャートは図２のようになっており、待機時間の低消費電力化を実現するため、待機時間に動作している回路ブロックは、後述する第１クロック発振回路部１３１０と間欠信号生成回路部１３２０のみとなっている。他の回路は待機時間には動作せず、間欠時間のみ動作する。
The operation time chart is as shown in FIG. 2. In order to realize low power consumption of the standby time, the circuit block operating during the standby time includes a first clock
以上から、何らかの形で約２秒の間欠制御周期の周期時間長又は周波数を抽出する必要があるが、この情報を抽出処理できる時間帯は、各種信号処理が可能な間欠時間２１１０に限られている。 From the above, it is necessary to extract the period time length or frequency of the intermittent control period of about 2 seconds in some form, but the time zone in which this information can be extracted is limited to the intermittent time 2110 in which various signal processing is possible. Yes.
ここで、図２の間欠信号２１００の生成方法を考える。この信号生成方法は、第１クロック周波数ｋ（図５）を固定の分周比でカウントし出力するか、あるいは、可変の分周比でカウントし出力するかである。
Here, a method of generating the
間欠信号２１００を固定の分周比でカウントし出力する場合には、ｔｙｐ．１０ｋＨｚのクロック信号で約４．８ｍｓの間欠信号２１００を生成するため、この場合の分周比ｋ０（図５）は、ｋ０＝４．８ｍｓ＊１０ｋＨｚ＝４８分周となる。
一方、可変の分周比でカウントし出力する場合であるが、周波数が６ｋＨｚ〜１４ｋＨｚとバラツクため、同様に分周比を計算すると、分周比ｋ０は、２８〜６８分周の範囲となる。
この分周差は４０カウントである。もし、この４０カウントの分解能で±４００ｋｐｐｍの周波数を分周制御するとすれば、量子化単位は、±４００ｋｐｐｍ／４０分周＝±１０ｋｐｐｍの偏差となり、所望の±１００ｐｐｍ以下を満足させることは不可能である。
When the
On the other hand, in the case of counting and outputting with a variable frequency dividing ratio, the frequency varies from 6 kHz to 14 kHz. Therefore, when the frequency dividing ratio is calculated in the same manner, the frequency dividing ratio k0 falls within the range of 28 to 68. .
This division difference is 40 counts. If the frequency of ± 400 kppm is divided and controlled with the resolution of 40 counts, the quantization unit has a deviation of ± 400 kppm / 40 division = ± 10 kppm, and it is impossible to satisfy the desired ± 100 ppm or less. It is.
従って、本発明では、間欠信号２１００を固定分周の４８分周で信号出力し、待機時間２２００は、可変分周で信号出力することを第１の特徴とする。これにより、本発明での間欠信号生成方法は、フィードバック制御ではなく、フィードフォワード制御となる。
Therefore, the first feature of the present invention is that the
図５の間欠時間分周部１３２１では間欠信号２１００を生成のための分周を行っており、待機時間分周部１３２３は、待機信号２２００を生成するための分周を行っており、間欠信号生成部１３２２は、これらの出力信号ｋ１、ｋ２（図５）を入力とし、所望の間欠信号タイムチャート２０００を得る。
The intermittent time dividing unit 1321 in FIG. 5 performs frequency division for generating the
（本発明の特徴２：分周比情報展開回路部）
本発明の第２の特徴は、分周比情報展開回路部１３８０を設けたことである。
間欠信号タイムチャート２０００の信号生成のためには、待機時間を高精度で分周比制御することが必要である。一方、間欠信号生成回路部１３２０には、第１クロック発振回路部１３１０より、±４００ｋｐｐｍの偏差を伴った周波数（６ｋＨｚ〜１４ｋＨｚ）が入力される。これを高精度の２秒クロックとする時の分周比を求めると以下に示すようになる。尚、間欠信号２１００は、４８カウントの固定カウント数となっている。
(
The second feature of the present invention is that a frequency division ratio information
In order to generate the signal of the intermittent signal time chart 2000, it is necessary to control the frequency division ratio of the standby time with high accuracy. On the other hand, the intermittent signal
周波数６ｋＨｚの場合のトータルカウント数ｚ（図２）は、ｚ＝２，０００ｍｓ＊６ｋＨｚ＝１２，０００カウント、周波数１４ｋＨｚの場合のトータルカウント数ｚ（図２）は、ｚ＝２，０００ｍｓ＊１４ｋＨｚ＝２８，０００カウントである。従って、カウント差は、２８，０００−１２，０００＝１６，０００カウントとなる。有効ビット数は、ｌｏｇ（１６，０００）／ｌｏｇ２＝約１３．９６ビットとなる。±４００ｋｐｐｍを１６，０００カウントで量子化すると、量子化単位は、±４００ｋｐｐｍ／１６，０００カウント＝±２５ｐｐｍとなる。一見、精度を満足しているように見えるが、実際には、制御に伴う変動誤差が追加となるため、例えば、この変動誤差を１５ｄＢ（デシベル）見込めば、約５．６２倍の変動誤差となり、±２５ｐｐｍ＊５．６２倍＝±１４０．５ｐｐｍとなり、さらに、これに第２クロック周波数ｆ（図４）の周波数偏差±４ｐｐｍを加算すると、±１４４．５ｐｐｍの偏差となり、所望の±１００ｐｐｍの精度を満足することはできない。 The total count number z (FIG. 2) when the frequency is 6 kHz is z = 2,000 ms * 6 kHz = 12,000 counts, and the total count number z (FIG. 2) when the frequency is 14 kHz is z = 2,000 ms * 14 kHz. = 28,000 counts. Therefore, the count difference is 28,000-12,000 = 16,000 counts. The number of effective bits is log (16,000) / log2 = about 13.96 bits. When ± 400 kppm is quantized with 16,000 counts, the quantization unit is ± 400 kppm / 16,000 counts = ± 25 ppm. At first glance, it seems that the accuracy is satisfied, but in reality, a fluctuation error accompanying the control is added. For example, if this fluctuation error is expected to be 15 dB (decibels), the fluctuation error is about 5.62 times. , ± 25 ppm * 5.62 times = ± 140.5 ppm, and adding a frequency deviation of ± 4 ppm of the second clock frequency f (FIG. 4) to this results in a deviation of ± 144.5 ppm, which is the desired ± 100 ppm The accuracy cannot be satisfied.
従って、本発明では、分周比情報展開回路部１３８０を設けることを第２の特徴としており、より具体的には、分周比情報展開回路部１３８０により、図４の高精度分周比情報ｐ（図４）（十分な制御ビット数、例えば１５ビット）から、間欠信号生成回路部１３２０への分周比情報ｍ（図４）（十分な制御ビット数でない、例えば約１３．９６ビット）を時間軸で動的展開制御することで、高精度の間欠信号を生成出力することを第２の特徴としている。
Therefore, the present invention has the second feature that the division ratio information
図６は、実施形態２の概要を説明した図である。
図６の分周比情報展開回路部１３８０は、量子化部１３９０、量子化誤差抽出部１３９５、量子化フィードバック部１３８５、から構成されている。
分周比情報展開回路部１３８０は、高精度分周比情報ｐ（図６）をより低精度の情報に量子化する量子化部１３９０と、
量子化部１３９０で量子化した結果と、量子化部１３９０の量子化前入力信号ｔ（図６）との誤差を求める量子化誤差抽出部１３９５と、
量子化誤差抽出部１３９５で得られた誤差情報ｖ（図６）を高精度分周比情報ｐ（図６）にフィードバック加算し、新たな量子化前入力信号ｔ（図６）を生成する量子化情報フィードバック部１３８５を備えることで、
高精度分周比情報ｐ（図６）を高精度分周比情報ｐ（図６）よりも低精度の分周比情報ｍ（図６）で時間軸展開可能とすることを特徴としている。
FIG. 6 is a diagram for explaining the outline of the second embodiment.
The frequency division ratio information
The division ratio information
A quantization
The error information v (FIG. 6) obtained by the quantization
The high-precision frequency division ratio information p (FIG. 6) is characterized in that the time axis can be expanded with the low-precision frequency division ratio information m (FIG. 6) than the high-precision frequency division ratio information p (FIG. 6).
（本発明の特徴３：分周比変換回路部）
本発明では、分周比変換回路部を設けていることを第３の特徴としている。
図４に戻り、動作を以下に説明する。
(
The third feature of the present invention is that a frequency division ratio conversion circuit unit is provided.
Returning to FIG. 4, the operation will be described below.
間欠時間長計測回路部１３３０は、無線送受信部１４００内部の第２クロック発振回路部１４１０の第２クロック信号ｆ（図４）を基準クロック信号として入力し、間欠信号生成回路部１３２０で生成された、間欠信号ｅ（図４）の間欠時間長を計測する。
The intermittent time length
第２クロック発振回路部１４１０から出力される周波数は、無線送受信部１４００の要求仕様を満足する周波数の整数分の１の周波数であり、システム要求仕様の例えば、データ通信速度２４００ｂｐｓ又は３２００ｂｐｓの周波数を満足する整数倍の周波数であり、さらに、ＣＰＵデバイス仕様の最大８ＭＨｚ以下の周波数の整数倍を満足した周波数が選択生成される。
The frequency output from the second clock
例えば、システムの要求仕様を満足した、７，９８７．２ｋＨｚ等（データ通信速度２．４ｋｂｐｓ、３．２ｋｂｐｓの整数倍）のクロック信号などが選択出力される。これは、一例であり、システム要求仕様に従い最適な周波数が選択設定される。また、間欠処理時にはできるだけ、低消費電力化が望まれるため、間欠時の処理内容は必要最小限とされ、このため、ＣＰＵ部１３００に供給される第２クロック周波数ｆ（図４）は、さらに例えば、１／２（３，９９３．６ｋＨｚ）や、１／４（１，９９６．８ｋＨｚ）等の周波数に低減された周波数が選択されても良い。又は、ＣＰＵ部１３００内部でソフト的に動作クロックを１／２や１／４に低減しても良い。これらは設計事項となる。以降、本発明では、説明の容易性のため、第２クロック周波数ｆ（図４）を仮に３，９９３．６ｋＨｚ（±４ｐｐｍ）で設定入力する。
For example, a clock signal of 7,987.2 kHz or the like (data communication speed 2.4 kbps, integer multiple of 3.2 kbps) that satisfies the required specifications of the system is selected and output. This is an example, and an optimal frequency is selected and set according to the system requirement specification. Further, since low power consumption is desired as much as possible during intermittent processing, the processing content during intermittent processing is kept to a minimum. For this reason, the second clock frequency f (FIG. 4) supplied to the
尚、基本の±４ｐｐｍの精度クロックであるが、これをさらに安価とするために、例えば、±３０ｐｐｍ精度の水晶発振回路部を設け、これに温度補償等の補償回路を装置側で付加して、最終的に±４ｐｐｍの精度を確保しても良い。実際問題、市販されているＴＣＸＯ（温度補償水晶発振回路：Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏｍｐｅｎｓａｔｅｄ Ｃｒｙｓｔａｌ Ｏｓｃｉｌｌａｔｏｒ）も基本の水晶発振回路に発振器内部で温度補償を付加したに過ぎず、これは実現上の問題であるため、購入デバイスレベルでなく、装置側の回路で低コストを実現しても良い。従って、ＣＰＵ部１３００に入力されるクロックの精度としては、例えば、要求仕様±１００ｐｐｍの半分程度以下の精度が確保できるものであればよい。
In addition, it is a basic ± 4ppm accuracy clock, but in order to make it even cheaper, for example, a crystal oscillation circuit unit with ± 30ppm accuracy is provided, and a compensation circuit such as temperature compensation is added to the device side. Finally, an accuracy of ± 4 ppm may be ensured. In fact, the commercially available TCXO (Temperature Compensated Crystal Oscillator) is only a temperature compensation inside the oscillator to the basic crystal oscillation circuit. Low cost may be realized not by the device level but by a circuit on the apparatus side. Therefore, the accuracy of the clock input to the
間欠信号生成回路部１３２０から出力される間欠時間２１００の時間長は、第１クロック発振回路部１３１０の第１クロック周波数ｋ（図４）を一定のカウント数、即ち、例えば、４８カウント分出力されるため、第１クロック周波数ｋ（図４）が６ｋＨｚ〜１４ｋＨｚの範囲でバラツク場合には、時間長は、約３．５７１ｍｓ〜約８．３３３ｍｓ間でバラツクこととなる。
The time length of the
この場合の、第２クロック周波数ｆ（図４：３，９９３．６ｋＨｚ）でカウントした場合のカウント数は、量子化を無視すれば、約１４，２６２カウント（１４ｋＨｚ時）、〜約３３，２８０カウント（６ｋＨｚ時）までバラツクこととなる。この差分は、約３３，２８０−約１４，２６２＝約１９，０１８カウントとなり、有効ビット数で表現すれば、約１４．２１ビットとなる。ただし、これには、時間長の非同期サンプリングのため、±１ビットの量子化雑音が発生しているため、実質の有効ビット数は、約１３．２１ビットとなる。 In this case, the count number when counting at the second clock frequency f (FIG. 4: 3,993.6 kHz) is about 14,262 counts (at 14 kHz) and about 33,280 if quantization is ignored. There will be variations up to the count (at 6 kHz). This difference is about 33,280-about 14,262 = about 19,018 counts, and if expressed in terms of the number of effective bits, it is about 14.21 bits. However, in this case, since ± 1 bit quantization noise is generated due to the time length asynchronous sampling, the effective number of effective bits is about 13.21 bits.
一方、分周比情報展開回路部１３８０では、前述したように、入力精度（図４のｐ）を約１５ビット必要としているため、間欠時間長計測回路部１３３０での出力精度（約１３．２１ビット）を時間積分することで、量子化雑音を低減し、約１５ビットのビット精度を確保する必要がある。
On the other hand, as described above, since the division ratio information
具体的には、第１クロック周波数ｋ（図５）と第２クロック周波数ｆ（図４）は、基本的に周波数同期がとれていないため、時間軸上非同期で、両者の波形は流れている。従って、時間積分することで、一定時間長に収束すると仮定する。これを２秒間隔の実質ランダム位相で発生していると仮定すると、単純な時間積分による改善効果が見込めると考えて良い。具体的には、２秒間隔で１６回分を時間積分したとすると、改善量ＸｄＢは、Ｘ＝１０＊ｌｏｇ（１６）＝約１２．０４ｄＢ、即ち、約２ビットの改善量が見込め、有効ビット１３．２１ビットは、有効ビット約１５ビットの高精度時間情報となる。 Specifically, since the first clock frequency k (FIG. 5) and the second clock frequency f (FIG. 4) are basically not synchronized in frequency, they are asynchronous on the time axis and the waveforms of both flow. . Accordingly, it is assumed that the time integration converges to a certain time length. Assuming that this occurs in a substantially random phase at intervals of 2 seconds, it can be considered that an improvement effect by simple time integration can be expected. Specifically, assuming that 16 times are integrated at intervals of 2 seconds, the improvement amount X dB is X = 10 * log (16) = about 12.04 dB, that is, an improvement amount of about 2 bits can be expected. 13.21 bits are high-precision time information of about 15 effective bits.
この改善量はシステムの要求仕様に依存するため、システムの要求仕様に従い、積分量を決定する。以上に示すビット精度改善のための回路が、分周比変換回路部１３４０である。
Since this improvement amount depends on the required specification of the system, the integration amount is determined according to the required specification of the system. The circuit for improving the bit accuracy described above is the frequency division ratio
以上により、本発明では、分周比変換回路部１３４０を搭載しているため、第２クロック周波数ｆ（図４）のクロック周波数を低減した場合でも、高精度の周波数抽出が可能となるため、間欠時の低消費電力化を実現可能となる。
As described above, in the present invention, since the frequency division ratio
（本発明の特徴４：時間長変換回路部）
図７は、実施の形態３の時間長変換回路部を説明するための図である。
分周比変換回路部１３４０は、分周情報生成回路部１３５０と時間長変換回路部１３６０より構成される。
(
FIG. 7 is a diagram for explaining the time length conversion circuit unit of the third embodiment.
The frequency division ratio
分周比変換回路部１３４０は、高精度分周比情報ｐ（図７）と推定時間長情報ｒ（図７）とを乗算し、乗算した結果と基準値との差を求め、差がゼロとなるように、推定時間長情報ｒ（図７）をフィードバック更新し、第１クロック周波数ｋ（図７）の周波数情報を消すことにより、高精度分周比情報ｐ（図７）を推定時間長情報ｒ（図７）に変換する、時間長変換回路部１３６０と、
時間長変換回路部１３６０で得た推定時間長情報ｒ（図７）と間欠時間の計測結果ｎ（図７）との誤差を求め、誤差がゼロとなるように高精度分周比情報ｐ（図７）にフィードバック制御する、分周比情報生成回路部１３５０を備えたことを特徴とする。
The division ratio
An error between the estimated time length information r (FIG. 7) obtained by the time length
本発明では、高精度分周情報抽出回路部１３５０の中に時間長変換回路部を設けていることを第４の特徴としている。
The fourth feature of the present invention is that a time length conversion circuit unit is provided in the high-precision frequency division information
第１クロック発振回路部１３１０の周波数をｋ（図７）ｋＨｚ、この時に、例えば、間欠信号周期が２，０００ｍｓとなる分周比をｐ（図７）とすると、ｐ／ｋ＝２，０００ｍｓとなるため、周波数ｋと分周比ｐとは、正に直線関係にある。一方、例えば、間欠時間長約４．８ｍｓに対してのカウント数は４８カウントと固定であるため、間欠時間長ｍｓは、４８／ｋ（図７）ｍｓとなるため、計測結果ｎ（図７）は周波数ｋ（図７）に対して、直線関係ではなく、１／ｋに比例した関係となる。これは、等価回路をどのような信号基準軸で構成するか、という観点で極めて重要なことである。最終的には、待機時間の分周比が必要であるため、最終的な制御情報は分周比とせざるを得ない。しかしながら、最初の時間長計測結果は、カウント数となっており、このカウント数は周波数ｋ（図７）と直線関係ではなく、ｋ（図７）に反比例した関係となっているため、どこの時点で信号処理をどのような手法で変換するかが、本発明での重要なポイントとなっている。
When the frequency of the first clock
本発明では時間長変換回路部１３６０を設け、早めの段階で時間長と分周比との間の変換を実施し、全体処理量の最小化を実現していることを第４の特徴としている。
The fourth feature of the present invention is that the time length
（本発明の特徴５：変動要因推定回路部）
本発明では、変動要因推定回路部を設けていることを第５の特徴としている。
図８は、実施の形態４の変動周波数推定回路部を説明するための図である。
図８は、変動周波数推定回路部１３７０が追加となっている。
分周比変換回路部１３４０は、第１クロック周波数ｋ（図８）の変動要因である温度及び又は電圧及び又は素子のバラツキ（１５００）のいずれか又は全ての情報により、時間変動する第１クロック周波数ｋ（図８）を推定可能な変動周波数推定回路部１３７０を備え、
変動周波数推定回路部１３７０から出力された変動情報ｓ（図７）を高精度分周情報ｐ（図８）に加算し、新たな高精度分周情報ｐ（図８）を得ることで、変動要因に対する動的追従力を改善したことを特徴とする。
(
The fifth feature of the present invention is that a variation factor estimation circuit unit is provided.
FIG. 8 is a diagram for explaining the fluctuation frequency estimation circuit unit according to the fourth embodiment.
In FIG. 8, a fluctuation frequency estimation circuit unit 1370 is added.
The frequency division ratio
The fluctuation information s (FIG. 7) output from the fluctuation frequency estimation circuit unit 1370 is added to the high-precision division information p (FIG. 8) to obtain new high-precision division information p (FIG. 8). It is characterized by improved dynamic follow-up force against the factors.
第２クロック周波数ｆ（図８）であるが、システムのより低消費電力化のため、ＣＰＵ部１３００への周波数をより低速化（例えば、７，９８７．２ｋＨｚを３，９９３．６ｋＨｚ、さらに１，９９６．８ｋＨｚなどへと低減）することがあり得る。このような場合には、最終的な要求精度を確保のため、分周比変換回路部１３４０では、さらに、積分時間長を拡大し、精度維持を図ろうとする。この結果、間欠信号２０００の変動要因に対する動的追従力が低下し、結果として、動的精度確保が困難となる。
本発明では、このような状況に対応するため、変動周波数推定回路部１３７０を設けている。
Although it is the second clock frequency f (FIG. 8), the frequency to the
In the present invention, a fluctuation frequency estimation circuit unit 1370 is provided to cope with such a situation.
具体的には、変動周波数推定回路部１３７０には、温度センサや電圧センサ、素子変動（デバイスのバラツキ、個体差）などの情報が入力され、第１クロック発振回路部１３１０の周波数変動を素早く推定し、分周情報生成回路部１３５０へ情報提供している。動的変動要因の情報をフィードフォワード系へ入力することで、分周情報生成回路部１３５０の高精度情報抽出を容易とするだけでなく、フィードフォワード系としての動的追従力を補完している。尚、温度センサや電圧センサなどの情報は、ＣＰＵ部１３００内部のセンサを使用しても良いし、ＣＰＵ部１３００の外部のセンサ情報を用いても良い。素子変動、所謂デバイスのバラツキ、個体差要素であるが、これは工場出荷時に実測し、実測結果をパラメータとして盛り込んでも良い。
Specifically, the fluctuation frequency estimation circuit unit 1370 receives information such as a temperature sensor, a voltage sensor, and element fluctuations (device variations and individual differences), and quickly estimates the frequency fluctuations of the first clock
以上により、本発明では、第２クロック周波数ｆ（図８）をさらに低速化（例えば、７，９８７．２ｋＨｚを３，９９３．６ｋＨｚ、さらに１，９９６．８ｋＨｚなどへと低減）した場合でも、変動周波数推定回路部１３７０を設けているため、動的変動に対する追従力を補完でき、システムとして、より低消費電力化を実現できることを第５の特徴としている。 As described above, in the present invention, even when the second clock frequency f (FIG. 8) is further reduced (for example, 7,987.2 kHz is reduced to 3,993.6 kHz, further 1,996.8 kHz, etc.) Since the fluctuation frequency estimation circuit unit 1370 is provided, the fifth feature is that the follow-up force with respect to the dynamic fluctuation can be complemented, and the system can realize lower power consumption.
＜実施の形態１，２、３、４の詳細＞
本発明の実施の形態１，２，３，４のさらなる詳細について、個々のブロック単位で以下に詳細に補足説明する。
<Details of
Further details of the first, second, third, and fourth embodiments of the present invention will be supplementarily described in detail below in units of individual blocks.
図９は、実施の形態１〜４を総括的にまとめたものである。
図９内の同一番号は、同一ブロック内容を示しているため、説明は割愛する。
FIG. 9 summarizes the first to fourth embodiments.
Since the same numbers in FIG. 9 indicate the same block contents, description thereof is omitted.
＜第２−１段階：図９関係の補足説明＞
電池部１１００は、例えば、市販の汎用のリチウムイオン電池であり、３．０Ｖの電圧で２４００ｍＡｈの電池容量を持った電池を１個または２個、検針装置等の要求仕様に従い搭載している。
<Step 2-1: Supplementary explanation regarding FIG. 9>
The battery unit 1100 is, for example, a commercially available general-purpose lithium ion battery, and is equipped with one or two batteries having a battery capacity of 2400 mAh at a voltage of 3.0 V, according to required specifications such as a meter reading device.
電源制御部１２００は、電池部１１００からの電源供給を受け、ＣＰＵ部１３００に電源を供給すると共に、ＣＰＵ部１３００からの制御を受け、無線送受信部１４００に間欠制御による電源供給を実施する。電源制御部１２００内部には、例えば、イネイブル端子付きの３端子レギュレータ等が搭載されており、ＣＰＵ部１３００からの指示により、無線送受信部１４００の電源供給を実施している。
The power control unit 1200 receives power supply from the battery unit 1100, supplies power to the
無線送受信部１４００は、一般的な無線機の送信部、受信部の通信機能を搭載したものであり、本発明の実施形態では、例えば、検針装置等への適用を考えているため、前述した特定小電力の４００ＭＨｚ帯又は１，２００ＭＨｚ帯の無線通信の送受信機能が搭載されている。この無線送受信部１４００には、第２クロック発振回路部１４１０も搭載されている。
The wireless transmission / reception unit 1400 is equipped with a communication function of a transmission unit and a reception unit of a general wireless device. In the embodiment of the present invention, for example, application to a meter-reading device is considered. A specific low-power 400 MHz band or 1,200 MHz band wireless communication transmission / reception function is installed. The wireless transmission / reception unit 1400 is also equipped with a second clock
ＣＰＵ部１３００は、例えば、市販の汎用の１チップＣＰＵであり、例えば１６ビットのＣＰＵである。ＣＰＵ部１３００の内部は、演算処理を行うＣＰＵ部（図示せず）と、演算用のプログラムやデータを格納するＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ：図示せず）と、各種データを格納するＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：図示せず）から構成されている。また、ＣＰＵ部１３００の入出力機能に関しては、ＤＴＥ（Ｄａｔａ Ｔｅｒｍｉｎａｌ Ｅｑｕｉｐｍｅｎｔ：図示せず）側は、例えば、送信側ＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｃｅｉｖｅｒ Ｔｒａｎｓｍｉｔｔｅｒ：図示せず）および受信側ＵＡＲＴ（図示せず）、その他Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ：図示せず）により、各種デジタル情報を入出力できる。また、回線側は、Ｄ／Ａ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ ｃｏｎｖｅｒｔｅｒ：図示せず）および、Ａ／Ｄ（Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ ｃｏｎｖｅｒｔｅｒ：図示せず）により、各種アナログ情報を入出力できる。
The
以上により、本発明で使用する汎用の１チップＣＰＵ部１３００では、ＣＰＵ部１３００外部のデジタル情報やアナログ情報をＣＰＵ部１３００に取り込み、各種信号処理を行い、結果をデジタル情報およびアナログ情報としてＣＰＵ部１３００の外部に出力できる。また、本発明で使用したＣＰＵ部１３００には、第１クロック発振回路部１３１０の低速低精度のアナログ発振回路も搭載されている。
As described above, in the general-purpose one-
ＤＴＥ−ＩＦ部１６００は、外部ＤＴＥとの外部インタフェース用の回路部であり、検針装置等で必要な、ＣＰＵ部１３００でサポートされていない外部インタフェース等をサポートする時にオプション搭載するものである。
The DTE-IF unit 1600 is a circuit unit for an external interface with the external DTE, and is installed as an option when supporting an external interface that is not supported by the
＜第２−２段階：図４関係の補足＞
図４の第１クロック発振回路部１３１０は、抵抗やコンデンサ等で構成された所謂アナログ型の発振回路であり、高価な水晶発振子をＣＰＵ外部に搭載を必要とすることなく、低速の周波数を発振可能である。このため、低コストでシステムを構築できる。ただし、発振回路自体がアナログ素子のため、温度や電圧や素子のバラツキ等（図９の１５００）に敏感であり、高精度の周波数が要求されるシステムでの適用は一般的には不可能である。例えば、水晶発振回路であれば一般的に±数ｐｐｍ〜±数１０ｐｐｍ程度の精度が得られるが、この発振回路部ではアナログのため、±４００ｋｐｐｍなどの低精度となる。
<Step 2-2: Supplementary information on FIG. 4>
The first clock
無線送受信部１４００内部の第２クロック発振回路部１４１０であるが、無線周波数の生成で±４ｐｐｍ等の高精度の発振周波数が要求されているため、一般的には高精度の水晶発振回路部等が搭載されている。本発明の実施形態も同様であり、４００ＭＨｚ帯及び１，２００ＭＨｚ帯に適用可能な高速高精度の水晶発振回路が搭載されている。
The second clock
本発明では、無線で必要な周波数を分周し、ＣＰＵ部に必要な高速発振周波数、例えば、７，９８７．２ｋＨｚ、３，９９３．６ｋＨｚ、または１，９９６．８ｋＨｚ等を生成し、ＣＰＵ部１３００にクロック供給している。 In the present invention, a frequency required by radio is divided to generate a high-speed oscillation frequency necessary for the CPU unit, for example, 7,987.2 kHz, 3,993.6 kHz, 1,996.8 kHz, etc. The clock is supplied to 1300.
＜第２−３段階：図５関係の補足＞
間欠時間分周部１３２１は、図２の間欠信号２１００を生成する。
間欠時間分周部１３２１は、間欠信号ｅ（図５）のオフからオンへの立ち上がりで、間欠時間２１１０をカウント開始する。ここでは、固定のカウント時間がｋ０（図５）で与えられており、本発明では例えば４８カウントである。第１クロック周波数ｋ（図５）の周波数が約１０ｋＨｚの場合には、４８カウントで約４．８ｍｓとなり、４．８ｍｓ時点で間欠時間分周部１３２１は、カウントアップ信号ｋ１（図５）を間欠信号生成部１３２２に通知する。この後は、再度のトリガがかかるまで、間欠時間分周部１３２１はカウントを休止する。
<Step 2-3: Supplementary information on FIG. 5>
The intermittent time dividing unit 1321 generates the
The intermittent time divider 1321 starts counting the intermittent time 2110 when the intermittent signal e (FIG. 5) rises from OFF to ON. Here, a fixed count time is given by k0 (FIG. 5), and is 48 counts in the present invention, for example. When the frequency of the first clock frequency k (FIG. 5) is about 10 kHz, the count is about 4.8 ms with 48 counts, and the intermittent time divider 1321 outputs the count-up signal k1 (FIG. 5) at the time of 4.8 ms. Notify the intermittent signal generator 1322. After this, the intermittent time dividing unit 1321 pauses counting until another trigger is applied.
待機時間分周部１３２３は、図２の待機時間２２１０を生成する。
待機時間分周部１３２３は、間欠信号ｅ（図５）のオンからオフへの立ち下がりで、待機時間２２１０（図２）をカウント開始する。ここでは、可変の分周比ｍ（図４）が分周比情報展開回路部１３８０より与えられており、本発明では例えば（１２，０００−５０＝１１，９５０）〜（２８，０００−５０＝２７，９５０）カウントの動的信号である。第１クロック周波数ｋ（図４）の周波数が約１０ｋＨｚの場合には、（２０，０００−５０＝１９，９５０）カウントで約２秒となり、約２秒時点で待機時間分周部１３２３は、カウントアップ信号ｋ２（図５）を間欠信号生成部１３２２に通知する。この後は、再度のトリガがかかるまで、待機時間分周部１３２３はカウントを休止する。
The standby time divider 1323 generates the
The standby time divider 1323 starts counting the standby time 2210 (FIG. 2) at the falling edge of the intermittent signal e (FIG. 5) from on to off. Here, a variable frequency division ratio m (FIG. 4) is given by the frequency division ratio information
間欠信号生成部１３２２は、待機時間分周部１３２３のカウントアップ信号ｋ２（図５）をトリガとして、間欠信号２１００を立ち上げ、間欠時間分周部１３２１のカウントアップ信号ｋ１（図５）で間欠信号をオンからオフに切り替え、間欠信号ｅ（図５）を生成し、間欠時間分周部１３２１および待機時間分周部１３２３に間欠信号ｅ（図５）をフィードバックする。以上により、間欠信号２０００（図２）が生成される。
The intermittent signal generation unit 1322 starts up the
＜第２−４段階：分周比情報展開回路部＞
図１０は、実施の形態２の分周比情報展開回路部１３８０の詳細を説明したものである。
<Step 2-4: Dividing ratio information expansion circuit unit>
FIG. 10 illustrates details of the frequency division ratio information
量子化情報フィードバック部１３８０は、加算器１３８６、ＬＭ（リミッタ）１３８７、遅延素子１３８８より構成される。
The quantization
加算器１３８６は、高精度分周情報ｐ（図１０）と誤差情報ｖ（図１０）を遅延させた誤差情報ｖ０（図１０）を加算することで、新たな更新情報ｐ０（図１０）を得る。 The adder 1386 adds the new update information p0 (FIG. 10) by adding the error information v0 (FIG. 10) obtained by delaying the high-precision frequency division information p (FIG. 10) and the error information v (FIG. 10). obtain.
ＬＭ（リミッタ）１３８７は、更新情報ｐ０（図１０）に上限／下限、ここでは、±１６，０００に値を制限し、量子化前入力情報ｔ（図１０）を得る。 The LM (limiter) 1387 limits the upper limit / lower limit to the update information p0 (FIG. 10), here ± 16,000, and obtains pre-quantization input information t (FIG. 10).
量子化部１３９０は、１ビット右シフト量子化部１３９１、加算器１３９２、逆量子化部（１ビット左シフト回路部）１３９３、から構成される。
The
１ビット右シフト量子化部１３９１は、量子化前入力情報ｔ（図１０）、具体的には±１６，０００のビットに丸目操作（図示せず）を行い、１ビット右シフトをして、±８，０００に制限（四捨五入）した値ｔ０（図１０）を得る。 The 1-bit right shift quantization unit 1391 performs a rounding operation (not shown) on the input information t before quantization (FIG. 10), specifically ± 16,000 bits, and shifts 1 bit to the right. A value t0 (FIG. 10) limited to ± 8,000 (rounded off) is obtained.
加算器１３９２は、±８，０００の値を所望の分周比情報ｍにシフトするため、固定値ｔ１（図１０）を加算する。ここでのｔ１（図１０）は、待機時間２２１０の所望の分周比を得るため、中心値のシフトと共に、間欠時間２１１０分のカウント値４８を差し引いた値としていることに注意が必要である。
The adder 1392 adds a fixed value t1 (FIG. 10) in order to shift the value of ± 8,000 to the desired frequency division ratio information m. It should be noted that t1 (FIG. 10) here is a value obtained by subtracting the count value 48 of the intermittent time 2110 minutes together with the shift of the center value in order to obtain a desired frequency division ratio of the
逆量子化部１３９３は、量子化信号ｔ０（図１０）の逆量子化し、量子化前情報、ただし、丸目操作や四捨五入はなし、の純粋、逆量子化情報ｕ（図１０）を得る。 The inverse quantization unit 1393 inversely quantizes the quantized signal t0 (FIG. 10) to obtain pre-quantization information, but pure and inverse quantization information u (FIG. 10) without rounding operation or rounding off.
量子化誤差抽出部１３９５は、加算器１３９６より構成される。
加算器１３９６は、量子化前入力情報ｔ（図１０）から、逆量子化情報ｕ（図１０）を差し引き、誤差情報ｖ（図１０）を得、量子化情報フィードバック部１３８５にフィードバック情報を供給する。
The quantization
The adder 1396 subtracts the inverse quantization information u (FIG. 10) from the pre-quantization input information t (FIG. 10), obtains error information v (FIG. 10), and supplies feedback information to the quantization
以上により、分周比情報展開回路部１３８０では、高精度分周比情報ｐ（図１０）を時間軸上で情報展開することで、より低精度の分周比情報ｍを得る。
As described above, the frequency division ratio information
例えば、２ビットの高精度情報があり、これを１ビット情報で時間軸展開したとすると、２ビットは４パターンであるため、時間軸では、００、０１、１０、１１の４パターンとなる。この時間軸上での１ビット＊２回のセット情報により、等価的に２ビットの高精度情報を得る。これと同じ動作をビット数は異なるが、分周比情報展開回路部１３８０では実施していることとなる。
For example, if there is 2-bit high-accuracy information, and this is expanded on the time axis with 1-bit information, there are 4 patterns on the time axis, so there are 4 patterns 00, 01, 10, and 11 on the time axis. With this set information of 1 bit * 2 times on the time axis, 2-bit high-precision information is equivalently obtained. The same operation is performed in the division ratio information
本発明の実施例では、約１５ビットの高精度分周比情報ｐ（図１０）を約１４ビットの精度も持つ分周比情報ｍ（図１０）に時間軸で展開制御する例を示したが、当然ながら、これらのビット数は設計事項であり、システム要求に合わせ、任意にパラメータを最適化可能である。 In the embodiment of the present invention, an example in which high-precision division ratio information p (FIG. 10) of about 15 bits is expanded to division ratio information m (FIG. 10) having an accuracy of about 14 bits on the time axis is shown. However, of course, the number of bits is a design matter, and parameters can be arbitrarily optimized according to system requirements.
＜第２−５段階：間欠時間長計測回路部１３３０＞
図４の間欠時間長計測回路部１３３０は、カウントイネイブル端子を搭載したカウンタ回路である。間欠時間長計測回路部１３３０には、第２クロック発振回路部１４１０より、例えば、約３，９９３．６ｋＨｚ±４ｐｐｍの第２クロック周波数ｆ（図４）が基準クロック信号として供給される。また、間欠信号ｅ（図４）は、間欠時間長計測回路部１３３０のカウントイネイブル端子に接続され、間欠時間２１１０のみ、時間長をカウントし、計測結果ｎ（図４）を分周比変換回路部１３４０へ出力する。
<Step 2-5: intermittent time length
The intermittent time length
間欠時間２１１０の時間長は、周波数範囲が６ｋＨｚ〜１４ｋＨｚであり、オンのカウント時間が例えば、固定の４８カウントであるため、時間長の長さは、約３．４２８ｍｓ〜約８．０００ｍｓとなる。これを例えば、第２クロック周波数ｆ（図４）３，９９３．６ｋＨｚでカウントする。このため、カウント結果は、１３，６９２〜３１，９４９カウントとなる。差分的には、３１，９４９−１３，６９２＝１８，２５７通りとなり、等価分解能は、約１４．１５ビットのビット精度となる。ただし、第１クロック周波数ｋ（図４）および第２クロック周波数ｆ（図４）は非同期であるため、量子化が±１ビットの時間長分、間欠信号ｅ（図４）の立ち上り点、ならびに立下り点で発生するため、実質の等価分解能は約±１３ビットとなる。この実質の等価分解能約１３ビットの情報を分周比変換回路部１３４０へ供給する。尚、本実施形態では、第２クロック周波数ｆ（図４）を約３，９９３．６ｋＨｚ±４ｐｐｍとしたが、当然ながら、システム要求仕様に従い、より低速とした周波数としてもよい。このことで、分解能は悪化するが、システムとしてのより低消費電力化が図れる。
The time length of the intermittent time 2110 is 6 kHz to 14 kHz in the frequency range, and the ON count time is, for example, a fixed 48 counts. Therefore, the length of the time length is about 3.428 ms to about 8.000 ms. . This is counted, for example, at the second clock frequency f (FIG. 4) 3,993.6 kHz. Therefore, the count result is 13,692-31,949 counts. The difference is 31,949-13,692 = 18,257, and the equivalent resolution is a bit accuracy of about 14.15 bits. However, since the first clock frequency k (FIG. 4) and the second clock frequency f (FIG. 4) are asynchronous, the rising point of the intermittent signal e (FIG. 4) for the time length of ± 1 bit quantization, and Since it occurs at the falling point, the actual equivalent resolution is about ± 13 bits. Information of this substantial equivalent resolution of about 13 bits is supplied to the frequency division ratio
＜第２−６段階：分周比変換回路部＞
図１１は、実施の形態３の分周比変換回路部１３４０の詳細を説明したものである。
図１１は、分周情報生成回路部１３５０と時間長変換回路部１３６０とから構成される。
<Step 2-6: Frequency division ratio conversion circuit section>
FIG. 11 illustrates details of the division ratio
FIG. 11 includes a frequency division information
分周比情報生成回路部１３５０は、加算器１３５１、ＬＭ（リミッタ）１３５２、加算器１３５３、判（判定回路）１３５４、加算器１３５５、ＬＭ（リミッタ）１３５６、遅延素子１３５７、から構成される。
The frequency division ratio information
第１クロック周波数をｋ（図７）ｋＨｚ、この時に、例えば、間欠信号周期が２，０００ｍｓとなる分周比をｐ（図７）とすると、ｐ（図７）／ｋ（図７）＝２，０００ｍｓとなるため、第１クロック周波数ｋ（図７）と高精度分周比情報ｐ（図７）とは、正に直線関係にある。一方、例えば、間欠時間長約４．８ｍｓに対してのカウント数は４８カウントと固定であるため、計測結果ｎ（図７）は、４８／ｋ（図７）ｋＨｚ＝ｎ（図７）の時間長ｍｓとなるため、計測結果ｎ（図７）は第１クロック周波数ｋ（図７）に対して、直線関係ではなく、周波数に反比例した関係となる。これは、等価回路をどのような信号基準軸で構成するか、という観点で極めて重要なことである。最終的には、待機時間の分周比が必要であるため、最終的な制御情報は分周比とせざるを得ない。しかしながら、最初の計測結果ｎ（図７）は、カウント数となっており、このカウント数は周波数と直線関係ではなく、周波数に反比例した関係となっているため、どこの時点で信号処理をどのような手法で変換するかが、本発明での重要なポイントとなっている。 If the first clock frequency is k (FIG. 7) kHz, and the frequency division ratio at which the intermittent signal period is 2,000 ms is p (FIG. 7), for example, p (FIG. 7) / k (FIG. 7) = Since it is 2,000 ms, the first clock frequency k (FIG. 7) and the high-precision frequency division ratio information p (FIG. 7) are in a linear relationship. On the other hand, for example, since the count number for the intermittent time length of about 4.8 ms is fixed at 48 counts, the measurement result n (FIG. 7) is 48 / k (FIG. 7) kHz = n (FIG. 7). Since the time length is ms, the measurement result n (FIG. 7) is not in a linear relationship with the first clock frequency k (FIG. 7), but in a relationship inversely proportional to the frequency. This is extremely important from the viewpoint of what signal reference axis the equivalent circuit is configured with. Eventually, since a division ratio of the standby time is necessary, the final control information must be the division ratio. However, the first measurement result n (FIG. 7) is a count number, and this count number is not linearly related to the frequency but is inversely proportional to the frequency. Conversion by such a method is an important point in the present invention.
本発明では早めの段階で変換を実施していることを特徴としている。具体的には、最初の段階で時間長情報から分周比情報の変換を行い、フィードバックの最終段階で、逆の分周比情報から時間長情報への変換を実施し、全体処理量の最小化を実現していることを特徴としている。 The present invention is characterized in that the conversion is performed at an early stage. Specifically, the division ratio information is converted from the time length information in the first stage, and the conversion from the reverse division ratio information to the time length information is performed in the final stage of feedback to minimize the total processing amount. It is characterized by realizing.
具体的には、図１１を用いてさらに説明する。
時間長変換回路部１３６０は、乗算器１３６１、加算器１３６２、加算器１３６３、判（判定回路）１３６４、加算器１３６５、ＬＭ（リミッタ）１３６６、遅延素子１３６７、乗算器１３６８、から構成されている。
Specifically, this will be further described with reference to FIG.
The time length
まず、温度や電圧、素子のバラツキ等で第１クロック周波数ｋ（図７）は、約６ｋＨｚ〜約１４ｋＨｚと大きく変動する。これらの変動要因による変動情報ｓ（図１１）は、分周情報生成回路部１３５０に入力される。ただし、実施の形態３では、後述する変動周波数推定回路部１３７０は実装していないため、実施の形態３での変動情報ｓ（図１１）はゼロが加算器１３５１に入力される。
First, the first clock frequency k (FIG. 7) varies greatly from about 6 kHz to about 14 kHz due to temperature, voltage, element variations, and the like. The variation information s (FIG. 11) due to these variation factors is input to the frequency division information
加算器１３５１は、後述する誤差情報ｎ４（図１１）と加算され、誤差が補正された後、ＬＭ１３５２に出力される。 The adder 1351 is added to error information n4 (FIG. 11), which will be described later, and is output to the LM 1352 after the error is corrected.
ＬＭ１３５２は、信号ｓ０（図１１）を所定の範囲に抑え、高精度分周比情報ｐ（図１１）として、分周比情報展開回路部１３８０へ出力される。と同時に、時間長変換回路部１３６０に入力される。
The LM 1352 keeps the signal s0 (FIG. 11) within a predetermined range and outputs it to the frequency division ratio information
時間長変換回路部１３６０では、入力された高精度分周比情報ｐ（図１１）を推定時間長情報ｒ（図１１）に変換する。因みに、この時間長への変換は単純なＲＯＭでも良いが、ＲＯＭ容量は比較的大きなＲＯＭ容量が必要であるため、コストアップとなる。本発明では、以下に示す回路で時間長への変換を行っており、安価な実現方式となっている。
The time length
加算器１３５３では、入力された計測結果ｎ（図１１）より、推定時間長情報ｒ（図１１）を減算し、結果を誤差情報ｎ０（図１１）として、判１３５４に出力する。
The
判１３５４は、信号ｎ０（図１１）の極性判定を行い、例えば±１の値を出力し、加算器１３５５で過去の値ｎ４と加算し、ＬＭ１３５６にて値を制限し、結果を遅延素子１３５７に書込み、この結果ｎ４（図１１）を加算器１３５１へ供給し、誤差ｎ０がゼロとなるようにフィードバック系を構築する。
The judgment 1354 determines the polarity of the signal n0 (FIG. 11), outputs a value of ± 1, for example, adds it to the past value n4 by the
分周情報生成回路部１３５０では、誤差情報ｎ０（図１１）を時間積分し、誤差を低減し、即ち、ビット精度を向上させ、誤差情報ｎ４（図１１）として加算器１３５１に出力する。
The frequency division information
以上の大枠のフィードバック系で、分周比変換回路部１３４０に入力された、計測結果ｎ（図７）は、高精度分周情報ｐ（図７）を得る。
The measurement result n (FIG. 7) input to the division ratio
次に、細部の時間長変換回路部１３６０の細部について説明する。
信号ｐ（図１１）は、本来、２４，０００〜５６，０００であるが、中間の４０，０００を差し引いて、４０，０００±１６，０００の値とし、実際には、この差分情報±１６，０００を信号ｐ（図１１）として入力する。このことで、ＣＰＵ内部の信号処理をできるだけ、１６ビットの範囲で扱えるようにしている。
Next, details of the detailed time length
The signal p (FIG. 11) is originally 24,000 to 56,000, but the intermediate 40,000 is subtracted to obtain a value of 40,000 ± 16,000. In practice, this difference information ± 16 , 000 is input as a signal p (FIG. 11). As a result, signal processing inside the CPU can be handled in a 16-bit range as much as possible.
次に、第１クロック周波数ｋ（図７）と計測結果ｎ（図７）との関係であるが、前述したように周波数に反比例の関係となっており、扱いが難しい。
即ち、系の関係上、扱うパラメータが周波数に比例した情報と周波数に反比例した情報と２種類の情報が存在しており、どこかで変換が必要である。この変換をどこで、どのようにして行うかが、本発明の特徴とも言える。
Next, the relationship between the first clock frequency k (FIG. 7) and the measurement result n (FIG. 7) is inversely proportional to the frequency as described above and is difficult to handle.
That is, there are two types of information, namely, information whose parameters are proportional to the frequency and information inversely proportional to the frequency due to the relationship of the system, and conversion is necessary somewhere. Where and how this conversion is performed can be said to be a feature of the present invention.
具体的には、まず、計測結果ｎ（図１１）と分周比情報の変換であるが、これは、判（判定回路）１３５４時点で行っている。判１３５４の入力ｎ０（図１１）は時間長の誤差情報であるが、判１３５４の出力情報ｎ１は、反比例から比例関係に変換するため、変換後の値ｎ１を極性逆転させた微小信号とし、時間長情報から分周比情報への変換を行っている。 Specifically, the conversion of the measurement result n (FIG. 11) and the frequency division ratio information is first performed at the time of 1354 (determination circuit). The input n0 (FIG. 11) of the size 1354 is error information of the time length, but the output information n1 of the size 1354 is converted to a minute signal obtained by reversing the polarity of the converted value n1 in order to convert from inversely proportional to proportionality. Conversion from time length information to division ratio information is performed.
より具体的には、計測結果ｎ（図１１）の値が推定時間長情報ｒ（図１１）より大きい場合には、推定時間長情報ｒ（図１１）の値が小さいということであり、従って、判１３５４では例えば、−ＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）の値を出力し、信号ｐ（図１１）の値を減少させ、信号ｒ（図１１）の値を増大させる。 More specifically, when the value of the measurement result n (FIG. 11) is larger than the estimated time length information r (FIG. 11), the value of the estimated time length information r (FIG. 11) is small. For example, the size 1354 outputs a value of -LSB (Least Significant Bit), decreases the value of the signal p (FIG. 11), and increases the value of the signal r (FIG. 11).
逆に計測結果ｎ（図１１）の値が、推定時間長情報ｒ（図１１）より小さい場合には、推定時間長情報ｒ（図１１）の値が大きいということであり、従って、判１３５４では例えば、＋ＬＳＢの値を出力し、信号ｐの値を増大させ、推定時間長情報ｒ（図１１）の値を減少させる。以上により、推定時間長情報ｒ（図１１）の値は、計測結果ｎ（図１１）の値に収束する。収束した結果ｐ（図１１）は、正に所望の分周比となる。 Conversely, when the value of the measurement result n (FIG. 11) is smaller than the estimated time length information r (FIG. 11), it means that the value of the estimated time length information r (FIG. 11) is large. Then, for example, the value of + LSB is output, the value of the signal p is increased, and the value of the estimated time length information r (FIG. 11) is decreased. As described above, the value of the estimated time length information r (FIG. 11) converges to the value of the measurement result n (FIG. 11). The converged result p (FIG. 11) is exactly the desired frequency division ratio.
判１３５４の値は仮に±ＬＳＢとしたが、これは、システムの要求仕様に従い、積分時間を最適化する。 The value of the size 1354 is assumed to be ± LSB, but this optimizes the integration time according to the required specifications of the system.
次に、時間長変換回路部１３６０動作について説明する。
時間長変換回路部１３６０の基本的な考え方は、高精度分周比情報ｐ（図１１）、と、計測結果ｎ（図１１）の関係にある。ここでのｐは前述したオフセット値を含む値、即ち、４０，０００±１６，０００と仮定する。高精度分周比情報ｐ（図１１）は、周波数ｋ（図７）に対して、ｐ／ｋ＝２０００ｍｓとなるように制御する。ｐ＝ｋ＊２０００ｍｓとなる。一方、計測結果ｎ（図１１）は、ｎ＝４８／ｋ＊３９９３．６ｋＨｚの関係にある。従って、このｐとｎを乗算した結果をｐ２とすれば、ｐ２＝ｐ＊ｎ＝ｋ＊２０００ｍｓ＊４８／ｋ＊３９９３．６ｋＨｚ＝２０００＊４８＊３９９３．６＝固定値＝基準値ｐ３（図１１）となり、周波数のパラメータが消える。従って、高精度分周比情報ｐ（図１１）と計測結果ｎ（図１１）＝推定時間長情報ｒ（図１１：収束時）を乗算すれば、高精度分周比情報ｐ（図１１）を推定時間長情報ｒ（図１１）に変換可能である。
Next, the operation of the time length
The basic idea of the time length
また、本発明では、１６ビット領域での乗算に抑えたいため、この乗算は、少し難解である。具体的には、高精度分周比情報ｐは、ｎ＝４０，０００±１６，０００の値であり、これにｒ（図１１）を乗算することになるため、（４０，０００±ｐ）＊ｒ、即ち、固定値ｐ８（図１１：４０,０００）＊ｒ＋ｐ＊ｒの計算とすれば、良い。この計算は、乗算器１３６１、乗算器１３６８、加算器１３６２で実現し、一定値ｐ２（図１１）を得る。この値は一定値を期待しているため、所望の一定値に収束すべく基準値ｐ３（図１１）との誤差を加算器１３６３より実施する。得られた誤差情報ｐ４（図１１）を判１３６５に入力し、判定結果±ＬＳＢを得て、加算器１３６５、ＬＭ１３６６、遅延素子１３６７により、所望の推定時間長情報ｒ（図１１）を得る。この基本動作は、前述した、分周情報生成回路部１３５０内の積分動作と同様であるため、詳細説明は割愛する。
In the present invention, since multiplication is desired to be performed in the 16-bit region, this multiplication is a little difficult. Specifically, since the high-precision frequency division ratio information p is a value of n = 40,000 ± 16,000 and is multiplied by r (FIG. 11), (40,000 ± p) It is sufficient to calculate * r, that is, a fixed value p8 (FIG. 11: 40,000) * r + p * r. This calculation is realized by a multiplier 1361, a multiplier 1368, and an adder 1362 to obtain a constant value p2 (FIG. 11). Since this value is expected to be a constant value, an error from the reference value p3 (FIG. 11) is implemented by the adder 1363 so as to converge to a desired constant value. The obtained error information p4 (FIG. 11) is input to the decision 1365, the determination result ± LSB is obtained, and the desired estimated time length information r (FIG. 11) is obtained by the adder 1365, the LM 1366, and the delay element 1367. Since this basic operation is the same as the integration operation in the frequency division information
＜第２−７段階：変動周波数推定回路部＞
図１２は、実施の形態４の変動周波数推定回路部１３７０の詳細を説明したものである。
<Step 2-7: Fluctuating frequency estimation circuit unit>
FIG. 12 describes details of the fluctuation frequency estimation circuit unit 1370 of the fourth embodiment.
変動周波数推定回路部１３７０は、温度センサ１３７１、加算器１３７２、乗算器１３７３、電圧センサ１３７４、加算器１３７５、乗算器１３７６、遅延素子１３７７、加算器１３７８、雑音除去回路部５３７０から構成される。
The fluctuation frequency estimation circuit unit 1370 includes a temperature sensor 1371, an
雑音除去回路部５３７０は、さらに、加算器５３７１、判（判定回路）５３７２、加算器５３７３、ＬＭ（リミッタ）５３７４、遅延素子５３７５から構成される。
The noise removal circuit unit 5370 further includes an adder 5371, a size (determination circuit) 5372, an adder 5373, an LM (limiter) 5374, and a
図１３は、変動要因一覧を示したものである。
各種変動要因は、変動要因一覧４０００によれば、温度４３００、電圧４４００、素子４５００となっている。
また、個々の周波数値および偏差（ｍａｘ．：最大値、ｔｙｐ．：通常値、ｍｉｎ．：最小値）は変動要因一覧４０００に示す通りの値となっている。
これらの値は、例えば、一例であるが、温度が支配的な劣化要因となっている。
また、詳細データは割愛されているが、各種変動要因に対する変動結果は、比例関係となっており、温度と電圧と値および素子の個体差バラツキが把握できれば、実際の周波数をかなりの高精度で推測可能な状況となっている。これは、動的追従力を確保する上で重要なポイントである。
FIG. 13 shows a list of variation factors.
According to the variation factor list 4000, the various variation factors are the
Further, individual frequency values and deviations (max .: maximum value, typ .: normal value, min .: minimum value) are values as shown in the variation factor list 4000.
These values are, for example, examples, but the temperature is a dominant deterioration factor.
Although detailed data has been omitted, fluctuation results for various fluctuation factors have a proportional relationship, and if the variations in temperature, voltage, value, and individual differences in elements can be grasped, the actual frequency can be determined with considerable accuracy. The situation can be guessed. This is an important point in securing the dynamic follow-up force.
図１２に戻り、動作を以下に説明する。
温度センサ１３７１は、ＣＰＵ部１３００内部の温度または周辺の温度を測定し、結果を加算器１３７２に供給する。
Returning to FIG. 12, the operation will be described below.
The temperature sensor 1371 measures the temperature inside the
加算器１３７２および乗算器１３７３は、温度センサ１３７１の出力値ｇ０（図１２）を所望の値ｇ４（図１２）、即ち、温度４３００の偏差値の値−１３，０００〜１２，０００に変換する。固定値ｇ１（図１２），ｇ３（図１２）は所望の値ｇ４（図１２）が出力されるように事前調整される。
The
同様に、加算器１３７５および乗算器１３７６は、電圧センサ１３７４の出力値ｈ０（図１２）を所望の値ｈ（図１２）、即ち、電圧４４００の偏差値の値−１，４４０〜１，４４０に変換する。固定値ｈ１（図１２），ｈ３（図１２）は所望の値ｈ４（図１２）が出力されるように事前調整される。
Similarly, the
素子のバラツキは個々の素子で決定される固定値であるため、遅延素子１３７７は、例えば、製品の工場出荷時等において実測され、実測結果が固定値として、遅延素子１３７７に書き込まれる。
Since the variation in the elements is a fixed value determined by each element, the
加算器１３７８は、各種変動要因ｇ４（図１２）、ｈ４（図１２）、ｉ０（図１２）を単純加算し、ｇ５（図１２）の結果を得る。このｇ５は、周波数４２００に記載された変動範囲±１６，０００ｐｐｍの値となる。
The
実際の温度、電圧等は、時間軸で変動しており、各種環境の変動要因の影響、例えば雑音の影響を受ける。これらの雑音は、今回のフィードフォワード系としては、望ましくない情報であるため、雑音除去回路部５３７０により、不要な雑音を除去する。 The actual temperature, voltage, etc. fluctuate on the time axis, and are affected by various environmental fluctuation factors such as noise. Since these noises are undesirable information for the current feedforward system, the noise removal circuit unit 5370 removes unnecessary noises.
加算器５３７１は雑音が除去された変動情報ｓ（図１２）を入力信号ｇ５（図１２）から減算し、誤差情報ｓ０（図１２）を出力する。 The adder 5371 subtracts the fluctuation information s (FIG. 12) from which noise has been removed from the input signal g5 (FIG. 12), and outputs error information s0 (FIG. 12).
判５３７２は、誤差情報ｓ０（図１２）を極性判定し、例えば、±ＬＳＢを出力する。
The
加算器５３７３は、誤差情報ｓ１（図１２）と変動情報ｓ（図１２）を加算し、ＬＭ５３７４で値を制限すると共に、制限結果ｓ３（図１２）を遅延素子５３７５に書込み、最新の変動情報ｓ（図１２）を得る。
The adder 5373 adds the error information s1 (FIG. 12) and the variation information s (FIG. 12), limits the value by the LM5374, and writes the limitation result s3 (FIG. 12) to the
雑音除去回路部５３７０は、以上の動作により、信号ｇ５（図１２）に重畳されている不要な雑音を低減し、低減結果を変動情報ｓ（図１２）として出力する。尚、判５３７２の判定結果であるパラメータｓ１（図１２）は、設計事項であり、システムの要求仕様に従い最適化する。
Through the above operation, the noise removal circuit unit 5370 reduces unnecessary noise superimposed on the signal g5 (FIG. 12), and outputs the reduction result as variation information s (FIG. 12). The parameter s1 (FIG. 12), which is the determination result of the
尚、実施形態１から４では、各種信号処理内容を示したが、実際の処理にあたっては、これらの全ての処理を一式、間欠時間２１１０内で完結する必要はなく、システム要求仕様にあわせて、分散処理を実施し、さらなる低消費電力化を実施しても良い。 In the first to fourth embodiments, various signal processing contents are shown. However, in actual processing, it is not necessary to complete all of these processes within a set, intermittent time 2110. Distributed processing may be performed to further reduce power consumption.
以上、本発明の実施の形態を、図示の実施の形態に基づいて説明したが、本発明はこれらに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置換することができる。また、本発明に、他の任意の構成物や工程が付加されていてもよい。
また、本発明は、前述した各実施の形態のうちの、任意の２以上の構成（特徴）を組み合わせたものであってもよい。
As mentioned above, although embodiment of this invention was described based on embodiment of illustration, this invention is not limited to these, The structure of each part is set to the thing of the arbitrary structures which have the same function. Can be replaced. Moreover, other arbitrary structures and processes may be added to the present invention.
Further, the present invention may be a combination of any two or more configurations (features) of the above-described embodiments.
テレメータ、テレコントロール用、及びデータ伝送用特定小電力無線は、４００ＭＨｚ帯、及び１２００ＭＨｚ帯で、遠隔制御やデータ取得のために使用するものであり、水道等の社会インフラのみならず、クレーン、溶鉱炉制御装置、無人搬送台車や構内ディーゼル機関車など、鉄鋼・建設分野などの産業用途を中心に利用が進んでいる。
総務省の電波の利用状況調査（平成２１年度〜平成２６年度）によれば、これらの出荷台数は毎年１３０万台前後で推移している。また、ドローン制御、農薬散布、無人重機、救助用ロボット、山岳遭難事故対策用登山者や、鳥獣被害対策用狩猟者の位置把握、更に、社会インフラのスマート化など、新たな利用用途の拡大の検討も進んでおり、本発明はこれらの産業分野等にも利用が可能である。
また、一般的な同期装置で、間欠処理型で高精度周波数同期が必要な用途に幅広く利用が可能である。
Specified low power radio for telemeter, telecontrol and data transmission is used for remote control and data acquisition in 400MHz band and 1200MHz band, as well as social infrastructure such as water supply, crane, blast furnace It is being used mainly for industrial applications such as steel and construction, such as control devices, automatic guided carts and on-site diesel locomotives.
According to the Ministry of Internal Affairs and Communications' radio wave usage survey (from FY2009 to FY2014), the number of units shipped has remained at around 1.3 million units every year. In addition, drone control, spraying of agricultural chemicals, unmanned heavy machinery, rescue robots, climbers for countermeasures against mountain disasters and hunters for countermeasures against wildlife damage, as well as the expansion of new applications such as smarter social infrastructure. Studies are also progressing, and the present invention can be used in these industrial fields.
Further, it is a general synchronization device, and can be widely used in applications that require intermittent processing and high-accuracy frequency synchronization.
（図１関係）
１０００：間欠信号生成装置
１１００：電池部
１２００：電源制御部
１３００：ＣＰＵ部
１４００：無線送受信部
１５００：温度、電圧、素子
１６００：ＤＴＥ−ＩＦ部
１４１０：第２クロック発振回路部
（図２関係）
２０００：間欠信号タイムチャート
２１００：間欠信号
２２００：待機信号
２１１０：約４．８ｍｓ
２２１０：待機時間
２３１０：約２秒（間欠制御周期）
２１２０：カウントｘ
２２２０：カウントｙ
２１３０：間欠処理時間
２２３０：待機時間
２３３０：約２秒（間欠制御周期）
（図３関係）
３０００：選択肢、比較表
３１００：項
３２００：区分
３３００：選択肢
３４００：評価項目
３５００：総合判断
（図４関係）
１３１０：第１クロック発振回路部
１３２０：間欠信号生成回路部
１３３０：間欠時間長計測回路部
１３４０：分周比変換回路部
１３８０：分周比情報展開回路部
（図５関係）
１３２１：間欠時間分周部
１３２２：間欠信号生成部
１３２３：待機時間分周部
（図６関係）
１３８５：量子化情報フィードバック部
１３９０：量子化部
１３９５：量子化誤差抽出部
（図７関係）
１３５０：分周情報生成回路部
１３６０：時間長変換回路部
（図８関係）
１３７０：変動周波数推定回路部
（図１０関係）
１３８６：加算器
１３８７：ＬＭ（リミッタ）
１３８８：遅延素子
１３９１：１ビット右シフト量子化部
１３９２：加算器
１３９３：逆量子化部
１３９６：加算器
（図１１関係）
１３５１：加算器
１３５２：ＬＭ（リミッタ）
１３５３：加算器
１３５４：判（判定回路）
１３５５：加算器
１３５５：ＬＭ（リミッタ）
１３５７：遅延素子
１３６１：乗算器
１３６２：加算器
１３６３：加算器
１３６４：判（判定回路）
１３６５：加算器
１３６６：ＬＭ（リミッタ）
１３６７：遅延素子
１３６８：乗算器
（図１２関係）
１３７１：温度センサ
１３７２：加算器
１３７３：乗算器
１３７４：電圧センサ
１３７５：加算器
１３７６：固定値
１３７７：遅延素子
１３７８：加算器
５３７１：加算器
５３７２：判（判定回路）
５３７３：加算器
５３７４：ＬＭ（リミッタ）
５３７５：遅延素子
（図１３関係）
４０００：変動要因一覧
４１００：区分
４２００：周波数
４３００：温度
４４００：電圧
４５００：素子
(Figure 1 relation)
1000: intermittent signal generation device 1100: battery unit 1200: power supply control unit 1300: CPU unit 1400: wireless transmission / reception unit 1500: temperature, voltage, element 1600: DTE-IF unit 1410: second clock oscillation circuit unit (related to FIG. 2)
2000: intermittent signal time chart 2100: intermittent signal 2200: standby signal 2110: about 4.8 ms
2210: Standby time 2310: Approximately 2 seconds (intermittent control cycle)
2120: Count x
2220: Count y
2130: Intermittent processing time 2230: Standby time 2330: Approximately 2 seconds (intermittent control cycle)
(Figure 3)
3000: Option, comparison table 3100: Item 3200: Category 3300: Option 3400: Evaluation item 3500: Comprehensive judgment (related to FIG. 4)
1310: First clock oscillation circuit unit 1320: Intermittent signal generation circuit unit 1330: Intermittent time length measurement circuit unit 1340: Frequency division ratio conversion circuit unit 1380: Frequency division ratio information development circuit unit (related to FIG. 5)
1321: Intermittent time divider 1322: Intermittent signal generator 1323: Standby time divider (related to FIG. 6)
1385: Quantization information feedback unit 1390: Quantization unit 1395: Quantization error extraction unit (related to FIG. 7)
1350: Frequency division information generation circuit unit 1360: Time length conversion circuit unit (related to FIG. 8)
1370: Fluctuating frequency estimation circuit unit (related to FIG. 10)
1386: Adder 1387: LM (Limiter)
1388: Delay element 1391: 1-bit right shift quantization unit 1392: Adder 1393: Inverse quantization unit 1396: Adder (related to FIG. 11)
1351: Adder 1352: LM (Limiter)
1353: Adder 1354: Format (judgment circuit)
1355: Adder 1355: LM (Limiter)
1357: Delay element 1361: Multiplier 1362: Adder 1363: Adder 1364: Size (determination circuit)
1365: Adder 1366: LM (Limiter)
1367: Delay element 1368: Multiplier (related to FIG. 12)
1371: Temperature sensor 1372: Adder 1373: Multiplier 1374: Voltage sensor 1375: Adder 1376: Fixed value 1377: Delay element 1378: Adder 5371: Adder 5372: Format (determination circuit)
5373: Adder 5374: LM (Limiter)
5375: Delay element (related to FIG. 13)
4000: List of variation factors 4100: Classification 4200: Frequency 4300: Temperature 4400: Voltage 4500: Element
Claims (4)
間欠時間と待機時間とからなる間欠信号を、前記間欠時間は前記第１クロック周波数を固定分周比で生成し、前記待機時間は前記第１クロック周波数を可変分周比で生成する間欠信号生成回路部と、
前記第１クロック周波数よりも高速高精度の第２クロック周波数を生成可能な第２クロック発振回路部と
前記間欠時間の時間長を前記第２クロック周波数で計測可能な間欠時間長計測回路部と、前記間欠時間長計測回路部での計測結果を、前記間欠信号生成回路部に供給することで前記間欠信号を生成する間欠信号生成装置において、
前記計測結果を時間積分および高精度分周比情報に変換、可能な分周比変換回路部と
前記高精度分周比情報を前記高精度分周比情報よりも低精度の分周比情報で時間軸展開可能な分周比情報展開回路部を備えることで、高精度の動的周波数制御が可能なことを特徴とする間欠信号生成装置。 A first clock oscillation circuit unit capable of generating a first clock frequency;
An intermittent signal composed of an intermittent time and a standby time is generated, and the intermittent time is generated with a fixed division ratio for the first clock frequency, and the intermittent signal is generated for the standby time with the variable frequency division ratio for the first clock frequency. A circuit section;
A second clock oscillation circuit unit capable of generating a second clock frequency that is faster and more accurate than the first clock frequency; and an intermittent time length measurement circuit unit capable of measuring the time length of the intermittent time at the second clock frequency; In the intermittent signal generation device that generates the intermittent signal by supplying the measurement result in the intermittent time length measurement circuit unit to the intermittent signal generation circuit unit ,
The measurement result is converted into time integration and high-precision division ratio information, a possible division ratio conversion circuit unit, and the high-precision division ratio information is divided into lower-precision division ratio information than the high-precision division ratio information. An intermittent signal generation device characterized in that high-precision dynamic frequency control is possible by providing a frequency division ratio information expansion circuit unit that can be expanded in the time axis.
前記量子化部で量子化した結果と、前記量子化部の量子化前入力信号との誤差を求める量子化誤差抽出部と、
前記量子化誤差抽出部で得られた誤差情報を前記高精度分周比情報にフィードバック加算し、新たな前記量子化前入力信号を生成する量子化情報フィードバック部を備えることで、
前記高精度分周比情報を前記高精度分周比情報よりも低精度の分周比情報で時間軸展開可能とすることを特徴とする、請求項１記載の間欠信号生成装置。 The division ratio information expansion circuit unit quantizes the high-precision division ratio information into lower-accuracy information;
A quantization error extraction unit for obtaining an error between the result of quantization by the quantization unit and an input signal before quantization of the quantization unit;
By including a quantization information feedback unit that feedback adds error information obtained by the quantization error extraction unit to the high-precision division ratio information and generates a new pre-quantization input signal,
2. The intermittent signal generation apparatus according to claim 1, wherein the high-accuracy frequency division ratio information can be expanded on a time axis with frequency-division ratio information with lower accuracy than the high-precision frequency division ratio information.
前記時間長変換回路部で得た前記推定時間長情報と前記間欠時間の前記計測結果との誤差を求め、前記誤差がゼロとなるように前記高精度分周比情報にフィードバック制御する、分周比情報生成回路部を備えたことを特徴とする請求項１又は２に記載の間欠信号生成装置。 The division ratio conversion circuit unit multiplies the high-precision division ratio information and the estimated time length information, obtains a difference between the multiplication result and a reference value, and estimates the difference so that the difference becomes zero. A time length conversion circuit unit that converts the high-precision division ratio information into the estimated time length information by feedback updating time length information and deleting the frequency information of the first clock frequency;
A frequency division that obtains an error between the estimated time length information obtained by the time length conversion circuit unit and the measurement result of the intermittent time, and feedback-controls the high-precision frequency division ratio information so that the error becomes zero. The intermittent signal generation device according to claim 1, further comprising a ratio information generation circuit unit.
前記変動周波数推定回路部から出力された変動情報を前記高精度分周比情報に加算し、新たな高精度分周比情報を得ることで、前記変動要因に対する動的追従力を改善したことを特徴とする、請求項１又は２又は３記載の間欠信号生成装置。 The division ratio conversion circuit unit can estimate the first clock frequency that fluctuates over time based on any or all of the temperature and / or voltage and / or element variations that are the fluctuation factors of the first clock frequency. With a frequency estimation circuit,
The fluctuation information output from the fluctuation frequency estimating circuit unit adds to the high-precision division ratio information, to obtain a new high-precision division ratio information, that it has improved dynamic tracking force with respect to the variation factor The intermittent signal generation device according to claim 1, 2, or 3.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101953632B1 (en) * | 2018-03-26 | 2019-03-04 | 경희대학교 산학협력단 | System of frequency synchronization, apparatus of frequency synchronization, method of frequency synchronization and method of the same for quantum clock |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4658406A (en) * | 1985-08-12 | 1987-04-14 | Andreas Pappas | Digital frequency divider or synthesizer and applications thereof |
| JPH04165716A (en) * | 1990-10-29 | 1992-06-11 | Nec Corp | Frequency control circuit |
| JPH04170823A (en) * | 1990-11-05 | 1992-06-18 | Sony Corp | Radio communication equipment |
| JP2004503977A (en) * | 2000-06-15 | 2004-02-05 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | Calibration apparatus and method for generating clock pulse in integrated circuit |
| JP2009290826A (en) * | 2008-06-02 | 2009-12-10 | Nec Corp | Intermittent reception system and intermittent reception method of mobile communication device |
-
2016
- 2016-10-11 JP JP2016199664A patent/JP6155436B1/en active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4658406A (en) * | 1985-08-12 | 1987-04-14 | Andreas Pappas | Digital frequency divider or synthesizer and applications thereof |
| JPH04165716A (en) * | 1990-10-29 | 1992-06-11 | Nec Corp | Frequency control circuit |
| JPH04170823A (en) * | 1990-11-05 | 1992-06-18 | Sony Corp | Radio communication equipment |
| JP2004503977A (en) * | 2000-06-15 | 2004-02-05 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | Calibration apparatus and method for generating clock pulse in integrated circuit |
| JP2009290826A (en) * | 2008-06-02 | 2009-12-10 | Nec Corp | Intermittent reception system and intermittent reception method of mobile communication device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101953632B1 (en) * | 2018-03-26 | 2019-03-04 | 경희대학교 산학협력단 | System of frequency synchronization, apparatus of frequency synchronization, method of frequency synchronization and method of the same for quantum clock |
Also Published As
| Publication number | Publication date |
|---|---|
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