JP6149598B2 - 記憶制御装置、記憶装置、情報処理システムおよび記憶制御方法 - Google Patents
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Description
1.第1の実施の形態(劣化した低抵抗状態のエラー数に基づく制御:リードコマンド実行時)
2.第2の実施の形態(劣化した低抵抗状態のエラー数に基づく制御:自発的)
3.第3の実施の形態(ライト前後の高抵抗状態のビット数に基づく制御)
4.第4の実施の形態(リード回数等に基づく制御)
5.第5の実施の形態(リフレッシュ後の経過期間に基づく制御)
6.その他の変形例
[情報処理システムの構成]
図1は、本技術の実施の形態における情報処理システムの構成例を示す図である。この情報処理システムは、ホストコンピュータ100と、メモリコントローラ200と、メモリ300とから構成される。メモリコントローラ200およびメモリ300はストレージシステムを構成する。
図2は、本技術の実施の形態におけるメモリ300の一構成例を示す図である。このメモリ300は、メモリセルアレイ310と、ロウ制御部311と、カラム制御部312と、プレート制御部320とを備える。また、このメモリ300は、ライト制御部331と、リード制御部332と、リフレッシュ制御部333と、バッファ340と、検証処理部350と、リクエスト処理部360とを備える。
図5は、本技術の実施の形態におけるメモリセル313の通常状態における抵抗分布を示す図である。メモリセル313は、セット動作によりLRS(低抵抗状態)に遷移し、リセット動作によりHRS(高抵抗状態)に遷移する。メモリセルアレイ310からデータを読み出す場合、リード閾値で示したリファレンス抵抗値を基準として抵抗状態を判断する。
図7は、本技術の実施の形態におけるメモリセルアレイ310に記憶されるデータの構造の一例を示す図である。
図9は、本技術の実施の形態におけるバッファ340に保持される各バッファの例を示す図である。この例では、バッファ340に、ライトデータバッファ341と、リードデータバッファ342と、ベリファイバッファ343とが設けられることを想定している。
図14は、本技術の第1の実施の形態におけるメモリコントローラ200のリードコマンド処理手順の一例を示す流れ図である。メモリコントローラ200のプロセッサ210は、ホストコンピュータ100からコマンドを受け取ると、そのコマンドの種別を解釈して、対応する処理を行う。ここでは、そのコマンドがリードコマンドであった場合の手順を示している。
上述の第1の実施の形態では、ホストコンピュータ100に対してデータ転送(ステップS833)をする前にリフレッシュ処理を行うこととしたが、このデータ転送の後にリフレッシュ処理を行うようにしてもよい。
上述の第1の実施の形態では、全エラー数Eallの基準を「5」、エラー数Ehrsの基準を「2」としたが、これらは固定値ではなく可変にしてもよい。一般的に、不揮発性メモリは、書換え回数が多いほどセルのデータ保持特性は悪くなる。したがって、LRSのセルは書換え回数が多いと、少ないリード回数でデータが正常に読めなくなる可能性がある。一方、HRSのセルはデータが保持できる時間が短くなる可能性がある。そこで、物理アドレス毎にデータの更新回数をカウントし、物理アドレスと更新回数とを対応付けたテーブルをリフレッシュ情報管理部250に保持しておくこととする。そして、ステップS823およびS824において処理を行っている物理アドレスに対応する書換え回数を取得して、その書換え回数に応じた基準をリフレッシュ情報管理部250のテーブルから取得するようにしてもよい。例えば、書換え回数が0回から50000回であれば、上述の実施の形態と同様に、全エラー数Eallの基準を「5」、エラー数Ehrsの基準を「2」とする。また、書換え回数が50001回から100000回であれば、例えば、全エラー数Eallの基準を「4」、エラー数Ehrsの基準を「2」とする。また、書換え回数が10001回を超えた場合には、例えば、全エラー数Eallの基準を「4」、エラー数Ehrsの基準を「3」とする。
上述の第1の実施の形態では、検出されたエラー数のみに基づいて、リフレッシュ処理の実行有無の判断や、第1または第2リフレッシュリクエストの切替えを判断したが、ホストコンピュータ100から判断の条件を受け取るようにしてもよい。すなわち、ホストコンピュータ100が無効となったデータの論理アドレスを通知した場合、メモリコントローラ200は通知された論理アドレスのリフレッシュを実行しないように制御してもよい。このような通知として、例えば、SATA Revision 3.1で規定されるTRIMコマンドや、NVM EXPRESS Revision 1.1で規定されるDataset Managementコマンド等を想定することができる。また、ホストコンピュータ100が、データの書換えが頻繁に実行される論理アドレスを通知した場合、メモリコントローラ200は通知された論理アドレスのリフレッシュ処理については、全て第1リフレッシュリクエストとして扱うようにしてもよい。このような通知として、例えば、NVM EXPRESS Revision 1.1で規定されるDataset Managementコマンド等を想定することができる。
上述の第1の実施の形態では、リードコマンドの実行中にリフレッシュ処理を行っていたが、リードコマンドの実行後にリフレッシュ処理を行うようにしてもよい。この場合、エラー情報を受け渡すための処理が必要になる。以下では、リードコマンドの実行後にリフレッシュ処理を行う例について第2の実施の形態として説明する。なお、情報処理システムとしての構成は第1の実施の形態と同様であるため、詳細な説明は省略する。
図21は、本技術の第2の実施の形態におけるメモリコントローラ200のリードコマンド処理手順の一例を示す流れ図である。
上述の第2の実施の形態では、物理アドレスとエラー数EhrsとをFIFOにより管理する例を示したが、FIFO以外の方式により管理するようにしてもよい。この場合、ステップS831において物理アドレスを選択する手法として、物理アドレスの値の小さい順または大きい順に選択する等の手法を採用することができる。
この第2の実施の形態においても、上述の第1の実施の形態と同様に、全エラー数Eallの基準、および、エラー数Ehrsの基準を、可変にしてもよい。
この第2の実施の形態においても、上述の第1の実施の形態と同様に、ホストコンピュータ100から判断の条件を受け取るようにしてもよい。
上述の第1および第2の実施の形態では、劣化した低抵抗状態のエラー数Ehrsに基づいてリフレッシュ処理の切替えを行っていたが、この第3の実施の形態では、ライト前後の高抵抗状態のビット数に基づいてリフレッシュ処理の切替えを行う。すなわち、この第3の実施の形態では、データ書き込み時に、512バイトのデータに含まれる「0」(HRS)の数をビット単位でカウントして、その値Whrsを保持しておく。そして、読み出したデータに含まれる「0」(HRS)の数をカウントした値Rhrsを生成して値Whrsと比較する。これにより、値Whrsと値Rhrsとの差が所定数を超える場合に第1リフレッシュ処理となるようにリフレッシュ処理の切替えを行う。なお、情報処理システムとしての構成は第1および第2の実施の形態と同様であるため、詳細な説明は省略する。
図23は、本技術の第3の実施の形態におけるメモリセルアレイ310に記憶される物理ページの構造の一例を示す図である。
図24は、本技術の第3の実施の形態におけるメモリコントローラ200のリードコマンド処理手順の一例を示す流れ図である。
上述の第3の実施の形態では、リードコマンドの実行中にリフレッシュ処理を行っていたが、第2の実施の形態と同様にリードコマンドの実行後にリフレッシュ処理を行うようにしてもよい。これにより、メモリコントローラ200側で処理が何も行われていない状態で自発的にリフレッシュ処理を行って、リードコマンド処理の性能を低下させることなくリフレッシュ処理を行うことができる。
上述の実施の形態では、劣化した低抵抗状態のエラー数やライト前後の高抵抗状態のビット数といった具体的な値に基づいてリフレッシュ処理の切替えを制御していたが、この第4の実施の形態では測定量に基づいてメモリセルの劣化状態を判断する。不揮発性メモリのメモリセルの状態が劣化する要因として、LRSのメモリセルの場合はリードと経年変化、HRSのメモリセルの場合は経年変化が挙げられる。そこで、リード回数に応じてLRSのメモリセルのリフレッシュを行い、データ書込み後の経過時間に応じてLRSとHRSのメモリセルのリフレッシュを行う方法の適用を検討する。
図26は、本技術の第4の実施の形態におけるリフレッシュ情報管理テーブルの構成例を示す図である。このリフレッシュ情報管理テーブルは、リフレッシュ情報管理部250に保持される。このリフレッシュ情報管理テーブルでは、物理アドレスごとに、リード回数およびデータ更新時のパワーオン回数を管理する。
図27は、本技術の第4の実施の形態におけるメモリコントローラ200のリードコマンド処理手順の一例を示す流れ図である。
上述の第4の実施の形態では、リード回数の基準を「10000」、パワーオン回数の基準を「1825回(5年)」としたが、これらは固定値ではなく可変にしてもよい。一般的に、不揮発性メモリは、書換え回数が多いほどセルのデータ保持特性は悪くなる。そこで、例えば、書換え回数が0回から50000回であれば、上述の実施の形態と同様に、リード回数の基準を「10000」、パワーオン回数の基準を「1825回(5年)」とする。また、書換え回数が50001回から100000回であれば、例えば、リード回数の基準を「5000」、パワーオン回数の基準を「1095回(3年)」とする。また、書換え回数が10001回を超えた場合には、例えば、リード回数の基準を「3000」、パワーオン回数の基準を「365回(1年)」とする。
この第4の実施の形態においても、上述の第1の実施の形態と同様に、ホストコンピュータ100から判断の条件を受け取るようにしてもよい。
上述の第4の実施の形態では、リード回数を測定量として、これに基づいてメモリセルの劣化状態を判断していた。ここで、LRSとHRSのそれぞれのセルの状態が変化する要因としては、LRSのセルとHRSのセルとがともに経年変化する点が挙げられる。そこで、この第5の実施の形態では、リフレッシュが行われた時点からの経過期間を測定量として、メモリセルの劣化状態を判断する。
図31は、本技術の第5の実施の形態におけるリフレッシュ情報管理テーブルの構成例を示す図である。このリフレッシュ情報管理テーブルは、リフレッシュ情報管理部250に保持される。この第5の実施の形態におけるリフレッシュ情報管理テーブルでは、物理アドレスごとに、LRSセル最終リフレッシュ日およびHRSセル最終リフレッシュ日を管理する。
図32は、本技術の第5の実施の形態におけるメモリコントローラ200のリフレッシュ実行確認処理手順の一例を示す流れ図である。
上述の第5の実施の形態では、メモリコントローラ200がホストコンピュータ100から日付の通知を受けていたが、メモリコントローラ200に時計を備えている場合には、日付の通知を受けずにリフレッシュを行うことが可能である。この場合、ストレージシステムの電源の投入時と、電源が供給されている間は時計で管理している日付が変わった場合とにおいて、それぞれの物理ページに対してリフレッシュ処理を実行するか否かを判別するために、上述のリフレッシュ実行確認処理を開始する。
上述の第5の実施の形態では、セットのみを行う第1リフレッシュ処理と、セットおよびリセットを行う第2リフレッシュ処理とを用いる例を示したが、他の組合せであっても同様の内容を実現することができる。以下では、リセットのみを行う第3リフレッシュ処理と、セットのみを行う第1リフレッシュ処理とを用いる例を第2の変形例として説明する。
[第1の変形例(リセット閾値とセット閾値)]
上述の第1乃至第4の実施の形態では、図5に示したように、LRSとHRSの中間位置にあるリード閾値を用いてリードを行っていた。これに対し、リフレッシュの際には、通常の場合より厳しい閾値を用いることにより、抵抗状態の分布を以下のように改善することができる。
上述の実施の形態では、LRSとHRSの2つの状態により記憶状態を表すメモリセルを想定した。しかし、本技術は、2つの状態よりも多くの状態をとり得るメモリセルで構成されたメモリにも適用可能である。そのようなメモリセルにより構成されたメモリの例として、1つのメモリセルに2ビットのデータを記憶することが可能なメモリが挙げられる。そのようなメモリのメモリセルの抵抗分布図を図39に示す。この図39は、本技術の実施の形態の変形例における4つの状態を記憶するための抵抗分布図を示す図である。
このように、上述の実施の形態では、メモリセルの劣化状態に応じて、セット動作およびリセット動作のうちセット動作のみを行う第1リフレッシュリクエストを要求する。これにより、多くのケースにおいて第1リフレッシュリクエスト処理が実行され、第2リフレッシュリクエスト処理よりも、高速な処理を実現することができる。また、第1リフレッシュリクエスト処理では、劣化したLRSのセルにのみパルスが印可によるデータの書込みが行われる。全てのメモリセルに対してデータの書込みが行われる通常のリフレッシュ処理と比較すると、1回のリフレッシュ処理でストレスがかけられるメモリセルの数が低減されるため、例えば不揮発性メモリの長寿命化にも効果がある。
(1)各ビットが第1の動作によって第1の記憶状態に遷移し、第2の動作によって第2の記憶状態に遷移するメモリセルアレイにおいて、前記第1の動作および前記第2の動作のうち前記第1の動作のみを行う第1の書直し処理を行う第1のタイミングを検出する検出部と、
前記第1のタイミングが検出された場合には前記第1の書直し処理のリクエストを前記メモリセルアレイに対して要求する要求部と
を具備する記憶制御装置。
(2)前記検出部は、前記第1の記憶状態にあるべきビットについて前記第2の記憶状態であると読み出されたビット数が所定のビット数よりも多い場合に、前記第1のタイミングを検出する
前記(1)に記載の記憶制御装置。
(3)前記検出部は、前記メモリセルアレイにおいて検出されたエラー数が所定のエラー数よりも多い場合に、前記第1のタイミングの検出を開始する
前記(1)または(2)に記載の記憶制御装置。
(4)前記検出部は、所定のデータを前記メモリセルアレイに書き込んだ際の前記第2の記憶状態のビット数と、前記書き込まれた所定のデータを前記メモリセルアレイから読み出した際の前記第2の記憶状態のビット数とを比較して、前記読み出した際の前記第2の記憶状態のビット数の方が多い場合に、前記第1のタイミングを検出する
前記(1)に記載の記憶制御装置。
(5)前記検出部は、前記書き込んだ際の前記第2の記憶状態のビット数と前記読み出した際の前記第2の記憶状態のビット数と差が所定の数よりも多い場合に、前記第1のタイミングの検出を開始する
前記(3)または(4)に記載の記憶制御装置。
(6)前記メモリセルアレイについて物理アドレス毎にリード回数を記録する情報管理部をさらに具備し、
前記検出部は、前記リード回数が所定回数に達した物理アドレスについて前記第1のタイミングを検出する
前記(1)に記載の記憶制御装置。
(7)前記情報管理部は、前記第1の動作および前記第2の動作の両者を行う書直し処理のリクエストを前記メモリセルアレイに対して要求した後に前記メモリセルアレイの電源がオンになった電源オン回数をさらに記録し、
前記検出部は、前記電源オン回数が所定回数に達すると、前記第1の動作および前記第2の動作の両者を行う書直し処理のリクエストを前記メモリセルアレイに対して要求する
前記(6)に記載の記憶制御装置。
(8)前記検出部は、前記メモリセルアレイからの読出しを行うためのリードコマンドの実行中に前記第1のタイミングの検出を行う
前記(1)から(7)のいずれかに記載の記憶制御装置。
(9)前記検出部は、前記メモリセルアレイに対するアクセスを行うためのコマンドを実行していない状態において自発的に前記第1のタイミングの検出を行う
前記(1)から(8)のいずれかに記載の記憶制御装置。
(10)前記検出部は、前記メモリセルアレイにおいて第1の書直し処理を行った後に所定期間を経過した場合に、前記第1のタイミングを検出する
前記(1)から(9)のいずれかに記載の記憶制御装置。
(11)前記検出部は、前記第1の動作および前記第2の動作の両者を行う第2の書直し処理を行う第2のタイミングをさらに検出し、
前記要求部は、前記第2のタイミングが検出された場合には前記第2の書直し処理のリクエストを前記メモリセルアレイに対して要求する
前記(1)から(10)のいずれかに記載の記憶制御装置。
(12)各ビットが第1の動作によって第1の記憶状態に遷移し、第2の動作によって第2の記憶状態に遷移するメモリセルアレイと、
前記メモリセルアレイにおいて前記第1の動作および前記第2の動作のうち前記第1の動作のみを行う第1の書直し処理を行う第1のタイミングを検出する検出部と、
前記第1のタイミングが検出された場合には前記第1の書直し処理のリクエストを前記メモリセルアレイに対して要求する要求部と
を具備する記憶装置。
(13)前記メモリセルアレイの各ビットは可変抵抗素子からなり、
前記第1の記憶状態は低抵抗状態であり、
前記第2の記憶状態は高抵抗状態であり、
前記第1の動作は、前記低抵抗状態に遷移させるセット動作であり、
前記第2の動作は、前記高抵抗状態に遷移させるリセット動作である
前記(12)に記載の記憶装置。
(14)各ビットが第1の動作によって第1の記憶状態に遷移し、第2の動作によって第2の記憶状態に遷移するメモリセルアレイと、
前記メモリセルアレイに対してリードコマンドを発行するホストコンピュータと、
前記リードコマンドの実行に関連して前記第1の動作および前記第2の動作のうち前記第1の動作のみを行う第1の書直し処理を行う第1のタイミングを検出する検出部と、
前記第1のタイミングが検出された場合には前記第1の書直し処理のリクエストを前記メモリセルアレイに対して要求する要求部と
を具備する情報処理システム。
(15)各ビットが第1の動作によって第1の記憶状態に遷移し、第2の動作によって第2の記憶状態に遷移するメモリセルアレイにおいて、前記第1の動作および前記第2の動作のうち前記第1の動作のみを行う第1の書直し処理を行う第1のタイミングを検出する検出手順と、
前記第1のタイミングが検出された場合には前記第1の書直し処理のリクエストを前記メモリセルアレイに対して要求する要求手順と
を具備する記憶制御方法。
200 メモリコントローラ
201 ホストインターフェース
203 メモリインターフェース
210 プロセッサ
220 RAM
230 ROM
240 ECC処理部
250 リフレッシュ情報管理部
300 メモリ
309 制御インターフェース
310 メモリセルアレイ
311 ロウ制御部
312 カラム制御部
313 メモリセル
314 アクセストランジスタ
315 可変セル抵抗
320 プレート制御部
331 ライト制御部
332 リード制御部
333 リフレッシュ制御部
340 バッファ
341 ライトデータバッファ
342 リードデータバッファ
343 ベリファイバッファ
350 検証処理部
360 リクエスト処理部
Claims (12)
- 各ビットが第1の動作によって第1の記憶状態に遷移し、第2の動作によって第2の記憶状態に遷移するメモリセルアレイにおいて、前記第1の動作および前記第2の動作のうち前記第1の動作のみを行う第1の書直し処理を行う第1のタイミングを検出する検出部と、
前記第1のタイミングが検出された場合には前記第1の書直し処理のリクエストを前記メモリセルアレイに対して要求する要求部と
を具備し、
前記検出部は、所定のデータを前記メモリセルアレイに書き込んだ際の前記第2の記憶状態のビット数と、前記書き込まれた所定のデータを前記メモリセルアレイから読み出した際の前記第2の記憶状態のビット数とを比較して、前記読み出した際の前記第2の記憶状態のビット数の方が多い場合に、前記第1のタイミングを検出する
記憶制御装置。 - 前記検出部は、前記書き込んだ際の前記第2の記憶状態のビット数と前記読み出した際の前記第2の記憶状態のビット数との差が所定の数よりも多い場合に、前記第1のタイミングの検出を開始する
請求項1記載の記憶制御装置。 - 前記検出部は、前記メモリセルアレイからの読出しを行うためのリードコマンドの実行中に前記第1のタイミングの検出を行う
請求項1記載の記憶制御装置。 - 前記検出部は、前記メモリセルアレイに対するアクセスを行うためのコマンドを実行していない状態において自発的に前記第1のタイミングの検出を行う
請求項1記載の記憶制御装置。 - 前記検出部は、前記第1の動作および前記第2の動作の両者を行う第2の書直し処理を行う第2のタイミングをさらに検出し、
前記要求部は、前記第2のタイミングが検出された場合には前記第2の書直し処理のリクエストを前記メモリセルアレイに対して要求する
請求項1記載の記憶制御装置。 - 各ビットが第1の動作によって第1の記憶状態に遷移し、第2の動作によって第2の記憶状態に遷移するメモリセルアレイと、
前記メモリセルアレイにおいて前記第1の動作および前記第2の動作のうち前記第1の動作のみを行う第1の書直し処理を行う第1のタイミングを検出する検出部と、
前記第1のタイミングが検出された場合には前記第1の書直し処理のリクエストを前記メモリセルアレイに対して要求する要求部と
を具備し、
前記検出部は、所定のデータを前記メモリセルアレイに書き込んだ際の前記第2の記憶状態のビット数と、前記書き込まれた所定のデータを前記メモリセルアレイから読み出した際の前記第2の記憶状態のビット数とを比較して、前記読み出した際の前記第2の記憶状態のビット数の方が多い場合に、前記第1のタイミングを検出する
記憶装置。 - 前記検出部は、前記書き込んだ際の前記第2の記憶状態のビット数と前記読み出した際の前記第2の記憶状態のビット数との差が所定の数よりも多い場合に、前記第1のタイミングの検出を開始する
請求項6記載の記憶装置。 - 前記メモリセルアレイの各ビットは可変抵抗素子からなり、
前記第1の記憶状態は低抵抗状態であり、
前記第2の記憶状態は高抵抗状態であり、
前記第1の動作は、前記低抵抗状態に遷移させるセット動作であり、
前記第2の動作は、前記高抵抗状態に遷移させるリセット動作である
請求項6記載の記憶装置。 - 各ビットが第1の動作によって第1の記憶状態に遷移し、第2の動作によって第2の記憶状態に遷移するメモリセルアレイと、
前記メモリセルアレイに対してリードコマンドを発行するホストコンピュータと、
前記リードコマンドの実行に関連して前記第1の動作および前記第2の動作のうち前記第1の動作のみを行う第1の書直し処理を行う第1のタイミングを検出する検出部と、
前記第1のタイミングが検出された場合には前記第1の書直し処理のリクエストを前記メモリセルアレイに対して要求する要求部と
を具備し、
前記検出部は、所定のデータを前記メモリセルアレイに書き込んだ際の前記第2の記憶状態のビット数と、前記書き込まれた所定のデータを前記メモリセルアレイから読み出した際の前記第2の記憶状態のビット数とを比較して、前記読み出した際の前記第2の記憶状態のビット数の方が多い場合に、前記第1のタイミングを検出する
情報処理システム。 - 前記検出部は、前記書き込んだ際の前記第2の記憶状態のビット数と前記読み出した際の前記第2の記憶状態のビット数との差が所定の数よりも多い場合に、前記第1のタイミングの検出を開始する
請求項9記載の情報処理システム。 - 各ビットが第1の動作によって第1の記憶状態に遷移し、第2の動作によって第2の記憶状態に遷移するメモリセルアレイにおいて、前記第1の動作および前記第2の動作のうち前記第1の動作のみを行う第1の書直し処理を行う第1のタイミングを検出する検出手順と、
前記第1のタイミングが検出された場合には前記第1の書直し処理のリクエストを前記メモリセルアレイに対して要求する要求手順と
を具備し、
前記検出手順において、所定のデータを前記メモリセルアレイに書き込んだ際の前記第2の記憶状態のビット数と、前記書き込まれた所定のデータを前記メモリセルアレイから読み出した際の前記第2の記憶状態のビット数とを比較して、前記読み出した際の前記第2の記憶状態のビット数の方が多い場合に、前記第1のタイミングを検出する
記憶制御方法。 - 前記検出手順において、前記書き込んだ際の前記第2の記憶状態のビット数と前記読み出した際の前記第2の記憶状態のビット数との差が所定の数よりも多い場合に、前記第1のタイミングの検出を開始する
請求項11記載の記憶制御方法。
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