JP6149136B2 - Game machine - Google Patents
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- 238000000034 method Methods 0.000 claims description 52
- 230000008569 process Effects 0.000 claims description 51
- 239000003990 capacitor Substances 0.000 claims description 42
- 230000000694 effects Effects 0.000 claims description 36
- 230000005856 abnormality Effects 0.000 claims description 34
- 230000002159 abnormal effect Effects 0.000 claims description 17
- 238000001514 detection method Methods 0.000 claims description 12
- 238000012544 monitoring process Methods 0.000 description 55
- 238000012545 processing Methods 0.000 description 23
- 101100500473 Bacillus subtilis (strain 168) abn2 gene Proteins 0.000 description 13
- 238000009499 grossing Methods 0.000 description 10
- 241000722921 Tulipa gesneriana Species 0.000 description 7
- 230000000630 rising effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000007704 transition Effects 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 5
- 230000008859 change Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- MBGVUMXBUGIIBQ-LEWJYISDSA-N 1-[(3r,4r)-1-(cyclooctylmethyl)-3-(hydroxymethyl)piperidin-4-yl]-3-ethylbenzimidazol-2-one Chemical compound C([C@H]([C@@H](C1)CO)N2C3=CC=CC=C3N(C2=O)CC)CN1CC1CCCCCCC1 MBGVUMXBUGIIBQ-LEWJYISDSA-N 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 210000000078 claw Anatomy 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 238000004377 microelectronic Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 101000911772 Homo sapiens Hsc70-interacting protein Proteins 0.000 description 1
- 101000661807 Homo sapiens Suppressor of tumorigenicity 14 protein Proteins 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 244000145845 chattering Species 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 231100000989 no adverse effect Toxicity 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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Description
本発明は、弾球遊技機やスロットマシンなど、遊技動作に起因する抽選処理によって大当り状態を発生させる遊技機に関し、特に、誤動作によるCPUリセットの可能性を抑制した遊技機に関する。 The present invention relates to a gaming machine such as a ball game machine or a slot machine that generates a big hit state by a lottery process caused by a gaming operation, and more particularly to a gaming machine that suppresses the possibility of a CPU reset due to a malfunction.
パチンコ機などの弾球遊技機は、電動チューリップや図柄始動口などの遊技部品を配置した遊技盤と、中央開口を有する本体枠とに区分されて構成されている。そして、中央開口に遊技盤を嵌合させることで遊技機が完成状態となる。 A ball game machine such as a pachinko machine is configured by being divided into a game board on which game parts such as an electric tulip and a symbol start port are arranged, and a main body frame having a central opening. And a game machine will be in a completion state by making a game board fit in a center opening.
遊技盤には、複数の表示図柄による一連の図柄変動態様を表示する図柄表示部や、開閉板が開閉される大入賞口などが設けられている。そして、図柄始動口に設けられた検出スイッチが遊技球の通過を検出すると入賞状態となり、遊技球が賞球として払出された後、図柄表示部では表示図柄が所定時間変動される。その後、7−7−7などの所定の態様で図柄が停止すると大当り状態となり、大入賞口が繰返し開放されて、遊技者に有利な利益状態を発生させている。 The game board is provided with a symbol display section for displaying a series of symbol variation modes by a plurality of display symbols, a grand prize opening for opening and closing the opening and closing plate, and the like. When the detection switch provided at the symbol start port detects the passage of the game ball, the winning state is entered, and after the game ball is paid out as a prize ball, the display symbol is changed for a predetermined time in the symbol display section. Thereafter, when the symbol is stopped in a predetermined manner such as 7-7-7, a big hit state is established, and the big winning opening is repeatedly opened to generate a profit state advantageous to the player.
この種のパチンコ機では、遊技盤裏側に設けられた遊技制御部材と、本体枠側に設けられた電気制御部材とに区分されており、機種変更時には、遊技制御部材だけを新機種のものと交換するようにしている。遊技制御部材としては、遊技動作を中心統括的に制御する主制御部や、音声演出や図柄演出を実行する演出制御部が含まれる。一方、電気制御部材としては、遊技球を遊技盤上に発射する発射制御部や、遊技者に遊技球を払出す払出制御部や、装置各部に必要な電源電圧を供給する電源部が含まれる。 This type of pachinko machine is divided into a game control member provided on the back side of the game board and an electric control member provided on the main body frame side. When changing the model, only the game control member is of the new model. I try to replace it. The game control members include a main control unit that centrally controls game operations and an effect control unit that executes sound effects and symbol effects. On the other hand, the electric control member includes a launch control unit that launches a game ball onto the game board, a payout control unit that pays out the game ball to the player, and a power supply unit that supplies a necessary power supply voltage to each unit. .
ところが、電気制御部材と遊技制御部材とは、多数の電源ラインと多数の信号ラインとで接続されているので、遊技機の交換時の入れ替え作業が煩雑であった。すなわち、本体枠の中央開口から遊技盤を取り外すに先立って、電気制御部材と遊技制御部材とを接続する多数の配線ケーブルを分離する煩雑な分離作業が必要であった。そして、その後、本体枠の中央開口に新規の遊技盤を嵌合させた後で、新規の遊技制御部材と電気制御部材とを、多数の配線ケーブルで接続する接続作業も必要となり非常に煩雑であった。 However, since the electric control member and the game control member are connected by a large number of power supply lines and a large number of signal lines, the replacement work at the time of replacement of the gaming machine is complicated. That is, prior to removing the game board from the central opening of the main body frame, a complicated separation work for separating a large number of wiring cables connecting the electric control member and the game control member is required. After that, after a new game board is fitted into the central opening of the main body frame, it is necessary to connect the new game control member and the electric control member with a number of wiring cables, which is very complicated. there were.
そこで、かかる入れ替え作業の煩雑さを解消するため、特許文献1に記載の発明が提案されている。これらの発明では、遊技盤に固定された雄型コネクタと、遊技機本体に取り付けられた雌型コネクタとを一箇所で雌雄結合させる構成を採り、遊技機本体の前面から遊技盤を装着できるようにしている。このような構成を採ると、配線ケーブルの接続法を全く知らない遊技ホールの店員でも、間違いなく、遊技機の入れ替え作業を終えることができるという大きな利点がある。 Therefore, in order to eliminate the complexity of the replacement work, the invention described in Patent Document 1 has been proposed. In these inventions, a male connector fixed to the gaming board and a female connector attached to the gaming machine main body are combined at a single location so that the gaming board can be mounted from the front of the gaming machine main body. I have to. By adopting such a configuration, there is a great advantage that even a game hall clerk who does not know the connection method of the wiring cable can definitely finish the replacement operation of the gaming machine.
しかしながら、遊技機は、通常、数ヶ月毎に新機種に変更されるので、遊技制御部材の交換を繰り返すことで、雄型コネクタと雌型コネクタの接触部分が多少とも磨耗する可能性がある。そのため、例えば、遊技機が強く叩かれたような場合には、CPUリセット信号を伝送する接触部分の振動によってチャタリングが生じて、動作中のCPUが異常リセットされてしまう可能性がある。 However, since the gaming machine is usually changed to a new model every several months, there is a possibility that the contact portion between the male connector and the female connector will be somewhat worn by repeated replacement of the game control member. Therefore, for example, when a gaming machine is strongly struck, chattering may occur due to vibration of a contact portion that transmits a CPU reset signal, and the operating CPU may be abnormally reset.
また、この異常リセットの問題は、CPUリセット信号を伝送ケーブルで伝送する限り、一箇所で雌雄コネクタを雌雄結合させる構成の遊技機に特有の問題ではない。 Further, the problem of the abnormal reset is not a problem peculiar to a gaming machine having a configuration in which the male and female connectors are coupled to each other as long as the CPU reset signal is transmitted through the transmission cable.
本発明は、上記の問題点に鑑みてなされたものであって、CPUが異常リセットされる可能性を低減化した遊技機を提供することを目的とする。 The present invention has been made in view of the above problems, and an object of the present invention is to provide a gaming machine in which the possibility that the CPU is abnormally reset is reduced.
上記の目的を達成するため、本発明は、所定の遊技動作の発生を示す検出信号に起因して抽選処理を実行し、遊技者に有利な遊技状態を発生させるか否かを決定する遊技機であって、遊技動作を中心統括的に制御する主制御手段と、前記主制御手段から出力される演出動作用の制御コマンドに基づいて演出動作を実行する演出制御手段と、交流電圧を受けて前記各制御手段で使用される複数種類の直流電圧を生成すると共に、交流電源の遮断を検知して、異常レベルの電源異常信号を出力する電源手段と、を有して構成され、前記主制御手段を構成する回路基板には、前記電源手段を構成する回路基板から受ける第一直流電圧であって、CPUに供給される電源電圧が、所定レベルに達した後、遅延コンデンサが規定レベルまで充電されるまでLレベルを維持した後にHレベルに変化するリセット信号を出力すると共に、その後、前記電源手段を構成する回路基板から受ける第二直流電圧と前記第一直流電圧とを監視して、双方又は一方の電圧が異常レベルまで降下すると、これに対応して前記リセット信号をLレベルに降下させるリセット回路を設け、前記リセット信号に基づいて、前記CPUが自動的に電源リセットされる一方、前記リセット信号がLレベルに降下する以前に、電源異常信号が異常レベルに変化するよう構成されている。 In order to achieve the above object, the present invention executes a lottery process based on a detection signal indicating the occurrence of a predetermined gaming operation, and determines whether or not to generate a gaming state advantageous to the player The main control means for centrally controlling the game operation, the effect control means for executing the effect operation based on the control command for the effect operation output from the main control means , and receiving the AC voltage And a power supply means for generating a plurality of types of DC voltages used by the respective control means , and detecting interruption of the AC power supply and outputting a power supply abnormality signal of an abnormal level, and the main control The circuit board constituting the means includes a first DC voltage received from the circuit board constituting the power supply means, and the delay capacitor reaches the specified level after the power supply voltage supplied to the CPU reaches a predetermined level. Until it is charged After holding the L level and outputs a reset signal changes to H level, then, to monitor and said first DC voltage and the second DC voltage received from the circuit board that constitutes the power unit, one or both When the voltage of the CPU drops to an abnormal level, a reset circuit for dropping the reset signal to the L level is provided correspondingly, and the CPU is automatically reset based on the reset signal, while the reset signal Before the voltage drops to the L level, the power supply abnormality signal is changed to the abnormal level .
上記した本発明によれば、リセット信号を配線ケーブルで引き回す必要がないので、CPUが異常リセットされる可能性が確実に低減される。 According to the above-described present invention, since it is not necessary to route the reset signal with the wiring cable, the possibility that the CPU is abnormally reset is reliably reduced.
以下、本発明の実施例について詳細に説明する。図1は、本実施例のパチンコ機GMを示す斜視図である。このパチンコ機GMは、島構造体に着脱可能に装着される矩形枠状の木製外枠1と、外枠1に固着されたヒンジ2を介して開閉可能に枢着される前枠3とで構成されている。この前枠3には、遊技盤5が、裏側からではなく表側から着脱自在に装着され、その前側には、ガラス扉6と前面板7とが夫々開閉自在に枢着されている。 Examples of the present invention will be described in detail below. FIG. 1 is a perspective view showing a pachinko machine GM of the present embodiment. This pachinko machine GM includes a rectangular frame-shaped wooden outer frame 1 that is detachably mounted on an island structure, and a front frame 3 that is pivotably mounted via a hinge 2 fixed to the outer frame 1. It is configured. A game board 5 is detachably attached to the front frame 3 from the front side rather than from the back side, and a glass door 6 and a front plate 7 are pivotally attached to the front side so as to be openable and closable.
ガラス扉6の外周には、LEDランプなどによる電飾ランプが、略C字状に配置されている。前面板7には発射用の遊技球を貯留する上皿8が装着され、前枠3の下部には、上皿8から溢れ出し又は抜き取った遊技球を貯留する下皿9と、発射ハンドル10とが設けられている。発射ハンドル10は発射モータと連動しており、発射ハンドル10の回動角度に応じて動作する打撃槌によって遊技球が発射される。 On the outer periphery of the glass door 6, an electric lamp such as an LED lamp is arranged in a substantially C shape. An upper plate 8 for storing game balls for launch is mounted on the front plate 7, and a lower plate 9 for storing game balls overflowing from or extracted from the upper plate 8 and a launch handle 10 are mounted at the bottom of the front frame 3. And are provided. The launch handle 10 is interlocked with the launch motor, and a game ball is launched by a striking rod that operates according to the rotation angle of the launch handle 10.
上皿8の外周面には、チャンスボタン11が設けられている。このチャンスボタン11は、遊技者の左手で操作できる位置に設けられており、遊技者は、発射ハンドル10から右手を離すことなくチャンスボタン11を操作できる。このチャンスボタン11は、通常時には機能していないが、ゲーム状態がボタンチャンス状態となると内蔵ランプが点灯されて操作可能となる。なお、ボタンチャンス状態は、必要に応じて設けられるゲーム状態である。 A chance button 11 is provided on the outer peripheral surface of the upper plate 8. The chance button 11 is provided at a position where it can be operated with the left hand of the player, and the player can operate the chance button 11 without releasing the right hand from the firing handle 10. The chance button 11 does not function normally, but when the game state becomes the button chance state, the built-in lamp is turned on and can be operated. The button chance state is a game state provided as necessary.
上皿8の右部には、カード式球貸し機に対する球貸し操作用の操作パネル12が設けられ、カード残額を3桁の数字で表示する度数表示部と、所定金額分の遊技球の球貸しを指示する球貸しスイッチと、ゲーム終了時にカードの返却を指令する返却スイッチとが設けられている。 On the right side of the upper plate 8, an operation panel 12 for ball lending operation with respect to the card-type ball lending machine is provided, a frequency display unit for displaying the remaining amount of the card with a three-digit number, and a ball of game balls for a predetermined amount A ball lending switch for instructing lending and a return switch for instructing to return the card at the end of the game are provided.
図2に示すように、遊技盤5には、金属製の外レールと内レールとからなるガイドレール13が環状に設けられ、その内側の遊技領域5aの略中央には、液晶カラーディスプレイである表示装置DISPが配置されている。また、遊技領域5aの適所には、図柄始動口15、大入賞口16、複数個の普通入賞口17(大入賞口16の左右に4つ)、通過口であるゲート18が配設されている。これらの入賞口15〜18は、それぞれ内部に検出スイッチを有しており、遊技球の通過を検出できるようになっている。 As shown in FIG. 2, the game board 5 is provided with a guide rail 13 formed of a metal outer rail and an inner rail in an annular shape, and a liquid crystal color display is provided at the approximate center of the game area 5a inside. A display device DISP is arranged. In addition, at a suitable place in the game area 5a, a symbol start opening 15, a big winning opening 16, a plurality of normal winning openings 17 (four on the right and left of the large winning opening 16), and a gate 18 serving as a passing opening are arranged. Yes. Each of these winning openings 15 to 18 has a detection switch inside, and can detect the passage of a game ball.
表示装置DISPは、大当り状態に係わる特定図柄を変動表示すると共に背景画像や各種のキャラクタなどをアニメーション的に表示する。この表示装置DISPは、中央部に特別図柄表示部Da〜Dcと右上部に普通図柄表示部19を有している。そして、特別図柄表示部Da〜Dcでは、大当り状態の招来を期待させるリーチ演出が実行されたり、特別図柄表示部Da〜Dc及びその周りでは、当否結果を不確定に報知する予告演出などが実行される。 The display device DISP variably displays a specific symbol related to the big hit state and also displays a background image, various characters, and the like in an animated manner. This display device DISP has a special symbol display part Da to Dc in the center and a normal symbol display part 19 in the upper right part. And, in the special symbol display parts Da to Dc, a reach effect is executed that expects a big hit state to be invited, or in the special symbol display parts Da to Dc and the surroundings, a notice effect that informs the result of the success / failure is executed. Is done.
普通図柄表示部19は普通図柄を表示するものであり、ゲート18を通過した遊技球が検出されると、普通図柄が所定時間だけ変動し、遊技球のゲート18の通過時点において抽出された抽選用乱数値により決定される停止図柄を表示して停止するようになっている。 The normal symbol display unit 19 displays a normal symbol. When a game ball that has passed through the gate 18 is detected, the normal symbol fluctuates for a predetermined time, and the lottery extracted at the time when the game ball passes through the gate 18 is extracted. The stop symbol determined by the random number for use is displayed and stopped.
図柄始動口15は、左右1対の開閉爪15aを備えた電動式チューリップで開閉されるよう例えば構成され、普通図柄表示部19の変動後の停止図柄が当り図柄を表示した場合には、開閉爪15aが所定時間だけ、若しくは、所定個数の遊技球を検出するまで開放されるようになっている。 For example, the symbol start opening 15 is configured to be opened and closed by an electric tulip having a pair of left and right opening and closing claws 15a. When the stop symbol after the fluctuation of the normal symbol display unit 19 displays a winning symbol, the symbol start port 15 is opened and closed. The claw 15a is opened only for a predetermined time or until a predetermined number of game balls are detected.
図柄始動口15に遊技球が入賞すると、特別図柄表示部Da〜Dcの表示図柄が所定時間だけ変動し、図柄始動口15への遊技球の入賞タイミングに応じた抽選結果に基づいて決定される停止図柄で停止する。なお、特別図柄表示部Da〜Dc及びその周りでは、一連の図柄演出の間に、予告演出が実行される場合がある。 When a game ball wins the symbol start port 15, the display symbols of the special symbol display portions Da to Dc change for a predetermined time and are determined based on the lottery result corresponding to the winning timing of the game ball to the symbol start port 15. Stop at the stop symbol. In addition, in special symbol display parts Da-Dc and its circumference, a notice effect may be performed between a series of symbol effects.
大入賞口16は、例えば前方に開放可能な開閉板16aで開閉制御されるが、特別図柄表示部Da〜Dcの図柄変動後の停止図柄が「777」などの大当り図柄のとき、「大当りゲーム」と称する特別遊技が開始され、開閉板16aが開放されるようになっている。 The big winning opening 16 is controlled to open and close by, for example, an opening / closing plate 16a that can be opened forward, but when the stop symbol after the symbol change of the special symbol display portions Da to Dc is a big hit symbol such as “777”, the “big hit game” Is started, and the opening / closing plate 16a is opened.
大入賞口16の開閉板16aが開放された後、所定時間が経過し、又は所定数(例えば10個)の遊技球が入賞すると開閉板16aが閉じる。このような動作は、最大で例えば15回まで特別遊技が継続され、遊技者に有利な状態に制御される。なお、特別図柄表示部Da〜Dcの変動後の停止図柄が特別図柄のうちの特定図柄であった場合には、特別遊技の終了後のゲームが高確率状態となるという特典が付与される。 After the opening / closing plate 16a of the big prize opening 16 is opened, the opening / closing plate 16a is closed when a predetermined time elapses or when a predetermined number (for example, 10) of game balls wins. In such an operation, the special game is continued up to 15 times, for example, and is controlled in a state advantageous to the player. In addition, when the stop symbol after the change of the special symbol display parts Da to Dc is a specific symbol of the special symbols, a privilege that the game after the end of the special game is in a high probability state is given.
図3は、上記した各動作を実現するパチンコ機GMの全体回路構成を示すブロック図である。図中の一点破線は、主に、直流電圧ラインを示している。 FIG. 3 is a block diagram showing an overall circuit configuration of the pachinko machine GM that realizes the above-described operations. A dashed line in the figure mainly indicates a DC voltage line.
図示の通り、このパチンコ機GMは、AC24Vを受けて各種の直流電圧や、電源異常信号ABN1、ABN2やシステムリセット信号(電源リセット信号)SYSなどを出力する電源基板20と、遊技制御動作を中心統括的に担う主制御基板21と、主制御基板21から受けた制御コマンドCMDに基づいてランプ演出及び音声演出を実行する演出制御基板22と、演出制御基板22から受けた制御コマンドCMD’に基づいて表示装置DISPを駆動する画像制御基板23と、主制御基板21から受けた制御コマンドCMD”に基づいて払出モータMを制御して遊技球を払い出す払出制御基板24と、遊技者の操作に応答して遊技球を発射させる発射制御基板25と、を中心に構成されている。 As shown in the figure, this pachinko machine GM mainly receives a 24V AC and outputs various DC voltages, power supply abnormality signals ABN1, ABN2, a system reset signal (power reset signal) SYS, and the like, and a game control operation. Based on the main control board 21 that performs overall control, the effect control board 22 that executes the lamp effect and the sound effect based on the control command CMD received from the main control board 21, and the control command CMD ′ received from the effect control board 22 The image control board 23 for driving the display device DISP, the payout control board 24 for controlling the payout motor M based on the control command CMD "received from the main control board 21, and paying out the game balls. It is mainly composed of a launch control board 25 that responds and launches a game ball.
但し、この実施例では、主制御基板21が出力する制御コマンドCMDは、コマンド中継基板26と演出インタフェイス基板27を経由して、演出制御基板22に伝送される。また、演出制御基板22が出力する制御コマンドCMD’は、演出インタフェイス基板27を経由して、画像制御基板23に伝送され、主制御基板21が出力する制御コマンドCMD”は、主基板中継基板28を経由して、払出制御基板24に伝送される。 However, in this embodiment, the control command CMD output from the main control board 21 is transmitted to the effect control board 22 via the command relay board 26 and the effect interface board 27. Further, the control command CMD ′ output from the effect control board 22 is transmitted to the image control board 23 via the effect interface board 27, and the control command CMD ″ output from the main control board 21 is the main board relay board. It is transmitted to the payout control board 24 via 28.
これら主制御基板21、演出制御基板22、画像制御基板23、及び払出制御基板24には、ワンチップマイコンを備えるコンピュータ回路がそれぞれ搭載されている。そこで、これらの制御基板21〜24に搭載された回路、及びその回路によって実現される動作を機能的に総称して、本明細書では、主制御部21、演出制御部22、画像制御部23、及び払出制御部24と言うことがある。なお、演出制御部22、画像制御部23、及び払出制御部24の全部又は一部がサブ制御部である。 The main control board 21, the effect control board 22, the image control board 23, and the payout control board 24 are each equipped with a computer circuit including a one-chip microcomputer. Thus, the circuits mounted on the control boards 21 to 24 and the operations realized by the circuits are collectively referred to as a function. In this specification, the main control unit 21, the effect control unit 22, and the image control unit 23 are used. , And the payout control unit 24. All or part of the effect control unit 22, the image control unit 23, and the payout control unit 24 is a sub-control unit.
ところで、このパチンコ機GMは、図3の破線で囲む枠側部材GM1と、遊技盤5の背面に固定された盤側部材GM2とに大別されている。枠側部材GM1には、ガラス扉6や前面板7が枢着された前枠3と、その外側の木製外枠1とが含まれており、機種の変更に拘わらず、長期間にわたって遊技ホールに固定的に設置される。一方、盤側部材GM2は、機種変更に対応して交換され、新たな盤側部材GM2が、元の盤側部材の代わりに枠側部材GM1に取り付けられる。なお、枠側部材1を除く全てが、盤側部材GM2である。 By the way, the pachinko machine GM is roughly divided into a frame side member GM1 surrounded by a broken line in FIG. 3 and a board side member GM2 fixed to the back of the game board 5. The frame side member GM1 includes a front frame 3 on which a glass door 6 and a front plate 7 are pivotally attached, and a wooden outer frame 1 on the outside thereof. Is fixedly installed. On the other hand, the board side member GM2 is replaced in response to the model change, and a new board side member GM2 is attached to the frame side member GM1 instead of the original board side member. All except the frame side member 1 is the panel side member GM2.
図3の破線枠に示す通り、枠側部材GM1には、電源基板20と、払出制御基板24と、発射制御基板25と、枠中継基板32とが含まれており、これらの回路基板が、前枠3の適所に各々固定されている。一方、遊技盤5の背面には、主制御基板21、演出制御基板22、画像制御基板23が、表示装置DISPやその他の回路基板と共に固定されている。そして、枠側部材GM1と盤側部材GM2とは、一箇所に集中配置された接続コネクタC1〜C4によって電気的に接続されている。 As shown in the broken line frame in FIG. 3, the frame-side member GM1 includes a power supply board 20, a payout control board 24, a launch control board 25, and a frame relay board 32, and these circuit boards are Each is fixed in place on the front frame 3. On the other hand, on the back of the game board 5, a main control board 21, an effect control board 22, and an image control board 23 are fixed together with the display device DISP and other circuit boards. And the frame side member GM1 and the board | substrate side member GM2 are electrically connected by the connection connectors C1-C4 concentratedly arranged in one place.
電源基板20は、接続コネクタC2を通して、主基板中継基板28に接続され、接続コネクタC3を通して、電源中継基板30に接続されている。そして、主基板中継基板28は、電源基板20から受けた電源異常信号ABN1、バックアップ電源BAK、及びDC5V,DC12V,DC32Vを、そのまま主制御部21に出力している。一方、電源中継基板30は、電源基板20から受けたシステムリセット信号SYSや、交流及び直流の電源電圧を、そのまま演出インタフェイス基板27に出力している。なお、演出インタフェイス基板27は、受けたシステムリセット信号SYSを、そのまま演出制御部22と画像制御部23に出力している。 The power supply board 20 is connected to the main board relay board 28 through the connection connector C2, and is connected to the power supply relay board 30 through the connection connector C3. The main board relay board 28 outputs the power supply abnormality signal ABN1, the backup power supply BAK, and DC5V, DC12V, and DC32V received from the power supply board 20 to the main control unit 21 as they are. On the other hand, the power relay board 30 outputs the system reset signal SYS received from the power board 20 and the AC and DC power supply voltages to the effect interface board 27 as they are. The production interface board 27 outputs the received system reset signal SYS to the production control unit 22 and the image control unit 23 as they are.
一方、払出制御基板24は、中継基板を介することなく、電源基板20に直結されており、主制御部21が受けると同様の電源異常信号ABN2や、バックアップ電源BAKを、その他の電源電圧と共に直接的に受けている。 On the other hand, the payout control board 24 is directly connected to the power supply board 20 without going through the relay board, and directly receives the same power abnormality signal ABN2 and backup power supply BAK as the main control unit 21 receives together with other power supply voltages. Is receiving.
電源基板20が出力するシステムリセット信号SYSは、電源基板20に交流電源24Vが投入されたことを示す電源リセット信号であり、この電源リセット信号によって演出制御部22と画像制御部23のワンチップマイコンは、その他のIC素子と共に電源リセットされるようになっている。 The system reset signal SYS output from the power supply board 20 is a power supply reset signal indicating that the AC power supply 24V has been turned on to the power supply board 20, and the one-chip microcomputer of the effect control unit 22 and the image control unit 23 by this power supply reset signal. The power is reset together with other IC elements.
但し、このシステムリセット信号SYSは、主制御部21と払出制御部24には、供給されておらず、各々の回路基板21,24のリセット回路RSTにおいて電源リセット信号(CPUリセット信号)が生成されている。そのため、例えば、接続コネクタC2がガタついたり、或いは、配線ケーブルにノイズが重畳しても、主制御部21や払出制御部24のCPUが異常リセットされるおそれはない。なお、演出制御部22と画像制御部23は、主制御部21からの制御コマンドに基づいて、従属的に演出動作を実行することから、回路構成の複雑化を回避するために、電源基板20から出力されるシステムリセット信号SYSを利用している。 However, the system reset signal SYS is not supplied to the main control unit 21 and the payout control unit 24, and a power reset signal (CPU reset signal) is generated in the reset circuit RST of each of the circuit boards 21 and 24. ing. Therefore, for example, even if the connection connector C2 is rattled or noise is superimposed on the wiring cable, there is no possibility that the CPU of the main control unit 21 or the payout control unit 24 is abnormally reset. The effect control unit 22 and the image control unit 23 execute the effect operation in a dependent manner based on the control command from the main control unit 21, so that the power supply board 20 is avoided in order to avoid complication of the circuit configuration. The system reset signal SYS output from is used.
また、この実施例では、RAMクリア信号CLRは、主制御部21で生成されて主制御部21と払出制御部24のワンチップマイコンに伝送されている。ここで、RAMクリア信号CLRは、各制御部21,24のワンチップマイコンの内蔵RAMの全領域を初期設定するか否かを決定する信号であって、係員が操作する初期化スイッチSWのON/OFF状態に対応した値を有している。 In this embodiment, the RAM clear signal CLR is generated by the main control unit 21 and transmitted to the one-chip microcomputer of the main control unit 21 and the payout control unit 24. Here, the RAM clear signal CLR is a signal for deciding whether or not to initialize all the areas of the built-in RAM of the one-chip microcomputer of each control unit 21 and 24. It has a value corresponding to the / OFF state.
主制御部21及び払出制御部24が、電源基板20から受ける電源異常信号ABN1,ABN2は、交流入力電源AC24Vが降下し始めたことを示す信号であり、この電源異常信号ABN1,ABN2を受けることによって、各制御部21、24では、停電や営業終了に先立って、必要な終了処理を開始するようになっている。また、バックアップ電源BAKは、営業終了や停電により交流電源24Vが遮断された後も、主制御部21と払出制御部24のワンチップマイコンの内蔵RAMのデータを保持するDC5Vの直流電源である。したがって、主制御部21と払出制御部25は、電源遮断前の遊技動作を電源投入後に再開できることになる(電源バックアップ機能)。このパチンコ機では少なくとも数日は、各ワンチップマイコンのRAMの記憶内容が保持されるよう設計されている。 The power supply abnormality signals ABN1 and ABN2 received from the power supply board 20 by the main control unit 21 and the payout control unit 24 are signals indicating that the AC input power supply AC24V starts to drop, and receive the power supply abnormality signals ABN1 and ABN2. Thus, the control units 21 and 24 start necessary termination processing prior to a power failure or business termination. The backup power supply BAK is a DC5V DC power source that retains data in the RAM of the one-chip microcomputer of the main control unit 21 and the payout control unit 24 even after the AC power supply 24V is shut off due to business termination or power failure. Therefore, the main control unit 21 and the payout control unit 25 can resume the game operation before power-off after power-on (power backup function). This pachinko machine is designed to retain the stored contents of the RAM of each one-chip microcomputer for at least several days.
図3に示す通り、主制御部21は、主基板中継基板28を経由して、払出制御部25に制御コマンドCMD”を送信する一方、払出制御部25からは、遊技球の払出動作を示す賞球計数信号や、払出動作の異常に係わるステイタス信号CONを受信している。ステイタス信号CONには、例えば、補給切れ信号、払出不足エラー信号、下皿満杯信号が含まれる。 As shown in FIG. 3, the main control unit 21 transmits a control command CMD ″ to the payout control unit 25 via the main board relay board 28, while the payout control unit 25 indicates a game ball payout operation. A prize ball counting signal and a status signal CON related to an abnormality in the payout operation are received, and the status signal CON includes, for example, a replenishment signal, a payout shortage error signal, and a lower plate full signal.
また、主制御部21は、遊技盤中継基板29を経由して、遊技盤5の各遊技部品に接続されている。そして、遊技盤上の各入賞口16〜18に内蔵された検出スイッチのスイッチ信号を受ける一方、電動チューリップなどのソレノイド類を駆動している。ソレノイド類や検出スイッチは、主制御部21から給電された電源電圧VB(12V)で動作するよう構成されている。そして、図柄始動口15への入賞状態などを示す各スイッチ信号は、電源電圧VB(12V)と電源電圧Vcc(5V)とで動作するインタフェースICで、TTLレベルのスイッチ信号に変換された上で、主制御部21に伝送される。 The main control unit 21 is connected to each game component of the game board 5 via the game board relay board 29. And while receiving the switch signal of the detection switch built in each winning opening 16-18 on a game board, solenoids, such as an electric tulip, are driven. The solenoids and the detection switch are configured to operate with a power supply voltage VB (12 V) supplied from the main control unit 21. Each switch signal indicating a winning state to the symbol start opening 15 is converted into a TTL level switch signal by an interface IC that operates with the power supply voltage VB (12 V) and the power supply voltage Vcc (5 V). To the main control unit 21.
図4は、電源基板20の電源回路を示す回路図である。この電源回路は、演出インタフェイス基板27に供給される直流電圧を生成する第二電源部SDと、主制御部21と払出制御部24に供給される直流電圧を生成する第一電源部FRと、電源投入と電源遮断とを監視する電源監視部MNTと、過大な交流電圧を受けるとグランドラインを遮断する電源遮断部CUTと、を有して構成されている。なお、払出制御部24に供給される他の直流電圧(DC32V)や、演出インタフェイス基板27に供給される他の直流電圧(DC32V,DC15V)については、図示を省略している。 FIG. 4 is a circuit diagram showing a power supply circuit of the power supply board 20. This power supply circuit includes a second power supply unit SD that generates a DC voltage supplied to the production interface board 27, and a first power supply unit FR that generates a DC voltage supplied to the main control unit 21 and the payout control unit 24. A power monitoring unit MNT that monitors power-on and power-off, and a power-cut-off unit CUT that cuts off the ground line when an excessive AC voltage is received. Note that illustration of other DC voltages (DC 32 V) supplied to the payout control unit 24 and other DC voltages (DC 32 V, DC 15 V) supplied to the production interface board 27 is omitted.
<第二電源部SD>
第二電源部SDは、ダイオードD1〜D4による全波整流回路と、平滑コンデンサC1と、直流電圧VB(12V)を生成するDC−DCコンバータと、直流電圧Vcc(5V)を生成するDC−DCコンバータと、平滑コンデンサC2,C3とを有して構成されている。2つのDC−DCコンバータは、何れもチョッパ型であり、平滑コンデンサC1を共通的に受けて動作している。第二電源部SDで生成された直流電圧は、演出インタフェイス基板27に伝送された後、適宜に降圧されて、演出インタフェイス基板27と、演出制御基板22と、画像制御基板23とで使用される。
<Second power supply unit SD>
The second power supply unit SD includes a full-wave rectifier circuit including diodes D1 to D4, a smoothing capacitor C1, a DC-DC converter that generates a DC voltage VB (12V), and a DC-DC that generates a DC voltage Vcc (5V). It has a converter and smoothing capacitors C2 and C3. Each of the two DC-DC converters is a chopper type, and operates in common with the smoothing capacitor C1. The direct-current voltage generated by the second power supply unit SD is transmitted to the effect interface board 27 and then stepped down as appropriate to be used by the effect interface board 27, the effect control board 22, and the image control board 23. Is done.
<第一電源部FR>
第一電源部FRは、ダイオードD1,D2,D5,D6による全波整流回路と、平滑コンデンサC4と、直流電圧VB(12V)を生成するDC−DCコンバータと、直流電圧Vcc(5V)を生成するDC−DCコンバータと、平滑コンデンサC5,C6と、ダイオードD7及びコンデンサCbとで構成された蓄電部BKとを有して構成されている。この2つのDC−DCコンバータも、チョッパ型であり、平滑コンデンサC4を共通的に受けて動作している。また、蓄電部BKで生成された直流電圧は、主制御部21と払出制御部24のワンチップマイコンの内蔵RAMのデータを保持するバックアップ電源BAKとなる。
<First power supply FR>
The first power supply unit FR generates a full-wave rectifier circuit using diodes D1, D2, D5, and D6, a smoothing capacitor C4, a DC-DC converter that generates a DC voltage VB (12V), and a DC voltage Vcc (5V). The power storage unit BK is configured by a DC-DC converter, smoothing capacitors C5 and C6, a diode D7, and a capacitor Cb. These two DC-DC converters are also of a chopper type and operate in common with the smoothing capacitor C4. The DC voltage generated by the power storage unit BK serves as a backup power supply BAK that holds data in the built-in RAM of the one-chip microcomputer of the main control unit 21 and the payout control unit 24.
第一電源部FRで生成された直流電圧VBと直流電圧Vccは、主制御部21と払出制御部24だけに供給されており、演出インタフェイス基板27に伝送される直流電圧とは配線上で区別されている。そのため、主制御部21や払出制御部24が、他のサブ制御部22,23と電源ラインを経由して接続されることがなく、高周波ノイズなどの伝送が阻止される。 The DC voltage VB and the DC voltage Vcc generated by the first power supply unit FR are supplied only to the main control unit 21 and the payout control unit 24, and the DC voltage transmitted to the effect interface board 27 is on the wiring. It is distinguished. Therefore, the main control unit 21 and the payout control unit 24 are not connected to the other sub-control units 22 and 23 via the power line, and transmission of high-frequency noise and the like is prevented.
なお、主制御部21や払出制御部24での総電流は、最大でも、電源電圧VBラインで600mAを超えることがなく、また、電源電圧Vccラインでも300mAを超えることがないので、各電源電圧VB,Vccの給電ラインの電圧降下は、全く問題にならない。 The total current in the main control unit 21 and the payout control unit 24 does not exceed 600 mA on the power supply voltage VB line and does not exceed 300 mA on the power supply voltage Vcc line. The voltage drop of the VB and Vcc power supply lines is not a problem at all.
<電源遮断部CUT>
電源遮断部CUTは、交流電圧AC24Vから所定レベルの直流電圧を生成する整流部51と、交流電源ラインLN1,LN2の過電圧時にON動作する交流監視部52と、交流監視部52のON動作に対応してOFF動作するスイッチ回路53と、を有して構成されている。
<Power cutoff unit CUT>
The power cut-off unit CUT corresponds to the rectifying unit 51 that generates a DC voltage of a predetermined level from the AC voltage AC24V, the AC monitoring unit 52 that is turned on when the AC power supply lines LN1 and LN2 are overvoltage, and the AC monitoring unit 52 that is turned on. And a switch circuit 53 that performs an OFF operation.
整流部51は、交流電源ラインLN2から交流電圧を受けるダイオードD12と、電流制限抵抗R1と、コンデンサC8及びツェナーダイオードZD2の並列回路と、が直列に接続されて構成されている。そして、正常時には、コンデンサC8の両端電圧は、ツェナーダイオードZD2の降伏電圧に一定化されている。 The rectifier 51 includes a diode D12 that receives an AC voltage from the AC power supply line LN2, a current limiting resistor R1, and a parallel circuit of a capacitor C8 and a Zener diode ZD2, which are connected in series. During normal operation, the voltage across the capacitor C8 is constant at the breakdown voltage of the Zener diode ZD2.
スイッチ回路53は、大電流容量のMOSトランジスタQ2と、コンデンサC8に並列接続されたバイアス抵抗R5と、を有して構成されている。ここで、トランジスタQ2は、コンデンサC8の両端電圧が所定レベルである限り、ON状態であって、遊技機の全回路のグランドラインとフレームグランドFGとを接続状態にしている。 The switch circuit 53 includes a MOS transistor Q2 having a large current capacity and a bias resistor R5 connected in parallel to the capacitor C8. Here, the transistor Q2 is in an ON state as long as the voltage across the capacitor C8 is at a predetermined level, and connects the ground line of all the circuits of the gaming machine and the frame ground FG.
交流監視部52は、交流電源ラインLN1,LN2に接続された2つのダイオードD8,D9と、ダイオードD8,D9の接続点に接続されたツェナーダイオードZD1と、バイアス抵抗R2,R3及びコンデンサC7の並列回路と、バイアス抵抗R3の両端電圧が上昇するとON動作するトランジスタQ1と、トランジスタQ1の電流制限抵抗R4とを有して構成されている。 The AC monitoring unit 52 includes two diodes D8 and D9 connected to the AC power supply lines LN1 and LN2, a Zener diode ZD1 connected to the connection point of the diodes D8 and D9, a bias resistor R2 and R3, and a capacitor C7 in parallel. The circuit includes a transistor Q1 that is turned on when the voltage across the bias resistor R3 increases, and a current limiting resistor R4 of the transistor Q1.
ツェナーダイオードZD1は、通常は、OFF状態であるが、交流電源ラインLN1,LN2に過大な交流電圧(例えばAC100V)が加わると、降伏状態となる。この降伏状態では、バイアス抵抗R3の両端電圧が上昇してトランジスタQ1がON動作することでコンデンサC8の両端電圧が降下する。 Zener diode ZD1 is normally in an OFF state, but when an excessive AC voltage (for example, AC 100V) is applied to AC power supply lines LN1 and LN2, it enters a breakdown state. In this breakdown state, the voltage at both ends of the bias resistor R3 increases and the transistor Q1 is turned on, so that the voltage at both ends of the capacitor C8 decreases.
すると、それまでON状態であったトランジスタQ2がOFF遷移することで、回路グランドとフレームグランドFGとが非接続となって、全ての遊技機の全ての電源電圧が遮断状態となる。電源遮断部CUTの動作内容は、以上の通りであり、交流電源ラインLN1,LN2の両端電圧が限界値を超えると、全ての遊技機の全ての電源電圧を一気に遮断する機能を果たしている。 Then, the transistor Q2 that has been in the ON state until then is turned OFF, whereby the circuit ground and the frame ground FG are disconnected, and all the power supply voltages of all the gaming machines are cut off. The operation content of the power cut-off unit CUT is as described above. When the voltage across the AC power supply lines LN1 and LN2 exceeds the limit value, the power cut-off unit CUT functions to cut off all the power supply voltages of all the gaming machines at once.
<電源監視部MNT>
次に、電源監視部MNTについて説明する。電源監視部MNTは、交流電源ラインLN1,LN2の電圧レベルを監視する給電監視部54と、電源電圧Vccを受けて比較基準電圧Voを出力する比較電圧部55と、給電監視部54と比較電圧部55の出力電圧を対比して電源異常を検出する異常検出部56と、システムリセット信号SYSを生成する電源リセット部57と、を有して構成されている。
<Power supply monitoring unit MNT>
Next, the power supply monitoring unit MNT will be described. The power supply monitoring unit MNT includes a power supply monitoring unit 54 that monitors the voltage levels of the AC power supply lines LN1 and LN2, a comparison voltage unit 55 that receives the power supply voltage Vcc and outputs a comparison reference voltage Vo, and a power supply monitoring unit 54. An abnormality detection unit 56 that detects a power supply abnormality by comparing output voltages of the unit 55 and a power supply reset unit 57 that generates a system reset signal SYS are configured.
[給電監視部54]
給電監視部54は、交流電源ラインLN1,LN2に接続された2つのダイオードD10,D11と、ダイオードD10,D11の接続点に接続された抵抗R6及びツェナーダイオードZD3の直列回路と、ツェナーダイオードZD3に並列接続されたダイオードD13及び平滑コンデンサC9の直列回路と、平滑コンデンサC9に並列接続された抵抗R7,R8の直列回路と、抵抗R8を短絡させるコンパレータA3と、を有して構成されている。
[Power supply monitoring unit 54]
The power supply monitoring unit 54 includes two diodes D10 and D11 connected to the AC power supply lines LN1 and LN2, a series circuit of a resistor R6 and a Zener diode ZD3 connected to a connection point of the diodes D10 and D11, and a Zener diode ZD3. A series circuit of a diode D13 and a smoothing capacitor C9 connected in parallel, a series circuit of resistors R7 and R8 connected in parallel to the smoothing capacitor C9, and a comparator A3 that short-circuits the resistor R8 are configured.
この実施例では、ツェナーダイオードZD3の降伏電圧が5.1V程度であり、ツェナーダイオードZD3は、電流制限抵抗R6を通して、交流電圧AC24Vを受けている。
そのため、交流入力電源の給電状態であれば、平滑コンデンサC9の両端電圧は、4.5V程度の一定値となる。また、2つの抵抗R7,R8は、その抵抗値がR8>>R7に設定されているので、抵抗R8の両端電圧Vsは、正常レベルの交流電圧AC24Vに対応して約4.5Vとなる。但し、コンパレータA3の出力がLレベルであると、これに対応して、抵抗R8の両端電圧Vsは、ほぼ0Vとなる。なお、抵抗R7は、Lレベル出力時のコンパレータA3に対する電流制限抵抗として機能する。
In this embodiment, the breakdown voltage of the Zener diode ZD3 is about 5.1V, and the Zener diode ZD3 receives the AC voltage AC24V through the current limiting resistor R6.
For this reason, when the AC input power supply is in a power supply state, the voltage across the smoothing capacitor C9 is a constant value of about 4.5V. Since the resistance values of the two resistors R7 and R8 are set to R8 >> R7, the both-ends voltage Vs of the resistor R8 is about 4.5V corresponding to the normal level AC voltage AC24V. However, if the output of the comparator A3 is at L level, the voltage Vs across the resistor R8 is substantially 0V correspondingly. The resistor R7 functions as a current limiting resistor for the comparator A3 when the L level is output.
コンパレータA3は、他のコンパレータA1〜A4と共に、QUADコンパレータ(NJM2901)で構成されている。このQUADコンパレータには、4つのコンパレータA1〜A4が内蔵されているが、何れのコンパレータA1〜A4も、オープンコレクタタイプとなっている(図6(i)参照)。 The comparator A3 is composed of a QUAD comparator (NJM2901) together with other comparators A1 to A4. This QUAD comparator includes four comparators A1 to A4, but each of the comparators A1 to A4 is an open collector type (see FIG. 6 (i)).
そして、コンパレータA3のマイナス端子には、比較電圧部55の出力電圧Voが供給され、プラス端子には、定常状態では2.8V程度の比較電圧V1が供給されている。この比較電圧V1は、第一電源部FRが生成した二種類の電源電圧Vcc,VBを抵抗で分圧して生成されている。 The output voltage Vo of the comparison voltage unit 55 is supplied to the minus terminal of the comparator A3, and the comparison voltage V1 of about 2.8V is supplied to the plus terminal in the steady state. The comparison voltage V1 is generated by dividing the two types of power supply voltages Vcc and VB generated by the first power supply unit FR with resistors.
後述するように、電源投入時には、比較電圧部55の出力電圧Voは、レベル上昇中の電源電圧Vccに対応したレベルとなる(Vo=Vcc−Vf−Δ)。なお、VfとΔは、ダイオードD14,D15と、抵抗R9における電圧降下である。 As will be described later, when the power is turned on, the output voltage Vo of the comparison voltage unit 55 becomes a level corresponding to the power supply voltage Vcc whose level is rising (Vo = Vcc−Vf−Δ). Vf and Δ are voltage drops in the diodes D14 and D15 and the resistor R9.
一方、比較電圧V1は、電源電圧Vcc,VBを分圧して生成されるので、電源投入直後は、比較電圧部55の出力電圧Voより低い。そのため、電源投入直後の過渡状態では、コンパレータA3の出力がLレベルとなって抵抗R8を短絡させ、その結果、給電監視部54の出力電圧Vsがほぼ0Vとなる。 On the other hand, since the comparison voltage V1 is generated by dividing the power supply voltages Vcc and VB, immediately after the power is turned on, it is lower than the output voltage Vo of the comparison voltage unit 55. Therefore, in a transient state immediately after the power is turned on, the output of the comparator A3 becomes L level to short-circuit the resistor R8. As a result, the output voltage Vs of the power supply monitoring unit 54 becomes almost 0V.
一方、電源電圧Vcc,VBが所定レベルに達した定常状態では、比較電圧V1が、2.8V程度となる一方、比較電圧部55の出力電圧Voは2.5V程度に一定化される。つまり、コンパレータA3は、[プラス入力への入力電圧]>[マイナス端子への入力電圧]の大小関係となるが、コンパレータA3の出力部がオープンコレクタであり(図6(i)参照)、図4に示す通り、その出力端子がプルアップされていないので、コンパレータA3の出力部は開放状態となって他の回路に影響を与えない。 On the other hand, in a steady state in which the power supply voltages Vcc and VB have reached a predetermined level, the comparison voltage V1 is about 2.8V, while the output voltage Vo of the comparison voltage unit 55 is kept constant at about 2.5V. That is, the comparator A3 has a magnitude relationship of [input voltage to the plus input]> [input voltage to the minus terminal], but the output part of the comparator A3 is an open collector (see FIG. 6 (i)). As shown in FIG. 4, since the output terminal is not pulled up, the output section of the comparator A3 is opened and does not affect other circuits.
以上説明した給電監視部54の動作を整理すると以下の通りである。
(1)交流電圧AC24Vが投入された電源投入直後は、抵抗R8がコンパレータA3の出力部によって短絡されるので、抵抗R8の両端電圧Vsがほぼ0Vとなる。
(2)その後、電源電圧Vccが正常レベル近くまで増加すると、コンパレータA3の出力部が開放状態となるので、抵抗R8の両端電圧Vsは、ツェナーダイオードZD3の両端電圧に対応してほぼ4.5Vとなる。
(3)交流電圧AC24Vが遮断状態となると、抵抗R8の両端電圧Vsは、素早く0Vまで降下する。しかし、交流電圧AC24Vが遮断されても、しばらくは、電源電圧Vcc,VBが所定レベルを維持するので、コンパレータA3の出力部は、そのまま開放状態を維持する。
The operation of the power supply monitoring unit 54 described above is organized as follows.
(1) Immediately after the power is turned on when the AC voltage AC24V is turned on, the resistor R8 is short-circuited by the output part of the comparator A3, so that the voltage Vs across the resistor R8 becomes approximately 0V.
(2) Thereafter, when the power supply voltage Vcc increases to near the normal level, the output part of the comparator A3 is opened, so that the voltage Vs across the resistor R8 is approximately 4.5 V corresponding to the voltage across the Zener diode ZD3. It becomes.
(3) When the AC voltage AC24V is cut off, the voltage Vs across the resistor R8 quickly drops to 0V. However, even if the AC voltage AC24V is cut off, the power supply voltages Vcc and VB maintain a predetermined level for a while, so that the output part of the comparator A3 maintains the open state as it is.
[比較電圧部55]
比較電圧部55は、第一電源部FRと第二電源部SDとで別々に生成された2つの電源電圧Vcc,Vccを各アノード端子に受けるダイオードD14,D15と、ダイオードD14,D15の各カソード端子に接続される電流制限抵抗R9と、電圧生成部GNと、が直列に接続されて構成されている。この実施例では、電圧生成部GNとして、シャントレギュレータ(HA17431:RENESAS)を使用している。
[Comparison voltage unit 55]
The comparison voltage unit 55 includes diodes D14 and D15 that receive two power supply voltages Vcc and Vcc generated separately by the first power supply unit FR and the second power supply unit SD at respective anode terminals, and cathodes of the diodes D14 and D15. A current limiting resistor R9 connected to the terminal and the voltage generator GN are connected in series. In this embodiment, a shunt regulator (HA17431: RENESAS) is used as the voltage generator GN.
このシャントレギュレータは、アノード端子Aとカソード端子Kと比較端子REFとを有するが、アノード端子Aとカソード端子Kとを接続した図示の状態では、ツェナーダイオードと同等に機能して、降伏動作時には、アノード・カソード端子間に一定の基準電圧Vo(2.5V)を出力する(図6(h)参照)。一方、非降伏動作時には、内部回路がOFF動作して、アノード・カソード端子間が開放状態となる。 This shunt regulator has an anode terminal A, a cathode terminal K, and a comparison terminal REF. In the state shown in the figure, in which the anode terminal A and the cathode terminal K are connected, the shunt regulator functions in the same manner as a Zener diode. A constant reference voltage Vo (2.5 V) is output between the anode and cathode terminals (see FIG. 6H). On the other hand, during the non-breakdown operation, the internal circuit is turned OFF, and the anode and cathode terminals are opened.
したがって、電源投入時、電源電圧Vccが所定レベルに達するまでは、比較電圧部55(電圧生成部GN)の出力電圧Voは、レベル上昇中の電源電圧Vccに対応して、Vo=Vcc−Vf−Δとなる。一方、電源電圧Vccが所定レベルに達すると、比較電圧部55の出力電圧Voは、一定の比較基準電圧(2.5V)となる。 Therefore, when the power is turned on, until the power supply voltage Vcc reaches a predetermined level, the output voltage Vo of the comparison voltage unit 55 (voltage generation unit GN) corresponds to the power supply voltage Vcc whose level is rising, Vo = Vcc−Vf. −Δ. On the other hand, when the power supply voltage Vcc reaches a predetermined level, the output voltage Vo of the comparison voltage unit 55 becomes a constant comparison reference voltage (2.5 V).
[異常検出部56]
異常検出部56は、主制御部21への電源異常信号ABN1を生成するコンパレータA1と、払出制御部24への電源異常信号ABN2を生成するコンパレータA2と、各コンパレータA1,A2のプルアップ抵抗R10,R11と、各コンパレータA1,A2の入力端子間に接続されたコンデンサCsとを有して構成されている。各コンパレータA1,A2のマイナス端子には、比較電圧部55の出力電圧Voが供給され、プラス端子には、抵抗R8の両端電圧Vsが供給されている。なお、コンパレータA1,A2は、先に説明したQUADコンパレータ(NJM2901)に内蔵されている。
[Abnormality detection unit 56]
The abnormality detection unit 56 includes a comparator A1 that generates a power supply abnormality signal ABN1 to the main control unit 21, a comparator A2 that generates a power supply abnormality signal ABN2 to the payout control unit 24, and pull-up resistors R10 of the comparators A1 and A2. , R11 and a capacitor Cs connected between the input terminals of the comparators A1, A2. The output voltage Vo of the comparison voltage unit 55 is supplied to the minus terminals of the comparators A1 and A2, and the voltage Vs across the resistor R8 is supplied to the plus terminal. The comparators A1 and A2 are built in the QUAD comparator (NJM2901) described above.
給電監視部54が前記した(1)〜(3)の通りに動作するので、これに対応して異常検出部56は、以下の通りに動作する。 Since the power supply monitoring unit 54 operates as described above in (1) to (3), the abnormality detection unit 56 operates as follows in response to this.
(1)交流電圧AC24Vが投入された電源投入直後は、抵抗R8の両端電圧Vsがほぼ0Vであり、一方、比較電圧部55の出力電圧Voは、レベル上昇中の電源電圧Vccに対応して、Vcc−Vf−Δとなる。そのため、コンパレータA1,A2が出力する電源異常信号ABN1,ABN2は、レベル変動することなく、Lレベルを安定的に維持する。図6(c)のタイミングT0〜T1は、この電源投入時の安定したLレベル状態を示している。 (1) Immediately after the power is turned on when the AC voltage AC24V is turned on, the voltage Vs across the resistor R8 is almost 0V, while the output voltage Vo of the comparison voltage unit 55 corresponds to the power supply voltage Vcc whose level is rising. Vcc−Vf−Δ. Therefore, the power supply abnormality signals ABN1 and ABN2 output from the comparators A1 and A2 stably maintain the L level without changing the level. Timings T0 to T1 in FIG. 6C show a stable L level state when the power is turned on.
(2)その後、レベル上昇中の電源電圧Vccが所定レベルを超えた後は、比較電圧部55の出力電圧Voは、2.5Vを維持する。また、電源電圧Vccが正常レベル近くまで増加すると、コンパレータA3の出力部が開放状態となるので、抵抗R8の両端電圧Vsは、ツェナーダイオードZD3の両端電圧に対応してほぼ4.5Vとなる。 (2) Thereafter, after the power supply voltage Vcc whose level is rising exceeds a predetermined level, the output voltage Vo of the comparison voltage unit 55 is maintained at 2.5V. Further, when the power supply voltage Vcc increases to near the normal level, the output part of the comparator A3 is opened, so that the voltage Vs across the resistor R8 becomes approximately 4.5V corresponding to the voltage across the Zener diode ZD3.
そのため、コンパレータA1,A2が出力する電源異常信号ABN1,ABN2がHレベルに遷移して、その後は、正常状態を示すHレベルを定常的に維持する。図6(c)のタイミングT1以降は、正常レベルの電源異常信号ABN1,ABN2を示している。 Therefore, the power supply abnormality signals ABN1 and ABN2 output from the comparators A1 and A2 transition to the H level, and thereafter the H level indicating the normal state is constantly maintained. After timing T1 in FIG. 6C, normal level power supply abnormality signals ABN1, ABN2 are shown.
(3)その後、何らかの理由で交流電圧AC24Vが遮断状態となると、抵抗R8の両端電圧Vsは、素早く0Vまで降下する。しかし、電源電圧Vcc,VBは、しばらく所定レベルを維持するので、コンパレータA3や比較電圧部55は、それまでの動作を維持する。 (3) Thereafter, when the AC voltage AC24V is cut off for some reason, the voltage Vs across the resistor R8 quickly drops to 0V. However, since the power supply voltages Vcc and VB are maintained at a predetermined level for a while, the comparator A3 and the comparison voltage unit 55 maintain the operation so far.
したがって、図6(a)のタイミングT7において、交流電圧AC24Vが遮断状態になると、コンパレータA1,A2が出力する電源異常信号ABN1,ABN2は、直ちに、HレベルからLレベルに遷移して異常事態の発生を示す。なお、主制御部21と払出制御部24では、この電源異常信号ABN1,ABN2を定時的にチェックしており、電源異常信号ABN1,ABN2がLレベルに遷移したことを確認すると、直ちにバックアップ処理を開始するようになっている。 Therefore, when the AC voltage AC24V is cut off at the timing T7 in FIG. 6A, the power supply abnormality signals ABN1 and ABN2 output from the comparators A1 and A2 immediately transition from the H level to the L level to cause an abnormal situation. Indicates occurrence. The main control unit 21 and the payout control unit 24 regularly check the power supply abnormality signals ABN1 and ABN2, and immediately confirm that the power supply abnormality signals ABN1 and ABN2 have transitioned to the L level. It is supposed to start.
[電源リセット部57]
次に、コンパレータA4で構成された電源リセット部57について説明する。図示の通り、コンパレータA4の出力端子には、プルアップ抵抗R12が接続され、出力端子とプラス端子との間には、抵抗RfとコンデンサCfの直列回路が接続されている。また、コンパレータA4のマイナス端子には、比較電圧部55の出力電圧Voが供給され、プラス端子には、定常状態では2.95V程度の比較電圧V2が供給されている。この比較電圧V2は、第二電源部SDが生成した二種類の電源電圧Vcc,VBを抵抗で分圧して生成されている。
[Power reset unit 57]
Next, the power reset unit 57 composed of the comparator A4 will be described. As illustrated, a pull-up resistor R12 is connected to the output terminal of the comparator A4, and a series circuit of a resistor Rf and a capacitor Cf is connected between the output terminal and the plus terminal. Further, the output voltage Vo of the comparison voltage unit 55 is supplied to the minus terminal of the comparator A4, and the comparison voltage V2 of about 2.95V is supplied to the plus terminal in the steady state. The comparison voltage V2 is generated by dividing the two types of power supply voltages Vcc and VB generated by the second power supply unit SD with resistors.
電源リセット部57は、上記の通りに構成されているので、以下の通りに動作する。 Since the power reset unit 57 is configured as described above, it operates as follows.
(1)交流電圧AC24Vが投入された電源投入直後は、比較電圧部55の出力電圧Voは、レベル上昇中の電源電圧Vccに対応して、Vcc−Vf−Δとなる。一方、比較電圧V2は、第二電源部SDの電源電圧Vcc,VBを分圧して生成されるので、レベル上昇中の出力電圧Voより低い。そのため、このような過渡状態では、コンパレータA4から出力されるシステムリセット信号SYSがLレベルとなる(図6(a)参照)。 (1) Immediately after the power is turned on when the AC voltage AC24V is turned on, the output voltage Vo of the comparison voltage unit 55 becomes Vcc−Vf−Δ corresponding to the power supply voltage Vcc whose level is rising. On the other hand, since the comparison voltage V2 is generated by dividing the power supply voltages Vcc and VB of the second power supply unit SD, it is lower than the output voltage Vo during the level increase. Therefore, in such a transient state, the system reset signal SYS output from the comparator A4 becomes L level (see FIG. 6A).
(2)その後、レベル上昇中の電源電圧Vccが所定レベルに達した後は、比較電圧部55の出力電圧Voは、2.5Vを維持する。また、電源電圧Vcc,VBが正常レベル近くまで増加すると、比較電圧V2が定常値2.95Vに近づく。そのため、コンパレータA4から出力されるシステムリセット信号SYSは、適宜なタイミングで、LレベルからHレベルに遷移する。 (2) Thereafter, after the power supply voltage Vcc whose level is rising reaches a predetermined level, the output voltage Vo of the comparison voltage unit 55 is maintained at 2.5V. Further, when the power supply voltages Vcc and VB increase to near the normal level, the comparison voltage V2 approaches the steady value 2.95V. Therefore, the system reset signal SYS output from the comparator A4 transitions from the L level to the H level at an appropriate timing.
このようにして生成されたシステムリセット信号SYSは、演出インタフェイス基板27を経由して、演出制御部22と画像制御部23に伝送されるが、各制御部22,制御部23に設けられた遅延回路を経由してCPUやその他のICを電源リセットしている。なお、抵抗RfとコンデンサCfの直列回路も、遷移動作を遅延させる機能を発揮する。 The system reset signal SYS generated in this way is transmitted to the effect control unit 22 and the image control unit 23 via the effect interface board 27, and is provided in each control unit 22 and control unit 23. The power of the CPU and other ICs is reset via the delay circuit. Note that the series circuit of the resistor Rf and the capacitor Cf also exhibits a function of delaying the transition operation.
図5(a)は、主制御部21と払出制御部24に配置されたリセット回路RSTを示す回路図である。この実施例では、電源電圧監視用IC1(MB3771富士通マイクロエレクトロニクス)と、ウォッチドッグタイマ機能付き電源電圧監視用IC2(MB3773富士通マイクロエレクトロニクス)とを活用してリセット回路RSTを構成している。 FIG. 5A is a circuit diagram showing the reset circuit RST arranged in the main control unit 21 and the payout control unit 24. In this embodiment, the reset circuit RST is configured by utilizing the power supply voltage monitoring IC 1 (MB3771 Fujitsu Microelectronics) and the power supply voltage monitoring IC2 with a watchdog timer function (MB3773 Fujitsu Microelectronics).
図5(b)の等価回路を示す通り、電源電圧監視用IC1は、2つのコンパレータCompA,CompBを内蔵して構成されている。そして、2つのコンパレータCompA,CompBのプラス端子は、内蔵回路によって1.24V程度に設定される。 As shown in the equivalent circuit of FIG. 5B, the power supply voltage monitoring IC 1 includes two comparators CompA and CompB. The plus terminals of the two comparators CompA and CompB are set to about 1.24V by the built-in circuit.
また、実施例の回路構成では、Vsa端子がコンデンサC11を経由してグランドに接続されているので、コンパレータCompAのマイナス端子の電位は、内蔵された抵抗で分圧されて1.4V程度となる。一方、Vsb端子には、外付けの分圧抵抗R20、R21によって電源電圧VBが分圧して供給されているので、Vsb端子の電位は、VB*R21/(R20+R21)である。なお、抵抗R21には、電圧安定用のコンデンサC12が並列接続されている。また、Ct端子には遅延コンデンサC10が接続されている。 In the circuit configuration of the embodiment, since the Vsa terminal is connected to the ground via the capacitor C11, the potential of the negative terminal of the comparator CompA is divided by the built-in resistor and becomes about 1.4V. . On the other hand, since the power supply voltage VB is divided and supplied to the Vsb terminal by external voltage dividing resistors R20 and R21, the potential of the Vsb terminal is VB * R21 / (R20 + R21). A voltage stabilizing capacitor C12 is connected in parallel to the resistor R21. A delay capacitor C10 is connected to the Ct terminal.
電源電圧監視用IC1は、図5(b)の内部回路を有しているので、電源投入後、電源電圧Vccが所定レベルまで上昇すると(図6(d)のタイミングT2参照)、内蔵された定電流源によって、遅延コンデンサC10の充電が開始される。そして、遅延コンデンサC10が所定レベルまで充電されるまでの間は(図6(e)のT3参照)、リセット端子から出力される基礎リセット信号RS1がLレベルに維持される。なお、このリセットホールド時間Tpo[S]は、外付けコンデンサC10の容量に対応してTpo[S]=105*C10[F]となっている。 Since the power supply voltage monitoring IC 1 has the internal circuit of FIG. 5B, when the power supply voltage Vcc rises to a predetermined level after the power is turned on (see timing T2 in FIG. 6D), it is built in. Charging of the delay capacitor C10 is started by the constant current source. Until the delay capacitor C10 is charged to a predetermined level (see T3 in FIG. 6E), the basic reset signal RS1 output from the reset terminal is maintained at the L level. The reset hold time Tpo [S] is Tpo [S] = 10 5 * C10 [F] corresponding to the capacitance of the external capacitor C10.
このようにして、タイミングT3でHレベルとなった基礎リセット信号RS1は、電源電圧Vcc,VBが降下しない限り、そのレベルを維持する。しかし、Vsb端子の電位は、VB*R21/(R20+R21)であって、このVsb端子において電源電圧VBのレベルを監視している。同様に、Vsa端子の電位は、内蔵抵抗40kΩ、100kΩに対応して、Vcc*40/(40+1001)であって、このVsa端子において電源電圧Vccのレベルを監視している。 In this way, the basic reset signal RS1 that has become H level at the timing T3 maintains that level unless the power supply voltages Vcc and VB drop. However, the potential of the Vsb terminal is VB * R21 / (R20 + R21), and the level of the power supply voltage VB is monitored at this Vsb terminal. Similarly, the potential of the Vsa terminal is Vcc * 40 / (40 + 1001) corresponding to the built-in resistors 40 kΩ and 100 kΩ, and the level of the power supply voltage Vcc is monitored at this Vsa terminal.
そのため、交流入力AC24Vの遮断や、電源部FR,SDの故障などによって、電源電圧Vcc,VBの双方又は一方の電圧レベルが降下すると(図6(d)のタイミングT8参照)、内蔵コンパレータCompA,CompBのいずれかの出力端子がHレベルに遷移する。すると、内蔵されたフリップフロップがセットされて、リセット端子から出力される基礎リセット信号RS1が、直ちにLレベルに降下する(図6(e)のタイミングT8参照)。 For this reason, when the voltage level of both or one of the power supply voltages Vcc and VB drops due to interruption of the AC input AC 24V or failure of the power supply units FR and SD (see timing T8 in FIG. 6D), the built-in comparators CompA, Any output terminal of CompB transitions to the H level. Then, the built-in flip-flop is set, and the basic reset signal RS1 output from the reset terminal immediately falls to the L level (see timing T8 in FIG. 6E).
なお、Vsa端子とVsb端子には、適宜な容量のコンデンサC11,C12が接続されているので、電源電圧VB,Vccが短時間だけ低下して回復するような場合(瞬低状態)には、基礎リセット信号RS1が出力されることはない。 In addition, since capacitors C11 and C12 having appropriate capacities are connected to the Vsa terminal and the Vsb terminal, when the power supply voltages VB and Vcc are reduced and recovered for a short time (instantaneous low state), The basic reset signal RS1 is not output.
上記の通りに動作する電源電圧監視用IC1に対応して、基礎リセット信号RS1は、2つのNOTゲートG1,G2を経由して、I/Oリセット信号として主制御部21や払出制御部24に搭載されたデータ入出力用ICのリセット端子に供給される。好ましくは、ラッチ機能を有するデータ入出力用ICに基礎リセット信号(I/Oリセット信号)RS1が供給される。そのため、電源投入時にランダムにラッチされたデータ入出力用IC(例えば、SN74273、SN74LV8155など)のデータが、基礎リセット信号RS1によって確実にクリアされる。 Corresponding to the power supply voltage monitoring IC 1 operating as described above, the basic reset signal RS1 is sent to the main control unit 21 and the payout control unit 24 as an I / O reset signal via the two NOT gates G1 and G2. It is supplied to the reset terminal of the mounted data input / output IC. Preferably, a basic reset signal (I / O reset signal) RS1 is supplied to a data input / output IC having a latch function. Therefore, the data of the data input / output ICs (for example, SN74273, SN74LV8155, etc.) latched at random when the power is turned on is surely cleared by the basic reset signal RS1.
またNOTゲートG1を経由した基礎リセット信号RS1バーは、ウォッチドッグタイマ機能付き電源電圧監視用IC2に供給されている。図示の通り、電源電圧監視用IC2のCt端子には、遅延コンデンサC15が接続され、CK端子には、ワンチップマイコンからクリアパルスが供給されるよう構成されている。 The basic reset signal RS1 bar via the NOT gate G1 is supplied to the power supply voltage monitoring IC 2 with a watchdog timer function. As shown in the figure, a delay capacitor C15 is connected to the Ct terminal of the power supply voltage monitoring IC 2, and a clear pulse is supplied to the CK terminal from a one-chip microcomputer.
また、電源電圧監視用IC2のVs端子は、コンデンサC14を経由してグランドに接続され、コンデンサC14には、トランジスタQ3のコレクタ端子とエミッタ端子とが並列接続されている。そして、トランジスタQ3のベース端子には、バイアス抵抗R23,R24によって分圧された基礎リセット信号RS1バーが供給されている。 The Vs terminal of the power supply voltage monitoring IC 2 is connected to the ground via the capacitor C14, and the collector terminal and the emitter terminal of the transistor Q3 are connected in parallel to the capacitor C14. The base reset signal RS1 bar divided by the bias resistors R23 and R24 is supplied to the base terminal of the transistor Q3.
電源電圧監視用IC2は、図5(c)の内部回路を有しており、Vs端子が開放状態であれば、Vs端子の電位は、内蔵抵抗によって1.4V程度に設定されている。また、このVs端子は、内蔵されたコンパレータCompSのマイナス端子に接続され、コンパレータCompSのプラス端子には、内蔵回路によって1.24V程度の電圧が供給されている。 The power supply voltage monitoring IC 2 has the internal circuit of FIG. 5C, and when the Vs terminal is in an open state, the potential of the Vs terminal is set to about 1.4 V by a built-in resistor. The Vs terminal is connected to the minus terminal of the built-in comparator CompS, and a voltage of about 1.24 V is supplied to the plus terminal of the comparator CompS by the built-in circuit.
以下、電源電圧監視用IC2の動作を説明すると、電源投入後、タイミングT3(図6(f)参照)に至るまでの期間は、基礎リセット信号RS1バーがHレベルであるので、トランジスタQ3がON状態である。そのため、電源電圧監視用IC2のVs端子の電位が0Vであって、コンパレータCompSの出力がHレベルとなる。 Hereinafter, the operation of the power supply voltage monitoring IC 2 will be described. Since the basic reset signal RS1 bar is at the H level during the period from the power-on to the timing T3 (see FIG. 6F), the transistor Q3 is turned on. State. Therefore, the potential of the Vs terminal of the power supply voltage monitoring IC 2 is 0 V, and the output of the comparator CompS becomes H level.
ところが、タイミングT3において、基礎リセット信号RS1バーがLレベルに遷移してトランジスタQ3がOFF状態となると、コンパレータCompSの出力がLレベルに遷移することで、内蔵されたフリップフロップがリセット状態となり、遅延コンデンサC15への充電動作が開始される。そして、遅延コンデンサC15が所定レベルまで充電された後(図6(g)のタイミングT4参照)、CPUリセット信号RS2がLレベルからHレベルに遷移する。 However, when the basic reset signal RS1 bar transits to L level and the transistor Q3 enters the OFF state at timing T3, the output of the comparator CompS transits to L level, so that the built-in flip-flop enters the reset state and delays. The charging operation to the capacitor C15 is started. Then, after the delay capacitor C15 is charged to a predetermined level (see timing T4 in FIG. 6G), the CPU reset signal RS2 changes from the L level to the H level.
CPUリセット信号RS2がLレベルの間は、ワンチップマイコンのリセット端子がLレベルに維持されるので、CPUコアその他は確実にリセット状態となる。なお、リセットホールド時間Tpr[mS]は、外付けコンデンサC15の容量に対応して、Tpr[mS]=1000*C15[μF]となっている。 While the CPU reset signal RS2 is at the L level, the reset terminal of the one-chip microcomputer is maintained at the L level, so that the CPU core and others are surely reset. The reset hold time Tpr [mS] is Tpr [mS] = 1000 * C15 [μF] corresponding to the capacitance of the external capacitor C15.
この電源電圧監視用IC2では、CPUリセット信号RS2がHレベルに遷移して、ワンチップマイコンが動作開始するタイミングに合わせ、電源電圧監視用IC2に内蔵されたウォッチドッグタイマ回路が動作を開始するよう構成されている。 In this power supply voltage monitoring IC 2, the watchdog timer circuit built in the power supply voltage monitoring IC 2 starts to operate at the timing when the CPU reset signal RS 2 transitions to the H level and the one-chip microcomputer starts operating. It is configured.
そのため、その後は、ウォッチドッグタイマ機能が発揮される。具体的に確認すると、ワンチップマイコンの動作開始に合わせて、電源電圧監視用IC2では、遅延コンデンサC15の放電動作が開始され、ワンチップマイコンがクリアパルスを供給する毎に、遅延コンデンサC15の放電動作が充電動作に切り替わる。 Therefore, after that, the watchdog timer function is exhibited. Specifically, when the operation of the one-chip microcomputer is started, the power supply voltage monitoring IC 2 starts the discharge operation of the delay capacitor C15. Every time the one-chip microcomputer supplies a clear pulse, the discharge of the delay capacitor C15 is started. The operation switches to the charging operation.
しかし、プログラム暴走などのトラブルが発生すると(図6(g)のタイミングT5参照)、遅延コンデンサC15の放電動作が継続されることになり、Ct端子の電位が0.4V程度まで降下すると、CPUリセット信号RS2が強制的にLレベルに遷移される。その後、CPUリセット信号RS2は、Lレベルに維持されるが、所定の維持時間Twrの経過後、CPUリセット信号RS2がHレベルに復帰すると、CPUは、電源投入状態と同様の初期処理プログラムの実行を開始する。なお、継続時間Twr[mS]は、遅延コンデンサC15の容量に対応して、Twr[mS]=20*C15[μF]となっている。 However, when trouble such as program runaway occurs (see timing T5 in FIG. 6G), the discharging operation of the delay capacitor C15 is continued, and when the potential of the Ct terminal drops to about 0.4 V, the CPU The reset signal RS2 is forcibly transitioned to the L level. Thereafter, the CPU reset signal RS2 is maintained at the L level. However, when the CPU reset signal RS2 returns to the H level after the elapse of the predetermined maintenance time Twr, the CPU executes an initial processing program similar to that in the power-on state. To start. The duration Twr [mS] is Twr [mS] = 20 * C15 [μF] corresponding to the capacity of the delay capacitor C15.
次に、電源遮断時における電源電圧監視用IC2の動作を説明する。電源電圧Vccが所定レベル(4.2V)まで降下すると、CPUリセット信号RS2がLレベルに遷移する(図6(g)のタイミングT8)。そして、その後は、ウォッチドッグタイマ回路の動作が禁止される。 Next, the operation of the power supply voltage monitoring IC 2 when the power is shut off will be described. When the power supply voltage Vcc drops to a predetermined level (4.2 V), the CPU reset signal RS2 changes to the L level (timing T8 in FIG. 6 (g)). Thereafter, the operation of the watchdog timer circuit is prohibited.
ところで、本実施例では、ワンチップマイコンに内蔵されたウォッチドッグタイマ回路を活用せず、あえて、外付けの専用IC2を使用している。それは、CPUが暴走するような異常時には、ワンチップマイコンの内蔵回路にも、何らかの異常が発生している可能性を否定できないため、万全の安全対策を採ったことによる。 By the way, in this embodiment, the watchdog timer circuit built in the one-chip microcomputer is not utilized, and an external dedicated IC 2 is used. This is because when the CPU runs out of control, it is impossible to deny the possibility that some kind of abnormality has occurred in the built-in circuit of the one-chip microcomputer.
また、本実施例では、電源電圧監視用IC1と電源電圧監視用IC2とを重複して配置し、電源電圧監視用IC2から出力される電源リセット信号(CPUリセット信号)RS2を、ワンチップマイコンだけに供給し、電源電圧監視用IC1から出力される電源リセット信号(基礎リセット信号)RS1を、ワンチップマイコン以外のデータ入出力用ICだけに供給している。また、電源電圧監視用IC2のウォッチドッグタイマ機能によって生成されたCPUリセット信号RS2は、ワンチップマイコンだけに供給されているが、このような構成を採る理由は以下の通りである。 Further, in this embodiment, the power supply voltage monitoring IC 1 and the power supply voltage monitoring IC 2 are arranged in an overlapping manner, and the power supply reset signal (CPU reset signal) RS2 output from the power supply voltage monitoring IC 2 is used only for the one-chip microcomputer. The power supply reset signal (basic reset signal) RS1 output from the power supply voltage monitoring IC 1 is supplied only to the data input / output IC other than the one-chip microcomputer. The CPU reset signal RS2 generated by the watchdog timer function of the power supply voltage monitoring IC 2 is supplied only to the one-chip microcomputer. The reason for adopting such a configuration is as follows.
先ず、本実施例の弾球遊技機は、電源バックアップ機能を有しているので、電源投入時に、電源遮断前(前日や停電前)の遊技を再開することもある。そのため、電源投入時には、特に、ラッチ機能を有するデータ入出力用ICを確実にリセット状態にする必要がある。但し、リセットホールド時間は、短くて足りるので、電源電圧監視用IC1を利用して電源リセット信号(基礎リセット信号)RS1を生成している。 First, since the ball game machine according to the present embodiment has a power backup function, the game before the power interruption (before the previous day or before the power failure) may be resumed when the power is turned on. Therefore, when the power is turned on, in particular, it is necessary to reliably reset the data input / output IC having a latch function. However, since the reset hold time is short enough, the power supply reset signal (basic reset signal) RS1 is generated using the power supply voltage monitoring IC1.
一方、ワンチップマイコンについては、電源電圧Vcc,VBが安定した後、十分なリセットホールド時間が必要である。また、前記した理由から、ウォッチドッグタイマ回路を外付けするのが好ましく、このウォッチドッグタイマによるCPUリセット信号RS2についても、所望のリセットホールド時間が必要となる。そこで、本実施例では、電源電圧監視用IC1と電源電圧監視用IC2とを直列的に接続して、最適なリセットホールド時間(=Tpo+Tpr)を有する電源リセット信号(CPUリセット信号)RS2を生成すると共に、電源電圧監視用IC2を利用して、異常発生時のCPUリセット信号RS2を生成している。 On the other hand, for the one-chip microcomputer, a sufficient reset hold time is required after the power supply voltages Vcc and VB are stabilized. For the reason described above, it is preferable to provide a watchdog timer circuit externally, and a desired reset hold time is required for the CPU reset signal RS2 by the watchdog timer. Therefore, in this embodiment, the power supply voltage monitoring IC 1 and the power supply voltage monitoring IC 2 are connected in series to generate a power reset signal (CPU reset signal) RS2 having an optimal reset hold time (= Tpo + Tpr). At the same time, the CPU reset signal RS2 when an abnormality occurs is generated using the power supply voltage monitoring IC2.
なお、プログラム暴走などによる異常発生時には、基礎リセット信号RS1が発生されることはないので、データ入出力用ICはリセットされない。しかし、電源投入時とは異なり、異常リセット時に、データ入出力用ICにランダムなデータがラッチされることはなく、また、異常リセット時には、RAMクリア処理が実行され、遊技動作が再開されることはないので、データ入出力用ICをリセットしないことに何の問題も生じない。 When an abnormality occurs due to program runaway or the like, the basic reset signal RS1 is not generated, so the data input / output IC is not reset. However, unlike when the power is turned on, random data is not latched in the data input / output IC at the time of abnormal reset, and at the time of abnormal reset, the RAM clear process is executed and the game operation is resumed. There is no problem in not resetting the data input / output IC.
一方、電源電圧VB,Vccの瞬低状態が短時間とはいうものの、コンデンサC11,C12で吸収できない程度に継続した場合には、電源電圧監視用IC1から、短いパルス幅の基礎リセット信号RS1が出力される。そして、この基礎リセット信号RS1は、トランジスタQ3を短時間だけON動作させる。しかし、電源電圧監視用IC2のVs端子には、適宜な容量のコンデンサC14が接続されているので、電源電圧監視用IC2からCPUリセット信号RS2が出力されることが回避される。 On the other hand, if the power supply voltages VB and Vcc are short-lived for a short time but continue to such an extent that they cannot be absorbed by the capacitors C11 and C12, a basic reset signal RS1 having a short pulse width is generated from the power supply voltage monitoring IC1. Is output. The basic reset signal RS1 turns on the transistor Q3 for a short time. However, since the capacitor C14 having an appropriate capacity is connected to the Vs terminal of the power supply voltage monitoring IC2, the output of the CPU reset signal RS2 from the power supply voltage monitoring IC2 is avoided.
そのため、電源電圧VB,Vccの瞬低状態では、データ入出力用ICだけがリセットされることになるが、このようなリセット動作は、特に、図柄始動口などのスイッチ信号を生成するために使用される電源電圧VB(12V)が、瞬低状態に陥った場合に、データ入出力用ICをクリアできる点で効果的である。 For this reason, only the data input / output IC is reset when the power supply voltages VB and Vcc are instantaneously lowered. Such a reset operation is particularly used to generate a switch signal such as a symbol start opening. This is effective in that the data input / output IC can be cleared when the supplied power supply voltage VB (12 V) falls into an instantaneously low state.
続いて、遊技動作を統括的に制御する主制御部21のプログラムの概要を説明する。図7〜図8は、主制御部21の制御プログラムを示すフローチャートである。主制御部21の制御プログラムは、電源電圧の復旧や投入に基づいて起動されるシステムリセット処理(図7)と、所定時間毎(2mS)に起動されるマスク可能なタイマ割込み処理(図8(a))とで構成されている。なお、払出制御部24の動作内容も、システムリセット処理とタイマ割込み処理の基本構成において共通している。 Next, an outline of a program of the main control unit 21 that controls the game operation in an integrated manner will be described. 7 to 8 are flowcharts showing a control program of the main control unit 21. The control program of the main control unit 21 includes a system reset process (FIG. 7) that is activated based on restoration or input of the power supply voltage, and a maskable timer interrupt process (FIG. 8 (FIG. 8 ( a)). The operation content of the payout control unit 24 is also common in the basic configuration of the system reset process and the timer interrupt process.
以下、図7を参照しつつ、システムリセット処理プログラム(メイン処理)について説明する。メイン処理が開始されるのは、停電状態からの復旧時のように初期化スイッチSWがOFF状態で電源がON状態になる場合と、遊技ホールの開店時のように、初期化スイッチSWがON操作されて電源がON状態になる場合とがある。なお、制御プログラムが暴走したことにより、電源電圧監視用IC2のウォッチドッグタイマ機能が発揮されてCPUが強制的にリセットされる場合もある。 Hereinafter, the system reset processing program (main processing) will be described with reference to FIG. The main process is started when the initialization switch SW is turned off and the power is turned on, such as when recovering from a power failure, and when the game hall is opened, the initialization switch SW is turned on. There is a case where the power source is turned on by being operated. Note that when the control program runs away, the watchdog timer function of the power supply voltage monitoring IC 2 is exhibited and the CPU may be forcibly reset.
何れの場合でも、Z80CPUは、最初に自らを割込み禁止状態に設定すると共に(ST1)、割込みモード2に設定する(ST2)。また、CPU内部のスタックポインタSPの値を、スタック領域の最終アドレスに初期設定すると共に(ST3)、ワンチップマイコンの各部を含めて内部レジスタの値を初期設定する(ST4)。 In any case, the Z80 CPU first sets itself to the interrupt disabled state (ST1) and sets to the interrupt mode 2 (ST2). Further, the value of the stack pointer SP in the CPU is initialized to the final address of the stack area (ST3), and the values of internal registers including each part of the one-chip microcomputer are initialized (ST4).
続いて、入力ポートから電源異常信号ABN1を取得し、これが正常レベルに変化するまで、同一の処理を繰返す(ST5〜ST6)。これは、電源遮断時に、図8(b)のST41の処理を終えた後でも、電源電圧Vccが降下し切らない場合もあることを考慮したものである。すなわち、図8(b)の電源監視処理を終えて、無限ループ処理を繰返しているタイミングで、ウォッチドッグタイマ機能が発揮されてCPUがリセットされることがあっても、その後の処理は、ステップST7以降に進むことはない。 Subsequently, the power supply abnormality signal ABN1 is acquired from the input port, and the same processing is repeated until it changes to a normal level (ST5 to ST6). This takes into consideration that the power supply voltage Vcc may not drop completely even after finishing the processing of ST41 in FIG. That is, even if the watchdog timer function is exhibited and the CPU is reset at the timing when the power monitoring process in FIG. There is no progress after ST7.
このような待機処理(ST5〜ST6)を設けていないと、ステップST5から進行した定常処理によってRAMのデータ(チェックサム演算の基礎データや、ST33で更新されるバックアップフラグBFL)が書き換えられ、しかも、そのデータが電源遮断後も保存されることになる。このような場合、翌日の判定において、バックアップフラグBFL=0となるか、或いは、前日にバックアップされたチェックサム値(ST38)と、翌日の電源投入後に算出するチェックサム値に不一致となるので、せっかくのバックアップ処理(ST37〜ST38)が無駄になる。 If such standby processing (ST5 to ST6) is not provided, the RAM data (the basic data of the checksum calculation and the backup flag BFL updated in ST33) is rewritten by the steady processing that has proceeded from step ST5. The data will be saved even after the power is turned off. In such a case, in the next day determination, the backup flag BFL = 0, or the checksum value backed up on the previous day (ST38) does not match the checksum value calculated after powering on the next day. Precious backup processing (ST37 to ST38) is wasted.
また、ステップST5〜ST6の処理は、電源電圧監視用IC2によるウォッチドッグタイマ機能と協働することで、交流入力電圧の給電が一瞬だけ停止される瞬停状態でも有効に機能する。すなわち、図5に関して説明した通り、たとえ瞬停状態であっても、電源異常信号ABN1,ABN2が主制御部21と払出制御部24に供給されるので、図8(b)の電源監視処理が開始されることがある。そして、電源異常信号ABN1,ABN2のパルス幅によっては、ステップST36〜ST40の処理を終えて無限ループ処理に移行する可能性もある。しかし、このような場合であっても、その後ウォッチドッグタイマ機能によってCPUがリセットされ、その後、ステップST5〜ST6の処理を通過することで、それまでの遊技動作を再開することができる。 In addition, the processes in steps ST5 to ST6 function effectively even in a momentary power interruption state in which the supply of the AC input voltage is stopped for a moment by cooperating with the watchdog timer function of the power supply voltage monitoring IC 2. That is, as described with reference to FIG. 5, the power supply abnormality signals ABN1 and ABN2 are supplied to the main control unit 21 and the payout control unit 24 even in the instantaneous power failure state. May be started. Depending on the pulse widths of the power supply abnormality signals ABN1 and ABN2, there is a possibility that the processing of steps ST36 to ST40 is finished and the processing proceeds to an infinite loop processing. However, even in such a case, after that, the CPU is reset by the watchdog timer function, and then the game operation up to that point can be resumed by passing through the processing of steps ST5 to ST6.
このような場合も含め、ステップST6の処理において、電源異常信号ABN1が正常レベルであることが確認されたら、続いて、入力ポートからRAMクリア信号CLRを取得する(ST7)。先に説明した通り、RAMクリア信号CLRとは、ワンチップマイコンの内蔵RAMの全領域を初期設定するか否かを決定する信号であって、係員が操作する初期化スイッチSWのON/OFF状態に対応した値を有している。 Even in such a case, if it is confirmed in step ST6 that the power supply abnormality signal ABN1 is at a normal level, the RAM clear signal CLR is subsequently acquired from the input port (ST7). As described above, the RAM clear signal CLR is a signal for determining whether or not to initialize all areas of the built-in RAM of the one-chip microcomputer, and the ON / OFF state of the initialization switch SW operated by the attendant It has a value corresponding to.
次にRAMクリア信号のレベルが判定されるが(ST8)、RAMクリア信号がON状態であったと仮定すると、内蔵RAMの全領域がゼロクリアされる(ST12)。したがって、図8(b)のステップST37の処理でセットされたバックアップフラグBFLの値は、他のチェックサム値などと共にゼロとなる。 Next, the level of the RAM clear signal is determined (ST8). Assuming that the RAM clear signal is in the ON state, the entire area of the built-in RAM is cleared to zero (ST12). Therefore, the value of the backup flag BFL set in the process of step ST37 in FIG. 8B becomes zero together with other checksum values.
次に、RAM領域がゼロクリアされたことを報知するための電源投入コマンドが出力され(ST13)、タイマ割込み動作(図8(a))を起動する割込み信号INTを出力するCTCを初期設定する(ST14)。そして、CPUを割込み禁止状態にセットした状態で(ST15)、各種のカウンタついて更新処理を実行し(ST16)、その後、CPUを割込み許可状態に戻してステップST15に戻る。なお、ステップST16で更新されるカウンタには、外れ図柄用カウンタが含まれているが、この外れ図柄用カウンタは、図8(a)の特別図柄処理(ST27)における大当り抽選処理の結果が外れ状態となった場合に、どのような態様の外れゲームを演出するかを決定するためのカウンタである。 Next, a power-on command for notifying that the RAM area has been cleared to zero is output (ST13), and the CTC that outputs the interrupt signal INT for starting the timer interrupt operation (FIG. 8A) is initialized ( ST14). Then, with the CPU set to the interrupt disabled state (ST15), update processing is executed for various counters (ST16), and then the CPU is returned to the interrupt enabled state and returns to step ST15. The counter updated in step ST16 includes a missed symbol counter. This missed symbol counter is out of the result of the big hit lottery process in the special symbol process (ST27) of FIG. 8A. It is a counter for deciding what kind of out-of-game to produce when it becomes a state.
さて、ステップST8の判定処理に戻って説明すると、CPUがウォッチドッグタイマによって強制的にリセットされた場合や、停電状態からの復旧時には、RAMクリア信号はOFF状態である。そして、このような場合には、ステップST8の判定に続いて、バックアップフラグBFLの内容が判定される(ST9)。バックアップフラグBFLとは、図8(b)の電源監視処理の動作が実行されたことを示すデータであり、この実施例では、電源遮断時のステップST37の処理でバックアップフラグBFLが5AHとされ、電源復帰後のステップST33の処理でゼロクリアされる。 Returning to the determination process in step ST8, the RAM clear signal is OFF when the CPU is forcibly reset by the watchdog timer or when recovering from the power failure state. In such a case, following the determination in step ST8, the content of the backup flag BFL is determined (ST9). The backup flag BFL is data indicating that the operation of the power supply monitoring process of FIG. 8B has been executed. In this embodiment, the backup flag BFL is set to 5AH in the process of step ST37 when the power is turned off. It is cleared to zero in the process of step ST33 after the power is restored.
電源投入時や、停電状態からの復旧時である場合には、バックアップフラグBFLの内容が5AHの筈である。但し、何らかの理由でプログラムが暴走状態となり、ウォッチドッグタイマによるCPUリセット動作が生じたような場合には、バックアップフラグBFL=00Hである。したがって、BFL≠5AH(通常はBFL=00H)となる場合には、ステップST9からステップST12の処理に移行させて遊技機の動作を初期状態に戻す。 When the power is turned on or when recovering from a power failure, the content of the backup flag BFL is 5AH. However, if the program goes into a runaway state for some reason and a CPU reset operation is caused by the watchdog timer, the backup flag BFL = 00H. Therefore, when BFL ≠ 5AH (normally BFL = 00H), the process proceeds from step ST9 to step ST12 to return the operation of the gaming machine to the initial state.
一方、バックアップフラグBFL=5AHであれば、チェックサム値を算出するためのチェックサム演算を実行する(ST10)。ここで、チェックサム演算とは、内蔵RAMのワーク領域を対象とする8ビット加算演算である。そして、チェックサム値が算出されたら、この演算結果を、RAMのSUM番地の記憶値と比較をする(ST11)。 On the other hand, if backup flag BFL = 5AH, checksum calculation for calculating the checksum value is executed (ST10). Here, the checksum operation is an 8-bit addition operation for the work area of the built-in RAM. When the checksum value is calculated, the calculation result is compared with the stored value at the SUM address in the RAM (ST11).
SUM番地には、電圧降下時に実行される電源監視処理(図8(b))において、同じチェックサム演算によるチェックサム値が記憶されている(ST38)。そして、記憶された演算結果は、内蔵RAMの他のデータと共に、バックアップ電源によって維持されている。したがって、本来は、ステップST11の判定によって両者が一致する筈である。 In the SUM address, the checksum value by the same checksum calculation is stored in the power supply monitoring process (FIG. 8B) executed when the voltage drops (ST38). The stored calculation results are maintained by a backup power source together with other data in the built-in RAM. Therefore, the two should be matched by the determination in step ST11.
しかし、電源降下時にチェックサム演算(ST38)の実行できなかった場合や、実行できても、その後、メイン処理のチェックサム演算(ST10)の実行時までの間に、ワーク領域のデータが破損している場合もあり、このような場合にはステップST11の判定結果は不一致となる。判定結果の不一致によりデータ破損が検出された場合には、ステップST12の処理に移行させてRAMクリア処理を実行し、遊技機の動作を初期状態に戻す。一方、ステップST9の判定において、チェックサム演算(ST10)によるチェックサム値と、SUM番地の記憶値とが一致する場合には、ステップST14の処理に移行する。 However, if the checksum calculation (ST38) cannot be executed when the power is turned off, or if it can be executed, the data in the work area will be damaged until the checksum calculation (ST10) of the main process is executed. In such a case, the determination result in step ST11 is inconsistent. If data corruption is detected due to a discrepancy between the determination results, the process proceeds to step ST12 to execute a RAM clear process, and the operation of the gaming machine is returned to the initial state. On the other hand, if it is determined in step ST9 that the checksum value obtained by the checksum calculation (ST10) matches the stored value at the SUM address, the process proceeds to step ST14.
続いて、上記したメイン処理を中断させて、2mS毎に開始されるタイマ割込み処理プログラム(図8(a))を説明する。タイマ割込みが生じると、CPUのレジスタを保存することなく、直ちに電源監視処理が実行される(ST20)。これは、タイマ割込み処理が起動されるタイミングが、ステップST15の直後に固定されているためである。 Next, a timer interrupt processing program (FIG. 8A) that is started every 2 mS while interrupting the main processing described above will be described. When the timer interrupt occurs, the power supply monitoring process is immediately executed without saving the CPU register (ST20). This is because the timing at which the timer interrupt process is started is fixed immediately after step ST15.
電源監視処理(ST20)では、電源基板20から供給されている電源異常信号のレベルを判定するが、具体的な処理内容については後述する。電源監視処理(ST20)が終わると、普通図柄処理(ST26)における抽選動作で使用される当り用カウンタRGと、特別図柄処理(ST27)における抽選動作で使用される大当り判定用の乱数値RNDとが更新される(ST21)。 In the power supply monitoring process (ST20), the level of the power supply abnormality signal supplied from the power supply board 20 is determined. The specific processing content will be described later. When the power supply monitoring process (ST20) is completed, the winning counter RG used in the lottery operation in the normal symbol process (ST26) and the random number RND for jackpot determination used in the lottery operation in the special symbol process (ST27) Is updated (ST21).
2つのカウンタRG,RNDの更新処理(ST21)が終わると、各遊技動作の時間を管理しているタイマについて、タイマ減算処理が行なわれる(ST22)。ここで減算されるタイマは、主として、電動チューリップや大入賞口の開放時間やその他の遊技演出時間を管理するために使用される。 When the updating process (ST21) of the two counters RG and RND is completed, a timer subtraction process is performed for the timer managing the time of each gaming operation (ST22). The timer to be subtracted here is mainly used for managing the opening time of the electric tulip and the special winning opening and other game effect times.
続いて、電源電圧監視用IC2のCK端子にクリアパルスを出力すると共に、図柄始動口15や大入賞口16の入賞検出スイッチを含む各種スイッチ類のON/OFF信号が入力され、ワーク領域にON/OFF信号レベルや、その立上り状態が記憶される(ST23)。次に、エラー管理処理が行われる(ST24)。エラー管理処理は、遊技球の補給が停止したり、遊技球が詰まっていないかなど、機器内部に異常が生じていないかの判定を含んでいる。 Subsequently, a clear pulse is output to the CK terminal of the power supply voltage monitoring IC 2, and ON / OFF signals of various switches including a winning detection switch of the symbol start opening 15 and the big winning opening 16 are input, and the work area is turned ON. The / OFF signal level and its rising state are stored (ST23). Next, error management processing is performed (ST24). The error management process includes a determination as to whether an abnormality has occurred inside the device, such as whether or not the supply of game balls has stopped or the game balls are clogged.
次に、図柄始動口や大入賞口などからの検出信号に基づく管理処理を実行した後(ST25)、普通図柄処理を行う(ST26)。普通図柄処理とは、電動チューリップなど、普通電動役物を作動させるか否かの判定を意味する。具体的には、ステップST23のスイッチ入力処理で、遊技球がゲートを通過していると判定された場合に、乱数更新処理(ST21)で更新された当り用カウンタRGを、当り当選値と対比して行われる。そして、対比結果が当選状態であれば当り中の動作モードに変更する。また、当り中となれば、電動チューリップなど、普通電動役物の作動に向けた処理を行う。 Next, after performing the management process based on the detection signal from the symbol start opening, the big prize winning opening, etc. (ST25), the normal symbol processing is performed (ST26). The normal symbol processing means determination as to whether or not to operate an ordinary electric accessory such as an electric tulip. Specifically, when it is determined in the switch input process in step ST23 that the game ball has passed through the gate, the winning counter RG updated in the random number update process (ST21) is compared with the winning winning value. Done. If the comparison result is a winning state, the operation mode is changed to the winning operation mode. In addition, if it is a hit, processing for the operation of a normal electric accessory such as an electric tulip is performed.
続いて、特別図柄処理を行う(ST27)。特別図柄処理とは、大入賞口16など特別電動役物を作動させるか否かの判定であり、ステップST23のスイッチ入力処理で、図柄始動口に遊技球が入賞したと判定された場合には、乱数更新処理(ST21)で更新された乱数値RNDに使用して大当り抽選処理を実行する(ST66)。そして、図示省略しているが、抽選結果が当選状態であれば大当り中の動作モードに変更する。また、大当り中となれば、大入賞口など種特別電動役物の作動に向けた処理を行う。 Subsequently, special symbol processing is performed (ST27). The special symbol process is a determination as to whether or not a special electric accessory such as the big prize opening 16 is to be operated. When it is determined in the switch input process of step ST23 that a game ball has won a symbol start port. Then, the big hit lottery process is executed using the random number value RND updated in the random number update process (ST21) (ST66). Although not shown in the drawing, if the lottery result is a winning state, the operation mode is changed to a big hit operation mode. In addition, if it is a big hit, processing for the operation of special electric accessories such as a big prize opening is performed.
このような特別図柄処理(ST27)の後、主制御部21で管理するLEDについて点灯動作を進行させると共に(ST28)、電動チューリップや大入賞口などの開閉動作を実現するソレノイド駆動処理を実行した後(ST29)、CPUを割込み許可状態EIに戻してタイマ割込みを終える(ST30)。その結果、割込み処理ルーチンからメイン処理の無限ループ処理(図7)に戻り、ステップST17の処理が実行される。 After such special symbol processing (ST27), the lighting operation of the LEDs managed by the main control unit 21 is advanced (ST28), and the solenoid drive processing for realizing the opening / closing operation of the electric tulip, the big prize opening, etc. is executed. Later (ST29), the CPU is returned to the interrupt permission state EI and the timer interrupt is finished (ST30). As a result, the process returns from the interrupt process routine to the infinite loop process (FIG. 7) of the main process, and the process of step ST17 is executed.
続いて、図8(b)に示す電源監視処理(ST20)について説明する。電源監視処理(ST20)では、先ず、電源基板20から供給される電源異常信号ABN1を、入力ポート(不図示)を通して取得し(ST31)、それが異常レベルでないか判定する(ST32)。そして、異常レベルでない場合には、異常回数カウンタとバックアップフラグBFLをゼロクリアして処理を終える(ST33)。 Next, the power supply monitoring process (ST20) shown in FIG. 8B will be described. In the power supply monitoring process (ST20), first, a power supply abnormality signal ABN1 supplied from the power supply board 20 is acquired through an input port (not shown) (ST31), and it is determined whether or not it is an abnormal level (ST32). If it is not an abnormal level, the abnormal number counter and the backup flag BFL are cleared to zero and the process is terminated (ST33).
一方、電源異常信号ABN1が異常レベルである場合には、異常回数カウンタをインクリメント(+1)して(ST34)、計数結果が上限値MAXを超えていないかを判定する(ST35)。これは、入力ポートからの取得データが、ノイズなどの影響でビット化けしている可能性があることを考慮したものであり、所定回数(例えば、上限値MAX=2)連続して異常レベルを維持する場合には、交流電源が現に遮断されたと判定する。 On the other hand, if the power supply abnormality signal ABN1 is at the abnormal level, the abnormality number counter is incremented (+1) (ST34), and it is determined whether the counting result exceeds the upper limit value MAX (ST35). This is because the data acquired from the input port may be garbled due to the influence of noise or the like, and the abnormal level is continuously set for a predetermined number of times (for example, upper limit MAX = 2). In the case of maintaining, it is determined that the AC power source is actually shut off.
このように、本実施例では、電源遮断時にも、直ぐには以降のバックアップ処理を開始せず、動作開始のタイミングが、MAX×2mSだけ遅れる。しかし、(1)電源降下信号は、直流電源電圧の降下ではなく、交流直流電圧の降下を検出すること、(2)直流電源電圧は、大容量のコンデンサによって交流電源の遮断後もしばらくは維持されること、(3)電源監視処理が高速度(2mS毎)で繰り返されること、(4)バックアップ処理が極めてシンプルであり、迅速に終わることから、実質的には何の弊害もない。 As described above, in this embodiment, the subsequent backup processing is not started immediately even when the power is turned off, and the operation start timing is delayed by MAX × 2 mS. However, (1) The power supply drop signal is not a drop in the DC power supply voltage, but a drop in the AC DC voltage is detected. (2) The DC power supply voltage is maintained for a while after the AC power supply is shut off by a large-capacitance capacitor. (3) The power supply monitoring process is repeated at a high speed (every 2 ms), and (4) the backup process is extremely simple and finishes quickly, so there is virtually no adverse effect.
ところで、ステップST35の判定の結果、異常回数カウンタの計数値が上限値MAXに一致した場合には、異常回数カウンタをゼロクリアした後(ST36)、バックアップフラグBFLに5AHを設定する(ST37)。次に、メインルーチンのステップST7の場合と、全く同じ演算を、全く同じ作業領域(ワークエリア)に対して実行し、その演算結果を記憶する(ST38)。なお、実行される演算は、典型的には8ビット加算演算である。 By the way, as a result of the determination in step ST35, if the count value of the abnormal number counter coincides with the upper limit value MAX, the abnormal number counter is cleared to zero (ST36), and then 5AH is set to the backup flag BFL (ST37). Next, the same calculation as in step ST7 of the main routine is executed for the same work area (work area), and the calculation result is stored (ST38). The operation to be executed is typically an 8-bit addition operation.
そして、その後はワンチップマイコンをRAMアクセス禁止状態に設定すると共に(ST39)、全ての出力ポートの出力データをクリアする(ST40)。以上のバックアップ処理が終われば、CTCに対する設定処理によって割込み信号INTの生成を禁止すると共に、無限ループ処理を繰り返しつつ直流電源電圧が降下するのを待つ(ST41)。なお、このタイミングでは、CPUは、もともと割込み禁止状態であるが(ST30参照)、電源電圧の降下による誤動作の可能性を、可能な限り排除する趣旨から、本実施例では、CTCからの割込み信号INTの出力も禁止している。 Thereafter, the one-chip microcomputer is set to a RAM access prohibited state (ST39), and output data of all output ports is cleared (ST40). When the above backup process is completed, the generation of the interrupt signal INT is prohibited by the setting process for the CTC, and the DC power supply voltage is lowered while repeating the infinite loop process (ST41). At this timing, the CPU is originally in an interrupt disabled state (see ST30). However, in this embodiment, an interrupt signal from the CTC is used to eliminate as much as possible the possibility of malfunction due to a drop in power supply voltage. INT output is also prohibited.
ところで、先に説明した通り、ステップST20の処理は、交流電源の遮断後(図6のタイミングT7参照)、2mS以内に迅速に開始され、速やかに終了される。一方、電源電圧Vccが所定レベルまで降下するのは、電源回路などに配置された平滑コンデンサの影響でかなり遅れる(図6のタイミングT8参照)。 By the way, as described above, the process of step ST20 is quickly started within 2 mS after the AC power supply is shut off (see timing T7 in FIG. 6) and is quickly ended. On the other hand, the drop in power supply voltage Vcc to a predetermined level is considerably delayed due to the influence of a smoothing capacitor arranged in a power supply circuit or the like (see timing T8 in FIG. 6).
そして、電源電圧Vccが所定レベルまで降下しない限り、電源電圧監視用IC2のウォッチドッグタイマは機能し続ける。そのため、ステップST20の処理が開始され、全ての処理が終わった後に、ウォッチドッグタイマによってCPUが異常リセットされる可能性もある。しかし、前記した通り、本実施例では、ステップST5〜ST6の待機処理を設けているので、バックアップ処理が無駄になることはない。 As long as the power supply voltage Vcc does not drop to a predetermined level, the watchdog timer of the power supply voltage monitoring IC 2 continues to function. Therefore, there is a possibility that the CPU is abnormally reset by the watchdog timer after the process of step ST20 is started and all the processes are completed. However, as described above, in this embodiment, the standby process of steps ST5 to ST6 is provided, so that the backup process is not wasted.
以上、本発明の実施例を具体的に説明したが、具体的な記載内容は何ら本発明を限定するものではなく、各種の改変が可能である。例えば、実施例では、主制御部21と払出制御部24にバックアップ機能を持たせたが、主制御部21だけに限定しても良いのは勿論である。 Although the embodiments of the present invention have been specifically described above, the specific description content is not intended to limit the present invention, and various modifications can be made. For example, in the embodiment, the main control unit 21 and the payout control unit 24 have a backup function, but it is needless to say that the main control unit 21 and the payout control unit 24 may be limited to only the main control unit 21.
GM 遊技機 GM game machine
Claims (1)
遊技動作を中心統括的に制御する主制御手段と、前記主制御手段から出力される演出動作用の制御コマンドに基づいて演出動作を実行する演出制御手段と、交流電圧を受けて前記各制御手段で使用される複数種類の直流電圧を生成すると共に、交流電源の遮断を検知して、異常レベルの電源異常信号を出力する電源手段と、を有して構成され、
前記主制御手段を構成する回路基板には、
前記電源手段を構成する回路基板から受ける第一直流電圧であって、CPUに供給される電源電圧が、所定レベルに達した後、遅延コンデンサが規定レベルまで充電されるまでLレベルを維持した後にHレベルに変化するリセット信号を出力すると共に、
その後、前記電源手段を構成する回路基板から受ける第二直流電圧と前記第一直流電圧とを監視して、双方又は一方の電圧が異常レベルまで降下すると、これに対応して前記リセット信号をLレベルに降下させるリセット回路を設け、
前記リセット信号に基づいて、前記CPUが自動的に電源リセットされる一方、
前記リセット信号がLレベルに降下する以前に、電源異常信号が異常レベルに変化するよう構成されていることを特徴とする遊技機。 A gaming machine that executes a lottery process due to a detection signal indicating the occurrence of a predetermined gaming action and determines whether or not to generate a gaming state advantageous to the player,
A main control unit for the central overall control of the game operation, effect control means and said receiving AC voltage respective control means for executing effect operation based on the control command for the effect operation output from the main control unit in to generate a plurality of types of DC voltage is used, detects the interruption of the AC power supply, is configured to have a power supply means for outputting a power failure signal of the abnormal level, the,
In the circuit board constituting the main control means,
The first DC voltage received from the circuit board constituting the power supply means, the power supply voltage supplied to the CPU is maintained at the L level until the delay capacitor is charged to the specified level after reaching the predetermined level. A reset signal that changes to H level later is output ,
Thereafter, the second DC voltage received from the circuit board constituting the power supply means and the first DC voltage are monitored, and when both or one voltage drops to an abnormal level, the reset signal is Provide a reset circuit that drops to L level ,
While the CPU is automatically reset based on the reset signal,
A gaming machine , wherein the power supply abnormality signal is changed to an abnormal level before the reset signal falls to the L level .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016061547A JP6149136B2 (en) | 2016-03-25 | 2016-03-25 | Game machine |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2016061547A JP6149136B2 (en) | 2016-03-25 | 2016-03-25 | Game machine |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014046085A Division JP2014158889A (en) | 2014-03-10 | 2014-03-10 | Game machine |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016106018A JP2016106018A (en) | 2016-06-16 |
JP6149136B2 true JP6149136B2 (en) | 2017-06-14 |
Family
ID=56120187
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016061547A Active JP6149136B2 (en) | 2016-03-25 | 2016-03-25 | Game machine |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6149136B2 (en) |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1147408A (en) * | 1997-08-08 | 1999-02-23 | Sankyo Kk | Game machine |
JP3588016B2 (en) * | 1999-10-04 | 2004-11-10 | 株式会社三共 | Gaming machine |
JP2002045547A (en) * | 2000-07-31 | 2002-02-12 | Sankyo Kk | Game machine |
JP4825953B2 (en) * | 2005-02-18 | 2011-11-30 | 株式会社高尾 | Game machine |
JP4726842B2 (en) * | 2007-03-23 | 2011-07-20 | 株式会社藤商事 | Game machine |
JP4726861B2 (en) * | 2007-06-25 | 2011-07-20 | 株式会社藤商事 | Game machine |
-
2016
- 2016-03-25 JP JP2016061547A patent/JP6149136B2/en active Active
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Publication number | Publication date |
---|---|
JP2016106018A (en) | 2016-06-16 |
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