JP6136422B2

JP6136422B2 - EL display device and electronic apparatus

Info

Publication number: JP6136422B2
Application number: JP2013059559A
Authority: JP
Inventors: 田村　剛; 田村　　剛
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2013-03-22
Filing date: 2013-03-22
Publication date: 2017-05-31
Anticipated expiration: 2033-03-22
Also published as: JP2014186084A

Description

本発明は、ＥＬ表示装置及び電子機器等に関する。 The present invention relates to an EL display device, an electronic device, and the like.

有機ＥＬ素子をマトリクス配置したマトリクス型ＥＬ表示装置では、液晶表示装置と同様に、ゲートドライバーから走査線を介して、画素選択トランジスターのゲートに走査信号を供給して、各画素を選択駆動している。ＥＬ表示装置では、各画素には画素選択トランジスター以外にもトランジスターが配置され、画素内の複数のトランジスターのゲートにゲートドライバーから信号を供給する必要がある。 In a matrix type EL display device in which organic EL elements are arranged in a matrix, similarly to a liquid crystal display device, a scanning signal is supplied from a gate driver to a gate of a pixel selection transistor via a scanning line to selectively drive each pixel. Yes. In an EL display device, a transistor is disposed in each pixel in addition to a pixel selection transistor, and a signal needs to be supplied from a gate driver to the gates of a plurality of transistors in the pixel.

特許文献１では、ゲート線を駆動するゲートドライバーにシフトレジスターを用いている。そのシフトレジスターへの入力データによって、ＥＬ素子に流れる電流をオン／オフするスイッチングトランジスターのゲートを制御して、様々なタイミンクでＥＬ素子を点灯、非点灯させている。 In Patent Document 1, a shift register is used as a gate driver for driving a gate line. The gate of the switching transistor for turning on / off the current flowing through the EL element is controlled by the input data to the shift register, and the EL element is turned on and off at various timings.

特開２００３―１５００８２号公報Japanese Patent Laid-Open No. 2003-150082

同一のパネルを用いて、フルサイズの表示領域と、それよりも小さい表示領域とを切り換え、非表示領域ではＥＬ素子を非点灯にしなければならない場合がある。例えば、ＸＧＡサイズでパネルを作成しておき、それよりも小さいサイズ、たとえば、ＳＶＧＡ，ＱＨＤサイズにも対応できるパネルが必要になる。 In some cases, the same panel is used to switch between a full-size display area and a display area smaller than that, and the EL element must be turned off in the non-display area. For example, it is necessary to prepare a panel with an XGA size and to support a smaller size, for example, an SVGA or QHD size.

表示サイズの切り替えを従来のシフトレジスター方式のゲートドライバーで行う場合、ゲート制御信号は、フルサイズのままの制御信号とし、非表示ラインの額縁には、非表示のデータを供給することで実現できる。しかし、これではパネルサイズが小さくなっても、大きなパネルサイズと同じ信号が必要になってしまい、電力のムダ使いが生じる。 When switching the display size with a conventional shift register type gate driver, the gate control signal can be realized by controlling the full size control signal and supplying non-display data to the frame of the non-display line. . However, even if the panel size is reduced, the same signal as that of the large panel size is required, resulting in wasteful use of power.

電力のムダ使いを減らすために、シフトレジスターの途中からデータを入れられるようにし、使用しないラインのゲート信号を固定できる回路を追加することができる。しかし、画面サイズを小さくするサイズは固定ではなく、自由に変えられることが望ましい。 In order to reduce waste of electric power, it is possible to add a circuit that allows data to be input from the middle of the shift register and can fix the gate signal of a line that is not used. However, it is desirable that the size for reducing the screen size is not fixed and can be changed freely.

このように、表示サイズを各種サイズに調整し、待機時や動作時の消費電力を可能な限り下げるなどの様々な要求に応えるには、シフトレジスター方式では対応しきれない。 As described above, the shift register method cannot cope with various requests such as adjusting the display size to various sizes and reducing the power consumption during standby and operation as much as possible.

本発明の幾つかの態様は、シフトレジスターに代えてデコーダーを採用することで、上述した課題を解決することができるＥＬ表示装置及び電子機器を提供することを目的とする。 An object of some aspects of the present invention is to provide an EL display device and an electronic apparatus that can solve the above-described problems by employing a decoder instead of a shift register.

（１）本発明の一態様は、
マトリクス状に配置された複数の画素と、
前記複数の画素の各々に配置されるＥＬ素子と、
前記複数の画素の各々に配置され、第１ゲートに入力される第１ゲート信号に基づいて前記ＥＬ素子に駆動電流を供給する第１トランジスターと、
前記複数の画素の各々に配置され、第２ゲートに入力される第２ゲート信号に基づいて前記ＥＬ素子に流れる電流をオン／オフする第２トランジスターと、
前記複数の画素の各々に配置される前記第２トランジスターの前記第２ゲートに、前記第２ゲート信号を供給するゲートドライバー回路と、
を有し、
前記ゲートドライバー回路は、
アドレス信号に基づいて一垂直走査期間を規定する第１基準信号を生成する第１デコーダーと、
前記アドレス信号に基づいて前記一垂直走査期間の前半に一つの第２基準信号を生成する第２デコーダーと、
前記アドレス信号に基づいて前記一垂直走査期間の後半に一つの第３基準信号を生成する第３デコーダーと、
前記アドレス信号に基づいて前記一垂直走査期間の前半に、前記第２基準信号とは異なるタイミンクで一つの第４基準信号を生成する第４デコーダーと、
前記アドレス信号に基づいて前記一垂直走査期間の後半に、前記第３基準信号とは異なるタイミングで一つの第５基準信号を生成する第５デコーダーと、
前記第２及び第４基準信号に基づいて、垂直走査範囲を二分する位置よりも垂直走査方向の上流側の画素群に前記第２ゲート信号を供給する第１ゲートドライバー群と、
前記第３及び第５基準信号に基づいて、前記垂直走査範囲を二分する位置よりも前記垂直走査方向の下流側の画素群に前記第２ゲート信号を供給する第２ゲートドライバー群と、
を有するＥＬ表示装置に関する。 (1) One aspect of the present invention is
A plurality of pixels arranged in a matrix;
An EL element disposed in each of the plurality of pixels;
A first transistor disposed in each of the plurality of pixels and supplying a drive current to the EL element based on a first gate signal input to a first gate;
A second transistor disposed in each of the plurality of pixels and configured to turn on / off a current flowing through the EL element based on a second gate signal input to a second gate;
A gate driver circuit for supplying the second gate signal to the second gate of the second transistor disposed in each of the plurality of pixels;
Have
The gate drivers circuit,
A first decoder for generating a first reference signal defining one vertical scanning period based on an address signal;
A second decoder for generating one second reference signal in the first half of the one vertical scanning period based on the address signal;
A third decoder for generating one third reference signal in the second half of the one vertical scanning period based on the address signal;
A fourth decoder for generating one fourth reference signal at a timing different from the second reference signal in the first half of the one vertical scanning period based on the address signal;
A fifth decoder for generating one fifth reference signal at a timing different from the third reference signal in the second half of the one vertical scanning period based on the address signal;
A first gate driver group for supplying the second gate signal to a pixel group on the upstream side in the vertical scanning direction from a position that bisects the vertical scanning range based on the second and fourth reference signals;
Based on the third and fifth reference signals, a second gate driver group for supplying the second gate signal to a pixel group on the downstream side in the vertical scanning direction with respect to a position that bisects the vertical scanning range;
The present invention relates to an EL display device having:

本発明の一態様によれば、ゲートドライバー回路はシフトレジスターを用いることなく、第１〜第５デコーダーからの第１〜第５基準信号に基づいて、画素回路に供給されるタイミング信号であるゲート信号（階調データに基づく第１ゲート信号は除く）を生成できる。特に、ＥＬ素子を点灯／非点灯させる第２ゲート信号は、垂直走査方向の上流側、下流側で独立して設定できる。よって、垂直走査方向の上流側のみ、下流側のみ、あるいは上流及び下流側の双方にて、任意に非点灯期間を設定することができる。それにより、有機ＥＬ素子のＯＮ／ＯＦＦ周期が２倍になり、フリッカーを低減しながら、明るさの調整が可能になる。 According to one aspect of the present invention, the gate driver circuit is a gate that is a timing signal supplied to the pixel circuit based on the first to fifth reference signals from the first to fifth decoders without using a shift register. A signal (excluding the first gate signal based on the gradation data) can be generated. In particular, the second gate signal for turning on / off the EL element can be set independently on the upstream side and the downstream side in the vertical scanning direction. Therefore, the non-lighting period can be arbitrarily set only on the upstream side in the vertical scanning direction, only on the downstream side, or on both the upstream and downstream sides. Thereby, the ON / OFF cycle of the organic EL element is doubled, and the brightness can be adjusted while reducing the flicker.

（２）本発明の一態様では、前記複数の画素の各々は、第３ゲートに入力される第３ゲート信号に基づいて前記ＥＬ素子のアノードにリセット電位を供給する第３トランジスターをさらに有し、前記第１ゲートドライバー群は、前記第２及び第４基準信号に基づいて、前記垂直走査方向の前記上流側の画素群に前記第３ゲート信号を供給し、第２ゲートドライバー群は、前記第３及び第５基準信号に基づいて、前記垂直走査方向の前記下流側の画素群に前記第３ゲート信号を供給することができる。 (2) In one aspect of the present invention, each of the plurality of pixels further includes a third transistor that supplies a reset potential to the anode of the EL element based on a third gate signal input to the third gate. The first gate driver group supplies the third gate signal to the upstream pixel group in the vertical scanning direction based on the second and fourth reference signals, and the second gate driver group includes the second gate driver group, The third gate signal can be supplied to the downstream pixel group in the vertical scanning direction based on the third and fifth reference signals.

本発明の一態様によれば、第３ゲート信号は第２ゲート信号とほぼ論理が反転する関係である。よって、第２ゲート信号と同様に第３ゲート信号もまた、垂直走査方向の上流側のみ、下流側のみ、あるいは上流及び下流側の双方にて、リセット期間を任意に設定することができるようにしている。 According to one embodiment of the present invention, the third gate signal is in a relationship of logical inversion with the second gate signal. Therefore, similarly to the second gate signal, the third gate signal can also arbitrarily set the reset period only on the upstream side in the vertical scanning direction, only on the downstream side, or on both the upstream and downstream sides. ing.

（３）本発明の一態様では、前記複数の画素の各々は、第４ゲートに入力される第４ゲート信号に基づいて前記第１ゲートにデータ電位を供給する第４トランジスターをさらに有し、前記第１及び第２ゲートドライバー群は、前記第１基準信号がアクティブである期間に第４ゲート設定信号に基づいて、前記垂直走査方向の前記上流側及び前記下流側の画素群に前記第４ゲート信号を供給することができる。 (3) In one aspect of the present invention, each of the plurality of pixels further includes a fourth transistor that supplies a data potential to the first gate based on a fourth gate signal input to the fourth gate; The first and second gate driver groups apply the fourth and fourth pixel groups to the upstream and downstream pixel groups in the vertical scanning direction based on a fourth gate setting signal during a period in which the first reference signal is active. A gate signal can be supplied.

（４）本発明の一態様では、前記複数の画素の各々は、第５ゲートに入力される第５ゲート信号に基づいて前記第１トランジスターの前記第１ゲートとソースとをショートさせる第５トランジスターをさらに有し、前記第１及び第２ゲートドライバー群は、前記第１基準信号がアクティブである期間に第５ゲート設定信号に基づいて、前記垂直走査方向の前記上流側及び前記下流側の画素群に前記第５ゲート信号を供給することができる。 (4) In one aspect of the present invention, each of the plurality of pixels includes a fifth transistor that short-circuits the first gate and the source of the first transistor based on a fifth gate signal input to the fifth gate. The first and second gate driver groups include pixels on the upstream side and the downstream side in the vertical scanning direction based on a fifth gate setting signal during a period in which the first reference signal is active. The fifth gate signal may be supplied to the group.

ＥＬ素子へのデータ書き込み前に補償期間を設定する第５ゲート信号や、補償期間後の書込み期間を設定する第４ゲート信号は、垂直走査方向の１出力のみを任意に設定できる。よって、垂直走査方向にて任意に補償期間及び書込み期間を設定することができる。それにより、デコーダーの先頭から最終アドレスを変更することで、表示サイズを任意に変更することができる。 For the fifth gate signal for setting the compensation period before data writing to the EL element and the fourth gate signal for setting the write period after the compensation period, only one output in the vertical scanning direction can be arbitrarily set. Therefore, the compensation period and the writing period can be arbitrarily set in the vertical scanning direction. Accordingly, the display size can be arbitrarily changed by changing the final address from the top of the decoder.

（５）本発明の他の態様は、上述したＥＬ表示装置を含む電子機器を定義している。この電子機器として、例えば電子ビューファインダー（ＥＶＦ）やヘッドマウントディスプレー（ＨＭＤ）等を挙げることができる。 (5) Another aspect of the present invention defines an electronic apparatus including the EL display device described above. Examples of the electronic device include an electronic viewfinder (EVF) and a head mounted display (HMD).

本発明のＥＬ表示装置の一例を示す図である。It is a figure which shows an example of the EL display apparatus of this invention. 図１に示す画素回路の回路図である。FIG. 2 is a circuit diagram of the pixel circuit shown in FIG. 1. 図１に示すゲートドライバー回路のブロック図である。FIG. 2 is a block diagram of the gate driver circuit shown in FIG. 1. 図３に示す５つのデコーダーの関係を示す図である。It is a figure which shows the relationship of five decoders shown in FIG. 図３に示す一つのデコーダーの詳細示すブロック図である。It is a block diagram which shows the detail of one decoder shown in FIG. デコーダー出力と、それに基づいて生成される信号波形を示すタイミングチャートである。It is a timing chart which shows a decoder output and the signal waveform produced | generated based on it. 図３に示す一つのゲートドライバーを示す回路図である。FIG. 4 is a circuit diagram showing one gate driver shown in FIG. 3. デコーダー出力と、図７の回路により生成されるゲート信号を示すタイミングチャートの一例である。It is an example of a timing chart showing a decoder output and a gate signal generated by the circuit of FIG. デコーダー出力と、図７の回路により生成されるゲート信号を示すタイミングチャートの他の一例である。It is another example of the timing chart which shows a decoder output and the gate signal produced | generated by the circuit of FIG. デコーダー出力と、図７の回路により生成されるゲート信号を示すタイミングチャートのさらに他の一例である。8 is still another example of a timing chart showing a decoder output and a gate signal generated by the circuit of FIG. デコーダー出力と、図７の回路により生成されるゲート信号を示すタイミングチャートのさらに他の一例である。8 is still another example of a timing chart showing a decoder output and a gate signal generated by the circuit of FIG. 非点灯期間中の最初の一水平走査期間でデータ書き込みするゲート信号波形を示すタイミングチャートである。It is a timing chart which shows the gate signal waveform which writes data in the first one horizontal scanning period in a non-lighting period. 一垂直走査期間内でデータ書込み期間、非発光期間及び発光期間を示すタイミングチャートである。5 is a timing chart showing a data writing period, a non-light emitting period, and a light emitting period within one vertical scanning period. 電子機器の一例であるディジタルスチルカメラを示す図である。It is a figure which shows the digital still camera which is an example of an electronic device. 電子機器の他の一例であるオーバーヘッド・ディスプレイの外観図である。It is an external view of the overhead display which is another example of an electronic device. オーバーヘッド・ディスプレイのＥＬ表示装置及び光学系を示す図である。It is a figure which shows EL display apparatus and an optical system of an overhead display.

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。 Hereinafter, preferred embodiments of the present invention will be described in detail. The present embodiment described below does not unduly limit the contents of the present invention described in the claims, and all the configurations described in the present embodiment are indispensable as means for solving the present invention. Not necessarily.

１．ＥＬ表示装置
図１は、本実施形態のＥＬ表示装置１０を示している。ＥＬ表示装置１０は、半導体基板例えばシリコン基板１上にゲートドライバー回路２０、デマルチプレクサ４０、レベルシフト回路３０、データ線駆動回路６０及び表示部１００を形成している。 1. EL Display Device FIG. 1 shows an EL display device 10 of the present embodiment. In the EL display device 10, a gate driver circuit 20, a demultiplexer 40, a level shift circuit 30, a data line driving circuit 60, and a display unit 100 are formed on a semiconductor substrate such as a silicon substrate 1.

表示部１００には、行方向（横方向）Ｘに沿って複数の走査線１２が配置され、列方向（縦方向）Ｙに沿って複数のデータ線１４が配置されている。複数の走査線１２及び複数のデータ線１４の各１本に接続される複数の画素回路１１０がマトリクス状に配置されている。 In the display unit 100, a plurality of scanning lines 12 are arranged along the row direction (horizontal direction) X, and a plurality of data lines 14 are arranged along the column direction (vertical direction) Y. A plurality of pixel circuits 110 connected to each of the plurality of scanning lines 12 and the plurality of data lines 14 are arranged in a matrix.

本実施形態では、１本の走査線１２に沿って連続する３つの画素回路１１０は、それぞれＲ（赤）、Ｇ（緑）、青（Ｂ）の画素に対応し、これら３画素がカラー画像の１ドットを表現する。 In the present embodiment, three pixel circuits 110 that are continuous along one scanning line 12 correspond to R (red), G (green), and blue (B) pixels, respectively, and these three pixels are color images. Represents one dot.

画素回路１１０の一例について説明する。ｉ行目の画素回路１１０は、図２に示すように、Ｐ型トランジスター１２１〜１２５と、ＯＬＥＤ１３０と、保持容量１３２とを含む。画素回路１１０には、走査信号Ｇｗｒ（ｉ）、制御信号Ｇｅｌ（ｉ）、Ｇｃｍｐ（ｉ）、Ｇｏｒｓｔ（ｉ）が供給される。 An example of the pixel circuit 110 will be described. As illustrated in FIG. 2, the pixel circuit 110 in the i-th row includes P-type transistors 121 to 125, an OLED 130, and a storage capacitor 132. The pixel circuit 110 is supplied with a scanning signal Gwr (i), a control signal Gel (i), Gcmp (i), and Gorst (i).

駆動トランジスター（第１トランジスター）１２１は、ソースが給電線１１６に接続され、ドレインはトランジスター１２４を介してＯＬＥＤ１３０に接続され、ＯＬＥＤ１３０に流れる電流を制御する。データ線電位（階調電位）を書き込むトランジスター（第４トランジスター）１２２は、ゲート（第４ゲート）が走査線１２に接続され、ドレイン／ソースの一方がデータ線１４に接続され、他方がトランジスター１２１のゲート（第１ゲート）に接続されている。保持容量１３２はトランジスター１２１のゲート線と給電線１１６との間に接続され、トランジスター１２１のソース・ゲート間の電圧を保持する。給電線１１６には、電源の高電位Ｖｅｌが給電される。ＯＬＥＤの１３０のカソードは共通電極とされ、電源の低電位Ｖｃｔに設定される。 The driving transistor (first transistor) 121 has a source connected to the power supply line 116 and a drain connected to the OLED 130 via the transistor 124, and controls a current flowing through the OLED 130. In the transistor (fourth transistor) 122 for writing the data line potential (grayscale potential), the gate (fourth gate) is connected to the scanning line 12, one of the drain / source is connected to the data line 14, and the other is the transistor 121. Connected to the first gate. The storage capacitor 132 is connected between the gate line of the transistor 121 and the power supply line 116, and holds the voltage between the source and gate of the transistor 121. The power supply line 116 is supplied with the high potential Vel of the power source. The cathode of the OLED 130 is a common electrode and is set to the low potential Vct of the power source.

トランジスター（第５トランジスター）１２３は、ゲートに制御信号Ｇｃｍｐ（ｉ）が入力され、制御信号Ｇｃｍｐ（ｉ）に従って第１トランジスター１２１のゲート・ドレイン間をショートさせる。それにより、第１トランジスター１２１はダイオード接続となる。その結果、保持容量１３２に第１トランジスター１２１のしきい値電圧が保持される。この期間は、トランジスター１２１のしきい値のばらつきを補償する補償期間と称される。よって、トランジスター１２２がオンされている間であって、補償期間の終了後が、トランジスター１２１のゲート及び保持容量１３２にデータ電位が書き込まれる書込み期間となる。 The control signal Gcmp (i) is input to the gate of the transistor (fifth transistor) 123, and the gate and drain of the first transistor 121 are short-circuited according to the control signal Gcmp (i). Thereby, the first transistor 121 is diode-connected. As a result, the threshold voltage of the first transistor 121 is held in the storage capacitor 132. This period is referred to as a compensation period that compensates for variations in the threshold value of the transistor 121. Therefore, while the transistor 122 is turned on, after the end of the compensation period, a writing period in which a data potential is written to the gate of the transistor 121 and the storage capacitor 132 is set.

ＯＬＥＤ１３０の点灯制御トランジスター（第２トランジスター）１２４は、ゲート（第２ゲート）に制御信号Ｇｅｌ（ｉ）が入力され、トランジスター１２１のドレインとＯＬＥＤ１３０のアノードとの間をオン／オフする。リセットトランジスター（第３トランジスター）１２５は、ゲート（第３ゲート）に制御信号Ｇｏｒｓｔ（ｉ）が入力され、制御信号Ｇｏｒｓｔ（ｉ）に従ってＯＬＥＤ１３０のアノードに、給電線１６の電位であるリセット電位Ｖｏｒｓｔを供給する。このリセット電位Ｖｏｒｓｔと共通電位Ｖｃｔとの差がＯＬＥＤ１３０の発光しきい値を下回るように設定される。 The control signal Gel (i) is input to the gate (second gate) of the lighting control transistor (second transistor) 124 of the OLED 130 to turn on / off between the drain of the transistor 121 and the anode of the OLED 130. In the reset transistor (third transistor) 125, a control signal Gorst (i) is input to a gate (third gate), and a reset potential Vorst that is the potential of the power supply line 16 is applied to the anode of the OLED 130 in accordance with the control signal Gorst (i). Supply. The difference between the reset potential Vorst and the common potential Vct is set to be lower than the light emission threshold value of the OLED 130.

図１に示すゲートドライバー回路２０は、ｉ行目の走査線１２に走査信号Ｇｗｒ（ｉ）を供給する。ゲートドライバー回路２０の詳細については後述する。図１にて列方向Ｙに沿って延びるデータ線１４と給電線１６との間に誘電体を配置することで保持容量５０が形成される。レベルシフト回路３０は、データ線駆動回路６０及びデマルチプレクサ４０を介して供給されるデータ信号（階調レベル）に応じて、例えば保持容量５０とレベルシフト回路３０内の保持容量とを用いて容量分割方式にて、トランジスター１２１のしきい値電圧よりもレベルシフトさせてデータ線１４に供給する。この容量分割方式は例えば特願２０１１−２２８８８５号に記載されているので説明を省略する。なお、本実施形態では必ずしも容量分割駆動方式を用いなくても良い。 The gate driver circuit 20 shown in FIG. 1 supplies the scanning signal Gwr (i) to the i-th scanning line 12. Details of the gate driver circuit 20 will be described later. In FIG. 1, a storage capacitor 50 is formed by disposing a dielectric between the data line 14 extending along the column direction Y and the power supply line 16. The level shift circuit 30 uses, for example, a storage capacitor 50 and a storage capacitor in the level shift circuit 30 according to a data signal (grayscale level) supplied via the data line driving circuit 60 and the demultiplexer 40. The level is shifted from the threshold voltage of the transistor 121 and supplied to the data line 14 by the division method. Since this capacity division method is described in, for example, Japanese Patent Application No. 2011-228885, description thereof is omitted. In the present embodiment, the capacity division drive method is not necessarily used.

デマルチプレクサ４０は、図１の表示部１００の一ライン（ｉ行）上にある複数画素に、ＲＧＢ毎に時分割でデータ電位を切り換え出力する。データ線駆動回路６０は、図１に示すように、シフトレジスターと、シフトレジスターからのクロックに従って順次データをラッチするデータラッチ回路と、データラッチ回路からのデータを同時にラッチするラインラッチ回路と、ラインラッチ回路からのデータをデジタル−アナログ変換して、階調電圧として出力するデジタル−アナログ変換回路とを含んでいる。 The demultiplexer 40 switches and outputs a data potential to a plurality of pixels on one line (i row) of the display unit 100 in FIG. As shown in FIG. 1, the data line driving circuit 60 includes a shift register, a data latch circuit that sequentially latches data according to a clock from the shift register, a line latch circuit that simultaneously latches data from the data latch circuit, a line And a digital-analog conversion circuit which converts the data from the latch circuit into a digital-analog and outputs it as a gradation voltage.

２．ＥＬ表示装置のゲートドライバー回路
図３は、図１に示すゲートドライバー回路２０の詳細を示している。本実施形態のゲートドライバー回路２０は、シフトレジスターの代わりにデコーダーを用いている。ゲートドライバー回路２０は、デコーダー制御回路１４０と、第１デコーダー（デコーダーＡ）１４１と、第２デコーダー（デコーダーＢＵ）１４２と、第３デコーダー（デコーダーＢＤ）１４３と、第４デコーダー（デコーダーＣＵ）１４４と、第５デコーダー（デコーダーＣＤ）１４５と、を含む。ゲートドライバー回路２０は、バッファー１５０と、第１〜第ｍのゲートドライバー１５１−１〜１５１−ｍとを含む。第１〜第ｍのゲートドライバー１５１−１〜１５１−ｍは、図１に示す列方向Ｙに沿って配列されたｍ個の画素回路１１０に各種ゲート信号（ＧＥＬ，ＧＯＲＳＴ，ＧＷＲ，ＧＣＭＰ）をそれぞれ供給する。 2. Gate Driver Circuit of EL Display Device FIG. 3 shows details of the gate driver circuit 20 shown in FIG. The gate driver circuit 20 of this embodiment uses a decoder instead of a shift register. The gate driver circuit 20 includes a decoder control circuit 140, a first decoder (decoder A) 141, a second decoder (decoder BU) 142, a third decoder (decoder BD) 143, and a fourth decoder (decoder CU) 144. And a fifth decoder (decoder CD) 145. The gate driver circuit 20 includes a buffer 150 and first to mth gate drivers 151-1 to 151-m. The first to m-th gate drivers 151-1 to 151-m send various gate signals (GEL, GORST, GWR, GCMP) to the m pixel circuits 110 arranged along the column direction Y shown in FIG. Supply each.

図４は、５つのデコーダー１４１〜１４５（Ａ，ＢＵ，ＢＤ，ＣＵ，ＣＤ）の関係を示している。本実施形態では、図１に示す列方向Ｙの画素数はｍ（ｍは偶数で例えば７６８）である。第１デコーダー（デコーダーＡ）１４１は、図３に示すデコーダー制御回路１４０からの１０ビットのアドレス信号［９：０］に従って、第１〜第ｍのゲートドライバー１５１−１〜１５１−ｍにデコーダー出力を供給する。第２デコーダー（デコーダーＢＵ）１４２と第４デコーダー（デコーダーＣＵ）１４４とは、図３に示すデコーダー制御回路１４０からの９ビットのアドレス信号［８：０］に従って、垂直走査範囲を二分する位置よりも垂直走査方向にて上流側に位置する第１〜第（ｍ／２）のゲートドライバー１５１−１〜１５１−（ｍ／２）にデコーダー出力を供給する。なお、第１〜第（ｍ／２）のゲートドライバー１５１−１〜１５１−（ｍ／２）を、第１ゲートドライバー群とも称する。第３デコーダー（デコーダーＢＤ）１４３と第５デコーダー（デコーダーＣＤ）１４５とは、図３に示すデコーダー制御回路１４０からの９ビットのアドレス信号［８：０］に従って、垂直走査範囲を二分する位置よりも垂直走査方向にて下流側に位置する第（ｍ／２＋１）〜第ｍのゲートドライバー１５１−（ｍ／２＋１）〜１５１−ｍにデコーダー出力を供給する。第（ｍ／２＋１）〜第ｍのゲートドライバー１５１−（ｍ／２＋１）〜１５１−ｍは、第２ゲートドライバー群とも称する。 FIG. 4 shows the relationship between the five decoders 141 to 145 (A, BU, BD, CU, CD). In the present embodiment, the number of pixels in the column direction Y shown in FIG. 1 is m (m is an even number, for example, 768). The first decoder (decoder A) 141 outputs the decoder output to the first to m-th gate drivers 151-1 to 151-m according to the 10-bit address signal [9: 0] from the decoder control circuit 140 shown in FIG. Supply. The second decoder (decoder BU) 142 and the fourth decoder (decoder CU) 144 are arranged from a position that bisects the vertical scanning range according to the 9-bit address signal [8: 0] from the decoder control circuit 140 shown in FIG. Also, the decoder output is supplied to the first to (m / 2) gate drivers 151-1 to 151- (m / 2) positioned on the upstream side in the vertical scanning direction. The first to (m / 2) gate drivers 151-1 to 151- (m / 2) are also referred to as a first gate driver group. The third decoder (decoder BD) 143 and the fifth decoder (decoder CD) 145 are arranged from a position that bisects the vertical scanning range according to the 9-bit address signal [8: 0] from the decoder control circuit 140 shown in FIG. Also, the decoder outputs are supplied to the (m / 2 + 1) to m-th gate drivers 151- (m / 2 + 1) to 151-m located downstream in the vertical scanning direction. The (m / 2 + 1) to m-th gate drivers 151- (m / 2 + 1) to 151-m are also referred to as second gate driver groups.

図５は、９ビットのアドレス信号＜Ａ９：Ａ１＞が入力されるデコーダーＢＵ，ＢＤ，ＣＵ，ＣＤに共通の構成を示している。デコーダーＡも、１０ビットのアドレス信号＜Ａ１０：Ａ１＞が入力される点を除いて、図５と同様の構成を有する。図５に示すように、デコーダーＢＵ，ＢＤ，ＣＵ，ＣＤは、ｍ個のデコーダー素子ＤＥＣ−１〜ＤＥＣ−ｍを有する。ｍ個のデコーダー素子ＤＥＣ−１〜ＤＥＣ−ｍは、例えば９ビットのアドレス信号＜Ａ９：Ａ１＞が全てＨｉｇｈの時のみ出力ＯＵＴがＨｉｇｈになる。図５に示すように、ｍ個のデコーダー素子ＤＥＣ−１〜ＤＥＣ−ｍに入力される９ビットのアドレス信号の組み合わせはそれぞれ異なるので、いずれか一つのデコーダー素子ＤＥＣからのみＨｉｇｈが出力される。 FIG. 5 shows a configuration common to decoders BU, BD, CU, and CD to which a 9-bit address signal <A9: A1> is input. The decoder A also has the same configuration as that shown in FIG. 5 except that the 10-bit address signal <A10: A1> is input. As shown in FIG. 5, the decoders BU, BD, CU, and CD have m decoder elements DEC-1 to DEC-m. For example, the output OUT of the m decoder elements DEC-1 to DEC-m is High only when all the 9-bit address signals <A9: A1> are High. As shown in FIG. 5, since the combinations of the 9-bit address signals input to the m decoder elements DEC-1 to DEC-m are different from each other, High is output only from any one of the decoder elements DEC.

図６に、５つのデコーダー１４１〜１４５（Ａ，ＢＵ，ＢＤ，ＣＵ，ＣＤ）の例えばＯＵＴ１から出力される基準信号を示している。第１デコーダー（デコーダーＡ）１４１は、アドレス信号に基づいて一垂直走査期間（１Ｖ）に一つの第１基準信号を生成する。つまり、第１デコーダー（デコーダーＡ）１４１からの第１基準信号は一垂直走査信号となる。第２デコーダー（デコーダーＢＵ）１４２は、アドレス信号に基づいて一垂直走査期間（１Ｖ）の前半に一つの第２基準信号を生成する。第３デコーダー（デコーダーＢＤ）１４３は、アドレス信号に基づいて一垂直走査期間（１Ｖ）の後半に一つの第３基準信号を生成する。第４デコーダー（デコーダーＣＵ）１４４は、アドレス信号に基づいて一垂直走査期間（１Ｖ）の前半に、第２基準信号とは異なるタイミンクで一つの第４基準信号を生成する。第５デコーダー（デコーダーＣＤ）１４５は、アドレス信号に基づいて一垂直走査期間（１Ｖ）の後半に、第３基準信号とは異なるタイミングで一つの第５基準信号を生成する。５つのデコーダー１４１〜１４５（Ａ，ＢＵ，ＢＤ，ＣＵ，ＣＤ）からの第１〜第５の基準信号やクロック信号ＣＫに加え、これらをロジック回路で処理することで得られる各種信号（例えばＡ＋Ｂ＋Ｃ）を示している。 FIG. 6 shows reference signals output from, for example, OUT1 of the five decoders 141 to 145 (A, BU, BD, CU, CD). The first decoder (decoder A) 141 generates one first reference signal in one vertical scanning period (1V) based on the address signal. That is, the first reference signal from the first decoder (decoder A) 141 is one vertical scanning signal. The second decoder (decoder BU) 142 generates one second reference signal in the first half of one vertical scanning period (1V) based on the address signal. The third decoder (decoder BD) 143 generates one third reference signal in the second half of one vertical scanning period (1V) based on the address signal. The fourth decoder (decoder CU) 144 generates one fourth reference signal at a timing different from the second reference signal in the first half of one vertical scanning period (1V) based on the address signal. The fifth decoder (decoder CD) 145 generates one fifth reference signal at a timing different from the third reference signal in the second half of one vertical scanning period (1V) based on the address signal. In addition to the first to fifth reference signals and the clock signal CK from the five decoders 141 to 145 (A, BU, BD, CU, CD), various signals (for example, A + B + C) obtained by processing them with a logic circuit ).

図３に示す第１〜第ｍのゲートドライバー１５１−1〜１５１−ｍの各々は、図７に示す共通の構成を有している。図７に示すデコーダー回路を、図８〜図１１に示すタイミングチャートを参照して説明する。なお、図７において、デコーダーＢはデコーダーＢＵ，ＢＤのいずれか一方であり、デコーダーＣはデコーダーＣＵ，ＣＤのいずれか一方である。 Each of the first to m-th gate drivers 151-1 to 151-m shown in FIG. 3 has a common configuration shown in FIG. The decoder circuit shown in FIG. 7 will be described with reference to the timing charts shown in FIGS. In FIG. 7, the decoder B is one of the decoders BU and BD, and the decoder C is one of the decoders CU and CD.

先ず、図２に示す第２トランジスター１２４に供給される第２ゲート信号ＧＥＬの生成について、図７〜図１１を参照して説明する。なお、図７において符号のない端子はテスト端子であり、デコーダー使用時には図７に示す各２組のトランスファーゲートのうちの下側のゲートを常時開く電位に固定される。デコーダーＢ，Ｃの論理和（オア）出力である信号ｍｅｔ０９８と、図３のバッファー１５０から供給される信号ＧＥＬ＿ＳＥとが、図７に示すように論理積（アンド）されて、信号ｍｅｔ２２６が生成される。図３のバッファー１５０から供給されるクロックＣＫ、信号ｍｅｔ０９８及びデコーダーＢに基づいて、図７に示すように信号ｍｅｔ２１４が生成される。図７に示すように、これら信号ｍｅｔ２１４，ｍｅｔ２２６の論理和として、信号ｍｅｔ０１４１が生成される。第２ゲート信号ＧＥＬとして、信号ｍｅｔ０１４１が出力される（図８〜図１１参照）。 First, generation of the second gate signal GEL supplied to the second transistor 124 illustrated in FIG. 2 will be described with reference to FIGS. 7 is a test terminal, and when the decoder is used, the lower gate of the two sets of transfer gates shown in FIG. 7 is fixed to a potential that always opens. The signal met098, which is the logical sum (or) output of the decoders B and C, and the signal GEL_SE supplied from the buffer 150 in FIG. 3 are logically ANDed as shown in FIG. 7 to generate the signal met226. The Based on the clock CK, the signal met098 and the decoder B supplied from the buffer 150 in FIG. 3, a signal met214 is generated as shown in FIG. As shown in FIG. 7, a signal met0141 is generated as a logical sum of these signals met214 and met226. A signal met0141 is output as the second gate signal GEL (see FIGS. 8 to 11).

次に、図２に示す第３トランジスター１２５に供給される第３ゲート信号ＧＯＲＳＴの生成について、図７〜図１１を参照して説明する。上述したように、デコーダーＢ，Ｃの出力に基づいて生成される信号ｍｅｔ０４９，ｍｅｔ２１４は、図７に示すように否定論理和（ノア）されて、信号ｍｅｔ０１８８が生成される。第３ゲート信号ＧＯＲＳＴとして、信号ｍｅｔ０１８８が出力される（図８〜図１１参照）。 Next, generation of the third gate signal GORST supplied to the third transistor 125 illustrated in FIG. 2 will be described with reference to FIGS. As described above, the signals met049 and met214 generated based on the outputs of the decoders B and C are subjected to a NOR operation (NOR) as shown in FIG. 7 to generate a signal met0188. A signal met0188 is output as the third gate signal GORST (see FIGS. 8 to 11).

次に、図２に示す第４トランジスター１２２に供給される第４ゲート信号ＧＷＲの生成について、図７〜図１１を参照して説明する。デコーダーＡの出力と、図３に示すバッファー１５０からの第４ゲート設定信号ＷＲとは、図７に示すように否定論理積（ナンド）され、それが第４ゲート信号ＧＷＲとして出力される（図８〜図１１参照）。 Next, generation of the fourth gate signal GWR supplied to the fourth transistor 122 illustrated in FIG. 2 will be described with reference to FIGS. The output of the decoder A and the fourth gate setting signal WR from the buffer 150 shown in FIG. 3 are NANDed as shown in FIG. 7 and output as the fourth gate signal GWR (see FIG. 7). 8 to FIG. 11).

次に、図２に示す第５トランジスター１２３に供給される第５ゲート信号ＧＣＭＰの生成について、図７〜図１１を参照して説明する。デコーダーＡの出力と、図３に示すバッファー１５０からの第５ゲート設定信号ＣＭＰとは、図７に示すように否定論理積（ナンド）され、それが第５ゲート信号ＧＣＭＰとして出力される（図８〜図１１参照）。 Next, generation of the fifth gate signal GCMP supplied to the fifth transistor 123 shown in FIG. 2 will be described with reference to FIGS. The output of the decoder A and the fifth gate setting signal CMP from the buffer 150 shown in FIG. 3 are NANDed as shown in FIG. 7 and output as the fifth gate signal GCMP (FIG. 7). 8 to FIG. 11).

以上のようにして、図３に示す第１〜第ｍゲートドライバー１５１−１〜１５１−ｍから、それぞれ第２〜第５ゲート信号ＧＥＬ，ＧＯＲＳＴ，ＧＷＲ，ＧＣＭＰが出力される。ただし、第１〜第ｍゲートドライバー１５１−１〜１５１−ｍからの第２〜第５ゲート信号ＧＥＬ，ＧＯＲＳＴ，ＧＷＲ，ＧＣＭＰは、アドレス信号に基づいてクロックＣＫの一周期（一水平走査期間１Ｈ）ずつ立ち上がり又は立下りタイミングがシフトしている。これにより、図１に示す列方向Ｙに沿って配置された画素を順次駆動することができる。なお、クロックＣＫとデコーダー入力の周期を変更することで、表示サイズに応じて一水平走査期間１Ｈの長さを変更することができる。 As described above, the second to fifth gate signals GEL, GORST, GWR, and GCMP are output from the first to mth gate drivers 151-1 to 151-m shown in FIG. However, the second to fifth gate signals GEL, GORST, GWR, and GCMP from the first to m-th gate drivers 151-1 to 151-m are based on one cycle of the clock CK (one horizontal scanning period 1H based on the address signal). ) Rise or fall timing is shifted by one. Thereby, the pixels arranged along the column direction Y shown in FIG. 1 can be sequentially driven. Note that the length of one horizontal scanning period 1H can be changed in accordance with the display size by changing the cycle of the clock CK and the decoder input.

このように、本実施形態では図８〜図１１にて明らかなように、アドレス信号によりデコーダーＡ，Ｂ（ＢＵまたはＢＤ），Ｃ（ＣＵまたはＣＤ）の出力波形を生成し、それによって第２〜第５ゲート信号ＧＥＬ，ＧＯＲＳＴ，ＧＷＲ，ＧＣＭＰを生成できるので、シフトレジスターは不要となる。 As described above, in this embodiment, as apparent from FIGS. 8 to 11, output waveforms of the decoders A, B (BU or BD), and C (CU or CD) are generated by the address signal, and the second waveform is thereby generated. Since the fifth gate signals GEL, GORST, GWR, and GCMP can be generated, the shift register becomes unnecessary.

特に、ＥＬ素子１３０の点灯／非点灯させる第２ゲート信号ＧＥＬは、垂直走査範囲を二分する位置よりも垂直走査方向の上流側、下流側でそれぞれ独立して設定できる。よって、垂直走査方向の上流側のみ、下流側のみ、あるいは上流及び下流側の双方にて、任意に非点灯期間を設定することができる。それにより、ＯＬＥＤ１３０のＯＮ／ＯＦＦ周期が２倍になり、フリッカーを低減しながら、明るさの調整が可能になる。 In particular, the second gate signal GEL for turning on / off the EL element 130 can be set independently on the upstream side and the downstream side in the vertical scanning direction from the position that bisects the vertical scanning range. Therefore, the non-lighting period can be arbitrarily set only on the upstream side in the vertical scanning direction, only on the downstream side, or on both the upstream and downstream sides. As a result, the ON / OFF cycle of the OLED 130 is doubled, and the brightness can be adjusted while reducing flicker.

第３ゲート信号ＧＯＲＳＴは第２ゲート信号ＧＥＬとほぼ論理が反転する関係である。よって、第２ゲート信号ＧＥＬと同様に第３ゲート信号ＧＯＲＳＴもまた、垂直走査範囲を二分する位置よりも垂直走査方向の上流側のみ、下流側のみ、あるいは上流及び下流側の双方にて、リセット期間を任意に設定することができる。 The third gate signal GORST has a relationship in which the logic is substantially inverted from that of the second gate signal GEL. Therefore, similarly to the second gate signal GEL, the third gate signal GORST is also reset only on the upstream side in the vertical scanning direction, only on the downstream side, or on both the upstream and downstream sides from the position that bisects the vertical scanning range. The period can be set arbitrarily.

また、ＥＬ素子１３０へのデータ書き込み前に補償期間を設定する第５ゲート信号ＧＣＭＰや、補償期間後の書込み期間を設定する第４ゲート信号ＧＷＲは、垂直走査方向の１出力のみを任意設定できる。よって、垂直走査方向にて任意に補償期間及び書込み期間を設定することができる。それにより、デコーダーの先頭から最終アドレスを変更することで、表示サイズを任意に変更することができる。 Further, the fifth gate signal GCMP for setting the compensation period before data writing to the EL element 130 and the fourth gate signal GWR for setting the write period after the compensation period can arbitrarily set only one output in the vertical scanning direction. . Therefore, the compensation period and the writing period can be arbitrarily set in the vertical scanning direction. Accordingly, the display size can be arbitrarily changed by changing the final address from the top of the decoder.

図１２に、ｎ行目と（ｎ＋ｋ＋１）行目の画素に供給される第２〜第５ゲート信号ＧＥＬ，ＧＯＲＳＴ，ＧＷＲ，ＧＣＭＰを示す。図１２では、ｎ行目と（ｎ＋ｋ＋１）行目の画素にて、第２ゲート信号ＧＥＬがＨｉｇｈとなって第２トランジスター１２４がオフしている非点灯期間が、ほぼ（２＋ｋ）Ｈ期間に亘って設定される。その非点灯期間の最初の一水平走査期間（１Ｈ）に、第４ゲート信号ＧＷＲをＬｏｗとして図２の第４トランジスター１２２をオンさせることができる。 FIG. 12 shows the second to fifth gate signals GEL, GORST, GWR, and GCMP supplied to the pixels in the nth row and the (n + k + 1) th row. In FIG. 12, the non-lighting period in which the second gate signal GEL is High and the second transistor 124 is off in the pixels in the n-th row and the (n + k + 1) -th row substantially covers the (2 + k) H period. Is set. In the first horizontal scanning period (1H) of the non-lighting period, the fourth transistor 122 in FIG. 2 can be turned on by setting the fourth gate signal GWR to Low.

また、第４トランジスター１２２のオン期間よりも短い期間に亘って第５ゲート信号ＧＣＭＰがＬｏｗとされ、図２に示す第５トランジスター１２３がオンされる。それにより、補償期間が設定され、補償期間後も第５トランジスター１２３がオンされている期間が書込み期間となる。さらに、ｎ行目の画素から明らかなように、（２＋ｋ）Ｈの全期間に亘って第３ゲート信号ＧＯＲＳＴはＬｏｗとされ、図２に示す第３トランジスター１２５はオンとされる。書込み期間の無い非点灯期間（ｋＨ）では、第２〜第４ゲート信号ＧＥＬ，ＧＣＭＰ，ＧＷＲはＨｉｇｈとなり、第２〜第４トランジスター１２４，１２５，１２２はオフされる。 Further, the fifth gate signal GCMP is set to Low for a period shorter than the ON period of the fourth transistor 122, and the fifth transistor 123 shown in FIG. 2 is turned ON. Thereby, a compensation period is set, and a period in which the fifth transistor 123 is turned on after the compensation period is an address period. Further, as is apparent from the pixels in the nth row, the third gate signal GORST is set to Low over the entire period of (2 + k) H, and the third transistor 125 shown in FIG. 2 is turned on. In the non-lighting period (kH) without the writing period, the second to fourth gate signals GEL, GCMP, GWR are High, and the second to fourth transistors 124, 125, 122 are turned off.

図１３に、ｎ行目の画素について、一垂直走査期間（１Ｖ＝７６８Ｈ））中の非点灯期間（ＨＯＦＦ１，ＨＯＦＦ２）と点灯期間（ＨＯＮ１，ＨＯＮ２）の設定例を示す。非点灯期間（ＨＯＦＦ１）中に第４ゲート信号ＧＷＲがＬｏｗとなってデータ書き込みが行われている。非点灯期間（ＨＯＦＦ１，ＨＯＦＦ２）と点灯期間（ＨＯＮ１，ＨＯＮ２）は、一水平走査期間（１Ｈ）単位で長さを調整することで、明るさを調整するができる。 FIG. 13 shows a setting example of non-lighting periods (HOFF1, HOFF2) and lighting periods (HON1, HON2) in one vertical scanning period (1V = 768H) for the pixels in the nth row. During the non-lighting period (HOFF1), the fourth gate signal GWR becomes Low and data writing is performed. The brightness can be adjusted by adjusting the lengths of the non-lighting periods (HOFF1, HOFF2) and the lighting periods (HON1, HON2) in units of one horizontal scanning period (1H).

３．電子機器
図１４は、このディジタルスチルカメラ２００の構成を示す斜視図であるが、外部機器との接続についても簡易的に示すものである。ディジタルスチルカメラ２００のケース２０２の背面には、上述したＥＬ表示装置１０が適用される表示装置２０４が設けられる。表示装置２０４は、ＣＣＤ（Charge Coupled Device）による撮像信号に基づいて、表示を行う構成となっている。このため、表示装置２０４は、被写体を表示する電子ビューファインダとして機能する。ケース２０２の観察側（図においては裏面側）には、光学レンズやＣＣＤなどを含んだ受光ユニット２０６が設けられている。 3. Electronic Device FIG. 14 is a perspective view showing the configuration of the digital still camera 200, but also shows a simple connection with an external device. A display device 204 to which the above-described EL display device 10 is applied is provided on the back surface of the case 202 of the digital still camera 200. The display device 204 is configured to perform display based on an imaging signal from a CCD (Charge Coupled Device). Therefore, the display device 204 functions as an electronic viewfinder that displays the subject. A light receiving unit 206 including an optical lens, a CCD, and the like is provided on the observation side (the back side in the figure) of the case 202.

ここで、撮影者が表示装置２０４に表示された被写体像を確認して、シャッタボタン２０８を押下すると、その時点におけるＣＣＤの撮像信号が、回路基板２１０のメモリに転送・格納される。 Here, when the photographer confirms the subject image displayed on the display device 204 and presses the shutter button 208, the CCD image pickup signal at that time is transferred and stored in the memory of the circuit board 210.

このディジタルスチルカメラ２００には、ケース２０２の側面に、ビデオ信号出力端子２１２と、データ通信用の入出力端子２１４とが設けられている。ビデオ信号出力端子２１２にはテレビモニタ２３０が、データ通信用の入出力端子２１４にはパーソナルコンピュータ４４０が、それぞれ必要に応じて接続される。さらに、所定の操作によって、回路基板２１０のメモリに格納された撮像信号が、テレビモニタ２３０や、パーソナルコンピュータ２４０に出力される。 The digital still camera 200 is provided with a video signal output terminal 212 and an input / output terminal 214 for data communication on the side surface of the case 202. A television monitor 230 is connected to the video signal output terminal 212, and a personal computer 440 is connected to the input / output terminal 214 for data communication as necessary. Furthermore, the imaging signal stored in the memory of the circuit board 210 is output to the television monitor 230 and the personal computer 240 by a predetermined operation.

図１５及び図１６は、ヘッドマウント・ディスプレイ３００を示している。ヘッドマウント・ディスプレイ３００は、眼鏡と同様にテンプル３１０、ブリッジ３２０、レンズ３０１Ｌ，３０１Ｒを有する。ブリッジ３２０の内側には、左眼用の表示装置１０Ｌと右眼用の表示装置１０Ｒとが設けられる。これら表示装置１０Ｌ，１０Ｒとして、図１に示す表示装置１０を適用できる。 15 and 16 show the head mounted display 300. FIG. The head-mounted display 300 includes a temple 310, a bridge 320, and lenses 301L and 301R, similar to glasses. Inside the bridge 320, a display device 10L for the left eye and a display device 10R for the right eye are provided. The display device 10 shown in FIG. 1 can be applied as the display devices 10L and 10R.

表示装置１０Ｌ，１０Ｒに表示される画像は、光学レンズ３０２Ｌ，３０２Ｒ及びハーフミラー３０３Ｌ，３０３Ｒを介して両眼に入射される。視差を伴い左眼、右眼用画像とすることで、３Ｄ表示が可能である。なお、ハーフミラー３０３Ｌ，３０３ｒは外光を透過するので、装着者の視野を妨げない。 The images displayed on the display devices 10L and 10R are incident on both eyes via the optical lenses 302L and 302R and the half mirrors 303L and 303R. 3D display is possible by using left-eye and right-eye images with parallax. Since the half mirrors 303L and 303r transmit external light, they do not disturb the visual field of the wearer.

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より、その異なる用語に置き換えることができる。またＥＬ表示装置、電子機器等の構成、動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。 Although the present embodiment has been described in detail as described above, it will be easily understood by those skilled in the art that many modifications can be made without departing from the novel matters and effects of the present invention. Accordingly, all such modifications are intended to be included in the scope of the present invention. For example, in the specification or the drawings, the different terms can be replaced at least once. Further, the configurations and operations of the EL display device and the electronic device are not limited to those described in this embodiment, and various modifications can be made.

例えば、図１に示すデータ線駆動回路６０の最終段にあるアンプのスルーレートを変更するように構成しても良い。表示サイズの変更によりライン数が少なくなると、その分だけ一水平走査期間（１Ｈ）を長くできる。そのため、アンプの書込みスピードを遅くしてスルーレートを下げることができる。それにより消費電力が低減する。 For example, the slew rate of the amplifier in the final stage of the data line driving circuit 60 shown in FIG. 1 may be changed. If the number of lines decreases due to a change in display size, one horizontal scanning period (1H) can be lengthened accordingly. Therefore, it is possible to reduce the slew rate by slowing down the writing speed of the amplifier. Thereby, power consumption is reduced.

また、図１に示すデータ駆動回路６０内に設けられるシフトレジスターをデコーダーに変更しても良い。その際、表示ライン数、表示開始位置等の情報を書き換え可能なレジスターを設け、そのレジスターに応じてデコーダーの制御カウンターを制御することができる。 Further, the shift register provided in the data driving circuit 60 shown in FIG. 1 may be changed to a decoder. At this time, a register in which information such as the number of display lines and the display start position can be rewritten is provided, and the control counter of the decoder can be controlled in accordance with the register.

１シリコン基板（表示パネル）、１０ＥＬ表示装置、１２走査線、１４データ線、２０ゲートドライバー回路、１２１第１トランジスター、１２２第４トランジスター、１２３第５トランジスター、１２４第２トランジスター、１２５第３トランジスター、１３０ＥＬ素子、１４０デコーダー制御回路、１４１，Ａ第１デコーダー、１４２，ＢＵ第２デコーダー、１４３，ＢＤ第３デコーダー、１４４，ＣＵ第４デコーダー、１４５，ＣＤ第５デコーダー、１５０バッファー、１５１− １〜１５１− ｍ／２第１ゲートドライバー群、１５１− （ｍ／２＋１）〜１５１− ｍ第２ゲートドライバー群、ＧＥＬ第２ゲート信号、ＧＣＭＰ第３ゲート信号、ＧＷＲ第４ケゲート信号、ＧＯＲＳＴ第５ゲート信号、２００，３００電子機器 DESCRIPTION OF SYMBOLS 1 Silicon substrate (display panel), 10 EL display device, 12 Scan line, 14 Data line, 20 Gate driver circuit, 121 1st transistor, 122 4th transistor, 123 5th transistor, 124 2nd transistor, 125 3rd transistor , 130 EL element, 140 decoder control circuit, 141, A first decoder, 142, BU second decoder, 143, BD third decoder, 144, CU fourth decoder, 145, CD fifth decoder, 150 buffer, 151- . 1 to 151- m / 2 first gate driver group, 151- (m / 2 + 1 ) ~ 151- m second gate drivers group, GEL second gate signal, GCMP third gate signal, GWR fourth Kegeto signal, Gorst 5th gate signal, 200,300 Child equipment

Claims

マトリクス状に配置された複数の画素と、
前記複数の画素の各々に配置されるＥＬ素子と、
前記複数の画素の各々に配置され、第１ゲートに入力される第１ゲート信号に基づいて前記ＥＬ素子に駆動電流を供給する第１トランジスターと、
前記複数の画素の各々に配置され、第２ゲートに入力される第２ゲート信号に基づいて前記ＥＬ素子に流れる電流をオン／オフする第２トランジスターと、
前記複数の画素の各々に配置される前記第２トランジスターの前記第２ゲートに、前記第２ゲート信号を供給するゲートドライバー回路と、
を有し、
前記ゲートドライバー回路は、
アドレス信号に基づいて一垂直走査期間を規定する第１基準信号を生成する第１デコーダーと、
前記アドレス信号に基づいて前記一垂直走査期間の前半に一つの第２基準信号を生成する第２デコーダーと、
前記アドレス信号に基づいて前記一垂直走査期間の後半に一つの第３基準信号を生成する第３デコーダーと、
前記アドレス信号に基づいて前記一垂直走査期間の前半に、前記第２基準信号とは異なるタイミンクで一つの第４基準信号を生成する第４デコーダーと、
前記アドレス信号に基づいて前記一垂直走査期間の後半に、前記第３基準信号とは異なるタイミングで一つの第５基準信号を生成する第５デコーダーと、
前記第２及び第４基準信号に基づいて、垂直走査範囲を二分する位置よりも垂直走査方向の上流側の画素群に前記第２ゲート信号を供給する第１ゲートドライバー群と、
前記第３及び第５基準信号に基づいて、前記垂直走査範囲を二分する位置よりも前記垂直走査方向の下流側の画素群に前記第２ゲート信号を供給する第２ゲートドライバー群と、
を有することを特徴とするＥＬ表示装置。 A plurality of pixels arranged in a matrix;
An EL element disposed in each of the plurality of pixels;
A first transistor disposed in each of the plurality of pixels and supplying a drive current to the EL element based on a first gate signal input to a first gate;
A second transistor disposed in each of the plurality of pixels and configured to turn on / off a current flowing through the EL element based on a second gate signal input to a second gate;
A gate driver circuit for supplying the second gate signal to the second gate of the second transistor disposed in each of the plurality of pixels;
Have
The gate drivers circuit,
A first decoder for generating a first reference signal defining one vertical scanning period based on an address signal;
A second decoder for generating one second reference signal in the first half of the one vertical scanning period based on the address signal;
A third decoder for generating one third reference signal in the second half of the one vertical scanning period based on the address signal;
A fourth decoder for generating one fourth reference signal at a timing different from the second reference signal in the first half of the one vertical scanning period based on the address signal;
A fifth decoder for generating one fifth reference signal at a timing different from the third reference signal in the second half of the one vertical scanning period based on the address signal;
A first gate driver group for supplying the second gate signal to a pixel group on the upstream side in the vertical scanning direction from a position that bisects the vertical scanning range based on the second and fourth reference signals;
Based on the third and fifth reference signals, a second gate driver group for supplying the second gate signal to a pixel group on the downstream side in the vertical scanning direction with respect to a position that bisects the vertical scanning range;
An EL display device comprising:

請求項１において、
前記複数の画素の各々は、第３ゲートに入力される第３ゲート信号に基づいて前記ＥＬ
素子のアノードにリセット電位を供給する第３トランジスターをさらに有し、
前記第１ゲートドライバー群は、前記第２及び第４基準信号に基づいて、前記垂直走査
方向の前記上流側の画素群に前記第３ゲート信号を供給し、
第２ゲートドライバー群は、前記第３及び第５基準信号に基づいて、前記垂直走査方向
の前記下流側の画素群に前記第３ゲート信号を供給することを特徴とするＥＬ表示装置。 In claim 1,
Each of the plurality of pixels includes the EL based on a third gate signal input to a third gate.
A third transistor for supplying a reset potential to the anode of the device;
The first gate driver group supplies the third gate signal to the upstream pixel group in the vertical scanning direction based on the second and fourth reference signals,
An EL display device, wherein the second gate driver group supplies the third gate signal to the downstream pixel group in the vertical scanning direction based on the third and fifth reference signals.

請求項１または２において、
前記複数の画素の各々は、第４ゲートに入力される第４ゲート信号に基づいて前記第１
ゲートにデータ電位を供給する第４トランジスターをさらに有し、
前記第１及び第２ゲートドライバー群は、前記第１基準信号がアクティブである期間に
第４ゲート設定信号に基づいて、前記垂直走査方向の前記上流側及び前記下流側の画素群
に前記第４ゲート信号を供給することを特徴とするＥＬ表示装置。 In claim 1 or 2,
Each of the plurality of pixels includes the first gate based on a fourth gate signal input to a fourth gate.
A fourth transistor for supplying a data potential to the gate;
The first and second gate driver groups apply the fourth and fourth pixel groups to the upstream and downstream pixel groups in the vertical scanning direction based on a fourth gate setting signal during a period in which the first reference signal is active. An EL display device which supplies a gate signal.

請求項１乃至３のいずれかにおいて、
前記複数の画素の各々は、第５ゲートに入力される第５ゲート信号に基づいて前記第１
トランジスターの前記第１ゲートとソースとをショートさせる第５トランジスターをさら
に有し、
前記第１及び第２ゲートドライバー群は、前記第１基準信号がアクティブである期間に
第５ゲート設定信号に基づいて、前記垂直走査方向の前記上流側及び前記下流側の画素群に前記第５ゲート信号を供給することを特徴とするＥＬ表示装置。 In any one of Claims 1 thru | or 3,
Each of the plurality of pixels includes the first gate based on a fifth gate signal input to a fifth gate.
A fifth transistor for short-circuiting the first gate and the source of the transistor;
The first and second gate driver groups apply the fifth and fifth pixel groups to the upstream and downstream pixel groups in the vertical scanning direction based on a fifth gate setting signal during a period in which the first reference signal is active. An EL display device which supplies a gate signal .

請求項１乃至４のいずれか記載のＥＬ表示装置を含むことを特徴とする電子機器。 An electronic apparatus comprising the EL display device according to claim 1.