JP6135537B2 - Semiconductor device using SiC substrate and method for manufacturing the same - Google Patents
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Description
本明細書では、ＳｉＣ基板の表面に直接に金属層を形成すると、ＳｉＣと金属がオーミック接触しないという問題に対処する技術を開示する。 The present specification discloses a technique that addresses the problem that SiC and metal do not make ohmic contact when a metal layer is formed directly on the surface of a SiC substrate.
ＳｉＣ基板の表面に直接に金属層を形成すると、ＳｉＣと金属がオーミック接触しない。そこで、特許文献１に記載されているように、基板と金属層の間にシリサイド層を介在させる技術が開発されている。非特許文献１については後記する。 When the metal layer is formed directly on the surface of the SiC substrate, the SiC and the metal do not make ohmic contact. Therefore, as described in Patent Document 1, a technique for interposing a silicide layer between a substrate and a metal layer has been developed. Non-patent document 1 will be described later.
ＳｉＣ基板の表面にシリサイド層を形成するには多くの工程を必要とする。例えばニッケルシリサイドを形成する場合、（１）Ｓｉを含有する半導体基板の表面にスパッタ等によってＮｉ層を形成し、（２）熱処理して合金化し、（３）エッチングして余剰なＮｉを除去する工程が必要とされる。実際には、さらに（４）再度熱処理し、（５）余剰なＮｉを再度除去する工程が必要とされる。
より少ない工程数で、ＳｉＣ基板と金属層がオーミック接触する結果を実現する技術が必要とされている。
Many processes are required to form a silicide layer on the surface of the SiC substrate. For example, in the case of forming nickel silicide, (1) a Ni layer is formed on the surface of a semiconductor substrate containing Si by sputtering, etc., (2) alloyed by heat treatment, and (3) excess Ni is removed by etching. A process is required. Actually, a step of (4) heat treatment again and (5) removing excess Ni again is required.
There is a need for a technique that achieves an ohmic contact between the SiC substrate and the metal layer with a smaller number of steps.
本明細書で開示する技術では、ＳｉＣ基板と金属層の間にグラフェン層を介在させるとＳｉＣ基板と金属層がオーミック接触する現象を利用する。本明細書では、少ない工程数でＳｉＣ基板の表面にグラフェン層を生成する技術を開示する。 The technology disclosed in this specification utilizes a phenomenon in which a SiC substrate and a metal layer are in ohmic contact when a graphene layer is interposed between the SiC substrate and the metal layer. The present specification discloses a technique for generating a graphene layer on the surface of a SiC substrate with a small number of steps.
本明細書では、グラフェン生成方法を開示する。その方法は、ＳｉＣ基板の表面の一部を保護層で被覆する工程と、保護層で被覆されていない範囲のＳｉＣ基板の表面近傍をエッチングする工程と、保護層を除去する工程と、ＳｉＣに含まれるＳｉが昇華する温度にＳｉＣ基板を加熱する工程を備えている。前記の工程を実施すると、保護層で被覆されていた範囲のＳｉＣ基板の表面にグラフェンが成長する。 In this specification, the graphene production | generation method is disclosed. The method includes a step of covering a part of the surface of the SiC substrate with a protective layer, a step of etching the vicinity of the surface of the SiC substrate that is not covered with the protective layer, a step of removing the protective layer, A step of heating the SiC substrate to a temperature at which the contained Si sublimes is provided. When the above process is performed, graphene grows on the surface of the SiC substrate in the range covered with the protective layer.
ＳｉＣ基板の表面の一部を保護層で被覆しておいてエッチングすると、保護層で被覆されていない範囲のＳｉＣ基板の表面近傍がエッチングされて凹所が形成される。その凹所の側面には、保護層で被覆されているＳｉＣ基板と保護層の境界が露出される。その境界が露出すると、その境界から保護層とＳｉＣ基板に界面に沿ってエッチングが進行する。露出した境界の近傍では、保護層に接していたＳｉＣがエッチングされていき、保護層とＳｉＣ基板の間に間隙が形成されていく。その間隔は、前記凹所の側面において最も大きく、側面から離れるほど小さくなる。ＳｉＣ基板の表面には、保護層に密着する範囲と、保護層との間に間隙が形成されている範囲と、前記凹所の側面と、前記凹所の底面が形成される。保護層との間に間隙が形成されている範囲のＳｉＣ基板の表面は、保護層に密着する範囲のＳｉＣ基板の表面に対して傾斜している。
上記の表面が形成された時点で保護層を除去して加熱すると、ＳｉＣ基板の表面からＳｉが昇華していく。その際にはＳｉＣ基板の表面にグラフェンの成長核が形成され、その成長核からＳｉＣ基板の表面に沿ってグラフェンが成長していく。上記方法では、保護層に密着していた範囲のＳｉＣ基板の表面に対して傾斜する傾斜面を形成しておいて加熱処理する。その場合、傾斜面にグラフェンの成長核が形成される。グラフェンは、傾斜面から保護層に密着していた範囲のＳｉＣ基板の表面に向けて広がっていく。保護層に密着していた範囲のＳｉＣ基板の表面がグラフェンで被覆される。その一方において、前記傾斜面と前記凹所の側面との間には、大きな角度が存在するために、前記凹所の側面と底面にはグラフェンが伸びづらい。ＳｉＣの傾斜面をミクロに観察すると、ＳｉＣ結晶のステップで形成されている。前記した非特許文献１に、ステップでグラフェンの成長核が成長し、そこからグラフェンが広がっていくことが報告されている。熱処理後に金属層を形成すれば、グラフェンが成長した範囲では金属とＳｉＣがオーミック接触する。オーミック接触させたい金属層の形成範囲を保護層で覆っておけば、その金属層とＳｉＣ基板をオーミック接触させることができる。グラフェンの生成に要する工程数は、シリサイドの生成に要する工程数よりも少ない。
本明細書でいうグラフェンは、単層のものに限定されない。非特許文献１に開示されているように、熱処理温度によって生成するグラフェンの層数を調整することができる。ＳｉＣ基板と金属の間にオーミック接触を実現するグラフェンの層数は単層に限定されていない。
When a part of the surface of the SiC substrate is covered with a protective layer and etched, the vicinity of the surface of the SiC substrate in a range not covered with the protective layer is etched to form a recess. On the side surface of the recess, the boundary between the SiC substrate covered with the protective layer and the protective layer is exposed. When the boundary is exposed, etching proceeds from the boundary to the protective layer and the SiC substrate along the interface. In the vicinity of the exposed boundary, SiC in contact with the protective layer is etched, and a gap is formed between the protective layer and the SiC substrate. The interval is the largest on the side surface of the recess and decreases as the distance from the side surface increases. On the surface of the SiC substrate, a range in close contact with the protective layer, a range in which a gap is formed between the protective layer, a side surface of the recess, and a bottom surface of the recess are formed. The surface of the SiC substrate in a range where a gap is formed with the protective layer is inclined with respect to the surface of the SiC substrate in a range in close contact with the protective layer.
When the protective layer is removed and heated when the surface is formed, Si sublimates from the surface of the SiC substrate. At that time, graphene growth nuclei are formed on the surface of the SiC substrate, and graphene grows along the surface of the SiC substrate from the growth nuclei. In the above method, a heat treatment is performed by forming an inclined surface that is inclined with respect to the surface of the SiC substrate in a range in close contact with the protective layer. In this case, graphene growth nuclei are formed on the inclined surface. Graphene spreads from the inclined surface toward the surface of the SiC substrate in the range in close contact with the protective layer. The surface of the SiC substrate that is in close contact with the protective layer is covered with graphene. On the other hand, since a large angle exists between the inclined surface and the side surface of the recess, graphene hardly extends on the side surface and the bottom surface of the recess. When the inclined surface of SiC is observed microscopically, it is formed by a step of SiC crystal. Non-Patent Document 1 reports that the growth nuclei of graphene grow in steps, and the graphene spreads from there. If the metal layer is formed after the heat treatment, the metal and SiC are in ohmic contact in the range where the graphene is grown. If the formation range of the metal layer to be brought into ohmic contact is covered with a protective layer, the metal layer and the SiC substrate can be brought into ohmic contact. The number of steps required for generating graphene is smaller than the number of steps required for generating silicide.
The graphene referred to in this specification is not limited to a single layer. As disclosed in Non-Patent Document 1, the number of graphene layers generated by the heat treatment temperature can be adjusted. The number of graphene layers that realize ohmic contact between the SiC substrate and the metal is not limited to a single layer.
ＳｉＣ基板の表面に形成された酸化層を前記保護層とすることができる。その場合は、
ＳｉＣ基板の表面の全域にＣＶＤ法によって酸化層を形成する。次に、ホトレジストを利用して酸化層を残存させたい範囲をレジスト層で被覆する。その状態で、酸化層をエッチングする。するとレジスト層で覆われていなかった酸化層がエッチングされ、ＳｉＣ基板の表面の一部を被覆する酸化層が形成される。その酸化層を保護層にしてＳｉＣ基板をエッチングする。レジスト層ではＳｉＣ基板のエッチング範囲を決める保護層とならない場合には、酸化層を保護層にしてエッチングすることができる。
An oxide layer formed on the surface of the SiC substrate can be used as the protective layer. In that case,
An oxide layer is formed over the entire surface of the SiC substrate by a CVD method. Next, the resist layer is used to cover a region where the oxide layer is desired to remain using a photoresist. In this state, the oxide layer is etched. Then, the oxide layer not covered with the resist layer is etched, and an oxide layer covering a part of the surface of the SiC substrate is formed. The SiC substrate is etched using the oxide layer as a protective layer. When the resist layer does not serve as a protective layer that determines the etching range of the SiC substrate, it can be etched using the oxide layer as a protective layer.
酸化層をエッチングする際に、酸化層のみならずＳｉＣまでエッチングするエッチャント等を用いることができる。この場合は、レジスト層で覆われていなかった酸化層がエッチングされた後もエッチングを継続すると（オーバーエッチングすると）、ＳｉＣ基板の表面近傍がエッチングされていく。レジスト層で覆われていた範囲では、残存した酸化層によってＳｉＣ基板が被覆されている状態を維持しながら、レジスト層で覆われていなかった範囲ではＳｉＣ基板をエッチングすることができ、前記の凹所を形成することができる。 When etching the oxide layer, an etchant or the like that etches not only the oxide layer but also SiC can be used. In this case, when the etching is continued even after the oxide layer not covered with the resist layer is etched (over-etching), the vicinity of the surface of the SiC substrate is etched. In the range covered with the resist layer, the SiC substrate can be etched in the range not covered with the resist layer while maintaining the state where the SiC substrate is covered with the remaining oxide layer. Can be formed.
グラフェン層が形成されたＳｉＣ基板の表面に金属層を形成すると、その金属層がＳｉＣ基板とオーミック接触する電極層となる。ＳｉＣ基板を利用する半導体装置を製造することができる。
上記方法で製造される半導体装置自体も新規である。その半導体装置は、ＳｉＣ基板の表面に凹凸が形成されており、凸部を断面視したときの頂点近傍に凸部表面と凹部表面の双方に対して傾斜する傾斜面が形成されており、傾斜面と凸部表面がグラフェンで被覆されており、凹部表面はグラフェンで被覆されておらず、グラフェンの表面が金属層で被覆されているという特徴を備えている。
When a metal layer is formed on the surface of the SiC substrate on which the graphene layer is formed, the metal layer becomes an electrode layer in ohmic contact with the SiC substrate. A semiconductor device using a SiC substrate can be manufactured.
The semiconductor device itself manufactured by the above method is also novel. In the semiconductor device, irregularities are formed on the surface of the SiC substrate, and an inclined surface that is inclined with respect to both the convex surface and the concave surface is formed near the apex when the convex portion is viewed in cross section. The surface and the convex surface are coated with graphene, the concave surface is not coated with graphene, and the graphene surface is coated with a metal layer.
以下、本明細書で開示する技術の特徴を整理する。なお、以下に記す事項は、各々単独で技術的な有用性を有している。
（第１特徴）ｐ型のＳｉＣ領域の表面にグラフェンを成長させ、ｎ型のＳｉＣ領域の表面にシリサイドを成長させる。
The features of the technology disclosed in this specification will be summarized below. The items described below have technical usefulness independently.
(First Feature) Graphene is grown on the surface of the p-type SiC region, and silicide is grown on the surface of the n-type SiC region.
図１１は、実施例の半導体装置２の断面図を示している。半導体装置２は、ＭＯＳとして機能し、半導体基板１６の表面に形成されている表面電極４と、半導体基板１６の裏面に形成されている裏面電極１８と、ｎ＋型のソース領域２２と、ｐ-型のボディ領域１０と、ｎ-型のドリフト領域１２と、ｎ＋型のドレイン領域１４と、トレンチゲート電極２４と、ゲート絶縁層２６と、ｐ＋型のボディコンタクト領域８と、層間絶縁層２８を備えている。ｐ＋型のボディコンタクト領域８の表面はグラフェン６で覆われており、ボディコンタクト領域８と表面電極４がオーミック接触する。ｎ＋型のソース領域２２の表面にはチタンシリサイド２０が形成されており、ソース領域２２と表面電極４がオーミック接触する。ｎ＋型のドレイン領域１４の裏面にチタンシリサイド１７が形成されており、ドレイン領域１４と裏面電極１８がオーミック接触する。層間絶縁層２８が、表面電極４とトレンチゲート電極２４を絶縁している。
FIG. 11 shows a cross-sectional view of the
トレンチゲート電極２４に電圧を加えないと、ｎ＋型のソース領域２２とｎ-型のドリフト領域１２がｐ-型のボディ領域１０で分離され、表面電極４と裏面電極１８の間が高抵抗となる。トレンチゲート電極２４に電圧を加えると、ｎ＋型のソース領域２２とｎ-型のドリフト領域１２を分離しているｐ-型のボディ領域１０に反転層が形成され、表面電極４と裏面電極１８の間が低抵抗となる。半導体装置２はＭＯＳとして機能する。
If no voltage is applied to the
図１〜図１０は、製造工程を示している。図１は、ｎ-型のＳｉＣ半導体基板１６の上表面からｐ型不純物を注入してＰ-型ボディ領域１０を形成した段階を示している。
図２は、ボディコンタクト領域の形成範囲以外の表面をレジスト層３０で被覆し、ｐ型不純物を注入してｐ＋型のボディコンタクト領域８を形成した段階を示している。
図３は、レジスト層３０（図２参照）を除去し、ＳｉＣ半導体基板１６の上表面にＣＶＤ法によって酸化層３２を形成し、ｐ＋型のボディコンタクト領域８の形成範囲に、レジスト層３４を形成した段階を示している。
図４は、レジスト層３４を保護層として酸化層３２をエッチングした段階を示している。レジスト層３４で被覆されていなかった範囲では、酸化層３２が除去され、レジスト層３４で被覆されている範囲では、酸化層３２が残存する。図４では、残存した酸化層を参照番号３２ａで示している。図４に至るまでの間に、レジスト層３４は薄くなる。図４では、薄くなったレジスト層３４を参照番号３４ａで示している。
1 to 10 show the manufacturing process. FIG. 1 shows a stage in which a p -
FIG. 2 shows a stage where a surface other than the formation range of the body contact region is covered with a resist
In FIG. 3, the resist layer 30 (see FIG. 2) is removed, an
FIG. 4 shows a stage where the
本実施例では、図４の状態となった以降もエッチングを続ける（オーバーエッチングする）。図５の矢印３６に示すように、ボディコンタクト領域８以外では、ＳｉＣ半導体基板１６の表面近傍がエッチングされ、凹所４０が形成される。本実施例では、図５の状態に至る過程で、レジスト層３４ａが除去され、それ以降は、酸化層３２ａが保護層となって半導体基板１６のエッチングが進行する。
凹所４０の側面４０ａに、保護層３２ａと半導体基板１６の境界が露出する。境界が露出した後もエッチングを継続すると、その境界から保護層３２ａとＳｉＣ基板１６の界面に沿ってエッチングが進行する。露出した境界の近傍では、保護層３２ａに接していたＳｉＣがエッチングされて、保護層３２ａとＳｉＣ基板１６の間に間隙３８が形成されていく。その間隔は、前記凹所４０の側面４０ａにおいて最も大きく、側面４０ａから離れるほど（間隙３８に深く侵入するほど）狭くなる。ＳｉＣ基板１６の表面には、保護層３２ａに密着する面４２が形成されている範囲Ａと、保護層３２ａとの間に間隙３８が形成されている範囲Ｂと、凹所４０の側面４０ａが延びている範囲Ｃと、前記凹所４０の底面４４が形成されている範囲Ｄが形成される。保護層３２ａとの間に間隙３８が形成されている範囲ＢのＳｉＣ基板１６の表面３９は、保護層３２ａに密着する範囲ＡのＳｉＣ基板１６の表面４２に対して傾斜している。
In this embodiment, the etching is continued (over-etched) even after the state shown in FIG. As shown by an
The boundary between the
図６は、保護層３２ａごしにｎ型不純物を注入してソース領域２２を形成した段階を示している。
図７は、ソース領域２２を形成した後に保護層３２ａを除去し（その段階では、上記の範囲Ａ，Ｂ，Ｃ，Ｄがすでに形成されている）、ＳｉＣ基板１６を加熱した段階を示している。ＳｉＣからＳｉが昇華する温度まで加熱すると、ＳｉＣ基板１６の表面からＳｉが昇華していく。
表面４２と４４は、ＳｉＣが結晶成長していく際の結晶面であり、グラフェンが成長しづらい。側面４０ａもまた、グラフェンが成長しづらい。それに対して、結晶成長面４２，４４に対して傾斜する傾斜面３９ではグラフェンが成長しやすい。その詳細は、非特許文献１に開示されている。
図１２〜１４はグラフェン成長過程を模式的に示している。ＳｉＣからＳｉが昇華していくと、残ったＣがグラフェン核を形成する。そのグラフェン核は、結晶成長面４２でなく、それに対して傾斜する面３９上に形成される。図１２は、傾斜面３９上にグラフェン核６ａ，６ｂが形成された段階を模式的に示している。
FIG. 6 shows a stage in which the
FIG. 7 shows a stage in which the
The
12 to 14 schematically show the graphene growth process. As Si sublimates from SiC, the remaining C forms graphene nuclei. The graphene nucleus is formed not on the
グラフェン核６ａ，６ｂが成長すると、そのグラフェン核６ａ、６ｂからＳｉＣの表面に沿ってグラフェンが成長する。図１３に示すように、傾斜面３９となす角が小さな面４２では、グラフェンが成長する。矢印４６は、グラフェンの成長方向を示している。その結果、図１４に示すように、表面４２の全域にグラフェンが成長する。
それに対して、傾斜面３９と側面４０ａは大きな角度で接している。傾斜面３９で成長し始めたグラフェンは、側面４０ａの側には伸びにくい。図１４に示すように、表面４２の全域がグラフェン６で覆われ、側面４０ａにはグラフェンが成長しない関係を得ることができる。図７は、上記の段階を示している。
非特許文献１に記載されているように、熱処理温度によって生成するグラフェンの層数が決定される。グラフェンの層数が管理されると、電極とＳｉＣ間の接触抵抗が安定化する。熱処理温度を管理することで、接触抵抗が管理された半導体装置を量産することができる。本実施例では、ＳｉＣ基板１６を１３５０℃に加熱する。その結果、２層グラフェンが安定的に得られる。
When the
In contrast, the
As described in Non-Patent Document 1, the number of graphene layers generated is determined by the heat treatment temperature. When the number of graphene layers is controlled, the contact resistance between the electrode and SiC is stabilized. By managing the heat treatment temperature, it is possible to mass-produce semiconductor devices with controlled contact resistance. In this embodiment, the
図８は、ソース領域２２の中央にトレンチを形成し、トレンチの側面と底面にゲート絶縁層を２６を形成し、その内部に導体を充填してゲート電極２４を形成した段階を示している。
図９は、トレンチの両サイドに残ったｎ型ソース領域２２の上面にチタンシリサイド層
２０を形成した段階を示す。
図１０は、層間絶縁層２８を形成し、基板１６の裏面から不純物を注入してドレイン領域１４を作り、ドレイン領域１４の裏面にチタンシリサイド層１７を形成した段階を示す。
図１１は、表面電極４と裏面電極１８を形成した段階を示し、ＭＯＳ半導体装置２が完成した段階を示す。表面電極４はグラフェン６を介してｐ型ボディコンタクト領域８にオーミック接触し、チタンシリサイド層２０を介してソース領域２２にオーミック接触する。裏面電極１８はチタンシリサイド層１７を介してドレイン領域１４にオーミック接触する。
上記の実施例によると、ｎ型のＳｉＣに対してはグラフェン６を利用して金属をオーミック接触させ、ｐ型のＳｉＣに対してはシリサイドを利用して金属をオーミック接触させる。ｎ型のＳｉＣに対してシリサイドを形成しなくてもよいことから、必要工程数が少なくてすむ。少ない工程数で、表面電極４をＳｉＣ基板１６にオーミック接触させることができる。
FIG. 8 shows a stage in which a trench is formed in the center of the
FIG. 9 shows a stage in which the
FIG. 10 shows a stage in which the
FIG. 11 shows a stage where the front electrode 4 and the
According to the above-described embodiment, metal is ohmic contacted with n-type
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.
The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in this specification or the drawings can achieve a plurality of objects at the same time, and has technical usefulness by achieving one of the objects.
２：半導体装置（ＭＯＳ）
４：表面電極
６：グラフェン
８：ボディコンタクト領域
１０：ボディ領域
１２：ドリフト領域
１４：ドレイン領域
１６：ＳｉＣ基板
１７：チタンシリサイド層
１８：裏面電極
２０：チタンシリサイド層
２２：ソース領域
２４：ゲート電極
２６：ゲート絶縁層
２８：層間絶縁層
３０：レジスト層
３２：酸化層
３４：レジスト層
３６：オーバ−エッチングを現わす矢印
３８：間隙
３９：傾斜面
４０：凹所
４０ａ：側面
４２：保護層と密着する面
４４：底面
４６：成長方向
2: Semiconductor device (MOS)
4: Front electrode 6: Graphene 8: Body contact region 10: Body region 12: Drift region 14: Drain region 16: SiC substrate 17: Titanium silicide layer 18: Back electrode 20: Titanium silicide layer 22: Source region 24: Gate electrode 26: gate insulating layer 28: interlayer insulating layer 30: resist layer 32: oxide layer 34: resist layer 36: over-etching arrow 38: gap 39: inclined surface 40:
Claims (5)
前記保護層で被覆されていない範囲の前記ＳｉＣ基板の表面近傍をエッチングするエッチング工程と、
前記保護層を除去する除去工程と、
ＳｉＣに含まれるＳｉが昇華する温度に前記ＳｉＣ基板を加熱する加熱工程を備えており、
前記エッチング工程において、前記保護層と前記ＳｉＣ基板の積層構造の側面から前記保護層と前記ＳｉＣ基板の界面に沿ってエッチングが進行して前記界面に対して傾斜する傾斜面が形成され、
前記加熱工程において、前記傾斜面でグラフェンが成長し、次いで、前記保護層で被覆されていた範囲の前記ＳｉＣ基板の表面にグラフェンが成長することを特徴とするグラフェン生成方法。 A coating step of coating a part of the surface of the SiC substrate with a protective layer;
An etching step of etching the vicinity of the surface of the SiC substrate in a range not covered with the protective layer;
A removing step of removing the protective layer;
A heating step of heating the SiC substrate to a temperature at which Si contained in SiC sublimes;
In the etching step, etching proceeds from the side surface of the laminated structure of the protective layer and the SiC substrate along the interface between the protective layer and the SiC substrate to form an inclined surface that is inclined with respect to the interface.
In the heating step, graphene grows on the inclined surface, and then graphene grows on the surface of the SiC substrate in a range covered with the protective layer.
前記保護層で被覆されていない範囲の前記ＳｉＣ基板の表面近傍をエッチングするエッチング工程と、
前記保護層を除去する除去工程と、
ＳｉＣに含まれるＳｉが昇華する温度に前記ＳｉＣ基板を加熱する加熱工程と、
前記加熱工程後の前記ＳｉＣ基板の表面に金属層を形成する金属層形成工程を備えており、
前記エッチング工程において、前記保護層と前記ＳｉＣ基板の積層構造の側面から前記保護層と前記ＳｉＣ基板の界面に沿ってエッチングが進行して前記界面に対して傾斜する傾斜面が形成され、
前記加熱工程において、前記傾斜面でグラフェンが成長し、次いで、前記保護層で被覆されていた範囲の前記ＳｉＣ基板の表面にグラフェンが成長し、
前記金属層形成工程において、前記グラフェンを介して前記ＳｉＣ基板に対向する電極層が生成することを特徴とする半導体装置の製造方法。 A coating step of coating a part of the surface of the SiC substrate with a protective layer;
An etching step of etching the vicinity of the surface of the SiC substrate in a range not covered with the protective layer;
A removing step of removing the protective layer;
A heating step of heating the SiC substrate to a temperature at which Si contained in SiC sublimes;
A metal layer forming step of forming a metal layer on the surface of the SiC substrate after the heating step;
In the etching step, etching proceeds from the side surface of the laminated structure of the protective layer and the SiC substrate along the interface between the protective layer and the SiC substrate to form an inclined surface that is inclined with respect to the interface.
In the heating step, graphene grows on the inclined surface, and then graphene grows on the surface of the SiC substrate in a range covered with the protective layer,
In the metal layer forming step, an electrode layer facing the SiC substrate is generated through the graphene, and a method for manufacturing a semiconductor device is provided.
凸部を断面視したときの頂点に、凸部表面と凹部表面の双方に対して傾斜する傾斜面が形成されており、
前記傾斜面と前記凸部表面がグラフェンで被覆されており、
前記凹部表面がグラフェンで被覆されておらず、
前記グラフェンの表面が金属層で被覆されている半導体装置。 Concavities and convexities are formed on the surface of the SiC substrate,
An inclined surface that is inclined with respect to both the convex surface and the concave surface is formed at the apex when the convex portion is viewed in cross section,
The inclined surface and the convex surface are covered with graphene,
The concave surface is not coated with graphene,
A semiconductor device in which a surface of the graphene is covered with a metal layer.
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