JP6133611B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6133611B2
JP6133611B2 JP2013021627A JP2013021627A JP6133611B2 JP 6133611 B2 JP6133611 B2 JP 6133611B2 JP 2013021627 A JP2013021627 A JP 2013021627A JP 2013021627 A JP2013021627 A JP 2013021627A JP 6133611 B2 JP6133611 B2 JP 6133611B2
Authority
JP
Japan
Prior art keywords
surrounding
bonding pad
wiring
oxide film
diffusion layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2013021627A
Other languages
English (en)
Other versions
JP2014154640A (ja
Inventor
上村　啓介
啓介 上村
小山内　潤
潤 小山内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ablic Inc
Original Assignee
Ablic Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ablic Inc filed Critical Ablic Inc
Priority to JP2013021627A priority Critical patent/JP6133611B2/ja
Priority to TW103102115A priority patent/TWI606564B/zh
Priority to CN201410043235.9A priority patent/CN103972206B/zh
Priority to KR1020140012614A priority patent/KR102146044B1/ko
Priority to US14/172,229 priority patent/US9111951B2/en
Publication of JP2014154640A publication Critical patent/JP2014154640A/ja
Application granted granted Critical
Publication of JP6133611B2 publication Critical patent/JP6133611B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/564—Details not otherwise provided for, e.g. protection against moisture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02233—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body not in direct contact with the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02233—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body not in direct contact with the bonding area
    • H01L2224/02255—Shape of the auxiliary member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Description

本発明は、半導体装置に関する。特に、ボンディングパッドを有する半導体装置に関する。
半導体装置は、長期信頼性を保証する為に、各種の信頼性ストレス試験をクリアしなくてはならない。例えば、８５℃、８５％という条件下で行なわれる高温高湿バイアス試験や、１２５℃、８５％、２気圧という条件で行なわれるプレッシャークッカーバイアス試験等、高温と高湿、バイアスを組み合わせた試験が一般的に行われている。これらの試験は、市場での使用環境を鑑みてＪＥＤＥＣ規格などで決められており、市場で不具合を発生させないよう考えられた試験になっている。この試験は、市場での長期信頼性を保証する為の基本的な目安となっており、市場不良を発生させない為にも必要とされている。
これらの高温、高湿試験中に、パッケージ樹脂を通過した水分がパッド等の開口部分からチップ内部に浸入し、電気化学的な反応を起こすことにより配線の酸化が起き、体積膨張や界面剥離によって信頼性不具合を発生する事がある。これを防止する為に、ボンディングパッドの周辺部において、パッド上の窒化チタン膜をリング状・スリット状に除去する事で水分の浸入を防ぐという発明が開示されている。（例えば、特許文献１参照）。
特開２０１０−２５１５３７号公報
解決しようとする問題点は、以下のとおりである。
前述したように、高温、高湿試験中に、パッケージ樹脂を通過した水分がパッド等の開口部分からチップ内部に浸入し、電気化学的な反応を起こすことにより配線の酸化が起き、体積膨張や界面剥離によって信頼性不具合を発生する事がある。この不具合対策として、パッケージ樹脂の工夫や、パッド構造の工夫で水分のチップへの浸入を防ぐといった対策が考えられる。しかし、これらの対策も完全で無い場合がある。水分は窒化膜やアルミ配線等は通過しないが、酸化膜中や、酸化膜とアルミ配線膜の界面などを伝わってチップ内部へと浸入していく。これらの進入経路を何らかの手段で遮断する事がこの現象の対策として求められている。
本発明の半導体装置は、上記課題を鑑み成されたもので、以下のような手段を用いた。
まず、ボンディングパッドをもった半導体装置において、半導体基板上の酸化膜と、前記酸化膜上の導電性非透水膜と、前記導電性非透水膜の上方に層間絶縁膜を介して設けられたボンディングパッドと、前記ボンディングパッドと内部回路を繋ぐ金属配線と、前記ボンディングパッドの周囲に離間して配置される外囲配線と、前記外囲配線に沿って配置され、前記外囲配線と前記導電性非透水膜とを電気的に接続するコンタクトと、からなることを特徴とする半導体装置とした。
また、前記金属配線と前記外囲配線とが交差し、前記ボンディングパッドが前記導電性非透水膜と電気的に接続され、前記ボンディングパッドと前記外囲配線が同電位であることを特徴とする半導体装置とした。
また、前記外囲配線は、平面視的にＣ字型形状で、前記Ｃ字型の切れ目を通って前記金属配線が内部回路に繋がり、前記ボンディングパッドと前記外囲配線が異電位であることを特徴とする半導体装置とした。
また、前記導電性非透水膜がポリシリコン膜または金属膜であることを特徴とする半導体装置とした。
また、前記コンタクトは、内部回路に用いるタングステンプラグと同径のものが連続して接続して配置されていることを特徴とする半導体装置とした。
さらには、ボンディングパッドをもった半導体装置において、半導体基板上の酸化膜と、前記酸化膜を囲い、前記半導体基板表面に設けられた外囲不純物拡散層と、前記酸化膜と前記外囲不純物拡散層との上方に層間絶縁膜を介して設けられたボンディングパッドと、前記ボンディングパッドと内部回路を繋ぐ金属配線と、前記ボンディングパッドの周囲に離間して配置される外囲配線と、前記外囲配線に沿って配置され、前記外囲配線と前記外囲不純物拡散層とを電気的に接続するコンタクトと、からなることを特徴とする半導体装置とした。
また、前記金属配線と前記外囲配線とが交差し、前記ボンディングパッドが前記外囲不純物拡散層と電気的に接続され、前記ボンディングパッドと前記外囲配線が同電位であることを特徴とする半導体装置とした。
また、前記外囲配線は、平面視的にＣ字型形状で、前記Ｃ字型の切れ目を通って前記金属配線が内部回路に繋がり、前記ボンディングパッドと前記外囲配線が異電位であることを特徴とする半導体装置とした。
また、前記コンタクトは、内部回路に用いるタングステンプラグと同径のものが連続して接続して配置されていることを特徴とする半導体装置とした。
上記手段により、半導体装置の信頼性試験時の水分浸入を遮断することが可能となり、信頼性の高い半導体装置を実現することが可能となる
本発明による半導体装置の第１の実施例を示す平面図及び断面図である。 本発明による半導体装置の第２の実施例を示す平面図及び断面図である。 本発明による半導体装置の第３の実施例を示す平面図及び断面図である。 本発明による半導体装置の第４の実施例を示す平面図及び断面図である。 本発明による半導体装置の第５の実施例を示す平面図及び断面図である。 本発明による半導体装置の第６の実施例を示す平面図及び断面図である。
以下、本発明の実施の形態を図面に基づいて説明する。
図１を用いて、本発明の第１の実施例を説明する。図１（ａ）は、平面図であり、図１（ｂ）は、図１（ａ）のＡ−Ａにおける断面図である。
図１に示すように、半導体基板上の酸化膜３０の上に導電性で非透水性の下敷きポリシリコン膜（または、ポリサイド膜）１０を定められた位置に設ける。ここで、酸化膜３０はＬＯＣＯＳ酸化膜でも良いし、電気的な課題が無ければゲート酸化膜のような薄い酸化膜でも良い。下敷きポリシリコン膜１０の上には、下敷きポリシリコン膜１０の上面及び側面を覆う層間絶縁膜２１を介して、下敷きポリシリコン膜１０よりも小さい金属膜からなるボンディングパッド１が配置される。図１（ａ）の平面図で示されるように、ボンディングパッド１は下敷きポリシリコン膜１０の完全に内側に配置される。ボンディングパッド１には同層の金属膜からなる金属配線２が接続され、この金属配線２は延伸され内部回路に繋がる構成となっている。ここで、金属配線２にはアルミ配線や銅配線が利用され、必要に応じてバリアメタル膜を積層したり、反射防止膜を積層したりする構成となっている。
ボンディングパッド１の周囲には、さらにボンディングパッド１と離間して同層の金属膜からなる外囲配線３が下敷きポリシリコン膜１０の上方に形成され、ボンディングパッド１から延びる金属配線２と交叉する。そのため、この場合はボンディングパッド１と外囲配線３は同電位となる。外囲配線３は、その直下に、外囲配線の全周に沿うように形成された外囲コンタクト２０を介して下方の下敷き状ポリシリコン膜１０と電気的に接続している。外囲コンタクト２０は、連続する外囲溝に外囲配線３の一部が埋め込まれた構成であっても良いし、タングステンプラグからなる構成であっても良い。タングステンプラグの場合は、内部回路に用いる形状と同様の形状を有する小径プラグで統一する必要性から、連続する溝にタングステンを埋め込む構造を採用することができないことがある。この場合は、隣接する小径プラグどうしがその側面で接して、外囲コンタクト２０の内外の層間絶縁膜を分断するように配置する。または、小径プラグの直径よりも更に幅の狭い外囲溝にタングステンを埋め込んだ構成であっても良い。これは、小径プラグよりも狭幅とすることにより、タングステンを完全充填させた構造である。また、図示してはいないが、ボンディングパッド１の一部が開口するようにしてその他の部分はシリコン窒化膜で覆われている。
以上のような構成とすることにより、ボンディングパッド付近に到達した水分は、非透水性の外囲配線３と外囲コンタクト２０と下敷きポリシリコン膜１０とのよってボンディングパッド領域外、すなわち、内部回路への浸入ができず、内部回路に対し水分の遮断をすることができる。これにより、高信頼性の半導体装置とすることができる。
図２を用いて、本発明の第２の実施例を説明する。図２（ａ）は、平面図である。図２（ｂ）は、図２（ａ）のＡ−Ａにおける断面図である。
第１の実施例との違いは、外囲配線３と外囲コンタクト２０からなる外囲構造がボンディングパッドと電気的に接続していないという点である。
本発明の半導体装置は、断面視的には、半導体基板上の酸化膜３０の上に導電性で非透水性の下敷きポリシリコン膜（または、ポリサイド膜）１０を設ける。ここで、酸化膜３０はＬＯＣＯＳ酸化膜でも良いし、電気的な課題が無ければゲート酸化膜のような薄い酸化膜でも良い。下敷きポリシリコン膜１０の上面及び側面を覆う層間絶縁膜２１を介して、金属膜からなるボンディングパッド１が設けられる。ボンディングパッド１には同層の金属膜からなる金属配線２が接続され、この金属配線２は内部回路に繋がる構成となっている。ここで、金属配線２にはアルミ配線や銅配線が利用され、必要に応じてバリアメタル膜を積層したり、反射防止膜を積層したりする構成となっている。ボンディングパッド１の周囲には、ボンディングパッド１と離間して同層の金属膜からなる角ばったＣ字型外囲配線３が形成される。ボンディングパッド１から延びる金属配線２は外囲配線３と離間し、外囲配線３のＣ字の切れ目を通って内部回路に繋がる。この場合はボンディングパッド１と外囲配線３は異電位とすることができ、外囲配線３を電源電位としても良いし、接地電位としても良い。場合によっては電気的に浮かせる、つまりフローティングにしても良いし、ある電位に固定しても構わない。
外囲配線３は、その直下に形成された外囲コンタクト２０を介して下方の下敷き状ポリシリコン膜１０と電気的に接続している。外囲コンタクト２０は、連続する外囲溝に外囲配線３の一部が埋め込まれた構成であっても良いし、タングステンプラグからなる構成であっても良い。タングステンプラグの場合は、内部回路に用いる形状同様の小径プラグで統一する必要性から、連続する溝にタングステンを埋め込む構造を採用することができないことがある。この場合は、隣接する小径プラグどうしがその側面で接して、外囲コンタクト２０の内外の層間絶縁膜を分断するように配置する。または、小径プラグの直径よりも更に幅の狭い外囲溝にタングステンを埋め込んだ構成であっても良い。これは、小径プラグよりも狭幅とすることにより、タングステンの完全充填をさせた構造である。また、図示してはいないが、ボンディングパッド１の一部が開口するようにシリコン窒化膜で覆われている。
以上のような構成とした場合は、外囲配線の一部が寸断されているため、実施例１と比べると幾分劣るものの、ボンディングパッド付近に到達した水分は、非透水性の外囲配線３と外囲コンタクト２０と下敷きポリシリコン膜１０とによってボンディングパッド領域外、すなわち、内部回路への浸入しにくい構造となっており、内部回路に対し水分の遮断をすることができる。これにより、高信頼性の半導体装置とすることができる。
図３を用いて、第３の実施例を説明する。図３（ａ）は、平面図である。図３（ｂ）は、図３（ａ）のＡ−Ａにおける断面図である。
第１の実施例との違いは、下敷きポリシリコン膜１０に代えて、導電性で非透水性の下敷き金属膜５０を用いている点である。金属膜とすることで、水分の遮断がより強固になり、実施例１の構成よりも高信頼性の構造であって、多層配線構造の半導体装置では本実施例の構造となる。
図４を用いて、第４の実施例を説明する。図４（ａ）は、平面図である。図４（ｂ）は、図４（ａ）のＡ−Ａにおける断面図である。
第２の実施例との違いは、下敷きポリシリコン膜１０に代えて、導電性で非透水性の下敷き金属膜５０を用いている点である。金属膜とすることで、水分の遮断がより強固になり、実施例１の構成よりも高信頼性の構造であって、多層配線構造の半導体装置では本実施例の構造となる。なお、本実施例の半導体装置では、外囲配線の電位を任意に変更することが可能である。
図５を用いて、第５の実施例を説明する。図５（ａ）は、平面図である。図５（ｂ）は、図５（ａ）のＡ−Ａにおける断面図である。
第１の実施例との違いは、下敷きポリシリコン膜１０に代えて、半導体基板に形成した外囲不純物拡散層４０と、その内囲にＬＯＣＯＳ酸化膜３０を配置している点である。外囲不純物拡散層４０と外囲配線３とを外囲コンタクト２０が接続しており、外囲コンタクト２０は層間絶縁膜２１を内外に分断している。ボンディングパッド１は外囲配線３を介して外囲不純物拡散層４０に電気的に接続されている。ここで、外囲不純物拡散層４０の導電型を周囲のウェルあるいは半導体基板の導電型と異なるようにすることで、ボンディングパッドは逆方向に接続されたダイオードを介して、電源レベル（ＶＤＤ）あるいは接地レベル（ＶＳＳ）に接続されることになる。外囲不純物拡散層４０の導電型を周囲のウェルあるいは半導体基板の導電型と同じくすれば、ボンディングパッドの電位を電源レベル（ＶＤＤ）あるいは接地レベル（ＶＳＳ）に固定することが可能である。この構成は基板もしくはウェルと同電位であるボンディングパッドに使用できることになる。
図６を用いて、第６の実施例を説明する。図６（ａ）は、平面図である。図６（ｂ）は、図６（ａ）のＡ−Ａにおける断面図である。
第２の実施例との違いは、下敷きポリシリコン膜１０を代えて、半導体基板に形成した外囲不純物拡散層４０と、その内囲にＬＯＣＯＳ酸化膜３０を配置している点である。外囲不純物拡散層４０と外囲配線３とを外囲コンタクト２０と接続している。不純物拡散層に接続されてはいるが、実施例５と違い、ボンディングパッドから直接基板拡散層に配線されているわけではないので、ボンディングパッド１には任意の電位を印加あるいは出力させることが可能である。当然ながら、外囲配線３は電位が制約されており、基板もしくはウェルと同電位となるか、逆方向に接続されたダイオードを介して基板もしくはウェルの電位に接続されることになる。
１ ボンディングパッド
２ 金属配線
３ 外囲配線
１０ 下敷きポリシリコン膜（または、ポリサイド膜）
２０ 外囲コンタクト
２１ 層間絶縁膜
３０ 酸化膜
４０ 外囲不純物拡散層
５０ 下敷き金属膜

Claims (4)

  1. 半導体基板と、
    前記半導体基板上の酸化膜と、
    前記酸化膜を囲い、前記半導体基板表面に設けられた外囲不純物拡散層と、
    前記酸化膜の上方に層間絶縁膜を介して設けられた、前記酸化膜よりも小さいボンディングパッドと、
    前記ボンディングパッドと内部回路を繋ぐ金属配線と、
    前記ボンディングパッドの周囲であって、前記外囲不純物拡散層の上に、前記ボンディングパッドから離間して配置される外囲配線と、
    前記外囲配線の全周に沿って配置され、前記外囲配線と前記外囲不純物拡散層とを電気的に接続し、前記層間絶縁膜を内外に分断するコンタクトと、
    からなり、
    前記コンタクトは、内部回路に用いるタングステンプラグと同径の隣接するプラグどうしが側面で接して連続して配置されていることを特徴とする半導体装置。
  2. 半導体基板と、
    前記半導体基板上の酸化膜と、
    前記酸化膜を囲い、前記半導体基板表面に設けられた外囲不純物拡散層と、
    前記酸化膜の上方に層間絶縁膜を介して設けられた、前記酸化膜よりも小さいボンディングパッドと、
    前記ボンディングパッドと内部回路を繋ぐ金属配線と、
    前記ボンディングパッドの周囲であって、前記外囲不純物拡散層の上に、前記ボンディングパッドから離間して配置される外囲配線と、
    前記外囲配線の全周に沿って配置され、前記外囲配線と前記外囲不純物拡散層とを電気的に接続し、前記層間絶縁膜を内外に分断するコンタクトと、
    からなり、
    前記コンタクトは、内部回路に用いるタングステンプラグの直径より狭幅の連続する外囲溝にタングステン充填されていることを特徴とする半導体装置。
  3. 前記金属配線と前記外囲配線とが交差し、前記ボンディングパッドが前記外囲不純物拡散層と電気的に接続され、前記ボンディングパッドと前記外囲配線が同電位であることを特徴とする請求項１または請求項２記載の半導体装置。
  4. 前記外囲配線は、平面視的にＣ字型形状で、前記Ｃ字型の切れ目を通って前記金属配線が内部回路に繋がり、前記ボンディングパッドと前記外囲配線が異電位であることを特徴とする請求項１または請求項２記載の半導体装置。
JP2013021627A 2013-02-06 2013-02-06 半導体装置 Expired - Fee Related JP6133611B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2013021627A JP6133611B2 (ja) 2013-02-06 2013-02-06 半導体装置
TW103102115A TWI606564B (zh) 2013-02-06 2014-01-21 半導體裝置
CN201410043235.9A CN103972206B (zh) 2013-02-06 2014-01-29 半导体装置
KR1020140012614A KR102146044B1 (ko) 2013-02-06 2014-02-04 반도체 장치
US14/172,229 US9111951B2 (en) 2013-02-06 2014-02-04 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013021627A JP6133611B2 (ja) 2013-02-06 2013-02-06 半導体装置

Publications (2)

Publication Number Publication Date
JP2014154640A JP2014154640A (ja) 2014-08-25
JP6133611B2 true JP6133611B2 (ja) 2017-05-24

Family

ID=51241537

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013021627A Expired - Fee Related JP6133611B2 (ja) 2013-02-06 2013-02-06 半導体装置

Country Status (5)

Country Link
US (1) US9111951B2 (ja)
JP (1) JP6133611B2 (ja)
KR (1) KR102146044B1 (ja)
CN (1) CN103972206B (ja)
TW (1) TWI606564B (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019169639A (ja) 2018-03-23 2019-10-03 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0749798Y2 (ja) * 1988-01-25 1995-11-13 日本電気アイシーマイコンシステム株式会社 Ｍｏｓ集積回路
JP3047850B2 (ja) * 1997-03-31 2000-06-05 日本電気株式会社 半導体装置
JP2900908B2 (ja) * 1997-03-31 1999-06-02 日本電気株式会社 半導体装置およびその製造方法
US7224056B2 (en) * 2003-09-26 2007-05-29 Tessera, Inc. Back-face and edge interconnects for lidded package
JP2005142553A (ja) * 2003-10-15 2005-06-02 Toshiba Corp 半導体装置
JP4366328B2 (ja) * 2005-03-18 2009-11-18 富士通株式会社 半導体装置およびその製造方法
KR101005028B1 (ko) * 2005-12-27 2010-12-30 후지쯔 세미컨덕터 가부시키가이샤 반도체 장치
JP5324822B2 (ja) * 2008-05-26 2013-10-23 ラピスセミコンダクタ株式会社 半導体装置
JP5452064B2 (ja) 2009-04-16 2014-03-26 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP2013197516A (ja) * 2012-03-22 2013-09-30 Seiko Instruments Inc 半導体装置

Also Published As

Publication number Publication date
JP2014154640A (ja) 2014-08-25
CN103972206A (zh) 2014-08-06
US9111951B2 (en) 2015-08-18
KR102146044B1 (ko) 2020-08-19
CN103972206B (zh) 2019-01-25
US20140217594A1 (en) 2014-08-07
TW201448150A (zh) 2014-12-16
KR20140100433A (ko) 2014-08-14
TWI606564B (zh) 2017-11-21

Similar Documents

Publication Publication Date Title
US7256475B2 (en) On-chip test circuit for assessing chip integrity
US9536821B2 (en) Semiconductor integrated circuit device having protective split at peripheral area of bonding pad and method of manufacturing same
JP5065695B2 (ja) 半導体装置
JP5622433B2 (ja) 半導体装置およびその製造方法
JP4366328B2 (ja) 半導体装置およびその製造方法
KR102156820B1 (ko) 반도체 장치
JP7052476B2 (ja) 半導体装置
KR20130083361A (ko) 기판 관통 전극을 갖는 반도체 장치
KR20090074970A (ko) 가아드 링을 갖는 반도체 장치
JP6133611B2 (ja) 半導体装置
US9698103B2 (en) Semiconductor device and manufacturing method therefor
JP2013074113A (ja) 半導体装置および半導体装置の製造方法
CN101236930B (zh) 半导体装置的制造方法
JP2020043200A (ja) 半導体装置
JP2013197516A (ja) 半導体装置
JP2014090012A (ja) 半導体ウェハ、および半導体集積回路の製造方法
WO2014045989A1 (ja) 半導体ウェハ、半導体装置および半導体装置の製造方法
JP5265932B2 (ja) 半導体装置
US20120086098A1 (en) Ionic isolation ring
JP4726888B2 (ja) 半導体装置
KR101015535B1 (ko) 반도체 소자
JP4094012B2 (ja) 半導体装置
JP2007053285A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20151204

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20160112

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160819

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160823

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161021

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170328

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170420

R150 Certificate of patent or registration of utility model

Ref document number: 6133611

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees