JP6128833B2

JP6128833B2 - Processing equipment

Info

Publication number: JP6128833B2
Application number: JP2012281173A
Authority: JP
Inventors: 椿原　一志; 一志椿原
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2012-12-25
Filing date: 2012-12-25
Publication date: 2017-05-17
Anticipated expiration: 2032-12-25
Also published as: JP2014126915A

Description

本発明は処理装置に関し、特に複数のＣＰＵを用いて処理を行う装置に関する。 The present invention relates to a processing apparatus, and more particularly to an apparatus that performs processing using a plurality of CPUs.

従来、デジタルカメラや携帯電話、スマートフォンなどの情報処理装置においては、ＣＰＵを用いて動画や静止画、或いは音声などの情報データを処理している（例えば、特許文献１参照）。また、携帯機器においては、ＣＰＵに供給する動作クロックの周波数を制御することにより消費電力を削減することが行われている。 Conventionally, in an information processing apparatus such as a digital camera, a mobile phone, and a smartphone, information data such as a moving image, a still image, or sound is processed using a CPU (see, for example, Patent Document 1). In portable devices, power consumption is reduced by controlling the frequency of an operation clock supplied to a CPU.

例えば、ＣＰＵで処理すべき作業が無くなった場合には、ＣＰＵ自体を省電力なスリープモードに入れるとともに、ＣＰＵの動作クロックやＣＰＵバスクロックの周波数を下げるようにする。 For example, when there is no work to be processed by the CPU, the CPU itself is put into a power saving sleep mode and the frequency of the CPU operation clock and CPU bus clock is lowered.

特開２０１０−９８６９６JP 2010-98696 A

近年では、処理されるデータの量が増加しているため、複数のＣＰＵを用いて処理を行うようになった。一つのＣＰＵバスに複数のＣＰＵが接続された場合、各ＣＰＵが自分自身の都合で、ＣＰＵバスクロックの周波数を下げるようなことができない。 In recent years, since the amount of data to be processed has increased, processing has been performed using a plurality of CPUs. When a plurality of CPUs are connected to one CPU bus, each CPU cannot reduce the frequency of the CPU bus clock for its own convenience.

そのため、消費電力を削減することができないという問題があった。 Therefore, there has been a problem that power consumption cannot be reduced.

本発明はこのような課題を解決し、複数のＣＰＵが共通のバスに接続されている場合であっても、少ない回路規模で、消費電力を削減することができるようにすることを目的とする。 An object of the present invention is to solve such problems and to reduce power consumption with a small circuit scale even when a plurality of CPUs are connected to a common bus. .

本発明においては、バスクロックに応じてデータの転送を行うバスと、それぞれ前記バスに接続され、ＣＰＵクロックに応じて動作すると共に、それぞれが要求する、前記ＣＰＵクロックの周波数に関する第１の情報と前記バスクロックの周波数に関する第２の情報とを出力する複数のＣＰＵと、前記複数のＣＰＵそれぞれから出力された前記第１の情報と前記第２の情報とを記憶するレジスタを有し、前記複数のＣＰＵから出力され、前記レジスタに記憶された前記第１の情報と前記第２の情報とに基づいて、前記複数のＣＰＵに供給する前記ＣＰＵクロックそれぞれの周波数と、前記バスクロックの周波数とを決定し、前記複数のＣＰＵにそれぞれ前記ＣＰＵクロックを供給すると共に、前記バスに前記バスクロックを供給するクロック管理手段とを備え、前記クロック管理手段は、前記レジスタに記憶された前記第２の情報に基づいて、前記複数のＣＰＵがそれぞれ要求したバスクロックの周波数のうち最も高い周波数を前記バスクロックの周波数として決定し、前記決定したバスクロックの周波数と前記レジスタに記憶された前記第１の情報とに基づいて、前記ＣＰＵが要求したＣＰＵクロックの周波数が前記決定したバスクロックの周波数以上である場合は、前記ＣＰＵが要求した周波数を当該ＣＰＵに供給する前記ＣＰＵクロックの周波数として決定し、前記ＣＰＵが要求したＣＰＵクロックの周波数が前記決定したバスクロックの周波数よりも低い場合は、前記決定したバスクロックの周波数を当該ＣＰＵに供給する前記ＣＰＵクロックの周波数として決定する。 In the present invention, a bus that transfers data according to a bus clock, and is connected to the bus, operates according to the CPU clock, and requests the first information about the frequency of the CPU clock that each requests A plurality of CPUs for outputting second information related to the frequency of the bus clock; and a register for storing the first information and the second information output from each of the plurality of CPUs. The frequency of each of the CPU clocks supplied to the plurality of CPUs and the frequency of the bus clock based on the first information and the second information output from the CPU and stored in the register A clock that determines and supplies the CPU clock to each of the plurality of CPUs and supplies the bus clock to the bus And the clock management means determines the highest frequency among the bus clock frequencies requested by the plurality of CPUs based on the second information stored in the register. And the CPU clock frequency requested by the CPU is equal to or higher than the determined bus clock frequency based on the determined bus clock frequency and the first information stored in the register. , The frequency requested by the CPU is determined as the frequency of the CPU clock supplied to the CPU, and if the frequency of the CPU clock requested by the CPU is lower than the determined bus clock frequency, the determined bus clock Is determined as the frequency of the CPU clock supplied to the CPU.

本発明によれば、複数のＣＰＵが共通のバスに接続されている場合であっても、少ない回路規模で、消費電力を削減することができるようになる。 According to the present invention, even when a plurality of CPUs are connected to a common bus, power consumption can be reduced with a small circuit scale.

信号処理回路の構成を示すブロック図である。It is a block diagram which shows the structure of a signal processing circuit. レジスタの構成及び要求されたクロック周波数と出力されるクロック周波数の関係を示す図である。It is a figure which shows the structure of a register | resistor, and the relationship between the requested | required clock frequency and the output clock frequency. アイドルタスクと割り込み処理を示すフローチャートである。It is a flowchart which shows an idle task and interruption processing. ＣＰＵバスの使用判定処理を示すフローチャートである。It is a flowchart which shows the use determination process of CPU bus | bath. ＣＰＵにより要求されるクロックの周波数の例を示すタイムチャートである。It is a time chart which shows the example of the frequency of the clock requested | required by CPU. ＣＰＵにより要求されるクロックの周波数と、出力されるクロックの周波数の例を示すタイムチャートである。It is a time chart which shows the example of the frequency of the clock requested | required by CPU, and the frequency of the output clock. 第２の実施形態の信号処理回路の構成を示すブロック図である。It is a block diagram which shows the structure of the signal processing circuit of 2nd Embodiment. 要求されたクロック周波数と出力されるクロック周波数の関係を示す図である。It is a figure which shows the relationship between the requested | required clock frequency and the output clock frequency. 実施形態におけるカメラの構成を示すブロック図である。It is a block diagram which shows the structure of the camera in embodiment.

以下に、添付図面を参照して本発明を実施するための形態について詳細に説明する。実施例では、本発明の処理装置をカメラに適用した場合を例として記載する。以下に説明する実施の形態は、本発明の実現するための一例であり、本発明が適用される装置の構成や各種条件によって適宜修正又は変更されるべきものであり、本発明は以下の実施の形態に限定されるものではない。図９は、本発明の実施形態によるカメラ９００の構成を示す図である。 EMBODIMENT OF THE INVENTION Below, the form for implementing this invention with reference to an accompanying drawing is demonstrated in detail. In the embodiment, a case where the processing apparatus of the present invention is applied to a camera will be described as an example. The embodiment described below is an example for realizing the present invention, and should be appropriately modified or changed according to the configuration of the apparatus to which the present invention is applied and various conditions. The present invention is described below. It is not limited to the form. FIG. 9 is a diagram showing a configuration of a camera 900 according to the embodiment of the present invention.

図９において、撮像部９０１は信号処理回路９０３からの指示により被写体を撮影し、動画データや静止画データを出力する。マイク９０２は、被写体周囲の音声を取得し、音声データを出力する。信号処理回路９０３は、後述のように複数のＣＰＵを備え、動画や静止画データ、或いは、音声データを処理する。操作部９０４は、電源スイッチや記録開始、停止の指示スイッチ等の、ユーザが操作可能な各種のスイッチやボタンを備える。また、操作部９０４は、タッチパネル等により構成されることも可能である。メモリ９０５は、信号処理回路９０３の処理のために使用されるメモリであり、動画データや静止画データ、音声データ、或いは、他のデータを記憶する。メモリ９０３は揮発性メモリであり、例えば、ＤＲＡＭで構成される。また、メモリ９０５は、信号処理回路９０３とは別の集積回路（ＩＣ）として構成される。メモリカード９０６、９０７はそれぞれフラッシュメモリを内蔵している。メモリカード９０６、９０７はそれぞれ、不図示のカードスロット等の装着、排出機構により、カメラ９００に対して容易に装着、排出が可能である。また、メモリカード９０６、９０７の一方を、無線ＬＡＮ機能を持つメモリカードとしてもよい。ディスプレイ９０８は、撮影された動画や静止画、或いは、再生された画像、及び、操作メニューなどの各種の情報を表示する。ディスプレイ９０８は、液晶パネルや有機ＥＬパネルを備える。スピーカ９０９は、再生された音声を出力する。 In FIG. 9, an imaging unit 901 captures a subject in response to an instruction from the signal processing circuit 903 and outputs moving image data or still image data. The microphone 902 acquires sound around the subject and outputs sound data. The signal processing circuit 903 includes a plurality of CPUs as described later, and processes moving images, still image data, or audio data. The operation unit 904 includes various switches and buttons that can be operated by the user, such as a power switch and a recording start / stop instruction switch. In addition, the operation unit 904 can be configured by a touch panel or the like. A memory 905 is a memory used for processing of the signal processing circuit 903, and stores moving image data, still image data, audio data, or other data. The memory 903 is a volatile memory, and is composed of, for example, a DRAM. The memory 905 is configured as an integrated circuit (IC) different from the signal processing circuit 903. The memory cards 906 and 907 each have a built-in flash memory. Each of the memory cards 906 and 907 can be easily attached to and removed from the camera 900 by an attachment / discharge mechanism such as a card slot (not shown). One of the memory cards 906 and 907 may be a memory card having a wireless LAN function. The display 908 displays various types of information such as captured moving images and still images, reproduced images, and operation menus. The display 908 includes a liquid crystal panel and an organic EL panel. The speaker 909 outputs the reproduced sound.

次に、信号処理回路９０３について説明する。図１は、信号処理回路９０３の構成を示す図である。図１に示す信号処理回路９０３の各処理ブロックは、一つの集積回路として構成される。 Next, the signal processing circuit 903 will be described. FIG. 1 is a diagram illustrating a configuration of the signal processing circuit 903. Each processing block of the signal processing circuit 903 shown in FIG. 1 is configured as one integrated circuit.

図１において、第１のＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）１０１と第２のＣＰＵ１０２はそれぞれ、カメラ９００の全体の動作を制御する。ＣＰＵ１０１とＣＰＵ１０２はそれぞれ、マイクロプロセッサやレジスタなどを備え、不図示の不揮発メモリに記憶されたソフトウエア（ファームウエア）に従って動作する。また、ＣＰＵ１０１とＣＰＵ１０２は互いに処理を分担して実行する。例えば、ＣＰＵ１０１はカードコントローラ１０５を制御して、メモリカード９０６に対する各種のデータの書き込み、読み出しを行う。また、ＣＰＵ１０２はカードコントローラ１０６を制御して、メモリカード９０７に対する各種のデータの書き込み、読み出しを行う。このようにＣＰＵ１０１とＣＰＵ１０２が互いに異なる処理を分担し、或いは同時に処理を行うことで、カメラ９００における処理パフォーマンスを上げている。ＣＰＵ１０１とＣＰＵ１０２はそれぞれ、クロック管理部１０３より供給される動作クロック（以下ＣＰＵクロック）に従って動作する。 In FIG. 1, a first CPU (Central Processing Unit) 101 and a second CPU 102 each control the overall operation of the camera 900. Each of the CPU 101 and the CPU 102 includes a microprocessor, a register, and the like, and operates according to software (firmware) stored in a non-illustrated nonvolatile memory. In addition, the CPU 101 and the CPU 102 execute processing in a shared manner. For example, the CPU 101 controls the card controller 105 to write and read various data with respect to the memory card 906. Further, the CPU 102 controls the card controller 106 to write and read various data with respect to the memory card 907. As described above, the CPU 101 and the CPU 102 share different processes or perform the processes at the same time, thereby improving the processing performance of the camera 900. Each of the CPU 101 and the CPU 102 operates according to an operation clock (hereinafter referred to as a CPU clock) supplied from the clock management unit 103.

クロック管理部１０３は、ＣＰＵ１０１とＣＰＵ１０２にＣＰＵクロックを供給し、更に、ＣＰＵバスのクロック（以下ＣＰＵバスクロック）も供給する。クロック管理部１０３についての詳細は後述する。 The clock management unit 103 supplies a CPU clock to the CPU 101 and the CPU 102, and further supplies a CPU bus clock (hereinafter referred to as a CPU bus clock). Details of the clock management unit 103 will be described later.

メモリ１０４は、第１のＣＰＵ１０１と第２のＣＰＵ１０２の間のデータ通信や、またカードコントローラ１０６、１０７に対するデータの書き込み、読み出しのためのバッファメモリとして利用される。 The memory 104 is used as a buffer memory for data communication between the first CPU 101 and the second CPU 102 and for writing and reading data to and from the card controllers 106 and 107.

カードコントローラ１０５、１０６はそれぞれ、メモリカードに対しデータの読み書きを行う。カードコントローラ１０５、１０６は、ＣＰＵ１０１、１０２により制御され、ＣＰＵバス１１３を介して入力したデータを各メモリカード９０６、９０７に記録する。また、カードコントローラ１０５、１０６は、メモリカード９０６、９０７から読み出したデータを、ＣＰＵバス１１３を介してメモリ１０４に記憶する。また、カードコントローラ１０５、１０６はそれぞれ、メモリカードに対する書き込み、或いは読み出しコマンドによりデータの書き込みや読み出しが完了すると、完了を通知する割り込み信号を各ＣＰＵに出力する。 Each of the card controllers 105 and 106 reads / writes data from / to the memory card. The card controllers 105 and 106 are controlled by the CPUs 101 and 102, and record data input via the CPU bus 113 in the memory cards 906 and 907. The card controllers 105 and 106 store the data read from the memory cards 906 and 907 in the memory 104 via the CPU bus 113. Further, each of the card controllers 105 and 106 outputs an interrupt signal for notifying the completion to each CPU when the writing or reading of data by the writing to the memory card or the reading command is completed.

画像信号処理部１０７は、撮像部９０１から出力された動画データや静止画データに対しホワイトバランスやガンマ補正等の所定の信号処理を行い、メモリバス１１５を介してメモリ９０５に記憶する。音声信号処理部１０８は、記録時においては、マイク９０２から入力される音声データに対し、ノイズ除去等の所定の信号処理を行い、メモリバス１１５を介してメモリ９０５に記憶する。また、再生時においては、メモリ９０５に記憶されている音声データを読み出し、スピーカ９０９から出力する機能を有する。 The image signal processing unit 107 performs predetermined signal processing such as white balance and gamma correction on the moving image data and still image data output from the imaging unit 901 and stores them in the memory 905 via the memory bus 115. At the time of recording, the audio signal processing unit 108 performs predetermined signal processing such as noise removal on the audio data input from the microphone 902 and stores it in the memory 905 via the memory bus 115. Further, at the time of reproduction, the audio data stored in the memory 905 is read and output from the speaker 909.

コーデック１０９は、記録時においては、画像信号処理部１０７によりメモリ９０５に記憶された動画データや静止画像データを読みだして、ＭＰＥＧやＨ．２６４、或いはＪＰＥＧなどの所定の符号化方式に従って符号化してメモリ９０５に記憶する。また、コーデック１０９は、音声信号処理部１０８によりメモリ９０５に記憶された音声データを読み出してＡＡＣ等の符号化方式に従って符号化してメモリ９０５に記憶する。また、コーデック１０９は、再生時には、再生された動画データや静止画データ、或いは音声データを復号してメモリ９０５に記憶する。 At the time of recording, the codec 109 reads out moving image data and still image data stored in the memory 905 by the image signal processing unit 107, and performs MPEG or H.264 recording. H.264 or JPEG is encoded according to a predetermined encoding method and stored in the memory 905. Further, the codec 109 reads out the audio data stored in the memory 905 by the audio signal processing unit 108, encodes it according to an encoding method such as AAC, and stores the encoded data in the memory 905. Further, the codec 109 decodes the reproduced moving image data, still image data, or audio data and stores them in the memory 905 during reproduction.

表示部１１０は、メモリ９０５に記憶されている動画や音声データを表示するための処理を行い、ディスプレイ９０８に出力する。また、表示部１１０は、メニュー画面等の各種の情報をディスプレイ９０８に出力する。また、ディスプレイ９０８がタッチパネルの機能を持つ場合、ユーザによるタッチ操作を検出し、各ＣＰＵにユーザ操作を伝達する機能を有する。なお、本実施形態では、第１のＣＰＵ１０１がユーザの操作を受け付け、必要に応じて第２のＣＰＵ１０２を制御するものとする。 The display unit 110 performs processing for displaying the moving image and audio data stored in the memory 905 and outputs the processing to the display 908. The display unit 110 also outputs various information such as a menu screen to the display 908. Further, when the display 908 has a touch panel function, it has a function of detecting a touch operation by a user and transmitting the user operation to each CPU. In the present embodiment, it is assumed that the first CPU 101 receives a user operation and controls the second CPU 102 as necessary.

通信部１１１、通信部１１２はそれぞれ、信号処理回路１０３の外部の構成と通信を行う機能を有する。具体的には、撮像部９０１におけるレンズ駆動部と通信し、各ＣＰＵからの指示でレンズのフォーカス制御やズーム制御を行ったり、オートフォーカスセンサから随時データを通信により読み出し、読み出したデータを、フォーカス状態を判断するために利用したりする。 Each of the communication unit 111 and the communication unit 112 has a function of communicating with an external configuration of the signal processing circuit 103. Specifically, it communicates with the lens driving unit in the imaging unit 901, performs lens focus control and zoom control according to instructions from each CPU, or reads data from the autofocus sensor as needed, and reads the read data to the focus It is used to judge the state.

ＣＰＵバス１１３、１１４は、各ＣＰＵが各ブロックを制御するためのコマンドやデータなどを送受信するための伝送路として利用される。また、ＣＰＵバス１１３、１１４は、カードコントローラ１０５、１０６とメモリ１０４との間のデータ転送、あるいは、メモリバス１１５を介してのメモリ９０５へのデータ転送のための伝送路として利用される。ＣＰＵバス１１３、１１４は、クロック管理部１０３から供給されるＣＰＵバスクロックに応じて動作し、各回路ブロックの間でデータの転送を行う。本実施形態では、ＣＰＵバスを二つに分けることにより、複数の回路ブロックが共通のＣＰＵバスに接続された場合の回路規模の増加を抑えている。 The CPU buses 113 and 114 are used as transmission paths for transmitting and receiving commands and data for each CPU to control each block. The CPU buses 113 and 114 are used as transmission paths for data transfer between the card controllers 105 and 106 and the memory 104 or data transfer to the memory 905 via the memory bus 115. The CPU buses 113 and 114 operate according to the CPU bus clock supplied from the clock management unit 103, and transfer data between the circuit blocks. In this embodiment, by dividing the CPU bus into two, an increase in circuit scale when a plurality of circuit blocks are connected to a common CPU bus is suppressed.

メモリバス１１５は、各ブロックとメモリ９０５との間でデータやコマンドを送受信するための伝送路である。メモリバス１１５と、ＣＰＵ１０１、ＣＰＵ１０２、カードコントローラ１０５、カードコントローラ１０６とは、ＣＰＵバス１１３を介して接続されており、これらの回路ブロックからメモリ９０５へのアクセスが可能である。 The memory bus 115 is a transmission path for transmitting and receiving data and commands between each block and the memory 905. The memory bus 115 and the CPU 101, CPU 102, card controller 105, and card controller 106 are connected via the CPU bus 113, and the memory 905 can be accessed from these circuit blocks.

このように、ＣＰＵ１０１、１０２、メモリ１０４、カードコントローラ１０５、１０６、画像信号処理部１０７、音声信号処理部１０８、コーデック１０９、表示部１１０の各処理回路が、ＣＰＵバス１１３に接続される。また、通信部１１１、１１２がＣＰＵバス１１４に接続される。 In this way, the processing circuits of the CPUs 101 and 102, the memory 104, the card controllers 105 and 106, the image signal processing unit 107, the audio signal processing unit 108, the codec 109, and the display unit 110 are connected to the CPU bus 113. The communication units 111 and 112 are connected to the CPU bus 114.

次に、クロック管理部１０３について説明する。クロック制御部１０３は発振器を備え、発振器により生成されたクロックの周波数を分周することにより、異なる周波数のＣＰＵクロックとＣＰＵバスクロックを生成する。また、クロック管理部１０３は、各ＣＰＵより出力された、ＣＰＵクロックとＣＰＵバスクロックの周波数に関する情報を記憶するためのレジスタを備えている。 Next, the clock management unit 103 will be described. The clock control unit 103 includes an oscillator, and generates a CPU clock and a CPU bus clock having different frequencies by dividing the frequency of the clock generated by the oscillator. In addition, the clock management unit 103 includes a register for storing information regarding the frequencies of the CPU clock and the CPU bus clock output from each CPU.

図２（ａ）はこれらのクロック周波数の情報を記憶するレジスタを示している。第１のＣＰＵクロックレジスタ２０１は、ＣＰＵ１０１から要求されたＣＰＵクロックの周波数の情報を記憶するレジスタである。第２のＣＰＵクロックレジスタ２０２も同様に、ＣＰＵ１０２から要求されたＣＰＵクロックの周波数の情報を記憶するレジスタである。第１のＣＰＵバスクロックレジスタ２０３は、ＣＰＵ１０１から要求されたＣＰＵバス１１３、１１４のＣＰＵバスクロックの周波数の情報を記憶するレジスタである。第２のＣＰＵバスクロックレジスタ２０４も同様に、ＣＰＵ１０２から要求されたＣＰＵバス１１３、１１４のＣＰＵバスクロックの周波数の情報を記憶するレジスタである。 FIG. 2A shows a register for storing information on these clock frequencies. The first CPU clock register 201 is a register that stores information on the frequency of the CPU clock requested from the CPU 101. Similarly, the second CPU clock register 202 is a register for storing information on the frequency of the CPU clock requested from the CPU 102. The first CPU bus clock register 203 is a register that stores information on the frequency of the CPU bus clock of the CPU buses 113 and 114 requested from the CPU 101. Similarly, the second CPU bus clock register 204 is a register for storing information on the CPU bus clock frequency of the CPU buses 113 and 114 requested from the CPU 102.

クロック管理部１０３は、各レジスタに記憶された周波数の情報に基づいて、ＣＰＵ１０１、ＣＰＵ１０２に対して出力するＣＰＵクロックの周波数を決める。また、クロック管理部１０３は、各レジスタに記憶された周波数の情報に基づいて、ＣＰＵバス１１３、１１４に出力するＣＰＵバスクロックの周波数を決める。ＣＰＵ１０１から要求されたＣＰＵバスクロックの周波数と、ＣＰＵ１０２から要求されたＣＰＵバスクロックの周波数とが異なる可能性があり、その場合にＣＰＵバスクロックをどのように設定するのかを決めておく必要がある。また、一般に、ＣＰＵクロックの周波数とＣＰＵバスクロックの周波数とを全く独立に制御することはできず、所定の依存関係を保つ必要がある。本実施形態では、以下のような制限、依存関係に従い、ＣＰＵクロックとＣＰＵバスクロックの周波数を決定する。
（１）ＣＰＵ１０１から要求されたＣＰＵバスクロックの周波数とＣＰＵ１０２から要求されたＣＰＵバスクロックの周波数とが異なる場合には、高い方の値を使用する。これは、処理パフォーマンス優先するという思想によるものである。
（２）ＣＰＵクロックの周波数≧ＣＰＵバスクロックの周波数とする。
（３）クロックの周波数は、２００メガヘルツ（ＭＨｚ）、１００ＭＨｚ、５０ＭＨｚの３種類から選択される。 The clock management unit 103 determines the frequency of the CPU clock to be output to the CPU 101 and the CPU 102 based on the frequency information stored in each register. The clock management unit 103 determines the frequency of the CPU bus clock to be output to the CPU buses 113 and 114 based on the frequency information stored in each register. There is a possibility that the frequency of the CPU bus clock requested from the CPU 101 is different from the frequency of the CPU bus clock requested from the CPU 102. In this case, it is necessary to determine how to set the CPU bus clock. . In general, the frequency of the CPU clock and the frequency of the CPU bus clock cannot be controlled completely independently, and a predetermined dependency must be maintained. In the present embodiment, the frequencies of the CPU clock and the CPU bus clock are determined according to the following restrictions and dependency relationships.
(1) When the frequency of the CPU bus clock requested from the CPU 101 is different from the frequency of the CPU bus clock requested from the CPU 102, the higher value is used. This is due to the idea of giving priority to processing performance.
(2) CPU clock frequency ≧ CPU bus clock frequency.
(3) The clock frequency is selected from three types of 200 megahertz (MHz), 100 MHz, and 50 MHz.

本実施形態では、各ＣＰＵが設定したＣＰＵバスクロックの周波数が、ともに低い方の周波数である５０Ｈｚの場合、クロック管理部１０３は、ＣＰＵバスクロック周波数を５０ＭＨｚと決定する。また、少なくとも一方のＣＰＵが設定したＣＰＵバスクロック周波数が、高い方の周波数である１００ＭＨｚである場合、クロック管理部１０３は、ＣＰＵバスクロック周波数を１００ＭＨｚと決定する。言い換えると、クロック管理部１０３は、複数のＣＰＵにより設定されたＣＰＵバスクロックの周波数のうち、最も高い周波数を、ＣＰＵバスクロックの周波数として決定する。 In the present embodiment, when the frequency of the CPU bus clock set by each CPU is 50 Hz, which is the lower frequency, the clock management unit 103 determines the CPU bus clock frequency as 50 MHz. If the CPU bus clock frequency set by at least one CPU is 100 MHz, which is the higher frequency, the clock management unit 103 determines the CPU bus clock frequency as 100 MHz. In other words, the clock management unit 103 determines the highest frequency among the CPU bus clock frequencies set by a plurality of CPUs as the CPU bus clock frequency.

更に、クロック管理部１０３は、各ＣＰＵが設定したＣＰＵクロック周波数が、このように決定したＣＰＵバスクロック周波数以上である場合は、各ＣＰＵに供給するＣＰＵクロック周波数を、要求された周波数に決定する。一方、ＣＰＵが設定したＣＰＵクロックの周波数が、決定されたＣＰＵバスクロックの周波数よりも低い場合は、ＣＰＵクロックの周波数が、ＣＰＵバスクロックの周波数よりも低くならないように、ここではＣＰＵバスクロックの周波数と同じ周波数に設定する。 Furthermore, when the CPU clock frequency set by each CPU is equal to or higher than the CPU bus clock frequency determined in this way, the clock management unit 103 determines the CPU clock frequency supplied to each CPU as the requested frequency. . On the other hand, in the case where the CPU clock frequency set by the CPU is lower than the determined CPU bus clock frequency, the CPU bus clock frequency is set so that the CPU clock frequency is not lower than the CPU bus clock frequency. Set to the same frequency as the frequency.

各レジスタに記憶された値と、その時に出力されるＣＰＵクロック、ＣＰＵバスクロックの周波数を図２（ｂ）の表２０５に示す。 Table 205 in FIG. 2B shows values stored in the respective registers and the CPU clock and CPU bus clock frequencies output at that time.

例えば、各ＣＰＵから要求され、レジスタに記憶された周波数の値が２０６に示す状態である場合、ＣＰＵバスクロックレジスタの設定値のどちらかが２００ＭＨｚであるため、（１）により、ＣＰＵバスクロックの周波数は２００ＭＨｚとなる。また、（２）（３）により、ＣＰＵ１０２とＣＰＵ１０２のいずれのＣＰＵクロックの周波数も２００ＭＨｚとなる。これは、第２のＣＰＵクロックレジスタ２０２の設定値が１００ＭＨｚであっても、クロック管理部１０３により、ＣＰＵ１０２のＣＰＵクロック周波数が２００ＭＨｚに設定されることを示す。 For example, when the frequency value requested from each CPU and stored in the register is in the state indicated by 206, either of the setting values of the CPU bus clock register is 200 MHz. The frequency is 200 MHz. In addition, due to (2) and (3), the CPU clock frequency of both the CPU 102 and the CPU 102 is 200 MHz. This indicates that the CPU clock frequency of the CPU 102 is set to 200 MHz by the clock management unit 103 even if the set value of the second CPU clock register 202 is 100 MHz.

また、２０７のように、ＣＰＵ１０２によりＣＰＵクロック周波数として５０Ｈｚが要求されている場合でも、クロック管理部１０３は、ＣＰＵバスクロック周波数として１００Ｈｚを設定したため、ＣＰＵ１０２には１００ＭＨｚのＣＰＵクロックが供給される。 Further, even when the CPU 102 requests 50 Hz as the CPU clock frequency as in 207, the clock management unit 103 sets 100 Hz as the CPU bus clock frequency, so that the CPU 102 is supplied with a 100 MHz CPU clock.

このように、各ＣＰＵから要求されたクロック周波数に応じて、各ＣＰＵに供給する動作クロックの周波数とバスクロックの周波数とを制御する。また、各クロックの周波数は、前述のような規則に従って決めることができるので、クロック管理部１０３を比較的単純な回路構成とすることができる。 In this way, the frequency of the operation clock supplied to each CPU and the frequency of the bus clock are controlled in accordance with the clock frequency requested from each CPU. Further, since the frequency of each clock can be determined according to the rules as described above, the clock management unit 103 can have a relatively simple circuit configuration.

次に各ＣＰＵで動作するソフトウェアについて説明する。各ＣＰＵでは、リアルタイムＯＳが動作しており、その上で動作するソフトウェアは、割り込み処理と、複数のタスク処理で構成される（リアルタイムＯＳの詳細については割愛する）。各ＣＰＵにおいては、各回路ブロックからの割り込み要求に応じて処理が開始され、リアルタイム性の求められる処理を行った後に、処理を終了する。割り込み処理内では、タスクを起床させるような処理が行われる場合もあり、そのような処理が行われた場合には、割り込み処理が終了後、起床したタスク処理が開始される。 Next, software that runs on each CPU will be described. Each CPU operates a real-time OS, and software that operates on the CPU includes interrupt processing and a plurality of task processing (details of the real-time OS are omitted). In each CPU, processing is started in response to an interrupt request from each circuit block, and after processing that requires real-time performance is performed, the processing ends. In the interrupt process, a process for waking up a task may be performed. When such a process is performed, the process for waking up is started after the interrupt process is completed.

タスクには優先度が設けられており、起床中のタスクが複数存在した場合には、最も優先度が高いタスクが動作する。動作したタスクは、必要な処理を行い、他のタスクを起床させたりして、処理が完了すると、スリープ状態に移行する。最も優先度の低いタスクはアイドルタスクと呼ばれ、アイドルタスクが動作可能な状態になった場合、つまりＣＰＵが処理するものがなくなった際には、ＣＰＵを割り込み待ち状態に移行させる。この時ＣＰＵ内部では、割り込み要求を受け付けるための回路のみが機能している状態となり、その他の内部ブロックに対しては、クロックの供給が遮断される。そのため、ＣＰＵの消費電力が抑えられる。 Tasks have priorities, and when there are multiple wake-up tasks, the task with the highest priority operates. The operated task performs necessary processing, wakes up another task, and transitions to a sleep state when the processing is completed. The task with the lowest priority is called an idle task, and when the idle task becomes operable, that is, when there is nothing to be processed by the CPU, the CPU is shifted to an interrupt waiting state. At this time, only the circuit for accepting the interrupt request is functioning in the CPU, and the supply of the clock is cut off to the other internal blocks. Therefore, power consumption of the CPU can be suppressed.

さらに各ＣＰＵは、ＣＰＵバスに接続された他の処理回路からの割り込み待ち状態への移行に応じて、ＣＰＵクロックやＣＰＵバスクロックの周波数を設定し、設定した周波数を示す情報をクロック管理部１０３に出力する。また、各ＣＰＵは、割り込み待ち状態からタスク実行状態への移行に応じて、要求するＣＰＵクロックやＣＰＵバスクロックの周波数を設定し、設定した周波数を示す情報をクロック管理部１０３に出力する。クロック管理部１０３は、各ＣＰＵから出力されたＣＰＵクロックやＣＰＵバスクロックの周波数の値を、図２（ａ）のレジスタに記憶する。つまり、割り込み処理開始時と、アイドルタスク動作時に、クロック管理部１０３により、ＣＰＵクロックとＣＰＵバスクロックの周波数が設定される。これらの処理について図３に示す。 Further, each CPU sets the frequency of the CPU clock and the CPU bus clock in accordance with the transition to the interrupt waiting state from another processing circuit connected to the CPU bus, and information indicating the set frequency is set in the clock management unit 103. Output to. Each CPU sets the frequency of the requested CPU clock or CPU bus clock in accordance with the transition from the interrupt wait state to the task execution state, and outputs information indicating the set frequency to the clock management unit 103. The clock management unit 103 stores the CPU clock and CPU bus clock frequency values output from each CPU in the register of FIG. That is, the frequency of the CPU clock and the CPU bus clock is set by the clock management unit 103 at the start of interrupt processing and during idle task operation. These processes are shown in FIG.

各ＣＰＵは、ＣＰＵクロックの周波数として複数の所定の周波数の何れかを設定する。そして、各ＣＰＵは、設定したＣＰＵクロックの周波数に関する情報（第１の情報）と、ＣＰＵバスクロックの周波数に関する情報（第２の情報）を、クロック管理部１０３に出力する。即ち、各ＣＰＵは、ＣＰＵＣＬＫ＿ＭＡＸ、ＣＰＵＣＬＫ＿ＭＩＮ、のいずれかの周波数にＣＰＵクロックを設定する。ここで、ＣＰＵＣＬＫ＿ＭＡＸはＣＰＵが高速に処理を実行するためのＣＰＵクロック周波数で、ＣＰＵＣＬＫ＿ＭＩＮは低消費電力状態におけるＣＰＵクロック周波数である。ＣＰＵＣＬＫ＿ＭＡＸの周波数よりも、ＣＰＵＣＬＫ＿ＭＩＮの方が低い。 Each CPU sets one of a plurality of predetermined frequencies as the CPU clock frequency. Each CPU then outputs information about the set CPU clock frequency (first information) and information about the CPU bus clock frequency (second information) to the clock management unit 103. That is, each CPU sets the CPU clock to one of CPUCLK_MAX and CPUCLK_MIN. Here, CPUCLK_MAX is a CPU clock frequency for the CPU to execute processing at high speed, and CPUCLK_MIN is a CPU clock frequency in a low power consumption state. CPUCLK_MIN is lower than the frequency of CPUCLK_MAX.

また、各ＣＰＵは、ＣＰＵバスクロックの周波数として、複数の所定の周波数の何れかを要求する。即ち、各ＣＰＵは、ＣＰＵＢＣＬＫ＿ＭＡＸ、ＣＰＵＢＣＬＫ＿ＭＩＮ、ＣＰＵＢＣＬＫ＿ＤＭＡのいずれかの周波数にＣＰＵバスクロックを設定する。ここで、ＣＰＵＢＣＬＫ＿ＭＡＸはＣＰＵバス動作時におけるＣＰＵバスクロック周波数である。また、ＣＰＵＢＣＬＫ＿ＭＩＮはＣＰＵバスが動作していない状態におけるＣＰＵバスクロックの周波数である。また、ＣＰＵＢＣＬＫ＿ＤＭＡはカードコントローラ１０５、１０６がデータ転送を十分高速に行うために必要なＣＰＵバスクロックの周波数である。ＣＰＵＢＣＬＫ＿ＭＡＸの周波数よりも、ＣＰＵＢＣＬＫ＿ＭＩＮの方が低い。 Each CPU requests one of a plurality of predetermined frequencies as the frequency of the CPU bus clock. That is, each CPU sets the CPU bus clock to any frequency of CPUBCLK_MAX, CPUBCLK_MIN, and CPUBCLK_DMA. Here, CPUBCLK_MAX is the CPU bus clock frequency during the CPU bus operation. CPUBCLK_MIN is the frequency of the CPU bus clock when the CPU bus is not operating. CPUBCLK_DMA is a frequency of the CPU bus clock necessary for the card controllers 105 and 106 to perform data transfer at a sufficiently high speed. CPUBCLK_MIN is lower than the frequency of CPUBCLK_MAX.

図３（ａ）は、各ＣＰＵにより実行されるアイドルタスクの処理を示すフローチャートである。他のタスクの処理が全て無くなり、アイドルタスクの処理に移行した場合、ＣＰＵは、ＣＰＵクロックの周波数を、あらかじめ決定していたＣＰＵＣＬＫ＿ＭＩＮに設定する（Ｓ３０１）。 FIG. 3A is a flowchart showing idle task processing executed by each CPU. When all the other task processes are eliminated and the process shifts to the idle task process, the CPU sets the CPU clock frequency to the predetermined CPUCLK_MIN (S301).

次に、ＣＰＵは、ＣＰＵバス１１３、１１４が使用中か否かを判別する（Ｓ３０２）。この判別処理について図４を用いて説明する。この判別処理のため、ＣＰＵバス使用中フラグを使用する。ＣＰＵ以外のブロックがＣＰＵバスのバスマスターとして動作する場合に、ＣＰＵバス使用中フラグとして所定値が設定される。ＣＰＵ１０１、１０２はそれぞれ、内部のレジスタに、ＣＰＵバス使用中フラグの設定値を保持する。ＣＰＵ１０１、１０２は、カードコントローラ１０５、１０６がメモリ１０４やメモリ９０５にデータ転送（ＤＭＡ：ＤｉｒｅｃｔＭｅｍｏｒｙＡｃｃｅｓｓ）を行う場合に、ＣＰＵバス使用中フラグに所定値を設定する。 Next, the CPU determines whether or not the CPU buses 113 and 114 are in use (S302). This discrimination process will be described with reference to FIG. For this discrimination process, a CPU bus busy flag is used. When a block other than the CPU operates as a bus master of the CPU bus, a predetermined value is set as the CPU bus busy flag. Each of the CPUs 101 and 102 holds the set value of the CPU bus busy flag in an internal register. When the card controllers 105 and 106 perform data transfer (DMA: Direct Memory Access) to the memory 104 or the memory 905, the CPUs 101 and 102 set a predetermined value for the CPU bus busy flag.

図４（ａ）は、ＣＰＵ１０１、１０２によるカードコントローラ１０５、１０６の制御処理の一部であるところのＤＭＡ開始処理のフローチャートである。処理が開始されると、ＣＰＵは、カードコントローラ１０５、１０６に対し、データ転送サイズ、アドレス等のＤＭＡ設定コマンドを送信し、更に、データ転送の開始を指示する（Ｓ４０１）。次に、ＣＰＵは、ＣＰＵバス使用中フラグの設定値に１を加える（立てる）（Ｓ４０２）。本実施形態では、カードコントローラ１０５と１０６があるため、二つのカードコントローラ１０５、１０６が共にＤＭＡ転送を行う状態と、一方だけがＤＭＡ転送を行っている状態が考えられる。そのため、カードコントローラに対するＤＭＡ転送を指示した場合に、ＣＰＵバス使用中フラグに１を加えることで、二つのカードコントローラが共にＤＭＡ転送を行っている状態を判別できるようにしている。ＣＰＵバス使用中フラグは、ＣＰＵバス１１３、１１４を用いてデータの転送を行っている処理回路の数を示す情報であるともいえる。次に、ＣＰＵは、ＤＭＡ転送完了の割り込み待ち状態に移行し、処理タスクはスリープ状態となる（Ｓ４０３）。 FIG. 4A is a flowchart of the DMA start process which is a part of the control process of the card controllers 105 and 106 by the CPUs 101 and 102. When the processing is started, the CPU transmits a DMA setting command such as a data transfer size and an address to the card controllers 105 and 106, and further instructs the start of data transfer (S401). Next, the CPU adds 1 to the set value of the CPU bus busy flag (S402). In the present embodiment, since there are the card controllers 105 and 106, a state in which the two card controllers 105 and 106 both perform DMA transfer and a state in which only one of them performs DMA transfer can be considered. Therefore, when a DMA transfer is instructed to the card controller, 1 is added to the CPU bus busy flag so that it is possible to determine the state in which the two card controllers are both performing the DMA transfer. It can be said that the CPU bus busy flag is information indicating the number of processing circuits performing data transfer using the CPU buses 113 and 114. Next, the CPU shifts to a DMA transfer completion interrupt wait state, and the processing task enters a sleep state (S403).

図４（ｂ）は、カードコントローラ１０５、１０６からＤＭＡ転送完了の割り込み通知を受けた場合のＣＰＵ１０１、１０２の処理を示すフローチャートである。この処理は、後述する図３（ｂ）のＳ３０３の処理の具体例の１つである。 FIG. 4B is a flowchart showing processing of the CPUs 101 and 102 when receiving a DMA transfer completion interrupt notification from the card controllers 105 and 106. This process is one of the specific examples of the process of S303 in FIG.

割り込み処理が開始されると、ＣＰＵはＣＰＵバス使用中フラグの設定値から１を引く（Ｓ４０４）。次に、ＣＰＵは、スリープ状態にあるタスクに起床（ウエイクアップ）指示を出し、割り込み処理を終了する（Ｓ４０５）。 When the interrupt process is started, the CPU subtracts 1 from the set value of the CPU bus busy flag (S404). Next, the CPU issues a wake-up instruction to the task in the sleep state, and ends the interrupt process (S405).

図４（ｃ）は、Ｓ３０２のＣＰＵバスが使用中であるか否かの判別処理を示すフローチャートである。まず、ＣＰＵは、ＣＰＵバス使用中フラグに設定されている値をチェックし（Ｓ４０６）、１以上の値が設定されているか否かを判別する（Ｓ４０７）。ＣＰＵバス使用中フラグに１以上の値が設定されていた場合、二つのカードコントローラ１０５、１０６の少なくとも一方がＣＰＵバス１１３、１１４を使用してデータ転送中である。そのため、ＣＰＵは、この場合、ＣＰＵバスの使用中であると判定する（Ｓ４０８）。また、ＣＰＵバス使用中フラグが０に設定されていた場合、ＣＰＵは、ＣＰＵバス１１３、１１４が使用されていないと判定する（Ｓ４０９）。 FIG. 4C is a flowchart showing a determination process for determining whether or not the CPU bus in S302 is in use. First, the CPU checks the value set in the CPU bus busy flag (S406), and determines whether or not a value of 1 or more is set (S407). When the CPU bus busy flag is set to 1 or more, at least one of the two card controllers 105 and 106 is transferring data using the CPU buses 113 and 114. Therefore, in this case, the CPU determines that the CPU bus is being used (S408). When the CPU bus busy flag is set to 0, the CPU determines that the CPU buses 113 and 114 are not being used (S409).

ここで図３（ａ）のフローチャートに戻る。Ｓ３０２で、ＣＰＵバス１１３、１１４の使用中ではないと判定された場合には、ＣＰＵは、ＣＰＵバスクロックの周波数をあらかじめ決定していたＣＰＵＢＣＬＫ＿ＭＩＮに設定する。また、ＣＰＵバスの使用中と判定された場合、ＣＰＵは、ＣＰＵバスクロックの周波数をあらかじめ決定していたＣＰＵＢＣＬＫ＿ＤＭＡに設定する（Ｓ３０５）。 Here, it returns to the flowchart of Fig.3 (a). If it is determined in S302 that the CPU buses 113 and 114 are not in use, the CPU sets the CPU bus clock frequency to the predetermined CPUBCLK_MIN. If it is determined that the CPU bus is in use, the CPU sets the CPU bus clock frequency to the previously determined CPUBCLK_DMA (S305).

次に、ＣＰＵは、割り込み待ち状態に移行し、低消費電力状態とする（Ｓ３０４）。ＣＰＵは割り込み要求を受けるまで、この低消費電力状態を保つことになる。またＣＰＵバスクロックの周波数は、ＣＰＵＢＣＬＫ＿ＭＩＮまたはＣＰＵＢＣＬＫ＿ＤＭＡという周波数に設定される。 Next, the CPU shifts to an interrupt waiting state and enters a low power consumption state (S304). The CPU maintains this low power consumption state until receiving an interrupt request. The frequency of the CPU bus clock is set to a frequency of CPUBCLK_MIN or CPUBCLK_DMA.

図３（ｂ）は各ＣＰＵにおける割り込み処理のフローチャートである。割り込み待ち状態、或いは通常の動作状態において、各処理ブロックから割り込み要求を受けた場合、ＣＰＵは、ＣＰＵクロックの周波数をあらかじめ決定していたＣＰＵＣＬＫ＿ＭＡＸに設定する（Ｓ３０６）。次に、ＣＰＵは、ＣＰＵバスクロックの周波数をあらかじめ決定していたＣＰＵＢＣＬＫ＿ＭＡＸに設定する（Ｓ３０７）。これらの処理により、ＣＰＵは低消費電力状態から高速処理状態に移行する。次に、ＣＰＵは、受け取った割り込み要因に応じた割り込み処理を行った後、割り込み処理を終了する（Ｓ３０８）。Ｓ３０８の処理において、タスクを起床させるような処理があった場合には、この後、起床したタスクの処理が実行される。Ｓ３０８の処理の具体例として、図４（ｂ）の処理があげられる。 FIG. 3B is a flowchart of interrupt processing in each CPU. When receiving an interrupt request from each processing block in an interrupt wait state or a normal operation state, the CPU sets the CPU clock frequency to CPUCLK_MAX determined in advance (S306). Next, the CPU sets the CPU bus clock frequency to the previously determined CPUBCLK_MAX (S307). With these processes, the CPU shifts from the low power consumption state to the high speed processing state. Next, the CPU ends the interrupt process after performing the interrupt process according to the received interrupt factor (S308). In the process of S308, if there is a process that wakes up the task, then the process of the wake up task is executed. A specific example of the process of S308 is the process of FIG.

図５は、ＣＰＵ１０１またはＣＰＵ１０２における各ソフトウェアの処理と、ＣＰＵバス使用中フラグ、クロック管理部１０３のレジスタに設定された周波数の例を示すタイムチャートである。なお、図５では、ＣＰＵＣＬＫ＿ＭＡＸ＝ＣＰＵＢＣＬＫ＿ＭＡＸ＝２００ＭＨｚ、ＣＰＵＣＬＫ＿ＭＩＮ＝ＣＰＵＢＣＬＫ＿ＭＩＮ＝５０ＭＨｚ、ＣＰＵＢＣＬＫ＿ＤＭＡ＝１００ＭＨｚとしている。 FIG. 5 is a time chart showing an example of the processing of each software in the CPU 101 or the CPU 102, the CPU bus busy flag, and the frequency set in the register of the clock management unit 103. In FIG. 5, CPUCLK_MAX = CPUBCLK_MAX = 200 MHz, CPUCLK_MIN = CPUBCLK_MIN = 50 MHz, and CPUBCLK_DMA = 100 MHz.

図５において、スタート時には、タスク１の処理が実行されており（符号５０１）、ＣＰＵクロックレジスタ、ＣＰＵバスククロックレジスタともに２００ＭＨｚが設定されている。その後割り込み処理２や（符号５０２）、それによって起こされたタスク２の処理に切り替わるが（符号５０３）、レジスタ設定は変わらない。その後、処理はタスク１に戻り（符号５０４）、この処理の中でカードコントローラのＤＭＡ開始処理が実行されたとすると、ＣＰＵバス使用中フラグに１が加えられ（符号５０５）、タスク１はスリープする。タスク１のスリープにより実行すべき処理が無くなったため、アイドルタスクが動作する（符号５０６）。 In FIG. 5, at the start, the processing of task 1 is executed (reference numeral 501), and 200 MHz is set for both the CPU clock register and the CPU basque clock register. Thereafter, the process is switched to the interrupt process 2 (reference numeral 502) and the task 2 process caused thereby (reference numeral 503), but the register setting is not changed. Thereafter, the process returns to task 1 (reference numeral 504). If the card controller DMA start process is executed in this process, 1 is added to the CPU bus busy flag (reference numeral 505), and task 1 sleeps. . Since there is no more processing to be executed due to the sleep of task 1, the idle task operates (reference numeral 506).

アイドルタスクによりＣＰＵクロックレジスタにはＣＰＵＣＬＫ＿ＭＩＮ＝５０ＭＨｚに設定される。また、ＣＰＵバス使用中フラグが１であるため、ＣＰＵＢＣＬＫ＿ＤＭＡ＝１００ＭＨｚに設定されて、割り込み待ちとなる。 The CPU clock register is set to CPUCLK_MIN = 50 MHz by the idle task. Further, since the CPU bus busy flag is 1, CPUBCLK_DMA = 100 MHz is set and an interrupt is waited for.

ＤＭＡ完了割り込みにより割り込み処理１が実行され（符号５０７）、ＣＰＵクロック、ＣＰＵバスクロックの周波数がＣＰＵＣＬＫ＿ＭＡＸ＝ＣＰＵＢＣＬＫ＿ＭＡＸ＝２００ＭＨｚに設定され、また、ＣＰＵバス使用中フラグから１が引かれて０となる。割り込み処理１が終了すると、割り込み処理１によって起床されたタスク１が動作し（符号５０８）、タスク１がスリープすると再びアイドルタスクが動作する（符号５０９）。この時ＣＰＵバス使用中フラグは０であるため、ＣＰＵクロック、ＣＰＵバスクロックの周波数は、共に５０ＭＨｚに設定される。 Interrupt processing 1 is executed by the DMA completion interrupt (reference numeral 507), the frequency of the CPU clock and CPU bus clock is set to CPUCLK_MAX = CPUBCLK_MAX = 200 MHz, and 1 is subtracted from the CPU bus busy flag to 0. When the interrupt process 1 ends, the task 1 woken up by the interrupt process 1 operates (reference numeral 508), and when the task 1 sleeps, the idle task operates again (reference numeral 509). At this time, since the CPU bus busy flag is 0, both the CPU clock frequency and the CPU bus clock frequency are set to 50 MHz.

図６は、ＣＰＵ１０１とＣＰＵ１０２におけるＣＰＵバス使用中フラグ、及び、各ＣＰＵから要求されたＣＰＵクロックとＣＰＵバスクロックの周波数の例を示すタイムチャートである。ＣＰＵ１０１では、図５と同様に、ＣＰＵＣＬＫ＿ＭＡＸ＝ＣＰＵＢＣＬＫ＿ＭＡＸ＝２００ＭＨｚ、ＣＰＵＣＬＫ＿ＭＩＮ＝ＣＰＵＢＣＬＫ＿ＭＩＮ＝５０ＭＨｚ、ＣＰＵＢＣＬＫ＿ＤＭＡ＝１００ＭＨｚとする。ＣＰＵ１０２では、ＣＰＵＣＬＫ＿ＭＡＸ＝ＣＰＵＢＣＬＫ＿ＭＡＸ＝ＣＰＵＢＣＬＫ＿ＤＭＡ＝１００ＭＨｚ、ＣＰＵＣＬＫ＿ＭＩＮ＝ＣＰＵＢＣＬＫ＿ＭＩＮ＝５０ＭＨｚとする。各ＣＰＵが設定するクロック周波数は、これ以外の周波数とすることも可能である。 FIG. 6 is a time chart showing an example of the CPU bus busy flag in the CPU 101 and the CPU 102, the CPU clock requested from each CPU, and the frequency of the CPU bus clock. In the CPU 101, as in FIG. 5, CPUCLK_MAX = CPUBCLK_MAX = 200 MHz, CPUCLK_MIN = CPUBCLK_MIN = 50 MHz, and CPUBCLK_DMA = 100 MHz. In the CPU 102, CPUCLK_MAX = CPUBCLK_MAX = CPUBCLK_DMA = 100 MHz and CPUCLK_MIN = CPUBCLK_MIN = 50 MHz. The clock frequency set by each CPU may be a frequency other than this.

符号６０１、６０２はそれぞれ、ＣＰＵ１０１、ＣＰＵ１０２におけるＣＰＵバス使用中フラグ、ＣＰＵクロック周波数、ＣＰＵバスクロック周波数の設定状態を示している。このように設定された場合、クロック管理部１０３により、符号６０３のように各ＣＰＵへのＣＰＵクロック周波数と、ＣＰＵバスクロックの周波数が設定される。 Reference numerals 601 and 602 indicate the CPU bus busy flag, CPU clock frequency, and CPU bus clock frequency setting state in the CPU 101 and CPU 102, respectively. In such a case, the clock management unit 103 sets the CPU clock frequency to each CPU and the frequency of the CPU bus clock as indicated by reference numeral 603.

以上説明したとおり、本実施形態では、簡単な回路構成により、各ＣＰＵの動作状態と、ＣＰＵバスの使用状態に応じた周波数のクロックを供給することが可能となる。そのため、複数のＣＰＵ共通のバスに接続される構成において、回路規模を大きくすることなく、消費電力を抑えることが可能となる。 As described above, in this embodiment, it is possible to supply a clock having a frequency corresponding to the operation state of each CPU and the use state of the CPU bus with a simple circuit configuration. Therefore, in a configuration connected to a bus common to a plurality of CPUs, power consumption can be suppressed without increasing the circuit scale.

なお、本実施形態では、主にカードコントローラによるＤＭＡ転送完了の割り込み通知によりＣＰＵバスが使用中であるか否かを判別する場合について説明した。これ以外にも、ＣＰＵバスに接続されているその他の回路ブロックについても、同様にＣＰＵバス使用中フラグを設定することにより、他の回路ブロックによるＣＰＵバスの使用中か否かを判別することが可能となる。 In the present embodiment, a case has been described in which it is determined whether or not the CPU bus is in use mainly based on a DMA transfer completion interrupt notification from the card controller. In addition to this, for other circuit blocks connected to the CPU bus, it is possible to determine whether or not the CPU bus is being used by another circuit block by setting the CPU bus busy flag in the same manner. It becomes possible.

また、本実施形態では、一つのＣＰＵバスに二つのＣＰＵが接続されている構成としたが、三つ以上のＣＰＵが共通のＣＰＵバスに接続されている構成であっても、同様にＣＰＵクロックとＣＰＵバスクロックを制御することが可能である。 In the present embodiment, two CPUs are connected to one CPU bus. However, even in a configuration in which three or more CPUs are connected to a common CPU bus, the CPU clock is similarly applied. And the CPU bus clock can be controlled.

また、本実施形態では、動画データや静止画データなどをメモリカードに記録する構成であったが、メモリカード以外の、ランダムアクセスの記録媒体を用いることも可能である。この場合、カードコントローラではなく、記録媒体に対して各種の情報を記録し、再生する記録再生部が設けられる。 In the present embodiment, moving image data, still image data, and the like are recorded on the memory card. However, a random access recording medium other than the memory card can be used. In this case, not a card controller but a recording / reproducing unit that records and reproduces various information on a recording medium is provided.

次に、第２の実施形態を説明する。図７は、第２の実施形態における信号処理回路９０３の構成を示すブロック図である。図１と同様の構成については、同一の番号を付加し、詳細な説明は省略する。 Next, a second embodiment will be described. FIG. 7 is a block diagram showing the configuration of the signal processing circuit 903 in the second embodiment. The same components as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted.

図７では、ＣＰＵバス１１４に第３のＣＰＵ７０１が接続される。ＣＰＵ７０１は、通信部１１１、通信部１１２の制御を行う。また、ＣＰＵ７０１は、メモリ７０２を使用して、ＣＰＵ１０１、１０２と通信しながら、カメラ９００全体の制御を行う。 In FIG. 7, the third CPU 701 is connected to the CPU bus 114. The CPU 701 controls the communication unit 111 and the communication unit 112. The CPU 701 uses the memory 702 to control the entire camera 900 while communicating with the CPUs 101 and 102.

ＣＰＵ７０１は、ＣＰＵ１０１、１０２とは異なる方法で、ＣＰＵクロックの周波数やＣＰＵバスクロックの周波数をクロック管理部１０３に対して設定する。ＣＰＵ７０１は、クロック管理部１０３に対し、スリープ信号７０１ｓを出力する。スリープ信号７０１ｓは、ＣＰＵ７０１が割り込み待ちの状態（スリープ状態）に移行した場合にアサートされる信号である。 The CPU 701 sets the frequency of the CPU clock and the frequency of the CPU bus clock in the clock management unit 103 by a method different from that of the CPUs 101 and 102. The CPU 701 outputs a sleep signal 701 s to the clock management unit 103. The sleep signal 701s is a signal that is asserted when the CPU 701 shifts to an interrupt waiting state (sleep state).

クロック管理部１０３は、ＣＰＵ７０１からスリープ信号７０１ｓを受けた場合、ＣＰＵ７０１に供給する動作クロックの周波数を下げても良いと判断する。つまり、第１の実施形態における、ＣＰＵＣＬＫ＿ＭＩＮ、ＣＰＵＢＣＬＫ＿ＭＩＮの設定が行われた場合と同様の扱いとなる。また逆に、スリープ状態において割り込みを受け付け、割り込み処理が開始されると、ＣＰＵ７０１は、スリープ信号７０１ｓをデアサートする。クロック管理部１０３は、スリープ信号７０１ｓがデアサートされた場合、ＣＰＵ７０１に供給する動作クロックの周波数を上げる必要があると判断する。つまり、第１の実施形態における、ＣＰＵＣＬＫ＿ＭＡＸ、ＣＰＵＢＣＬＫ＿ＭＡＸの設定が行われた場合と同様の扱いとなる。 When receiving the sleep signal 701 s from the CPU 701, the clock management unit 103 determines that the frequency of the operation clock supplied to the CPU 701 may be lowered. That is, it is handled in the same manner as when CPUCLK_MIN and CPUBCLK_MIN are set in the first embodiment. Conversely, when an interrupt is accepted in the sleep state and interrupt processing is started, the CPU 701 deasserts the sleep signal 701s. When the sleep signal 701s is deasserted, the clock management unit 103 determines that it is necessary to increase the frequency of the operation clock supplied to the CPU 701. That is, it is handled in the same manner as when CPUCLK_MAX and CPUBCLK_MAX are set in the first embodiment.

クロック管理部１０３は、スリープ信号７０１ｓがアサート状態の場合と、デアサート状態の場合において、それぞれ、決められた周波数のクロックをＣＰＵ７０１のＣＰＵクロック周波数として設定する。 The clock management unit 103 sets a clock with a determined frequency as the CPU clock frequency of the CPU 701 when the sleep signal 701 s is in the asserted state and when it is in the deasserted state.

そして、クロック管理部１０３は、ＣＰＵ１０１、ＣＰＵ１０２により要求されたＣＰＵクロック及びＣＰＵバスクロックの周波数と、ＣＰＵ７０１からのスリープ信号７０１ｓにより、各ＣＰＵへのＣＰＵクロック周波数と、ＣＰＵバスクロックを設定する。 Then, the clock management unit 103 sets the CPU clock frequency and CPU bus clock to each CPU based on the CPU clock and CPU bus clock frequencies requested by the CPU 101 and CPU 102 and the sleep signal 701s from the CPU 701.

本実施形態では、クロック管理部１０３は、第３のＣＰＵ７０１からのスリープ信号７０１ｓのアサート状態とデアサート状態に応じたクロック周波数が設定されるレジスタを備えている。即ち、クロック管理部１０３は、スリープ信号７０１ｓがアサート状態とデアサート状態のときに、それぞれＣＰＵ７０１のＣＰＵクロック周波数として要求される値を第３のＣＰＵアクティブ／スリープクロックレジスタに設定する。また、クロック管理部１０３は、スリープ信号７０１ｓがアサート状態とデアサート状態のときに、それぞれＣＰＵ７０１のＣＰＵバスクロック周波数として要求される値を第３のＣＰＵバスアクティブ／スリープクロックレジスタに設定する。 In the present embodiment, the clock management unit 103 includes a register in which a clock frequency is set according to the asserted state and the deasserted state of the sleep signal 701s from the third CPU 701. That is, when the sleep signal 701s is in the asserted state and the deasserted state, the clock management unit 103 sets values required for the CPU clock frequency of the CPU 701 in the third CPU active / sleep clock register. In addition, when the sleep signal 701s is in the asserted state and the deasserted state, the clock management unit 103 sets a value required as the CPU bus clock frequency of the CPU 701 in the third CPU bus active / sleep clock register.

例えば、スリープ信号７０１ｓがアサート状態、即ちＣＰＵ７０１がスリープ状態であることを示す場合、第３のＣＰＵアクティブ／スリープクロックレジスタと、第３のＣＰＵバスアクティブ／スリープクロックレジスタにはそれぞれ５０ＭＨｚが設定される。スリープ信号７０１ｓがデアサート状態、即ちＣＰＵ７０１がアクティブ状態である場合、第３のＣＰＵアクティブ／スリープクロックレジスタには２００ＭＨｚが設定され、第３のＣＰＵバスアクティブ／スリープクロックレジスタには１００ＭＨｚが設定される。 For example, when the sleep signal 701s indicates the asserted state, that is, the CPU 701 is in the sleep state, 50 MHz is set in each of the third CPU active / sleep clock register and the third CPU bus active / sleep clock register. . When the sleep signal 701s is in a deasserted state, that is, when the CPU 701 is in an active state, 200 MHz is set in the third CPU active / sleep clock register, and 100 MHz is set in the third CPU bus active / sleep clock register.

クロック管理部１０３は、ＣＰＵ７０１がアクティブ状態、スリープ状態である場合に設定すべきクロック周波数を予め記憶している。そのため、ＣＰＵ７０１は、クロック管理部１０３に対してクロック周波数の値を出力せずに、スリープ信号７０１ｓの状態を変えることにより、要求するクロック周波数を設定することができる。 The clock management unit 103 stores in advance clock frequencies to be set when the CPU 701 is in an active state or a sleep state. Therefore, the CPU 701 can set the requested clock frequency by changing the state of the sleep signal 701 s without outputting the clock frequency value to the clock management unit 103.

本実施形において、各レジスタに記憶された値と、その時に出力されるＣＰＵクロック、ＣＰＵバスクロックの周波数を図８に示す。このように、各クロックの周波数を決めることができるため、クロック管理部１０３を比較的単純な回路構成とすることができる。 In this embodiment, the values stored in each register and the CPU clock and CPU bus clock frequencies output at that time are shown in FIG. Thus, since the frequency of each clock can be determined, the clock management unit 103 can have a relatively simple circuit configuration.

なお、第２の実施形態では、第３のＣＰＵ７０１をＣＰＵバス１１４に接続する構成としたが、ＣＰＵバス１１３に第３のＣＰＵ７０１を接続する構成としてもよい。 In the second embodiment, the third CPU 701 is connected to the CPU bus 114, but the third CPU 701 may be connected to the CPU bus 113.

なお、第１、第２の実施形態では、本発明をカメラに適用した場合について説明したが、これ以外にも、複数のＣＰＵを備える他の装置に対しても同様に本発明を適用可能である。 In the first and second embodiments, the case where the present invention is applied to a camera has been described. However, the present invention can be similarly applied to other devices including a plurality of CPUs. is there.

Claims

バスクロックに応じてデータの転送を行うバスと、
それぞれ前記バスに接続され、ＣＰＵクロックに応じて動作すると共に、それぞれが要求する、前記ＣＰＵクロックの周波数に関する第１の情報と前記バスクロックの周波数に関する第２の情報とを出力する複数のＣＰＵと、
前記複数のＣＰＵそれぞれから出力された前記第１の情報と前記第２の情報とを記憶するレジスタを有し、前記複数のＣＰＵから出力され、前記レジスタに記憶された前記第１の情報と前記第２の情報とに基づいて、前記複数のＣＰＵに供給する前記ＣＰＵクロックそれぞれの周波数と、前記バスクロックの周波数とを決定し、前記複数のＣＰＵにそれぞれ前記ＣＰＵクロックを供給すると共に、前記バスに前記バスクロックを供給するクロック管理手段とを備え、
前記クロック管理手段は、前記レジスタに記憶された前記第２の情報に基づいて、前記複数のＣＰＵがそれぞれ要求したバスクロックの周波数のうち最も高い周波数を前記バスクロックの周波数として決定し、前記決定したバスクロックの周波数と前記レジスタに記憶された前記第１の情報とに基づいて、前記ＣＰＵが要求したＣＰＵクロックの周波数が前記決定したバスクロックの周波数以上である場合は、前記ＣＰＵが要求した周波数を当該ＣＰＵに供給する前記ＣＰＵクロックの周波数として決定し、前記ＣＰＵが要求したＣＰＵクロックの周波数が前記決定したバスクロックの周波数よりも低い場合は、前記決定したバスクロックの周波数を当該ＣＰＵに供給する前記ＣＰＵクロックの周波数として決定することを特徴とする処理装置。 A bus that transfers data according to the bus clock; and
Are connected to the bus, as well as operate in accordance with the CPU clock, each requires a plurality of CPU outputs and a second information about the frequency of the first information about the frequency of the CPU clock the bus clock ,
A register for storing the first information and the second information output from each of the plurality of CPUs; and the first information output from the plurality of CPUs and stored in the registers; based on the second information, and the CPU clock respective frequency supplied to the plurality of CPU, together with the to determine the frequency of the bus clock, to supply each of the plurality of CPU said CPU clock, said bus a clock management means for supplying the bus clock,
The clock management means determines, as the bus clock frequency, the highest frequency among the bus clock frequencies requested by the plurality of CPUs based on the second information stored in the register, If the CPU clock frequency requested by the CPU is equal to or higher than the determined bus clock frequency based on the bus clock frequency and the first information stored in the register, the CPU requested If the frequency of the CPU clock requested by the CPU is lower than the determined frequency of the bus clock, the determined frequency of the bus clock is sent to the CPU. process instrumentation, characterized by determining the frequency of the supply the CPU clock .

前記複数のＣＰＵはそれぞれ、前記バスに接続された他の処理回路からの割り込み待ち状態への移行に応じて、要求する前記ＣＰＵクロックの周波数とバスクロックの周波数とに関する情報を前記クロック管理手段に出力し、前記割り込み待ち状態からタスク実行状態への移行に応じて、前記第１の情報と前記第２の情報とを前記クロック管理手段に出力することを特徴とする請求項１に記載の処理装置。 Each of the plurality of CPUs sends to the clock management means information related to the requested CPU clock frequency and bus clock frequency in response to a transition to an interrupt wait state from another processing circuit connected to the bus. 2. The processing according to claim 1 , wherein the first information and the second information are output to the clock management unit in response to transition from the interrupt waiting state to the task execution state. apparatus.

前記バスに接続され、前記バスを介して入力したデータを記録媒体に記録する記録手段を備え、前記ＣＰＵは、前記記録手段によるデータの転送中か否かに応じて要求する前記バスクロックの周波数を決めることを特徴とする請求項１に記載の処理装置。 A bus that is connected to the bus and that records data input via the bus on a recording medium, and the CPU requests a frequency of the bus clock depending on whether the data is being transferred by the recording unit; The processing apparatus according to claim 1, wherein: