JP6127883B2 - Semiconductor device and semiconductor device operation control method - Google Patents

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Description

本発明は、半導体装置および半導体装置の動作制御方法に関する。   The present invention relates to a semiconductor device and an operation control method for the semiconductor device.

プロセッサを含むシステム装置の開発では、プロセッサが実行するプログラムの実行結果がトレースされ、トレースされた情報は、トレースバッファに格納される。そして、トレースバッファに格納された情報に基づいてプログラムの実行結果がエミュレータ機能を用いて再現され、プログラムおよびシステム装置のデバッグを実施する手法が有用である。   In the development of a system apparatus including a processor, the execution result of a program executed by the processor is traced, and the traced information is stored in a trace buffer. Then, based on the information stored in the trace buffer, a program execution result is reproduced using an emulator function, and a method for debugging the program and the system device is useful.

例えば、同じトレース情報が繰り返し生成される場合、冗長なトレース情報の生成を回避することで、トレースバッファに格納されるトレース情報の量は削減される（例えば、特許文献１参照）。また、アドレスが即値で指定されるコール命令やジャンプ命令等のトレース情報を生成しないことで、トレースバッファに格納されるトレース情報の量は削減される（例えば、特許文献２参照）。さらに、所望のトレース情報を選択的にトレースバッファに格納することで、トレースバッファに格納されるトレース情報の量は削減される（例えば、特許文献３参照）。   For example, when the same trace information is repeatedly generated, the amount of trace information stored in the trace buffer is reduced by avoiding generation of redundant trace information (see, for example, Patent Document 1). Further, by not generating trace information such as a call instruction or a jump instruction whose address is designated as an immediate value, the amount of trace information stored in the trace buffer is reduced (see, for example, Patent Document 2). Furthermore, by selectively storing desired trace information in the trace buffer, the amount of trace information stored in the trace buffer is reduced (see, for example, Patent Document 3).

特開２００４−３８９８１号公報JP 2004-38981 A 特表２００１−５１９９４７号公報Special table 2001-519947 gazette 特開昭６１−５２７４８号公報JP 61-52748 A

しかしながら、メモリにアクセスする命令で使用されるレジスタの値を、トレース情報として出力するか否かを判定することで、トレース情報の量を削減する手法は提案されていない。   However, a method for reducing the amount of trace information by determining whether or not to output the value of a register used in an instruction for accessing a memory as trace information has not been proposed.

本件開示の半導体装置および半導体装置の動作制御方法は、トレース情報の量を削減し、それによって、トレース情報を出力する端子の数を削減し、半導体装置の規模を削減することを目的とする。   An object of the semiconductor device and the operation control method of the semiconductor device disclosed herein is to reduce the amount of trace information, thereby reducing the number of terminals that output the trace information, and reducing the scale of the semiconductor device.

一つの観点によれば、半導体装置は、命令を実行する演算部と、演算部で使用する情報を保持するレジスタと、レジスタに対応して設けられ、第１の値または第２の値に設定されるフラグを保持する記憶部と、演算部により実行された命令に基づいてレジスタに格納された情報を再現することが困難な場合にフラグを第１の値に設定し、演算部により実行された命令に基づいてレジスタに格納された情報を再現可能な場合にフラグを第２の値に設定するフラグ制御部と、メモリにアクセスする命令が演算部により実行される場合に、メモリのアクセスに使用される値であって、第１の値に設定されたフラグに対応するレジスタに格納された値をトレース情報として出力するトレース制御部とを有する。   According to one aspect, the semiconductor device is provided corresponding to the arithmetic unit that executes an instruction, a register that holds information used in the arithmetic unit, and is set to the first value or the second value. The flag is set to the first value when it is difficult to reproduce the information stored in the register based on the instruction executed by the arithmetic unit and the storage unit that holds the flag to be executed by the arithmetic unit When the information stored in the register can be reproduced based on the received instruction, the flag control unit sets the flag to the second value, and when the instruction to access the memory is executed by the arithmetic unit, the memory access is performed. A trace control unit that outputs a value to be used and stored as a trace information in a register corresponding to the flag set to the first value.

別の観点によれば、半導体装置の動作制御方法は、命令を実行する演算部と、演算部で使用する情報を保持するレジスタとを備える半導体装置の動作制御方法であって、レジスタに対応して設けられる記憶部のフラグを、演算部による命令の実行結果に応じて、演算部により実行された命令に基づいてレジスタに格納された情報を再現することが困難な場合に第１の値に設定し、演算部により実行された命令に基づいてレジスタに格納された情報を再現可能な場合に第２の値に設定し、メモリにアクセスする命令が演算部により実行される場合に、メモリのアクセスに使用される値であって、第１の値に設定されたフラグに対応するレジスタに格納された値をトレース情報として出力する。   According to another aspect, an operation control method for a semiconductor device is an operation control method for a semiconductor device including an operation unit that executes an instruction and a register that holds information used in the operation unit, and corresponds to the register. Is set to the first value when it is difficult to reproduce the information stored in the register based on the instruction executed by the arithmetic unit according to the execution result of the instruction by the arithmetic unit. If the information stored in the register is reproducible based on the instruction executed by the arithmetic unit, the second value is set. If the instruction to access the memory is executed by the arithmetic unit, A value used for access and stored in a register corresponding to the flag set to the first value is output as trace information.

本件開示の半導体装置および半導体装置の動作制御方法は、トレース情報を出力する端子の数を削減することができ、半導体装置の規模を削減することができる。   The semiconductor device and the semiconductor device operation control method disclosed in the present disclosure can reduce the number of terminals that output trace information, and can reduce the size of the semiconductor device.

半導体装置および半導体装置の動作制御方法の一実施形態を示す図である。It is a figure which shows one Embodiment of the semiconductor device and the operation control method of a semiconductor device. 半導体装置および半導体装置の動作制御方法の別の実施形態を示す図である。It is a figure which shows another embodiment of the semiconductor device and the operation control method of a semiconductor device. 図２に示したプロセッサの例を示す図である。FIG. 3 is a diagram illustrating an example of a processor illustrated in FIG. 2. 図３に示したフラグ制御部によりフラグを書き替える条件の例を示す図である。It is a figure which shows the example of the conditions which rewrite a flag by the flag control part shown in FIG. 図３に示したフラグ制御部によるフラグの書き替え動作の例を示す図である。It is a figure which shows the example of the rewriting operation | movement of the flag by the flag control part shown in FIG. 図２に示したトレース制御部の例を示す図である。It is a figure which shows the example of the trace control part shown in FIG. 図６に示したトレース制御部の動作の例を示す図である。It is a figure which shows the example of operation | movement of the trace control part shown in FIG. 図２に示したプロセッサが実行するプログラムの記述の例を示す図である。It is a figure which shows the example of the description of the program which the processor shown in FIG. 2 performs. 図８に示したプログラムをプロセッサが実行する場合における半導体装置の動作の例を示す図である。It is a figure which shows the example of operation | movement of a semiconductor device in case a processor runs the program shown in FIG. 図８に示したプログラムをプロセッサが実行する場合に出力されるトレース情報の例を示す図である。It is a figure which shows the example of the trace information output when a processor runs the program shown in FIG. 図２に示したエミュレータの動作の例を示す図である。FIG. 3 is a diagram illustrating an example of an operation of the emulator illustrated in FIG. 2. 図１１に示したエミュレータの動作により復元されたプロセッサの実行履歴の例を示す図である。It is a figure which shows the example of the execution log | history of the processor decompress | restored by operation | movement of the emulator shown in FIG.

以下、図面を用いて実施形態を説明する。信号が伝達される信号線には、信号名と同じ符号を使用する。図中の二重の四角印は、外部端子を示す。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。   Hereinafter, embodiments will be described with reference to the drawings. The same reference numerals as the signal names are used for signal lines through which signals are transmitted. Double square marks in the figure indicate external terminals. The external terminal is, for example, a pad on a semiconductor chip or a lead of a package in which the semiconductor chip is stored.

図１は、半導体装置および半導体装置の動作制御方法の一実施形態を示す。例えば、この実施形態の半導体装置ＳＥＭ１は、演算部ＯＰＵ、レジスタＲＥＧ、記憶部ＭＵ、フラグ制御部ＦＣＮＴおよびトレース制御部ＴＣＮＴを有する。演算部ＯＰＵは、例えば、メモリＭＥＭから供給される命令ＩＮＳを実行する。レジスタＲＥＧは、演算部ＯＰＵで使用する値を保持する。   FIG. 1 shows an embodiment of a semiconductor device and an operation control method for the semiconductor device. For example, the semiconductor device SEM1 of this embodiment includes an operation unit OPU, a register REG, a storage unit MU, a flag control unit FCNT, and a trace control unit TCNT. The arithmetic unit OPU executes, for example, an instruction INS supplied from the memory MEM. The register REG holds a value used in the arithmetic unit OPU.

記憶部ＭＵは、レジスタＲＥＧに対応して設けられ、第１の値（例えば、”０”）または第２の値（例えば、”１”）に設定されるフラグＦＬＧを保持する。なお、半導体装置ＳＥＭ１は、複数のレジスタＲＥＧと、複数のレジスタＲＥＧにそれぞれ対応する複数のフラグＦＬＧを含む記憶部ＭＵを有してもよい。   The storage unit MU is provided corresponding to the register REG, and holds a flag FLG set to a first value (for example, “0”) or a second value (for example, “1”). Note that the semiconductor device SEM1 may include a storage unit MU including a plurality of registers REG and a plurality of flags FLG respectively corresponding to the plurality of registers REG.

フラグ制御部ＦＣＮＴは、演算部ＯＰＵによる命令の実行結果に応じて、演算部ＯＰＵにより実行された命令ＩＮＳに基づいてレジスタＲＥＧに格納された値を再現することが困難な場合に、フラグＦＬＧを第１の値に設定する。フラグ制御部ＦＣＮＴは、演算部ＯＰＵにより実行された命令ＩＮＳに基づいてレジスタＲＥＧに格納された値を再現可能な場合に、フラグＦＬＧを第２の値に設定する。   The flag control unit FCNT sets the flag FLG when it is difficult to reproduce the value stored in the register REG based on the instruction INS executed by the arithmetic unit OPU according to the execution result of the instruction by the arithmetic unit OPU. Set to the first value. The flag control unit FCNT sets the flag FLG to the second value when the value stored in the register REG can be reproduced based on the instruction INS executed by the arithmetic unit OPU.

トレース制御部ＴＣＮＴは、メモリＭＥＭにアクセスする命令が演算部ＯＰＵにより実行される場合、メモリアクセスに使用される値であって、第１の値に設定されたフラグＦＬＧに対応するレジスタＲＥＧに格納された値をトレース情報ＴＲＩとして出力する。換言すれば、トレース制御部ＴＣＮＴは、メモリアクセスに使用される値であって、第２の値に設定されたフラグＦＬＧに対応するレジスタＲＥＧに格納された値をトレース情報ＴＲＩとして出力することを禁止する。   When an instruction to access the memory MEM is executed by the arithmetic unit OPU, the trace control unit TCNT is a value used for memory access and is stored in the register REG corresponding to the flag FLG set to the first value. The obtained value is output as trace information TRI. In other words, the trace control unit TCNT outputs a value used for memory access and stored in the register REG corresponding to the flag FLG set to the second value as the trace information TRI. Ban.

例えば、トレース制御部ＴＣＮＴは、第１の値に設定されたフラグＦＬＧに対応するレジスタＲＥＧに格納されたデータをメモリＭＥＭに書き込む命令が演算部ＯＰＵにより実行される場合に、メモリＭＥＭに書き込むデータをトレース情報ＴＲＩとして出力する。トレース制御部ＴＣＮＴは、第２の値に設定されたフラグＦＬＧに対応するレジスタＲＥＧに格納されたデータをメモリＭＥＭに書き込む命令が演算部ＯＰＵにより実行される場合に、メモリＭＥＭに書き込むデータのトレース情報ＴＲＩとしての出力を禁止する。   For example, the trace control unit TCNT may write data to the memory MEM when an instruction to write the data stored in the register REG corresponding to the flag FLG set to the first value to the memory MEM is executed by the arithmetic unit OPU. Is output as trace information TRI. The trace control unit TCNT traces data to be written to the memory MEM when an instruction to write the data stored in the register REG corresponding to the flag FLG set to the second value to the memory MEM is executed by the arithmetic unit OPU. Output as information TRI is prohibited.

あるいは、トレース制御部ＴＣＮＴは、第１の値に設定されたフラグＦＬＧに対応するレジスタＲＥＧに格納されたアドレスを用いてメモリＭＥＭにアクセスする命令が実行される場合、レジスタＲＥＧに格納されたアドレスをトレース情報ＴＲＩとして出力する。トレース制御部ＴＣＮＴは、第２の値に設定されたフラグＦＬＧに対応するレジスタＲＥＧに格納されたアドレスを用いてメモリＭＥＭにアクセスする命令が実行される場合、レジスタＲＥＧに格納されたアドレスのトレース情報ＴＲＩとしての出力を禁止する。   Alternatively, when the instruction to access the memory MEM is executed using the address stored in the register REG corresponding to the flag FLG set to the first value, the trace control unit TCNT uses the address stored in the register REG. Is output as trace information TRI. When the instruction to access the memory MEM is executed using the address stored in the register REG corresponding to the flag FLG set to the second value, the trace control unit TCNT traces the address stored in the register REG. Output as information TRI is prohibited.

例えば、トレース情報ＴＲＩは、エミュレータＥＭＬに転送される。なお、トレース情報ＴＲＩは、トレースバッファを介してエミュレータＥＭＬに転送されてもよい。エミュレータＥＭＬは、半導体装置ＳＥＭ１からのトレース情報ＴＲＩと、演算部ＯＰＵにより実行される命令が記述されたソースプログラムＳＰＧＭとに基づいて、実行履歴ＥＬＩＳＴを出力する。例えば、実行履歴ＥＬＩＳＴは、演算部ＯＰＵが実行した命令、演算部ＯＰＵが命令を実行した際のレジスタＲＥＧの値、およびメモリＭＥＭにアクセスしたときのアドレスおよびデータの値等が含まれる。   For example, the trace information TRI is transferred to the emulator EML. Note that the trace information TRI may be transferred to the emulator EML via the trace buffer. The emulator EML outputs an execution history ELIST based on the trace information TRI from the semiconductor device SEM1 and the source program SPGM in which instructions executed by the arithmetic unit OPU are described. For example, the execution history ELIST includes an instruction executed by the arithmetic unit OPU, a value of the register REG when the arithmetic unit OPU executes the instruction, and an address and data value when the memory MEM is accessed.

この実施形態では、レジスタＲＥＧに対応して設けられる記憶部ＭＵに設定されるフラグＦＬＧの値に応じて、演算部ＯＰＵの動作により使用されたレジスタＲＥＧに格納された値をトレース情報ＴＲＩとして出力するか否かが判断される。そして、演算部ＯＰＵにより既に実行された命令ＩＮＳに基づいてレジスタＲＥＧに格納された値を再現することが困難な場合に、再現が困難な値がトレース情報ＴＲＩとして出力される。換言すれば、演算部ＯＰＵにより既に実行された命令ＩＮＳに基づいてレジスタＲＥＧに格納された値を再現可能な場合に、トレース情報ＴＲＩは出力されない。   In this embodiment, the value stored in the register REG used by the operation of the arithmetic unit OPU is output as the trace information TRI according to the value of the flag FLG set in the storage unit MU provided corresponding to the register REG. It is determined whether or not to do so. Then, when it is difficult to reproduce the value stored in the register REG based on the instruction INS already executed by the arithmetic unit OPU, a value that is difficult to reproduce is output as the trace information TRI. In other words, the trace information TRI is not output when the value stored in the register REG can be reproduced based on the instruction INS already executed by the arithmetic unit OPU.

これにより、トレース情報ＴＲＩの量を従来に比べて削減することができる。トレース情報ＴＲＩの量の削減により、トレース情報ＴＲＩを出力するために半導体装置ＳＥＭ１に設けられる端子の数を従来に比べて削減することができる。また、トレース情報ＴＲＩが、トレースバッファを介してエミュレータＥＭＬに転送される場合には、トレースバッファの記憶容量を従来に比べて削減することができる。この結果、半導体装置ＳＥＭ１の規模を削減することができ、半導体装置ＳＥＭ１が搭載されるシステムの規模を削減することができ、システムコストの削減に寄与することができる。   Thereby, the amount of the trace information TRI can be reduced as compared with the conventional case. By reducing the amount of the trace information TRI, the number of terminals provided in the semiconductor device SEM1 for outputting the trace information TRI can be reduced as compared with the related art. Further, when the trace information TRI is transferred to the emulator EML via the trace buffer, the storage capacity of the trace buffer can be reduced as compared with the conventional case. As a result, the scale of the semiconductor device SEM1 can be reduced, the scale of the system on which the semiconductor device SEM1 is mounted can be reduced, and the system cost can be reduced.

また、トレース情報ＴＲＩを出力するために半導体装置ＳＥＭ１に設けられる端子の数を削減しない場合、演算部ＯＰＵの動作とともにリアルタイムでトレース可能な命令数を従来に比べて増やすことができる。例えば、演算部ＯＰＵの動作周波数が高くなる場合にも、演算部ＯＰＵが実行する命令に同期してリアルタイムでトレース情報ＴＲＩを出力することができ、半導体装置ＳＥＭ１が搭載されるシステムのデバッグ性能を向上することができる。   Further, when the number of terminals provided in the semiconductor device SEM1 is not reduced in order to output the trace information TRI, the number of instructions that can be traced in real time can be increased as compared with the conventional case along with the operation of the arithmetic unit OPU. For example, even when the operating frequency of the arithmetic unit OPU increases, the trace information TRI can be output in real time in synchronization with an instruction executed by the arithmetic unit OPU, and the debugging performance of the system in which the semiconductor device SEM1 is mounted can be improved. Can be improved.

図２は、半導体装置および半導体装置の動作制御方法の別の実施形態を示す。図１に示した実施形態で説明した要素と同一または同様の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、この実施形態の半導体装置ＳＥＭ２は、トレースバッファ６０とともにデバッグ基板ＤＢＧＢ上に搭載される。なお、デバッグが完了した半導体装置ＳＥＭ２は、システム基板等に搭載され、出荷される。   FIG. 2 shows another embodiment of the semiconductor device and the operation control method of the semiconductor device. Elements that are the same as or similar to those described in the embodiment shown in FIG. 1 are given the same reference numerals, and detailed descriptions thereof are omitted. For example, the semiconductor device SEM2 of this embodiment is mounted on the debug board DBGB together with the trace buffer 60. The semiconductor device SEM2 that has been debugged is mounted on a system board or the like and shipped.

例えば、半導体装置ＳＥＭ２は、プロセッサ１０、メモリ２０、周辺回路３０およびユーザロジック４０と、プロセッサ１０に接続されたトレース制御部５０とを有する。プロセッサ１０、メモリ２０、周辺回路３０およびユーザロジック４０は、システムバスＳＢＵＳを介して互いに接続される。例えば、デバッグ基板ＤＢＧＢは、コネクタおよびケーブル等を介してエミュレータ１００に接続される。なお、半導体装置ＳＥＭ２は、図２に示した構成に限定されない。例えば、トレースバッファ６０は、半導体装置ＳＥＭ２に搭載されてもよく、周辺回路３０およびユーザロジック４０は、ユーザのシステム仕様に応じて選択的に半導体メモリＭＥＭに搭載されてもよい。   For example, the semiconductor device SEM2 includes a processor 10, a memory 20, a peripheral circuit 30, and user logic 40, and a trace control unit 50 connected to the processor 10. The processor 10, the memory 20, the peripheral circuit 30, and the user logic 40 are connected to each other via the system bus SBUS. For example, the debug board DBGB is connected to the emulator 100 via a connector and a cable. The semiconductor device SEM2 is not limited to the configuration shown in FIG. For example, the trace buffer 60 may be mounted on the semiconductor device SEM2, and the peripheral circuit 30 and the user logic 40 may be selectively mounted on the semiconductor memory MEM according to the user system specifications.

エミュレータ１００は、ＩＣＥ（In Circuit Emulator）等のコンピュータであり、入力装置１１０、出力装置１２０および記憶装置１３０に接続される。例えば、入力装置１１０は、キーボードやマウスであり、出力装置１２０は、ディスプレイやプリンタであり、記憶装置１３０はハードディスクドライブ等である。   The emulator 100 is a computer such as an ICE (In Circuit Emulator), and is connected to the input device 110, the output device 120, and the storage device 130. For example, the input device 110 is a keyboard or a mouse, the output device 120 is a display or a printer, and the storage device 130 is a hard disk drive or the like.

エミュレータ１００は、プログラムを実行することにより、トレースバッファ６０に蓄積されたトレース情報ＴＲＩと、記憶装置１３０に記憶されたソースプログラムとに基づいて、プロセッサ１０により実行された命令を再現する。なお、プロセッサ１０は、ソースプログラムをアセンブルすることにより生成される機械語の命令（メモリ２０に格納）を実行する。すなわち、プロセッサ１０が実行する命令と、記憶装置１３０に記憶されたソースプログラムに含まれる命令とは、互いに対応している。そして、デバッグ基板ＤＢＧＢ、エミュレータ１００、入力装置１１０、出力装置１２０および記憶装置１３０により、半導体装置ＳＥＭ２の開発を支援するデバッグシステムＤＢＧＳＹＳが構築される。   The emulator 100 reproduces the instruction executed by the processor 10 based on the trace information TRI accumulated in the trace buffer 60 and the source program stored in the storage device 130 by executing the program. The processor 10 executes a machine language instruction (stored in the memory 20) generated by assembling the source program. That is, the instruction executed by the processor 10 and the instruction included in the source program stored in the storage device 130 correspond to each other. The debug board DBGB, the emulator 100, the input device 110, the output device 120, and the storage device 130 constitute a debug system DBGSYS that supports development of the semiconductor device SEM2.

例えば、プロセッサ１０は、メモリ２０に格納された命令を実行するＣＰＵ（Central Processing Unit）等である。プロセッサ１０の例は、図３に示す。メモリ２０は、例えば、ＳＲＡＭ（Static Random Access Memory）であり、プロセッサ１０が実行する命令および命令の実行で使用するデータ等を記憶する。例えば、周辺回路３０は、ＤＭＡＣ（Direct Memory Access Controller）、通信回路、タイマまたはＡＤＣ（Analog to Digital Converter）等である。ユーザロジック４０は、ユーザ毎に実現される固有の論理回路であり、例えば、ＦＰＧＡ（Field Programmable Gate Array）等のプログラマブルロジックデバイスである。   For example, the processor 10 is a CPU (Central Processing Unit) that executes instructions stored in the memory 20. An example of the processor 10 is shown in FIG. The memory 20 is, for example, an SRAM (Static Random Access Memory), and stores instructions executed by the processor 10 and data used for executing the instructions. For example, the peripheral circuit 30 is a DMAC (Direct Memory Access Controller), a communication circuit, a timer, an ADC (Analog to Digital Converter), or the like. The user logic 40 is a unique logic circuit realized for each user, and is a programmable logic device such as an FPGA (Field Programmable Gate Array).

トレース制御部５０は、プロセッサ１０による命令の実行結果に基づいて、トレースバッファ６０に出力するトレース情報ＴＲＩを決定する。例えば、トレース制御部５０からトレースバッファ６０にトレース情報ＴＲＩを出力する信号線は、プロセッサ１０による命令の実行を中断することなく、トレース情報ＴＲＩをリアルタイムでトレースバッファ６０に転送できるバス幅に設定される。トレース制御部５０の例は、図６に示す。また、トレース制御部５０によるトレースバッファ６０に出力するトレース情報ＴＲＩの決定手法は、図７で説明する。   The trace control unit 50 determines the trace information TRI to be output to the trace buffer 60 based on the instruction execution result by the processor 10. For example, the signal line that outputs the trace information TRI from the trace control unit 50 to the trace buffer 60 is set to a bus width that can transfer the trace information TRI to the trace buffer 60 in real time without interrupting the execution of the instruction by the processor 10. The An example of the trace control unit 50 is shown in FIG. A method for determining the trace information TRI to be output to the trace buffer 60 by the trace control unit 50 will be described with reference to FIG.

トレースバッファ６０は、例えば、ＤＲＡＭ（Dynamic Random Access Memory）等のメモリであり、トレース制御部５０から出力されるトレース情報ＴＲＩを蓄積する。   The trace buffer 60 is a memory such as a DRAM (Dynamic Random Access Memory), for example, and accumulates trace information TRI output from the trace control unit 50.

図３は、図２に示したプロセッサ１０の例を示す。例えば、プロセッサ１０は、クロックに同期して動作する命令フェッチ部ＩＦＵ、命令デコーダＩＤ、レジスタ部ＲＥＧＵ、演算部ＯＰＵ、フラグ制御部ＦＣＮＴ、セレクタＳＥＬ、プログラムカウンタＰＣ、インクリメンタＩＮＣ、アドレスバスＡＢおよびデータバスＤＢを有する。なお、プロセッサ１０の構成は、図３に限定されない。   FIG. 3 shows an example of the processor 10 shown in FIG. For example, the processor 10 includes an instruction fetch unit IFU, an instruction decoder ID, a register unit REGU, a calculation unit OPU, a flag control unit FCNT, a selector SEL, a program counter PC, an incrementer INC, an address bus AB, which operate in synchronization with a clock. It has a data bus DB. The configuration of the processor 10 is not limited to FIG.

命令フェッチ部ＩＦＵは、システムバスＳＢＵＳおよびデータバスＤＢを介してメモリ２０から読み出される命令をフェッチし、フェッチした命令を命令デコーダＩＤに出力する。命令デコーダＩＤは、命令フェッチ部ＩＦＵから供給される命令をデコードし、プロセッサ１０の各部の動作を制御する制御信号を生成する。制御信号は、タイミング信号を含んでもよい。例えば、命令デコーダＩＤは、加算命令をデコードした場合、演算部ＯＰＵの演算器ＯＰを加算器として動作させる制御信号と、加算に使用するレジスタＲＥＧを選択する制御信号等とを出力する。また、命令デコーダＩＤは、デコードした命令に即値が含まれる場合、即値をデータバスＤＢに出力し、レジスタＲＥＧに転送する。   The instruction fetch unit IFU fetches an instruction read from the memory 20 via the system bus SBUS and the data bus DB, and outputs the fetched instruction to the instruction decoder ID. The instruction decoder ID decodes an instruction supplied from the instruction fetch unit IFU and generates a control signal that controls the operation of each unit of the processor 10. The control signal may include a timing signal. For example, when the addition instruction is decoded, the instruction decoder ID outputs a control signal for operating the arithmetic unit OP of the arithmetic unit OPU as an adder, a control signal for selecting the register REG used for the addition, and the like. In addition, when the decoded instruction includes an immediate value, the instruction decoder ID outputs the immediate value to the data bus DB and transfers it to the register REG.

レジスタ部ＲＥＧＵは、複数のレジスタＲＥＧと、各レジスタＲＥＧに対応する記憶部ＭＵを有する。例えば、レジスタＲＥＧは、汎用レジスタである。記憶部ＭＵのフラグＦＬＧは、プロセッサ１０により既に実行された命令をたどることにより、対応するレジスタＲＥＧに保持された値が命令毎に復元可能な場合、例えば、”１”に設定される。フラグＦＬＧは、対応するレジスタＲＥＧに保持された値が、プロセッサ１０により既に実行された命令をたどっても命令毎に復元が困難な場合、例えば、”０”に設定される。フラグＦＬＧは、フラグ制御部ＦＣＮＴにより書き替えられる。フラグＦＬＧに設定される”０”は、第１の値の一例であり、フラグＦＬＧに設定される”１”は、第２の値の一例である。   The register unit REGU includes a plurality of registers REG and a storage unit MU corresponding to each register REG. For example, the register REG is a general purpose register. The flag FLG of the storage unit MU is set to “1”, for example, when the value held in the corresponding register REG can be restored for each instruction by following the instruction already executed by the processor 10. The flag FLG is set to, for example, “0” when the value held in the corresponding register REG is difficult to restore for each instruction even after following the instruction already executed by the processor 10. The flag FLG is rewritten by the flag control unit FCNT. “0” set in the flag FLG is an example of a first value, and “1” set in the flag FLG is an example of a second value.

演算部ＯＰＵは、演算器ＯＰおよびロード／ストア部ＬＳＵを有する。例えば、演算器ＯＰは、命令デコーダＩＤによりデコードされた命令にしたがって、レジスタＲＥＧに格納されたデータ、即値またはメモリ２０から読み出されるデータを用いて、四則演算または論理演算を実行する。   The arithmetic unit OPU includes an arithmetic unit OP and a load / store unit LSU. For example, the arithmetic unit OP performs four arithmetic operations or logical operations using the data stored in the register REG, the immediate value, or the data read from the memory 20 according to the instruction decoded by the instruction decoder ID.

ロード／ストア部ＬＳＵは、命令デコーダＩＤがロード命令およびストア命令等のメモリ２０にアクセスする命令をデコードした場合に、メモリ２０に対するデータ転送を実行する。ロード／ストア部ＬＳＵは、ロード命令では、レジスタＲＥＧの１つに格納されたアドレスをアドレスバスＡＢに出力してメモリ２０の記憶領域にアクセスする。記憶領域から読み出されたデータは、データバスＤＢを介してレジスタＲＥＧの１つに格納される。ロード／ストア部ＬＳＵは、ストア命令では、レジスタＲＥＧの１つに格納されたデータをデータバスＤＢに出力し、レジスタＲＥＧの別の１つに格納されたアドレスをアドレスバスＡＢに出力する。そして、データは、メモリ２０においてアドレスが示す記憶領域に書き込まれる。なお、プロセッサ１０は、メモリ２０のアクセスを制御する制御信号をメモリ２０に出力する。   The load / store unit LSU executes data transfer to the memory 20 when the instruction decoder ID decodes an instruction for accessing the memory 20 such as a load instruction and a store instruction. In the load instruction, the load / store unit LSU accesses the storage area of the memory 20 by outputting the address stored in one of the registers REG to the address bus AB. Data read from the storage area is stored in one of the registers REG via the data bus DB. In the store instruction, the load / store unit LSU outputs the data stored in one of the registers REG to the data bus DB, and outputs the address stored in another one of the registers REG to the address bus AB. Then, the data is written in the memory area indicated by the address in the memory 20. The processor 10 outputs a control signal for controlling access to the memory 20 to the memory 20.

また、ロード／ストア部ＬＳＵは、命令の実行に使用するアドレスを示すアドレス情報ＡＤおよび命令の実行に使用するデータを示すデータ情報ＤＴを、トレース制御部５０のデータトレース生成部ＤＴＧＥＮに出力する。ロード／ストア部ＬＳＵは、メモリ２０にアクセスする命令を実行することを示すメモリアクセス情報ＭＡを、データトレース生成部ＤＴＧＥＮに出力する。ロード／ストア部ＬＳＵは、メモリ２０にアクセスする命令がストア命令またはロード命令のいずれであるかを示すストアロード情報Ｓ／Ｌをデータトレース生成部ＤＴＧＥＮに出力する。例えば、ストアロード情報Ｓ／Ｌは、ストア命令の実行時に”１”に設定され、ロード命令の実行時に”０”に設定される。   Further, the load / store unit LSU outputs address information AD indicating an address used for execution of the instruction and data information DT indicating data used for execution of the instruction to the data trace generation unit DTGEN of the trace control unit 50. The load / store unit LSU outputs memory access information MA indicating that an instruction to access the memory 20 is executed to the data trace generation unit DTGEN. The load / store unit LSU outputs store load information S / L indicating whether the instruction to access the memory 20 is a store instruction or a load instruction to the data trace generation unit DTGEN. For example, the store load information S / L is set to “1” when the store instruction is executed, and is set to “0” when the load instruction is executed.

演算部ＯＰＵは、命令の実行／非実行を示す実行情報ＥＸＥをトレース制御部５０の命令トレース生成部ＩＴＧＥＮに出力する。演算部ＯＰＵは、命令が実行された場合に実行情報ＥＸＥを”Ｅ”に設定し、条件付きの命令で条件が成立しない場合に実行情報ＥＸＥを”Ｎ”に設定する。例えば、”Ｅ”は、実行情報ＥＸＥを”１”に設定することにより示され、”Ｎ”は、実行情報ＥＸＥを”０”に設定することにより示される。例えば、条件付きの命令は、分岐命令である。演算部ＯＰＵは、分岐条件の不成立によりプログラムカウンタＰＣの値がインクリメントされる場合に実行情報ＥＸＥを”Ｎ”に設定し、分岐条件の成立によりプログラムカウンタＰＣの値が分岐先にジャンプする場合に実行情報ＥＸＥを”Ｅ”に設定する。実行情報ＥＸＥ（”Ｅ”、”Ｎ”）の出力例は、図９および図１０に示す。   The arithmetic unit OPU outputs execution information EXE indicating instruction execution / non-execution to the instruction trace generation unit ITGEN of the trace control unit 50. The arithmetic unit OPU sets the execution information EXE to “E” when the instruction is executed, and sets the execution information EXE to “N” when the condition is not satisfied by the conditional instruction. For example, “E” is indicated by setting execution information EXE to “1”, and “N” is indicated by setting execution information EXE to “0”. For example, the conditional instruction is a branch instruction. The arithmetic unit OPU sets the execution information EXE to “N” when the value of the program counter PC is incremented due to the failure of the branch condition, and when the value of the program counter PC jumps to the branch destination when the branch condition is satisfied. Execution information EXE is set to “E”. Examples of output of the execution information EXE (“E”, “N”) are shown in FIGS.

フラグ制御部ＦＣＮＴは、演算部ＯＰＵによる演算の実行毎に、フラグＦＬＧの値を受ける。フラグ制御部ＦＣＮＴは、演算部ＯＰＵで使用したレジスタＲＥＧがデータを保持する場合、レジスタＲＥＧに対応するフラグＦＬＧの値を、データフラグ線ＤＦＬＧを介してトレース制御部５０のデータトレース生成部ＤＴＧＥＮに出力する。また、フラグ制御部ＦＣＮＴは、演算部ＯＰＵで使用したレジスタＲＥＧがアドレスを保持する場合、レジスタＲＥＧに対応するフラグＦＬＧの値を、アドレスフラグ線ＡＦＬＧを介してトレース制御部５０のデータトレース生成部ＤＴＧＥＮに出力する。例えば、演算部ＯＰＵで使用したレジスタＲＥＧがデータまたはアドレスを保持するか否かを示す情報は、演算器ＯＰおよびロード／ストア部ＬＳＵからフラグ制御部ＦＣＮＴにそれぞれ出力される。   The flag control unit FCNT receives the value of the flag FLG every time the calculation by the calculation unit OPU is executed. When the register REG used in the arithmetic unit OPU holds data, the flag control unit FCNT sends the value of the flag FLG corresponding to the register REG to the data trace generation unit DTGEN of the trace control unit 50 via the data flag line DFLG. Output. In addition, when the register REG used in the arithmetic unit OPU holds an address, the flag control unit FCNT sends the value of the flag FLG corresponding to the register REG to the data trace generation unit of the trace control unit 50 via the address flag line AFLG. Output to DTGEN. For example, information indicating whether or not the register REG used in the operation unit OPU holds data or an address is output from the operation unit OP and the load / store unit LSU to the flag control unit FCNT.

また、フラグ制御部ＦＣＮＴは、演算器ＯＰおよびロード／ストア部ＬＳＵによる命令の実行結果に応じて、フラグ書き替え線ＦＷＲに値を出力し、演算部ＯＰＵで使用したレジスタＲＥＧに対応するフラグＦＬＧの値を書き替える。フラグ制御部ＦＣＮＴによるフラグＦＬＧの書き替えの例は、図４および図５に示す。   Further, the flag control unit FCNT outputs a value to the flag rewriting line FWR in accordance with the execution result of the instruction by the arithmetic unit OP and the load / store unit LSU, and the flag FLG corresponding to the register REG used in the arithmetic unit OPU. Rewrite the value of. Examples of rewriting the flag FLG by the flag control unit FCNT are shown in FIGS.

プログラムカウンタＰＣは、演算部ＯＰＵが次に実行する命令を格納したメモリ２０のアドレスを示す。インクリメンタＩＮＣは、命令デコーダＩＤからの制御信号の１つに応じて、プログラムカウンタＰＣから出力されるアドレスをインクリメントしてセレクタＳＥＬに出力する。   The program counter PC indicates an address of the memory 20 that stores an instruction to be executed next by the arithmetic unit OPU. The incrementer INC increments the address output from the program counter PC in accordance with one of the control signals from the instruction decoder ID, and outputs the incremented address to the selector SEL.

セレクタＳＥＬは、インクリメンタＩＮＣから出力されるアドレスまたはデータバスＤＢを介して命令デコーダＩＤから供給される分岐アドレス（即値）を、命令デコーダＩＤからの制御信号の１つに応じて選択する。セレクタＳＥＬは、選択したアドレスをプログラムカウンタＰＣに転送する。例えば、分岐命令の分岐条件が成立し、次の命令のフェッチ先がインクリメンタＩＮＣから出力されるアドレスと相違する場合、セレクタＳＥＬは、命令デコーダＩＤから供給される分岐アドレスを選択する。   The selector SEL selects the address output from the incrementer INC or the branch address (immediate value) supplied from the instruction decoder ID via the data bus DB according to one of the control signals from the instruction decoder ID. The selector SEL transfers the selected address to the program counter PC. For example, when the branch condition of the branch instruction is satisfied and the fetch destination of the next instruction is different from the address output from the incrementer INC, the selector SEL selects the branch address supplied from the instruction decoder ID.

図４は、図３に示したフラグ制御部ＦＣＮＴによりフラグＦＬＧを書き替える条件の例を示す。図４に示す条件は、命令デコーダＩＤ、演算器ＯＰおよびロード／ストア部ＬＳＵからの情報に基づいて、フラグ制御部ＦＣＮＴにより判定される。   FIG. 4 shows an example of conditions for rewriting the flag FLG by the flag control unit FCNT shown in FIG. The conditions shown in FIG. 4 are determined by the flag control unit FCNT based on information from the instruction decoder ID, the arithmetic unit OP, and the load / store unit LSU.

フラグ制御部ＦＣＮＴは、レジスタＲＥＧに即値が格納される命令が実行されることを判定した場合、即値が代入されるレジスタＲＥＧに対応するフラグＦＬＧを”１”に書き替える（条件Ａ）。即値は、プロセッサ１０が実行する命令を記述したプログラム（例えば、図８に示すプログラム）中に記述されており、プログラムから再現可能である。   When the flag control unit FCNT determines that an instruction in which the immediate value is stored in the register REG is executed, the flag control unit FCNT rewrites the flag FLG corresponding to the register REG into which the immediate value is substituted (condition A). The immediate value is described in a program (for example, the program shown in FIG. 8) in which an instruction executed by the processor 10 is described, and can be reproduced from the program.

フラグ制御部ＦＣＮＴは、”１”に設定されたフラグＦＬＧに対応するレジスタＲＥＧおよび即値を使用して演算が実行されることを判定した場合、演算結果が格納されるレジスタＲＥＧに対応するフラグＦＬＧを”１”に書き替える（条件Ｂ）。換言すれば、レジスタＲＥＧに書き込まれる値が、プロセッサにより実行された命令（プログラム）をたどることにより判別可能な場合、値が格納されるレジスタに対応するフラグＦＬＧは”１”に設定される。条件Ａおよび条件Ｂでは、再現可能な値が格納されるレジスタＲＥＧに対応するフラグＦＬＧに”１”を設定することで、再現可能な値がトレース情報ＴＲＩとして出力されることを抑止することができ、トレース情報ＴＲＩの量を従来に比べて削減できる。   When the flag control unit FCNT determines that the calculation is performed using the register REG corresponding to the flag FLG set to “1” and the immediate value, the flag FLG corresponding to the register REG in which the calculation result is stored. Is rewritten to “1” (condition B). In other words, when the value written in the register REG can be discriminated by following the instruction (program) executed by the processor, the flag FLG corresponding to the register in which the value is stored is set to “1”. In the condition A and the condition B, by setting “1” to the flag FLG corresponding to the register REG in which the reproducible value is stored, the reproducible value is prevented from being output as the trace information TRI. In addition, the amount of trace information TRI can be reduced as compared with the prior art.

フラグ制御部ＦＣＮＴは、”０”に設定されたフラグＦＬＧに対応するレジスタＲＥＧの少なくとも１つを使用して演算が実行される場合、演算結果が格納されるレジスタＲＥＧに対応するフラグＦＬＧを”０”に書き替える（条件Ｃ）。また、フラグ制御部ＦＣＮＴは、メモリ２０にアクセスする命令により値が書き込まれるレジスタＲＥＧに対応するフラグＦＬＧを”０”に書き替える（条件Ｄ）。換言すれば、レジスタＲＥＧに書き込まれる値の判別が、プロセッサにより実行された命令（プログラム）をたどっても困難である場合、値が格納されるレジスタに対応するフラグＦＬＧは”０”に設定される。条件Ｃおよび条件Ｄでは、再現が困難な値が格納されるレジスタＲＥＧに対応するフラグＦＬＧに”０”が設定される。このため、エミュレータ１００等は、トレース情報ＴＲＩに基づいて、演算部ＯＰＵ（すなわち、プロセッサ１０）により実行された命令の履歴を正しく生成することができる。   When the calculation is executed using at least one of the registers REG corresponding to the flag FLG set to “0”, the flag control unit FCNT sets the flag FLG corresponding to the register REG in which the calculation result is stored. Rewrite to 0 "(Condition C). Further, the flag control unit FCNT rewrites the flag FLG corresponding to the register REG into which a value is written by an instruction to access the memory 20 to “0” (condition D). In other words, if it is difficult to determine the value written in the register REG by following the instruction (program) executed by the processor, the flag FLG corresponding to the register in which the value is stored is set to “0”. The Under conditions C and D, “0” is set in the flag FLG corresponding to the register REG in which a value that is difficult to reproduce is stored. Therefore, the emulator 100 and the like can correctly generate a history of instructions executed by the arithmetic unit OPU (that is, the processor 10) based on the trace information TRI.

フラグ制御部ＦＣＮＴは、命令の実行によりレジスタＲＥＧの値が書き替えられないことを判定した場合、フラグＦＬＧを書き替えない（条件Ｅ）。   When the flag control unit FCNT determines that the value of the register REG cannot be rewritten by the execution of the instruction, the flag control unit FCNT does not rewrite the flag FLG (condition E).

図５は、図３に示したフラグ制御部ＦＣＮＴによるフラグＦＬＧの書き替え動作の例を示す。なお、図５では、フラグ制御部ＦＣＮＴがフローを順次に実行する例を示しているが、実際には、図５に示すフローは、フラグ制御部ＦＣＮＴのハードウェアが動作することにより、並列に実行される。すなわち、図４に示した条件Ａ、Ｂ、Ｃ、Ｄ、Ｅは、それぞれの判定回路により並列に判定される。   FIG. 5 shows an example of the flag FLG rewriting operation by the flag control unit FCNT shown in FIG. FIG. 5 shows an example in which the flag control unit FCNT sequentially executes the flow. However, in actuality, the flow shown in FIG. 5 is performed in parallel by the operation of the hardware of the flag control unit FCNT. Executed. That is, the conditions A, B, C, D, and E shown in FIG. 4 are determined in parallel by the respective determination circuits.

フラグ制御部ＦＣＮＴは、ステップＳ１００においてレジスタＲＥＧに即値を格納する命令の実行を示す情報を命令デコーダＩＤから受けた場合、ステップＳ１０２において即値が格納されたレジスタＲＥＧに対応するフラグＦＬＧを”１”に設定する（条件Ａ）。例えば、レジスタＲＥＧに即値が格納される命令は、転送命令ＭＯＶ等である。   When the flag control unit FCNT receives from the instruction decoder ID information indicating execution of an instruction that stores an immediate value in the register REG in step S100, the flag control unit FCNT sets a flag FLG corresponding to the register REG in which the immediate value is stored in step S102 to “1”. (Condition A). For example, an instruction whose immediate value is stored in the register REG is a transfer instruction MOV or the like.

フラグ制御部ＦＣＮＴは、ステップＳ１００においてレジスタＲＥＧに即値が格納される命令が実行されないと判定した場合、ステップＳ１０４の判定を実行する。フラグ制御部ＦＣＮＴは、ステップＳ１０４において演算命令の実行を示す情報を演算器ＯＰから受けた場合、ステップＳ１０６において、”０”に設定されたフラグＦＬＧに対応するレジスタＲＥＧの少なくとも１つを使用して演算が実行されるか否かを判定する。例えば、演算命令は、加算命令ＡＤＤ、減算命令ＳＵＢおよび乗算命令ＭＵＬ等である。   If the flag control unit FCNT determines in step S100 that the instruction that stores the immediate value in the register REG is not executed, the flag control unit FCNT performs the determination in step S104. When the flag control unit FCNT receives information indicating execution of the operation instruction from the operation unit OP in step S104, the flag control unit FCNT uses at least one of the registers REG corresponding to the flag FLG set to “0” in step S106. To determine whether or not the operation is executed. For example, the operation instructions are an addition instruction ADD, a subtraction instruction SUB, a multiplication instruction MUL, and the like.

そして、”０”に設定されたフラグＦＬＧに対応するレジスタＲＥＧの少なくとも１つを使用して演算が実行される場合、ステップＳ１１２において、データが格納されるレジスタＲＥＧに対応するフラグＦＬＧの値が”０”に設定される（条件Ｃ）。一方、”０”に設定されたフラグＦＬＧに対応するレジスタＲＥＧを使用して演算が実行されない場合、ステップＳ１０８において、フラグ制御部ＦＣＮＴは、演算結果が格納されるレジスタＲＥＧに対応するフラグＦＬＧに”１”を設定する（条件Ｂ）。換言すれば、ステップＳ１０８は、演算命令で使用する引数が、”１”に設定されたフラグＦＬＧに対応するレジスタＲＥＧに格納される場合（オペランドがレジスタ参照）、あるいは即値である場合に実行される。   When the calculation is executed using at least one of the registers REG corresponding to the flag FLG set to “0”, the value of the flag FLG corresponding to the register REG in which data is stored is determined in step S112. “0” is set (condition C). On the other hand, when the calculation is not executed using the register REG corresponding to the flag FLG set to “0”, in step S108, the flag control unit FCNT sets the flag FLG corresponding to the register REG in which the calculation result is stored. “1” is set (condition B). In other words, step S108 is executed when the argument used in the operation instruction is stored in the register REG corresponding to the flag FLG set to "1" (operand is a register reference) or is an immediate value. The

演算命令の実行を示す情報を演算器ＯＰから受けない場合、フラグ制御部ＦＣＮＴは、演算命令以外の命令が実行されたと判定し、ステップＳ１１０において、レジスタＲＥＧに値が書き込まれるか否かを判定する。例えば、演算命令以外の命令は、ストア命令ＳＴＲ、ロード命令ＬＤＲ、コンペア命令ＣＭＰおよび分岐命令ＢＮＥ等である。そして、フラグ制御部ＦＣＮＴは、レジスタＲＥＧに値が書き込まれる命令が実行されると判定した場合、ステップＳ１１２において、データが格納されるレジスタＲＥＧに対応するフラグＦＬＧの値を”０”に設定する（条件Ｄ）。例えば、レジスタＲＥＧに値が書き込まれる命令は、ロード命令ＬＤＲである。   When the information indicating the execution of the arithmetic instruction is not received from the arithmetic unit OP, the flag control unit FCNT determines that an instruction other than the arithmetic instruction has been executed, and determines whether or not a value is written to the register REG in step S110. To do. For example, instructions other than the operation instruction are a store instruction STR, a load instruction LDR, a compare instruction CMP, a branch instruction BNE, and the like. When the flag control unit FCNT determines that an instruction to write a value to the register REG is executed, the flag control unit FCNT sets the value of the flag FLG corresponding to the register REG in which data is stored to “0” in step S112. (Condition D). For example, an instruction whose value is written to the register REG is a load instruction LDR.

一方、フラグ制御部ＦＣＮＴは、ステップＳ１１０において、レジスタＲＥＧに値が書き込まれないと判定した場合、フラグＦＬＧの値を書き替えない（条件Ｅ）。   On the other hand, if the flag control unit FCNT determines in step S110 that no value is written in the register REG, the flag control unit FCNT does not rewrite the value of the flag FLG (condition E).

図６は、図２に示したトレース制御部５０の例を示す。トレース制御部５０は、命令トレース生成部ＩＴＧＥＮおよびデータトレース生成部ＤＴＧＥＮを有する。命令トレース生成部ＩＴＧＥＮは、演算部ＯＰＵから出力される実行情報ＥＸＥ（”Ｅ”または”Ｎ”）を受け、受けた実行情報ＥＸＥをトレース情報ＴＲＩとしてトレースバッファ６０に出力する。   FIG. 6 shows an example of the trace control unit 50 shown in FIG. The trace control unit 50 includes an instruction trace generation unit ITGEN and a data trace generation unit DTGEN. The instruction trace generation unit ITGEN receives the execution information EXE (“E” or “N”) output from the arithmetic unit OPU, and outputs the received execution information EXE to the trace buffer 60 as the trace information TRI.

データトレース生成部ＤＴＧＥＮは、アンド回路ＡＮＤ、データ出力部ＤＯＵＴおよびアドレス出力部ＡＯＵＴを有する。データトレース生成部ＤＴＧＥＮは、イネーブル端子ＥＮで受けるメモリアクセス情報ＭＡがメモリ２０にアクセスする命令の実行を示す場合に動作する。   The data trace generation unit DTGEN includes an AND circuit AND, a data output unit DOUT, and an address output unit AOUT. The data trace generation unit DTGEN operates when the memory access information MA received at the enable terminal EN indicates execution of an instruction to access the memory 20.

アンド回路ＡＮＤは、ストアロード情報Ｓ／Ｌが論理０の場合、すなわち、ロード命令が実行された場合に論理０を出力する。アンド回路ＡＮＤは、ストアロード情報Ｓ／Ｌが論理１、かつデータフラグ信号ＤＦＬＧが論理０の場合、すなわち、ストア命令の実行によりメモリ２０に格納するデータを保持するレジスタＲＥＧに対応するフラグＦＬＧが”０”の場合に論理０を出力する。アンド回路ＡＮＤは、ストアロード情報Ｓ／Ｌが論理１、かつデータフラグ信号ＤＦＬＧが論理１の場合、すなわち、ストア命令の実行によりメモリ２０に格納するデータを保持するレジスタＲＥＧに対応するフラグＦＬＧが”１”の場合に論理１を出力する。   The AND circuit AND outputs logic 0 when the store load information S / L is logic 0, that is, when a load instruction is executed. In the AND circuit AND, when the store load information S / L is logic 1 and the data flag signal DFLG is logic 0, that is, the flag FLG corresponding to the register REG holding data stored in the memory 20 by execution of the store instruction is When it is “0”, logic 0 is output. In the AND circuit AND, when the store load information S / L is logic 1 and the data flag signal DFLG is logic 1, that is, the flag FLG corresponding to the register REG holding the data to be stored in the memory 20 by executing the store instruction is When “1”, logic 1 is output.

データ出力部ＤＯＵＴは、メモリアクセス情報ＭＡがメモリ２０にアクセスする命令の実行を示す場合に動作し、メモリアクセス情報ＭＡがメモリ２０にアクセスする命令の非実行を示す場合に動作を停止する。データ出力部ＤＯＵＴは、論理０をディセーブル端子ＤＩＳで受ける期間にオンし、論理１をディセーブル端子ＤＩＳで受ける期間にオフするスイッチＤＳＷを有する。すなわち、データ出力部ＤＯＵＴは、論理０をディセーブル端子ＤＩＳで受ける期間に、演算部ＯＰＵからのデータ情報ＤＴをトレースバッファ６０に出力する。   The data output unit DOUT operates when the memory access information MA indicates execution of an instruction that accesses the memory 20, and stops operating when the memory access information MA indicates non-execution of an instruction that accesses the memory 20. The data output unit DOUT includes a switch DSW that is turned on during a period when the logic 0 is received by the disable terminal DIS and turned off during a period when the logic 1 is received by the disable terminal DIS. That is, the data output unit DOUT outputs the data information DT from the arithmetic unit OPU to the trace buffer 60 during a period in which the logic 0 is received at the disable terminal DIS.

データ出力部ＤＯＵＴは、メモリアクセス情報ＭＡがメモリ２０にアクセスする命令の非実行を示す期間と、論理１をディセーブル端子ＤＩＳで受ける期間とに、データ情報ＤＴのトレースバッファ６０への出力を禁止する。例えば、データ出力部ＤＯＵＴは、ロード命令が実行される場合、およびストア命令の実行によりメモリ２０に格納するデータを保持するレジスタＲＥＧに対応するフラグＦＬＧが”０”の場合、データ情報ＤＴをトレースバッファ６０に出力する。   The data output unit DOUT prohibits output of the data information DT to the trace buffer 60 during a period when the memory access information MA indicates non-execution of an instruction to access the memory 20 and a period when the logic 1 is received at the disable terminal DIS. To do. For example, the data output unit DOUT traces the data information DT when the load instruction is executed and when the flag FLG corresponding to the register REG holding the data stored in the memory 20 by executing the store instruction is “0”. Output to buffer 60.

アンド回路ＡＮＤおよび論理１をディセーブル端子ＤＩＳで受ける期間にオフするスイッチＤＳＷは、レジスタＲＥＧに格納されたデータのトレース情報ＴＲＩとしての出力を禁止するマスク部の一例である。アンド回路ＡＮＤおよびスイッチＤＳＷにより、データのトレース情報ＴＲＩとしての出力を禁止することで、演算部ＯＰＵにより実行される命令が記述されたプログラム（例えば、図８に示すプログラム）から再現可能なデータ情報ＤＴは、トレース情報ＴＲＩとして出力されない。このため、トレース情報ＴＲＩの量を従来に比べて削減できる。   The switch DSW that is turned off while receiving the AND circuit AND and the logic 1 at the disable terminal DIS is an example of a mask unit that prohibits output of the data stored in the register REG as the trace information TRI. Data information reproducible from a program (for example, the program shown in FIG. 8) in which an instruction executed by the arithmetic unit OPU is described by prohibiting output of data as trace information TRI by the AND circuit AND and the switch DSW. DT is not output as trace information TRI. For this reason, the amount of the trace information TRI can be reduced as compared with the prior art.

アドレス出力部ＡＯＵＴは、メモリアクセス情報ＭＡがメモリ２０にアクセスする命令の実行を示す場合に動作し、メモリアクセス情報ＭＡがメモリ２０にアクセスする命令の非実行を示す場合に動作を停止する。アドレス出力部ＡＯＵＴは、論理０のアドレスフラグ信号ＡＦＬＧをディセーブル端子ＤＩＳで受ける期間にオンし、論理１のアドレスフラグ信号ＡＦＬＧをディセーブル端子ＤＩＳで受ける期間にオフするスイッチＡＳＷを有する。すなわち、アドレス出力部ＡＯＵＴは、論理０をディセーブル端子ＤＩＳで受ける期間に、演算部ＯＰＵからのアドレス情報ＡＤをトレースバッファ６０に出力する。   The address output unit AOUT operates when the memory access information MA indicates execution of an instruction that accesses the memory 20, and stops operating when the memory access information MA indicates non-execution of an instruction that accesses the memory 20. The address output unit AOUT includes a switch ASW that is turned on during a period in which the logic 0 address flag signal AFLG is received by the disable terminal DIS and turned off in a period in which the logic 1 address flag signal AFLG is received by the disable terminal DIS. That is, the address output unit AOUT outputs the address information AD from the arithmetic unit OPU to the trace buffer 60 during a period in which the logic 0 is received at the disable terminal DIS.

アドレス出力部ＡＯＵＴは、メモリアクセス情報ＭＡがメモリ２０にアクセスする命令の非実行を示す期間と、論理１をディセーブル端子ＤＩＳで受ける期間とに、アドレス情報ＡＤのトレースバッファ６０への出力を禁止する。例えば、アドレス出力部ＡＯＵＴは、命令の実行で使用するレジスタＲＥＧに格納された値がアドレスとして使用され、アドレスを格納するレジスタＲＥＧに対応するフラグＦＬＧが”０”の場合に、アドレス情報ＡＤをトレースバッファ６０に出力する。   The address output unit AOUT prohibits the output of the address information AD to the trace buffer 60 during the period when the memory access information MA indicates non-execution of the instruction to access the memory 20 and the period when the logic 1 is received at the disable terminal DIS To do. For example, the address output unit AOUT receives the address information AD when the value stored in the register REG used for execution of the instruction is used as an address and the flag FLG corresponding to the register REG for storing the address is “0”. Output to the trace buffer 60.

論理１をディセーブル端子ＤＩＳで受ける期間にオフするスイッチＡＳＷは、レジスタＲＥＧに格納されたアドレスのトレース情報ＴＲＩとしての出力を禁止するマスク部の一例である。スイッチＡＳＷにより、アドレスのトレース情報ＴＲＩとしての出力を禁止することで、演算部ＯＰＵにより実行される命令が記述されたプログラムから再現可能なアドレスは、トレース情報ＴＲＩとして出力されない。このため、トレース情報ＴＲＩの量を従来に比べて削減することができる。   The switch ASW that is turned off while receiving the logic 1 at the disable terminal DIS is an example of a mask unit that prohibits output of the address stored in the register REG as the trace information TRI. By prohibiting the output of the address as trace information TRI by the switch ASW, an address reproducible from the program in which the instruction executed by the arithmetic unit OPU is described is not output as the trace information TRI. For this reason, the amount of trace information TRI can be reduced as compared with the conventional case.

図７は、図６に示したトレース制御部５０の動作の例を示す。なお、図７では、トレース制御部５０がフローを順次に実行する例を示している。しかし、実際には、トレース制御部５０の命令トレース生成部ＩＴＧＥＮ、データ出力部ＤＯＵＴおよびアドレス出力部ＡＯＵＴは、並列に動作するため、図７に示すフローは並列に実行される。例えば、ステップＳ２０２、Ｓ２０４、Ｓ２０８、Ｓ２１２の判定は、図７に示す順序ではなく、同時に実行されてもよい。   FIG. 7 shows an example of the operation of the trace control unit 50 shown in FIG. FIG. 7 shows an example in which the trace control unit 50 sequentially executes the flow. However, in practice, the instruction trace generation unit ITGEN, the data output unit DOUT, and the address output unit AOUT of the trace control unit 50 operate in parallel, so the flow shown in FIG. 7 is executed in parallel. For example, the determinations in steps S202, S204, S208, and S212 may be performed simultaneously instead of in the order shown in FIG.

ステップＳ２０２において、データトレース生成部ＤＴＧＥＮは、ロード／ストア部ＬＳＵからのメモリアクセス情報ＭＡに基づいて、メモリアクセス命令（ロード命令ＬＤＲまたはストア命令ＳＴＲ）が実行されるか否かを判定する。例えば、メモリアクセス情報ＭＡがメモリ２０にアクセスする命令の実行を示す場合、処理はステップＳ２０４に移行され、メモリアクセス情報ＭＡがメモリ２０にアクセスする命令の非実行を示す場合、処理はステップＳ２１６に移行される。   In step S202, the data trace generation unit DTGEN determines whether or not a memory access instruction (load instruction LDR or store instruction STR) is executed based on the memory access information MA from the load / store unit LSU. For example, if the memory access information MA indicates execution of an instruction to access the memory 20, the process proceeds to step S204. If the memory access information MA indicates non-execution of an instruction to access the memory 20, the process proceeds to step S216. To be migrated.

ステップＳ２０４において、データ出力部ＤＯＵＴは、ストアロード情報Ｓ／Ｌの論理レベルに基づいてロード命令ＬＤＲが実行されるか否かを判定する。ロード命令ＬＤＲが実行される場合、処理はステップＳ２０６に移行され、ロード命令ＬＤＲが実行されない場合、ストア命令ＳＴＲが実行されるため、処理はステップＳ２０８に移行される。   In step S204, the data output unit DOUT determines whether or not the load instruction LDR is executed based on the logical level of the store load information S / L. If the load instruction LDR is executed, the process proceeds to step S206. If the load instruction LDR is not executed, the store instruction STR is executed, and thus the process proceeds to step S208.

ステップＳ２０６において、データ出力部ＤＯＵＴは、レジスタＲＥＧにロードしたデータ（データ情報ＤＴ）をトレース情報ＴＲＩとして出力する。ステップＳ２０６の後、処理はステップＳ２１２に移行される。ロード命令ＬＤＲによりメモリ２０から読み出され、レジスタＲＥＧに格納されるデータは、演算部ＯＰＵが実行する命令が記述されたプログラム（例えば、図２に示すソースプログラム）から再現することが困難である。すなわち、演算部ＯＰＵにより既に実行された命令をたどることでは再現が困難なデータをトレース情報ＴＲＩとして出力することで、図１２に示すように、演算部ＯＰＵ（すなわち、プロセッサ１０）により実行された命令の履歴を正しく生成することができる。   In step S206, the data output unit DOUT outputs the data (data information DT) loaded into the register REG as trace information TRI. After step S206, the process proceeds to step S212. The data read from the memory 20 by the load instruction LDR and stored in the register REG is difficult to reproduce from a program (for example, the source program shown in FIG. 2) in which the instruction executed by the arithmetic unit OPU is described. . That is, by outputting data that is difficult to reproduce by following the instruction already executed by the arithmetic unit OPU as the trace information TRI, the data is executed by the arithmetic unit OPU (that is, the processor 10) as shown in FIG. An instruction history can be generated correctly.

一方、ストア命令ＳＴＲが実行される場合、ステップＳ２０８において、データ出力部ＤＯＵＴは、メモリ２０に書き込むデータを格納したレジスタＲＥＧに対応するフラグＦＬＧが”０”か否かを判定する。メモリ２０に書き込むデータを格納するレジスタＲＥＧに対応するフラグＦＬＧが”０”の場合、処理はステップＳ２１０に移行され、メモリ２０に書き込むデータを格納するレジスタＲＥＧに対応するフラグＦＬＧが”０”でない場合、処理はステップＳ２１２に移行される。   On the other hand, when the store instruction STR is executed, in step S208, the data output unit DOUT determines whether or not the flag FLG corresponding to the register REG that stores the data to be written in the memory 20 is “0”. If the flag FLG corresponding to the register REG for storing data to be written to the memory 20 is “0”, the process proceeds to step S210, and the flag FLG corresponding to the register REG for storing data to be written to the memory 20 is not “0”. If so, the process proceeds to step S212.

ステップＳ２１０において、データ出力部ＤＯＵＴは、メモリ２０に書き込むデータ（データ情報ＤＴ）をトレース情報ＴＲＩとして出力する。この後、処理はステップＳ２１２に移行される。”０”に設定されたフラグＦＬＧに対応するレジスタＲＥＧに保持され、ストア命令ＳＴＲによりメモリ２０に書き込まれるデータは、演算部ＯＰＵが実行する命令が記述されたプログラムから再現することが困難である。すなわち、演算部ＯＰＵにより既に実行された命令をたどることでは再現が困難なデータをトレース情報ＴＲＩとして出力することで、図１２に示すように、演算部ＯＰＵ（すなわち、プロセッサ１０）により実行された命令の履歴を正しく生成することができる。   In step S210, the data output unit DOUT outputs data to be written to the memory 20 (data information DT) as trace information TRI. Thereafter, the process proceeds to step S212. The data held in the register REG corresponding to the flag FLG set to “0” and written to the memory 20 by the store instruction STR is difficult to reproduce from the program in which the instruction executed by the arithmetic unit OPU is described. . That is, by outputting data that is difficult to reproduce by following the instruction already executed by the arithmetic unit OPU as the trace information TRI, the data is executed by the arithmetic unit OPU (that is, the processor 10) as shown in FIG. An instruction history can be generated correctly.

ステップＳ２１２において、アドレス出力部ＡＯＵＴは、アドレスを格納するレジスタＲＥＧに対応するフラグＦＬＧが”０”か否かを判定する。アドレスを格納するレジスタＲＥＧに対応するフラグＦＬＧが”０”の場合、処理はステップＳ２１４に移行され、アドレスを格納するレジスタＲＥＧに対応するフラグＦＬＧが”０”でない場合、処理はステップＳ２１６に移行される。   In step S212, the address output unit AOUT determines whether or not the flag FLG corresponding to the register REG for storing the address is “0”. If the flag FLG corresponding to the register REG for storing the address is “0”, the process proceeds to step S214. If the flag FLG corresponding to the register REG for storing the address is not “0”, the process proceeds to step S216. Is done.

ステップＳ２１４において、アドレス出力部ＡＯＵＴは、レジスタＲＥＧに格納されるアドレス（アドレス情報ＡＤ）をトレース情報ＴＲＩとして出力する。”０”に設定されたフラグＦＬＧに対応するレジスタＲＥＧに保持され、メモリ２０のアクセスに使用されるアドレスは、演算部ＯＰＵが実行する命令が記述されたプログラムから再現することが困難である。すなわち、演算部ＯＰＵにより既に実行された命令をたどることでは再現が困難なアドレスをトレース情報ＴＲＩとして出力することで、図１２に示すように、演算部ＯＰＵ（すなわち、プロセッサ１０）により実行された命令の履歴を正しく生成することができる。   In step S214, the address output unit AOUT outputs the address (address information AD) stored in the register REG as the trace information TRI. The address held in the register REG corresponding to the flag FLG set to “0” and used for accessing the memory 20 is difficult to reproduce from the program in which the instruction executed by the arithmetic unit OPU is described. That is, an address that is difficult to reproduce by following the instruction already executed by the arithmetic unit OPU is output as the trace information TRI, so that it is executed by the arithmetic unit OPU (that is, the processor 10) as shown in FIG. An instruction history can be generated correctly.

ステップＳ２１６において、命令トレース生成部ＩＴＧＥＮは、演算部ＯＰＵから出力される実行情報ＥＸＥ（”Ｅ”または”Ｎ”）をトレース情報ＴＲＩとしてトレースバッファ６０に出力する。   In step S216, the instruction trace generation unit ITGEN outputs the execution information EXE (“E” or “N”) output from the operation unit OPU to the trace buffer 60 as the trace information TRI.

図８は、図２に示したプロセッサ１０が実行するプログラムの記述の例を示す。この例では、１番地から１６番地に１６個の命令が記述される。プログラム中の符号ｒ０、ｒ１、ｒ２、ｒ３、ｒ４は、それぞれレジスタＲＥＧを示し、符号＃に続く数値は即値を示す。かぎ括弧で囲まれたレジスタは、レジスタに格納された値をアドレスとして使用することを示す（レジスタ間接）。   FIG. 8 shows an example of a description of a program executed by the processor 10 shown in FIG. In this example, 16 instructions are described from address 1 to address 16. Symbols r0, r1, r2, r3, and r4 in the program each indicate a register REG, and a numerical value following the symbol # indicates an immediate value. A register enclosed in angle brackets indicates that a value stored in the register is used as an address (register indirect).

１番地の転送命令ＭＯＶでは、レジスタＲ０に即値１０００が格納される。２番地のロード命令ＬＤＲでは、レジスタｒ０に格納されたアドレスが示すメモリ２０の記憶領域から読み出した値がレジスタｒ２に格納される。３番地の転送命令ＭＯＶでは、レジスタｒ１に即値１００が格納される。４番地のストア命令ＳＴＲでは、レジスタｒ１に格納された値が、レジスタｒ２に格納されたアドレスが示すメモリ２０の記憶領域に書き込まれる。５番目の転送命令ＭＯＶでは、レジスタＲ２に即値２が格納される。   With the transfer instruction MOV at address 1, an immediate value 1000 is stored in the register R0. In the load instruction LDR at address 2, the value read from the storage area of the memory 20 indicated by the address stored in the register r0 is stored in the register r2. In the transfer instruction MOV at address 3, an immediate value 100 is stored in the register r1. In the store instruction STR at address 4, the value stored in the register r1 is written to the storage area of the memory 20 indicated by the address stored in the register r2. In the fifth transfer instruction MOV, the immediate value 2 is stored in the register R2.

６番地の減算命令ＳＵＢでは、レジスタｒ０の値からレジスタｒ１の値を引いた値がレジスタｒ０に格納される。７番地の乗算命令ＭＵＬでは、レジスタｒ０の値を３倍した値がレジスタｒ３に格納される。８番地のロード命令ＬＤＲでは、レジスタｒ０に格納されたアドレスが示すメモリ２０の記憶領域から読み出した値がレジスタｒ４に格納される。９番地のストア命令ＳＴＲでは、レジスタｒ２に格納された値が、レジスタｒ３に格納されたアドレスが示すメモリ２０の記憶領域に書き込まれる。１０番地の減算命令ＳＵＢでは、レジスタｒ２の値から”１”を引いた値がレジスタｒ２に格納される。   In the subtraction instruction SUB at address 6, a value obtained by subtracting the value of the register r1 from the value of the register r0 is stored in the register r0. In the multiplication instruction MUL at address 7, a value that is three times the value of the register r0 is stored in the register r3. In the load instruction LDR at address 8, the value read from the storage area of the memory 20 indicated by the address stored in the register r0 is stored in the register r4. In the store instruction STR at address 9, the value stored in the register r2 is written to the storage area of the memory 20 indicated by the address stored in the register r3. In the subtraction instruction SUB at address 10, a value obtained by subtracting “1” from the value of the register r2 is stored in the register r2.

１１番地の比較命令ＣＭＰでは、レジスタｒ２に格納された値と”０”とが比較される。１２番地の分岐命令ＢＮＥでは、レジスタｒ２の値が”０”でない場合、６番地に分岐される。すなわち、１０番地の減算命令ＳＵＢでカウンタとして機能するレジスタｒ２の値が”０”より大きい間、６番地から１２番地の命令が繰り返される。   In the comparison instruction CMP at address 11, the value stored in the register r2 is compared with “0”. In the branch instruction BNE at the address 12, if the value of the register r2 is not “0”, the process branches to the address 6. That is, while the value of the register r2 functioning as a counter in the subtraction instruction SUB at address 10 is larger than “0”, the instructions at addresses 6 to 12 are repeated.

１３番地の加算命令ＡＤＤでは、レジスタｒ０の値とレジスタｒ３の値とを加算した値がレジスタｒ０に格納される。１４番地のロード命令ＬＤＲでは、レジスタｒ０に格納されたアドレスが示すメモリ２０の記憶領域から読み出した値がレジスタｒ２に格納される。１５番地のストア命令ＳＴＲでは、レジスタｒ２に格納された値が、レジスタｒ３に格納されたアドレスが示すメモリ２０の記憶領域に書き込まれる。１６番地の加算命令ＡＤＤでは、レジスタｒ２の値とレジスタｒ０の値とを加算した値がレジスタｒ３に格納される。   In the addition instruction ADD at address 13, a value obtained by adding the value of the register r0 and the value of the register r3 is stored in the register r0. In the load instruction LDR at address 14, the value read from the storage area of the memory 20 indicated by the address stored in the register r0 is stored in the register r2. In the store instruction STR at address 15, the value stored in the register r2 is written into the storage area of the memory 20 indicated by the address stored in the register r3. In the addition instruction ADD at address 16, a value obtained by adding the value of the register r2 and the value of the register r0 is stored in the register r3.

図９は、図８に示したプログラムをプロセッサ１０が実行する場合における半導体装置ＳＥＭ２の動作の例を示す。図９では、レジスタＲＥＧとフラグＦＬＧのペアをレジスタｒ０、ｒ１、ｒ２、ｒ３、ｒ４として示す。命令の前に括弧で示した数値は、命令が格納された番地を示す。白抜きの矢印は、命令がプロセッサ１０により実行されることを示す。レジスタＲＥＧの下側に付した矢印は、トレース制御部５０から出力されるトレース情報ＴＲＩを示す。   FIG. 9 shows an example of the operation of the semiconductor device SEM2 when the processor 10 executes the program shown in FIG. In FIG. 9, a pair of a register REG and a flag FLG is shown as registers r0, r1, r2, r3, r4. The numerical value shown in parentheses before the instruction indicates the address where the instruction is stored. A white arrow indicates that the instruction is executed by the processor 10. An arrow attached to the lower side of the register REG indicates the trace information TRI output from the trace control unit 50.

フラグＦＬＧに示した”−”は、レジスタＲＥＧに値が格納されていない無効状態を示す。なお、値が格納されていないレジスタＲＥＧに対応するフラグＦＬＧは、”０”に設定されてもよい。また、各フラグＦＬＧを２ビットとし、フラグＦＬＧが有効であるか無効であるかの情報を上位ビットに設定し、図４に示した”０”、”１”を下位ビットに設定してもよい。この場合、フラグＦＬＧの”１０”は、プロセッサ１０により既に実行された命令をたどることではレジスタＲＥＧに格納された値を再現することが困難なことを示す。フラグＦＬＧの”１１”は、プロセッサ１０により既に実行された命令をたどることでレジスタＲＥＧに格納された値を再現可能なことを示す。フラグＦＬＧの”１０”は、第１の値の一例であり、フラグＦＬＧの”１１”は、第２の値の一例である。   “-” Shown in the flag FLG indicates an invalid state in which no value is stored in the register REG. Note that the flag FLG corresponding to the register REG in which no value is stored may be set to “0”. Further, each flag FLG is set to 2 bits, information indicating whether the flag FLG is valid or invalid is set in the upper bits, and “0” and “1” shown in FIG. 4 are set in the lower bits. Good. In this case, the flag FLG “10” indicates that it is difficult to reproduce the value stored in the register REG by following the instruction already executed by the processor 10. The flag FLG “11” indicates that the value stored in the register REG can be reproduced by following the instruction already executed by the processor 10. The flag FLG “10” is an example of a first value, and the flag FLG “11” is an example of a second value.

まず、１番地の転送命令ＭＯＶの実行によるレジスタｒ０への即値１０００の格納は、図４に示した条件Ａに該当するため、フラグ制御部ＦＣＮＴは、レジスタｒ０のフラグＦＬＧを”１”に設定する。図７に示したステップＳ２０２の判定は、”偽（Ｎｏ）”であるため、トレース制御部５０は、命令の実行を示す実行情報ＥＸＥ（”Ｅ”）をトレース情報ＴＲＩとして出力する（図９（ａ））。   First, since the storage of the immediate value 1000 in the register r0 by the execution of the transfer instruction MOV at the address 1 corresponds to the condition A shown in FIG. 4, the flag control unit FCNT sets the flag FLG of the register r0 to “1”. To do. Since the determination in step S202 shown in FIG. 7 is “false (No)”, the trace control unit 50 outputs execution information EXE (“E”) indicating execution of the instruction as trace information TRI (FIG. 9). (A)).

２番地のロード命令ＬＤＲの実行によるレジスタｒ２への”５００”の格納は、図４に示した条件Ｄに該当するため、フラグ制御部ＦＣＮＴは、レジスタｒ２のフラグＦＬＧを”０”に設定する。図７に示したステップＳ２０２、Ｓ２０４の判定は、ともに”真（Ｙｅｓ）”である。このため、トレース制御部５０は、命令の実行を示す実行情報ＥＸＥ（”Ｅ”）とともに、メモリ２０から読み出したデータ（５００）を示すデータ情報ＤＴをトレース情報ＴＲＩとして出力する（図９（ｂ））。   Since the storage of “500” in the register r2 by the execution of the load instruction LDR at address 2 corresponds to the condition D shown in FIG. 4, the flag control unit FCNT sets the flag FLG of the register r2 to “0”. . The determinations in steps S202 and S204 shown in FIG. 7 are both “true”. Therefore, the trace control unit 50 outputs, as the trace information TRI, the data information DT indicating the data (500) read from the memory 20 together with the execution information EXE (“E”) indicating the execution of the instruction (FIG. 9B). )).

一方、図７に示したステップＳ２１２の判定は、”偽（Ｎｏ）”であるため、トレース制御部５０は、レジスタｒ０に格納されたアドレス情報ＡＤ（１０００）のトレース情報ＴＲＩとしての出力を禁止する。なお、２番地のロード命令ＬＤＲにおいて、レジスタｒ０のフラグＦＬＧが”０”の場合、図７に示したステップＳ２１２の判定は、”真（Ｙｅｓ）”となる。この場合、レジスタｒ０に格納されたアドレス情報ＡＤ（１０００）も、トレース情報ＴＲＩとして出力される。   On the other hand, since the determination in step S212 shown in FIG. 7 is “false”, the trace control unit 50 prohibits the output of the address information AD (1000) stored in the register r0 as the trace information TRI. To do. If the flag FLG of the register r0 is “0” in the load instruction LDR at address 2, the determination in step S212 shown in FIG. 7 is “true”. In this case, the address information AD (1000) stored in the register r0 is also output as the trace information TRI.

３番地の転送命令ＭＯＶでは、１番地の転送命令ＭＯＶと同様に、フラグ制御部ＦＣＮＴは、レジスタｒ１のフラグＦＬＧを”１”に設定し、トレース制御部５０は、実行情報ＥＸＥ（”Ｅ”）をトレース情報ＴＲＩとして出力する（図９（ｃ））。   As with the transfer instruction MOV at the address 3, the flag control unit FCNT sets the flag FLG of the register r1 to “1”, and the trace control unit 50 executes the execution information EXE (“E”). ) Is output as the trace information TRI (FIG. 9C).

４番地のストア命令ＳＴＲの実行によるレジスタｒ２の値のメモリ２０への書き込みは、条件Ｅに該当するため、フラグ制御部ＦＣＮＴは、フラグＦＬＧを書き替えず、図７に示したステップＳ２０８の判定は”偽（Ｎｏ）”である。このため、トレース制御部５０は、メモリ２０に書き込んだデータ（１００）を示すデータ情報ＤＴのトレース情報ＴＲＩとしての出力を禁止する。一方、図７に示したステップＳ２１２の判定は”真（Ｙｅｓ）”であるため、トレース制御部５０は、データの書き込み先のアドレス情報ＡＤ（５００）を、実行情報ＥＸＥ（”Ｅ”）とともにトレース情報ＴＲＩとして出力する（図９（ｄ））。   Since the write of the value of the register r2 to the memory 20 by the execution of the store instruction STR at address 4 corresponds to the condition E, the flag control unit FCNT does not rewrite the flag FLG, and the determination in step S208 shown in FIG. Is “No”. For this reason, the trace control unit 50 prohibits the output of the data information DT indicating the data (100) written in the memory 20 as the trace information TRI. On the other hand, since the determination in step S212 shown in FIG. 7 is “true”, the trace control unit 50 sets the address information AD (500) of the data write destination together with the execution information EXE (“E”). Output as trace information TRI (FIG. 9D).

５番目の転送命令ＭＯＶでは、フラグ制御部ＦＣＮＴおよびトレース制御部５０は、１番地の転送命令ＭＯＶと同様に動作する。そして、実行情報ＥＸＥ（”Ｅ”）がトレース情報ＴＲＩとして出力される（図９（ｅ））。   In the fifth transfer instruction MOV, the flag control unit FCNT and the trace control unit 50 operate in the same manner as the transfer instruction MOV at address 1. Then, the execution information EXE (“E”) is output as the trace information TRI (FIG. 9 (e)).

６番地の減算命令ＳＵＢの実行により使用されるレジスタｒ０、ｒ１のフラグＦＬＧは、”１”に設定されており、図４に示した条件Ｂに該当する。このため、フラグ制御部ＦＣＮＴは、演算結果を格納するレジスタｒ０のフラグＦＬＧを”１”に設定する。なお、フラグ制御部ＦＣＮＴは、フラグＦＬＧに設定された値と、フラグＦＬＧを書き替える値が同じ場合、フラグＦＬＧの書き替え動作を禁止してもよい。図７に示したステップＳ２０２の判定は、”偽（Ｎｏ）”であるため、トレース制御部５０は、実行情報ＥＸＥ（”Ｅ”）をトレース情報ＴＲＩとして出力する（図９（ｆ））。   The flag FLG of the registers r0 and r1 used by the execution of the subtraction instruction SUB at address 6 is set to “1” and corresponds to the condition B shown in FIG. Therefore, the flag control unit FCNT sets the flag FLG of the register r0 that stores the calculation result to “1”. Note that the flag control unit FCNT may prohibit the rewriting operation of the flag FLG when the value set in the flag FLG is the same as the value for rewriting the flag FLG. Since the determination in step S202 shown in FIG. 7 is “false”, the trace control unit 50 outputs the execution information EXE (“E”) as the trace information TRI (FIG. 9F).

７番地の乗算命令ＭＵＬの実行により使用されるレジスタｒ０のフラグＦＬＧは、”１”に設定されており、図４に示した条件Ｂに該当する。このため、フラグ制御部ＦＣＮＴは、演算結果を格納するレジスタｒ３のフラグＦＬＧを”１”に設定する。図７に示したステップＳ２０２の判定は、”偽（Ｎｏ）”であるため、トレース制御部５０は、実行情報ＥＸＥ（”Ｅ”）をトレース情報ＴＲＩとして出力する（図９（ｇ））。   The flag FLG of the register r0 used by executing the multiplication instruction MUL at address 7 is set to “1”, which corresponds to the condition B shown in FIG. Therefore, the flag control unit FCNT sets the flag FLG of the register r3 that stores the calculation result to “1”. Since the determination in step S202 shown in FIG. 7 is “false”, the trace control unit 50 outputs the execution information EXE (“E”) as the trace information TRI (FIG. 9 (g)).

８番地のロード命令ＬＤＲの実行によるレジスタｒ４への”１０１０１”の格納は、図４に示した条件Ｄに該当するため、フラグ制御部ＦＣＮＴは、レジスタｒ４のフラグＦＬＧを”０”に設定する。図７に示したステップＳ２０２、Ｓ２０４の判定は、ともに”真（Ｙｅｓ）”である。このため、トレース制御部５０は、メモリ２０から読み出したデータ（１０１０１）を示すデータ情報ＤＴを、実行情報ＥＸＥ（”Ｅ”）とともにトレース情報ＴＲＩとして出力する（図９（ｈ））。   Since the storage of “10101” in the register r4 by execution of the load instruction LDR at address 8 corresponds to the condition D shown in FIG. 4, the flag control unit FCNT sets the flag FLG of the register r4 to “0”. . The determinations in steps S202 and S204 shown in FIG. 7 are both “true”. Therefore, the trace control unit 50 outputs the data information DT indicating the data (10101) read from the memory 20 as the trace information TRI together with the execution information EXE (“E”) (FIG. 9 (h)).

９番地のストア命令ＳＴＲの実行によるレジスタｒ２の値のメモリ２０への書き込みは、条件Ｅに該当するため、フラグ制御部ＦＣＮＴは、フラグＦＬＧの書き替えをしない。図７に示したステップＳ２０２の判定は、”真（Ｙｅｓ）”であり、ステップＳ２０４の判定は、”偽（Ｎｏ）”であり、ステップＳ２０８の判定は、”偽（Ｎｏ）”である。このため、トレース制御部５０は、メモリ２０に書き込んだデータ（１００）を示すデータ情報ＤＴのトレース情報ＴＲＩとしての出力を禁止する。また、図７に示したステップＳ２１２の判定は”偽（Ｎｏ）”であるため、トレース制御部５０は、データの書き込み先のアドレス情報ＡＤ（５００）のトレース情報ＴＲＩとしての出力を禁止する。これにより、実行情報ＥＸＥ（”Ｅ”）がトレース情報ＴＲＩとして出力される（図９（ｉ））。   Writing the value of the register r2 to the memory 20 by executing the store instruction STR at address 9 corresponds to the condition E. Therefore, the flag control unit FCNT does not rewrite the flag FLG. The determination in step S202 shown in FIG. 7 is “true”, the determination in step S204 is “false”, and the determination in step S208 is “false”. For this reason, the trace control unit 50 prohibits the output of the data information DT indicating the data (100) written in the memory 20 as the trace information TRI. Since the determination in step S212 shown in FIG. 7 is “false”, the trace control unit 50 prohibits the output of the address information AD (500) of the data write destination as the trace information TRI. As a result, the execution information EXE (“E”) is output as the trace information TRI (FIG. 9 (i)).

１０番地の減算命令ＳＵＢでは、フラグ制御部ＦＣＮＴおよびトレース制御部５０は、６番地の減算命令ＳＵＢと同様に動作する。そして、実行情報ＥＸＥ（”Ｅ”）がトレース情報ＴＲＩとして出力される（図９（ｊ））。   In the subtraction instruction SUB at address 10, the flag control unit FCNT and the trace control unit 50 operate in the same manner as the subtraction instruction SUB at address 6. Then, the execution information EXE (“E”) is output as the trace information TRI (FIG. 9 (j)).

１１番地の比較命令ＣＭＰは、条件Ｅに該当するため、フラグ制御部ＦＣＮＴは、フラグＦＬＧの書き替えをしない。図７に示したステップＳ２０２の判定は、”偽（Ｎｏ）”であるため、トレース制御部５０は、実行情報ＥＸＥ（”Ｅ”）をトレース情報ＴＲＩとして出力する（図９（ｋ））。   Since the comparison instruction CMP at address 11 corresponds to the condition E, the flag control unit FCNT does not rewrite the flag FLG. Since the determination in step S202 shown in FIG. 7 is “false”, the trace control unit 50 outputs the execution information EXE (“E”) as the trace information TRI (FIG. 9 (k)).

１２番地の分岐命令ＢＮＥは、条件Ｅに該当するため、フラグ制御部ＦＣＮＴは、フラグＦＬＧの書き替えをしない。図７に示したステップＳ２０２の判定は、”偽（Ｎｏ）”である。また、レジスタｒ２の値は”０”でないため、分岐命令ＢＮＥによる条件が成立し、トレース制御部５０は、実行情報ＥＸＥ（”Ｅ”）をトレース情報ＴＲＩとして出力する（図９（ｌ））。   Since the branch instruction BNE at address 12 corresponds to the condition E, the flag control unit FCNT does not rewrite the flag FLG. The determination in step S202 shown in FIG. 7 is “No”. Further, since the value of the register r2 is not “0”, the condition by the branch instruction BNE is satisfied, and the trace control unit 50 outputs the execution information EXE (“E”) as the trace information TRI (FIG. 9 (l)). .

以降、６番地から１１番地の命令が再び実行され、フラグ制御部ＦＣＮＴおよびトレース制御部５０は、図９（ｆ）、（ｇ）、（ｈ）、（ｉ）、（ｊ）、（ｋ）に示した動作と同様に動作する（図９（ｍ）、（ｎ）、（ｏ）、（ｐ）、（ｑ）、（ｒ））。   Thereafter, the instructions from address 6 to address 11 are executed again, and the flag control unit FCNT and the trace control unit 50 perform the processes shown in FIGS. 9 (f), (g), (h), (i), (j), (k). The operation is similar to that shown in FIG. 9 (FIGS. 9M, 9N, 9O, 9P, 9Q, 9R).

２回目の１２番地の分岐命令ＢＮＥは、条件Ｅに該当するため、フラグ制御部ＦＣＮＴは、フラグＦＬＧの書き替えをしない。図７に示したステップＳ２０２の判定は、”偽（Ｎｏ）”である。また、レジスタｒ２の値は”０”であり、分岐命令ＢＮＥによる条件が成立しないため、トレース制御部５０は、実行情報ＥＸＥ（”Ｎ”）をトレース情報ＴＲＩとして出力する（図９（ｓ））。   Since the branch instruction BNE at the 12th address corresponds to the condition E, the flag control unit FCNT does not rewrite the flag FLG. The determination in step S202 shown in FIG. 7 is “No”. Since the value of the register r2 is “0” and the condition based on the branch instruction BNE is not satisfied, the trace control unit 50 outputs the execution information EXE (“N”) as the trace information TRI (FIG. 9 (s)). ).

１３番地の加算命令ＡＤＤの実行により使用されるレジスタｒ０、ｒ３のフラグＦＬＧは、”１”に設定されており、図４に示した条件Ｂに該当する。このため、フラグ制御部ＦＣＮＴは、演算結果を格納するレジスタｒ０のフラグＦＬＧを”１”に設定する。図７に示したステップＳ２０２の判定は、”偽（Ｎｏ）”であるため、トレース制御部５０は、実行情報ＥＸＥ（”Ｅ”）をトレース情報ＴＲＩとして出力する（図９（ｔ））。   The flag FLG of the registers r0 and r3 used by the execution of the addition instruction ADD at address 13 is set to “1”, which corresponds to the condition B shown in FIG. Therefore, the flag control unit FCNT sets the flag FLG of the register r0 that stores the calculation result to “1”. Since the determination in step S202 shown in FIG. 7 is “false”, the trace control unit 50 outputs the execution information EXE (“E”) as the trace information TRI (FIG. 9 (t)).

１４番地のロード命令ＬＤＲの実行によるレジスタｒ２への”３０３０３”の格納は、図４に示した条件Ｄに該当するため、フラグ制御部ＦＣＮＴは、レジスタｒ２のフラグＦＬＧを”０”に設定する。図７に示したステップＳ２０２、Ｓ２０４の判定は、ともに”真（Ｙｅｓ）”である。このため、トレース制御部５０は、メモリ２０から読み出したデータ（３０３０３）を示すデータ情報ＤＴを、実行情報ＥＸＥ（”Ｅ”）とともにトレース情報ＴＲＩとして出力する（図９（ｕ））。   Since the storage of “30303” into the register r2 by the execution of the load instruction LDR at address 14 corresponds to the condition D shown in FIG. 4, the flag control unit FCNT sets the flag FLG of the register r2 to “0”. . The determinations in steps S202 and S204 shown in FIG. 7 are both “true”. Therefore, the trace control unit 50 outputs the data information DT indicating the data (30303) read from the memory 20 as the trace information TRI together with the execution information EXE (“E”) (FIG. 9 (u)).

１５番地のストア命令ＳＴＲの実行によるレジスタｒ２の値のメモリ２０への書き込みは、条件Ｅに該当するため、フラグ制御部ＦＣＮＴは、フラグＦＬＧの書き替えをしない。図７に示したステップＳ２０２の判定は、”真（Ｙｅｓ）”であり、ステップＳ２０４の判定は、”偽（Ｎｏ）”であり、ステップＳ２０８の判定は、”真（Ｙｅｓ）”である。このため、トレース制御部５０は、メモリ２０に書き込んだデータ（３０３０３）を示すデータ情報ＤＴを実行情報ＥＸＥ（”Ｅ”）とともにトレース情報ＴＲＩとして出力する（図９（ｖ））。一方、図７に示したステップＳ２１２の判定は”偽（Ｎｏ）”であるため、トレース制御部５０は、データの書き込み先のアドレス情報ＡＤ（２４００）のトレース情報ＴＲＩとしての出力を禁止する。   The writing of the value of the register r2 to the memory 20 by the execution of the store instruction STR at address 15 corresponds to the condition E, and therefore the flag control unit FCNT does not rewrite the flag FLG. The determination in step S202 shown in FIG. 7 is “true”, the determination in step S204 is “false”, and the determination in step S208 is “true”. Therefore, the trace control unit 50 outputs the data information DT indicating the data (30303) written in the memory 20 as the trace information TRI together with the execution information EXE (“E”) (FIG. 9 (v)). On the other hand, since the determination in step S212 shown in FIG. 7 is “false”, the trace control unit 50 prohibits the output of the address information AD (2400) of the data write destination as the trace information TRI.

１６番地の加算命令ＡＤＤの実行により使用されるレジスタｒ２のフラグＦＬＧは、”０”に設定されており、図４に示した条件Ｃに該当する。このため、フラグ制御部ＦＣＮＴは、演算結果を格納するレジスタｒ３のフラグＦＬＧを”０”に設定する。図７に示したステップＳ２０２の判定は、”偽（Ｎｏ）”であるため、トレース制御部５０は、実行情報ＥＸＥ（”Ｅ”）をトレース情報ＴＲＩとして出力する（図９（ｗ））。   The flag FLG of the register r2 used by the execution of the addition instruction ADD at address 16 is set to “0”, which corresponds to the condition C shown in FIG. Therefore, the flag control unit FCNT sets the flag FLG of the register r3 that stores the calculation result to “0”. Since the determination in step S202 shown in FIG. 7 is “false”, the trace control unit 50 outputs the execution information EXE (“E”) as the trace information TRI (FIG. 9 (w)).

図１０は、図８に示したプログラムをプロセッサ１０が実行する場合に出力されるトレース情報ＴＲＩの例を示す。実行される命令と、命令の実行により更新されるレジスタＲＥＧおよびフラグＦＬＧと、トレース制御部５０から出力されるトレース情報ＴＲＩは、図９と同じである。なお、図１０では、レジスタｒ０に対応するフラグＦＬＧを符号ｆｒ０で示し、レジスタｒ１に対応するフラグＦＬＧを符号ｆｒ１で示す。レジスタｒ２に対応するフラグＦＬＧを符号ｆｒ２で示し、レジスタｒ３に対応するフラグＦＬＧを符号ｆｒ３で示し、レジスタｒ４に対応するフラグＦＬＧを符号ｆｒ４で示す。   FIG. 10 shows an example of the trace information TRI output when the processor 10 executes the program shown in FIG. The instruction to be executed, the register REG and flag FLG updated by the execution of the instruction, and the trace information TRI output from the trace control unit 50 are the same as those in FIG. In FIG. 10, the flag FLG corresponding to the register r0 is indicated by a symbol fr0, and the flag FLG corresponding to the register r1 is indicated by a symbol fr1. A flag FLG corresponding to the register r2 is indicated by a symbol fr2, a flag FLG corresponding to the register r3 is indicated by a symbol fr3, and a flag FLG corresponding to the register r4 is indicated by a symbol fr4.

図１０の右端に大きいかぎ括弧で示したトレース情報は、図６に示したデータトレース生成部ＤＴＧＥＮを持たないトレース制御部が出力するトレース情報ＴＲＩの例を示す。データトレース生成部ＤＴＧＥＮがない場合、ロード命令およびストア命令において、プロセッサ１０とメモリ２０との間で授受される全てのアドレス情報ＡＤおよびデータ情報ＤＴが、トレース情報ＴＲＩとして出力される。これに対して、データトレース生成部ＤＴＧＥＮを持つトレース制御部５０では、プロセッサ１０により既に実行された命令をたどることにより復元可能なデータ情報ＤＴおよびアドレス情報ＡＤは、トレース情報ＴＲＩとしての出力が禁止される。   Trace information indicated by large brackets at the right end of FIG. 10 shows an example of the trace information TRI output by the trace control unit that does not have the data trace generation unit DTGEN shown in FIG. When there is no data trace generation unit DTGEN, all address information AD and data information DT exchanged between the processor 10 and the memory 20 in the load instruction and the store instruction are output as the trace information TRI. In contrast, in the trace control unit 50 having the data trace generation unit DTGEN, the data information DT and the address information AD that can be restored by following the instruction already executed by the processor 10 are prohibited from being output as the trace information TRI. Is done.

これにより、トレース情報ＴＲＩとしてトレースバッファ６０に転送する情報量を、データトレース生成部ＤＴＧＥＮがない場合に比べて削減できる。例えば、図１０では、トレース情報ＴＲＩとして出力するデータ情報ＤＴおよびアドレス情報ＡＤは、１６個から６個に減らすことができる（６２．５％の削減効果）。この結果、プロセッサ１０による命令の実行を中断することなく、トレース情報ＴＲＩをリアルタイムでトレースバッファ６０に転送できるトレース情報線ＴＲＩのビット幅を、データトレース生成部ＤＴＧＥＮがない場合に比べて小さくすることができる。換言すれば、半導体装置ＳＥＭ２において、トレース情報ＴＲＩを出力する端子の数をデータトレース生成部ＤＴＧＥＮがない場合に比べて減らすことができ、半導体装置ＳＥＭ２のチップサイズを削減することができる。さらに、トレース情報ＴＲＩとして保持する情報量が削減できるため、トレースバッファ６０の記憶容量を減らすことができる。この結果、半導体装置ＳＥＭ２の製造コストを削減することができ、トレース機能を有するデバッグ基板ＤＢＧＢのコストを削減することができる。   As a result, the amount of information transferred to the trace buffer 60 as the trace information TRI can be reduced as compared with the case where there is no data trace generation unit DTGEN. For example, in FIG. 10, the data information DT and the address information AD output as the trace information TRI can be reduced from 16 to 6 (62.5% reduction effect). As a result, the bit width of the trace information line TRI that can transfer the trace information TRI to the trace buffer 60 in real time without interrupting the execution of the instruction by the processor 10 is reduced as compared with the case where there is no data trace generation unit DTGEN. Can do. In other words, in the semiconductor device SEM2, the number of terminals that output the trace information TRI can be reduced compared to the case where the data trace generation unit DTGEN is not provided, and the chip size of the semiconductor device SEM2 can be reduced. Furthermore, since the amount of information held as the trace information TRI can be reduced, the storage capacity of the trace buffer 60 can be reduced. As a result, the manufacturing cost of the semiconductor device SEM2 can be reduced, and the cost of the debug board DBGB having a trace function can be reduced.

一方、トレース情報線ＴＲＩのビット幅を小さくしない場合、リアルタイムでトレース可能な命令数を従来に比べて増やすことができる。したがって、プロセッサ１０の動作周波数が高くなる場合にも、プロセッサ１０が実行する命令に同期してリアルタイムでトレース情報ＴＲＩを出力することができ、半導体装置ＳＥＭ２が搭載されるシステムのデバッグ性能を向上することができる。   On the other hand, when the bit width of the trace information line TRI is not reduced, the number of instructions that can be traced in real time can be increased compared to the conventional case. Therefore, even when the operating frequency of the processor 10 becomes high, the trace information TRI can be output in real time in synchronization with the instruction executed by the processor 10, and the debugging performance of the system in which the semiconductor device SEM2 is mounted is improved. be able to.

図１１は、図２に示したエミュレータ１００の動作の例を示す。すなわち、図１１は、トレースバッファ６０に格納されたトレース情報ＴＲＩに基づいて、プロセッサ１０により実行された命令の実行履歴をエミュレータ１００により再現する例を示す。エミュレータ１００は、図２に示したプログラムを実行することで、図１１に示す動作を実現する。   FIG. 11 shows an example of the operation of the emulator 100 shown in FIG. That is, FIG. 11 shows an example in which the emulator 100 reproduces the execution history of instructions executed by the processor 10 based on the trace information TRI stored in the trace buffer 60. The emulator 100 implements the operation shown in FIG. 11 by executing the program shown in FIG.

まず、ステップＳ３００において、エミュレータ１００は、図２に示した記憶装置１３０に格納されたソースプログラムから１つの番地に対応する命令を読み出す。次に、ステップＳ３０２において、エミュレータ１００は、ステップＳ３００で読み出した命令に対応するトレース情報ＴＲＩをトレースバッファ６０から読み出す。なお、エミュレータ１００は、トレース情報ＴＲＩに含まれる実行情報ＥＸＥ（”Ｅ”）の数をカウントすることにより、読み出す命令と読み出すトレース情報ＴＲＩとを一致させる。また、エミュレータ１００は、トレース情報ＴＲＩに含まれる実行情報ＥＸＥ（”Ｎ”）を検出することにより、分岐命令後の分岐先を判定する。   First, in step S300, the emulator 100 reads an instruction corresponding to one address from the source program stored in the storage device 130 shown in FIG. Next, in step S302, the emulator 100 reads the trace information TRI corresponding to the instruction read in step S300 from the trace buffer 60. The emulator 100 counts the number of execution information EXE (“E”) included in the trace information TRI, thereby matching the read instruction with the read trace information TRI. Further, the emulator 100 determines the branch destination after the branch instruction by detecting the execution information EXE (“N”) included in the trace information TRI.

次に、ステップＳ３０４において、エミュレータ１００は、読み出したトレース情報ＴＲＩにデータ情報ＤＴまたはアドレス情報ＡＤの少なくともいずれかが含まれるか否かを判定する。読み出したトレース情報ＴＲＩにデータ情報ＤＴまたはアドレス情報ＡＤの少なくともいずれかが含まれる場合、処理はステップＳ３０６に移行される。読み出したトレース情報ＴＲＩにデータ情報ＤＴおよびアドレス情報ＡＤが含まれない場合、処理はステップＳ３０８に移行される。   Next, in step S304, the emulator 100 determines whether or not the read trace information TRI includes at least one of the data information DT and the address information AD. When the read trace information TRI includes at least one of the data information DT and the address information AD, the process proceeds to step S306. If the read trace information TRI does not include the data information DT and the address information AD, the process proceeds to step S308.

ステップＳ３０６において、エミュレータ１００は、トレース情報ＴＲＩを用いて、プロセッサ１０の実行により変化したレジスタＲＥＧの値の一部と、メモリ２０のアクセスに使用したデータおよびアドレスとの一部を再現する。ここで、トレース情報ＴＲＩは、データ情報ＤＴまたはアドレス情報ＡＤの一方、あるいはデータ情報ＤＴまたはアドレス情報ＡＤの両方を含む。例えば、図１０に示した２番地のロード命令ＬＤＲでは、レジスタｒ２に格納されるデータ”５００”が再現され、４番地のストア命令ＳＴＲでは、データを書き込むメモリ２０のアドレス”５００”が再現される。図１０に示した１５番地のストア命令ＳＴＲでは、メモリ２０に書き込むデータ”３０３０３”が再現される。   In step S <b> 306, the emulator 100 uses the trace information TRI to reproduce a part of the value of the register REG changed by the execution of the processor 10 and a part of the data and address used for accessing the memory 20. Here, the trace information TRI includes either the data information DT or the address information AD, or both the data information DT or the address information AD. For example, in the load instruction LDR at address 2 shown in FIG. 10, the data “500” stored in the register r2 is reproduced, and in the store instruction STR at address 4, the address “500” of the memory 20 to which data is written is reproduced. The In the store instruction STR at the address 15 shown in FIG. 10, the data “30303” to be written in the memory 20 is reproduced.

ステップＳ３０８において、エミュレータ１００は、既に再現した情報からプロセッサ１０による命令の実行により変化したレジスタＲＥＧの値およびフラグＦＬＧの値と、メモリ２０のアクセスに使用したデータおよびアドレスを再現する。   In step S308, the emulator 100 reproduces the value of the register REG and the value of the flag FLG that have been changed by the execution of the instruction by the processor 10 from the already reproduced information, and the data and address used for accessing the memory 20.

次に、ステップＳ３１０において、エミュレータ１００は、プロセッサ１０により実行された全ての命令が再現されたか否かを判定する。プロセッサ１０により実行された全ての命令が再現された場合、プロセッサ１０が実行した命令の再現処理は終了する。プロセッサ１０により実行された全ての命令が再現されていない場合、処理はステップＳ３１２に移行される。なお、所定の範囲の命令列の再現が図２に示した入力装置１１０を介して指定された場合、エミュレータ１００は、ステップＳ３１０において、所定の範囲の命令列が再現されたか否かを判定する。   Next, in step S310, the emulator 100 determines whether all instructions executed by the processor 10 have been reproduced. When all the instructions executed by the processor 10 are reproduced, the instruction reproduction processing executed by the processor 10 ends. If not all instructions executed by the processor 10 have been reproduced, the process proceeds to step S312. If reproduction of a predetermined range of instruction sequences is designated via the input device 110 shown in FIG. 2, the emulator 100 determines in step S310 whether or not the predetermined sequence of instruction sequences has been reproduced. .

ステップＳ３１２において、再現した命令が分岐命令であるか否かを判定する。再現した命令が分岐命令である場合、処理はステップＳ３１４に移行され、再現した命令が分岐命令でない場合、処理はステップＳ３１８に移行される。   In step S312, it is determined whether the reproduced instruction is a branch instruction. If the reproduced instruction is a branch instruction, the process proceeds to step S314. If the reproduced instruction is not a branch instruction, the process proceeds to step S318.

ステップＳ３１４において、エミュレータ１００は、分岐命令で条件が成立したか否かを判定する。分岐命令で条件が成立した場合、処理はステップＳ３１６に移行され、分岐命令で条件が成立しない場合、処理はステップＳ３１８に移行される。例えば、図１０に示した１回目の分岐命令ＢＮＥでは、条件が成立するため（レジスタｒ２の値が”０”でない）、処理がステップＳ３１６に移行する。図１０に示した２回目の分岐命令ＢＮＥでは、条件が成立しないため（レジスタｒ２の値が”０”）、処理はステップＳ３１８に移行する。   In step S314, the emulator 100 determines whether a condition is satisfied by the branch instruction. If the condition is satisfied by the branch instruction, the process proceeds to step S316. If the condition is not satisfied by the branch instruction, the process proceeds to step S318. For example, in the first branch instruction BNE shown in FIG. 10, since the condition is satisfied (the value of the register r2 is not “0”), the process proceeds to step S316. In the second branch instruction BNE shown in FIG. 10, since the condition is not satisfied (the value of the register r2 is “0”), the process proceeds to step S318.

ステップＳ３１６において、エミュレータ１００は、次に再現する命令の番地を分岐先の番地に変更し、処理をステップＳ３００に戻す。ステップＳ３１８において、エミュレータ１００は、今回命令を再現した番地をインクリメントして、次に再現する命令の番地を求め、処理をステップＳ３００に戻す。   In step S316, the emulator 100 changes the address of the instruction to be reproduced next to the branch destination address, and returns the process to step S300. In step S318, the emulator 100 increments the address at which the current instruction is reproduced, obtains the address of the instruction to be reproduced next, and returns the process to step S300.

図１２は、図１１に示したエミュレータ１００の動作により復元されたプロセッサ１０の実行履歴の例を示す。例えば、図１２に示す実行履歴は、エミュレータ１００により、出力装置１２０である表示装置またはプリンタに出力される。なお、図１２において、下線を付した数値は、トレース情報ＴＲＩから再現された情報を示す。実際の実行履歴では、数値に下線は付かない。   FIG. 12 shows an example of the execution history of the processor 10 restored by the operation of the emulator 100 shown in FIG. For example, the execution history shown in FIG. 12 is output by the emulator 100 to a display device or printer that is the output device 120. In FIG. 12, the underlined numerical values indicate information reproduced from the trace information TRI. In the actual execution history, the numbers are not underlined.

実行履歴では、プロセッサ１０により実行された命令と番地とが、符号Ｃｏｄｅと符号ＰＣとで示される。各命令の実行後のレジスタＲＥＧ（ｒ０、ｒ１、ｒ２、ｒ３、ｒ４）の値と、フラグＦＬＧ（ｆｒ０、ｆｒ１、ｆｒ２、ｆｒ３、ｆｒ４）の値が符号Ｒｅｇｉｓｔｅｒｓとして示される。ロード命令ＬＤＲの実行によりメモリ２０に出力されたアドレスと、メモリ２０から読み出されたデータとが、アドレス情報ＡＤおよびデータ情報ＤＴとして符号Ｍｅｍｏｒｙ Ａｃｃｅｓｓの符号Ｒｅａｄの領域に示される。ストア命令ＳＴＲの実行によりメモリ２０に出力されたアドレスおよびデータが、アドレス情報ＡＤおよびデータ情報ＤＴとして符号Ｍｅｍｏｒｙ Ａｃｃｅｓｓの符号Ｗｒｉｔｅの領域に示される。   In the execution history, the instruction and address executed by the processor 10 are indicated by a code Code and a code PC. The value of the register REG (r0, r1, r2, r3, r4) after the execution of each instruction and the value of the flag FLG (fr0, fr1, fr2, fr3, fr4) are indicated as a sign Registers. The address output to the memory 20 by the execution of the load instruction LDR and the data read from the memory 20 are indicated in the area of the code Read of the code Memory Access as the address information AD and the data information DT. The address and data output to the memory 20 by execution of the store instruction STR are indicated in the area of the code Write of the code Memory Access as address information AD and data information DT.

以上、図２から図１２に示した実施形態においても、図１に示した実施形態と同様に、トレース情報ＴＲＩを出力する端子の数を削減することができ、半導体装置ＳＥＭ２の規模を削減することができる。また、トレースバッファ６０の記憶容量を従来に比べて削減することができ、半導体装置ＳＥＭ１が搭載されるシステムの規模を削減することができ、システムコストの削減に寄与することができる。さらに、トレース情報ＴＲＩを出力するために半導体装置ＳＥＭ２に設けられる端子の数を削減しない場合、演算部ＯＰＵの動作とともにリアルタイムでトレース可能な命令数を従来に比べて増やすことができる。すなわち、演算部ＯＰＵの動作周波数が高くなる場合にも、演算部ＯＰＵが実行する命令に同期してリアルタイムでトレース情報ＴＲＩを出力することができ、半導体装置ＳＥＭ２が搭載されるデバッグシステムＤＢＧＳＹＳのデバッグ性能を向上することができる。   As described above, in the embodiment shown in FIGS. 2 to 12 as well, as in the embodiment shown in FIG. 1, the number of terminals that output the trace information TRI can be reduced, and the scale of the semiconductor device SEM2 can be reduced. be able to. Further, the storage capacity of the trace buffer 60 can be reduced as compared with the conventional case, the scale of the system on which the semiconductor device SEM1 is mounted can be reduced, and the system cost can be reduced. Furthermore, when the number of terminals provided in the semiconductor device SEM2 for outputting the trace information TRI is not reduced, the number of instructions that can be traced in real time can be increased as compared with the conventional case along with the operation of the arithmetic unit OPU. That is, even when the operating frequency of the arithmetic unit OPU becomes high, the trace information TRI can be output in real time in synchronization with an instruction executed by the arithmetic unit OPU, and the debug system DBGSYS on which the semiconductor device SEM2 is mounted can be debugged. The performance can be improved.

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずである。したがって、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。   From the above detailed description, features and advantages of the embodiments will become apparent. This is intended to cover the features and advantages of the embodiments described above without departing from the spirit and scope of the claims. Also, any improvement and modification should be readily conceivable by those having ordinary knowledge in the art. Therefore, there is no intention to limit the scope of the inventive embodiments to those described above, and appropriate modifications and equivalents included in the scope disclosed in the embodiments can be used.

１０…プロセッサ；２０…メモリ；３０…周辺回路；４０…ユーザロジック；５０…トレース制御部；１００…エミュレータ；１１０…入力装置；１２０…出力装置；１３０…記憶装置；ＡＢ…アドレスバス；ＡＤ…アドレス情報；ＡＦＬＧ…アドレスフラグ信号；ＡＮＤ…アンド回路；ＡＯＵＴ…アドレス出力部；ＤＢ…データバス；ＤＢＧＢ…デバッグ基板；ＤＢＧＳＹＳ…デバッグシステム；ＤＦＬＧ…データフラグ信号；ＤＩＳ…ディセーブル端子；ＤＯＵＴ…データ出力部；ＤＴ…データ情報；ＤＴＧＥＮ…データトレース生成部；ＥＬＩＳＴ…実行履歴；ＥＭＬ…エミュレータ；ＥＮ…イネーブル端子；ＥＸＥ…実行情報；ＦＣＮＴ…フラグ制御部；ＦＬＧ…フラグ；ＦＷＲ…フラグ書き替え線；ＩＤ…命令デコーダ；ＩＦＵ…命令フェッチ部；ＩＮＣ…インクリメンタ；ＩＮＳ…命令；ＩＴＧＥＮ…命令トレース生成部；ＬＳＵ…ロード／ストア部；ＭＡ…メモリアクセス情報；ＭＥＭ…メモリ；ＭＵ…記憶部；ＯＰ…演算器；ＯＰＵ…演算部；ＰＣ…プログラムカウンタ；ＲＥＧ…レジスタ；ＲＥＧＵ…レジスタ部；ＳＢＵＳ…システムバス；ＳＥＬ…セレクタ；ＳＥＭ１、ＳＥＭ２…半導体装置；Ｓ／Ｌ…ストアロード情報；ＳＰＧＭ…ソースプログラム；ＴＣＮＴ…トレース制御部   DESCRIPTION OF SYMBOLS 10 ... Processor; 20 ... Memory; 30 ... Peripheral circuit; 40 ... User logic; 50 ... Trace control part; 100 ... Emulator; 110 ... Input device; 120 ... Output device; 130 ... Storage device; Address information; AFLG ... Address flag signal; AND ... AND circuit; AOUT ... Address output unit; DB ... Data bus; DBGB ... Debug board; DBGSYS ... Debug system; DFLG ... Data flag signal; DIS ... Disable terminal; DT ... Data information; DTGEN ... Data trace generation unit; ELIST ... Execution history; EML ... Emulator; EN ... Enable terminal; EXE ... Execution information; FCNT ... Flag control unit; FLG ... Flag; FWR ... Flag rewriting line ID: Instruction decoder; IFU ... Instruction fetch unit; INC ... incrementer; INS ... instruction; ITGEN ... instruction trace generation unit; LSU ... load / store unit; MA ... memory access information; MEM ... memory; MU ... storage unit; OP ... arithmetic unit; Part: PC: program counter; REG ... register; REGU ... register part; SBUS ... system bus; SEL ... selector; SEM1, SEM2 ... semiconductor device; S / L ... store load information; SPGM ... source program;

Claims (11)

命令を実行する演算部と、
前記演算部で使用する情報を保持するレジスタと、
前記レジスタに対応して設けられ、第１の値または第２の値に設定されるフラグを保持する記憶部と、
前記演算部により実行された命令に基づいて前記レジスタに格納された情報を再現することが困難な場合に前記フラグを前記第１の値に設定し、前記演算部により実行された命令に基づいて前記レジスタに格納された情報を再現可能な場合に前記フラグを前記第２の値に設定するフラグ制御部と、
メモリにアクセスする命令が前記演算部により実行される場合に、前記メモリのアクセスに使用される値であって、前記第１の値に設定された前記フラグに対応する前記レジスタに格納された値をトレース情報として出力するトレース制御部
を備えることを特徴とする半導体装置。 An arithmetic unit for executing instructions;
A register for holding information used in the arithmetic unit;
A storage unit provided corresponding to the register and holding a flag set to the first value or the second value;
The flag is set to the first value when it is difficult to reproduce the information stored in the register based on the instruction executed by the arithmetic unit, and based on the instruction executed by the arithmetic unit A flag control unit that sets the flag to the second value when the information stored in the register is reproducible;
A value used for accessing the memory when an instruction to access the memory is executed by the arithmetic unit, and a value stored in the register corresponding to the flag set to the first value A semiconductor device comprising: a trace control unit that outputs a trace information as trace information. 前記トレース制御部は、前記第１の値に設定された前記フラグに対応する前記レジスタに格納されたデータをメモリに書き込む命令が前記演算部により実行される場合に、前記メモリに書き込むデータをトレース情報として出力するデータ出力部を備えること
を特徴とする請求項１記載の半導体装置。 The trace control unit traces data to be written to the memory when an instruction to write the data stored in the register corresponding to the flag set to the first value to the memory is executed by the arithmetic unit. The semiconductor device according to claim 1, further comprising a data output unit that outputs the information. 前記データ出力部は、前記メモリから読み出したデータを前記レジスタに格納する命令が前記演算部により実行される場合に、前記レジスタに格納するデータを前記トレース情報として出力すること
を特徴とする請求項２記載の半導体装置。 The data output unit outputs data to be stored in the register as the trace information when an instruction to store data read from the memory in the register is executed by the arithmetic unit. 2. The semiconductor device according to 2. 前記データ出力部は、前記第２の値に設定された前記フラグに対応する前記レジスタに格納されたデータを前記メモリに書き込む命令が前記演算部により実行される場合に、前記メモリに書き込むデータの前記トレース情報としての出力を禁止するマスク部を備えること
を特徴とする請求項２または請求項３記載の半導体装置。 The data output unit is configured to store data to be written to the memory when an instruction to write data stored in the register corresponding to the flag set to the second value is executed by the arithmetic unit. The semiconductor device according to claim 2, further comprising a mask unit that prohibits output as the trace information. 前記トレース制御部は、前記第１の値に設定された前記フラグに対応する前記レジスタに格納されたアドレスが示す前記メモリの記憶領域にアクセスする命令が前記演算部により実行される場合に、前記レジスタに格納されたアドレスを前記トレース情報として出力するアドレス出力部を備えること
を特徴とする請求項１ないし請求項４のいずれか１項記載の半導体装置。 The trace control unit, when an instruction to access a storage area of the memory indicated by an address stored in the register corresponding to the flag set to the first value is executed by the arithmetic unit, 5. The semiconductor device according to claim 1, further comprising: an address output unit that outputs an address stored in a register as the trace information. 前記アドレス出力部は、前記第２の値に設定された前記フラグに対応する前記レジスタに格納されたアドレスが示す前記メモリの記憶領域にアクセスする命令が前記演算部により実行される場合に、前記レジスタに格納されたアドレスの前記トレース情報としての出力を禁止するマスク部を備えること
を特徴とする請求項５項記載の半導体装置。 The address output unit, when an instruction to access a storage area of the memory indicated by an address stored in the register corresponding to the flag set to the second value is executed by the arithmetic unit, The semiconductor device according to claim 5, further comprising a mask unit that prohibits output of the address stored in the register as the trace information. 前記フラグ制御部は、前記第１の値に設定された前記フラグに対応する前記レジスタの少なくとも１つを使用した演算命令が前記演算部により実行される場合に、演算結果が格納される前記レジスタに対応する前記フラグを前記第１の値に設定すること
を特徴とする請求項１ないし請求項６のいずれか１項記載の半導体装置。 The flag control unit stores the operation result when an operation instruction using at least one of the registers corresponding to the flag set to the first value is executed by the operation unit. The semiconductor device according to any one of claims 1 to 6, wherein the flag corresponding to is set to the first value. 前記フラグ制御部は、前記メモリからデータを読み出す命令が前記演算部により実行される場合に、前記メモリから読み出したデータが格納される前記レジスタに対応する前記フラグを前記第１の値に設定すること
を特徴とする請求項１ないし請求項７のいずれか１項記載の半導体装置。 The flag control unit sets the flag corresponding to the register in which the data read from the memory is stored to the first value when an instruction to read data from the memory is executed by the arithmetic unit. The semiconductor device according to claim 1, wherein: 前記フラグ制御部は、即値を前記レジスタに格納する命令が前記演算部により実行される場合に、即値が格納される前記レジスタに対応する前記フラグを前記第２の値に設定すること
を特徴とする請求項１ないし請求項８のいずれか１項記載の半導体装置。 The flag control unit sets the flag corresponding to the register in which an immediate value is stored to the second value when an instruction to store an immediate value in the register is executed by the arithmetic unit. The semiconductor device according to any one of claims 1 to 8. 前記フラグ制御部は、前記第２の値に設定された前記フラグに対応する前記レジスタを使用した演算命令が前記演算部により実行される場合に、演算結果が格納される前記レジスタに対応する前記フラグを前記第２の値に設定すること
を特徴とする請求項１ないし請求項９のいずれか１項記載の半導体装置。 The flag control unit corresponds to the register in which an operation result is stored when an operation instruction using the register corresponding to the flag set to the second value is executed by the operation unit. The semiconductor device according to any one of claims 1 to 9, wherein a flag is set to the second value. 命令を実行する演算部と、前記演算部で使用する情報を保持するレジスタとを備える半導体装置の動作制御方法であって、
前記レジスタに対応して設けられる記憶部のフラグを、前記演算部による命令の実行結果に応じて、前記演算部により実行された命令に基づいて前記レジスタに格納された情報を再現することが困難な場合に第１の値に設定し、前記演算部により実行された命令に基づいて前記レジスタに格納された情報を再現可能な場合に第２の値に設定し、
メモリにアクセスする命令が前記演算部により実行される場合に、前記メモリのアクセスに使用される値であって、前記第１の値に設定された前記フラグに対応する前記レジスタに格納された値をトレース情報として出力すること
を特徴とする半導体装置の動作制御方法。 An operation control method for a semiconductor device comprising: an arithmetic unit that executes an instruction; and a register that holds information used in the arithmetic unit,
It is difficult to reproduce the information stored in the register based on the instruction executed by the arithmetic unit based on the execution result of the instruction by the arithmetic unit using the flag of the storage unit provided corresponding to the register In this case, the first value is set, and when the information stored in the register can be reproduced based on the instruction executed by the arithmetic unit, the second value is set.
A value used for accessing the memory when an instruction to access the memory is executed by the arithmetic unit, and a value stored in the register corresponding to the flag set to the first value Is output as trace information. A method for controlling operation of a semiconductor device.
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