JP6122645B2 - Power semiconductor module - Google Patents

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Description

本発明は、パワー半導体チップの上面のゲート電極と、板金材料によって形成された接続部材（ゲート信号入力端子）とを電気的に接続するために、上下方向に延びている概略柱状のゲート信号中継部材を、半田によってパワー半導体チップの上面のゲート電極に接合したパワー半導体モジュールに関する。   The present invention provides a substantially columnar gate signal relay extending vertically to electrically connect a gate electrode on the upper surface of a power semiconductor chip and a connection member (gate signal input terminal) formed of a sheet metal material. The present invention relates to a power semiconductor module in which a member is joined to a gate electrode on an upper surface of a power semiconductor chip by soldering.

特に、本発明は、ゲート信号中継部材に対する接続部材の水平方向の位置ずれ許容度を増大させると共に、接続部材とゲート信号中継部材との間の半田接合の信頼性を向上させることができるパワー半導体モジュールに関する。   In particular, the present invention increases the tolerance of displacement in the horizontal direction of the connecting member with respect to the gate signal relay member and improves the reliability of solder joint between the connecting member and the gate signal relay member. Regarding modules.

更に、本発明は、各構成部品の寸法公差を緩和する（増大させる）と共に、ゲート信号入力端子とゲート信号中継部材との間の半田接合の信頼性を向上させることができるパワー半導体モジュールに関する。   Furthermore, the present invention relates to a power semiconductor module that can relax (increase) the dimensional tolerance of each component and improve the reliability of solder bonding between a gate signal input terminal and a gate signal relay member.

従来から、パワー半導体チップの上面のゲート電極と、板金材料によって形成された接続部材（ゲート信号入力端子）とを電気的に接続するために、上下方向に延びている概略柱状のゲート信号中継部材を、半田によってパワー半導体チップの上面のゲート電極に接合したパワー半導体モジュールが知られている。この種のパワー半導体モジュールの例としては、例えば特許文献１（特開２０１１−５４８９６号公報）等に記載されたものがある。   Conventionally, in order to electrically connect the gate electrode on the upper surface of the power semiconductor chip and a connection member (gate signal input terminal) formed of a sheet metal material, a substantially columnar gate signal relay member extending in the vertical direction There is known a power semiconductor module in which is bonded to a gate electrode on the upper surface of a power semiconductor chip by soldering. As an example of this type of power semiconductor module, for example, there is one described in Patent Document 1 (Japanese Patent Laid-Open No. 2011-54896).

特許文献１の記載されたパワー半導体モジュールでは、大電流が流れるための第１電極（カソード電極）がパワー半導体チップ（サイリスタ）の上面に形成されている。また、パワー半導体チップ（サイリスタチップ）の上面のうちの第１電極（カソード電極）が形成されていない部分に、ゲート電極が形成されている。更に、大電流が流れるための第２電極（アノード電極）がパワー半導体チップ（サイリスタチップ）の下面に形成されている。   In the power semiconductor module described in Patent Document 1, a first electrode (cathode electrode) through which a large current flows is formed on the upper surface of the power semiconductor chip (thyristor). Further, a gate electrode is formed on a portion of the upper surface of the power semiconductor chip (thyristor chip) where the first electrode (cathode electrode) is not formed. Further, a second electrode (anode electrode) for flowing a large current is formed on the lower surface of the power semiconductor chip (thyristor chip).

また、特許文献１に記載されたパワー半導体モジュールでは、パワー半導体チップ（サイリスタチップ）の上面の第１電極（カソード電極）に電気的に接続された第１端子（外部導出端子）が設けられている。更に、パワー半導体チップ（サイリスタチップ）の下面の第２電極（アノード電極）に電気的に接続された第２端子（外部導出端子）が設けられている。   Moreover, in the power semiconductor module described in Patent Document 1, a first terminal (external lead-out terminal) electrically connected to the first electrode (cathode electrode) on the upper surface of the power semiconductor chip (thyristor chip) is provided. Yes. Furthermore, a second terminal (external lead-out terminal) electrically connected to the second electrode (anode electrode) on the lower surface of the power semiconductor chip (thyristor chip) is provided.

更に、特許文献１に記載されたパワー半導体モジュールでは、パワー半導体チップ（サイリスタチップ）の上面のゲート電極に駆動信号を供給するための接続部材（ゲート信号入力端子）が板金材料によって形成されている。また、パワー半導体チップ（サイリスタチップ）の上面のゲート電極と接続部材（ゲート信号入力端子）とを電気的に接続するためのゲート信号中継部材が設けられている。更に、ゲート信号中継部材が、上下方向に延びている概略柱状に形成されている。   Furthermore, in the power semiconductor module described in Patent Document 1, a connection member (gate signal input terminal) for supplying a drive signal to the gate electrode on the upper surface of the power semiconductor chip (thyristor chip) is formed of a sheet metal material. . In addition, a gate signal relay member for electrically connecting the gate electrode on the upper surface of the power semiconductor chip (thyristor chip) and the connection member (gate signal input terminal) is provided. Furthermore, the gate signal relay member is formed in a substantially columnar shape extending in the vertical direction.

また、特許文献１に記載されたパワー半導体モジュールでは、パワー半導体チップ（サイリスタチップ）の上面のゲート電極と、ゲート信号中継部材の下側部分の下面とが、半田によって接合されている。更に、接続部材（ゲート信号入力端子）の先端側部分と、ゲート信号中継部材の上側部分の上端部とが、半田によって接合されている。   In the power semiconductor module described in Patent Document 1, the gate electrode on the upper surface of the power semiconductor chip (thyristor chip) and the lower surface of the lower portion of the gate signal relay member are joined by solder. Furthermore, the tip end portion of the connecting member (gate signal input terminal) and the upper end portion of the upper portion of the gate signal relay member are joined by solder.

そのため、特許文献１に記載されたパワー半導体モジュールでは、接続部材（ゲート信号入力端子）、半田、ゲート信号中継部材および半田を介してパワー半導体チップ（サイリスタチップ）の上面のゲート電極に供給されるゲート信号によって、パワー半導体チップ（サイリスタチップ）を介して第１端子（外部導出端子）と第２端子（外部導出端子）との間を流れる大電流を制御することができる。   Therefore, in the power semiconductor module described in Patent Document 1, the power is supplied to the gate electrode on the upper surface of the power semiconductor chip (thyristor chip) via the connection member (gate signal input terminal), solder, the gate signal relay member, and solder. The large current flowing between the first terminal (external lead-out terminal) and the second terminal (external lead-out terminal) via the power semiconductor chip (thyristor chip) can be controlled by the gate signal.

特開２０１１−５４８９６号公報JP 2011-54896 A

詳細には、特許文献１に記載されたパワー半導体モジュールでは、接続部材（ゲート信号入力端子）の先端側部分のうち、ゲート信号中継部材の上側部分の上端部に半田接合される部分が、接続部材（ゲート信号入力端子）の先端側部分の水平部分から下向きに延びている突起によって構成されている。更に、上向きに開口している穴が、ゲート信号中継部材の上側部分の上端部の中央に形成されている。また、上下方向に投影された接続部材（ゲート信号入力端子）の先端側部分の突起の輪郭が、上下方向に投影されたゲート信号中継部材の上側部分の上端部の中央の穴の輪郭よりも小さくなるように、接続部材（ゲート信号入力端子）の先端側部分の突起およびゲート信号中継部材の上側部分の上端部の中央の穴の大きさが設定されている。   In detail, in the power semiconductor module described in Patent Document 1, the portion soldered to the upper end portion of the upper portion of the gate signal relay member among the tip side portions of the connection member (gate signal input terminal) is connected. The member (gate signal input terminal) is constituted by a protrusion extending downward from the horizontal portion of the tip side portion. Further, a hole opening upward is formed at the center of the upper end of the upper portion of the gate signal relay member. In addition, the contour of the projection on the tip end portion of the connecting member (gate signal input terminal) projected in the vertical direction is more than the contour of the hole in the center of the upper end portion of the upper portion of the gate signal relay member projected in the vertical direction. The size of the projection at the front end side portion of the connecting member (gate signal input terminal) and the center hole at the upper end portion of the upper portion of the gate signal relay member are set so as to be smaller.

更に、特許文献１に記載されたパワー半導体モジュールでは、ゲート信号中継部材に対する接続部材（ゲート信号入力端子）の位置決め時に、接続部材（ゲート信号入力端子）の先端側部分の突起がゲート信号中継部材の上側部分の上端部の中央の穴に収容されるように、接続部材（ゲート信号入力端子）がゲート信号中継部材に対して配置される。   Furthermore, in the power semiconductor module described in Patent Document 1, when the connecting member (gate signal input terminal) is positioned with respect to the gate signal relay member, the protrusion on the tip side portion of the connecting member (gate signal input terminal) is the gate signal relay member. The connection member (gate signal input terminal) is disposed with respect to the gate signal relay member so as to be accommodated in the central hole at the upper end of the upper portion of the gate signal.

つまり、特許文献１に記載されたパワー半導体モジュールでは、ゲート信号中継部材に対する接続部材（ゲート信号入力端子）の位置決め時に、上下方向に投影された接続部材（ゲート信号入力端子）の先端側部分の突起の輪郭を、上下方向に投影されたゲート信号中継部材の上側部分の上端部の中央の穴の輪郭の内側に配置する必要がある。   That is, in the power semiconductor module described in Patent Document 1, when the connecting member (gate signal input terminal) is positioned with respect to the gate signal relay member, the tip side portion of the connecting member (gate signal input terminal) projected in the vertical direction is used. It is necessary to arrange the contour of the protrusion inside the contour of the central hole at the upper end of the upper portion of the gate signal relay member projected in the vertical direction.

ところで、近年のパワー半導体モジュール全体の小型化の要請により、パワー半導体チップ（サイリスタチップ）も小型化される傾向がある。そのため、特許文献１に記載されたパワー半導体モジュールにおいても、ゲート信号中継部材に対する接続部材（ゲート信号入力端子）の位置決め時におけるゲート信号中継部材に対する接続部材（ゲート信号入力端子）の水平方向の位置ずれ許容度を増大させるために、上下方向に投影された上側部分の上端部の輪郭が十分に大きいゲート信号中継部材を用いることができない。   By the way, due to the recent demand for downsizing of the entire power semiconductor module, the power semiconductor chip (thyristor chip) also tends to be downsized. Therefore, also in the power semiconductor module described in Patent Document 1, the horizontal position of the connection member (gate signal input terminal) with respect to the gate signal relay member when the connection member (gate signal input terminal) is positioned with respect to the gate signal relay member In order to increase the deviation tolerance, it is not possible to use a gate signal relay member having a sufficiently large contour at the upper end portion of the upper portion projected in the vertical direction.

更に、特許文献１に記載されたパワー半導体モジュールは、上述したように、接続部材（ゲート信号入力端子）の先端側部分の突起がゲート信号中継部材の上側部分の上端部の中央の穴に収容される構造になっているため、特許文献１に記載されたパワー半導体モジュールでは、「上下方向に投影されたゲート信号中継部材の上側部分の上端部の輪郭」よりも更に小さい「上下方向に投影されたゲート信号中継部材の上側部分の上端部の中央の穴の輪郭」の内側に、「上下方向に投影された接続部材（ゲート信号入力端子）の先端側部分の突起の輪郭」を配置しなければならない。   Furthermore, as described above, in the power semiconductor module described in Patent Document 1, the protrusion on the tip side portion of the connection member (gate signal input terminal) is accommodated in the central hole in the upper end portion of the upper portion of the gate signal relay member. Therefore, in the power semiconductor module described in Patent Document 1, the “projection in the vertical direction” is smaller than the “contour of the upper end portion of the upper portion of the gate signal relay member projected in the vertical direction”. Place the "contour of the protrusion on the tip of the connection member (gate signal input terminal) projected in the vertical direction" inside the "contour of the center hole at the upper end of the upper part of the gate signal relay member" There must be.

そのため、特許文献１に記載されたパワー半導体モジュールでは、ゲート信号中継部材に対する接続部材（ゲート信号入力端子）の水平方向の位置ずれ許容度が非常に小さくなっていた。詳細には、接続部材（ゲート信号入力端子）が外囲樹脂ケースと一体的に形成されている特許文献１に記載されたパワー半導体モジュールでは、各構成部品の寸法公差を厳しく設定しなければならなかった。   Therefore, in the power semiconductor module described in Patent Document 1, the horizontal displacement tolerance of the connection member (gate signal input terminal) with respect to the gate signal relay member is very small. Specifically, in the power semiconductor module described in Patent Document 1 in which the connection member (gate signal input terminal) is formed integrally with the surrounding resin case, the dimensional tolerance of each component must be set strictly. There wasn't.

前記問題点に鑑み、本発明は、接続部材が外囲樹脂ケースと一体的に形成されない場合に、ゲート信号中継部材に対する接続部材の水平方向の位置ずれ許容度を増大させると共に、接続部材とゲート信号中継部材との間の半田接合の信頼性を向上させることができるパワー半導体モジュールを提供することを目的とする。   In view of the above problems, the present invention increases the horizontal displacement tolerance of the connecting member with respect to the gate signal relay member when the connecting member is not integrally formed with the surrounding resin case, and the connecting member and the gate. An object of the present invention is to provide a power semiconductor module capable of improving the reliability of solder joint with a signal relay member.

更に、本発明は、ゲート信号入力端子が外囲樹脂ケースと一体的に形成される場合に、各構成部品の寸法公差を緩和する（増大させる）と共に、ゲート信号入力端子とゲート信号中継部材との間の半田接合の信頼性を向上させることができるパワー半導体モジュールを提供することを目的とする。   Further, according to the present invention, when the gate signal input terminal is formed integrally with the surrounding resin case, the dimensional tolerance of each component is relaxed (increased), and the gate signal input terminal, the gate signal relay member, An object of the present invention is to provide a power semiconductor module capable of improving the reliability of solder bonding between the two.

請求項１に記載の発明によれば、大電流が流れるための第１電極（１０２ａ）をパワー半導体チップ（１０２）の上面に形成し、
パワー半導体チップ（１０２）の上面のうちの第１電極（１０２ａ）が形成されていない部分にゲート電極（１０２ｂ）を形成し、
大電流が流れるための第２電極（１０２ｃ）をパワー半導体チップ（１０２）の下面に形成し、
パワー半導体チップ（１０２）の上面の第１電極（１０２ａ）に電気的に接続された第１端子（１０８）を設け、
パワー半導体チップ（１０２）の下面の第２電極（１０２ｃ）に電気的に接続された第２端子（１０９）を設け、
パワー半導体チップ（１０２）の上面のゲート電極（１０２ｂ）に駆動信号を供給するための接続部材（１１１）を板金材料によって形成し、
パワー半導体チップ（１０２）の上面のゲート電極（１０２ｂ）と接続部材（１１１）とを電気的に接続するためのゲート信号中継部材（１２０）を設け、
ゲート信号中継部材（１２０）を、上下方向に延びている概略柱状に形成し、
パワー半導体チップ（１０２）の上面のゲート電極（１０２ｂ）と、ゲート信号中継部材（１２０）の下側部分（１２０ａ）の下面とを、半田（１２１ａ）によって接合し、
接続部材（１１１）の先端側部分（１１１ｂ）と、ゲート信号中継部材（１２０）の上側部分（１２０ｂ）の上端部（１２０ｂ１）とを、半田（１２１ｂ）によって接合したパワー半導体モジュール（２００）において、
接続部材（１１１）の先端側部分（１１１ｂ）を水平に形成すると共に、接続部材（１１１）の先端側部分（１１１ｂ）に貫通穴（１１１ｂ１）を形成し、
上下方向に投影された貫通穴（１１１ｂ１）の輪郭（Ｃ１１１ｂ１）が、上下方向に投影されたゲート信号中継部材（１２０）の上側部分（１２０ｂ）の上端部（１２０ｂ１）の輪郭（Ｃ１２０ｂ１）よりも小さくなるように、貫通穴（１１１ｂ１）の大きさを設定し、
ゲート信号中継部材（１２０）の上側部分（１２０ｂ）の上端部（１２０ｂ１）の上に半田（１２１ｂ）を配置し、
上下方向に投影された貫通穴（１１１ｂ１）の輪郭（Ｃ１１１ｂ１）が、上下方向に投影されたゲート信号中継部材（１２０）の上側部分（１２０ｂ）の上端部（１２０ｂ１）の輪郭（Ｃ１２０ｂ１）の内側に位置するように、接続部材（１１１）をゲート信号中継部材（１２０）に対して水平方向に位置決めし、それにより、半田（１２１ｂ）が、接続部材（１１１）の先端側部分（１１１ｂ）の下面と、ゲート信号中継部材（１２０）の上側部分（１２０ｂ）の上端部（１２０ｂ１）との間に位置し、
接続部材（１１１）の先端側部分（１１１ｂ）の下面とゲート信号中継部材（１２０）の上側部分（１２０ｂ）の上端部（１２０ｂ１）との間の半田（１２１ｂ）が溶融せしめられた後に固化せしめられると、半田（１２１ｂ）が、ゲート信号中継部材（１２０）の上側部分（１２０ｂ）の上端部（１２０ｂ１）および接続部材（１１１）の先端側部分（１１１ｂ）の下面に接触すると共に、接続部材（１１１）の先端側部分（１１１ｂ）の貫通穴（１１１ｂ１）の壁面に接触することを特徴とするパワー半導体モジュール（２００）が提供される。 According to the invention described in claim 1, the first electrode (102a) through which a large current flows is formed on the upper surface of the power semiconductor chip (102),
Forming a gate electrode (102b) on a portion of the upper surface of the power semiconductor chip (102) where the first electrode (102a) is not formed;
Forming a second electrode (102c) for flowing a large current on the lower surface of the power semiconductor chip (102);
Providing a first terminal (108) electrically connected to the first electrode (102a) on the upper surface of the power semiconductor chip (102);
A second terminal (109) electrically connected to the second electrode (102c) on the lower surface of the power semiconductor chip (102);
A connection member (111) for supplying a drive signal to the gate electrode (102b) on the upper surface of the power semiconductor chip (102) is formed of a sheet metal material,
A gate signal relay member (120) for electrically connecting the gate electrode (102b) on the upper surface of the power semiconductor chip (102) and the connection member (111);
The gate signal relay member (120) is formed in a substantially columnar shape extending in the vertical direction,
The gate electrode (102b) on the upper surface of the power semiconductor chip (102) and the lower surface of the lower portion (120a) of the gate signal relay member (120) are joined by solder (121a),
In the power semiconductor module (200) in which the tip end portion (111b) of the connecting member (111) and the upper end portion (120b1) of the upper portion (120b) of the gate signal relay member (120) are joined by solder (121b). ,
The tip end side portion (111b) of the connection member (111) is formed horizontally, and the through hole (111b1) is formed in the tip end portion (111b) of the connection member (111).
The contour (C111b1) of the through hole (111b1) projected in the vertical direction is more than the contour (C120b1) of the upper end portion (120b1) of the upper portion (120b) of the gate signal relay member (120) projected in the vertical direction. Set the size of the through hole (111b1) to be small,
Solder (121b) is disposed on the upper end (120b1) of the upper part (120b) of the gate signal relay member (120),
The outline (C111b1) of the through hole (111b1) projected in the vertical direction is the inside of the outline (C120b1) of the upper end (120b1) of the upper part (120b) of the gate signal relay member (120) projected in the vertical direction. The connecting member (111) is positioned in the horizontal direction with respect to the gate signal relay member (120) so that the solder (121b) is positioned on the tip side portion (111b) of the connecting member (111). Located between the lower surface and the upper end portion (120b1) of the upper portion (120b) of the gate signal relay member (120),
The solder (121b) between the lower surface of the tip end portion (111b) of the connecting member (111) and the upper end portion (120b1) of the upper portion (120b) of the gate signal relay member (120) is melted and solidified. Then, the solder (121b) comes into contact with the upper end portion (120b1) of the upper portion (120b) of the gate signal relay member (120) and the lower surface of the tip end portion (111b) of the connection member (111), and the connection member A power semiconductor module (200) is provided that contacts a wall surface of a through hole (111b1) of a tip side portion (111b) of (111).

請求項２に記載の発明によれば、接続部材（１１１）の先端側部分（１１１ｂ）の下面とゲート信号中継部材（１２０）の上側部分（１２０ｂ）の上端部（１２０ｂ１）との間に半田（１２１ｂ）を配置すると共に、接続部材（１１１）の先端側部分（１１１ｂ）の上面の上に半田（１２１ｃ）を配置し、
接続部材（１１１）の先端側部分（１１１ｂ）の下面とゲート信号中継部材（１２０）の上側部分（１２０ｂ）の上端部（１２０ｂ１）との間の半田（１２１ｂ）、および、接続部材（１１１）の先端側部分（１１１ｂ）の上面の上の半田（１２１ｃ）が溶融せしめられた後に固化せしめられると、接続部材（１１１）の先端側部分（１１１ｂ）の貫通穴（１１１ｂ１）の壁面の全体が、接続部材（１１１）の先端側部分（１１１ｂ）の上面の上に配置された半田（１２１ｃ）、および／または、接続部材（１１１）の先端側部分（１１１ｂ）の下面とゲート信号中継部材（１２０）の上側部分（１２０ｂ）の上端部（１２０ｂ１）との間に配置された半田（１２１ｂ）に接触することを特徴とする請求項１に記載のパワー半導体モジュール（２００）が提供される。 According to the second aspect of the present invention, solder is provided between the lower surface of the tip end portion (111b) of the connection member (111) and the upper end portion (120b1) of the upper portion (120b) of the gate signal relay member (120). (121b) and solder (121c) on the top surface of the tip end portion (111b) of the connection member (111),
Solder (121b) between the lower surface of the tip end portion (111b) of the connection member (111) and the upper end portion (120b1) of the upper portion (120b) of the gate signal relay member (120), and the connection member (111) When the solder (121c) on the upper surface of the tip side portion (111b) of the connecting member is melted and solidified, the entire wall surface of the through hole (111b1) of the tip side portion (111b) of the connecting member (111) is The solder (121c) disposed on the upper surface of the distal end portion (111b) of the connection member (111) and / or the lower surface of the distal end portion (111b) of the connection member (111) and the gate signal relay member ( The power semiconductor module according to claim 1, wherein the power semiconductor module is in contact with solder (121b) disposed between the upper end portion (120b1) of the upper portion (120b) of 120). 200) is provided.

請求項３に記載の発明によれば、ゲート信号中継部材（１２０）の上側部分（１２０ｂ）の上端部（１２０ｂ１）に、凹部（１２０ｂ１ａ）と、凹部（１２０ｂ１ａ）が形成されていない水平部分（１２０ｂ１ｂ）とを設け、
接続部材（１１１）の先端側部分（１１１ｂ）の下面とゲート信号中継部材（１２０）の上側部分（１２０ｂ）の上端部（１２０ｂ１）との間の半田（１２１ｂ）が溶融せしめられた後に固化せしめられると、半田（１２１ｂ）が、ゲート信号中継部材（１２０）の上側部分（１２０ｂ）の上端部（１２０ｂ１）の凹部（１２０ｂ１ａ）および水平部分（１２０ｂ１ｂ）の両方に接触することを特徴とする請求項２に記載のパワー半導体モジュール（２００）が提供される。 According to the third aspect of the present invention, the upper part (120b1) of the upper part (120b) of the gate signal relay member (120) has a recess (120b1a) and a horizontal part in which the recess (120b1a) is not formed ( 120b1b),
The solder (121b) between the lower surface of the tip end portion (111b) of the connecting member (111) and the upper end portion (120b1) of the upper portion (120b) of the gate signal relay member (120) is melted and solidified. Then, the solder (121b) contacts both the recess (120b1a) and the horizontal portion (120b1b) of the upper end portion (120b1) of the upper portion (120b) of the gate signal relay member (120). A power semiconductor module (200) according to Item 2 is provided.

請求項４に記載の発明によれば、大電流が流れるための第１電極（２ｂ）をパワー半導体チップ（２）の上面に形成し、
パワー半導体チップ（２）の上面のうちの第１電極（２ｂ）が形成されていない部分にゲート電極（２ａ）を形成し、
大電流が流れるための第２電極（２ｃ）をパワー半導体チップ（２）の下面に形成し、
パワー半導体チップ（２）の上面の第１電極（２ｂ）に電気的に接続される第１外部導出端子（９ｃ）を、板金材料によって形成すると共に、外囲樹脂ケース（８）と一体的に形成し、
パワー半導体チップ（２）の下面の第２電極（２ｃ）に電気的に接続される第２外部導出端子（９ａ）を、板金材料によって形成すると共に、外囲樹脂ケース（８）と一体的に形成し、
パワー半導体チップ（２）の上面のゲート電極（２ａ）に駆動信号を供給するためのゲート信号入力端子（９ｄ）を、板金材料によって形成すると共に、外囲樹脂ケース（８）と一体的に形成し、
パワー半導体チップ（２）の上面のゲート電極（２ａ）とゲート信号入力端子（９ｄ）とを電気的に接続するためのゲート信号中継部材（４）を設け、
ゲート信号中継部材（４）を、上下方向に延びている概略柱状に形成し、
パワー半導体チップ（２）の上面のゲート電極（２ａ）と、ゲート信号中継部材（４）の下側部分（４ａ）の下面とを、半田（１１ｅ）によって接合し、
ゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）と、ゲート信号中継部材（４）の上側部分（４ｂ）の上端部（４ｂ１）とを、半田（１２ｅ）によって接合したパワー半導体モジュール（１００）において、
ゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）を水平に形成すると共に、ゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）に貫通穴（９ｄ１ａ）を形成し、
上下方向に投影された貫通穴（９ｄ１ａ）の輪郭（Ｃ９ｄ１ａ）が、上下方向に投影されたゲート信号中継部材（４）の上側部分（４ｂ）の上端部（４ｂ１）の輪郭（Ｃ４ｂ１）よりも小さくなるように、貫通穴（９ｄ１ａ）の大きさを設定し、
ゲート信号中継部材（４）の上側部分（４ｂ）の上端部（４ｂ１）の上に半田（１２ｅ）を配置し、
パワー半導体チップ（２）を支持する放熱部材（７）と外囲樹脂ケース（８）とを接合することにより、上下方向に投影された貫通穴（９ｄ１ａ）の輪郭（Ｃ９ｄ１ａ）が、上下方向に投影されたゲート信号中継部材（４）の上側部分（４ｂ）の上端部（４ｂ１）の輪郭（Ｃ４ｂ１）の内側に位置すると共に、半田（１２ｅ）が、ゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）の下面と、ゲート信号中継部材（４）の上側部分（４ｂ）の上端部（４ｂ１）との間に位置し、
ゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）の下面とゲート信号中継部材（４）の上側部分（４ｂ）の上端部（４ｂ１）との間の半田（１２ｅ）が溶融せしめられた後に固化せしめられると、半田（１２ｅ）が、ゲート信号中継部材（４）の上側部分（４ｂ）の上端部（４ｂ１）およびゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）の下面に接触すると共に、ゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）の貫通穴（９ｄ１ａ）の壁面に接触することを特徴とするパワー半導体モジュール（１００）が提供される。 According to invention of Claim 4, the 1st electrode (2b) for a large current to flow is formed in the upper surface of a power semiconductor chip (2),
A gate electrode (2a) is formed on a portion of the upper surface of the power semiconductor chip (2) where the first electrode (2b) is not formed,
Forming a second electrode (2c) for flowing a large current on the lower surface of the power semiconductor chip (2);
The first external lead terminal (9c) electrically connected to the first electrode (2b) on the upper surface of the power semiconductor chip (2) is formed of a sheet metal material and integrated with the surrounding resin case (8). Forming,
A second external lead terminal (9a) that is electrically connected to the second electrode (2c) on the lower surface of the power semiconductor chip (2) is formed of a sheet metal material and is integrated with the surrounding resin case (8). Forming,
A gate signal input terminal (9d) for supplying a drive signal to the gate electrode (2a) on the upper surface of the power semiconductor chip (2) is formed of a sheet metal material and formed integrally with the surrounding resin case (8). And
A gate signal relay member (4) for electrically connecting the gate electrode (2a) on the upper surface of the power semiconductor chip (2) and the gate signal input terminal (9d);
The gate signal relay member (4) is formed in a substantially columnar shape extending in the vertical direction,
The gate electrode (2a) on the upper surface of the power semiconductor chip (2) and the lower surface of the lower part (4a) of the gate signal relay member (4) are joined by solder (11e),
A power semiconductor module (100) in which the tip end portion (9d1) of the gate signal input terminal (9d) and the upper end portion (4b1) of the upper portion (4b) of the gate signal relay member (4) are joined by solder (12e). )
The tip side portion (9d1) of the gate signal input terminal (9d) is formed horizontally, and the through hole (9d1a) is formed in the tip side portion (9d1) of the gate signal input terminal (9d),
The contour (C9d1a) of the through hole (9d1a) projected in the vertical direction is more than the contour (C4b1) of the upper end (4b1) of the upper portion (4b) of the gate signal relay member (4) projected in the vertical direction. Set the size of the through hole (9d1a) to be smaller,
Solder (12e) is disposed on the upper end (4b1) of the upper part (4b) of the gate signal relay member (4),
By joining the heat radiating member (7) supporting the power semiconductor chip (2) and the surrounding resin case (8), the contour (C9d1a) of the through-hole (9d1a) projected in the vertical direction becomes vertical. It is located inside the contour (C4b1) of the upper end part (4b1) of the upper part (4b) of the projected gate signal relay member (4), and the solder (12e) is on the tip side of the gate signal input terminal (9d) Located between the lower surface of the portion (9d1) and the upper end (4b1) of the upper portion (4b) of the gate signal relay member (4),
After the solder (12e) between the lower surface of the tip end portion (9d1) of the gate signal input terminal (9d) and the upper end portion (4b1) of the upper portion (4b) of the gate signal relay member (4) is melted. When solidified, the solder (12e) contacts the upper end portion (4b1) of the upper portion (4b) of the gate signal relay member (4) and the lower surface of the tip end portion (9d1) of the gate signal input terminal (9d). At the same time, a power semiconductor module (100) is provided, which is in contact with the wall surface of the through hole (9d1a) of the tip side portion (9d1) of the gate signal input terminal (9d).

請求項５に記載の発明によれば、ゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）の下面とゲート信号中継部材（４）の上側部分（４ｂ）の上端部（４ｂ１）との間に半田（１２ｅ）を配置すると共に、ゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）の上面の上に半田（１２ｇ）を配置し、
ゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）の下面とゲート信号中継部材（４）の上側部分（４ｂ）の上端部（４ｂ１）との間の半田（１２ｅ）、および、ゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）の上面の上の半田（１２ｇ）が溶融せしめられた後に固化せしめられると、ゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）の貫通穴（９ｄ１ａ）の壁面の全体が、ゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）の上面の上に配置された半田（１２ｇ）、および／または、ゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）の下面とゲート信号中継部材（４）の上側部分（４ｂ）の上端部（４ｂ１）との間に配置された半田（１２ｅ）に接触することを特徴とする請求項４に記載のパワー半導体モジュール（１００）が提供される。 According to the invention described in claim 5, between the lower surface of the tip side portion (9d1) of the gate signal input terminal (9d) and the upper end portion (4b1) of the upper portion (4b) of the gate signal relay member (4). Solder (12e) is disposed on the upper surface of the tip side portion (9d1) of the gate signal input terminal (9d),
Solder (12e) between the lower surface of the tip end portion (9d1) of the gate signal input terminal (9d) and the upper end portion (4b1) of the upper portion (4b) of the gate signal relay member (4), and gate signal input When the solder (12g) on the upper surface of the tip end portion (9d1) of the terminal (9d) is melted and solidified, the through hole (9d1a) of the tip end portion (9d1) of the gate signal input terminal (9d) ) Of the entire wall surface of the solder (12g) disposed on the upper surface of the tip side portion (9d1) of the gate signal input terminal (9d) and / or the tip side portion of the gate signal input terminal (9d) ( The power according to claim 4, wherein the power contacts the solder (12e) disposed between the lower surface of 9d1) and the upper end (4b1) of the upper portion (4b) of the gate signal relay member (4). Semiconductor module (1 0) is provided.

請求項６に記載の発明によれば、ゲート信号中継部材（４）の上側部分（４ｂ）の上端部（４ｂ１）に、凹部（４ｂ１ａ）と、凹部（４ｂ１ａ）が形成されていない水平部分（４ｂ１ｂ）とを設け、
ゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）の下面とゲート信号中継部材（４）の上側部分（４ｂ）の上端部（４ｂ１）との間の半田（１２ｅ）が溶融せしめられた後に固化せしめられると、半田（１２ｅ）が、ゲート信号中継部材（４）の上側部分（４ｂ）の上端部（４ｂ１）の凹部（４ｂ１ａ）および水平部分（４ｂ１ｂ）の両方に接触することを特徴とする請求項５に記載のパワー半導体モジュール（１００）が提供される。 According to the sixth aspect of the present invention, the upper part (4b1) of the upper part (4b) of the gate signal relay member (4) has a recess (4b1a) and a horizontal part where the recess (4b1a) is not formed ( 4b1b),
After the solder (12e) between the lower surface of the tip end portion (9d1) of the gate signal input terminal (9d) and the upper end portion (4b1) of the upper portion (4b) of the gate signal relay member (4) is melted. When solidified, the solder (12e) contacts both the concave portion (4b1a) and the horizontal portion (4b1b) of the upper end portion (4b1) of the upper portion (4b) of the gate signal relay member (4). A power semiconductor module (100) according to claim 5 is provided.

請求項１に記載のパワー半導体モジュール（２００）では、大電流が流れるための第１電極（１０２ａ）がパワー半導体チップ（１０２）の上面に形成されている。また、パワー半導体チップ（１０２）の上面のうちの第１電極（１０２ａ）が形成されていない部分に、ゲート電極（１０２ｂ）が形成されている。更に、大電流が流れるための第２電極（１０２ｃ）がパワー半導体チップ（１０２）の下面に形成されている。   In the power semiconductor module (200) according to claim 1, the first electrode (102a) through which a large current flows is formed on the upper surface of the power semiconductor chip (102). A gate electrode (102b) is formed on a portion of the upper surface of the power semiconductor chip (102) where the first electrode (102a) is not formed. Further, a second electrode (102c) for flowing a large current is formed on the lower surface of the power semiconductor chip (102).

また、請求項１に記載のパワー半導体モジュール（２００）では、パワー半導体チップ（１０２）の上面の第１電極（１０２ａ）に電気的に接続された第１端子（１０８）が設けられている。更に、パワー半導体チップ（１０２）の下面の第２電極（１０２ｃ）に電気的に接続された第２端子（１０９）が設けられている。   In the power semiconductor module (200) according to claim 1, the first terminal (108) electrically connected to the first electrode (102a) on the upper surface of the power semiconductor chip (102) is provided. Further, a second terminal (109) electrically connected to the second electrode (102c) on the lower surface of the power semiconductor chip (102) is provided.

更に、請求項１に記載のパワー半導体モジュール（２００）では、パワー半導体チップ（１０２）の上面のゲート電極（１０２ｂ）に駆動信号を供給するための接続部材（１１１）が板金材料によって形成されている。また、パワー半導体チップ（１０２）の上面のゲート電極（１０２ｂ）と接続部材（１１１）とを電気的に接続するためのゲート信号中継部材（１２０）が設けられている。更に、ゲート信号中継部材（１２０）が、上下方向に延びている概略柱状に形成されている。   Furthermore, in the power semiconductor module (200) according to claim 1, the connection member (111) for supplying a drive signal to the gate electrode (102b) on the upper surface of the power semiconductor chip (102) is formed of a sheet metal material. Yes. Further, a gate signal relay member (120) for electrically connecting the gate electrode (102b) on the upper surface of the power semiconductor chip (102) and the connection member (111) is provided. Furthermore, the gate signal relay member (120) is formed in a substantially columnar shape extending in the vertical direction.

また、請求項１に記載のパワー半導体モジュール（２００）では、パワー半導体チップ（１０２）の上面のゲート電極（１０２ｂ）と、ゲート信号中継部材（１２０）の下側部分（１２０ａ）の下面とが、半田（１２１ａ）によって接合されている。更に、接続部材（１１１）の先端側部分（１１１ｂ）と、ゲート信号中継部材（１２０）の上側部分（１２０ｂ）の上端部（１２０ｂ１）とが、半田（１２１ｂ）によって接合されている。   In the power semiconductor module (200) according to claim 1, the gate electrode (102b) on the upper surface of the power semiconductor chip (102) and the lower surface of the lower portion (120a) of the gate signal relay member (120) are provided. Are joined by solder (121a). Furthermore, the tip end portion (111b) of the connection member (111) and the upper end portion (120b1) of the upper portion (120b) of the gate signal relay member (120) are joined by solder (121b).

そのため、請求項１に記載のパワー半導体モジュール（２００）によれば、接続部材（１１１）、半田（１２１ｂ）、ゲート信号中継部材（１２０）および半田（１２１ａ）を介してパワー半導体チップ（１０２）の上面のゲート電極（１０２ｂ）に供給されるゲート信号によって、パワー半導体チップ（１０２）を介して第１端子（１０８）と第２端子（１０９）との間を流れる大電流を制御することができる。   Therefore, according to the power semiconductor module (200) of claim 1, the power semiconductor chip (102) via the connection member (111), the solder (121b), the gate signal relay member (120), and the solder (121a). The large current flowing between the first terminal (108) and the second terminal (109) via the power semiconductor chip (102) can be controlled by the gate signal supplied to the gate electrode (102b) on the upper surface of the semiconductor device. it can.

詳細には、請求項１に記載のパワー半導体モジュール（２００）では、接続部材（１１１）の先端側部分（１１１ｂ）が水平に形成されている。更に、接続部材（１１１）の先端側部分（１１１ｂ）に貫通穴（１１１ｂ１）が形成されている。また、上下方向に投影された貫通穴（１１１ｂ１）の輪郭（Ｃ１１１ｂ１）が、上下方向に投影されたゲート信号中継部材（１２０）の上側部分（１２０ｂ）の上端部（１２０ｂ１）の輪郭（Ｃ１２０ｂ１）よりも小さくなるように、貫通穴（１１１ｂ１）の大きさが設定されている。   Specifically, in the power semiconductor module (200) according to claim 1, the tip end portion (111b) of the connecting member (111) is formed horizontally. Furthermore, a through hole (111b1) is formed in the tip end portion (111b) of the connection member (111). Further, the contour (C111b1) of the through hole (111b1) projected in the vertical direction is the contour (C120b1) of the upper end portion (120b1) of the upper portion (120b) of the gate signal relay member (120) projected in the vertical direction. The size of the through hole (111b1) is set so as to be smaller.

更に、請求項１に記載のパワー半導体モジュール（２００）では、製造時に、ゲート信号中継部材（１２０）の上側部分（１２０ｂ）の上端部（１２０ｂ１）の上に半田（１２１ｂ）が配置される。次いで、上下方向に投影された貫通穴（１１１ｂ１）の輪郭（Ｃ１１１ｂ１）が、上下方向に投影されたゲート信号中継部材（１２０）の上側部分（１２０ｂ）の上端部（１２０ｂ１）の輪郭（Ｃ１２０ｂ１）の内側に位置するように、接続部材（１１１）がゲート信号中継部材（１２０）に対して水平方向に位置決めされる。その結果、半田（１２１ｂ）が、接続部材（１１１）の先端側部分（１１１ｂ）の下面と、ゲート信号中継部材（１２０）の上側部分（１２０ｂ）の上端部（１２０ｂ１）との間に位置する。   Furthermore, in the power semiconductor module (200) according to the first aspect, the solder (121b) is disposed on the upper end (120b1) of the upper portion (120b) of the gate signal relay member (120) at the time of manufacture. Next, the contour (C111b1) of the through hole (111b1) projected in the vertical direction is the contour (C120b1) of the upper end portion (120b1) of the upper portion (120b) of the gate signal relay member (120) projected in the vertical direction. The connection member (111) is positioned in the horizontal direction with respect to the gate signal relay member (120) so as to be located inside the gate signal relay member. As a result, the solder (121b) is located between the lower surface of the tip end portion (111b) of the connection member (111) and the upper end portion (120b1) of the upper portion (120b) of the gate signal relay member (120). .

つまり、請求項１に記載のパワー半導体モジュール（２００）では、接続部材（１１１）をゲート信号中継部材（１２０）に対して水平方向に位置決めする時に、接続部材（１１１）の先端側部分（１１１ｂ）の貫通穴（１１１ｂ１）の輪郭（Ｃ１１１ｂ１）を、ゲート信号中継部材（１２０）の上側部分（１２０ｂ）の上端部（１２０ｂ１）の輪郭（Ｃ１２０ｂ１）の内側に配置すればよい。   That is, in the power semiconductor module (200) according to claim 1, when the connecting member (111) is positioned in the horizontal direction with respect to the gate signal relay member (120), the front end side portion (111b) of the connecting member (111). The outline (C111b1) of the through-hole (111b1) of the upper part (120b1) of the gate signal relay member (120) may be arranged inside the outline (C120b1) of the upper part (120b1) of the gate signal relay member (120).

そのため、請求項１に記載のパワー半導体モジュール（２００）によれば、接続部材（ゲート信号入力端子）をゲート信号中継部材に対して水平方向に位置決めする時に、接続部材（ゲート信号入力端子）の先端側部分から下側に延びている突起の輪郭を、ゲート信号中継部材の上側部分の上端部の中央に形成された穴の輪郭であって、ゲート信号中継部材の上側部分の上端部の輪郭より小さい輪郭の内側に配置しなければならない特許文献１に記載されたパワー半導体モジュールよりも、ゲート信号中継部材（１２０）に対する接続部材（１１１）の水平方向の位置ずれ許容度を増大させることができる。   Therefore, according to the power semiconductor module (200) of claim 1, when positioning the connecting member (gate signal input terminal) in the horizontal direction with respect to the gate signal relay member, the connecting member (gate signal input terminal) The contour of the protrusion extending downward from the tip side portion is the contour of the hole formed in the center of the upper end portion of the upper portion of the gate signal relay member, and the contour of the upper end portion of the upper portion of the gate signal relay member It is possible to increase the horizontal displacement tolerance of the connecting member (111) with respect to the gate signal relay member (120) as compared with the power semiconductor module described in Patent Document 1 that must be arranged inside a smaller contour. it can.

その上、請求項１に記載のパワー半導体モジュール（２００）では、上述したように、接続部材（１１１）の先端側部分（１１１ｂ）に貫通穴（１１１ｂ１）が形成されている。また、請求項１に記載のパワー半導体モジュール（２００）では、製造時に、接続部材（１１１）の先端側部分（１１１ｂ）の下面とゲート信号中継部材（１２０）の上側部分（１２０ｂ）の上端部（１２０ｂ１）との間の半田（１２１ｂ）が、溶融せしめられた後に、固化せしめられる。その結果、半田（１２１ｂ）が、ゲート信号中継部材（１２０）の上側部分（１２０ｂ）の上端部（１２０ｂ１）と接続部材（１１１）の先端側部分（１１１ｂ）の下面とに接触するのみならず、接続部材（１１１）の先端側部分（１１１ｂ）の貫通穴（１１１ｂ１）の壁面にも接触する。   Moreover, in the power semiconductor module (200) according to the first aspect, as described above, the through hole (111b1) is formed in the distal end side portion (111b) of the connection member (111). Further, in the power semiconductor module (200) according to claim 1, during manufacture, the lower surface of the tip end portion (111b) of the connection member (111) and the upper end portion of the upper portion (120b) of the gate signal relay member (120). The solder (121b) between (120b1) is melted and then solidified. As a result, the solder (121b) not only contacts the upper end portion (120b1) of the upper portion (120b) of the gate signal relay member (120) and the lower surface of the tip end portion (111b) of the connection member (111). Also, it contacts the wall surface of the through hole (111b1) in the tip end portion (111b) of the connection member (111).

つまり、請求項１に記載のパワー半導体モジュール（２００）では、接続部材（１１１）の先端側部分（１１１ｂ）に貫通穴（１１１ｂ１）を形成することにより、半田（１２１ｂ）と接触する接続部材（１１１）の先端側部分（１１１ｂ）の表面積が増加せしめられている。   In other words, in the power semiconductor module (200) according to claim 1, by forming the through hole (111b1) in the tip side portion (111b) of the connection member (111), the connection member (contacted with the solder (121b)) ( 111), the surface area of the tip side portion (111b) is increased.

そのため、請求項１に記載のパワー半導体モジュール（２００）によれば、接続部材（１１１）の先端側部分（１１１ｂ）に貫通穴（１１１ｂ１）が形成されていない場合よりも、半田（１２１ｂ）と接触する接続部材（１１１）の先端側部分（１１１ｂ）の表面積を増加させることにより、接続部材（１１１）の先端側部分（１１１ｂ）とゲート信号中継部材（１２０）の上側部分（１２０ｂ）の上端部（１２０ｂ１）との間の半田接合の信頼性を向上させることができる。   Therefore, according to the power semiconductor module (200) of the first aspect, the solder (121b) and the solder (121b) are formed more than the case where the through hole (111b1) is not formed in the tip end portion (111b) of the connection member (111). By increasing the surface area of the tip end portion (111b) of the connecting member (111) that comes into contact, the upper end of the tip end portion (111b) of the connecting member (111) and the upper portion (120b) of the gate signal relay member (120) The reliability of the solder joint with the part (120b1) can be improved.

請求項２に記載のパワー半導体モジュール（２００）では、製造時に、接続部材（１１１）の先端側部分（１１１ｂ）の下面とゲート信号中継部材（１２０）の上側部分（１２０ｂ）の上端部（１２０ｂ１）との間に半田（１２１ｂ）が配置されるのみならず、接続部材（１１１）の先端側部分（１１１ｂ）の上面の上にも半田（１２１ｃ）が配置される。   In the power semiconductor module (200) according to claim 2, at the time of manufacture, the lower surface of the tip end portion (111b) of the connection member (111) and the upper end portion (120b1) of the upper portion (120b) of the gate signal relay member (120). The solder (121c) is also disposed on the upper surface of the tip end portion (111b) of the connecting member (111).

更に、請求項２に記載のパワー半導体モジュール（２００）では、製造時に、接続部材（１１１）の先端側部分（１１１ｂ）の下面とゲート信号中継部材（１２０）の上側部分（１２０ｂ）の上端部（１２０ｂ１）との間の半田（１２１ｂ）、および、接続部材（１１１）の先端側部分（１１１ｂ）の上面の上の半田（１２１ｃ）が溶融せしめられた後に固化せしめられると、接続部材（１１１）の先端側部分（１１１ｂ）の貫通穴（１１１ｂ１）の壁面の全体が、接続部材（１１１）の先端側部分（１１１ｂ）の上面の上に配置された半田（１２１ｃ）、および／または、接続部材（１１１）の先端側部分（１１１ｂ）の下面とゲート信号中継部材（１２０）の上側部分（１２０ｂ）の上端部（１２０ｂ１）との間に配置された半田（１２１ｂ）に接触する。   Furthermore, in the power semiconductor module (200) according to claim 2, at the time of manufacture, the lower surface of the tip end portion (111b) of the connection member (111) and the upper end portion of the upper portion (120b) of the gate signal relay member (120). When the solder (121b) between (120b1) and the solder (121c) on the upper surface of the tip end portion (111b) of the connecting member (111) is melted and then solidified, the connecting member (111 The entire wall surface of the through hole (111b1) of the tip side portion (111b) of the solder (121c) disposed on the top surface of the tip side portion (111b) of the connection member (111) and / or connection. Solder (12) disposed between the lower surface of the tip end portion (111b) of the member (111) and the upper end portion (120b1) of the upper portion (120b) of the gate signal relay member (120). In contact with the b).

そのため、請求項２に記載のパワー半導体モジュール（２００）によれば、接続部材（１１１）の先端側部分（１１１ｂ）の上面の上に半田（１２１ｃ）が配置されず、それに伴って、接続部材（１１１）の先端側部分（１１１ｂ）の貫通穴（１１１ｂ１）の壁面に半田と接触しない部分が残される場合よりも、半田（１２１ｂ，１２１ｃ）と接触する接続部材（１１１）の先端側部分（１１１ｂ）の表面積を増加させることができ、その結果、接続部材（１１１）の先端側部分（１１１ｂ）とゲート信号中継部材（１２０）の上側部分（１２０ｂ）の上端部（１２０ｂ１）との間の半田接合の信頼性を向上させることができる。   Therefore, according to the power semiconductor module (200) of claim 2, the solder (121c) is not disposed on the upper surface of the tip end portion (111b) of the connection member (111), and accordingly, the connection member The tip side portion of the connecting member (111) in contact with the solder (121b, 121c) rather than the portion that does not come into contact with the solder on the wall surface of the through hole (111b1) of the tip side portion (111b) of (111) ( 111b) can increase the surface area, and as a result, between the tip end portion (111b) of the connection member (111) and the upper end portion (120b1) of the upper portion (120b) of the gate signal relay member (120). The reliability of solder joint can be improved.

請求項３に記載のパワー半導体モジュール（２００）では、ゲート信号中継部材（１２０）の上側部分（１２０ｂ）の上端部（１２０ｂ１）に、凹部（１２０ｂ１ａ）と、凹部（１２０ｂ１ａ）が形成されていない水平部分（１２０ｂ１ｂ）とが設けられている。   In the power semiconductor module (200) according to claim 3, the recess (120b1a) and the recess (120b1a) are not formed in the upper end portion (120b1) of the upper portion (120b) of the gate signal relay member (120). A horizontal portion (120b1b) is provided.

更に、請求項３に記載のパワー半導体モジュール（２００）では、製造時に、接続部材（１１１）の先端側部分（１１１ｂ）の下面とゲート信号中継部材（１２０）の上側部分（１２０ｂ）の上端部（１２０ｂ１）との間の半田（１２１ｂ）が溶融せしめられた後に固化せしめられると、半田（１２１ｂ）が、ゲート信号中継部材（１２０）の上側部分（１２０ｂ）の上端部（１２０ｂ１）の凹部（１２０ｂ１ａ）および水平部分（１２０ｂ１ｂ）の両方に接触する。   Furthermore, in the power semiconductor module (200) according to claim 3, at the time of manufacture, the lower surface of the tip end portion (111b) of the connecting member (111) and the upper end portion of the upper portion (120b) of the gate signal relay member (120). When the solder (121b) between (120b1) is melted and then solidified, the solder (121b) becomes a concave portion (120b1) at the upper end (120b1) of the upper portion (120b) of the gate signal relay member (120). 120b1a) and the horizontal part (120b1b) both.

そのため、請求項３に記載のパワー半導体モジュール（２００）によれば、接続部材（１１１）の先端側部分（１１１ｂ）の下面とゲート信号中継部材（１２０）の上側部分（１２０ｂ）の上端部（１２０ｂ１）との間の半田（１２１ｂ）がゲート信号中継部材（１２０）の上側部分（１２０ｂ）の上端部（１２０ｂ１）の水平部分（１２０ｂ１ｂ）に接触しない場合よりも、半田（１２１ｂ）と接触するゲート信号中継部材（１２０）の上側部分（１２０ｂ）の上端部（１２０ｂ１）の表面積を増加させることができ、その結果、接続部材（１１１）の先端側部分（１１１ｂ）とゲート信号中継部材（１２０）の上側部分（１２０ｂ）の上端部（１２０ｂ１）との間の半田接合の信頼性を向上させることができる。   Therefore, according to the power semiconductor module (200) of the third aspect, the lower surface of the front end portion (111b) of the connection member (111) and the upper end portion (120b) of the upper portion (120b) of the gate signal relay member (120) ( 120b1) is in contact with the solder (121b) rather than in contact with the horizontal part (120b1b) of the upper end part (120b1) of the upper part (120b) of the gate signal relay member (120). The surface area of the upper end portion (120b1) of the upper portion (120b) of the gate signal relay member (120) can be increased. As a result, the tip end portion (111b) of the connection member (111) and the gate signal relay member (120 ) Can be improved in the reliability of solder bonding with the upper end portion (120b1) of the upper portion (120b).

請求項４に記載のパワー半導体モジュール（１００）では、大電流が流れるための第１電極（２ｂ）がパワー半導体チップ（２）の上面に形成されている。また、パワー半導体チップ（２）の上面のうちの第１電極（２ｂ）が形成されていない部分に、ゲート電極（２ａ）が形成されている。更に、大電流が流れるための第２電極（２ｃ）がパワー半導体チップ（２）の下面に形成されている。   In the power semiconductor module (100) according to claim 4, the first electrode (2b) through which a large current flows is formed on the upper surface of the power semiconductor chip (2). Further, a gate electrode (2a) is formed in a portion of the upper surface of the power semiconductor chip (2) where the first electrode (2b) is not formed. Further, a second electrode (2c) for flowing a large current is formed on the lower surface of the power semiconductor chip (2).

また、請求項４に記載のパワー半導体モジュール（１００）では、パワー半導体チップ（２）の上面の第１電極（２ｂ）に電気的に接続される第１外部導出端子（９ｃ）が、板金材料によって形成されると共に、外囲樹脂ケース（８）と一体的に形成されている。更に、パワー半導体チップ（２）の下面の第２電極（２ｃ）に電気的に接続される第２外部導出端子（９ａ）が、板金材料によって形成されると共に、外囲樹脂ケース（８）と一体的に形成されている。   In the power semiconductor module (100) according to claim 4, the first external lead-out terminal (9c) electrically connected to the first electrode (2b) on the upper surface of the power semiconductor chip (2) is made of a sheet metal material. And is formed integrally with the surrounding resin case (8). Further, a second external lead terminal (9a) electrically connected to the second electrode (2c) on the lower surface of the power semiconductor chip (2) is formed of a sheet metal material, and the outer resin case (8). It is integrally formed.

更に、請求項４に記載のパワー半導体モジュール（１００）では、パワー半導体チップ（２）の上面のゲート電極（２ａ）に駆動信号を供給するためのゲート信号入力端子（９ｄ）が、板金材料によって形成されると共に、外囲樹脂ケース（８）と一体的に形成されている。また、パワー半導体チップ（２）の上面のゲート電極（２ａ）とゲート信号入力端子（９ｄ）とを電気的に接続するためのゲート信号中継部材（４）が設けられている。更に、ゲート信号中継部材（４）が、上下方向に延びている概略柱状に形成されている。   Furthermore, in the power semiconductor module (100) according to claim 4, the gate signal input terminal (9d) for supplying a drive signal to the gate electrode (2a) on the upper surface of the power semiconductor chip (2) is made of a sheet metal material. In addition to being formed, it is formed integrally with the surrounding resin case (8). A gate signal relay member (4) for electrically connecting the gate electrode (2a) on the upper surface of the power semiconductor chip (2) and the gate signal input terminal (9d) is provided. Furthermore, the gate signal relay member (4) is formed in a substantially columnar shape extending in the vertical direction.

また、請求項４に記載のパワー半導体モジュール（１００）では、パワー半導体チップ（２）の上面のゲート電極（２ａ）と、ゲート信号中継部材（４）の下側部分（４ａ）の下面とが、半田（１１ｅ）によって接合されている。更に、ゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）と、ゲート信号中継部材（４）の上側部分（４ｂ）の上端部（４ｂ１）とが、半田（１２ｅ）によって接合されている。   Further, in the power semiconductor module (100) according to claim 4, the gate electrode (2a) on the upper surface of the power semiconductor chip (2) and the lower surface of the lower portion (4a) of the gate signal relay member (4) are provided. Are joined by solder (11e). Further, the tip end portion (9d1) of the gate signal input terminal (9d) and the upper end portion (4b1) of the upper portion (4b) of the gate signal relay member (4) are joined by solder (12e).

そのため、請求項４に記載のパワー半導体モジュール（１００）によれば、ゲート信号入力端子（９ｄ）、半田（１２ｅ）、ゲート信号中継部材（４）および半田（１１ｅ）を介してパワー半導体チップ（２）の上面のゲート電極（２ａ）に供給されるゲート信号によって、パワー半導体チップ（２）を介して第１外部導出端子（９ｃ）と第２外部導出端子（９ａ）との間を流れる大電流を制御することができる。   Therefore, according to the power semiconductor module (100) of claim 4, the power semiconductor chip (via the gate signal input terminal (9d), the solder (12e), the gate signal relay member (4), and the solder (11e). 2) A large signal flows between the first external lead-out terminal (9c) and the second external lead-out terminal (9a) via the power semiconductor chip (2) by the gate signal supplied to the gate electrode (2a) on the upper surface of 2). The current can be controlled.

詳細には、請求項４に記載のパワー半導体モジュール（１００）では、ゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）が水平に形成されている。更に、ゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）に貫通穴（９ｄ１ａ）が形成されている。また、上下方向に投影された貫通穴（９ｄ１ａ）の輪郭（Ｃ９ｄ１ａ）が、上下方向に投影されたゲート信号中継部材（４）の上側部分（４ｂ）の上端部（４ｂ１）の輪郭（Ｃ４ｂ１）よりも小さくなるように、貫通穴（９ｄ１ａ）の大きさが設定されている。   Specifically, in the power semiconductor module (100) according to the fourth aspect, the tip end portion (9d1) of the gate signal input terminal (9d) is formed horizontally. Further, a through hole (9d1a) is formed in the tip side portion (9d1) of the gate signal input terminal (9d). Further, the contour (C9d1a) of the through hole (9d1a) projected in the vertical direction is the contour (C4b1) of the upper end portion (4b1) of the upper portion (4b) of the gate signal relay member (4) projected in the vertical direction. The size of the through hole (9d1a) is set so as to be smaller.

更に、請求項４に記載のパワー半導体モジュール（１００）では、製造時に、ゲート信号中継部材（４）の上側部分（４ｂ）の上端部（４ｂ１）の上に半田（１２ｅ）が配置される。次いで、パワー半導体チップ（２）を支持する放熱部材（７）と外囲樹脂ケース（８）とが接合される。その結果、上下方向に投影された貫通穴（９ｄ１ａ）の輪郭（Ｃ９ｄ１ａ）が、上下方向に投影されたゲート信号中継部材（４）の上側部分（４ｂ）の上端部（４ｂ１）の輪郭（Ｃ４ｂ１）の内側に位置すると共に、半田（１２ｅ）が、ゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）の下面と、ゲート信号中継部材（４）の上側部分（４ｂ）の上端部（４ｂ１）との間に位置する。   Furthermore, in the power semiconductor module (100) according to the fourth aspect, the solder (12e) is disposed on the upper end (4b1) of the upper portion (4b) of the gate signal relay member (4) at the time of manufacture. Next, the heat radiating member (7) supporting the power semiconductor chip (2) and the surrounding resin case (8) are joined. As a result, the contour (C9d1a) of the through hole (9d1a) projected in the vertical direction is the contour (C4b1) of the upper end portion (4b1) of the upper portion (4b) of the gate signal relay member (4) projected in the vertical direction. ) And the solder (12e) is connected to the lower surface of the tip side portion (9d1) of the gate signal input terminal (9d) and the upper end portion (4b1) of the upper portion (4b) of the gate signal relay member (4). ).

つまり、請求項４に記載のパワー半導体モジュール（１００）では、パワー半導体チップ（２）を支持する放熱部材（７）と外囲樹脂ケース（８）とが接合されると、上下方向に投影された貫通穴（９ｄ１ａ）の輪郭（Ｃ９ｄ１ａ）が、上下方向に投影されたゲート信号中継部材（４）の上側部分（４ｂ）の上端部（４ｂ１）の輪郭（Ｃ４ｂ１）の内側に位置するように、各構成部品の寸法公差を設定すればよい。   That is, in the power semiconductor module (100) according to claim 4, when the heat dissipation member (7) supporting the power semiconductor chip (2) and the surrounding resin case (8) are joined, the power semiconductor module (100) is projected in the vertical direction. The contour (C9d1a) of the through hole (9d1a) is positioned inside the contour (C4b1) of the upper end (4b1) of the upper portion (4b) of the gate signal relay member (4) projected in the vertical direction. What is necessary is just to set the dimensional tolerance of each component.

そのため、請求項４に記載のパワー半導体モジュール（１００）によれば、パワー半導体チップ（サイリスタチップ）を支持する放熱部材（放熱板）と外囲樹脂ケースとが接合されると、ゲート信号入力端子の先端側部分から下側に延びている突起の輪郭が、ゲート信号中継部材の上側部分の上端部の中央に形成された穴の輪郭であって、ゲート信号中継部材の上側部分の上端部の輪郭より小さい輪郭の内側に位置するように、各構成部品の寸法公差を設定しなければならない特許文献１に記載されたパワー半導体モジュールよりも、各構成部品の寸法公差を緩和する（増大させる）ことができる。   Therefore, according to the power semiconductor module (100) of claim 4, when the heat radiating member (heat radiating plate) supporting the power semiconductor chip (thyristor chip) and the surrounding resin case are joined, the gate signal input terminal The contour of the protrusion extending downward from the distal end portion of the gate is the contour of the hole formed in the center of the upper end portion of the upper portion of the gate signal relay member, and the upper end portion of the upper portion of the gate signal relay member. The dimensional tolerance of each component is relaxed (increased) as compared with the power semiconductor module described in Patent Document 1 in which the dimensional tolerance of each component must be set so as to be positioned inside the contour smaller than the contour. be able to.

その上、請求項４に記載のパワー半導体モジュール（１００）では、上述したように、ゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）に貫通穴（９ｄ１ａ）が形成されている。また、請求項４に記載のパワー半導体モジュール（１００）では、製造時に、ゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）の下面とゲート信号中継部材（４）の上側部分（４ｂ）の上端部（４ｂ１）との間の半田（１２ｅ）が溶融せしめられた後に固化せしめられる。その結果、半田（１２ｅ）が、ゲート信号中継部材（４）の上側部分（４ｂ）の上端部（４ｂ１）とゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）の下面とに接触するのみならず、ゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）の貫通穴（９ｄ１ａ）の壁面にも接触する。   Moreover, in the power semiconductor module (100) according to the fourth aspect, as described above, the through hole (9d1a) is formed in the tip side portion (9d1) of the gate signal input terminal (9d). Further, in the power semiconductor module (100) according to claim 4, at the time of manufacture, the lower surface of the tip side portion (9d1) of the gate signal input terminal (9d) and the upper portion (4b) of the gate signal relay member (4). The solder (12e) between the upper end (4b1) is melted and then solidified. As a result, the solder (12e) only comes into contact with the upper end portion (4b1) of the upper portion (4b) of the gate signal relay member (4) and the lower surface of the tip end portion (9d1) of the gate signal input terminal (9d). In addition, it comes into contact with the wall surface of the through hole (9d1a) in the tip side portion (9d1) of the gate signal input terminal (9d).

つまり、請求項４に記載のパワー半導体モジュール（１００）では、ゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）に貫通穴（９ｄ１ａ）を形成することにより、半田（１２ｅ）と接触するゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）の表面積が増加せしめられている。   That is, in the power semiconductor module (100) according to claim 4, the gate in contact with the solder (12e) is formed by forming the through hole (9d1a) in the tip end portion (9d1) of the gate signal input terminal (9d). The surface area of the tip side portion (9d1) of the signal input terminal (9d) is increased.

そのため、請求項４に記載のパワー半導体モジュール（１００）によれば、ゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）に貫通穴（９ｄ１ａ）が形成されていない場合よりも、半田（１２ｅ）と接触するゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）の表面積を増加させることにより、ゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）とゲート信号中継部材（４）の上側部分（４ｂ）の上端部（４ｂ１）との間の半田接合の信頼性を向上させることができる。   Therefore, according to the power semiconductor module (100) of the fourth aspect, the solder (12e) is formed more than the case where the through hole (9d1a) is not formed in the tip end portion (9d1) of the gate signal input terminal (9d). ) To increase the surface area of the tip side portion (9d1) of the gate signal input terminal (9d) and the upper side of the tip side portion (9d1) of the gate signal input terminal (9d) and the gate signal relay member (4). The reliability of the solder joint between the upper end (4b1) of the portion (4b) can be improved.

請求項５に記載のパワー半導体モジュール（１００）では、製造時に、ゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）の下面とゲート信号中継部材（４）の上側部分（４ｂ）の上端部（４ｂ１）との間に半田（１２ｅ）が配置されるのみならず、ゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）の上面の上にも半田（１２ｇ）が配置される。   In the power semiconductor module (100) according to claim 5, at the time of manufacture, the lower surface of the tip side portion (9d1) of the gate signal input terminal (9d) and the upper end portion of the upper portion (4b) of the gate signal relay member (4) Solder (12e) is arranged not only on (4b1) but also on the upper surface of the tip side portion (9d1) of the gate signal input terminal (9d).

更に、請求項５に記載のパワー半導体モジュール（１００）では、製造時に、ゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）の下面とゲート信号中継部材（４）の上側部分（４ｂ）の上端部（４ｂ１）との間の半田（１２ｅ）、および、ゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）の上面の上の半田（１２ｇ）が溶融せしめられた後に固化せしめられると、ゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）の貫通穴（９ｄ１ａ）の壁面の全体が、ゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）の上面の上に配置された半田（１２ｇ）、および／または、ゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）の下面とゲート信号中継部材（４）の上側部分（４ｂ）の上端部（４ｂ１）との間に配置された半田（１２ｅ）に接触する。   Furthermore, in the power semiconductor module (100) according to claim 5, at the time of manufacture, the lower surface of the tip side portion (9d1) of the gate signal input terminal (9d) and the upper portion (4b) of the gate signal relay member (4). When the solder (12e) between the upper end portion (4b1) and the solder (12g) on the upper surface of the tip end portion (9d1) of the gate signal input terminal (9d) are melted and solidified, The entire wall surface of the through hole (9d1a) of the distal end side portion (9d1) of the gate signal input terminal (9d) is solder disposed on the upper surface of the distal end side portion (9d1) of the gate signal input terminal (9d) ( 12g) and / or between the lower surface of the tip end portion (9d1) of the gate signal input terminal (9d) and the upper end portion (4b1) of the upper portion (4b) of the gate signal relay member (4) Solder (12e In contact with.

そのため、請求項５に記載のパワー半導体モジュール（１００）によれば、ゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）の上面の上に半田（１２ｇ）が配置されず、それに伴って、ゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）の貫通穴（９ｄ１ａ）の壁面に半田と接触しない部分が残される場合よりも、半田（１２ｅ，１２ｇ）と接触するゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）の表面積を増加させることができ、その結果、ゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）とゲート信号中継部材（４）の上側部分（４ｂ）の上端部（４ｂ１）との間の半田接合の信頼性を向上させることができる。   Therefore, according to the power semiconductor module (100) of the fifth aspect, the solder (12g) is not disposed on the upper surface of the tip side portion (9d1) of the gate signal input terminal (9d), and accordingly, The gate signal input terminal (9d) in contact with the solder (12e, 12g) rather than the case where the portion not in contact with the solder is left on the wall surface of the through hole (9d1a) of the tip side portion (9d1) of the gate signal input terminal (9d). ) Can increase the surface area of the tip end portion (9d1), and as a result, the tip end portion (9d1) of the gate signal input terminal (9d) and the upper end of the upper portion (4b) of the gate signal relay member (4). The reliability of the solder joint with the part (4b1) can be improved.

請求項６に記載のパワー半導体モジュール（１００）では、ゲート信号中継部材（４）の上側部分（４ｂ）の上端部（４ｂ１）に、凹部（４ｂ１ａ）と、凹部（４ｂ１ａ）が形成されていない水平部分（４ｂ１ｂ）とが設けられている。   In the power semiconductor module (100) according to claim 6, the recess (4b1a) and the recess (4b1a) are not formed in the upper end (4b1) of the upper part (4b) of the gate signal relay member (4). A horizontal portion (4b1b) is provided.

更に、請求項６に記載のパワー半導体モジュール（１００）では、製造時に、ゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）の下面とゲート信号中継部材（４）の上側部分（４ｂ）の上端部（４ｂ１）との間の半田（１２ｅ）が溶融せしめられた後に固化せしめられると、半田（１２ｅ）が、ゲート信号中継部材（４）の上側部分（４ｂ）の上端部（４ｂ１）の凹部（４ｂ１ａ）および水平部分（４ｂ１ｂ）の両方に接触する。   Furthermore, in the power semiconductor module (100) according to claim 6, at the time of manufacture, the lower surface of the tip side portion (9d1) of the gate signal input terminal (9d) and the upper portion (4b) of the gate signal relay member (4). When the solder (12e) between the upper end portion (4b1) is melted and then solidified, the solder (12e) is moved to the upper end portion (4b1) of the upper portion (4b) of the gate signal relay member (4). It contacts both the recess (4b1a) and the horizontal part (4b1b).

そのため、請求項６に記載のパワー半導体モジュール（１００）によれば、ゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）の下面とゲート信号中継部材（４）の上側部分（４ｂ）の上端部（４ｂ１）との間の半田（１２ｅ）がゲート信号中継部材（４）の上側部分（４ｂ）の上端部（４ｂ１）の水平部分（４ｂ１ｂ）に接触しない場合よりも、半田（１２ｅ）と接触するゲート信号中継部材（４）の上側部分（４ｂ）の上端部（４ｂ１）の表面積を増加させることができ、その結果、ゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）とゲート信号中継部材（４）の上側部分（４ｂ）の上端部（４ｂ１）との間の半田接合の信頼性を向上させることができる。   Therefore, according to the power semiconductor module (100) of claim 6, the lower surface of the tip side portion (9d1) of the gate signal input terminal (9d) and the upper end of the upper portion (4b) of the gate signal relay member (4) The solder (12e) between the upper portion (4b1) of the upper portion (4b) of the gate signal relay member (4) does not contact the horizontal portion (4b1b) of the upper portion (4b) of the gate signal relay member (4). The surface area of the upper end part (4b1) of the upper part (4b) of the gate signal relay member (4) in contact can be increased. As a result, the front end part (9d1) of the gate signal input terminal (9d) and the gate signal can be increased. The reliability of the solder joint between the upper part (4b1) of the upper part (4b) of the relay member (4) can be improved.

第１の実施形態のパワー半導体モジュール２００を示した図である。It is the figure which showed the power semiconductor module 200 of 1st Embodiment. 第１の実施形態のパワー半導体モジュール２００の一部を構成するパワー半導体チップ（サイリスタチップ）１０２を示した図である。It is the figure which showed the power semiconductor chip (thyristor chip) 102 which comprises some power semiconductor modules 200 of 1st Embodiment. 第１の実施形態のパワー半導体モジュール２００の一部を構成する電極板１１３を示した図である。It is the figure which showed the electrode plate 113 which comprises some power semiconductor modules 200 of 1st Embodiment. 第１の実施形態のパワー半導体モジュール２００の一部を構成する電極板１１２ｃ（１１２ａ，１１２ｂ）を示した図である。It is the figure which showed the electrode plate 112c (112a, 112b) which comprises some power semiconductor modules 200 of 1st Embodiment. 第１の実施形態のパワー半導体モジュール２００の一部を構成する金属板１１５ｂ（１１５ａ）を示した図である。It is the figure which showed the metal plate 115b (115a) which comprises some power semiconductor modules 200 of 1st Embodiment. 第１の実施形態のパワー半導体モジュール２００の一部を構成するヒートスプレッダ１１４ｂ（１１４ａ）を示した図である。It is the figure which showed the heat spreader 114b (114a) which comprises some power semiconductor modules 200 of 1st Embodiment. 第１の実施形態のパワー半導体モジュール２００の一部を構成するゲート信号中継部材１２０を示した図である。It is the figure which showed the gate signal relay member 120 which comprises some power semiconductor modules 200 of 1st Embodiment. パワー半導体チップ（サイリスタチップ）１０２、電極板１１３、電極板１１２ｃ、金属板１１５ｂ、ヒートスプレッダ１１４ｂ、ゲート信号中継部材１２０などによって構成される組立体Ｕ１を示した図である。It is the figure which showed the assembly U1 comprised by the power semiconductor chip (thyristor chip) 102, the electrode plate 113, the electrode plate 112c, the metal plate 115b, the heat spreader 114b, the gate signal relay member 120, etc. 第１の実施形態のパワー半導体モジュール２００の一部を構成するパワー半導体チップ（ダイオードチップ）１０１を示した図である。It is the figure which showed the power semiconductor chip (diode chip) 101 which comprises some power semiconductor modules 200 of 1st Embodiment. パワー半導体チップ（ダイオードチップ）１０１、電極板１１２ａ，１１２ｂ、金属板１１５ａ、ヒートスプレッダ１１４ａなどによって構成される組立体Ｕ２を示した図である。It is the figure which showed the assembly U2 comprised by the power semiconductor chip (diode chip) 101, electrode plate 112a, 112b, the metal plate 115a, the heat spreader 114a, etc. FIG. 第１の実施形態のパワー半導体モジュール２００の一部を構成する絶縁基板１０３ａ，１０３ｂ、ベース板１０４などによって構成される組立体を示した図である。It is the figure which showed the assembly comprised by the insulated substrates 103a and 103b, the base board 104, etc. which comprise some power semiconductor modules 200 of 1st Embodiment. 図１１に示す組立体上に端子１０６，１０７，１０８，１０９を配置することによって構成される組立体を示した図である。It is the figure which showed the assembly comprised by arrange | positioning the terminal 106,107,108,109 on the assembly shown in FIG. 図１２に示す組立体上に組立体Ｕ１および組立体Ｕ２を配置することによって構成される組立体を示した図である。It is the figure which showed the assembly comprised by arrange | positioning the assembly U1 and the assembly U2 on the assembly shown in FIG. 図１３に示す組立体上に接続部材１０５ａ，１０５ｂを配置することによって構成される組立体を示した図である。It is the figure which showed the assembly comprised by arrange | positioning the connection members 105a and 105b on the assembly shown in FIG. 図１４に示す組立体上に接続部材１１０および接続部材１１１を配置することによって構成される組立体を示した図である。It is the figure which showed the assembly comprised by arrange | positioning the connection member 110 and the connection member 111 on the assembly shown in FIG. 第１の実施形態のパワー半導体モジュール２００の一部を構成する接続部材１１１の部品図である。It is a components figure of connecting member 111 which constitutes a part of power semiconductor module 200 of a 1st embodiment. 第１の実施形態のパワー半導体モジュール２００の一部を構成するゲート信号中継部材１２０と接続部材１１１との関係を示した図である。It is the figure which showed the relationship between the gate signal relay member 120 and the connection member 111 which comprise some power semiconductor modules 200 of 1st Embodiment. 第１の実施形態のパワー半導体モジュール２００の一部を構成するゲート信号中継部材１２０と接続部材１１１との関係を示した図である。It is the figure which showed the relationship between the gate signal relay member 120 and the connection member 111 which comprise some power semiconductor modules 200 of 1st Embodiment. 引用文献１に記載されたパワー半導体モジュールの一部を構成するゲート信号中継部材１２０’と接続部材（ゲート信号入力端子）１１１’との関係を示した図である。It is the figure which showed the relationship between the gate signal relay member 120 'which comprises some power semiconductor modules described in the cited reference 1, and the connection member (gate signal input terminal) 111'. 図１５に示す組立体上にケース１１８を配置することによって構成される組立体を示した図である。It is the figure which showed the assembly comprised by arrange | positioning the case 118 on the assembly shown in FIG. 第１の実施形態のパワー半導体モジュール２００の一部を構成するケース１１８の部品図である。It is a components figure of case 118 which constitutes a part of power semiconductor module 200 of a 1st embodiment. 第５の実施形態のパワー半導体モジュール２００の一部を構成するゲート信号中継部材１２０を示した図である。It is the figure which showed the gate signal relay member 120 which comprises some power semiconductor modules 200 of 5th Embodiment. 第５の実施形態のパワー半導体モジュール２００の一部を構成するゲート信号中継部材１２０と接続部材１１１との関係を示した図である。It is the figure which showed the relationship between the gate signal relay member 120 and the connection member 111 which comprise some power semiconductor modules 200 of 5th Embodiment. 第６の実施形態のパワー半導体モジュール１００に適用される絶縁基板１を示した図である。It is the figure which showed the insulating substrate 1 applied to the power semiconductor module 100 of 6th Embodiment. 第６の実施形態のパワー半導体モジュール１００に適用されるパワー半導体チップ（サイリスタチップ）２を拡大して示した図である。It is the figure which expanded and showed the power semiconductor chip (thyristor chip) 2 applied to the power semiconductor module 100 of 6th Embodiment. 第６の実施形態のパワー半導体モジュール１００に適用される温度補償板３を拡大して示した図である。It is the figure which expanded and showed the temperature compensation board 3 applied to the power semiconductor module 100 of 6th Embodiment. 第６の実施形態のパワー半導体モジュール１００に適用されるゲート信号中継部材４を拡大して示した図である。It is the figure which expanded and showed the gate signal relay member 4 applied to the power semiconductor module 100 of 6th Embodiment. 第６の実施形態のパワー半導体モジュール１００に適用されるパワー半導体チップ（ダイオードチップ）５を拡大して示した図である。It is the figure which expanded and showed the power semiconductor chip (diode chip) 5 applied to the power semiconductor module 100 of 6th Embodiment. 第６の実施形態のパワー半導体モジュール１００に適用される温度補償板６を拡大して示した図である。It is the figure which expanded and showed the temperature compensation board 6 applied to the power semiconductor module 100 of 6th Embodiment. 図２４〜図２９に示す絶縁基板１、パワー半導体チップ（サイリスタチップ）２、温度補償板３、ゲート信号中継部材４、パワー半導体チップ（ダイオードチップ）５および温度補償板６の組立図である。30 is an assembly diagram of the insulating substrate 1, the power semiconductor chip (thyristor chip) 2, the temperature compensation plate 3, the gate signal relay member 4, the power semiconductor chip (diode chip) 5, and the temperature compensation plate 6 shown in FIGS. 図２４〜図２９に示す絶縁基板１、パワー半導体チップ（サイリスタチップ）２、温度補償板３、ゲート信号中継部材４、パワー半導体チップ（ダイオードチップ）５および温度補償板６によって組み立てられた組立体３０を示した図である。An assembly assembled by the insulating substrate 1, the power semiconductor chip (thyristor chip) 2, the temperature compensation plate 3, the gate signal relay member 4, the power semiconductor chip (diode chip) 5 and the temperature compensation plate 6 shown in FIGS. FIG. 第６の実施形態のパワー半導体モジュール１００に適用される放熱部材７を示した図である。It is the figure which showed the heat radiating member 7 applied to the power semiconductor module 100 of 6th Embodiment. 第６の実施形態のパワー半導体モジュール１００に適用される外囲樹脂ケース８を示した図である。It is the figure which showed the surrounding resin case 8 applied to the power semiconductor module 100 of 6th Embodiment. 第６の実施形態のパワー半導体モジュール１００に適用される外囲樹脂ケース８を示した図である。It is the figure which showed the surrounding resin case 8 applied to the power semiconductor module 100 of 6th Embodiment. 第６の実施形態のパワー半導体モジュール１００に適用される外囲樹脂ケース８を示した図である。It is the figure which showed the surrounding resin case 8 applied to the power semiconductor module 100 of 6th Embodiment. 第６の実施形態のパワー半導体モジュール１００に適用される外囲樹脂ケース８を示した図である。It is the figure which showed the surrounding resin case 8 applied to the power semiconductor module 100 of 6th Embodiment. 図３１〜図３６に示す組立体３０、放熱部材７および外囲樹脂ケース８の組立図である。37 is an assembly diagram of the assembly 30, the heat radiating member 7, and the surrounding resin case 8 shown in FIGS. 31 to 36. FIG. 図３１〜図３６に示す組立体３０、放熱部材７および外囲樹脂ケース８によって組み立てられた組立体４０を示した図である。It is the figure which showed the assembly 40 assembled by the assembly 30, the heat radiating member 7, and the surrounding resin case 8 shown in FIGS. 第６の実施形態のパワー半導体モジュール１００に適用される蓋体１０を示した図である。It is the figure which showed the cover body 10 applied to the power semiconductor module 100 of 6th Embodiment. 第６の実施形態のパワー半導体モジュール１００を示した図である。It is the figure which showed the power semiconductor module 100 of 6th Embodiment. 第６の実施形態のパワー半導体モジュール１００の等価回路図である。It is an equivalent circuit schematic of the power semiconductor module 100 of 6th Embodiment. 第６の実施形態のパワー半導体モジュール１００の一部を構成するゲート信号中継部材４とゲート信号入力端子９ｄとの関係を示した図である。It is the figure which showed the relationship between the gate signal relay member 4 and the gate signal input terminal 9d which comprise some power semiconductor modules 100 of 6th Embodiment. 第６の実施形態のパワー半導体モジュール１００の一部を構成するゲート信号中継部材４とゲート信号入力端子９ｄとの関係を示した図である。It is the figure which showed the relationship between the gate signal relay member 4 and the gate signal input terminal 9d which comprise some power semiconductor modules 100 of 6th Embodiment. 第１０の実施形態のパワー半導体モジュール１００の一部を構成するゲート信号中継部材４を示した図である。It is the figure which showed the gate signal relay member 4 which comprises some power semiconductor modules 100 of 10th Embodiment. 第１０の実施形態のパワー半導体モジュール１００の一部を構成するゲート信号中継部材４とゲート信号入力端子９ｄとの関係を示した図である。It is the figure which showed the relationship between the gate signal relay member 4 and the gate signal input terminal 9d which comprise some power semiconductor modules 100 of 10th Embodiment.

以下、本発明のパワー半導体モジュールの第１の実施形態について説明する。図１は第１の実施形態のパワー半導体モジュール２００を示した図である。詳細には、図１（Ａ）は第１の実施形態のパワー半導体モジュール２００の平面図、図１（Ｂ）は第１の実施形態のパワー半導体モジュール２００の正面図、図１（Ｃ）は第１の実施形態のパワー半導体モジュール２００の等価回路図である。図１（Ａ）および図１（Ｂ）に示す状態の第１の実施形態のパワー半導体モジュール２００のカバー１１９の凹部内に４個のナットを挿入し、それらのナットを覆うように端子１０６，１０７，１０８，１０９を概略９０°折り曲げることによって、第１の実施形態のパワー半導体モジュール２００が完成する。   A power semiconductor module according to a first embodiment of the present invention will be described below. FIG. 1 is a diagram showing a power semiconductor module 200 of the first embodiment. Specifically, FIG. 1A is a plan view of the power semiconductor module 200 of the first embodiment, FIG. 1B is a front view of the power semiconductor module 200 of the first embodiment, and FIG. FIG. 3 is an equivalent circuit diagram of the power semiconductor module 200 of the first embodiment. Four nuts are inserted into the recesses of the cover 119 of the power semiconductor module 200 of the first embodiment in the state shown in FIGS. 1A and 1B, and the terminals 106, The power semiconductor module 200 of the first embodiment is completed by bending 107, 108, 109 approximately 90 °.

図２は第１の実施形態のパワー半導体モジュール２００の一部を構成するパワー半導体チップ（サイリスタチップ）１０２を示した図である。詳細には、図２（Ａ）はパワー半導体チップ（サイリスタチップ）１０２の平面図、図２（Ｂ）はパワー半導体チップ（サイリスタチップ）１０２の概略的な鉛直断面図、図２（Ｃ）はパワー半導体チップ（サイリスタチップ）１０２の底面図である。図３は第１の実施形態のパワー半導体モジュール２００の一部を構成する電極板１１３を示した図である。詳細には、図３（Ａ）は電極板１１３の平面図、図３（Ｂ）は電極板１１３の概略的な鉛直断面図である。図４は第１の実施形態のパワー半導体モジュール２００の一部を構成する電極板１１２ｃ（１１２ａ，１１２ｂ）を示した図である。詳細には、図４（Ａ）は電極板１１２ｃ（１１２ａ，１１２ｂ）の平面図、図４（Ｂ）は電極板１１２ｃ（１１２ａ，１１２ｂ）の概略的な鉛直断面図である。   FIG. 2 is a view showing a power semiconductor chip (thyristor chip) 102 constituting a part of the power semiconductor module 200 of the first embodiment. Specifically, FIG. 2A is a plan view of a power semiconductor chip (thyristor chip) 102, FIG. 2B is a schematic vertical sectional view of the power semiconductor chip (thyristor chip) 102, and FIG. 2 is a bottom view of a power semiconductor chip (thyristor chip) 102. FIG. FIG. 3 is a diagram showing an electrode plate 113 that constitutes a part of the power semiconductor module 200 of the first embodiment. Specifically, FIG. 3A is a plan view of the electrode plate 113, and FIG. 3B is a schematic vertical sectional view of the electrode plate 113. FIG. 4 is a view showing electrode plates 112c (112a, 112b) that constitute a part of the power semiconductor module 200 of the first embodiment. Specifically, FIG. 4A is a plan view of the electrode plate 112c (112a, 112b), and FIG. 4B is a schematic vertical sectional view of the electrode plate 112c (112a, 112b).

図５は第１の実施形態のパワー半導体モジュール２００の一部を構成する金属板１１５ｂ（１１５ａ）を示した図である。詳細には、図５（Ａ）は金属板１１５ｂ（１１５ａ）の平面図、図５（Ｂ）は金属板１１５ｂ（１１５ａ）の概略的な鉛直断面図である。図６は第１の実施形態のパワー半導体モジュール２００の一部を構成するヒートスプレッダ１１４ｂ（１１４ａ）を示した図である。詳細には、図６（Ａ）はヒートスプレッダ１１４ｂ（１１４ａ）の平面図、図６（Ｂ）はヒートスプレッダ１１４ｂ（１１４ａ）の概略的な鉛直断面図である。   FIG. 5 is a view showing a metal plate 115b (115a) constituting a part of the power semiconductor module 200 of the first embodiment. Specifically, FIG. 5A is a plan view of the metal plate 115b (115a), and FIG. 5B is a schematic vertical sectional view of the metal plate 115b (115a). FIG. 6 is a view showing a heat spreader 114b (114a) constituting a part of the power semiconductor module 200 of the first embodiment. Specifically, FIG. 6A is a plan view of the heat spreader 114b (114a), and FIG. 6B is a schematic vertical sectional view of the heat spreader 114b (114a).

図７は第１の実施形態のパワー半導体モジュール２００の一部を構成するゲート信号中継部材１２０を示した図である。詳細には、図７（Ａ）はゲート信号中継部材１２０の平面図、図７（Ｂ）はゲート信号中継部材１２０の正面図、図７（Ｃ）はゲート信号中継部材１２０の底面図、図７（Ｄ）はゲート信号中継部材１２０の概略的な鉛直断面図である。図８はパワー半導体チップ（サイリスタチップ）１０２、電極板１１３、電極板１１２ｃ、金属板１１５ｂ、ヒートスプレッダ１１４ｂ、ゲート信号中継部材１２０などによって構成される組立体Ｕ１を示した図である。詳細には、図８（Ａ）は組立体Ｕ１の分解組立図、図８（Ｂ）は組立体Ｕ１の概略的な鉛直断面図である。   FIG. 7 is a view showing a gate signal relay member 120 constituting a part of the power semiconductor module 200 of the first embodiment. Specifically, FIG. 7A is a plan view of the gate signal relay member 120, FIG. 7B is a front view of the gate signal relay member 120, and FIG. 7C is a bottom view of the gate signal relay member 120. 7 (D) is a schematic vertical sectional view of the gate signal relay member 120. FIG. 8 is a view showing an assembly U1 including a power semiconductor chip (thyristor chip) 102, an electrode plate 113, an electrode plate 112c, a metal plate 115b, a heat spreader 114b, a gate signal relay member 120, and the like. Specifically, FIG. 8A is an exploded view of the assembly U1, and FIG. 8B is a schematic vertical sectional view of the assembly U1.

図９は第１の実施形態のパワー半導体モジュール２００の一部を構成するパワー半導体チップ（ダイオードチップ）１０１を示した図である。詳細には、図９（Ａ）はパワー半導体チップ（ダイオードチップ）１０１の底面図、図９（Ｂ）はパワー半導体チップ（ダイオードチップ）１０１の概略的な鉛直断面図、図９（Ｃ）はパワー半導体チップ（ダイオードチップ）１０１の平面図である。図１０はパワー半導体チップ（ダイオードチップ）１０１、電極板１１２ａ，１１２ｂ、金属板１１５ａ、ヒートスプレッダ１１４ａなどによって構成される組立体Ｕ２を示した図である。詳細には、図１０（Ａ）は組立体Ｕ２の分解組立図、図１０（Ｂ）は組立体Ｕ２の概略的な鉛直断面図である。   FIG. 9 is a diagram showing a power semiconductor chip (diode chip) 101 that constitutes a part of the power semiconductor module 200 of the first embodiment. Specifically, FIG. 9A is a bottom view of the power semiconductor chip (diode chip) 101, FIG. 9B is a schematic vertical sectional view of the power semiconductor chip (diode chip) 101, and FIG. 1 is a plan view of a power semiconductor chip (diode chip) 101. FIG. FIG. 10 is a view showing an assembly U2 including a power semiconductor chip (diode chip) 101, electrode plates 112a and 112b, a metal plate 115a, a heat spreader 114a, and the like. Specifically, FIG. 10A is an exploded view of the assembly U2, and FIG. 10B is a schematic vertical sectional view of the assembly U2.

図１１は第１の実施形態のパワー半導体モジュール２００の一部を構成する絶縁基板１０３ａ，１０３ｂ、ベース板１０４などによって構成される組立体を示した図である。詳細には、図１１（Ａ）は絶縁基板１０３ａ，１０３ｂ、ベース板１０４などによって構成される組立体の平面図、図１１（Ｂ）は絶縁基板１０３ａ，１０３ｂ、ベース板１０４などによって構成される組立体の正面図である。図１２は図１１に示す組立体上に端子１０６，１０７，１０８，１０９を配置することによって構成される組立体を示した図である。詳細には、図１２（Ａ）は図１１に示す組立体上に端子１０６，１０７，１０８，１０９を配置することによって構成される組立体の平面図、図１２（Ｂ）は図１１に示す組立体上に端子１０６，１０７，１０８，１０９を配置することによって構成される組立体の正面図である。   FIG. 11 is an illustration showing an assembly including insulating substrates 103a and 103b, a base plate 104, and the like that constitute a part of the power semiconductor module 200 of the first embodiment. Specifically, FIG. 11A is a plan view of an assembly including the insulating substrates 103a and 103b and the base plate 104, and FIG. 11B is configured with the insulating substrates 103a and 103b and the base plate 104. It is a front view of an assembly. FIG. 12 is a view showing an assembly configured by arranging terminals 106, 107, 108, and 109 on the assembly shown in FIG. Specifically, FIG. 12 (A) is a plan view of an assembly configured by arranging terminals 106, 107, 108, and 109 on the assembly shown in FIG. 11, and FIG. 12 (B) is shown in FIG. It is a front view of the assembly comprised by arrange | positioning the terminal 106,107,108,109 on an assembly.

図１３は図１２に示す組立体上に組立体Ｕ１（図８（Ｂ）参照）および組立体Ｕ２（図１０（Ｂ）参照）を配置することによって構成される組立体を示した図である。詳細には、図１３（Ａ）は図１２に示す組立体上に組立体Ｕ１（図８（Ｂ）参照）および組立体Ｕ２（図１０（Ｂ）参照）を配置することによって構成される組立体の平面図、図１３（Ｂ）は図１２に示す組立体上に組立体Ｕ１（図８（Ｂ）参照）および組立体Ｕ２（図１０（Ｂ）参照）を配置することによって構成される組立体の正面図である。図１４は図１３に示す組立体上に接続部材１０５ａ，１０５ｂを配置することによって構成される組立体を示した図である。詳細には、図１４（Ａ）は図１３に示す組立体上に接続部材１０５ａ，１０５ｂを配置することによって構成される組立体の平面図、図１４（Ｂ）は図１３に示す組立体上に接続部材１０５ａ，１０５ｂを配置することによって構成される組立体の正面図である。   FIG. 13 is a view showing an assembly configured by disposing the assembly U1 (see FIG. 8B) and the assembly U2 (see FIG. 10B) on the assembly shown in FIG. . Specifically, FIG. 13A shows a set constituted by disposing an assembly U1 (see FIG. 8B) and an assembly U2 (see FIG. 10B) on the assembly shown in FIG. A three-dimensional plan view, FIG. 13B, is configured by arranging the assembly U1 (see FIG. 8B) and the assembly U2 (see FIG. 10B) on the assembly shown in FIG. It is a front view of an assembly. FIG. 14 is a view showing an assembly configured by disposing connection members 105a and 105b on the assembly shown in FIG. Specifically, FIG. 14A is a plan view of an assembly configured by disposing connection members 105a and 105b on the assembly shown in FIG. 13, and FIG. 14B is an assembly on the assembly shown in FIG. It is a front view of the assembly comprised by arrange | positioning connection member 105a, 105b to.

図１５は図１４に示す組立体上に接続部材１１０および接続部材１１１を配置することによって構成される組立体を示した図である。詳細には、図１５（Ａ）は図１４に示す組立体上に接続部材１１０および接続部材１１１を配置することによって構成される組立体の平面図、図１５（Ｂ）は図１４に示す組立体上に接続部材１１０および接続部材１１１を配置することによって構成される組立体の正面図である。図１６は第１の実施形態のパワー半導体モジュール２００の一部を構成する接続部材１１１の部品図である。詳細には、図１６（Ａ）は接続部材１１１の左側面図、図１６（Ｂ）は接続部材１１１の平面図、図１６（Ｃ）は図１６（Ｂ）のＡ−Ａ線に沿った接続部材１１１の鉛直断面図、図１６（Ｄ）は接続部材１１１の正面図である。   FIG. 15 is a view showing an assembly configured by disposing the connection member 110 and the connection member 111 on the assembly shown in FIG. Specifically, FIG. 15A is a plan view of an assembly configured by disposing the connecting member 110 and the connecting member 111 on the assembly shown in FIG. 14, and FIG. 15B is a set shown in FIG. It is a front view of the assembly comprised by arrange | positioning the connection member 110 and the connection member 111 on a solid. FIG. 16 is a component diagram of the connection member 111 constituting a part of the power semiconductor module 200 of the first embodiment. Specifically, FIG. 16A is a left side view of the connection member 111, FIG. 16B is a plan view of the connection member 111, and FIG. 16C is taken along line AA in FIG. FIG. 16D is a front view of the connection member 111. FIG.

図１７は第１の実施形態のパワー半導体モジュール２００の一部を構成するゲート信号中継部材１２０と接続部材１１１との関係を示した図である。詳細には、図１７（Ａ）はゲート信号中継部材１２０と接続部材１１１との関係を説明するための概略的な分解組立鉛直断面図である。図１７（Ｂ）はゲート信号中継部材１２０と接続部材１１１とが半田接合された後におけるゲート信号中継部材１２０、接続部材１１１などの概略的な鉛直断面図である。   FIG. 17 is a view showing the relationship between the gate signal relay member 120 and the connecting member 111 that constitute a part of the power semiconductor module 200 of the first embodiment. Specifically, FIG. 17A is a schematic exploded vertical sectional view for explaining the relationship between the gate signal relay member 120 and the connection member 111. FIG. 17B is a schematic vertical sectional view of the gate signal relay member 120, the connection member 111, and the like after the gate signal relay member 120 and the connection member 111 are soldered together.

図１８は第１の実施形態のパワー半導体モジュール２００の一部を構成するゲート信号中継部材１２０と接続部材１１１との関係を示した図である。詳細には、図１８（Ａ）はゲート信号中継部材１２０と接続部材１１１との関係を説明するための概略的な鉛直断面図である。図１８（Ｂ）は上下方向に投影されたゲート信号中継部材１２０（図１８（Ａ）参照）の上側部分１２０ｂ（図１８（Ａ）参照）の上端部１２０ｂ１（図１８（Ａ）参照）の輪郭Ｃ１２０ｂ１と、上下方向に投影された接続部材１１１（図１８（Ａ）参照）の先端側部分１１１ｂ（図１８（Ａ）参照）の貫通穴１１１ｂ１（図１８（Ａ）参照）の輪郭Ｃ１１１ｂ１との関係を示した図である。図１８（Ｃ）は図１８（Ｂ）の拡大図である。詳細には、図１８（Ｃ）はゲート信号中継部材１２０に対する接続部材１１１の水平方向の位置ずれが存在しない場合における輪郭Ｃ１２０ｂ１と輪郭Ｃ１１１ｂ１との関係を示した図である。図１８（Ｄ）〜図１８（Ｇ）はゲート信号中継部材１２０に対する接続部材１１１の水平方向の位置ずれが存在するものの、その位置ずれが許容範囲内である場合における輪郭Ｃ１２０ｂ１と輪郭Ｃ１１１ｂ１との関係を示した図である。   FIG. 18 is a view showing the relationship between the gate signal relay member 120 and the connecting member 111 that constitute a part of the power semiconductor module 200 of the first embodiment. Specifically, FIG. 18A is a schematic vertical sectional view for explaining the relationship between the gate signal relay member 120 and the connection member 111. 18B shows an upper end portion 120b1 (see FIG. 18A) of the upper portion 120b (see FIG. 18A) of the gate signal relay member 120 (see FIG. 18A) projected in the vertical direction. The contour C120b1 and the contour C111b1 of the through hole 111b1 (see FIG. 18A) of the tip end portion 111b (see FIG. 18A) of the connecting member 111 (see FIG. 18A) projected in the vertical direction FIG. FIG. 18C is an enlarged view of FIG. Specifically, FIG. 18C is a diagram showing the relationship between the contour C120b1 and the contour C111b1 when there is no horizontal displacement of the connecting member 111 with respect to the gate signal relay member 120. 18 (D) to 18 (G), although there is a horizontal displacement of the connecting member 111 with respect to the gate signal relay member 120, the contour C120b1 and the contour C111b1 when the displacement is within an allowable range. It is the figure which showed the relationship.

図１９は引用文献１に記載されたパワー半導体モジュールの一部を構成するゲート信号中継部材１２０’と接続部材（ゲート信号入力端子）１１１’との関係を示した図である。詳細には、図１９（Ａ）はゲート信号中継部材１２０’と接続部材（ゲート信号入力端子）１１１’との関係を説明するための概略的な鉛直断面図である。図１９（Ｂ）は上下方向に投影されたゲート信号中継部材１２０’（図１９（Ａ）参照）の上側部分１２０ｂ’（図１９（Ａ）参照）の上端部１２０ｂ１’（図１９（Ａ）参照）の輪郭Ｃ１２０ｂ１’と、その中央に形成された穴１２０ｂ１ａ’（図１９（Ａ）参照）の輪郭Ｃ１２０ｂ１ａ’と、上下方向に投影された接続部材（ゲート信号入力端子）１１１’（図１９（Ａ）参照）の先端側部分１１１ｂ’（図１９（Ａ）参照）から下側に延びている突起１１１ｂ１’（図１９（Ａ）参照）の輪郭Ｃ１１１ｂ１’との関係を示した図である。図１９（Ｃ）は図１９（Ｂ）の拡大図である。詳細には、図１９（Ｃ）はゲート信号中継部材１２０’に対する接続部材（ゲート信号入力端子）１１１’の水平方向の位置ずれが存在しない場合における輪郭Ｃ１２０ｂ１’と輪郭Ｃ１２０ｂ１ａ’と輪郭Ｃ１１１ｂ１’との関係を示した図である。図１９（Ｄ）は図１８（Ｄ）と同程度にゲート信号中継部材１２０’に対する接続部材（ゲート信号入力端子）１１１’の水平方向の位置ずれが存在する場合であって、その位置ずれが許容範囲外である場合における輪郭Ｃ１２０ｂ１’と輪郭Ｃ１２０ｂ１ａ’と輪郭Ｃ１１１ｂ１’との関係を示した図である。図１９（Ｅ）は図１８（Ｅ）と同程度にゲート信号中継部材１２０’に対する接続部材（ゲート信号入力端子）１１１’の水平方向の位置ずれが存在する場合であって、その位置ずれが許容範囲外である場合における輪郭Ｃ１２０ｂ１’と輪郭Ｃ１２０ｂ１ａ’と輪郭Ｃ１１１ｂ１’との関係を示した図である。図１９（Ｆ）は図１８（Ｆ）と同程度にゲート信号中継部材１２０’に対する接続部材（ゲート信号入力端子）１１１’の水平方向の位置ずれが存在する場合であって、その位置ずれが許容範囲外である場合における輪郭Ｃ１２０ｂ１’と輪郭Ｃ１２０ｂ１ａ’と輪郭Ｃ１１１ｂ１’との関係を示した図である。図１９（Ｇ）は図１８（Ｇ）と同程度にゲート信号中継部材１２０’に対する接続部材（ゲート信号入力端子）１１１’の水平方向の位置ずれが存在する場合であって、その位置ずれが許容範囲外である場合における輪郭Ｃ１２０ｂ１’と輪郭Ｃ１２０ｂ１ａ’と輪郭Ｃ１１１ｂ１’との関係を示した図である。   FIG. 19 is a view showing a relationship between a gate signal relay member 120 ′ and a connecting member (gate signal input terminal) 111 ′ constituting a part of the power semiconductor module described in the cited document 1. Specifically, FIG. 19A is a schematic vertical sectional view for explaining the relationship between the gate signal relay member 120 ′ and the connecting member (gate signal input terminal) 111 ′. FIG. 19B shows an upper end portion 120b1 ′ (see FIG. 19A) of the upper portion 120b ′ (see FIG. 19A) of the gate signal relay member 120 ′ (see FIG. 19A) projected in the vertical direction. (See FIG. 19), a contour C120b1 ′ formed in the center of the hole 120b1a ′ (see FIG. 19A), and a connecting member (gate signal input terminal) 111 ′ projected in the vertical direction (see FIG. 19). It is the figure which showed the relationship with the outline C111b1 'of protrusion 111b1' (refer FIG. 19 (A)) extended below from the front end side part 111b '(refer FIG. 19 (A)) of (A). . FIG. 19C is an enlarged view of FIG. Specifically, FIG. 19C shows the contour C120b1 ′, the contour C120b1a ′, and the contour C111b1 ′ when there is no horizontal displacement of the connecting member (gate signal input terminal) 111 ′ with respect to the gate signal relay member 120 ′. FIG. FIG. 19D shows a case where the displacement in the horizontal direction of the connecting member (gate signal input terminal) 111 ′ with respect to the gate signal relay member 120 ′ exists to the same extent as in FIG. 18D. It is the figure which showed the relationship between outline C120b1 ', outline C120b1a', and outline C111b1 'in the case of being outside an allowable range. FIG. 19E shows a case where there is a horizontal displacement of the connecting member (gate signal input terminal) 111 ′ with respect to the gate signal relay member 120 ′ to the same extent as in FIG. 18E. It is the figure which showed the relationship between outline C120b1 ', outline C120b1a', and outline C111b1 'in the case of being outside an allowable range. FIG. 19F shows a case where there is a horizontal displacement of the connecting member (gate signal input terminal) 111 ′ with respect to the gate signal relay member 120 ′ to the same extent as in FIG. 18F. It is the figure which showed the relationship between outline C120b1 ', outline C120b1a', and outline C111b1 'in the case of being outside an allowable range. FIG. 19G shows a case where there is a horizontal displacement of the connecting member (gate signal input terminal) 111 ′ with respect to the gate signal relay member 120 ′ to the same extent as in FIG. 18G. It is the figure which showed the relationship between outline C120b1 ', outline C120b1a', and outline C111b1 'in the case of being outside an allowable range.

図２０は図１５に示す組立体上にケース１１８を配置することによって構成される組立体を示した図である。詳細には、図２０は図１５に示す組立体上にケース１１８を配置することによって構成される組立体の平面図である。図２１は第１の実施形態のパワー半導体モジュール２００の一部を構成するケース１１８の部品図である。詳細には、図２１（Ａ）はケース１１８の平面図、図２１（Ｂ）は図２１（Ａ）のＢ−Ｂ線に沿ったケース１１８の概略的な鉛直断面図である。   FIG. 20 is a view showing an assembly configured by arranging a case 118 on the assembly shown in FIG. Specifically, FIG. 20 is a plan view of an assembly configured by placing a case 118 on the assembly shown in FIG. FIG. 21 is a component diagram of the case 118 that constitutes a part of the power semiconductor module 200 of the first embodiment. Specifically, FIG. 21A is a plan view of the case 118, and FIG. 21B is a schematic vertical sectional view of the case 118 taken along line BB in FIG. 21A.

第１の実施形態のパワー半導体モジュール２００では、図２に示すように、大電流が流れるためのカソード電極１０２ａがパワー半導体チップ（サイリスタチップ）１０２の上面に形成されている。また、パワー半導体チップ（サイリスタチップ）１０２の上面のうちのカソード電極１０２ａが形成されていない部分に、ゲート電極１０２ｂが形成されている。更に、大電流が流れるためのアノード電極１０２ｃがパワー半導体チップ（サイリスタチップ）１０２の下面に形成されている。   In the power semiconductor module 200 of the first embodiment, as shown in FIG. 2, a cathode electrode 102 a for flowing a large current is formed on the upper surface of the power semiconductor chip (thyristor chip) 102. A gate electrode 102b is formed on a portion of the upper surface of the power semiconductor chip (thyristor chip) 102 where the cathode electrode 102a is not formed. Further, an anode electrode 102 c for flowing a large current is formed on the lower surface of the power semiconductor chip (thyristor chip) 102.

第１の実施形態のパワー半導体モジュール２００では、製造時に、図８（Ａ）に示すように、ヒートスプレッダ１１４ｂ（図６参照）上に半田１２１ｄ４を介して電極板１１２ｃ（図４参照）が配置される。更に、電極板１１２ｃ（図４参照）とパワー半導体チップ（サイリスタチップ）１０２（図２参照）のアノード電極１０２ｃ（図２参照）とが対向するように、電極板１１２ｃ（図４参照）上に半田１２１ｄ２を介してパワー半導体チップ（サイリスタチップ）１０２（図２参照）が配置される。また、パワー半導体チップ（サイリスタチップ）１０２（図２参照）のカソード電極１０２ａ（図２参照）と電極板１１３（図３参照）とが対向するように、パワー半導体チップ（サイリスタチップ）１０２（図２参照）上に、半田１２１ｄ１を介して、穴１１３ａ（図３参照）を有する電極板１１３（図３参照）が配置される。   In the power semiconductor module 200 of the first embodiment, as shown in FIG. 8 (A), the electrode plate 112c (see FIG. 4) is disposed on the heat spreader 114b (see FIG. 6) via the solder 121d4 at the time of manufacture. The Further, on the electrode plate 112c (see FIG. 4), the electrode plate 112c (see FIG. 4) and the anode electrode 102c (see FIG. 2) of the power semiconductor chip (thyristor chip) 102 (see FIG. 2) face each other. A power semiconductor chip (thyristor chip) 102 (see FIG. 2) is arranged via the solder 121d2. Further, the power semiconductor chip (thyristor chip) 102 (see FIG. 2) is arranged so that the cathode electrode 102a (see FIG. 2) of the power semiconductor chip (thyristor chip) 102 (see FIG. 2) and the electrode plate 113 (see FIG. 3) face each other. 2), an electrode plate 113 (see FIG. 3) having a hole 113a (see FIG. 3) is disposed through the solder 121d1.

更に、第１の実施形態のパワー半導体モジュール２００では、製造時に、図８（Ａ）に示すように、穴１１３ａ（図３参照）を有する電極板１１３（図３参照）上に、半田１２１ｄ３を介して、穴１１５ｂ１（図５参照）を有する金属板１１５ｂ（図５参照）が配置される。また、パワー半導体チップ（サイリスタチップ）１０２（図２参照）のゲート電極１０２ｂ（図２参照）とゲート信号中継部材１２０（図７参照）の下側部分１２０ａ（図７参照）の下面とが対向するように、パワー半導体チップ（サイリスタチップ）１０２（図２参照）上に半田１２１ａを介してゲート信号中継部材１２０（図７参照）が配置される。   Furthermore, in the power semiconductor module 200 of the first embodiment, as shown in FIG. 8A, the solder 121d3 is placed on the electrode plate 113 (see FIG. 3) having the hole 113a (see FIG. 3) at the time of manufacture. A metal plate 115b (see FIG. 5) having a hole 115b1 (see FIG. 5) is disposed therethrough. Further, the gate electrode 102b (see FIG. 2) of the power semiconductor chip (thyristor chip) 102 (see FIG. 2) and the lower surface of the lower portion 120a (see FIG. 7) of the gate signal relay member 120 (see FIG. 7) face each other. As described above, the gate signal relay member 120 (see FIG. 7) is disposed on the power semiconductor chip (thyristor chip) 102 (see FIG. 2) via the solder 121a.

第１の実施形態のパワー半導体モジュール２００では、次いで、製造時に、半田１２１ｄ４，１２１ｄ２，１２１ｄ１，１２１ｄ３，１２１ａ（図８（Ａ）参照）が溶融せしめられた後に固化せしめられ、その結果、図８（Ｂ）に示すような組立体Ｕ１が形成される。   In the power semiconductor module 200 of the first embodiment, the solder 121d4, 121d2, 121d1, 121d3, 121a (see FIG. 8A) (see FIG. 8A) is then solidified after being manufactured, and as a result, as shown in FIG. An assembly U1 as shown in (B) is formed.

また、第１の実施形態のパワー半導体モジュール２００では、図１（Ｃ）に示すように、パワー半導体チップ（サイリスタチップ）１０２を流れた大電流を還流させるためのパワー半導体チップ（ダイオードチップ）１０１が設けられている。詳細には、図９に示すように、大電流が流れるためのカソード電極１０１ｂがパワー半導体チップ（ダイオードチップ）１０１の上面に形成されている。また、大電流が流れるためのアノード電極１０１ａがパワー半導体チップ（ダイオードチップ）１０１の下面に形成されている。   Further, in the power semiconductor module 200 of the first embodiment, as shown in FIG. 1C, a power semiconductor chip (diode chip) 101 for circulating a large current flowing through the power semiconductor chip (thyristor chip) 102. Is provided. Specifically, as shown in FIG. 9, a cathode electrode 101 b through which a large current flows is formed on the upper surface of the power semiconductor chip (diode chip) 101. Further, an anode electrode 101 a for flowing a large current is formed on the lower surface of the power semiconductor chip (diode chip) 101.

第１の実施形態のパワー半導体モジュール２００では、製造時に、図１０（Ａ）に示すように、ヒートスプレッダ１１４ｂ（図６参照）と同一形状に形成されたヒートスプレッダ１１４ａ（図６参照）上、に半田１２１ｅ４を介して、電極板１１２ｃ（図４参照）と同一形状に形成された電極板１１２ｂ（図４参照）が配置される。更に、電極板１１２ｂ（図４参照）とパワー半導体チップ（ダイオードチップ）１０１（図９参照）のアノード電極１０１ａ（図９参照）とが対向するように、電極板１１２ｂ（図４参照）上に半田１２１ｅ２を介してパワー半導体チップ（ダイオードチップ）１０１（図９参照）が配置される。また、パワー半導体チップ（ダイオードチップ）１０１（図９参照）のカソード電極１０１ｂ（図９参照）と、電極板１１２ｃ（図４参照）と同一形状に形成された電極板１１２ａ（図４参照）とが対向するように、パワー半導体チップ（ダイオードチップ）１０１（図９参照）上に半田１２１ｅ１を介して電極板１１２ａ（図４参照）が配置される。   In the power semiconductor module 200 of the first embodiment, as shown in FIG. 10A, solder is applied on the heat spreader 114a (see FIG. 6) formed in the same shape as the heat spreader 114b (see FIG. 6). An electrode plate 112b (see FIG. 4) formed in the same shape as the electrode plate 112c (see FIG. 4) is arranged via 121e4. Furthermore, the electrode plate 112b (see FIG. 4) and the anode electrode 101a (see FIG. 9) of the power semiconductor chip (diode chip) 101 (see FIG. 9) face each other on the electrode plate 112b (see FIG. 4). A power semiconductor chip (diode chip) 101 (see FIG. 9) is arranged via the solder 121e2. Also, the cathode electrode 101b (see FIG. 9) of the power semiconductor chip (diode chip) 101 (see FIG. 9) and the electrode plate 112a (see FIG. 4) formed in the same shape as the electrode plate 112c (see FIG. 4) Are disposed on the power semiconductor chip (diode chip) 101 (see FIG. 9) via the solder 121e1.

更に、第１の実施形態のパワー半導体モジュール２００では、製造時に、図１０（Ａ）に示すように、電極板１１２ａ（図４参照）上に、半田１２１ｅ３を介して、金属板１１５ｂ（図５参照）と同一形状に形成された金属板１１５ａ（図５参照）が配置される。   Furthermore, in the power semiconductor module 200 of the first embodiment, at the time of manufacture, as shown in FIG. 10A, the metal plate 115b (FIG. 5) is placed on the electrode plate 112a (see FIG. 4) via the solder 121e3. The metal plate 115a (see FIG. 5) formed in the same shape as that of the reference is disposed.

第１の実施形態のパワー半導体モジュール２００では、次いで、製造時に、半田１２１ｅ４，１２１ｅ２，１２１ｅ１，１２１ｅ３（図１０（Ａ）参照）が溶融せしめられた後に固化せしめられ、その結果、図１０（Ｂ）に示すような組立体Ｕ２が形成される。   In the power semiconductor module 200 of the first embodiment, the solder 121e4, 121e2, 121e1, 121e3 (see FIG. 10A) (see FIG. 10A) is then solidified after being manufactured, and as a result, as shown in FIG. An assembly U2 as shown in FIG.

また、第１の実施形態のパワー半導体モジュール２００では、図１１に示すように、導体パターン１０３ａ２ａと導体パターン１０３ａ２ｂとを電気的に絶縁する絶縁層１０３ａ１を有する絶縁基板１０３ａの下面が、例えば半田などを介してベース板１０４の上面に接合されている。更に、導体パターン１０３ｂ２ａと導体パターン１０３ｂ２ｂとを電気的に絶縁する絶縁層１０３ｂ１を有する絶縁基板１０３ｂであって、絶縁基板１０３ａと同一形状に形成された絶縁基板１０３ｂの下面が、例えば半田などを介してベース板１０４の上面に接合されている。   Further, in the power semiconductor module 200 of the first embodiment, as shown in FIG. 11, the lower surface of the insulating substrate 103a having the insulating layer 103a1 that electrically insulates the conductor pattern 103a2a and the conductor pattern 103a2b is, for example, solder or the like. It is joined to the upper surface of the base plate 104 via Furthermore, an insulating substrate 103b having an insulating layer 103b1 that electrically insulates the conductor pattern 103b2a and the conductor pattern 103b2b, and the lower surface of the insulating substrate 103b formed in the same shape as the insulating substrate 103a is connected via, for example, solder. Are joined to the upper surface of the base plate 104.

第１の実施形態のパワー半導体モジュール２００では、製造時に、図１２に示すように、絶縁基板１０３ａ（図１１参照）の導体パターン１０３ａ２ａ（図１１（Ａ）参照）上に、半田を介して端子１０８（図１２（Ａ）参照）が配置される。また、絶縁基板１０３ａ（図１１参照）の導体パターン１０３ａ２ｂ（図１１（Ａ）参照）上に、半田を介して端子１０６（図１２参照）が配置される。更に、絶縁基板１０３ｂ（図１１参照）の導体パターン１０３ｂ２ａ（図１１（Ａ）参照）上に、半田を介して端子１０９（図１２（Ａ）参照）が配置される。また、絶縁基板１０３ｂ（図１１参照）の導体パターン１０３ｂ２ｂ（図１１（Ａ）参照）上に、半田を介して端子１０７（図１２参照）が配置される。   In the power semiconductor module 200 of the first embodiment, at the time of manufacture, as shown in FIG. 12, terminals are formed on the conductor pattern 103a2a (see FIG. 11A) of the insulating substrate 103a (see FIG. 11) via solder. 108 (see FIG. 12A) is arranged. Further, the terminal 106 (see FIG. 12) is disposed on the conductor pattern 103a2b (see FIG. 11A) of the insulating substrate 103a (see FIG. 11) via solder. Further, a terminal 109 (see FIG. 12A) is disposed on the conductor pattern 103b2a (see FIG. 11A) of the insulating substrate 103b (see FIG. 11) via solder. Further, the terminal 107 (see FIG. 12) is disposed on the conductor pattern 103b2b (see FIG. 11A) of the insulating substrate 103b (see FIG. 11) via solder.

第１の実施形態のパワー半導体モジュール２００では、次いで、製造時に、図１３に示すように、端子１０９（図１２（Ａ）参照）の下側部分（水平部分）の上に、半田を介して組立体Ｕ１（図８（Ｂ）参照）が配置される。その結果、パワー半導体チップ（サイリスタチップ）１０２（図１（Ｃ）および図２参照）の下面のアノード電極（図２参照）１０２ｃと端子１０９（図１（Ｃ）および図１３（Ａ）参照）とが電気的に接続される。更に、端子１０８（図１２（Ａ）参照）の下側部分（水平部分）の上に、半田を介して組立体Ｕ２（図１０（Ｂ）参照）が配置される。その結果、パワー半導体チップ（ダイオードチップ）１０１（図１（Ｃ）および図９参照）の下面のアノード電極（図９参照）１０１ａと端子１０８（図１（Ｃ）および図１３（Ａ）参照）とが電気的に接続される。   In the power semiconductor module 200 of the first embodiment, at the time of manufacture, as shown in FIG. 13, the solder is placed on the lower portion (horizontal portion) of the terminal 109 (see FIG. 12A). An assembly U1 (see FIG. 8B) is arranged. As a result, the anode electrode (see FIG. 2) 102c and the terminal 109 (see FIGS. 1C and 13A) on the lower surface of the power semiconductor chip (thyristor chip) 102 (see FIGS. 1C and 2). Are electrically connected. Further, an assembly U2 (see FIG. 10B) is disposed on the lower portion (horizontal portion) of the terminal 108 (see FIG. 12A) via solder. As a result, the anode electrode (see FIG. 9) 101a and the terminal 108 (see FIGS. 1C and 13A) on the lower surface of the power semiconductor chip (diode chip) 101 (see FIGS. 1C and 9). Are electrically connected.

第１の実施形態のパワー半導体モジュール２００では、次いで、製造時に、図１４に示すように、組立体Ｕ１（図８（Ｂ）および図１３参照）の金属板１１５ｂ（図８（Ｂ）および図１３参照）の上に、半田を介して接続部材１０５ａ（図１４参照）の右側（図１４の右側）部分が配置されると共に、端子１０８（図１２（Ａ）参照）の下側部分（水平部分）の上に、半田を介して接続部材１０５ａ（図１４参照）の左側（図１４の左側）部分が配置される。その結果、パワー半導体チップ（サイリスタチップ）１０２（図１（Ｃ）および図２参照）の上面のカソード電極１０２ａ（図２参照）と端子１０８（図１（Ｃ）および図１４（Ａ）参照）とが電気的に接続される。また、組立体Ｕ２（図１０（Ｂ）および図１３参照）の金属板１１５ａ（図１０（Ｂ）および図１３参照）の上に、半田を介して、接続部材１０５ａ（図１４参照）と同一形状に形成された接続部材１０５ｂ（図１４参照）の左側（図１４の左側）部分が配置されると共に、端子１０９（図１２（Ａ）参照）の下側部分（水平部分）の上に、半田を介して接続部材１０５ｂ（図１４参照）の右側（図１４の右側）部分が配置される。その結果、パワー半導体チップ（ダイオードチップ）１０１（図１（Ｃ）および図９参照）の上面のカソード電極１０１ｂ（図９参照）と端子１０９（図１（Ｃ）および図１４（Ａ）参照）とが電気的に接続される。   In the power semiconductor module 200 of the first embodiment, at the time of manufacture, as shown in FIG. 14, the metal plate 115b (FIG. 8B and FIG. 8) of the assembly U1 (see FIG. 8B and FIG. 13) is then obtained. 13) is disposed on the right side (right side in FIG. 14) of the connecting member 105a (see FIG. 14) via solder, and the lower side portion (horizontal) of the terminal 108 (see FIG. 12A). The left part (left side in FIG. 14) of the connecting member 105a (see FIG. 14) is arranged on the part) via solder. As a result, the cathode electrode 102a (see FIG. 2) and the terminal 108 (see FIGS. 1C and 14A) on the upper surface of the power semiconductor chip (thyristor chip) 102 (see FIGS. 1C and 2). Are electrically connected. Further, the same as the connection member 105a (see FIG. 14) via the solder on the metal plate 115a (see FIGS. 10B and 13) of the assembly U2 (see FIG. 10B and FIG. 13). The left side (left side in FIG. 14) portion of the connecting member 105b (see FIG. 14) formed in the shape is disposed, and on the lower side portion (horizontal portion) of the terminal 109 (see FIG. 12A), The right side (right side in FIG. 14) portion of the connection member 105b (see FIG. 14) is disposed via the solder. As a result, the cathode electrode 101b (see FIG. 9) and the terminal 109 (see FIGS. 1C and 14A) on the upper surface of the power semiconductor chip (diode chip) 101 (see FIGS. 1C and 9). Are electrically connected.

第１の実施形態のパワー半導体モジュール２００では、次いで、製造時に、図１５に示すように、接続部材１０５ａ（図１４参照）の左側（図１４の左側）部分の上に、半田を介して接続部材１１０の後側（図１５（Ａ）の上側）部分が配置されると共に、端子１０６（図１２参照）の下側部分（水平部分）の上に、半田を介して接続部材１１０の前側（図１５（Ａ）の下側）部分が配置される。その結果、パワー半導体チップ（サイリスタチップ）１０２（図１（Ｃ）および図２参照）の上面のカソード電極１０２ａ（図２参照）と端子１０６（図１（Ｃ）および図１５参照）とが電気的に接続される。   In the power semiconductor module 200 of the first embodiment, as shown in FIG. 15, then, during manufacturing, the power semiconductor module 200 is connected via solder on the left side (left side of FIG. 14) of the connection member 105 a (see FIG. 14). A rear side (upper side of FIG. 15A) portion of the member 110 is disposed, and a front side (a front side) of the connection member 110 via solder on the lower side portion (horizontal portion) of the terminal 106 (see FIG. 12). The lower part of FIG. 15A is arranged. As a result, the cathode electrode 102a (see FIG. 2) on the upper surface of the power semiconductor chip (thyristor chip) 102 (see FIGS. 1C and 2) and the terminal 106 (see FIGS. 1C and 15) are electrically connected. Connected.

また、第１の実施形態のパワー半導体モジュール２００では、製造時に、図１５に示すように、端子１０７（図１２参照）の下側部分（水平部分）の上に、半田を介して接続部材１１１（図１６参照）の根元側部分１１１ａ（図１６参照）が配置されると共に、図１５および図１７に示すように、ゲート信号中継部材１２０（図１４および図１７参照）の上側部分１２０ｂ（図１７参照）の上端部１２０ｂ１（図１７（Ａ）参照）の上に、半田１２１ｂ（図１７参照）を介して接続部材１１１（図１７参照）の先端側部分１１１ｂ（図１７参照）が配置される。その結果、パワー半導体チップ（サイリスタチップ）１０２（図１（Ｃ）および図２参照）の上面のゲート電極１０２ｂ（図２参照）と端子１０７（図１（Ｃ）および図１５参照）とが電気的に接続される。   Further, in the power semiconductor module 200 of the first embodiment, at the time of manufacture, as shown in FIG. 15, the connecting member 111 is placed on the lower portion (horizontal portion) of the terminal 107 (see FIG. 12) via solder. A root portion 111a (see FIG. 16) of (see FIG. 16) is arranged, and as shown in FIGS. 15 and 17, an upper portion 120b (see FIG. 14) of the gate signal relay member 120 (see FIGS. 14 and 17). 17) (see FIG. 17), the distal end portion 111b (see FIG. 17) of the connecting member 111 (see FIG. 17) is disposed on the upper end portion 120b1 (see FIG. 17A) via the solder 121b (see FIG. 17). The As a result, the gate electrode 102b (see FIG. 2) on the upper surface of the power semiconductor chip (thyristor chip) 102 (see FIGS. 1C and 2) and the terminal 107 (see FIGS. 1C and 15) are electrically connected. Connected.

詳細には、第１の実施形態のパワー半導体モジュール２００では、パワー半導体チップ（サイリスタチップ）１０２（図１（Ｃ）および図２参照）の上面のゲート電極１０２ｂ（図２参照）に駆動信号を供給するための接続部材１１１（図１６参照）が板金材料によって形成されている。また、パワー半導体チップ（サイリスタチップ）１０２（図１（Ｃ）および図２参照）の上面のゲート電極１０２ｂ（図２参照）と接続部材１１１（図１６参照）とを電気的に接続するためのゲート信号中継部材１２０（図７参照）が設けられている。更に、ゲート信号中継部材１２０（図７参照）が、上下方向（図７（Ｂ）および図７（Ｄ）の上下方向）に延びている概略柱状に形成されている。   Specifically, in the power semiconductor module 200 of the first embodiment, a drive signal is applied to the gate electrode 102b (see FIG. 2) on the upper surface of the power semiconductor chip (thyristor chip) 102 (see FIGS. 1C and 2). A connecting member 111 (see FIG. 16) for supplying is formed of a sheet metal material. Further, the gate electrode 102b (see FIG. 2) on the upper surface of the power semiconductor chip (thyristor chip) 102 (see FIGS. 1C and 2) and the connection member 111 (see FIG. 16) are electrically connected. A gate signal relay member 120 (see FIG. 7) is provided. Furthermore, the gate signal relay member 120 (see FIG. 7) is formed in a substantially columnar shape extending in the vertical direction (vertical direction in FIGS. 7B and 7D).

また、第１の実施形態のパワー半導体モジュール２００では、図８に示すように、パワー半導体チップ（サイリスタチップ）１０２（図２および図８参照）の上面のゲート電極１０２ｂ（図２参照）と、ゲート信号中継部材１２０（図７および図８参照）の下側部分１２０ａ（図７参照）の下面とが、半田１２１ａ（図８（Ａ）参照）によって接合されている。更に、図１７に示すように、接続部材１１１の先端側部分１１１ｂと、ゲート信号中継部材１２０の上側部分１２０ｂ（図１７（Ａ）参照）の上端部１２０ｂ１（図１７（Ａ）参照）とが、半田１２１ｂによって接合されている。   In the power semiconductor module 200 of the first embodiment, as shown in FIG. 8, the gate electrode 102b (see FIG. 2) on the upper surface of the power semiconductor chip (thyristor chip) 102 (see FIGS. 2 and 8), The lower surface of the lower portion 120a (see FIG. 7) of the gate signal relay member 120 (see FIGS. 7 and 8) is joined by the solder 121a (see FIG. 8A). Furthermore, as shown in FIG. 17, the tip end portion 111b of the connection member 111 and the upper end portion 120b1 (see FIG. 17A) of the upper portion 120b of the gate signal relay member 120 (see FIG. 17A) are formed. Are joined by solder 121b.

そのため、第１の実施形態のパワー半導体モジュール２００によれば、端子１０７（図１（Ｃ）および図１５参照）、半田、接続部材１１１（図１５および図１７参照）、半田１２１ｂ（図１７参照）、ゲート信号中継部材１２０（図８および図１７参照）および半田１２１ａ（図８（Ａ）参照）を介してパワー半導体チップ（サイリスタチップ）１０２（図１（Ｃ）、図２および図８参照）の上面のゲート電極１０２ｂ（図２参照）に供給されるゲート信号によって、パワー半導体チップ（サイリスタチップ）１０２（図１（Ｃ）および図２参照）を介して端子１０８（図１（Ｃ）および図１５（Ａ）参照）と端子１０９（図１（Ｃ）および図１５（Ａ）参照）との間を流れる大電流を制御することができる。   Therefore, according to the power semiconductor module 200 of the first embodiment, the terminal 107 (see FIGS. 1C and 15), solder, the connection member 111 (see FIGS. 15 and 17), and the solder 121b (see FIG. 17). ), A power semiconductor chip (thyristor chip) 102 (see FIGS. 1C, 2 and 8) via a gate signal relay member 120 (see FIGS. 8 and 17) and solder 121a (see FIG. 8A). ) Through the power semiconductor chip (thyristor chip) 102 (see FIG. 1C and FIG. 2) by the gate signal supplied to the gate electrode 102b (see FIG. 2) on the upper surface of FIG. And a large current flowing between the terminal 109 (see FIGS. 1C and 15A) can be controlled.

第１の実施形態のパワー半導体モジュール２００では、次いで、製造時に、図２０に示すように、図１５に示す組立体のベース板１０４（図１５参照）の上に、例えば接着剤を介して、樹脂材料の成形によって形成されたケース１１８（図２０参照）が配置される。次いで、ケース１１８（図２０および図２１参照）の内側にゲル材を注入することによって、パワー半導体チップ（サイリスタチップ）１０２（図２参照）、パワー半導体チップ（ダイオードチップ）１０１（図９参照）などがゲル材によって覆われ、保護される。次いで、ケース１１８（図１、図２０および図２１参照）の上に、例えば接着剤を介してカバー１１９（図１参照）が配置され、その結果、図１に示す状態になる。   In the power semiconductor module 200 of the first embodiment, at the time of manufacture, as shown in FIG. 20, on the base plate 104 (see FIG. 15) of the assembly shown in FIG. A case 118 (see FIG. 20) formed by molding a resin material is disposed. Next, by injecting a gel material inside the case 118 (see FIGS. 20 and 21), the power semiconductor chip (thyristor chip) 102 (see FIG. 2) and the power semiconductor chip (diode chip) 101 (see FIG. 9). Etc. are covered and protected by a gel material. Next, a cover 119 (see FIG. 1) is disposed on the case 118 (see FIGS. 1, 20, and 21) via an adhesive, for example, and as a result, the state shown in FIG. 1 is obtained.

詳細には、第１の実施形態のパワー半導体モジュール２００では、図１６および図１７に示すように、接続部材１１１の先端側部分１１１ｂが水平に形成されている。更に、接続部材１１１の先端側部分１１１ｂに貫通穴１１１ｂ１が形成されている。また、図１８に示すように、上下方向に投影された貫通穴１１１ｂ１（図１８（Ａ）参照）の輪郭Ｃ１１１ｂ１（図１８（Ｂ）〜図１８（Ｇ）参照）が、上下方向に投影されたゲート信号中継部材１２０（図１８（Ａ）参照）の上側部分１２０ｂ（図１８（Ａ）参照）の上端部１２０ｂ１（図１８（Ａ）参照）の輪郭Ｃ１２０ｂ１（図１８（Ｂ）〜図１８（Ｇ）参照）よりも小さくなるように、貫通穴１１１ｂ１（図１８（Ａ）参照）の大きさが設定されている。   Specifically, in the power semiconductor module 200 of the first embodiment, as shown in FIGS. 16 and 17, the distal end side portion 111 b of the connection member 111 is formed horizontally. Furthermore, a through hole 111b1 is formed in the distal end portion 111b of the connection member 111. Further, as shown in FIG. 18, the contour C111b1 (see FIGS. 18B to 18G) of the through hole 111b1 (see FIG. 18A) projected in the vertical direction is projected in the vertical direction. The contour C120b1 (FIGS. 18B to 18) of the upper end portion 120b1 (see FIG. 18A) of the upper portion 120b (see FIG. 18A) of the gate signal relay member 120 (see FIG. 18A). The size of the through hole 111b1 (see FIG. 18A) is set to be smaller than (see (G)).

更に、第１の実施形態のパワー半導体モジュール２００では、製造時に、図１７（Ａ）に示すように、ゲート信号中継部材１２０の上側部分１２０ｂの上端部１２０ｂ１の上に半田１２１ｂが配置される。次いで、上下方向に投影された貫通穴１１１ｂ１（図１８（Ａ）参照）の輪郭Ｃ１１１ｂ１（図１８（Ｃ）〜図１８（Ｇ）参照）が、上下方向に投影されたゲート信号中継部材１２０（図１８（Ａ）参照）の上側部分１２０ｂ（図１８（Ａ）参照）の上端部１２０ｂ１（図１８（Ａ）参照）の輪郭Ｃ１２０ｂ１（図１８（Ｃ）〜図１８（Ｇ）参照）の内側に位置するように、接続部材１１１（図１７および図１８（Ａ）参照）がゲート信号中継部材１２０（図１７および図１８（Ａ）参照）に対して水平方向に位置決めされる。その結果、図１７（Ｂ）に示すように、半田１２１ｂが、接続部材１１１の先端側部分１１１ｂの下面と、ゲート信号中継部材１２０の上側部分１２０ｂ（図１７（Ａ）参照）の上端部１２０ｂ１（図１７（Ａ）参照）との間に位置する。   Furthermore, in the power semiconductor module 200 of the first embodiment, the solder 121b is disposed on the upper end portion 120b1 of the upper portion 120b of the gate signal relay member 120 as shown in FIG. Next, the gate signal relay member 120 (the contour C111b1 (see FIGS. 18C to 18G) of the through hole 111b1 (see FIG. 18A) projected in the vertical direction is projected in the vertical direction. The inside of the contour C120b1 (see FIGS. 18C to 18G) of the upper end portion 120b1 (see FIG. 18A) of the upper portion 120b (see FIG. 18A) of FIG. The connecting member 111 (see FIGS. 17 and 18A) is positioned in the horizontal direction with respect to the gate signal relay member 120 (see FIGS. 17 and 18A) so as to be positioned at the position. As a result, as shown in FIG. 17B, the solder 121b is connected to the lower surface of the tip end portion 111b of the connection member 111 and the upper end portion 120b1 of the upper portion 120b of the gate signal relay member 120 (see FIG. 17A). (See FIG. 17A).

つまり、第１の実施形態のパワー半導体モジュール２００では、接続部材１１１（図１６および図１７参照）をゲート信号中継部材１２０（図１７参照）に対して水平方向に位置決めする時に、接続部材１１１（図１８（Ａ）参照）の先端側部分１１１ｂ（図１８（Ａ）参照）の貫通穴１１１ｂ１（図１８（Ａ）参照）の輪郭Ｃ１１１ｂ１（図１８（Ｃ）〜図１８（Ｇ）参照）を、ゲート信号中継部材１２０（図１８（Ａ）参照）の上側部分１２０ｂ（図１８（Ａ）参照）の上端部１２０ｂ１（図１８（Ａ）参照）の輪郭Ｃ１２０ｂ１（図１８（Ｃ）〜図１８（Ｇ）参照）の内側に配置すればよい。   That is, in the power semiconductor module 200 of the first embodiment, when the connecting member 111 (see FIGS. 16 and 17) is positioned in the horizontal direction with respect to the gate signal relay member 120 (see FIG. 17), the connecting member 111 ( The contour C111b1 (see FIGS. 18C to 18G) of the through hole 111b1 (see FIG. 18A) of the tip side portion 111b (see FIG. 18A) of FIG. 18A). The contour C120b1 (FIGS. 18C to 18) of the upper end portion 120b1 (see FIG. 18A) of the upper portion 120b (see FIG. 18A) of the gate signal relay member 120 (see FIG. 18A). (See (G)).

詳細には、第１の実施形態のパワー半導体モジュール２００では、ゲート信号中継部材１２０（図１８（Ａ）参照）に対する接続部材１１１（図１８（Ａ）参照）の水平方向の位置ずれが存在しない場合、図１８（Ｃ）に示すように、輪郭Ｃ１１１ｂ１が輪郭Ｃ１２０ｂ１の内側に位置するため、ゲート信号中継部材１２０（図１８（Ａ）参照）に対する接続部材１１１（図１８（Ａ）参照）の水平方向の位置合わせがＯＫになる。更に、ゲート信号中継部材１２０（図１８（Ａ）参照）と接続部材１１１（図１８（Ａ）参照）との間に水平方向の位置ずれが存在する場合であっても、図１８（Ｄ）に示すように、接続部材１１１（図１８（Ａ）参照）の先端側部分１１１ｂ（図１８（Ａ）参照）の貫通穴１１１ｂ１（図１８（Ａ）参照）の輪郭Ｃ１１１ｂ１（図１８（Ｄ）参照）がゲート信号中継部材１２０（図１８（Ａ）参照）の上側部分１２０ｂ（図１８（Ａ）参照）の上端部１２０ｂ１（図１８（Ａ）参照）の輪郭Ｃ１２０ｂ１（図１８（Ｄ）参照）の内側に位置する場合には、ゲート信号中継部材１２０（図１８（Ａ）参照）に対する接続部材１１１（図１８（Ａ）参照）の水平方向の位置合わせがＯＫになる。   Specifically, in the power semiconductor module 200 of the first embodiment, there is no horizontal displacement of the connecting member 111 (see FIG. 18A) with respect to the gate signal relay member 120 (see FIG. 18A). In this case, since the contour C111b1 is located inside the contour C120b1, as shown in FIG. 18C, the connection member 111 (see FIG. 18A) with respect to the gate signal relay member 120 (see FIG. 18A). Horizontal alignment is OK. Further, even when there is a horizontal displacement between the gate signal relay member 120 (see FIG. 18A) and the connection member 111 (see FIG. 18A), FIG. As shown in FIG. 18, the contour C111b1 (FIG. 18D) of the through hole 111b1 (see FIG. 18A) of the tip end portion 111b (see FIG. 18A) of the connecting member 111 (see FIG. 18A). Reference) is an outline C120b1 (see FIG. 18D) of the upper end portion 120b1 (see FIG. 18A) of the upper portion 120b (see FIG. 18A) of the gate signal relay member 120 (see FIG. 18A). ) In the horizontal direction of the connecting member 111 (see FIG. 18A) with respect to the gate signal relay member 120 (see FIG. 18A) is OK.

また、ゲート信号中継部材１２０（図１８（Ａ）参照）と接続部材１１１（図１８（Ａ）参照）との間に水平方向の位置ずれが存在する場合であっても、図１８（Ｅ）に示すように、接続部材１１１（図１８（Ａ）参照）の先端側部分１１１ｂ（図１８（Ａ）参照）の貫通穴１１１ｂ１（図１８（Ａ）参照）の輪郭Ｃ１１１ｂ１（図１８（Ｅ）参照）がゲート信号中継部材１２０（図１８（Ａ）参照）の上側部分１２０ｂ（図１８（Ａ）参照）の上端部１２０ｂ１（図１８（Ａ）参照）の輪郭Ｃ１２０ｂ１（図１８（Ｅ）参照）の内側に位置する場合には、ゲート信号中継部材１２０（図１８（Ａ）参照）に対する接続部材１１１（図１８（Ａ）参照）の水平方向の位置合わせがＯＫになる。更に、ゲート信号中継部材１２０（図１８（Ａ）参照）と接続部材１１１（図１８（Ａ）参照）との間に水平方向の位置ずれが存在する場合であっても、図１８（Ｆ）に示すように、接続部材１１１（図１８（Ａ）参照）の先端側部分１１１ｂ（図１８（Ａ）参照）の貫通穴１１１ｂ１（図１８（Ａ）参照）の輪郭Ｃ１１１ｂ１（図１８（Ｆ）参照）がゲート信号中継部材１２０（図１８（Ａ）参照）の上側部分１２０ｂ（図１８（Ａ）参照）の上端部１２０ｂ１（図１８（Ａ）参照）の輪郭Ｃ１２０ｂ１（図１８（Ｆ）参照）の内側に位置する場合には、ゲート信号中継部材１２０（図１８（Ａ）参照）に対する接続部材１１１（図１８（Ａ）参照）の水平方向の位置合わせがＯＫになる。また、ゲート信号中継部材１２０（図１８（Ａ）参照）と接続部材１１１（図１８（Ａ）参照）との間に水平方向の位置ずれが存在する場合であっても、図１８（Ｇ）に示すように、接続部材１１１（図１８（Ａ）参照）の先端側部分１１１ｂ（図１８（Ａ）参照）の貫通穴１１１ｂ１（図１８（Ａ）参照）の輪郭Ｃ１１１ｂ１（図１８（Ｇ）参照）がゲート信号中継部材１２０（図１８（Ａ）参照）の上側部分１２０ｂ（図１８（Ａ）参照）の上端部１２０ｂ１（図１８（Ａ）参照）の輪郭Ｃ１２０ｂ１（図１８（Ｇ）参照）の内側に位置する場合には、ゲート信号中継部材１２０（図１８（Ａ）参照）に対する接続部材１１１（図１８（Ａ）参照）の水平方向の位置合わせがＯＫになる。   Even if there is a horizontal displacement between the gate signal relay member 120 (see FIG. 18A) and the connecting member 111 (see FIG. 18A), FIG. As shown in FIG. 18, the contour C111b1 (FIG. 18E) of the through hole 111b1 (see FIG. 18A) of the distal end portion 111b (see FIG. 18A) of the connecting member 111 (see FIG. 18A). Reference) is a contour C120b1 (see FIG. 18E) of the upper end portion 120b1 (see FIG. 18A) of the upper portion 120b (see FIG. 18A) of the gate signal relay member 120 (see FIG. 18A). ) In the horizontal direction of the connecting member 111 (see FIG. 18A) with respect to the gate signal relay member 120 (see FIG. 18A) is OK. Further, even when there is a horizontal displacement between the gate signal relay member 120 (see FIG. 18A) and the connecting member 111 (see FIG. 18A), FIG. As shown in FIG. 18, the contour C111b1 (FIG. 18F) of the through hole 111b1 (see FIG. 18A) of the tip end portion 111b (see FIG. 18A) of the connecting member 111 (see FIG. 18A). Reference) is an outline C120b1 (see FIG. 18F) of the upper end portion 120b1 (see FIG. 18A) of the upper portion 120b (see FIG. 18A) of the gate signal relay member 120 (see FIG. 18A). ) In the horizontal direction of the connecting member 111 (see FIG. 18A) with respect to the gate signal relay member 120 (see FIG. 18A) is OK. Further, even when there is a horizontal displacement between the gate signal relay member 120 (see FIG. 18A) and the connection member 111 (see FIG. 18A), FIG. As shown in FIG. 18, the contour C111b1 (FIG. 18G) of the through hole 111b1 (see FIG. 18A) of the tip end portion 111b (see FIG. 18A) of the connecting member 111 (see FIG. 18A). Reference) is an outline C120b1 (see FIG. 18G) of the upper end portion 120b1 (see FIG. 18A) of the upper portion 120b (see FIG. 18A) of the gate signal relay member 120 (see FIG. 18A). ) In the horizontal direction of the connecting member 111 (see FIG. 18A) with respect to the gate signal relay member 120 (see FIG. 18A) is OK.

一方、特許文献１に記載されたパワー半導体モジュールでは、接続部材（ゲート信号入力端子）１１１’（図１９（Ａ）参照）をゲート信号中継部材１２０’（図１９（Ａ）参照）に対して水平方向に位置決めする時に、接続部材（ゲート信号入力端子）１１１’（図１９（Ａ）参照）の先端側部分１１１ｂ’（図１９（Ａ）参照）から下側（図１９（Ａ）の下側）に延びている突起１１１ｂ１’（図１９（Ａ）参照）の輪郭Ｃ１１１ｂ１’（図１９（Ｂ）〜図１９（Ｇ）参照）を、ゲート信号中継部材１２０’（図１９（Ａ）参照）の上側部分１２０ｂ’（図１９（Ａ）参照）の上端部１２０ｂ１’（図１９（Ａ）参照）の中央に形成された穴１２０ｂ１ａ’（図１９（Ａ）参照）の輪郭Ｃ１２０ｂ１ａ’（図１９（Ｂ）〜図１９（Ｇ）参照）であって、ゲート信号中継部材１２０’（図１９（Ａ）参照）の上側部分１２０ｂ’（図１９（Ａ）参照）の上端部１２０ｂ１’（図１９（Ａ）参照）の輪郭Ｃ１２０ｂ１’（図１９（Ｂ）〜図１９（Ｇ）参照）より小さい輪郭Ｃ１２０ｂ１ａ’（図１９（Ｂ）〜図１９（Ｇ）参照）の内側に配置しなければならない   On the other hand, in the power semiconductor module described in Patent Document 1, the connecting member (gate signal input terminal) 111 ′ (see FIG. 19A) is connected to the gate signal relay member 120 ′ (see FIG. 19A). When positioning in the horizontal direction, from the tip side portion 111b ′ (see FIG. 19A) of the connecting member (gate signal input terminal) 111 ′ (see FIG. 19A) to the lower side (under FIG. 19A) The contour C111b1 ′ (see FIG. 19B to FIG. 19G) of the protrusion 111b1 ′ (see FIG. 19A) extending to the side) is connected to the gate signal relay member 120 ′ (see FIG. 19A). ) Of the upper portion 120b ′ (see FIG. 19A) of the upper portion 120b1 ′ (see FIG. 19A) of the upper portion 120b ′ (see FIG. 19A), the contour C120b1a ′ (see FIG. 19A) of the hole 120b1a ′ (see FIG. 19A). See 19 (B) to 19 (G) ) And an outline C120b1 ′ (see FIG. 19A) of the upper portion 120b1 (see FIG. 19A) of the upper portion 120b ′ (see FIG. 19A) of the gate signal relay member 120 ′ (see FIG. 19A). 19B (see FIGS. 19B to 19G)) must be placed inside the smaller contour C120b1a ′ (see FIGS. 19B to 19G).

詳細には、特許文献１に記載されたパワー半導体モジュールでは、ゲート信号中継部材１２０’（図１９（Ａ）参照）に対する接続部材（ゲート信号入力端子）１１１’（図１９（Ａ）参照）の水平方向の位置ずれが存在しない場合、図１９（Ｃ）に示すように、輪郭Ｃ１１１ｂ１’が輪郭Ｃ１２０ｂ１ａ’の内側に位置するため、ゲート信号中継部材１２０’（図１９（Ａ）参照）に対する接続部材（ゲート信号入力端子）１１１’（図１９（Ａ）参照）の水平方向の位置合わせがＯＫになるものの、図１８（Ｄ）に示す例と同程度の水平方向の位置ずれがゲート信号中継部材１２０’（図１９（Ａ）参照）と接続部材（ゲート信号入力端子）１１１’（図１９（Ａ）参照）との間に存在する場合には、図１９（Ｄ）に示すように、輪郭Ｃ１１１ｂ１’が輪郭Ｃ１２０ｂ１ａ’の外側にはみ出してしまうため、ゲート信号中継部材１２０’（図１９（Ａ）参照）に対する接続部材（ゲート信号入力端子）１１１’（図１９（Ａ）参照）の水平方向の位置合わせがＮＧになってしまう。   Specifically, in the power semiconductor module described in Patent Document 1, the connection member (gate signal input terminal) 111 ′ (see FIG. 19A) to the gate signal relay member 120 ′ (see FIG. 19A) is used. When there is no horizontal displacement, as shown in FIG. 19C, the contour C111b1 ′ is located inside the contour C120b1a ′, so that the connection to the gate signal relay member 120 ′ (see FIG. 19A) is performed. Although the horizontal alignment of the member (gate signal input terminal) 111 ′ (see FIG. 19A) is OK, the horizontal displacement similar to the example shown in FIG. When it exists between the member 120 ′ (see FIG. 19A) and the connecting member (gate signal input terminal) 111 ′ (see FIG. 19A), as shown in FIG. 19D, Contour C Since 11b1 ′ protrudes outside the contour C120b1a ′, the horizontal direction of the connecting member (gate signal input terminal) 111 ′ (see FIG. 19A) with respect to the gate signal relay member 120 ′ (see FIG. 19A) Will become NG.

また、特許文献１に記載されたパワー半導体モジュールでは、図１８（Ｅ）に示す例と同程度の水平方向の位置ずれがゲート信号中継部材１２０’（図１９（Ａ）参照）と接続部材（ゲート信号入力端子）１１１’（図１９（Ａ）参照）との間に存在する場合、図１９（Ｅ）に示すように、輪郭Ｃ１１１ｂ１’が輪郭Ｃ１２０ｂ１ａ’の外側にはみ出してしまうため、ゲート信号中継部材１２０’（図１９（Ａ）参照）に対する接続部材（ゲート信号入力端子）１１１’（図１９（Ａ）参照）の水平方向の位置合わせがＮＧになってしまう。更に、特許文献１に記載されたパワー半導体モジュールでは、図１８（Ｆ）に示す例と同程度の水平方向の位置ずれがゲート信号中継部材１２０’（図１９（Ａ）参照）と接続部材（ゲート信号入力端子）１１１’（図１９（Ａ）参照）との間に存在する場合、図１９（Ｆ）に示すように、輪郭Ｃ１１１ｂ１’が輪郭Ｃ１２０ｂ１ａ’の外側にはみ出してしまうため、ゲート信号中継部材１２０’（図１９（Ａ）参照）に対する接続部材（ゲート信号入力端子）１１１’（図１９（Ａ）参照）の水平方向の位置合わせがＮＧになってしまう。また、特許文献１に記載されたパワー半導体モジュールでは、図１８（Ｇ）に示す例と同程度の水平方向の位置ずれがゲート信号中継部材１２０’（図１９（Ａ）参照）と接続部材（ゲート信号入力端子）１１１’（図１９（Ａ）参照）との間に存在する場合、図１９（Ｇ）に示すように、輪郭Ｃ１１１ｂ１’が輪郭Ｃ１２０ｂ１ａ’の外側にはみ出してしまうため、ゲート信号中継部材１２０’（図１９（Ａ）参照）に対する接続部材（ゲート信号入力端子）１１１’（図１９（Ａ）参照）の水平方向の位置合わせがＮＧになってしまう。   Further, in the power semiconductor module described in Patent Document 1, the horizontal position shift similar to the example shown in FIG. 18 (E) is caused by the gate signal relay member 120 ′ (see FIG. 19 (A)) and the connecting member ( Gate signal input terminal) 111 ′ (see FIG. 19A), the contour C111b1 ′ protrudes outside the contour C120b1a ′ as shown in FIG. The horizontal alignment of the connecting member (gate signal input terminal) 111 ′ (see FIG. 19A) with respect to the relay member 120 ′ (see FIG. 19A) becomes NG. Furthermore, in the power semiconductor module described in Patent Document 1, the horizontal position shift similar to the example shown in FIG. 18 (F) is caused by the gate signal relay member 120 ′ (see FIG. 19 (A)) and the connecting member ( Gate signal input terminal) 111 ′ (see FIG. 19A), since the contour C111b1 ′ protrudes outside the contour C120b1a ′ as shown in FIG. 19F, the gate signal The horizontal alignment of the connecting member (gate signal input terminal) 111 ′ (see FIG. 19A) with respect to the relay member 120 ′ (see FIG. 19A) becomes NG. Further, in the power semiconductor module described in Patent Document 1, the horizontal position shift similar to the example shown in FIG. 18 (G) is caused by the gate signal relay member 120 ′ (see FIG. 19 (A)) and the connecting member ( Gate signal input terminal) 111 ′ (see FIG. 19A), the contour C111b1 ′ protrudes outside the contour C120b1a ′ as shown in FIG. The horizontal alignment of the connecting member (gate signal input terminal) 111 ′ (see FIG. 19A) with respect to the relay member 120 ′ (see FIG. 19A) becomes NG.

換言すれば、第１の実施形態のパワー半導体モジュール２００によれば、接続部材（ゲート信号入力端子）１１１’（図１９（Ａ）参照）をゲート信号中継部材１２０’（図１９（Ａ）参照）に対して水平方向に位置決めする時に、接続部材（ゲート信号入力端子）１１１’（図１９（Ａ）参照）の先端側部分１１１ｂ’（図１９（Ａ）参照）から下側（図１９（Ａ）の下側）に延びている突起１１１ｂ１’（図１９（Ａ）参照）の輪郭Ｃ１１１ｂ１’（図１９（Ｂ）〜図１９（Ｇ）参照）を、ゲート信号中継部材１２０’（図１９（Ａ）参照）の上側部分１２０ｂ’（図１９（Ａ）参照）の上端部１２０ｂ１’（図１９（Ａ）参照）の中央に形成された穴１２０ｂ１ａ’（図１９（Ａ）参照）の輪郭Ｃ１２０ｂ１ａ’（図１９（Ｂ）〜図１９（Ｇ）参照）であって、ゲート信号中継部材１２０’（図１９（Ａ）参照）の上側部分１２０ｂ’（図１９（Ａ）参照）の上端部１２０ｂ１’（図１９（Ａ）参照）の輪郭Ｃ１２０ｂ１’（図１９（Ｂ）〜図１９（Ｇ）参照）より小さい輪郭Ｃ１２０ｂ１ａ’（図１９（Ｂ）〜図１９（Ｇ）参照）の内側に配置しなければならない特許文献１に記載されたパワー半導体モジュールよりも、ゲート信号中継部材１２０（図１８（Ａ）参照）に対する接続部材１１１（図１８（Ａ）参照）の水平方向の位置ずれ許容度を増大させることができる。   In other words, according to the power semiconductor module 200 of the first embodiment, the connection member (gate signal input terminal) 111 ′ (see FIG. 19A) is replaced with the gate signal relay member 120 ′ (see FIG. 19A). ) In the horizontal direction with respect to the connecting member (gate signal input terminal) 111 ′ (see FIG. 19A) from the tip side portion 111b ′ (see FIG. 19A) to the lower side (FIG. 19 ()). A contour C111b1 ′ (see FIGS. 19B to 19G) of the protrusion 111b1 ′ (see FIG. 19A) extending to the lower side of FIG. The contour of the hole 120b1a ′ (see FIG. 19A) formed in the center of the upper end portion 120b1 ′ (see FIG. 19A) of the upper portion 120b ′ (see FIG. 19A) of FIG. C120b1a ′ (FIG. 19B to FIG. 1) (See (G)) of the upper end portion 120b1 '(see Fig. 19A) of the upper portion 120b' (see Fig. 19A) of the gate signal relay member 120 '(see Fig. 19A). It is described in Patent Document 1 that must be placed inside a contour C120b1a ′ (see FIG. 19B to FIG. 19G) smaller than the contour C120b1 ′ (see FIG. 19B to FIG. 19G). As compared with the power semiconductor module, the horizontal displacement tolerance of the connecting member 111 (see FIG. 18A) relative to the gate signal relay member 120 (see FIG. 18A) can be increased.

その上、第１の実施形態のパワー半導体モジュール２００では、図１７（Ａ）に示すように、接続部材１１１の先端側部分１１１ｂに貫通穴１１１ｂ１が形成されている。また、第１の実施形態のパワー半導体モジュール２００では、製造時に、接続部材１１１（図１７（Ｂ）参照）の先端側部分１１１ｂ（図１７（Ｂ）参照）の下面とゲート信号中継部材１２０（図１７（Ｂ）参照）の上側部分１２０ｂ（図１７（Ａ）参照）の上端部１２０ｂ１（図１７（Ａ）参照）との間の半田１２１ｂ（図１７（Ｂ）参照）が、溶融せしめられた後に、固化せしめられる。その結果、半田１２１ｂ（図１７（Ｂ）参照）が、ゲート信号中継部材１２０（図１７（Ｂ）参照）の上側部分１２０ｂ（図１７（Ａ）参照）の上端部１２０ｂ１（図１７（Ａ）参照）と接続部材１１１（図１７（Ｂ）参照）の先端側部分１１１ｂ（図１７（Ｂ）参照）の下面とに接触するのみならず、接続部材１１１（図１７（Ｂ）参照）の先端側部分１１１ｂ（図１７（Ｂ）参照）の貫通穴１１１ｂ１（図１７（Ｂ）参照）の壁面にも接触する。   In addition, in the power semiconductor module 200 of the first embodiment, as shown in FIG. 17A, a through hole 111b1 is formed in the distal end portion 111b of the connection member 111. Further, in the power semiconductor module 200 of the first embodiment, at the time of manufacture, the lower surface of the distal end portion 111b (see FIG. 17B) of the connecting member 111 (see FIG. 17B) and the gate signal relay member 120 (see FIG. 17B). The solder 121b (see FIG. 17B) between the upper portion 120b1 (see FIG. 17A) of the upper portion 120b (see FIG. 17A) of FIG. 17B is melted. After that, it is solidified. As a result, the solder 121b (see FIG. 17B) is connected to the upper end portion 120b1 (see FIG. 17A) of the upper portion 120b (see FIG. 17A) of the gate signal relay member 120 (see FIG. 17B). The contact member 111 (see FIG. 17B) and the lower surface of the front end portion 111b (see FIG. 17B) of the connection member 111 (see FIG. 17B), as well as the tip of the connection member 111 (see FIG. 17B). It also contacts the wall surface of the through hole 111b1 (see FIG. 17B) of the side portion 111b (see FIG. 17B).

つまり、第１の実施形態のパワー半導体モジュール２００では、接続部材１１１（図１７（Ｂ）参照）の先端側部分１１１ｂ（図１７（Ｂ）参照）に貫通穴１１１ｂ１（図１７（Ｂ）参照）を形成することにより、半田１２１ｂ（図１７（Ｂ）参照）と接触する接続部材１１１（図１７（Ｂ）参照）の先端側部分１１１ｂ（図１７（Ｂ）参照）の表面積が増加せしめられている。   That is, in the power semiconductor module 200 of the first embodiment, the through hole 111b1 (see FIG. 17B) is formed in the distal end portion 111b (see FIG. 17B) of the connection member 111 (see FIG. 17B). As a result, the surface area of the tip end portion 111b (see FIG. 17B) of the connecting member 111 (see FIG. 17B) in contact with the solder 121b (see FIG. 17B) is increased. Yes.

そのため、第１の実施形態のパワー半導体モジュール２００によれば、接続部材１１１（図１７（Ｂ）参照）の先端側部分１１１ｂ（図１７（Ｂ）参照）に貫通穴１１１ｂ１（図１７（Ｂ）参照）が形成されていない場合よりも、半田１２１ｂ（図１７（Ｂ）参照）と接触する接続部材１１１（図１７（Ｂ）参照）の先端側部分１１１ｂ（図１７（Ｂ）参照）の表面積を増加させることにより、接続部材１１１（図１７（Ｂ）参照）の先端側部分１１１ｂ（図１７（Ｂ）参照）とゲート信号中継部材１２０（図１７（Ｂ）参照）の上側部分１２０ｂ（図１７（Ａ）参照）の上端部１２０ｂ１（図１７（Ａ）参照）との間の半田接合の信頼性を向上させることができる。   Therefore, according to the power semiconductor module 200 of the first embodiment, the through hole 111b1 (FIG. 17B) is formed in the distal end portion 111b (see FIG. 17B) of the connection member 111 (see FIG. 17B). The surface area of the tip side portion 111b (see FIG. 17B) of the connecting member 111 (see FIG. 17B) in contact with the solder 121b (see FIG. 17B) than when the solder is not formed. Is increased, the tip end portion 111b (see FIG. 17B) of the connection member 111 (see FIG. 17B) and the upper portion 120b (see FIG. 17B) of the gate signal relay member 120 (see FIG. 17B). The reliability of the solder joint between the upper end portion 120b1 (see FIG. 17A) and the upper end portion 120b1 (see FIG. 17A) can be improved.

更に、第１の実施形態のパワー半導体モジュール２００では、図１７（Ａ）に示すように、製造時に、接続部材１１１の先端側部分１１１ｂの下面とゲート信号中継部材１２０の上側部分１２０ｂの上端部１２０ｂ１との間に半田１２１ｂが配置されるのみならず、接続部材１１１の先端側部分１１１ｂの上面の上にも半田１２１ｃが配置される。   Furthermore, in the power semiconductor module 200 of the first embodiment, as shown in FIG. 17A, the lower surface of the distal end portion 111b of the connection member 111 and the upper end portion of the upper portion 120b of the gate signal relay member 120 are manufactured. Not only the solder 121b is disposed between 120b1 but also the solder 121c is disposed on the upper surface of the tip end portion 111b of the connecting member 111.

また、第１の実施形態のパワー半導体モジュール２００では、図１７（Ｂ）に示すように、製造時に、接続部材１１１の先端側部分１１１ｂの下面とゲート信号中継部材１２０の上側部分１２０ｂ（図１７（Ａ）参照）の上端部１２０ｂ１（図１７（Ａ）参照）との間の半田１２１ｂ、および、接続部材１１１の先端側部分１１１ｂの上面の上の半田１２１ｃが溶融せしめられた後に固化せしめられると、接続部材１１１の先端側部分１１１ｂの貫通穴１１１ｂ１の壁面の全体が、接続部材１１１の先端側部分１１１ｂの上面の上に配置された半田１２１ｃ、および／または、接続部材１１１の先端側部分１１１ｂの下面とゲート信号中継部材１２０の上側部分１２０ｂ（図１７（Ａ）参照）の上端部１２０ｂ１（図１７（Ａ）参照）との間に配置された半田１２１ｂに接触する。   Further, in the power semiconductor module 200 of the first embodiment, as shown in FIG. 17B, the lower surface of the tip end portion 111b of the connection member 111 and the upper portion 120b of the gate signal relay member 120 (FIG. 17) are manufactured. The solder 121b between the upper end portion 120b1 (see FIG. 17A) and the solder 121c on the upper surface of the tip end portion 111b of the connecting member 111 is melted and solidified. And the entire wall surface of the through hole 111b1 of the distal end portion 111b of the connecting member 111 is solder 121c disposed on the upper surface of the distal end portion 111b of the connecting member 111 and / or the distal end portion of the connecting member 111. Between the lower surface of 111b and the upper end portion 120b1 (see FIG. 17A) of the upper portion 120b of the gate signal relay member 120 (see FIG. 17A) Contacting the placed solder 121b.

そのため、第１の実施形態のパワー半導体モジュール２００によれば、接続部材１１１（図１７（Ａ）参照）の先端側部分１１１ｂ（図１７（Ａ）参照）の上面の上に半田１２１ｃ（図１７（Ａ）参照）が配置されず、それに伴って、接続部材１１１（図１７（Ａ）参照）の先端側部分１１１ｂ（図１７（Ａ）参照）の貫通穴１１１ｂ１（図１７（Ａ）参照）の壁面に半田と接触しない部分が残される場合よりも、半田１２１ｂ，１２１ｃ（図１７（Ａ）参照）と接触する接続部材１１１（図１７（Ａ）参照）の先端側部分１１１ｂ（図１７（Ａ）参照）の表面積を増加させることができ、その結果、接続部材１１１（図１７（Ａ）参照）の先端側部分１１１ｂ（図１７（Ａ）参照）とゲート信号中継部材１２０（図１７（Ａ）参照）の上側部分１２０ｂ（図１７（Ａ）参照）の上端部１２０ｂ１（図１７（Ａ）参照）との間の半田接合の信頼性を向上させることができる。   Therefore, according to the power semiconductor module 200 of the first embodiment, the solder 121c (FIG. 17) is formed on the upper surface of the distal end portion 111b (see FIG. 17A) of the connection member 111 (see FIG. 17A). (See (A)) is not arranged, and accordingly, the through hole 111b1 (see FIG. 17A) of the distal end portion 111b (see FIG. 17A) of the connecting member 111 (see FIG. 17A). The connecting member 111 (see FIG. 17A) in contact with the solder 121b, 121c (see FIG. 17A) rather than the case where the portion not contacting the solder remains on the wall surface of FIG. The surface area of the connection member 111 (see FIG. 17A) and the gate signal relay member 120 (see FIG. 17A) can be increased. A) See above) Min 120b can be improved solder joint reliability between the upper end (FIG. 17 (A) refer) 120b1 (see FIG. 17 (A)).

第１の実施形態のパワー半導体モジュール２００では、図１７（Ａ）に示すように、製造時に、接続部材１１１の先端側部分１１１ｂの上面の上に半田１２１ｃが配置されるが、半田１２１ｂ（図１７（Ａ）参照）のみによって、接続部材１１１（図１７（Ａ）参照）の先端側部分１１１ｂ（図１７（Ａ）参照）とゲート信号中継部材１２０（図１７（Ａ）参照）の上側部分１２０ｂ（図１７（Ａ）参照）の上端部１２０ｂ１（図１７（Ａ）参照）との間の半田接合の信頼性を十分に確保することができる第２の実施形態のパワー半導体モジュールでは、代わりに、半田１２１ｃ（図１７（Ａ）参照）を省略することも可能である。   In the power semiconductor module 200 of the first embodiment, as shown in FIG. 17A, the solder 121c is disposed on the upper surface of the tip end portion 111b of the connection member 111 at the time of manufacture. 17 (A)) only, the upper end portion 111b (see FIG. 17 (A)) of the connecting member 111 (see FIG. 17 (A)) and the upper portion of the gate signal relay member 120 (see FIG. 17 (A)). In the power semiconductor module of the second embodiment that can sufficiently ensure the reliability of solder joint between the upper end 120b1 (see FIG. 17A) of 120b (see FIG. 17A), In addition, the solder 121c (see FIG. 17A) can be omitted.

第１の実施形態のパワー半導体モジュール２００では、上面にゲート電極１０２ｂ（図２参照）を有するパワー半導体チップ１０２（図２参照）として、上面の中央にゲート電極を有するサイリスタチップが用いられているが、第３の実施形態のパワー半導体モジュールでは、代わりに、上面にゲート電極１０２ｂを有するパワー半導体チップ１０２として、上面の中央に、あるいは、上面の中央以外の部分にゲート電極を有するサイリスタチップ、ＩＧＢＴチップ、ＭＯＳＦＥＴチップなどの任意のパワー半導体チップを用いることも可能である。   In the power semiconductor module 200 of the first embodiment, a thyristor chip having a gate electrode at the center of the upper surface is used as the power semiconductor chip 102 (see FIG. 2) having the gate electrode 102b (see FIG. 2) on the upper surface. However, in the power semiconductor module of the third embodiment, instead of the power semiconductor chip 102 having the gate electrode 102b on the upper surface, the thyristor chip having the gate electrode at the center of the upper surface or at a portion other than the center of the upper surface, Any power semiconductor chip such as an IGBT chip or a MOSFET chip can be used.

第１の実施形態のパワー半導体モジュール２００では、上面にゲート電極１０２ｂ（図２参照）を有するパワー半導体チップ１０２（図２参照）の他に、還流用のパワー半導体チップ（ダイオードチップ）１０１（図９参照）を有する組立体Ｕ２（図１０参照）が設けられているが、第４の実施形態のパワー半導体モジュールでは、代わりに、還流用のパワー半導体チップ（ダイオードチップ）１０１（図９参照）を有する組立体Ｕ２（図１０参照）を省略することも可能である。   In the power semiconductor module 200 of the first embodiment, in addition to the power semiconductor chip 102 (see FIG. 2) having the gate electrode 102b (see FIG. 2) on the upper surface, the power semiconductor chip (diode chip) 101 for reflux is also shown. 9 (see FIG. 10), but in the power semiconductor module of the fourth embodiment, instead of the power semiconductor chip (diode chip) 101 for recirculation (see FIG. 9). It is also possible to omit the assembly U2 (see FIG. 10) having

図２２は第５の実施形態のパワー半導体モジュール２００の一部を構成するゲート信号中継部材１２０を示した図である。詳細には、図２２（Ａ）は第５の実施形態のパワー半導体モジュール２００の一部を構成するゲート信号中継部材１２０の平面図、図２２（Ｂ）は第５の実施形態のパワー半導体モジュール２００の一部を構成するゲート信号中継部材１２０の正面図、図２２（Ｃ）は第５の実施形態のパワー半導体モジュール２００の一部を構成するゲート信号中継部材１２０の底面図、図２２（Ｄ）は第５の実施形態のパワー半導体モジュール２００の一部を構成するゲート信号中継部材１２０の概略的な鉛直断面図である。   FIG. 22 is a view showing a gate signal relay member 120 constituting a part of the power semiconductor module 200 of the fifth embodiment. Specifically, FIG. 22A is a plan view of the gate signal relay member 120 constituting a part of the power semiconductor module 200 of the fifth embodiment, and FIG. 22B is a power semiconductor module of the fifth embodiment. FIG. 22C is a bottom view of the gate signal relay member 120 constituting a part of the power semiconductor module 200 of the fifth embodiment, and FIG. D) is a schematic vertical sectional view of a gate signal relay member 120 constituting a part of the power semiconductor module 200 of the fifth embodiment.

図２３は第５の実施形態のパワー半導体モジュール２００の一部を構成するゲート信号中継部材１２０と接続部材１１１との関係を示した図である。詳細には、図２３（Ａ）は第５の実施形態のパワー半導体モジュール２００の一部を構成するゲート信号中継部材１２０と接続部材１１１との関係を説明するための概略的な分解組立鉛直断面図である。図２３（Ｂ）は第５の実施形態のパワー半導体モジュール２００の一部を構成するゲート信号中継部材１２０と接続部材１１１とが半田接合された後におけるゲート信号中継部材１２０、接続部材１１１などの概略的な鉛直断面図である。   FIG. 23 is a view showing the relationship between the gate signal relay member 120 and the connecting member 111 constituting a part of the power semiconductor module 200 of the fifth embodiment. Specifically, FIG. 23A is a schematic exploded vertical sectional view for explaining the relationship between the gate signal relay member 120 and the connecting member 111 constituting a part of the power semiconductor module 200 of the fifth embodiment. FIG. FIG. 23B shows the gate signal relay member 120 and the connection member 111 after the gate signal relay member 120 and the connection member 111 constituting a part of the power semiconductor module 200 of the fifth embodiment are soldered together. It is a schematic vertical sectional view.

第１の実施形態のパワー半導体モジュール２００では、図７に示すように、ゲート信号中継部材１２０の上側部分１２０ｂの上端部１２０ｂ１に凹部が形成されておらず、ゲート信号中継部材１２０の上側部分１２０ｂの上端部１２０ｂ１が、水平部分のみによって構成されているが、第５の実施形態のパワー半導体モジュール２００では、代わりに、図２２に示すように、ゲート信号中継部材１２０の上側部分１２０ｂの上端部１２０ｂ１に、凹部１２０ｂ１ａと、凹部１２０ｂ１ａが形成されていない水平部分１２０ｂ１ｂとが設けられている。   In the power semiconductor module 200 of the first embodiment, as shown in FIG. 7, no recess is formed in the upper end portion 120 b 1 of the upper portion 120 b of the gate signal relay member 120, and the upper portion 120 b of the gate signal relay member 120. In the power semiconductor module 200 of the fifth embodiment, instead, as shown in FIG. 22, the upper end portion 120b1 of the gate signal relay member 120 is replaced with the upper end portion 120b1 of the upper portion 120b. 120b1 is provided with a recess 120b1a and a horizontal portion 120b1b where the recess 120b1a is not formed.

更に、第５の実施形態のパワー半導体モジュール２００では、図２３（Ａ）に示すように、製造時に、接続部材１１１の先端側部分１１１ｂの下面とゲート信号中継部材１２０の上側部分１２０ｂの上端部１２０ｂ１との間に半田１２１ｂが配置される。また、接続部材１１１の先端側部分１１１ｂの上面の上にも半田１２１ｃが配置される。   Furthermore, in the power semiconductor module 200 of the fifth embodiment, as shown in FIG. 23A, at the time of manufacture, the lower surface of the distal end portion 111b of the connection member 111 and the upper end portion of the upper portion 120b of the gate signal relay member 120 are produced. Solder 121b is arranged between 120b1. The solder 121c is also disposed on the upper surface of the tip end portion 111b of the connection member 111.

第５の実施形態のパワー半導体モジュール２００では、製造時に、次いで、接続部材１１１（図２３（Ａ）参照）の先端側部分１１１ｂ（図２３（Ａ）参照）の下面とゲート信号中継部材１２０（図２３（Ａ）参照）の上側部分１２０ｂ（図２３（Ａ）参照）の上端部１２０ｂ１（図２３（Ａ）参照）との間の半田１２１ｂ（図２３（Ａ）参照）、および、接続部材１１１（図２３（Ａ）参照）の先端側部分１１１ｂ（図２３（Ａ）参照）の上面の上の半田１２１ｃ（図２３（Ａ）参照）が溶融せしめられた後に固化せしめられると、図２３（Ｂ）に示すように、半田１２１ｂが、ゲート信号中継部材１２０の上側部分１２０ｂ（図２３（Ａ）参照）の上端部１２０ｂ１（図２３（Ａ）参照）の凹部１２０ｂ１ａ（図２３（Ａ）参照）および水平部分１２０ｂ１ｂ（図２３（Ａ）参照）の両方に接触する。   In the power semiconductor module 200 of the fifth embodiment, at the time of manufacture, the lower surface of the tip end portion 111b (see FIG. 23A) of the connecting member 111 (see FIG. 23A) and the gate signal relay member 120 (see FIG. 23A). Solder 121b (see FIG. 23 (A)) between the upper portion 120b (see FIG. 23 (A)) of the upper portion 120b (see FIG. 23 (A)) of FIG. 23 (A)) and the connection member When the solder 121c (see FIG. 23A) on the upper surface of the tip end portion 111b (see FIG. 23A) of 111 (see FIG. 23A) is melted and solidified, FIG. As shown in FIG. 23B, the solder 121b is formed in the recess 120b1a (FIG. 23A) of the upper end portion 120b1 (see FIG. 23A) of the upper portion 120b of the gate signal relay member 120 (see FIG. 23A). See) and Flat portion 120b1b in contact with both (Figure 23 (A) refer).

そのため、第５の実施形態のパワー半導体モジュール２００によれば、接続部材１１１（図２３（Ａ）参照）の先端側部分１１１ｂ（図２３（Ａ）参照）の下面とゲート信号中継部材１２０（図２３（Ａ）参照）の上側部分１２０ｂ（図２３（Ａ）参照）の上端部１２０ｂ１（図２３（Ａ）参照）との間の半田１２１ｂ（図２３（Ａ）参照）がゲート信号中継部材１２０（図２３（Ａ）参照）の上側部分１２０ｂ（図２３（Ａ）参照）の上端部１２０ｂ１（図２３（Ａ）参照）の水平部分１２０ｂ１ｂ（図２３（Ａ）参照）に接触しない場合（例えば特許文献１に記載されたパワー半導体モジュール）よりも、半田１２１ｂ（図２３（Ａ）参照）と接触するゲート信号中継部材１２０（図２３（Ａ）参照）の上側部分１２０ｂ（図２３（Ａ）参照）の上端部１２０ｂ１（図２３（Ａ）参照）の表面積を増加させることができ、その結果、接続部材１１１（図２３（Ａ）参照）の先端側部分１１１ｂ（図２３（Ａ）参照）とゲート信号中継部材１２０（図２３（Ａ）参照）の上側部分１２０ｂ（図２３（Ａ）参照）の上端部１２０ｂ１（図２３（Ａ）参照）との間の半田接合の信頼性を向上させることができる。   Therefore, according to the power semiconductor module 200 of the fifth embodiment, the lower surface of the distal end portion 111b (see FIG. 23A) of the connection member 111 (see FIG. 23A) and the gate signal relay member 120 (see FIG. 23). 23A (see FIG. 23A)), the solder 121b (see FIG. 23A) between the upper portion 120b1 (see FIG. 23A) of the upper portion 120b (see FIG. 23A) is the gate signal relay member 120. When not contacting the horizontal portion 120b1b (see FIG. 23 (A)) of the upper end portion 120b1 (see FIG. 23 (A)) of the upper portion 120b (see FIG. 23 (A)) of the upper portion 120b (see FIG. 23 (A)) (for example, The upper portion 120b (FIG. 23 (A)) of the gate signal relay member 120 (see FIG. 23 (A)) in contact with the solder 121b (see FIG. 23 (A)) rather than the power semiconductor module described in Patent Document 1. The surface area of the upper end portion 120b1 (see FIG. 23A) of the light source can be increased, and as a result, the tip end portion 111b of the connecting member 111 (see FIG. 23A) (see FIG. 23A). And the reliability of the solder joint between the upper portion 120b1 (see FIG. 23A) of the upper portion 120b (see FIG. 23A) of the gate signal relay member 120 (see FIG. 23A) be able to.

以下、本発明のパワー半導体モジュールの第６の実施形態について説明する。図２４は第６の実施形態のパワー半導体モジュール１００に適用される絶縁基板１を示した図である。詳細には、図２４（Ａ）は絶縁基板１の底面図、図２４（Ｂ）は絶縁基板１の後側面図、図２４（Ｃ）は絶縁基板１の平面図である。図２５は第６の実施形態のパワー半導体モジュール１００に適用されるパワー半導体チップ（サイリスタチップ）２を拡大して示した図である。詳細には、図２５（Ａ）はパワー半導体チップ（サイリスタチップ）２の平面図、図２５（Ｂ）はパワー半導体チップ（サイリスタチップ）２の概略的な鉛直断面図、図２５（Ｃ）はパワー半導体チップ（サイリスタチップ）２の底面図である。図２６は第６の実施形態のパワー半導体モジュール１００に適用される温度補償板３を拡大して示した図である。詳細には、図２６（Ａ）は温度補償板３の平面図、図２６（Ｂ）は温度補償板３の概略的な鉛直断面図である。図２７は第６の実施形態のパワー半導体モジュール１００に適用されるゲート信号中継部材４を拡大して示した図である。詳細には、図２７（Ａ）はゲート信号中継部材４の平面図、図２７（Ｂ）はゲート信号中継部材４の正面図、図２７（Ｃ）はゲート信号中継部材４の鉛直断面図である。   Hereinafter, a sixth embodiment of the power semiconductor module of the present invention will be described. FIG. 24 is a view showing an insulating substrate 1 applied to the power semiconductor module 100 of the sixth embodiment. Specifically, FIG. 24A is a bottom view of the insulating substrate 1, FIG. 24B is a rear side view of the insulating substrate 1, and FIG. 24C is a plan view of the insulating substrate 1. FIG. 25 is an enlarged view showing a power semiconductor chip (thyristor chip) 2 applied to the power semiconductor module 100 of the sixth embodiment. Specifically, FIG. 25A is a plan view of the power semiconductor chip (thyristor chip) 2, FIG. 25B is a schematic vertical sectional view of the power semiconductor chip (thyristor chip) 2, and FIG. 2 is a bottom view of a power semiconductor chip (thyristor chip) 2. FIG. FIG. 26 is an enlarged view of the temperature compensation plate 3 applied to the power semiconductor module 100 of the sixth embodiment. Specifically, FIG. 26A is a plan view of the temperature compensation plate 3, and FIG. 26B is a schematic vertical sectional view of the temperature compensation plate 3. FIG. 27 is an enlarged view showing the gate signal relay member 4 applied to the power semiconductor module 100 of the sixth embodiment. Specifically, FIG. 27A is a plan view of the gate signal relay member 4, FIG. 27B is a front view of the gate signal relay member 4, and FIG. 27C is a vertical sectional view of the gate signal relay member 4. is there.

図２８は第６の実施形態のパワー半導体モジュール１００に適用されるパワー半導体チップ（ダイオードチップ）５を拡大して示した図である。詳細には、図２８（Ａ）はパワー半導体チップ（ダイオードチップ）５の平面図、図２８（Ｂ）はパワー半導体チップ（ダイオードチップ）５の概略的な鉛直断面図、図２８（Ｃ）はパワー半導体チップ（ダイオードチップ）５の底面図である。図２９は第６の実施形態のパワー半導体モジュール１００に適用される温度補償板６を拡大して示した図である。詳細には、図２９（Ａ）は温度補償板６の平面図、図２９（Ｂ）は温度補償板６の右側面図である。図３０は図２４〜図２９に示す絶縁基板１、パワー半導体チップ（サイリスタチップ）２、温度補償板３、ゲート信号中継部材４、パワー半導体チップ（ダイオードチップ）５および温度補償板６の組立図である。図３１は図２４〜図２９に示す絶縁基板１、パワー半導体チップ（サイリスタチップ）２、温度補償板３、ゲート信号中継部材４、パワー半導体チップ（ダイオードチップ）５および温度補償板６によって組み立てられた組立体３０を示した図である。詳細には、図３１（Ａ）は組立体３０の平面図、図３１（Ｂ）は組立体３０の概略的な鉛直断面図、図３１（Ｃ）は組立体３０に含まれるゲート信号中継部材４などの拡大鉛直断面図である。   FIG. 28 is an enlarged view showing a power semiconductor chip (diode chip) 5 applied to the power semiconductor module 100 of the sixth embodiment. Specifically, FIG. 28A is a plan view of the power semiconductor chip (diode chip) 5, FIG. 28B is a schematic vertical sectional view of the power semiconductor chip (diode chip) 5, and FIG. 4 is a bottom view of a power semiconductor chip (diode chip) 5. FIG. FIG. 29 is an enlarged view of the temperature compensation plate 6 applied to the power semiconductor module 100 of the sixth embodiment. Specifically, FIG. 29A is a plan view of the temperature compensation plate 6, and FIG. 29B is a right side view of the temperature compensation plate 6. FIG. 30 is an assembly diagram of the insulating substrate 1, the power semiconductor chip (thyristor chip) 2, the temperature compensation plate 3, the gate signal relay member 4, the power semiconductor chip (diode chip) 5 and the temperature compensation plate 6 shown in FIGS. It is. FIG. 31 is assembled by the insulating substrate 1, the power semiconductor chip (thyristor chip) 2, the temperature compensation plate 3, the gate signal relay member 4, the power semiconductor chip (diode chip) 5 and the temperature compensation plate 6 shown in FIGS. FIG. Specifically, FIG. 31A is a plan view of the assembly 30, FIG. 31B is a schematic vertical sectional view of the assembly 30, and FIG. 31C is a gate signal relay member included in the assembly 30. 4 is an enlarged vertical sectional view of 4 or the like.

図３２は第６の実施形態のパワー半導体モジュール１００に適用される放熱部材７を示した図である。詳細には、図３２（Ａ）は放熱部材７の底面図、図３２（Ｂ）は放熱部材７の後側面図、図３２（Ｃ）は放熱部材７の平面図である。図３３〜図３６は第６の実施形態のパワー半導体モジュール１００に適用される外囲樹脂ケース８を示した図である。詳細には、図３３（Ａ）は外囲樹脂ケース８の平面図、図３３（Ｂ）は外囲樹脂ケース８の右側面図、図３３（Ｃ）は外囲樹脂ケース８の正面図、図３４（Ａ）は外囲樹脂ケース８の左側面図、図３４（Ｂ）は外囲樹脂ケース８の底面図、図３４（Ｃ）は外囲樹脂ケース８の後側面図である。図３５（Ａ）は図３３（Ａ）と同様の外囲樹脂ケース８の平面図、図３５（Ｂ）は図３５（Ａ）のＡ’−Ａ’線に沿った断面図、図３５（Ｃ）は図３５（Ａ）のＢ’−Ｂ’線に沿った断面図である。図３６（Ａ）は図３５（Ｂ）と同様の断面図、図３６（Ｂ）は図３５（Ａ）のＣ−Ｃ線に沿った断面図、図３６（Ｃ）は図３５（Ａ）のＤ−Ｄ線に沿った断面図、図３６（Ｄ）は図３５（Ａ）のＥ−Ｅ線に沿った断面図である。   FIG. 32 is a view showing the heat dissipation member 7 applied to the power semiconductor module 100 of the sixth embodiment. Specifically, FIG. 32A is a bottom view of the heat dissipation member 7, FIG. 32B is a rear side view of the heat dissipation member 7, and FIG. 32C is a plan view of the heat dissipation member 7. 33 to 36 are views showing the surrounding resin case 8 applied to the power semiconductor module 100 of the sixth embodiment. Specifically, FIG. 33A is a plan view of the surrounding resin case 8, FIG. 33B is a right side view of the surrounding resin case 8, and FIG. 33C is a front view of the surrounding resin case 8. 34A is a left side view of the surrounding resin case 8, FIG. 34B is a bottom view of the surrounding resin case 8, and FIG. 34C is a rear side view of the surrounding resin case 8. 35A is a plan view of the surrounding resin case 8 similar to FIG. 33A, FIG. 35B is a cross-sectional view taken along line A′-A ′ of FIG. 35A, and FIG. FIG. 35C is a cross-sectional view taken along line B′-B ′ in FIG. 36A is a cross-sectional view similar to FIG. 35B, FIG. 36B is a cross-sectional view taken along line CC in FIG. 35A, and FIG. 36C is FIG. FIG. 36D is a cross-sectional view taken along the line EE of FIG. 35A.

図３７は図３１〜図３６に示す組立体３０、放熱部材７および外囲樹脂ケース８の組立図である。詳細には、図３７（Ａ）は図３５（Ａ）のＡ’−Ａ’線に沿った断面内における組立体３０、放熱部材７および外囲樹脂ケース８の組立図、図３７（Ｂ）は図３５（Ａ）のＢ’−Ｂ’線に沿った断面内における組立体３０、放熱部材７および外囲樹脂ケース８の組立図である。図３８は図３１〜図３６に示す組立体３０、放熱部材７および外囲樹脂ケース８によって組み立てられた組立体４０を示した図である。詳細には、図３８（Ａ）は図３５（Ａ）のＡ’−Ａ’線に沿った断面内における組立体４０を示した図、図３８（Ｂ）は図３５（Ａ）のＢ’−Ｂ’線に沿った断面内における組立体４０を示した図である。図３９は第６の実施形態のパワー半導体モジュール１００に適用される蓋体１０を示した図である。詳細には、図３９（Ａ）は蓋体１０の底面図、図３９（Ｂ）は蓋体１０の後側面図、図３９（Ｃ）は蓋体１０の左側面図、図３９（Ｄ）は蓋体１０の平面図、図３９（Ｅ）は蓋体１０の右側面図、図３９（Ｆ）は蓋体１０の正面図である。   FIG. 37 is an assembly view of the assembly 30, the heat radiating member 7, and the surrounding resin case 8 shown in FIGS. Specifically, FIG. 37A is an assembly view of the assembly 30, the heat radiating member 7, and the surrounding resin case 8 in the cross section taken along the line A′-A ′ of FIG. 35A, and FIG. FIG. 36 is an assembly view of the assembly 30, the heat radiating member 7, and the surrounding resin case 8 in the cross section taken along the line B′-B ′ of FIG. FIG. 38 is a view showing an assembly 40 assembled by the assembly 30, the heat radiating member 7, and the surrounding resin case 8 shown in FIGS. 31 to 36. Specifically, FIG. 38A shows the assembly 40 in a cross section taken along the line A′-A ′ of FIG. 35A, and FIG. 38B shows B ′ of FIG. It is the figure which showed the assembly 40 in the cross section along line -B '. FIG. 39 is a view showing the lid 10 applied to the power semiconductor module 100 of the sixth embodiment. Specifically, FIG. 39A is a bottom view of the lid body 10, FIG. 39B is a rear side view of the lid body 10, FIG. 39C is a left side view of the lid body 10, and FIG. FIG. 39E is a right side view of the lid body 10, and FIG. 39F is a front view of the lid body 10.

図４０は第６の実施形態のパワー半導体モジュール１００を示した図である。詳細には、図４０（Ａ）は図３５（Ａ）のＡ’−Ａ’線に沿った断面内におけるパワー半導体モジュール１００を示した図、図４０（Ｂ）は図３５（Ａ）のＢ’−Ｂ’線に沿った断面内におけるパワー半導体モジュール１００を示した図である。図４１は第６の実施形態のパワー半導体モジュール１００の等価回路図である。   FIG. 40 is a diagram showing a power semiconductor module 100 according to the sixth embodiment. Specifically, FIG. 40A shows the power semiconductor module 100 in a cross section taken along the line A′-A ′ of FIG. 35A, and FIG. 40B shows B of FIG. It is the figure which showed the power semiconductor module 100 in the cross section along a "-B" line. FIG. 41 is an equivalent circuit diagram of the power semiconductor module 100 of the sixth embodiment.

図４２は第６の実施形態のパワー半導体モジュール１００の一部を構成するゲート信号中継部材４とゲート信号入力端子９ｄとの関係を示した図である。詳細には、図４２（Ａ）はゲート信号中継部材４とゲート信号入力端子９ｄとの関係を説明するための概略的な分解組立鉛直断面図である。図４２（Ｂ）はゲート信号中継部材４とゲート信号入力端子９ｄとが半田接合された後におけるゲート信号中継部材４、ゲート信号入力端子９ｄなどの概略的な鉛直断面図である。   FIG. 42 is a diagram showing the relationship between the gate signal relay member 4 and the gate signal input terminal 9d constituting a part of the power semiconductor module 100 of the sixth embodiment. Specifically, FIG. 42A is a schematic exploded vertical sectional view for explaining the relationship between the gate signal relay member 4 and the gate signal input terminal 9d. FIG. 42B is a schematic vertical cross-sectional view of the gate signal relay member 4 and the gate signal input terminal 9d after the gate signal relay member 4 and the gate signal input terminal 9d are soldered together.

図４３は第６の実施形態のパワー半導体モジュール１００の一部を構成するゲート信号中継部材４とゲート信号入力端子９ｄとの関係を示した図である。詳細には、図４３（Ａ）はゲート信号中継部材４とゲート信号入力端子９ｄとの関係を説明するための概略的な鉛直断面図である。図４３（Ｂ）は上下方向に投影されたゲート信号中継部材４（図４３（Ａ）参照）の上側部分４ｂ（図４３（Ａ）参照）の上端部４ｂ１（図４３（Ａ）参照）の輪郭Ｃ４ｂ１と、上下方向に投影されたゲート信号入力端子９ｄ（図４３（Ａ）参照）の先端側部分９ｄ１（図４３（Ａ）参照）の貫通穴９ｄ１ａ（図４３（Ａ）参照）の輪郭Ｃ９ｄ１ａとの関係を示した図である。図４３（Ｃ）は図４３（Ｂ）の拡大図である。詳細には、図４３（Ｃ）はゲート信号中継部材４に対するゲート信号入力端子９ｄの水平方向の位置ずれが存在しない場合における輪郭Ｃ４ｂ１と輪郭Ｃ９ｄ１ａとの関係を示した図である。図４３（Ｄ）〜図４３（Ｇ）はゲート信号中継部材４に対するゲート信号入力端子９ｄの水平方向の位置ずれが存在するものの、その位置ずれが許容範囲内である場合における輪郭Ｃ４ｂ１と輪郭Ｃ９ｄ１ａとの関係を示した図である。   FIG. 43 is a diagram showing the relationship between the gate signal relay member 4 and the gate signal input terminal 9d constituting a part of the power semiconductor module 100 of the sixth embodiment. Specifically, FIG. 43A is a schematic vertical sectional view for explaining the relationship between the gate signal relay member 4 and the gate signal input terminal 9d. FIG. 43B shows the upper end portion 4b1 (see FIG. 43A) of the upper portion 4b (see FIG. 43A) of the gate signal relay member 4 (see FIG. 43A) projected in the vertical direction. The contour C4b1 and the contour of the through hole 9d1a (see FIG. 43A) of the tip side portion 9d1 (see FIG. 43A) of the gate signal input terminal 9d (see FIG. 43A) projected in the vertical direction It is the figure which showed the relationship with C9d1a. FIG. 43C is an enlarged view of FIG. Specifically, FIG. 43C is a diagram showing the relationship between the contour C4b1 and the contour C9d1a when there is no horizontal displacement of the gate signal input terminal 9d with respect to the gate signal relay member 4. FIG. 43 (D) to 43 (G), although there is a horizontal displacement of the gate signal input terminal 9d with respect to the gate signal relay member 4, the contour C4b1 and the contour C9d1a when the displacement is within an allowable range. It is the figure which showed the relationship.

第６の実施形態のパワー半導体モジュール１００では、図２４に示すように、例えばセラミックなどのような電気絶縁性材料によって形成された絶縁層１ａと、絶縁層１ａの上面に形成された上側導体パターン１ｂと、絶縁層１ａの下面に形成された下側導体パターン１ｃとを有する絶縁基板１が設けられている。また、第６の実施形態のパワー半導体モジュール１００では、図２５に示すように、ゲート電極２ａと、ゲート電極２ａの周りに配置されたカソード電極２ｂと、ゲート電極２ａおよびカソード電極２ｂとは反対側の面に形成されたアノード電極２ｃとが、概略矩形のパワー半導体チップ（サイリスタチップ）２に設けられている。図２５に示す例では、例えば、ゲート電極２ａの直径がΦ１．６ｍｍに設定され、カソード電極２ｂの内周円の直径がΦ２．４ｍｍに設定され、パワー半導体チップ（サイリスタチップ）２の厚さ寸法が０．３３ｍｍに設定されている。また、ゲート電極２ａおよびカソード電極２ｂよりも上側（図２５（Ｂ）の左側）に突出しているガラスパッシベーション層２ｄがカソード電極２ｂの周りに形成されている。   In the power semiconductor module 100 of the sixth embodiment, as shown in FIG. 24, an insulating layer 1a formed of an electrically insulating material such as ceramic, and an upper conductor pattern formed on the upper surface of the insulating layer 1a. An insulating substrate 1 having 1b and a lower conductor pattern 1c formed on the lower surface of the insulating layer 1a is provided. In the power semiconductor module 100 of the sixth embodiment, as shown in FIG. 25, the gate electrode 2a, the cathode electrode 2b disposed around the gate electrode 2a, and the gate electrode 2a and the cathode electrode 2b are opposite to each other. An anode electrode 2 c formed on the side surface is provided on a substantially rectangular power semiconductor chip (thyristor chip) 2. In the example shown in FIG. 25, for example, the diameter of the gate electrode 2a is set to Φ1.6 mm, the diameter of the inner circumference of the cathode electrode 2b is set to Φ2.4 mm, and the thickness of the power semiconductor chip (thyristor chip) 2 The dimension is set to 0.33 mm. Further, a glass passivation layer 2d protruding above the gate electrode 2a and the cathode electrode 2b (on the left side in FIG. 25B) is formed around the cathode electrode 2b.

更に、第６の実施形態のパワー半導体モジュール１００では、図２８に示すように、アノード電極５ａと、アノード電極５ａとは反対側の面に形成されたカソード電極５ｂとを有する概略矩形のパワー半導体チップ（ダイオードチップ）５が設けられている。図２８に示す例では、例えば、パワー半導体チップ（ダイオードチップ）５の厚さ寸法が０．３１ｍｍに設定されている。また、アノード電極５ａよりも上側（図２８（Ｂ）の左側）に突出しているガラスパッシベーション層５ｃがアノード電極５ａの周りに形成されている。   Furthermore, in the power semiconductor module 100 of the sixth embodiment, as shown in FIG. 28, a substantially rectangular power semiconductor having an anode electrode 5a and a cathode electrode 5b formed on the surface opposite to the anode electrode 5a. A chip (diode chip) 5 is provided. In the example shown in FIG. 28, for example, the thickness dimension of the power semiconductor chip (diode chip) 5 is set to 0.31 mm. Further, a glass passivation layer 5c protruding above the anode electrode 5a (left side in FIG. 28B) is formed around the anode electrode 5a.

また、第６の実施形態のパワー半導体モジュール１００では、図２６に示すように、パワー半導体チップ（サイリスタチップ）２（図２５参照）のゲート電極２ａ（図２５参照）と対向する開口３ａを中央部に有する概略矩形の温度補償板３が設けられている。温度補償板３は、パワー半導体チップ（サイリスタチップ）２の主要構成要素であるケイ素の熱膨張率よりも大きく、外部導出端子９ｃ（図３３〜図３６参照）およびカソード信号出力端子９ｅ（図３３〜図３６参照）の熱膨張率よりも小さい熱膨張率を有する例えばモリブデンなどの導電性材料によって形成されている。図２６に示す例では、例えば、温度補償板３の開口３ａの直径がΦ３．３ｍｍに設定され、温度補償板３の厚さ寸法が０．５ｍｍに設定されている。   In the power semiconductor module 100 of the sixth embodiment, as shown in FIG. 26, the opening 3a facing the gate electrode 2a (see FIG. 25) of the power semiconductor chip (thyristor chip) 2 (see FIG. 25) is formed in the center. A substantially rectangular temperature compensation plate 3 provided in the section is provided. The temperature compensation plate 3 is larger than the thermal expansion coefficient of silicon, which is a main component of the power semiconductor chip (thyristor chip) 2, and has an external lead-out terminal 9c (see FIGS. 33 to 36) and a cathode signal output terminal 9e (FIG. 33). (See FIG. 36), and is formed of a conductive material such as molybdenum having a thermal expansion coefficient smaller than that of the thermal expansion coefficient. In the example shown in FIG. 26, for example, the diameter of the opening 3a of the temperature compensation plate 3 is set to Φ3.3 mm, and the thickness dimension of the temperature compensation plate 3 is set to 0.5 mm.

更に、第６の実施形態のパワー半導体モジュール１００では、図２９に示すように、概略矩形の温度補償板６が設けられている。この温度補償板６は、パワー半導体チップ（ダイオードチップ）５の主要構成要素であるケイ素の熱膨張率よりも大きく、外部導出端子９ｂ（図３３〜図３６参照）の熱膨張率よりも小さい熱膨張率を有する例えばモリブデンなどの導電性材料によって形成されている。図２９に示す例では、例えば、温度補償板６の厚さ寸法が０．５ｍｍに設定されている。   Furthermore, in the power semiconductor module 100 of the sixth embodiment, as shown in FIG. 29, a substantially rectangular temperature compensation plate 6 is provided. This temperature compensating plate 6 has a heat larger than the thermal expansion coefficient of silicon, which is a main component of the power semiconductor chip (diode chip) 5, and smaller than the thermal expansion coefficient of the external lead-out terminal 9b (see FIGS. 33 to 36). It is made of a conductive material such as molybdenum having an expansion coefficient. In the example shown in FIG. 29, for example, the thickness dimension of the temperature compensation plate 6 is set to 0.5 mm.

また、第６の実施形態のパワー半導体モジュール１００では、図２７に示すように、温度補償板３（図２６参照）の厚さ寸法（図２６に示す例では、例えば０．５ｍｍ）よりも大きい高さ寸法（図２７に示す例では、例えば２．５ｍｍ）を有すると共に、パワー半導体チップ（サイリスタチップ）２（図２５参照）のゲート電極２ａ（図２５参照）の直径（図２５に示す例では、例えばΦ１．６ｍｍ）よりも小さい下側部分４ａの直径（図２７に示す例では、例えばΦ１．２ｍｍ）を有するゲート信号中継部材４が設けられている。このゲート信号中継部材４は導電性材料によって形成されている。図２７に示す例では、例えば、ゲート信号中継部材４の上側部分４ｂの上端部４ｂ１の直径がΦ１．７５ｍｍに設定され、ゲート信号中継部材４の上側部分４ｂの上端部４ｂ１の高さ寸法が０．９８ｍｍに設定されている。   Further, in the power semiconductor module 100 of the sixth embodiment, as shown in FIG. 27, the thickness dimension of the temperature compensation plate 3 (see FIG. 26) is larger than 0.5 mm in the example shown in FIG. It has a height dimension (in the example shown in FIG. 27, for example, 2.5 mm), and the diameter (example shown in FIG. 25) of the gate electrode 2a (see FIG. 25) of the power semiconductor chip (thyristor chip) 2 (see FIG. 25). Then, for example, a gate signal relay member 4 having a diameter of the lower portion 4a (for example, Φ1.2 mm in the example shown in FIG. 27) smaller than Φ1.6 mm is provided. The gate signal relay member 4 is made of a conductive material. In the example shown in FIG. 27, for example, the diameter of the upper end portion 4b1 of the upper portion 4b of the gate signal relay member 4 is set to Φ1.75 mm, and the height dimension of the upper end portion 4b1 of the upper portion 4b of the gate signal relay member 4 is It is set to 0.98 mm.

第６の実施形態のパワー半導体モジュール１００の製造時には、図３０に示すように、ゲート電極２ａおよびカソード電極２ｂが上側になり、アノード電極２ｃが下側になるように、パワー半導体チップ（サイリスタチップ）２が絶縁基板１の上側導体パターン１ｂ上に高融点半田１１ａを介して配置される。また、アノード電極５ａが上側になり、カソード電極５ｂが下側になるように、パワー半導体チップ（ダイオードチップ）５が絶縁基板１の上側導体パターン１ｂ上に高融点半田１１ｂを介して配置される。   At the time of manufacturing the power semiconductor module 100 of the sixth embodiment, as shown in FIG. 30, the power semiconductor chip (thyristor chip) so that the gate electrode 2a and the cathode electrode 2b are on the upper side and the anode electrode 2c is on the lower side. ) 2 is arranged on the upper conductor pattern 1b of the insulating substrate 1 via the high melting point solder 11a. Further, the power semiconductor chip (diode chip) 5 is arranged on the upper conductor pattern 1b of the insulating substrate 1 with the high melting point solder 11b so that the anode electrode 5a is on the upper side and the cathode electrode 5b is on the lower side. .

また、第６の実施形態のパワー半導体モジュール１００の製造時には、図３０に示すように、温度補償板３がパワー半導体チップ（サイリスタチップ）２のカソード電極２ｂ上に高融点半田１１ｃを介して配置される。更に、温度補償板６がパワー半導体チップ（ダイオードチップ）５のアノード電極５ａ上に高融点半田１１ｄを介して配置される。また、ゲート信号中継部材４がパワー半導体チップ（サイリスタチップ）２のゲート電極２ａ上に高融点半田１１ｅを介して配置される。   Further, at the time of manufacturing the power semiconductor module 100 of the sixth embodiment, as shown in FIG. 30, the temperature compensation plate 3 is disposed on the cathode electrode 2b of the power semiconductor chip (thyristor chip) 2 via the high melting point solder 11c. Is done. Further, the temperature compensation plate 6 is disposed on the anode electrode 5a of the power semiconductor chip (diode chip) 5 via the high melting point solder 11d. The gate signal relay member 4 is disposed on the gate electrode 2a of the power semiconductor chip (thyristor chip) 2 via a high melting point solder 11e.

第６の実施形態のパワー半導体モジュール１００の製造時には、次いで、高融点半田１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅのリフロー処理によって、図３０に示すように、パワー半導体チップ（サイリスタチップ）２のアノード電極２ｃと絶縁基板１の上側導体パターン１ｂとの半田接続、パワー半導体チップ（ダイオードチップ）５のカソード電極５ｂと絶縁基板１の上側導体パターン１ｂとの半田接続、温度補償板３とパワー半導体チップ（サイリスタチップ）２のカソード電極２ｂとの半田接続、温度補償板６とパワー半導体チップ（ダイオードチップ）５のアノード電極５ａとの半田接続、および、ゲート信号中継部材４とパワー半導体チップ（サイリスタチップ）２のゲート電極２ａとの半田接続が同時に行われる。その結果、図３１に示すような組立体３０が形成される。   At the time of manufacturing the power semiconductor module 100 of the sixth embodiment, the anode of the power semiconductor chip (thyristor chip) 2 is then processed by reflow processing of the high melting point solders 11a, 11b, 11c, 11d, and 11e as shown in FIG. Solder connection between the electrode 2c and the upper conductor pattern 1b of the insulating substrate 1, solder connection between the cathode electrode 5b of the power semiconductor chip (diode chip) 5 and the upper conductor pattern 1b of the insulating substrate 1, the temperature compensation plate 3 and the power semiconductor chip Solder connection between the cathode electrode 2b of the (thyristor chip) 2, solder connection between the temperature compensation plate 6 and the anode electrode 5a of the power semiconductor chip (diode chip) 5, and the gate signal relay member 4 and the power semiconductor chip (thyristor chip). ) Solder connection with the gate electrode 2a of 2 is performed simultaneously. As a result, an assembly 30 as shown in FIG. 31 is formed.

詳細には、第６の実施形態のパワー半導体モジュール１００では、図３１（Ｃ）に示すように、ゲート信号入力端子９ｄ（図３３〜図３６参照）の先端側部分９ｄ１（図３３（Ａ）、図３４（Ｂ）、図３５（Ｂ）、図３６（Ａ）および図３６（Ｂ）参照）と半田接続されるゲート信号中継部材４の上面の高さＨ４が、温度補償板３の上面の高さＨ３よりも高くなる。そのため、第６の実施形態のパワー半導体モジュール１００によれば、ゲート信号中継部材４が設けられていない場合よりも、ゲート信号中継部材４に半田接続されるゲート信号入力端子９ｄの先端側部分９ｄ１が誤って温度補償板３にも半田接続されてしまうおそれを低減することができる。   Specifically, in the power semiconductor module 100 of the sixth embodiment, as shown in FIG. 31C, the tip end portion 9d1 (see FIG. 33A) of the gate signal input terminal 9d (see FIGS. 33 to 36). 34B, 35B, 36A, and 36B), the height H4 of the upper surface of the gate signal relay member 4 that is solder-connected to the upper surface of the temperature compensation plate 3 is It becomes higher than the height H3. Therefore, according to the power semiconductor module 100 of the sixth embodiment, compared to the case where the gate signal relay member 4 is not provided, the distal end side portion 9d1 of the gate signal input terminal 9d that is solder-connected to the gate signal relay member 4 However, it is possible to reduce the possibility that the temperature compensation plate 3 is erroneously soldered.

更に、第６の実施形態のパワー半導体モジュール１００では、図３１（Ｃ）に示すように、ゲート信号中継部材４の下側部分４ａの直径Ｄ４ａが、パワー半導体チップ（サイリスタチップ）２のゲート電極２ａの直径Ｄ２ａよりも小さくされている。そのため、第６の実施形態のパワー半導体モジュール１００によれば、ゲート信号中継部材４の下側部分４ａの直径Ｄ４ａがパワー半導体チップ（サイリスタチップ）２のゲート電極２ａの直径Ｄ２ａと等しくされている場合よりも、パワー半導体チップ（サイリスタチップ）２のゲート電極２ａに半田接続されたゲート信号中継部材４により誤ってパワー半導体チップ（サイリスタチップ）２のゲート電極２ａとカソード電極２ｂとが短絡してしまうおそれを低減することができる。   Furthermore, in the power semiconductor module 100 of the sixth embodiment, as shown in FIG. 31C, the diameter D4a of the lower portion 4a of the gate signal relay member 4 is the gate electrode of the power semiconductor chip (thyristor chip) 2. It is smaller than the diameter D2a of 2a. Therefore, according to the power semiconductor module 100 of the sixth embodiment, the diameter D4a of the lower portion 4a of the gate signal relay member 4 is made equal to the diameter D2a of the gate electrode 2a of the power semiconductor chip (thyristor chip) 2. The gate electrode 2a and the cathode electrode 2b of the power semiconductor chip (thyristor chip) 2 are accidentally short-circuited by the gate signal relay member 4 soldered to the gate electrode 2a of the power semiconductor chip (thyristor chip) 2 than the case. This can reduce the risk of being lost.

また、第６の実施形態のパワー半導体モジュール１００では、図３３〜図３６に示すように、放熱フィン（図示せず）にねじ止めされる右フランジ部８ｂ１と、放熱フィンにねじ止めされる左フランジ部８ｂ２と、右フランジ部８ｂ１と左フランジ部８ｂ２との間に配置された本体部８ａと、右フランジ部８ｂ１と本体部８ａとを接続する右接続部８ｃ１と、左フランジ部８ｂ２と本体部８ａとを接続する左接続部８ｃ２とを有する電気絶縁性材料によって成形された外囲樹脂ケース８が設けられている。   Further, in the power semiconductor module 100 of the sixth embodiment, as shown in FIGS. 33 to 36, the right flange portion 8b1 screwed to the radiation fin (not shown) and the left screwed to the radiation fin. The flange portion 8b2, the main body portion 8a disposed between the right flange portion 8b1 and the left flange portion 8b2, the right connection portion 8c1 connecting the right flange portion 8b1 and the main body portion 8a, the left flange portion 8b2, and the main body An outer resin case 8 formed of an electrically insulating material having a left connection portion 8c2 that connects the portion 8a is provided.

更に、第６の実施形態のパワー半導体モジュール１００では、図３３〜図３６に示すように、板金材料によって形成された導電性外部導出端子９ａと、板金材料によって形成された導電性外部導出端子９ｂと、板金材料によって形成された導電性外部導出端子９ｃとが、外囲樹脂ケース８の本体部８ａの前側壁部８ａ１にインサート成形されている。また、板金材料によって形成された導電性ゲート信号入力端子９ｄと、板金材料によって形成された導電性カソード信号出力端子９ｅとが、外囲樹脂ケース８の右フランジ部８ｂ１と右接続部８ｃ１と本体部８ａの右側壁部８ａ３と本体部８ａの後側壁部８ａ２から前向きに突出しているリブ８ａ２ｃとにインサート成形されている。更に、外部導出端子９ａの上端部をブスバー（図示せず）にねじ止めするナットが収容されたナット収容部８ａ１ｃと、外部導出端子９ｂの上端部をブスバー（図示せず）にねじ止めするナットが収容されたナット収容部８ａ１ｄと、外部導出端子９ｃの上端部をブスバー（図示せず）にねじ止めするナットが収容されたナット収容部８ａ１ｅとが、外囲樹脂ケース８の本体部８ａの前側壁部８ａ１に形成されている。   Furthermore, in the power semiconductor module 100 of the sixth embodiment, as shown in FIGS. 33 to 36, the conductive external lead terminal 9a formed of a sheet metal material and the conductive external lead terminal 9b formed of a sheet metal material. A conductive external lead-out terminal 9c formed of a sheet metal material is insert-molded on the front side wall portion 8a1 of the main body portion 8a of the surrounding resin case 8. In addition, the conductive gate signal input terminal 9d formed of sheet metal material and the conductive cathode signal output terminal 9e formed of sheet metal material include the right flange portion 8b1, the right connection portion 8c1, and the main body of the surrounding resin case 8. Insert molding is performed on the right side wall portion 8a3 of the portion 8a and the rib 8a2c protruding forward from the rear side wall portion 8a2 of the main body portion 8a. Further, a nut housing portion 8a1c in which a nut for screwing the upper end portion of the external lead-out terminal 9a to a bus bar (not shown) is accommodated, and a nut for screwing the upper end portion of the external lead-out terminal 9b to the bus bar (not shown). Of the main body portion 8a of the surrounding resin case 8 are a nut housing portion 8a1d in which the nut is housed and a nut housing portion 8a1e in which a nut for screwing the upper end portion of the external lead-out terminal 9c to a bus bar (not shown) is housed. It is formed in the front side wall part 8a1.

また、第６の実施形態のパワー半導体モジュール１００では、図３２に示すように、外囲樹脂ケース８（図３３〜図３６参照）の本体部８ａ（図３３〜図３６参照）よりも小さい放熱部材７が設けられている。この放熱部材７は例えば銅のような高熱伝導性材料によって形成されている。   In the power semiconductor module 100 of the sixth embodiment, as shown in FIG. 32, the heat radiation is smaller than that of the main body 8a (see FIGS. 33 to 36) of the surrounding resin case 8 (see FIGS. 33 to 36). A member 7 is provided. The heat radiating member 7 is made of a high thermal conductivity material such as copper.

第６の実施形態のパワー半導体モジュール１００の製造時には、次いで、図３７に示すように、絶縁基板１を含む組立体３０（図３１参照）が放熱部材７上に低融点半田１２ａを介して配置される。更に、外囲樹脂ケース８の本体部８ａ（図３３〜図３６参照）の下端部を放熱部材７の外縁部上に配置することにより、外部導出端子９ａ（図３７（Ｂ）参照）の下端部が絶縁基板１の上側導体パターン１ｂ（図２４および図３１参照）上に低融点半田１２ｂ（図３７（Ｂ）参照）を介して配置され、外部導出端子９ｂ（図３７（Ｂ）参照）の下端部が温度補償板６上に低融点半田１２ｃ（図３７（Ｂ）参照）を介して配置され、外部導出端子９ｃ（図３７（Ｂ）参照）の下端部が温度補償板３上に低融点半田１２ｄ（図３７（Ｂ）参照）を介して配置され、ゲート信号入力端子９ｄ（図３７（Ａ）参照）の先端側部分９ｄ１（図３７（Ａ）参照）がゲート信号中継部材４の上側部分４ｂ（図３１（Ｃ）参照）の上端部４ｂ１（図３１（Ｃ）参照）上に低融点半田１２ｅ（図３７（Ａ）参照）を介して配置され、カソード信号出力端子９ｅ（図３７（Ａ）参照）の下端部が温度補償板３上に低融点半田１２ｆ（図３７（Ａ）参照）を介して配置され、ゲート信号入力端子９ｄ（図３７（Ａ）参照）の先端側部分９ｄ１（図３７（Ａ）参照）の上面の上に低融点半田１２ｇ（図３７（Ａ）参照）が配置される。   At the time of manufacturing the power semiconductor module 100 of the sixth embodiment, then, as shown in FIG. 37, the assembly 30 (see FIG. 31) including the insulating substrate 1 is disposed on the heat dissipation member 7 via the low melting point solder 12a. Is done. Further, the lower end portion of the main body portion 8a (see FIGS. 33 to 36) of the surrounding resin case 8 is disposed on the outer edge portion of the heat dissipation member 7, so that the lower end of the external lead-out terminal 9a (see FIG. 37 (B)). The portion is disposed on the upper conductor pattern 1b (see FIGS. 24 and 31) of the insulating substrate 1 via the low melting point solder 12b (see FIG. 37B), and the external lead terminal 9b (see FIG. 37B). Is disposed on the temperature compensation plate 6 via a low melting point solder 12c (see FIG. 37B), and the lower end portion of the external lead-out terminal 9c (see FIG. 37B) is disposed on the temperature compensation plate 3. The low-melting-point solder 12d (see FIG. 37B) is arranged, and the distal end portion 9d1 (see FIG. 37A) of the gate signal input terminal 9d (see FIG. 37A) is the gate signal relay member 4 Upper end portion 4b1 (see FIG. 31C) of the upper portion 4b (see FIG. 31C) The lower melting point of the cathode signal output terminal 9e (see FIG. 37A) is placed on the temperature compensation plate 3 via the low melting point solder 12e (see FIG. 37A). The low melting point solder 12g (see FIG. 37A) is disposed on the upper surface of the tip end portion 9d1 (see FIG. 37A) of the gate signal input terminal 9d (see FIG. 37A). 37 (A)) is arranged.

第６の実施形態のパワー半導体モジュール１００の製造時には、次いで、低融点半田１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ，１２ｆ，１２ｇのリフロー処理によって、図３７に示すように、外部導出端子９ａの下端部と絶縁基板１の上側導体パターン１ｂ（図２４および図３１参照）との半田接続、外部導出端子９ｂの下端部と温度補償板６との半田接続、外部導出端子９ｃの下端部と温度補償板３との半田接続、ゲート信号入力端子９ｄの先端側部分９ｄ１とゲート信号中継部材４の上側部分４ｂ（図２７参照）の上端部４ｂ１（図２７参照）との半田接続、および、カソード信号出力端子９ｅの下端部と温度補償板３との半田接続が同時に行われる。その結果、図３８に示すような組立体４０が形成される。次いで、パワー半導体チップ（サイリスタチップ）２、パワー半導体チップ（ダイオードチップ）５などを保護するためのゲル剤（図示せず）が外囲樹脂ケース８の本体部８ａ（図３３〜図３６参照）内に充填される。   At the time of manufacturing the power semiconductor module 100 of the sixth embodiment, the lower end of the external lead-out terminal 9a is then reflowed by the low melting point solders 12a, 12b, 12c, 12d, 12e, 12f, and 12g as shown in FIG. And the upper conductor pattern 1b (see FIGS. 24 and 31) of the insulating substrate 1, solder connection between the lower end portion of the external lead-out terminal 9b and the temperature compensation plate 6, and the lower end portion of the external lead-out terminal 9c and the temperature compensation Solder connection with the plate 3, solder connection between the tip end portion 9d1 of the gate signal input terminal 9d and the upper end portion 4b1 (see FIG. 27) of the upper portion 4b (see FIG. 27) of the gate signal relay member 4, and the cathode signal The solder connection between the lower end of the output terminal 9e and the temperature compensation plate 3 is performed simultaneously. As a result, an assembly 40 as shown in FIG. 38 is formed. Next, a gel agent (not shown) for protecting the power semiconductor chip (thyristor chip) 2, the power semiconductor chip (diode chip) 5, etc. is applied to the body 8 a of the surrounding resin case 8 (see FIGS. 33 to 36). Filled in.

詳細には、第６の実施形態のパワー半導体モジュール１００では、図３７に示すように、外囲樹脂ケース８の本体部８ａ（図３３〜図３６参照）の下端部が放熱部材７の外縁部上に配置されると、外囲樹脂ケース８の本体部８ａの前側壁部８ａ１（図３３（Ａ）および図３４（Ｂ）参照）の肩部８ａ１ｂ（図３４（Ｂ）および図３６（Ｂ）参照）と、放熱部材７の上面の前端部および前面の上端部とが嵌合し、外囲樹脂ケース８の本体部８ａの後側壁部８ａ２（図３３（Ａ）および図３４（Ｂ）参照）の肩部８ａ２ｂ（図３４（Ｂ）および図３６（Ｂ）参照）と、放熱部材７の上面の後端部および後面の上端部とが嵌合し、外囲樹脂ケース８の本体部８ａの右側壁部８ａ３（図３３（Ａ）および図３４（Ｂ）参照）の肩部８ａ３ｂ（図３４（Ｂ）、図３５（Ｂ）および図３５（Ｃ）参照）と、放熱部材７の上面の右端部および右面の上端部とが嵌合し、外囲樹脂ケース８の本体部８ａの左側壁部８ａ４（図３３（Ａ）および図３４（Ｂ）参照）の肩部８ａ４ｂ（図３４（Ｂ）、図３５（Ｂ）および図３５（Ｃ）参照）と、放熱部材７の上面の左端部および左面の上端部とが嵌合する。また、外囲樹脂ケース８の本体部８ａの下端部が放熱部材７の外縁部上に配置される時に、外囲樹脂ケース８の本体部８ａの下端部と放熱部材７の外縁部との間に接着剤が配置される。   Specifically, in the power semiconductor module 100 of the sixth embodiment, as shown in FIG. 37, the lower end portion of the main body portion 8 a (see FIGS. 33 to 36) of the surrounding resin case 8 is the outer edge portion of the heat radiating member 7. When placed on the shoulder 8a1b (FIGS. 34B and 36B) of the front side wall 8a1 (see FIGS. 33A and 34B) of the body 8a of the surrounding resin case 8 )) And the front end portion of the upper surface of the heat radiating member 7 and the upper end portion of the front surface are fitted, and the rear side wall portion 8a2 of the main body portion 8a of the surrounding resin case 8 (FIGS. 33A and 34B). The shoulder portion 8a2b (see FIG. 34B and FIG. 36B) of the reference portion and the rear end portion of the upper surface of the heat radiating member 7 and the upper end portion of the rear surface thereof are fitted to each other. Shoulder portion 8a3b (FIG. 34 (FIG. 34 (A) and FIG. 34 (B)) of right side wall portion 8a3 of 8a (see FIG. 33 (A) and FIG. 34 (B)). ), FIG. 35 (B) and FIG. 35 (C)), the right end portion of the upper surface of the heat radiating member 7 and the upper end portion of the right surface are fitted, and the left side wall portion 8a4 of the main body portion 8a of the surrounding resin case 8 Shoulder portion 8a4b (see FIGS. 34 (B), 35 (B) and 35 (C)) of FIG. 33 (A) and FIG. 34 (B)), and the left end portion and the left surface of the upper surface of heat radiating member 7 The upper end of the mating part is fitted. Further, when the lower end portion of the body portion 8 a of the surrounding resin case 8 is disposed on the outer edge portion of the heat radiating member 7, the space between the lower end portion of the body portion 8 a of the surrounding resin case 8 and the outer edge portion of the heat radiating member 7. An adhesive is disposed on the surface.

更に詳細には、第６の実施形態のパワー半導体モジュール１００では、図３２（Ｃ）に示すように、組立体３０（図３７参照）に含まれる絶縁基板１（図３７参照）を放熱部材７に対して位置決めするための開口７ａ１を有するレジスト膜７ａが放熱部材７の上面に形成されている。そのため、第６の実施形態のパワー半導体モジュール１００によれば、製造誤差による放熱部材７に対する絶縁基板１の位置ずれを低減することができる。   More specifically, in the power semiconductor module 100 of the sixth embodiment, as shown in FIG. 32C, the insulating substrate 1 (see FIG. 37) included in the assembly 30 (see FIG. 37) is replaced with the heat dissipation member 7. A resist film 7a having an opening 7a1 for positioning with respect to the heat radiation member 7 is formed. Therefore, according to the power semiconductor module 100 of the sixth embodiment, it is possible to reduce the displacement of the insulating substrate 1 with respect to the heat dissipation member 7 due to manufacturing errors.

また、第６の実施形態のパワー半導体モジュール１００では、図２４（Ｃ）に示すように、絶縁基板１の上側導体パターン１ｂに対してパワー半導体チップ（サイリスタチップ）２（図３０参照）およびパワー半導体チップ（ダイオードチップ）５（図３０参照）を位置決めするための複数の穴１ｂ１がエッチングによって絶縁基板１の上側導体パターン１ｂに形成されている。そのため、第６の実施形態のパワー半導体モジュール１００によれば、製造誤差による絶縁基板１の上側導体パターン１ｂに対するパワー半導体チップ（サイリスタチップ）２およびパワー半導体チップ（ダイオードチップ）５の位置ずれを低減することができる。   Further, in the power semiconductor module 100 of the sixth embodiment, as shown in FIG. 24C, the power semiconductor chip (thyristor chip) 2 (see FIG. 30) and the power with respect to the upper conductor pattern 1b of the insulating substrate 1 are used. A plurality of holes 1b1 for positioning the semiconductor chip (diode chip) 5 (see FIG. 30) are formed in the upper conductor pattern 1b of the insulating substrate 1 by etching. Therefore, according to the power semiconductor module 100 of the sixth embodiment, misalignment of the power semiconductor chip (thyristor chip) 2 and the power semiconductor chip (diode chip) 5 with respect to the upper conductor pattern 1b of the insulating substrate 1 due to manufacturing errors is reduced. can do.

更に、第６の実施形態のパワー半導体モジュール１００では、図３１（Ｃ）に示すように、ゲート信号中継部材４の上側部分４ｂの上端部４ｂ１の直径Ｄ４ｂが、ゲート信号中継部材４の下側部分４ａの直径Ｄ４ａおよびパワー半導体チップ（サイリスタチップ）２のゲート電極２ａの直径Ｄ２ａよりも大きくされている。そのため、第６の実施形態のパワー半導体モジュール１００によれば、製造誤差が含まれる場合であっても、図３７に示すように外囲樹脂ケース８の本体部８ａ（図３３〜図３６参照）が放熱部材７上に配置される時に、ゲート信号入力端子９ｄ（図３７（Ａ）参照）の先端側部分９ｄ１（図３７（Ａ）参照）をゲート信号中継部材４の上側部分４ｂ（図２７および図３１（Ｃ）参照）の上端部４ｂ１（図２７および図３１（Ｃ）参照）上に確実に配置することができる。   Furthermore, in the power semiconductor module 100 of the sixth embodiment, as shown in FIG. 31C, the diameter D4b of the upper end portion 4b1 of the upper portion 4b of the gate signal relay member 4 is lower than the gate signal relay member 4. The diameter D4a of the portion 4a and the diameter D2a of the gate electrode 2a of the power semiconductor chip (thyristor chip) 2 are made larger. Therefore, according to the power semiconductor module 100 of the sixth embodiment, even if a manufacturing error is included, as shown in FIG. 37, the main body 8a of the surrounding resin case 8 (see FIGS. 33 to 36). Is disposed on the heat radiating member 7, the tip end portion 9 d 1 (see FIG. 37A) of the gate signal input terminal 9 d (see FIG. 37A) is connected to the upper portion 4 b (see FIG. 27) of the gate signal relay member 4. And the upper end portion 4b1 (see FIG. 27 and FIG. 31C) of FIG. 31 (C)).

また、第６の実施形態のパワー半導体モジュール１００では、図３９に示すように、外囲樹脂ケース８（図３３〜図３６参照）の本体部８ａ（図３３〜図３６参照）の上端開口を覆うための蓋体１０が設けられている。この蓋体１０は例えば樹脂材料などによって形成されている。また、第６の実施形態のパワー半導体モジュール１００では、係止爪１０ｂ１ａを有する右係止部１０ｂ１と、係止爪１０ｂ２ａを有する左係止部１０ｂ２とが蓋体１０に形成されている。   Moreover, in the power semiconductor module 100 of 6th Embodiment, as shown in FIG. 39, upper end opening of the main-body part 8a (refer FIGS. 33-36) of the surrounding resin case 8 (refer FIGS. 33-36) is made. A lid 10 for covering is provided. The lid 10 is made of, for example, a resin material. Further, in the power semiconductor module 100 of the sixth embodiment, the lid body 10 is formed with a right locking portion 10b1 having a locking claw 10b1a and a left locking portion 10b2 having a locking claw 10b2a.

第６の実施形態のパワー半導体モジュール１００の製造時には、次いで、図４０に示すように、蓋体１０の右係止部１０ｂ１（図３９参照）の係止爪１０ｂ１ａを外囲樹脂ケース８の右接続部８ｃ１（図３３（Ａ）および図３５（Ｂ）参照）の穴８ｃ１ｂ（図３３（Ａ）および図３５（Ｂ）参照）に挿入すると共に、蓋体１０の左係止部１０ｂ２（図３９参照）の係止爪１０ｂ２ａを外囲樹脂ケース８の左接続部８ｃ２（図３３（Ａ）および図３５（Ｂ）参照）の穴８ｃ２ｂ（図３３（Ａ）および図３５（Ｂ）参照）に挿入し、かつ、蓋体１０を外囲樹脂ケース８に対して図４０の下側に押し下げることによって、スナップフィットにより、蓋体１０の右係止部１０ｂ１の係止爪１０ｂ１ａが外囲樹脂ケース８の右接続部８ｃ１の下面に係止すると共に、蓋体１０の左係止部１０ｂ２の係止爪１０ｂ２ａが外囲樹脂ケース８の左接続部８ｃ２の下面に係止する。その結果、図４０に示すような第６の実施形態のパワー半導体モジュール１００が完成する。   At the time of manufacturing the power semiconductor module 100 of the sixth embodiment, as shown in FIG. 40, the locking claw 10b1a of the right locking portion 10b1 (see FIG. 39) of the lid 10 is then moved to the right of the outer resin case 8. It is inserted into the hole 8c1b (see FIGS. 33A and 35B) of the connecting portion 8c1 (see FIGS. 33A and 35B), and the left locking portion 10b2 of the lid 10 (see FIG. 39)), the hole 8c2b (see FIGS. 33 (A) and 35 (B)) of the left connecting portion 8c2 of the outer resin case 8 (see FIGS. 33 (A) and 35 (B)). , And the lid 10 is pushed down to the lower side of FIG. 40 with respect to the outer resin case 8, so that the locking claw 10 b 1 a of the right locking portion 10 b 1 of the lid 10 is surrounded by the outer resin. Locked to the bottom surface of the right connection 8c1 of the case 8 Rutotomoni engaging claw 10b2a the left locking portion 10b2 of the lid 10 is engaged with the lower surface of the left connection portion 8c2 of the outer resin case 8. As a result, the power semiconductor module 100 of the sixth embodiment as shown in FIG. 40 is completed.

詳細には、第６の実施形態のパワー半導体モジュール１００の製造時には、図４０に示すように蓋体１０が外囲樹脂ケース８に取り付けられると、外囲樹脂ケース８の本体部８ａ（図３３（Ａ）参照）の前側壁部８ａ１（図３３（Ａ）参照）の肩部８ａ１ａ（図３３（Ａ）および図３６（Ｂ）参照）と、蓋体１０の下面の前端部および前面とが嵌合し、外囲樹脂ケース８の本体部８ａの後側壁部８ａ２（図３３（Ａ）参照）の肩部８ａ２ａ（図３３（Ａ）および図３６（Ｂ）参照）と、蓋体１０の下面の後端部および後面とが嵌合し、外囲樹脂ケース８の本体部８ａの右接続部８ｃ１（図３３（Ａ）参照）の肩部８ｃ１ａ（図３３（Ａ）および図３５（Ｂ）参照）と、蓋体１０の下面の右端部および右面とが嵌合し、外囲樹脂ケース８の本体部８ａの左接続部８ｃ２（図３３（Ａ）参照）の肩部８ｃ２ａ（図３３（Ａ）および図３５（Ｂ）参照）と、蓋体１０の下面の左端部および左面とが嵌合する。   Specifically, when the power semiconductor module 100 of the sixth embodiment is manufactured, when the lid 10 is attached to the outer resin case 8 as shown in FIG. 40, the main body portion 8a of the outer resin case 8 (FIG. 33). The shoulder 8a1a (see FIG. 33 (A) and FIG. 36 (B)) of the front side wall 8a1 (see FIG. 33 (A)) of FIG. The shoulder portion 8a2a (see FIGS. 33 (A) and 36 (B)) of the rear side wall portion 8a2 (see FIG. 33 (A)) of the body portion 8a of the surrounding resin case 8 and the lid 10 The rear end portion and the rear surface of the lower surface are fitted to each other, and the shoulder portion 8c1a (see FIGS. 33A and 35B) of the right connection portion 8c1 (see FIG. 33A) of the main body portion 8a of the surrounding resin case 8 is fitted. )) And the right end portion and the right surface of the lower surface of the lid body 10 are fitted together, and the main body of the surrounding resin case 8 8a of the left connection portion 8c2 and the shoulder 8c2a (FIG 33 (A) refer) (see FIG. 33 (A) and FIG. 35 (B)), a left end portion and left plane of the lower surface of the lid 10 is fitted.

更に、第６の実施形態のパワー半導体モジュール１００では、図３６（Ａ）に示すように、外囲樹脂ケース８の右接続部８ｃ１の下面の高さＬ８ｃ１が、外囲樹脂ケース８の本体部８ａの右側壁部８ａ３の下面の高さＬ８ａ３および外囲樹脂ケース８の右フランジ部８ｂ１の下面の高さＬ８ｂ１よりも高くされている。つまり、第６の実施形態のパワー半導体モジュール１００では、外囲樹脂ケース８の右接続部８ｃ１の厚さ寸法が小さくされている。そのため、第６の実施形態のパワー半導体モジュール１００によれば、外囲樹脂ケース８の本体部８ａの剛性を低下させることなく、放熱フィン（図示せず）の上面と放熱部材７（図４０参照）の下面とを密着させるための外囲樹脂ケース８の本体部８ａに対する右フランジ部８ｂ１の弾性変形を容易にすることができる。   Furthermore, in the power semiconductor module 100 of the sixth embodiment, as shown in FIG. 36A, the height L8c1 of the lower surface of the right connection portion 8c1 of the surrounding resin case 8 is the main body portion of the surrounding resin case 8. The height L8a3 of the lower surface of the right side wall 8a3 of 8a and the height L8b1 of the lower surface of the right flange portion 8b1 of the surrounding resin case 8 are set higher. That is, in the power semiconductor module 100 of the sixth embodiment, the thickness dimension of the right connection portion 8c1 of the surrounding resin case 8 is reduced. Therefore, according to the power semiconductor module 100 of the sixth embodiment, the upper surface of the radiating fin (not shown) and the radiating member 7 (see FIG. 40) are obtained without reducing the rigidity of the main body portion 8a of the surrounding resin case 8. The elastic deformation of the right flange portion 8b1 with respect to the main body portion 8a of the surrounding resin case 8 can be made easy.

また、第６の実施形態のパワー半導体モジュール１００では、図３６（Ａ）に示すように、外囲樹脂ケース８の左接続部８ｃ２の下面の高さＬ８ｃ２が、外囲樹脂ケース８の本体部８ａの左側壁部８ａ４の下面の高さＬ８ａ４および外囲樹脂ケース８の左フランジ部８ｂ２の下面の高さＬ８ｂ２よりも高くされている。つまり、第６の実施形態のパワー半導体モジュール１００では、外囲樹脂ケース８の左接続部８ｃ２の厚さ寸法が小さくされている。そのため、第６の実施形態のパワー半導体モジュール１００によれば、外囲樹脂ケース８の本体部８ａの剛性を低下させることなく、放熱フィン（図示せず）の上面と放熱部材７（図４０参照）の下面とを密着させるための外囲樹脂ケース８の本体部８ａに対する左フランジ部８ｂ２の弾性変形を容易にすることができる。   Further, in the power semiconductor module 100 of the sixth embodiment, as shown in FIG. 36A, the height L8c2 of the lower surface of the left connecting portion 8c2 of the outer resin case 8 is the main body portion of the outer resin case 8. The height L8a4 of the lower surface of the left wall portion 8a4 of 8a and the height L8b2 of the lower surface of the left flange portion 8b2 of the surrounding resin case 8 are set higher. That is, in the power semiconductor module 100 of the sixth embodiment, the thickness dimension of the left connection portion 8c2 of the surrounding resin case 8 is reduced. Therefore, according to the power semiconductor module 100 of the sixth embodiment, the upper surface of the radiating fin (not shown) and the radiating member 7 (see FIG. 40) are obtained without reducing the rigidity of the main body portion 8a of the surrounding resin case 8. The elastic deformation of the left flange portion 8b2 with respect to the main body portion 8a of the surrounding resin case 8 can be made easy.

更に、第６の実施形態のパワー半導体モジュール１００では、図３３（Ａ）および図３５（Ｂ）に示すように、外囲樹脂ケース８の右接続部８ｃ１の上面と下面との間に延びている穴８ｃ１ｂが、外囲樹脂ケース８の右接続部８ｃ１に形成されている。そのため、第６の実施形態のパワー半導体モジュール１００によれば、外囲樹脂ケース８の右接続部８ｃ１の上面と下面との間に延びている穴８ｃ１ｂが形成されていない場合よりも、放熱フィン（図示せず）の上面と放熱部材７（図４０参照）の下面とを密着させるための外囲樹脂ケース８の本体部８ａに対する右フランジ部８ｂ１の弾性変形を容易にすることができる。   Furthermore, in the power semiconductor module 100 of the sixth embodiment, as shown in FIGS. 33 (A) and 35 (B), it extends between the upper surface and the lower surface of the right connection portion 8c1 of the outer resin case 8. A hole 8 c 1 b is formed in the right connection portion 8 c 1 of the surrounding resin case 8. Therefore, according to the power semiconductor module 100 of the sixth embodiment, the radiating fin is more than the case where the hole 8c1b extending between the upper surface and the lower surface of the right connection portion 8c1 of the surrounding resin case 8 is not formed. The elastic deformation of the right flange portion 8b1 with respect to the main body portion 8a of the surrounding resin case 8 for bringing the upper surface (not shown) and the lower surface of the heat radiating member 7 (see FIG. 40) into close contact with each other can be facilitated.

また、第６の実施形態のパワー半導体モジュール１００では、図３３（Ａ）および図３５（Ｂ）に示すように、外囲樹脂ケース８の左接続部８ｃ２の上面と下面との間に延びている穴８ｃ２ｂが、外囲樹脂ケース８の左接続部８ｃ２に形成されている。そのため、第６の実施形態のパワー半導体モジュール１００によれば、外囲樹脂ケース８の左接続部８ｃ２の上面と下面との間に延びている穴８ｃ２ｂが形成されていない場合よりも、放熱フィン（図示せず）の上面と放熱部材７（図４０参照）の下面とを密着させるための外囲樹脂ケース８の本体部８ａに対する左フランジ部８ｂ２の弾性変形を容易にすることができる。   In the power semiconductor module 100 of the sixth embodiment, as shown in FIGS. 33A and 35B, the power semiconductor module 100 extends between the upper surface and the lower surface of the left connection portion 8c2 of the surrounding resin case 8. A hole 8c2b is formed in the left connecting portion 8c2 of the surrounding resin case 8. Therefore, according to the power semiconductor module 100 of the sixth embodiment, the radiating fin is more than the case where the hole 8c2b extending between the upper surface and the lower surface of the left connection portion 8c2 of the surrounding resin case 8 is not formed. Elastic deformation of the left flange portion 8b2 with respect to the main body portion 8a of the surrounding resin case 8 for bringing the upper surface (not shown) and the lower surface of the heat radiating member 7 (see FIG. 40) into close contact with each other can be facilitated.

更に、第６の実施形態のパワー半導体モジュール１００では、図４０に示すように蓋体１０が外囲樹脂ケース８に取り付けられている時に、蓋体１０の右係止部１０ｂ１（図３９参照）の係止爪１０ｂ１ａが外囲樹脂ケース８の右接続部８ｃ１（図３５（Ａ）参照）の下面よりも下側（図４０の下側）に収容されていると共に、蓋体１０の左係止部１０ｂ２（図３９参照）の係止爪１０ｂ２ａが外囲樹脂ケース８の左接続部８ｃ２（図３５（Ａ）参照）の下面よりも下側（図４０の下側）に収容されている。   Furthermore, in the power semiconductor module 100 of the sixth embodiment, when the lid body 10 is attached to the surrounding resin case 8 as shown in FIG. 40, the right locking portion 10b1 of the lid body 10 (see FIG. 39). The latching claw 10b1a is accommodated on the lower side (lower side in FIG. 40) of the lower surface of the right connection portion 8c1 (see FIG. 35A) of the outer resin case 8, and The locking claw 10b2a of the stopper 10b2 (see FIG. 39) is accommodated below (lower side of FIG. 40) below the lower surface of the left connecting portion 8c2 (see FIG. 35A) of the surrounding resin case 8. .

また、第６の実施形態のパワー半導体モジュール１００では、図４０に示すように蓋体１０が外囲樹脂ケース８に取り付けられている時に、放熱部材７の右端部が、蓋体１０の右係止部１０ｂ１（図３９参照）の係止爪１０ｂ１ａよりも左側（図４０（Ａ）の左側）に配置されている。また、放熱部材７の左端部が、蓋体１０の左係止部１０ｂ２（図３９参照）の係止爪１０ｂ２ａよりも右側（図４０（Ａ）の右側）に配置されている。つまり、第６の実施形態のパワー半導体モジュール１００では、図４０に示すように蓋体１０が外囲樹脂ケース８に取り付けられている時に、放熱部材７が蓋体１０の右係止部１０ｂ１の係止爪１０ｂ１ａおよび左係止部１０ｂ２の係止爪１０ｂ２ａの真下には配置されていない。   Further, in the power semiconductor module 100 of the sixth embodiment, when the lid body 10 is attached to the surrounding resin case 8 as shown in FIG. 40, the right end portion of the heat radiating member 7 is connected to the right side of the lid body 10. It arrange | positions on the left side (left side of FIG. 40 (A)) rather than the latching claw 10b1a of the stop part 10b1 (refer FIG. 39). Further, the left end portion of the heat radiating member 7 is arranged on the right side (right side in FIG. 40A) of the locking claw 10b2a of the left locking portion 10b2 (see FIG. 39) of the lid body 10. That is, in the power semiconductor module 100 of the sixth embodiment, when the lid 10 is attached to the outer resin case 8 as shown in FIG. 40, the heat radiating member 7 is attached to the right locking portion 10 b 1 of the lid 10. The locking claw 10b1a and the left locking portion 10b2 are not arranged directly below the locking claw 10b2a.

そのため、第６の実施形態のパワー半導体モジュール１００によれば、図４０に示すように蓋体１０が外囲樹脂ケース８に取り付けられている時に放熱部材７が蓋体１０の右係止部１０ｂ１（図３９参照）の係止爪１０ｂ１ａおよび左係止部１０ｂ２（図３９参照）の係止爪１０ｂ２ａの真下に配置されている場合よりも、パワー半導体モジュール１００全体の上下方向寸法（図４０の上下方向寸法）を小型化することができる。   Therefore, according to the power semiconductor module 100 of the sixth embodiment, when the lid body 10 is attached to the surrounding resin case 8 as shown in FIG. The vertical dimension of the power semiconductor module 100 as a whole (see FIG. 40) is larger than the case where it is arranged directly below the locking claw 10b2a of the locking claw 10b1a (see FIG. 39) and the left locking portion 10b2 (see FIG. 39). The vertical dimension) can be reduced.

更に、第６の実施形態のパワー半導体モジュール１００では、図３３（Ａ）および図３３（Ｃ）に示すように、外囲樹脂ケース８にインサート成形されているゲート信号入力端子９ｄの上端部が、外囲樹脂ケース８の右フランジ部８ｂ１の上面から上向きに突出せしめられている。更に、外囲樹脂ケース８にインサート成形されているカソード信号出力端子９ｅの上端部が、外囲樹脂ケース８の右フランジ部８ｂ１の上面から上向きに突出せしめられている。そのため、第６の実施形態のパワー半導体モジュール１００によれば、ゲート信号入力端子９ｄの上端部およびカソード信号出力端子９ｅの上端部が外囲樹脂ケース８の本体部８ａの後側壁部８ａ２の上面から上向きに突出せしめられている場合よりも、パワー半導体モジュール１００全体の前後方向寸法（図３３（Ａ）の上下方向寸法）を小型化することができる。   Furthermore, in the power semiconductor module 100 of the sixth embodiment, as shown in FIGS. 33 (A) and 33 (C), the upper end portion of the gate signal input terminal 9d insert-molded in the surrounding resin case 8 is formed. The outer resin case 8 protrudes upward from the upper surface of the right flange portion 8b1. Further, the upper end portion of the cathode signal output terminal 9 e that is insert-molded in the surrounding resin case 8 is protruded upward from the upper surface of the right flange portion 8 b 1 of the surrounding resin case 8. Therefore, according to the power semiconductor module 100 of the sixth embodiment, the upper end portion of the gate signal input terminal 9d and the upper end portion of the cathode signal output terminal 9e are the upper surfaces of the rear side wall portion 8a2 of the main body portion 8a of the surrounding resin case 8. The size of the entire power semiconductor module 100 in the front-rear direction (vertical direction in FIG. 33A) can be reduced as compared with the case where the power semiconductor module 100 is projected upward.

また、第６の実施形態のパワー半導体モジュール１００では、図３３（Ａ）および図３５（Ｂ）に示すように、ゲート信号入力端子９ｄの上端部が、外囲樹脂ケース８の右フランジ部８ｂ１のボルトヘッド収容部８ｂ１ａのねじ穴８ｂ１ａ１よりも左側（図３３（Ａ）および図３５（Ｂ）の左側）に配置されている。また、カソード信号出力端子９ｅの上端部が、外囲樹脂ケース８の右フランジ部８ｂ１のボルトヘッド収容部８ｂ１ａのねじ穴８ｂ１ａ１のほぼ真後に配置されている。つまり、第６の実施形態のパワー半導体モジュール１００では、ゲート信号入力端子９ｄの上端部およびカソード信号出力端子９ｅの上端部が外囲樹脂ケース８の右フランジ部８ｂ１のボルトヘッド収容部８ｂ１ａのねじ穴８ｂ１ａ１よりも右側（図３３（Ａ）および図３５（Ｂ）の右側）には配置されていない。そのため、第６の実施形態のパワー半導体モジュール１００によれば、パワー半導体モジュール１００全体の左右方向寸法（図３３（Ａ）および図３５（Ｂ）の左右方向寸法）を大型化させることなく、パワー半導体モジュール１００全体の前後方向寸法（図３３（Ａ）の上下方向寸法）を小型化することができる。   Further, in the power semiconductor module 100 of the sixth embodiment, as shown in FIGS. 33A and 35B, the upper end portion of the gate signal input terminal 9d is the right flange portion 8b1 of the surrounding resin case 8. The bolt head housing portion 8b1a is disposed on the left side (left side in FIGS. 33A and 35B) of the screw hole 8b1a1. Further, the upper end portion of the cathode signal output terminal 9 e is disposed almost directly behind the screw hole 8 b 1 a 1 of the bolt head housing portion 8 b 1 a of the right flange portion 8 b 1 of the surrounding resin case 8. That is, in the power semiconductor module 100 of the sixth embodiment, the upper end portion of the gate signal input terminal 9d and the upper end portion of the cathode signal output terminal 9e are screws of the bolt head accommodating portion 8b1a of the right flange portion 8b1 of the surrounding resin case 8. They are not arranged on the right side of the hole 8b1a1 (the right side of FIGS. 33A and 35B). Therefore, according to the power semiconductor module 100 of the sixth embodiment, the power semiconductor module 100 as a whole can be powered without increasing the horizontal dimension (the horizontal dimension in FIGS. 33A and 35B). The overall dimension of the semiconductor module 100 in the front-rear direction (the vertical dimension in FIG. 33A) can be reduced.

更に、第６の実施形態のパワー半導体モジュール１００では、図３３（Ａ）および図３６（Ｃ）に示すように、ゲート信号入力端子９ｄの上端部およびカソード信号出力端子９ｅの上端部が、外囲樹脂ケース８の右フランジ部８ｂ１の外輪部８ｂ１ｃの上面から上向きに突出せしめられている。また、外囲樹脂ケース８の右フランジ部８ｂ１の外輪部８ｂ１ｃとボルトヘッド収容部８ｂ１ａとの間に土手部８ｂ１ｂが配置されている。更に、図３６（Ｃ）に示すように、土手部８ｂ１ｂの上面の高さＨ８ｂ１ｂが、ボルトヘッド収容部８ｂ１ａの上面の高さＨ８ｂ１ａおよび外輪部８ｂ１ｃの上面の高さＨ８ｂ１ｃよりも高くされている。そのため、第６の実施形態のパワー半導体モジュール１００によれば、外囲樹脂ケース８の右フランジ部８ｂ１の土手部８ｂ１ｂの上面の高さＨ８ｂ１ｂがボルトヘッド収容部８ｂ１ａの上面の高さＨ８ｂ１ａおよび外輪部８ｂ１ｃの上面の高さＨ８ｂ１ｃより高くされていない場合よりも、外囲樹脂ケース８の右フランジ部８ｂ１を放熱フィン（図示せず）にねじ止めするボルトヘッド（図示せず）とゲート信号入力端子９ｄの上端部およびカソード信号出力端子９ｅの上端部との間の沿面距離を大きくすることができる。   Furthermore, in the power semiconductor module 100 of the sixth embodiment, as shown in FIGS. 33 (A) and 36 (C), the upper end of the gate signal input terminal 9d and the upper end of the cathode signal output terminal 9e are external. It is made to protrude upward from the upper surface of the outer ring portion 8b1c of the right flange portion 8b1 of the surrounding resin case 8. Further, a bank portion 8b1b is disposed between the outer ring portion 8b1c of the right flange portion 8b1 of the surrounding resin case 8 and the bolt head housing portion 8b1a. Furthermore, as shown in FIG. 36C, the height H8b1b of the upper surface of the bank portion 8b1b is higher than the height H8b1a of the upper surface of the bolt head housing portion 8b1a and the height H8b1c of the upper surface of the outer ring portion 8b1c. . Therefore, according to the power semiconductor module 100 of the sixth embodiment, the height H8b1b of the upper surface of the bank portion 8b1b of the right flange portion 8b1 of the surrounding resin case 8 is the height H8b1a of the upper surface of the bolt head housing portion 8b1a and the outer ring. A bolt head (not shown) for screwing the right flange portion 8b1 of the surrounding resin case 8 to a radiating fin (not shown) and a gate signal input, compared with the case where the height H8b1c of the upper surface of the portion 8b1c is not set higher The creeping distance between the upper end portion of the terminal 9d and the upper end portion of the cathode signal output terminal 9e can be increased.

同様に、第６の実施形態のパワー半導体モジュール１００では、図３３（Ａ）および図３６（Ｄ）に示すように、外囲樹脂ケース８の左フランジ部８ｂ２の外輪部８ｂ２ｃとねじ穴８ｂ２ａ１を有するボルトヘッド収容部８ｂ２ａとの間に土手部８ｂ２ｂが配置されている。   Similarly, in the power semiconductor module 100 of the sixth embodiment, as shown in FIGS. 33 (A) and 36 (D), the outer ring portion 8b2c and the screw hole 8b2a1 of the left flange portion 8b2 of the surrounding resin case 8 are provided. A bank portion 8b2b is disposed between the bolt head housing portion 8b2a.

また、第６の実施形態のパワー半導体モジュール１００では、ゲート信号入力端子９ｄ（図３７（Ａ）および図４１参照）、半田１２ｅ（図３７（Ａ）参照）、ゲート信号中継部材４（図３７参照）および半田１１ｅ（図３０参照）を介してパワー半導体チップ（サイリスタチップ）２（図２５、図３０、図３７（Ａ）および図４１参照）の上面のゲート電極２ａ（図２５および図３０参照）に供給されるゲート信号によって、パワー半導体チップ（サイリスタチップ）２（図２５、図３０、図３７（Ａ）および図４１参照）を介して外部導出端子９ｃ（図３７（Ｂ）および図４１参照）と外部導出端子９ａ（図３７（Ｂ）および図４１参照）との間を流れる大電流を制御することができる。   In the power semiconductor module 100 of the sixth embodiment, the gate signal input terminal 9d (see FIGS. 37A and 41), the solder 12e (see FIG. 37A), and the gate signal relay member 4 (FIG. 37). And the gate electrode 2a (see FIGS. 25 and 30) on the upper surface of the power semiconductor chip (thyristor chip) 2 (see FIGS. 25, 30, 37A, and 41) via the solder 11e (see FIG. 30). The external lead-out terminal 9c (FIG. 37 (B) and FIG. 37) is supplied via the power semiconductor chip (thyristor chip) 2 (see FIGS. 25, 30, 37A and 41) by the gate signal supplied to the reference). 41) and a large current flowing between the external lead-out terminal 9a (see FIG. 37B and FIG. 41) can be controlled.

詳細には、第６の実施形態のパワー半導体モジュール１００では、図３３（Ａ）、図３５（Ｂ）および図３６（Ｂ）に示すように、ゲート信号入力端子９ｄの先端側部分９ｄ１が水平に形成されている。更に、図３３（Ａ）および図４２に示すように、ゲート信号入力端子９ｄの先端側部分９ｄ１に貫通穴９ｄ１ａが形成されている。また、上下方向に投影された貫通穴９ｄ１ａ（図４３（Ａ）参照）の輪郭Ｃ９ｄ１ａ（図４３（Ｂ）〜図４３（Ｇ）参照）が、上下方向に投影されたゲート信号中継部材４（図４３（Ａ）参照）の上側部分４ｂ（図４３（Ａ）参照）の上端部４ｂ１（図４３（Ａ）参照）の輪郭Ｃ４ｂ１（図４３（Ｂ）〜図４３（Ｇ）参照）よりも小さくなるように、貫通穴９ｄ１ａ（図４３（Ａ）参照）の大きさが設定されている。更に、図３７（Ａ）に示すように、ゲート信号入力端子９ｄが外囲樹脂ケース８と一体的に形成されている。   Specifically, in the power semiconductor module 100 of the sixth embodiment, as shown in FIGS. 33 (A), 35 (B), and 36 (B), the tip end portion 9d1 of the gate signal input terminal 9d is horizontal. Is formed. Further, as shown in FIGS. 33A and 42, a through hole 9d1a is formed in the tip end portion 9d1 of the gate signal input terminal 9d. In addition, the gate signal relay member 4 (see FIG. 43 (B) to FIG. 43 (G)) in which the outline C9d1a (see FIGS. 43 (B) to 43 (G)) of the through hole 9d1a (see FIG. 43 (A)) projected in the vertical direction is projected. Than the outline C4b1 (see FIGS. 43 (B) to 43 (G)) of the upper end portion 4b1 (see FIG. 43 (A)) of the upper portion 4b (see FIG. 43 (A)) of FIG. 43 (A)). The size of the through hole 9d1a (see FIG. 43A) is set so as to be small. Further, as shown in FIG. 37A, the gate signal input terminal 9d is formed integrally with the surrounding resin case 8.

更に、第６の実施形態のパワー半導体モジュール１００では、図３７（Ａ）および図４２（Ａ）に示すように、製造時に、ゲート信号中継部材４の上側部分４ｂ（図４２（Ａ）参照）の上端部４ｂ１（図４２（Ａ）参照）の上に半田１２ｅが配置される。次いで、パワー半導体チップ（サイリスタチップ）２（図３７（Ａ）参照）を支持する放熱部材７（図３７（Ａ）参照）と外囲樹脂ケース８（図３７（Ａ）参照）とが接合される。その結果、上下方向に投影された貫通穴９ｄ１ａ（図４３（Ａ）参照）の輪郭Ｃ９ｄ１ａ（図４３（Ｂ）〜図４３（Ｇ）参照）が、上下方向に投影されたゲート信号中継部材４（図４３（Ａ）参照）の上側部分４ｂ（図４３（Ａ）参照）の上端部４ｂ１（図４３（Ａ）参照）の輪郭Ｃ４ｂ１（図４３（Ｂ）〜図４３（Ｇ）参照）の内側に位置すると共に、半田１２ｅ（図４２参照）が、ゲート信号入力端子９ｄ（図４２参照）の先端側部分９ｄ１（図４２参照）の下面と、ゲート信号中継部材４（図４２参照）の上側部分４ｂ（図４２（Ａ）参照）の上端部４ｂ１（図４２（Ａ）参照）との間に位置する。   Furthermore, in the power semiconductor module 100 of the sixth embodiment, as shown in FIGS. 37 (A) and 42 (A), the upper portion 4b of the gate signal relay member 4 (see FIG. 42 (A)) at the time of manufacture. The solder 12e is disposed on the upper end 4b1 (see FIG. 42A). Next, the heat radiating member 7 (see FIG. 37A) supporting the power semiconductor chip (thyristor chip) 2 (see FIG. 37A) and the surrounding resin case 8 (see FIG. 37A) are joined. The As a result, the gate signal relay member 4 in which the contour C9d1a (see FIGS. 43B to 43G) of the through hole 9d1a (see FIG. 43A) projected in the vertical direction is projected in the vertical direction. The contour C4b1 (see FIGS. 43 (B) to 43 (G)) of the upper end 4b1 (see FIG. 43 (A)) of the upper portion 4b (see FIG. 43 (A)) of the upper portion 4b (see FIG. 43 (A)). The solder 12e (see FIG. 42) is located on the inner side, and the lower surface of the distal end portion 9d1 (see FIG. 42) of the gate signal input terminal 9d (see FIG. 42) and the gate signal relay member 4 (see FIG. 42). It is located between the upper portion 4b1 (see FIG. 42A) of the upper portion 4b (see FIG. 42A).

つまり、第６の実施形態のパワー半導体モジュール１００では、パワー半導体チップ（サイリスタチップ）２（図３７参照）を支持する放熱部材７（図３７参照）と外囲樹脂ケース８（図３７参照）とが接合されると、上下方向に投影された貫通穴９ｄ１ａ（図４３（Ａ）参照）の輪郭Ｃ９ｄ１ａ（図４３（Ｂ）〜図４３（Ｇ）参照）が、上下方向に投影されたゲート信号中継部材４（図４３（Ａ）参照）の上側部分４ｂ（図４３（Ａ）参照）の上端部４ｂ１（図４３（Ａ）参照）の輪郭Ｃ４ｂ１（図４３（Ｂ）〜図４３（Ｇ）参照）の内側に位置するように、各構成部品の寸法公差を設定すればよい。   That is, in the power semiconductor module 100 of the sixth embodiment, the heat radiating member 7 (see FIG. 37) and the surrounding resin case 8 (see FIG. 37) that support the power semiconductor chip (thyristor chip) 2 (see FIG. 37) Are joined, the contour C9d1a (see FIGS. 43B to 43G) of the through-hole 9d1a (see FIG. 43A) projected in the vertical direction is the gate signal projected in the vertical direction. Outline C4b1 (FIGS. 43B to 43G) of the upper end portion 4b1 (see FIG. 43A) of the upper portion 4b (see FIG. 43A) of the relay member 4 (see FIG. 43A). The dimensional tolerance of each component may be set so as to be located inside the reference).

そのため、第６の実施形態のパワー半導体モジュール１００によれば、パワー半導体チップ（サイリスタチップ）を支持する放熱部材（放熱板）と外囲樹脂ケースとが接合されると、ゲート信号入力端子の先端側部分から下側に延びている突起の輪郭が、ゲート信号中継部材の上側部分の上端部の中央に形成された穴の輪郭であって、ゲート信号中継部材の上側部分の上端部の輪郭より小さい輪郭の内側に位置するように、各構成部品の寸法公差を設定しなければならない特許文献１に記載されたパワー半導体モジュールよりも、各構成部品の寸法公差を緩和する（増大させる）ことができる。   Therefore, according to the power semiconductor module 100 of the sixth embodiment, when the heat radiating member (heat radiating plate) supporting the power semiconductor chip (thyristor chip) and the surrounding resin case are joined, the tip of the gate signal input terminal The contour of the protrusion extending downward from the side portion is the contour of the hole formed in the center of the upper end portion of the upper portion of the gate signal relay member, and the contour of the upper end portion of the upper portion of the gate signal relay member. The dimensional tolerance of each component can be relaxed (increased) compared to the power semiconductor module described in Patent Document 1 in which the dimensional tolerance of each component must be set so as to be located inside the small contour. it can.

その上、第６の実施形態のパワー半導体モジュール１００では、図３３（Ａ）および図４２に示すように、ゲート信号入力端子９ｄの先端側部分９ｄ１に貫通穴９ｄ１ａが形成されている。また、第６の実施形態のパワー半導体モジュール１００では、図４２に示すように、製造時に、ゲート信号入力端子９ｄの先端側部分９ｄ１の下面とゲート信号中継部材４の上側部分４ｂ（図４２（Ａ）参照）の上端部４ｂ１（図４２（Ａ）参照）との間の半田１２ｅが溶融せしめられた後に固化せしめられる。その結果、図４２（Ｂ）に示すように、半田１２ｅが、ゲート信号中継部材４の上側部分４ｂ（図４２（Ａ）参照）の上端部４ｂ１（図４２（Ａ）参照）とゲート信号入力端子９ｄの先端側部分９ｄ１の下面とに接触するのみならず、ゲート信号入力端子９ｄの先端側部分９ｄ１の貫通穴９ｄ１ａの壁面にも接触する。   In addition, in the power semiconductor module 100 of the sixth embodiment, as shown in FIGS. 33A and 42, a through hole 9d1a is formed in the distal end portion 9d1 of the gate signal input terminal 9d. Further, in the power semiconductor module 100 of the sixth embodiment, as shown in FIG. 42, at the time of manufacture, the lower surface of the tip side portion 9d1 of the gate signal input terminal 9d and the upper portion 4b of the gate signal relay member 4 (FIG. 42 ( The solder 12e between the upper end 4b1 (see FIG. 42A) and the upper end 4b1 (see FIG. 42A) is melted and then solidified. As a result, as shown in FIG. 42B, the solder 12e is connected to the upper end portion 4b1 (see FIG. 42A) of the upper portion 4b of the gate signal relay member 4 (see FIG. 42A) and the gate signal input. In addition to contacting the lower surface of the tip end portion 9d1 of the terminal 9d, it also contacts the wall surface of the through hole 9d1a of the tip end portion 9d1 of the gate signal input terminal 9d.

つまり、第６の実施形態のパワー半導体モジュール１００では、ゲート信号入力端子９ｄ（図４２参照）の先端側部分９ｄ１（図４２参照）に貫通穴９ｄ１ａ（図４２参照）を形成することにより、半田１２ｅ（図４２参照）と接触するゲート信号入力端子９ｄ（図４２参照）の先端側部分９ｄ１（図４２参照）の表面積が増加せしめられている。   That is, in the power semiconductor module 100 of the sixth embodiment, the through hole 9d1a (see FIG. 42) is formed in the tip end portion 9d1 (see FIG. 42) of the gate signal input terminal 9d (see FIG. 42), thereby soldering. The surface area of the tip end portion 9d1 (see FIG. 42) of the gate signal input terminal 9d (see FIG. 42) in contact with 12e (see FIG. 42) is increased.

そのため、第６の実施形態のパワー半導体モジュール１００によれば、ゲート信号入力端子９ｄの先端側部分９ｄ１に貫通穴９ｄ１ａが形成されていない場合よりも、半田１２ｅ（図４２参照）と接触するゲート信号入力端子９ｄ（図４２参照）の先端側部分９ｄ１（図４２参照）の表面積を増加させることにより、ゲート信号入力端子９ｄ（図４２参照）の先端側部分９ｄ１（図４２参照）とゲート信号中継部材４（図４２参照）の上側部分４ｂ（図４２（Ａ）参照）の上端部４ｂ１（図４２（Ａ）参照）との間の半田接合の信頼性を向上させることができる。   Therefore, according to the power semiconductor module 100 of the sixth embodiment, the gate in contact with the solder 12e (see FIG. 42) rather than the case where the through hole 9d1a is not formed in the tip end portion 9d1 of the gate signal input terminal 9d. By increasing the surface area of the tip end portion 9d1 (see FIG. 42) of the signal input terminal 9d (see FIG. 42), the tip end portion 9d1 (see FIG. 42) of the gate signal input terminal 9d (see FIG. 42) and the gate signal are increased. The reliability of the solder joint between the upper end portion 4b1 (see FIG. 42A) of the upper portion 4b (see FIG. 42A) of the relay member 4 (see FIG. 42) can be improved.

また、第６の実施形態のパワー半導体モジュール１００では、図４２に示すように、製造時に、ゲート信号入力端子９ｄの先端側部分９ｄ１の下面とゲート信号中継部材４の上側部分４ｂ（図４２（Ａ）参照）の上端部４ｂ１（図４２（Ａ）参照）との間に半田１２ｅが配置されるのみならず、ゲート信号入力端子９ｄの先端側部分９ｄ１の上面の上にも半田１２ｇが配置される。   Further, in the power semiconductor module 100 of the sixth embodiment, as shown in FIG. 42, at the time of manufacture, the lower surface of the tip side portion 9d1 of the gate signal input terminal 9d and the upper portion 4b of the gate signal relay member 4 (FIG. 42 ( The solder 12e is disposed not only on the upper end portion 4b1 (see FIG. 42A) (see FIG. 42A) but also on the upper surface of the tip end portion 9d1 of the gate signal input terminal 9d. Is done.

更に、第６の実施形態のパワー半導体モジュール１００では、図４２（Ｂ）に示すように、製造時に、ゲート信号入力端子９ｄの先端側部分９ｄ１の下面とゲート信号中継部材４の上側部分４ｂ（図４２（Ａ）参照）の上端部４ｂ１（図４２（Ａ）参照）との間の半田１２ｅ、および、ゲート信号入力端子９ｄの先端側部分９ｄ１の上面の上の半田１２ｇが溶融せしめられた後に固化せしめられると、ゲート信号入力端子９ｄの先端側部分９ｄ１の貫通穴９ｄ１ａの壁面の全体が、ゲート信号入力端子９ｄの先端側部分９ｄ１の上面の上に配置された半田１２ｇ、および／または、ゲート信号入力端子９ｄの先端側部分９ｄ１の下面とゲート信号中継部材４の上側部分４ｂ（図４２（Ａ）参照）の上端部４ｂ１（図４２（Ａ）参照）との間に配置された半田１２ｅに接触する。   Furthermore, in the power semiconductor module 100 of the sixth embodiment, as shown in FIG. 42 (B), at the time of manufacture, the lower surface of the distal end side portion 9d1 of the gate signal input terminal 9d and the upper portion 4b of the gate signal relay member 4 ( The solder 12e between the upper end portion 4b1 (see FIG. 42A) (see FIG. 42A) and the solder 12g on the top surface of the tip end portion 9d1 of the gate signal input terminal 9d was melted. When solidified later, the entire wall surface of the through hole 9d1a of the distal end portion 9d1 of the gate signal input terminal 9d is solder 12g disposed on the upper surface of the distal end portion 9d1 of the gate signal input terminal 9d, and / or The gap between the lower surface of the tip end portion 9d1 of the gate signal input terminal 9d and the upper end portion 4b1 (see FIG. 42A) of the upper portion 4b of the gate signal relay member 4 (see FIG. 42A). In contact with the location solder 12e.

そのため、第６の実施形態のパワー半導体モジュール１００によれば、ゲート信号入力端子９ｄの先端側部分９ｄ１の上面の上に半田１２ｇが配置されず、それに伴って、ゲート信号入力端子９ｄの先端側部分９ｄ１の貫通穴９ｄ１ａの壁面に半田と接触しない部分が残される場合よりも、半田１２ｅ，１２ｇ（図４２参照）と接触するゲート信号入力端子９ｄ（図４２参照）の先端側部分９ｄ１（図４２参照）の表面積を増加させることができ、その結果、ゲート信号入力端子９ｄ（図４２参照）の先端側部分９ｄ１（図４２参照）とゲート信号中継部材４（図４２参照）の上側部分４ｂ（図４２（Ａ）参照）の上端部４ｂ１（図４２（Ａ）参照）との間の半田接合の信頼性を向上させることができる。   Therefore, according to the power semiconductor module 100 of the sixth embodiment, the solder 12g is not disposed on the upper surface of the tip side portion 9d1 of the gate signal input terminal 9d, and accordingly, the tip side of the gate signal input terminal 9d. The tip side portion 9d1 (see FIG. 42) of the gate signal input terminal 9d (see FIG. 42) in contact with the solder 12e, 12g (see FIG. 42) rather than the case where the portion that does not come into contact with the solder remains on the wall surface of the through hole 9d1a of the portion 9d1. 42) can be increased. As a result, the front end portion 9d1 (see FIG. 42) of the gate signal input terminal 9d (see FIG. 42) and the upper portion 4b of the gate signal relay member 4 (see FIG. 42) can be increased. The reliability of the solder joint with the upper end portion 4b1 (see FIG. 42A) of (see FIG. 42A) can be improved.

第６の実施形態のパワー半導体モジュール１００では、図４２（Ａ）に示すように、製造時に、ゲート信号入力端子９ｄの先端側部分９ｄ１の上面の上に半田１２ｇが配置されるが、半田１２ｅ（図４２（Ａ）参照）のみによって、ゲート信号入力端子９ｄ（図４２（Ａ）参照）の先端側部分９ｄ１（図４２（Ａ）参照）とゲート信号中継部材４（図４２（Ａ）参照）の上側部分４ｂ（図４２（Ａ）参照）の上端部４ｂ１（図４２（Ａ）参照）との間の半田接合の信頼性を十分に確保することができる第７の実施形態のパワー半導体モジュールでは、代わりに、半田１２ｇ（図４２（Ａ）参照）を省略することも可能である。   In the power semiconductor module 100 of the sixth embodiment, as shown in FIG. 42A, the solder 12g is disposed on the upper surface of the distal end portion 9d1 of the gate signal input terminal 9d at the time of manufacture. (See FIG. 42 (A)) only, the distal end portion 9d1 (see FIG. 42 (A)) of the gate signal input terminal 9d (see FIG. 42 (A)) and the gate signal relay member 4 (see FIG. 42 (A)). ) Of the upper portion 4b (see FIG. 42 (A)) of the upper portion 4b1 (see FIG. 42 (A)), the power semiconductor according to the seventh embodiment can sufficiently ensure the reliability of the solder joint. In the module, the solder 12g (see FIG. 42A) can be omitted instead.

第６の実施形態のパワー半導体モジュール１００では、上面にゲート電極２ａ（図２５参照）を有するパワー半導体チップ２（図２５参照）として、上面の中央にゲート電極を有するサイリスタチップが用いられているが、第８の実施形態のパワー半導体モジュールでは、代わりに、上面にゲート電極２ａを有するパワー半導体チップ２として、上面の中央に、あるいは、上面の中央以外の部分にゲート電極を有するサイリスタチップ、ＩＧＢＴチップ、ＭＯＳＦＥＴチップなどの任意のパワー半導体チップを用いることも可能である。   In the power semiconductor module 100 of the sixth embodiment, a thyristor chip having a gate electrode at the center of the upper surface is used as the power semiconductor chip 2 (see FIG. 25) having the gate electrode 2a (see FIG. 25) on the upper surface. However, in the power semiconductor module of the eighth embodiment, instead of the power semiconductor chip 2 having the gate electrode 2a on the upper surface, the thyristor chip having the gate electrode at the center of the upper surface or at a portion other than the center of the upper surface, Any power semiconductor chip such as an IGBT chip or a MOSFET chip can be used.

第６の実施形態のパワー半導体モジュール１００では、上面にゲート電極２ａ（図２５参照）を有するパワー半導体チップ２（図２５参照）の他に、還流用のパワー半導体チップ（ダイオードチップ）５（図２８参照）が設けられているが、第９の実施形態のパワー半導体モジュールでは、代わりに、還流用のパワー半導体チップ（ダイオードチップ）５（図２８参照）を省略することも可能である。   In the power semiconductor module 100 of the sixth embodiment, in addition to the power semiconductor chip 2 (see FIG. 25) having the gate electrode 2a (see FIG. 25) on the upper surface, the power semiconductor chip (diode chip) 5 for reflux is also shown. However, in the power semiconductor module of the ninth embodiment, the power semiconductor chip for recirculation (diode chip) 5 (see FIG. 28) can be omitted instead.

図４４は第１０の実施形態のパワー半導体モジュール１００の一部を構成するゲート信号中継部材４を示した図である。詳細には、図４４（Ａ）は第１０の実施形態のパワー半導体モジュール１００の一部を構成するゲート信号中継部材４の平面図、図４４（Ｂ）は第１０の実施形態のパワー半導体モジュール１００の一部を構成するゲート信号中継部材４の正面図、図４４（Ｃ）は第１０の実施形態のパワー半導体モジュール１００の一部を構成するゲート信号中継部材４の底面図、図４４（Ｄ）は第１０の実施形態のパワー半導体モジュール１００の一部を構成するゲート信号中継部材４の概略的な鉛直断面図である。   FIG. 44 is a view showing the gate signal relay member 4 constituting a part of the power semiconductor module 100 of the tenth embodiment. Specifically, FIG. 44A is a plan view of the gate signal relay member 4 constituting a part of the power semiconductor module 100 of the tenth embodiment, and FIG. 44B is a power semiconductor module of the tenth embodiment. FIG. 44 (C) is a bottom view of the gate signal relay member 4 constituting a part of the power semiconductor module 100 of the tenth embodiment, FIG. D) is a schematic vertical sectional view of the gate signal relay member 4 constituting a part of the power semiconductor module 100 of the tenth embodiment.

図４５は第１０の実施形態のパワー半導体モジュール１００の一部を構成するゲート信号中継部材４とゲート信号入力端子９ｄとの関係を示した図である。詳細には、図４５（Ａ）は第１０の実施形態のパワー半導体モジュール１００の一部を構成するゲート信号中継部材４とゲート信号入力端子９ｄとの関係を説明するための概略的な分解組立鉛直断面図である。図４５（Ｂ）は第１０の実施形態のパワー半導体モジュール１００の一部を構成するゲート信号中継部材４とゲート信号入力端子９ｄとが半田接合された後におけるゲート信号中継部材４、ゲート信号入力端子９ｄなどの概略的な鉛直断面図である。   FIG. 45 is a diagram showing a relationship between the gate signal relay member 4 and a gate signal input terminal 9d constituting a part of the power semiconductor module 100 of the tenth embodiment. Specifically, FIG. 45 (A) is a schematic disassembly / assembly for explaining the relationship between the gate signal relay member 4 and the gate signal input terminal 9d constituting a part of the power semiconductor module 100 of the tenth embodiment. It is a vertical sectional view. FIG. 45B shows the gate signal relay member 4 and the gate signal input after the gate signal relay member 4 and the gate signal input terminal 9d constituting a part of the power semiconductor module 100 of the tenth embodiment are soldered. It is a schematic vertical sectional view of the terminal 9d and the like.

第６の実施形態のパワー半導体モジュール１００では、図２７に示すように、ゲート信号中継部材４の上側部分４ｂの上端部４ｂ１に凹部が形成されておらず、ゲート信号中継部材４の上側部分４ｂの上端部４ｂ１が、水平部分のみによって構成されているが、第１０の実施形態のパワー半導体モジュール１００では、代わりに、図４４に示すように、ゲート信号中継部材４の上側部分４ｂの上端部４ｂ１に、凹部４ｂ１ａと、凹部４ｂ１ａが形成されていない水平部分４ｂ１ｂとが設けられている。   In the power semiconductor module 100 of the sixth embodiment, as shown in FIG. 27, no recess is formed in the upper end portion 4b1 of the upper portion 4b of the gate signal relay member 4, and the upper portion 4b of the gate signal relay member 4 is formed. The upper end portion 4b1 of the gate signal relay member 4 is constituted only by the horizontal portion. However, in the power semiconductor module 100 of the tenth embodiment, instead of the upper end portion of the upper portion 4b of the gate signal relay member 4, as shown in FIG. 4b1 is provided with a recess 4b1a and a horizontal portion 4b1b in which the recess 4b1a is not formed.

更に、第１０の実施形態のパワー半導体モジュール１００では、図４５（Ａ）に示すように、製造時に、ゲート信号入力端子９ｄの先端側部分９ｄ１の下面とゲート信号中継部材４の上側部分４ｂの上端部４ｂ１との間に半田１２ｅが配置される。また、ゲート信号入力端子９ｄの先端側部分９ｄ１の上面の上にも半田１２ｇが配置される。   Furthermore, in the power semiconductor module 100 of the tenth embodiment, as shown in FIG. 45A, at the time of manufacture, the lower surface of the tip side portion 9d1 of the gate signal input terminal 9d and the upper portion 4b of the gate signal relay member 4 Solder 12e is disposed between the upper end 4b1. The solder 12g is also disposed on the upper surface of the tip end portion 9d1 of the gate signal input terminal 9d.

第１０の実施形態のパワー半導体モジュール１００では、製造時に、次いで、ゲート信号入力端子９ｄ（図４５（Ａ）参照）の先端側部分９ｄ１（図４５（Ａ）参照）の下面とゲート信号中継部材４（図４５（Ａ）参照）の上側部分４ｂ（図４５（Ａ）参照）の上端部４ｂ１（図４５（Ａ）参照）との間の半田１２ｅ（図４５（Ａ）参照）、および、ゲート信号入力端子９ｄ（図４５（Ａ）参照）の先端側部分９ｄ１（図４５（Ａ）参照）の上面の上の半田１２ｇ（図４５（Ａ）参照）が溶融せしめられた後に固化せしめられると、図４５（Ｂ）に示すように、半田１２ｅが、ゲート信号中継部材４の上側部分４ｂ（図４５（Ａ）参照）の上端部４ｂ１（図４５（Ａ）参照）の凹部４ｂ１ａ（図４５（Ａ）参照）および水平部分４ｂ１ｂ（図４５（Ａ）参照）の両方に接触する。   In the power semiconductor module 100 of the tenth embodiment, at the time of manufacture, the lower surface of the tip side portion 9d1 (see FIG. 45A) of the gate signal input terminal 9d (see FIG. 45A) and the gate signal relay member 4 (see FIG. 45A), the solder 12e (see FIG. 45A) between the upper portion 4b1 (see FIG. 45A) of the upper portion 4b (see FIG. 45A), and The solder 12g (see FIG. 45A) on the upper surface of the tip end portion 9d1 (see FIG. 45A) of the gate signal input terminal 9d (see FIG. 45A) is melted and solidified. Then, as shown in FIG. 45B, the solder 12e is formed in the recess 4b1a (see FIG. 45A) of the upper end 4b1 (see FIG. 45A) of the upper portion 4b of the gate signal relay member 4 (see FIG. 45A). 45 (A)) and the horizontal portion 4b1b (see FIG. 5 (A) into contact with both of the reference).

そのため、第１０の実施形態のパワー半導体モジュール１００によれば、ゲート信号入力端子９ｄ（図４５（Ａ）参照）の先端側部分９ｄ１（図４５（Ａ）参照）の下面とゲート信号中継部材４（図４５（Ａ）参照）の上側部分４ｂ（図４５（Ａ）参照）の上端部４ｂ１（図４５（Ａ）参照）との間の半田１２ｅ（図４５（Ａ）参照）がゲート信号中継部材４（図４５（Ａ）参照）の上側部分４ｂ（図４５（Ａ）参照）の上端部４ｂ１（図４５（Ａ）参照）の水平部分４ｂ１ｂ（図４５（Ａ）参照）に接触しない場合（例えば特許文献１に記載されたパワー半導体モジュール）よりも、半田１２ｅ（図４５（Ａ）参照）と接触するゲート信号中継部材４（図４５（Ａ）参照）の上側部分４ｂ（図４５（Ａ）参照）の上端部４ｂ１（図４５（Ａ）参照）の表面積を増加させることができ、その結果、ゲート信号入力端子９ｄ（図４５（Ａ）参照）の先端側部分９ｄ１（図４５（Ａ）参照）とゲート信号中継部材４（図４５（Ａ）参照）の上側部分４ｂ（図４５（Ａ）参照）の上端部４ｂ１（図４５（Ａ）参照）との間の半田接合の信頼性を向上させることができる。   Therefore, according to the power semiconductor module 100 of the tenth embodiment, the lower surface of the distal end portion 9d1 (see FIG. 45A) of the gate signal input terminal 9d (see FIG. 45A) and the gate signal relay member 4 The solder signal 12e (see FIG. 45A) between the upper portion 4b1 (see FIG. 45A) of the upper portion 4b (see FIG. 45A) of the upper portion 4b (see FIG. 45A) is a gate signal relay. When not contacting the horizontal portion 4b1b (see FIG. 45A) of the upper end portion 4b1 (see FIG. 45A) of the upper portion 4b (see FIG. 45A) of the member 4 (see FIG. 45A) The gate signal relay member 4 (see FIG. 45A) in contact with the solder 12e (see FIG. 45A) rather than the power semiconductor module described in, for example, Patent Document 1 (see FIG. 45A). A)) at the upper end 4b1 (FIG. 45A). The surface area of the gate signal input terminal 9d (see FIG. 45A) and the gate signal relay member 4 (see FIG. 45 (A)) can be increased. The reliability of the solder joint between the upper portion 4b1 (see FIG. 45A) of the upper portion 4b (see FIG. 45A) of the upper portion 4b (see FIG. 45A) can be improved.

第１１の実施形態では、上述した第１から第１０の実施形態を適宜組み合わせることも可能である。   In the eleventh embodiment, the above-described first to tenth embodiments can be appropriately combined.

１ 絶縁基板
１ａ 絶縁層
１ｂ 上側導体パターン
１ｂ１ 穴
１ｃ 下側導体パターン
２ パワー半導体チップ
２ａ ゲート電極
２ｂ 電極
２ｃ 電極
３ 温度補償板
３ａ 開口
４ ゲート信号中継部材
４ａ 下端部
４ｂ 上端部
４ｂ１ 穴
５ パワー半導体チップ
５ａ アノード電極
５ｂ カソード電極
６ 温度補償板
７ 放熱部材
７ａ レジスト膜
７ａ１ 開口
８ 外囲樹脂ケース
８ａ 本体部
８ａ１ 前側壁部
８ａ２ 後側壁部
８ａ２ｃ リブ
８ａ３ 右側壁部
８ｂ１ 右フランジ部
８ｂ２ 左フランジ部
８ｃ１ 右接続部
８ｃ２ 左接続部
９ａ，９ｂ，９ｃ 外部導出端子
９ｄ ゲート信号入力端子
９ｅ カソード信号出力端子
１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ 半田
１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ，１２ｆ 半田
１００ パワー半導体モジュール
１０１ パワー半導体チップ
１０１ａ 電極
１０１ｂ 電極
１０２ パワー半導体チップ
１０２ａ 電極
１０２ｂ カソード電極
１０２ｃ 電極
１０３ａ 絶縁基板
１０３ａ１ 絶縁層
１０３ａ２ａ，１０３ａ２ｂ 導体パターン
１０３ｂ 絶縁基板
１０３ｂ１ 絶縁層
１０３ｂ２ａ，１０３ｂ２ｂ 導体パターン
１０４ ベース板
１０５ａ，１０５ｂ 接続部材
１０６，１０７，１０８，１０９ 端子
１１０ 接続部材
１１１ 接続部材
１１１ａ 根元側部分
１１１ｂ 先端側部分
１１１ｂ１ 貫通穴
１１２ａ，１１２ｂ，１１２ｃ 電極板
１１３ 電極板
１１３ａ 穴
１１４ａ，１１４ｂ ヒートスプレッダ
１１５ａ，１１５ｂ 金属板
１１５ａ１，１１５ｂ１ 穴
１１８ ケース
１１９ カバー
１２０ ゲート信号中継部材
１２０ａ 下側部分
１２０ｂ 上側部分
１２０ｂ１ 上端部
１２０ｂ１ａ 凹部
１２０ｂ１ｂ 水平部分
１２１ａ，１２１ｂ，１２１ｃ 半田
１２１ｄ１，１２１ｄ２，１２１ｄ３，１２１ｄ４ 半田
１２１ｅ１，１２１ｅ２，１２１ｅ３，１２１ｅ４ 半田
２００ パワー半導体モジュール DESCRIPTION OF SYMBOLS 1 Insulating substrate 1a Insulating layer 1b Upper side conductor pattern 1b1 Hole 1c Lower side conductor pattern 2 Power semiconductor chip 2a Gate electrode 2b Electrode 2c Electrode 3 Temperature compensation board 3a Opening 4 Gate signal relay member 4a Lower end part 4b Upper end part 4b1 Hole 5 Power semiconductor Chip 5a Anode electrode 5b Cathode electrode 6 Temperature compensation plate 7 Heat dissipation member 7a Resist film 7a1 Opening 8 Surrounding resin case 8a Main body part 8a1 Front side wall part 8a2 Rear side wall part 8a2c Rib 8a3 Right side wall part 8b1 Right flange part 8b2 Left flange part 8c1 Right connection portion 8c2 Left connection portions 9a, 9b, 9c External lead-out terminal 9d Gate signal input terminal 9e Cathode signal output terminals 11a, 11b, 11c, 11d, 11e Solder 12a, 12b, 12c, 12d, 12e, 12f Solder 100 Power semiconductor Module 101 Power semiconductor 101a electrode 101b electrode 102 power semiconductor chip 102a electrode 102b cathode electrode 102c electrode 103a insulating substrate 103a1 insulating layers 103a2a and 103a2b conductive pattern 103b insulating substrate 103b1 insulating layers 103b2a and 103b2b conductive pattern 104 base plates 105a and 105b connecting members 106 and 107 , 108, 109 Terminal 110 Connection member 111 Connection member 111a Root side portion 111b Tip side portion 111b1 Through hole 112a, 112b, 112c Electrode plate 113 Electrode plate 113a Hole 114a, 114b Heat spreader 115a, 115b Metal plate 115a1, 115b1 Hole 118 Case 119 Cover 120 Gate signal relay member 120a Lower part 120b Upper part 120b1 Upper end part 120b1a Recessed part 1 0b1b horizontal portion 121a, 121b, 121c solder 121d1,121d2,121d3,121d4 solder 121e1,121e2,121e3,121e4 solder 200 power semiconductor module

Claims (6)

大電流が流れるための第１電極（１０２ａ）をパワー半導体チップ（１０２）の上面に形成し、
パワー半導体チップ（１０２）の上面のうちの第１電極（１０２ａ）が形成されていない部分にゲート電極（１０２ｂ）を形成し、
大電流が流れるための第２電極（１０２ｃ）をパワー半導体チップ（１０２）の下面に形成し、
パワー半導体チップ（１０２）の上面の第１電極（１０２ａ）に電気的に接続された第１端子（１０８）を設け、
パワー半導体チップ（１０２）の下面の第２電極（１０２ｃ）に電気的に接続された第２端子（１０９）を設け、
パワー半導体チップ（１０２）の上面のゲート電極（１０２ｂ）に駆動信号を供給するための接続部材（１１１）を板金材料によって形成し、
パワー半導体チップ（１０２）の上面のゲート電極（１０２ｂ）と接続部材（１１１）とを電気的に接続するためのゲート信号中継部材（１２０）を設け、
ゲート信号中継部材（１２０）を、上下方向に延びている概略柱状に形成し、
パワー半導体チップ（１０２）の上面のゲート電極（１０２ｂ）と、ゲート信号中継部材（１２０）の下側部分（１２０ａ）の下面とを、半田（１２１ａ）によって接合し、
接続部材（１１１）の先端側部分（１１１ｂ）と、ゲート信号中継部材（１２０）の上側部分（１２０ｂ）の上端部（１２０ｂ１）とを、半田（１２１ｂ）によって接合したパワー半導体モジュール（２００）において、
接続部材（１１１）の先端側部分（１１１ｂ）を水平に形成すると共に、接続部材（１１１）の先端側部分（１１１ｂ）に貫通穴（１１１ｂ１）を形成し、
上下方向に投影された貫通穴（１１１ｂ１）の輪郭（Ｃ１１１ｂ１）が、上下方向に投影されたゲート信号中継部材（１２０）の上側部分（１２０ｂ）の上端部（１２０ｂ１）の輪郭（Ｃ１２０ｂ１）よりも小さくなるように、貫通穴（１１１ｂ１）の大きさを設定し、
ゲート信号中継部材（１２０）の上側部分（１２０ｂ）の上端部（１２０ｂ１）の上に半田（１２１ｂ）を配置し、
上下方向に投影された貫通穴（１１１ｂ１）の輪郭（Ｃ１１１ｂ１）が、上下方向に投影されたゲート信号中継部材（１２０）の上側部分（１２０ｂ）の上端部（１２０ｂ１）の輪郭（Ｃ１２０ｂ１）の内側に位置するように、接続部材（１１１）をゲート信号中継部材（１２０）に対して水平方向に位置決めし、それにより、半田（１２１ｂ）が、接続部材（１１１）の先端側部分（１１１ｂ）の下面と、ゲート信号中継部材（１２０）の上側部分（１２０ｂ）の上端部（１２０ｂ１）との間に位置し、
接続部材（１１１）の先端側部分（１１１ｂ）の下面とゲート信号中継部材（１２０）の上側部分（１２０ｂ）の上端部（１２０ｂ１）との間の半田（１２１ｂ）が溶融せしめられた後に固化せしめられると、半田（１２１ｂ）が、ゲート信号中継部材（１２０）の上側部分（１２０ｂ）の上端部（１２０ｂ１）および接続部材（１１１）の先端側部分（１１１ｂ）の下面に接触すると共に、接続部材（１１１）の先端側部分（１１１ｂ）の貫通穴（１１１ｂ１）の壁面に接触することを特徴とするパワー半導体モジュール（２００）。 Forming a first electrode (102a) for flowing a large current on the upper surface of the power semiconductor chip (102);
Forming a gate electrode (102b) on a portion of the upper surface of the power semiconductor chip (102) where the first electrode (102a) is not formed;
Forming a second electrode (102c) for flowing a large current on the lower surface of the power semiconductor chip (102);
Providing a first terminal (108) electrically connected to the first electrode (102a) on the upper surface of the power semiconductor chip (102);
A second terminal (109) electrically connected to the second electrode (102c) on the lower surface of the power semiconductor chip (102);
A connection member (111) for supplying a drive signal to the gate electrode (102b) on the upper surface of the power semiconductor chip (102) is formed of a sheet metal material,
A gate signal relay member (120) for electrically connecting the gate electrode (102b) on the upper surface of the power semiconductor chip (102) and the connection member (111);
The gate signal relay member (120) is formed in a substantially columnar shape extending in the vertical direction,
The gate electrode (102b) on the upper surface of the power semiconductor chip (102) and the lower surface of the lower portion (120a) of the gate signal relay member (120) are joined by solder (121a),
In the power semiconductor module (200) in which the tip end portion (111b) of the connecting member (111) and the upper end portion (120b1) of the upper portion (120b) of the gate signal relay member (120) are joined by solder (121b). ,
The tip end side portion (111b) of the connection member (111) is formed horizontally, and the through hole (111b1) is formed in the tip end portion (111b) of the connection member (111).
The contour (C111b1) of the through hole (111b1) projected in the vertical direction is more than the contour (C120b1) of the upper end portion (120b1) of the upper portion (120b) of the gate signal relay member (120) projected in the vertical direction. Set the size of the through hole (111b1) to be small,
Solder (121b) is disposed on the upper end (120b1) of the upper part (120b) of the gate signal relay member (120),
The outline (C111b1) of the through hole (111b1) projected in the vertical direction is the inside of the outline (C120b1) of the upper end (120b1) of the upper part (120b) of the gate signal relay member (120) projected in the vertical direction. The connecting member (111) is positioned in the horizontal direction with respect to the gate signal relay member (120) so that the solder (121b) is positioned on the tip side portion (111b) of the connecting member (111). Located between the lower surface and the upper end portion (120b1) of the upper portion (120b) of the gate signal relay member (120),
The solder (121b) between the lower surface of the tip end portion (111b) of the connecting member (111) and the upper end portion (120b1) of the upper portion (120b) of the gate signal relay member (120) is melted and solidified. Then, the solder (121b) comes into contact with the upper end portion (120b1) of the upper portion (120b) of the gate signal relay member (120) and the lower surface of the tip end portion (111b) of the connection member (111), and the connection member A power semiconductor module (200), wherein the power semiconductor module (200) is in contact with a wall surface of a through hole (111b1) of a tip end portion (111b) of (111). 接続部材（１１１）の先端側部分（１１１ｂ）の下面とゲート信号中継部材（１２０）の上側部分（１２０ｂ）の上端部（１２０ｂ１）との間に半田（１２１ｂ）を配置すると共に、接続部材（１１１）の先端側部分（１１１ｂ）の上面の上に半田（１２１ｃ）を配置し、
接続部材（１１１）の先端側部分（１１１ｂ）の下面とゲート信号中継部材（１２０）の上側部分（１２０ｂ）の上端部（１２０ｂ１）との間の半田（１２１ｂ）、および、接続部材（１１１）の先端側部分（１１１ｂ）の上面の上の半田（１２１ｃ）が溶融せしめられた後に固化せしめられると、接続部材（１１１）の先端側部分（１１１ｂ）の貫通穴（１１１ｂ１）の壁面の全体が、接続部材（１１１）の先端側部分（１１１ｂ）の上面の上に配置された半田（１２１ｃ）、および／または、接続部材（１１１）の先端側部分（１１１ｂ）の下面とゲート信号中継部材（１２０）の上側部分（１２０ｂ）の上端部（１２０ｂ１）との間に配置された半田（１２１ｂ）に接触することを特徴とする請求項１に記載のパワー半導体モジュール（２００）。 Solder (121b) is disposed between the lower surface of the tip end portion (111b) of the connecting member (111) and the upper end portion (120b1) of the upper portion (120b) of the gate signal relay member (120), and the connecting member ( 111) Solder (121c) is disposed on the top surface of the tip side portion (111b) of
Solder (121b) between the lower surface of the tip end portion (111b) of the connection member (111) and the upper end portion (120b1) of the upper portion (120b) of the gate signal relay member (120), and the connection member (111) When the solder (121c) on the upper surface of the tip side portion (111b) of the connecting member is melted and solidified, the entire wall surface of the through hole (111b1) of the tip side portion (111b) of the connecting member (111) is The solder (121c) disposed on the upper surface of the distal end portion (111b) of the connection member (111) and / or the lower surface of the distal end portion (111b) of the connection member (111) and the gate signal relay member ( The power semiconductor module according to claim 1, wherein the power semiconductor module is in contact with solder (121b) disposed between the upper end portion (120b1) of the upper portion (120b) of 120). 200). ゲート信号中継部材（１２０）の上側部分（１２０ｂ）の上端部（１２０ｂ１）に、凹部（１２０ｂ１ａ）と、凹部（１２０ｂ１ａ）が形成されていない水平部分（１２０ｂ１ｂ）とを設け、
接続部材（１１１）の先端側部分（１１１ｂ）の下面とゲート信号中継部材（１２０）の上側部分（１２０ｂ）の上端部（１２０ｂ１）との間の半田（１２１ｂ）が溶融せしめられた後に固化せしめられると、半田（１２１ｂ）が、ゲート信号中継部材（１２０）の上側部分（１２０ｂ）の上端部（１２０ｂ１）の凹部（１２０ｂ１ａ）および水平部分（１２０ｂ１ｂ）の両方に接触することを特徴とする請求項２に記載のパワー半導体モジュール（２００）。 A concave portion (120b1a) and a horizontal portion (120b1b) in which the concave portion (120b1a) is not formed are provided on the upper end portion (120b1) of the upper portion (120b) of the gate signal relay member (120).
The solder (121b) between the lower surface of the tip end portion (111b) of the connecting member (111) and the upper end portion (120b1) of the upper portion (120b) of the gate signal relay member (120) is melted and solidified. Then, the solder (121b) contacts both the recess (120b1a) and the horizontal portion (120b1b) of the upper end portion (120b1) of the upper portion (120b) of the gate signal relay member (120). Item 3. The power semiconductor module (200) according to Item 2. 大電流が流れるための第１電極（２ｂ）をパワー半導体チップ（２）の上面に形成し、
パワー半導体チップ（２）の上面のうちの第１電極（２ｂ）が形成されていない部分にゲート電極（２ａ）を形成し、
大電流が流れるための第２電極（２ｃ）をパワー半導体チップ（２）の下面に形成し、
パワー半導体チップ（２）の上面の第１電極（２ｂ）に電気的に接続される第１外部導出端子（９ｃ）を、板金材料によって形成すると共に、外囲樹脂ケース（８）と一体的に形成し、
パワー半導体チップ（２）の下面の第２電極（２ｃ）に電気的に接続される第２外部導出端子（９ａ）を、板金材料によって形成すると共に、外囲樹脂ケース（８）と一体的に形成し、
パワー半導体チップ（２）の上面のゲート電極（２ａ）に駆動信号を供給するためのゲート信号入力端子（９ｄ）を、板金材料によって形成すると共に、外囲樹脂ケース（８）と一体的に形成し、
パワー半導体チップ（２）の上面のゲート電極（２ａ）とゲート信号入力端子（９ｄ）とを電気的に接続するためのゲート信号中継部材（４）を設け、
ゲート信号中継部材（４）を、上下方向に延びている概略柱状に形成し、
パワー半導体チップ（２）の上面のゲート電極（２ａ）と、ゲート信号中継部材（４）の下側部分（４ａ）の下面とを、半田（１１ｅ）によって接合し、
ゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）と、ゲート信号中継部材（４）の上側部分（４ｂ）の上端部（４ｂ１）とを、半田（１２ｅ）によって接合したパワー半導体モジュール（１００）において、
ゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）を水平に形成すると共に、ゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）に貫通穴（９ｄ１ａ）を形成し、
上下方向に投影された貫通穴（９ｄ１ａ）の輪郭（Ｃ９ｄ１ａ）が、上下方向に投影されたゲート信号中継部材（４）の上側部分（４ｂ）の上端部（４ｂ１）の輪郭（Ｃ４ｂ１）よりも小さくなるように、貫通穴（９ｄ１ａ）の大きさを設定し、
ゲート信号中継部材（４）の上側部分（４ｂ）の上端部（４ｂ１）の上に半田（１２ｅ）を配置し、
パワー半導体チップ（２）を支持する放熱部材（７）と外囲樹脂ケース（８）とを接合することにより、上下方向に投影された貫通穴（９ｄ１ａ）の輪郭（Ｃ９ｄ１ａ）が、上下方向に投影されたゲート信号中継部材（４）の上側部分（４ｂ）の上端部（４ｂ１）の輪郭（Ｃ４ｂ１）の内側に位置すると共に、半田（１２ｅ）が、ゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）の下面と、ゲート信号中継部材（４）の上側部分（４ｂ）の上端部（４ｂ１）との間に位置し、
ゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）の下面とゲート信号中継部材（４）の上側部分（４ｂ）の上端部（４ｂ１）との間の半田（１２ｅ）が溶融せしめられた後に固化せしめられると、半田（１２ｅ）が、ゲート信号中継部材（４）の上側部分（４ｂ）の上端部（４ｂ１）およびゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）の下面に接触すると共に、ゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）の貫通穴（９ｄ１ａ）の壁面に接触することを特徴とするパワー半導体モジュール（１００）。 Forming a first electrode (2b) for flowing a large current on the upper surface of the power semiconductor chip (2);
A gate electrode (2a) is formed on a portion of the upper surface of the power semiconductor chip (2) where the first electrode (2b) is not formed,
Forming a second electrode (2c) for flowing a large current on the lower surface of the power semiconductor chip (2);
The first external lead terminal (9c) electrically connected to the first electrode (2b) on the upper surface of the power semiconductor chip (2) is formed of a sheet metal material and integrated with the surrounding resin case (8). Forming,
A second external lead terminal (9a) that is electrically connected to the second electrode (2c) on the lower surface of the power semiconductor chip (2) is formed of a sheet metal material and is integrated with the surrounding resin case (8). Forming,
A gate signal input terminal (9d) for supplying a drive signal to the gate electrode (2a) on the upper surface of the power semiconductor chip (2) is formed of a sheet metal material and formed integrally with the surrounding resin case (8). And
A gate signal relay member (4) for electrically connecting the gate electrode (2a) on the upper surface of the power semiconductor chip (2) and the gate signal input terminal (9d);
The gate signal relay member (4) is formed in a substantially columnar shape extending in the vertical direction,
The gate electrode (2a) on the upper surface of the power semiconductor chip (2) and the lower surface of the lower part (4a) of the gate signal relay member (4) are joined by solder (11e),
A power semiconductor module (100) in which the tip end portion (9d1) of the gate signal input terminal (9d) and the upper end portion (4b1) of the upper portion (4b) of the gate signal relay member (4) are joined by solder (12e). )
The tip side portion (9d1) of the gate signal input terminal (9d) is formed horizontally, and the through hole (9d1a) is formed in the tip side portion (9d1) of the gate signal input terminal (9d),
The contour (C9d1a) of the through hole (9d1a) projected in the vertical direction is more than the contour (C4b1) of the upper end (4b1) of the upper portion (4b) of the gate signal relay member (4) projected in the vertical direction. Set the size of the through hole (9d1a) to be smaller,
Solder (12e) is disposed on the upper end (4b1) of the upper part (4b) of the gate signal relay member (4),
By joining the heat radiating member (7) supporting the power semiconductor chip (2) and the surrounding resin case (8), the contour (C9d1a) of the through-hole (9d1a) projected in the vertical direction becomes vertical. It is located inside the contour (C4b1) of the upper end part (4b1) of the upper part (4b) of the projected gate signal relay member (4), and the solder (12e) is on the tip side of the gate signal input terminal (9d) Located between the lower surface of the portion (9d1) and the upper end (4b1) of the upper portion (4b) of the gate signal relay member (4),
After the solder (12e) between the lower surface of the tip end portion (9d1) of the gate signal input terminal (9d) and the upper end portion (4b1) of the upper portion (4b) of the gate signal relay member (4) is melted. When solidified, the solder (12e) contacts the upper end portion (4b1) of the upper portion (4b) of the gate signal relay member (4) and the lower surface of the tip end portion (9d1) of the gate signal input terminal (9d). At the same time, the power semiconductor module (100) is in contact with the wall surface of the through hole (9d1a) of the tip side portion (9d1) of the gate signal input terminal (9d). ゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）の下面とゲート信号中継部材（４）の上側部分（４ｂ）の上端部（４ｂ１）との間に半田（１２ｅ）を配置すると共に、ゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）の上面の上に半田（１２ｇ）を配置し、
ゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）の下面とゲート信号中継部材（４）の上側部分（４ｂ）の上端部（４ｂ１）との間の半田（１２ｅ）、および、ゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）の上面の上の半田（１２ｇ）が溶融せしめられた後に固化せしめられると、ゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）の貫通穴（９ｄ１ａ）の壁面の全体が、ゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）の上面の上に配置された半田（１２ｇ）、および／または、ゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）の下面とゲート信号中継部材（４）の上側部分（４ｂ）の上端部（４ｂ１）との間に配置された半田（１２ｅ）に接触することを特徴とする請求項４に記載のパワー半導体モジュール（１００）。 Solder (12e) is disposed between the lower surface of the distal end portion (9d1) of the gate signal input terminal (9d) and the upper end portion (4b1) of the upper portion (4b) of the gate signal relay member (4), and the gate Solder (12g) is placed on the top surface of the tip end portion (9d1) of the signal input terminal (9d),
Solder (12e) between the lower surface of the tip end portion (9d1) of the gate signal input terminal (9d) and the upper end portion (4b1) of the upper portion (4b) of the gate signal relay member (4), and gate signal input When the solder (12g) on the upper surface of the tip end portion (9d1) of the terminal (9d) is melted and solidified, the through hole (9d1a) of the tip end portion (9d1) of the gate signal input terminal (9d) ) Of the entire wall surface of the solder (12g) disposed on the upper surface of the tip side portion (9d1) of the gate signal input terminal (9d) and / or the tip side portion of the gate signal input terminal (9d) ( The power according to claim 4, wherein the power contacts the solder (12e) disposed between the lower surface of 9d1) and the upper end (4b1) of the upper portion (4b) of the gate signal relay member (4). Semiconductor module (1 0). ゲート信号中継部材（４）の上側部分（４ｂ）の上端部（４ｂ１）に、凹部（４ｂ１ａ）と、凹部（４ｂ１ａ）が形成されていない水平部分（４ｂ１ｂ）とを設け、
ゲート信号入力端子（９ｄ）の先端側部分（９ｄ１）の下面とゲート信号中継部材（４）の上側部分（４ｂ）の上端部（４ｂ１）との間の半田（１２ｅ）が溶融せしめられた後に固化せしめられると、半田（１２ｅ）が、ゲート信号中継部材（４）の上側部分（４ｂ）の上端部（４ｂ１）の凹部（４ｂ１ａ）および水平部分（４ｂ１ｂ）の両方に接触することを特徴とする請求項５に記載のパワー半導体モジュール（１００）。 The upper end (4b1) of the upper part (4b) of the gate signal relay member (4) is provided with a recess (4b1a) and a horizontal part (4b1b) where the recess (4b1a) is not formed.
After the solder (12e) between the lower surface of the tip end portion (9d1) of the gate signal input terminal (9d) and the upper end portion (4b1) of the upper portion (4b) of the gate signal relay member (4) is melted. When solidified, the solder (12e) contacts both the concave portion (4b1a) and the horizontal portion (4b1b) of the upper end portion (4b1) of the upper portion (4b) of the gate signal relay member (4). The power semiconductor module (100) according to claim 5.
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