JP6115991B2 - 差動増幅器 - Google Patents
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Description
Gs=1/Rsであり、各トランジスタのトランスコンダクタンスをgm、ドレインコンダクタンスをgd、負荷コンダクタンスをgL、内部ノードの電圧をvsと記す。キルヒホッフの法則により、式(1a)、(1b)が得られる。添え字はトランジスタの番号を表す。
gm3vo+2Gsvs+gd1(vs−vo)−gm1(vin−vs) …(1a)
gd1(vo−vs)+gLvo+gm1(vin−vs) …(1b)
これらを整理すると、式(2a)、(2b)が得られる。
(2Gs+gd1+gm1)vs+(gm3−gd1)vo=gm1vin …(2a)
(gd1+gm1)vs−(gd1+gL)vo=gm1vin …(2b)
したがって、図1のトランスコンダクタンスアンプの入力電圧−出力電流特性は、式(3)で与えられる。
io/vin=Mgm3vo/vin
=−2MGs/{1+gd1/gm1+gL/gm3+(2Gs(gd1+gL)+gd1gL)/gm1gm3} …(3)
ここでMはミラー比である。
同様に、「部材Cが、部材Aと部材Bの間に設けられた状態」とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
図3は、第1の実施例に係る差動増幅器2の構成を示す回路図である。差動増幅器2は、第1入力端子IN_a、第2入力端子IN_b、第1出力端子OUT_a、第2出力端子OUT_b、第1電源ラインVDD、第2電源ラインVSS、有する。
複数のPMOSトランジスタM1p_a、M1p_b、M2p_a、M2p_b、M3p_a、M3p_bを順に、第1PMOSトランジスタ〜第6PMOSトランジスタと称し、複数のNMOSトランジスタM1n_a、M1n_b、M2n_a、M2n_b、M3n_a、M3n_bを順に、第1NMOSトランジスタ〜第6NMOSトランジスタと称する。
第4PMOSトランジスタM2p_bのゲートは、第2PMOSトランジスタM1p_bのドレインと接続され、そのソースは、第1電源ラインVDDと接続される。
第6PMOSトランジスタM3p_bのゲートは、第2PMOSトランジスタM1p_bのドレインと接続され、そのソースは、第1電源ラインVDDと接続され、そのドレインは、第2出力端子OUT_bと接続される。
図1の差動増幅器2rでは、PMOSトランジスタが電流源としてしか用いられておらず、電圧/電流変換には直接寄与しておらず、NMOSトランジスタのみによって電圧/変換が行われている。これに対して図3の差動増幅器2では、PMOSトランジスタおよびNMOSトランジスタの両方を利用して電圧/変換を行い、それぞれの出力電流を出力端において合成している。
fT=gm/(2πCL)
図3の差動増幅器2では、第1インピーダンス回路Rb_a、第2インピーダンス回路Rb_bとして、抵抗素子が利用されており、回路構成を簡素化でき、低電圧動作に適するという利点を有する。その反面、(i)動作電流が電源電圧VDD、VSSや温度に依存し、および/または、(ii)NMOS側の電圧/電流変換係数と、PMOS側の電圧/電流変換係数にミスマッチが生じた場合に、インピーダンス回路Rb_a、Rb_bの両端間電圧が変化し、ドレインからみた負荷抵抗RLが減少するため、線形性が幾分悪化するという課題を有している。これらの課題は、第2の実施例により解決される。
第1の実施例と第2の実施例を組み合わせて、インピーダンス回路Rb_a、Rb_bそれぞれを、抵抗素子とゲートがバイアスされたMOSトランジスタの直列接続で構成してもよい。
図1の差動増幅器2rでは、第1PMOSトランジスタM1p_a、第2PMOSトランジスタM1p_bのソース間、および第1NMOSトランジスタM1n_a、第2NMOSトランジスタM1n_bのソース間に、第1カップリング回路Rs1、第2カップリング回路Rs2が挿入されている。本発明者らは、図1の差動増幅器2rについて検討し、この差動増幅器2rにおいて、ソース間のインピーダンス回路Rs1、Rs2のインピーダンスをゼロとし、すなわちソース間を短絡すれば、電圧/電流変換器ではなく、演算増幅器を構成できることを見いだした。
この差動増幅器2bは、第1入力端子IN_a、第2入力端子IN_bそれぞれに入力された第1入力電圧Vin_a、第2入力電圧Vin_bの差分を増幅し、差分に応じた電圧信号Vout_a、Vout_bを、第1出力端子OUT_a、第2出力端子OUT_bから出力する完全差動型の演算増幅器である。
第1トランジスタM1n_a、第2トランジスタM1n_bは、第1の導電性(Nチャンネル、Pチャンネルの一方)を有し、それぞれのゲートは、第1入力端子IN_a、第2入力端子IN_bと接続され、それぞれのソースは共通に接続される。
第3トランジスタM4p_aは、第2の導電性(NチャンネルとPチャンネルの他方)を有し、第1トランジスタM1n_aのドレインと第1電源ライン(VDDとVSSの一方VDD)の間に設けられ、そのゲートはバイアスされる。
第4トランジスタM4p_bは、第2の導電性(NチャンネルとPチャンネルの他方)を有し、第2トランジスタM1n_bのドレインと第1電源ライン(VDD)の間に設けられ、そのゲートはバイアスされる。
第6トランジスタM2n_bは、第1の導電性を有し、第2トランジスタM1n_bのソースと、第2電源ライン(VSS)の間に設けられ、そのゲートは第2トランジスタM1n_bのドレインと接続される。
第10トランジスタM3n_bは、第1の導電性を有し、第2出力端子OUT_bと第2電源ライン(VSS)の間に設けられ、そのゲートは、第6トランジスタM2n_bのゲートと接続される。
図5の差動増幅器2bにおけるバイアスの態様は、特に限定されない。たとえば、出力側の電流源であるPMOSトランジスタM5p_a、M5p_bのゲートを所定のバイアス電圧によりバイアスし、入力側のトランジスタM1n_a、M1n_bにバイアス電流を供給する電流源であるPMOSトランジスタM4p_a、M4p_bのゲート電圧を、コモンモードフィードバック回路10により制御しても良い。
図5の差動増幅器2bは、完全差動の演算増幅器であったが、これをシングルエンドの演算増幅器として構成することもできる。図6は、変形例に係る差動増幅器2cの構成を示す回路図である。差動増幅器2cは、第1入力端子IN_a、第2入力端子IN_bそれぞれに入力された第1入力電圧Vin_a、第2入力電圧Vin_bの差分を増幅し、差分に応じた電圧信号Vout_aを、出力端子OUT_bから出力する。
図5の差動増幅器2b、その変形例3.1、3.2において、PチャンネルMOSFETとNチャンネルMOSFETを置換し、天地を反転させた構成も、本発明の態様として有効である。この場合、第1電源ラインをVSS、第2電源ラインをVDD、第1の導電性をPチャンネル、第2の導電性をNチャンネルと読み替えればよい。
図7は、第4の実施例に係る差動増幅器2dの構成を示す回路図である。この差動増幅器2dは、図5の演算増幅器2bに図3の差動増幅器2を組み合わせた構成と把握できる。
図7のコモンモードフィードバック回路10のバイアス制御は限定されない。たとえば第1インピーダンス回路Rb_a、第2インピーダンス回路Rb_bを、図4に示すようにトランジスタで構成し、そのゲート電圧Vbp、Vbnを、コモンモードフィードバック回路10によってフィードバック制御してもよい。
当業者であれば、ここで例示されるもの以外のその他の回路構成によっても、コモンモードフィードバックが可能であることが理解される。
図8は、変形例に係る差動増幅器2eの構成を示す回路図である。この差動増幅器2eは、図6の差動増幅器2dと同様、完全差動型の演算増幅器である。差動増幅器2eは、その出力段に、カスコード回路を形成するトランジスタM7p_a、M7p_b、M7n_a、M7n_bを有する。
図8において、トランジスタM7p_a、M7n_a、M7p_b、M7n_bのゲートを、入力端子IN_a、IN_bと接続する代わりに、適切なバイアス電圧を供給してもよい。
図9は、変形例に係る演算増幅器2fの構成を示す回路図である。演算増幅器2fは、図8の演算増幅器2eに加えて、電圧源14a、14b、16a、16bを備える。電圧源14a、14b、16a、16bは、出力段のトランジスタM3n_a、M3n_b、M3p_a、M3p_bそれぞれのゲートソース間電圧VGSを小さくする。
これにより、AB級のバイアスが可能となり,低電力であっても大きな負荷駆動能力を得ることができる。
Claims (6)
- 第1入力端子と、
第2入力端子と、
第1出力端子と、
第2出力端子と、
そのゲートが前記第1入力端子と接続された第1PMOSトランジスタと、
そのゲートが前記第2入力端子と接続された第2PMOSトランジスタと、
そのゲートが前記第1入力端子と接続された第1NMOSトランジスタと、
そのゲートが前記第2入力端子と接続された第2NMOSトランジスタと、
前記第1PMOSトランジスタのドレインと前記第1NMOSトランジスタのドレインの間に設けられた第1インピーダンス回路と、
前記第2PMOSトランジスタのドレインと前記第2NMOSトランジスタのドレインの間に設けられた第2インピーダンス回路と、
前記第1PMOSトランジスタのソースと前記第2PMOSトランジスタのソースの間に設けられた第1カップリング回路と、
前記第1NMOSトランジスタのソースと前記第2NMOSトランジスタのソースの間に設けられた第2カップリング回路と、
そのゲートが前記第1PMOSトランジスタのドレインと接続され、そのソースが第1電源ラインと接続された第3PMOSトランジスタと、
そのゲートが前記第2PMOSトランジスタのドレインと接続され、そのソースが前記第1電源ラインと接続された第4PMOSトランジスタと、
そのゲートが前記第1PMOSトランジスタのドレインと接続され、そのソースが前記第1電源ラインと接続され、そのドレインが前記第1出力端子と接続された第5PMOSトランジスタと、
そのゲートが前記第2PMOSトランジスタのドレインと接続され、そのソースが前記第1電源ラインと接続され、そのドレインが前記第2出力端子と接続された第6PMOSトランジスタと、
そのゲートが前記第1NMOSトランジスタのドレインと接続され、そのソースが第2電源ラインと接続された第3NMOSトランジスタと、
そのゲートが前記第2NMOSトランジスタのドレインと接続され、そのソースが前記第2電源ラインと接続された第4NMOSトランジスタと、
そのゲートが前記第1NMOSトランジスタのドレインと接続され、そのソースが前記第2電源ラインと接続され、そのドレインが前記第1出力端子と接続された第5NMOSトランジスタと、
そのゲートが前記第2NMOSトランジスタのドレインと接続され、そのソースが前記第2電源ラインと接続され、そのドレインが前記第2出力端子と接続された第6NMOSトランジスタと、
を備えることを特徴とする差動増幅器。 - 前記第1インピーダンス回路および前記第2インピーダンス回路はそれぞれ抵抗を含むことを特徴とする請求項1に記載の差動増幅器。
- 前記第1インピーダンス回路および前記第2インピーダンス回路はそれぞれ、ゲートがバイアスされたMOSトランジスタを含むことを特徴とする請求項1に記載の差動増幅器。
- 前記第1カップリング回路は、前記第1PMOSトランジスタのソースと前記第2PMOSトランジスタのソースの間に設けられたインピーダンス素子を含み、
前記第2カップリング回路は、前記第1NMOSトランジスタのソースと前記第2NMOSトランジスタのソースの間に設けられたインピーダンス素子を含むことを特徴とする請求項1から3のいずれかに記載の差動増幅器。 - 前記第1カップリング回路は、前記第1PMOSトランジスタのソースと前記第2PMOSトランジスタのソースの間を結線する配線を含み、
前記第2カップリング回路は、前記第1NMOSトランジスタのソースと前記第2NMOSトランジスタのソースの間を結線する配線を含むことを特徴とする請求項1から3のいずれかに記載の差動増幅器。 - 前記第5PMOSトランジスタのドレインと前記第1出力端子の間に挿入された第7PMOSトランジスタと、
前記第6PMOSトランジスタのドレインと前記第2出力端子の間に挿入された第8PMOSトランジスタと、
前記第5NMOSトランジスタのドレインと前記第1出力端子の間に挿入された第7NMOSトランジスタと、
前記第6NMOSトランジスタのドレインと前記第2出力端子の間に挿入された第8NMOSトランジスタと、
をさらに備えることを特徴とする請求項5に記載の差動増幅器。
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