JP6115407B2 - 表示パネル、その駆動方法、および電子機器 - Google Patents

Description

本開示は、画像を表示する表示パネル、そのような表示パネルの駆動方法、およびそのような表示パネルを備える電子機器に関する。

近年、画像表示を行う表示パネルの分野では、流れる電流値に応じて発光輝度が変化する電流駆動型の光学素子、例えば有機ＥＬ（Electro Luminescence）素子を発光素子として用いた表示パネル（有機ＥＬ表示パネル）が開発され、商品化が進められている。有機ＥＬ素子は、液晶素子などと異なり自発光素子であり、光源（バックライト）が必要ない。そのため、有機ＥＬ表示パネルは、光源を必要とする液晶表示パネルと比べて画像の視認性が高く、消費電力が低く、かつ素子の応答速度が速いなどの特徴を有する。

例えば、特許文献１には、各画素に薄膜トランジスタ（ＴＦＴ）を設け、画素ごとに有機ＥＬ素子の発光を制御する、いわゆるアクティブマトリクス型の表示パネルが開示されている。この表示パネルは、水平方向に延伸する複数のゲート線と、垂直方向に延伸する複数のデータ線を有し、各画素が、ゲート線とデータ線との交点付近に設けられている。そして、ゲート線の信号に基づいて画素がラインごとに選択され、その選択された画素にアナログの画素電圧が書き込まれるようになっている。

特開２０１２−３２８２８号公報

ところで、表示パネルにおいては、一般に画質が高いことが望まれ、さらなる画質の向上が期待されている。

本開示はかかる問題点に鑑みてなされたもので、その目的は、画質を高めることができる表示パネル、駆動方法、および電子機器を提供することにある。

本開示の第１の表示パネルは、表示部と、表示駆動部とを備えている。表示部は、複数の単位画素を有するものである。表示駆動部は、互いに異なる位相を有する２以上のクロック信号を含む複数のクロック信号を生成し、表示部に供給するものである。上記単位画素は、複数のクロック信号のそれぞれに対応して所定数ずつ設けられている。各単位画素は、表示素子と、クロック入力端子と、クロック出力端子とを有している。所定数の単位画素のうちの第１の単位画素のクロック入力端子には、表示駆動部から、複数のクロック信号のうちの１つが供給され、所定数の単位画素のうちの第１の単位画素以外の一の単位画素のクロック入力端子は、所定数の単位画素のうちの他の単位画素のいずれかのクロック出力端子に接続されている。
本開示の第２の表示パネルは、表示部と、表示駆動部とを備えている。表示部は、複数の単位画素を有するものである。表示駆動部は、互いに異なる位相を有する２以上のクロック信号を含む複数のクロック信号を生成し、表示部に供給するものである。上記単位画素は、複数のクロック信号のそれぞれに対応して所定数ずつ設けられている。各単位画素は、クロック入力端子を有している。所定数の単位画素のそれぞれのクロック入力端子には、所定数の単位画素に対応するクロック信号が供給される。

本開示の第１の駆動方法は、互いに異なる位相を有する２以上のクロック信号を含む複数のクロック信号を生成し、複数のクロック信号のそれぞれに対応して所定数ずつ設けられ、それぞれが表示素子と、クロック入力端子と、クロック出力端子とを含む複数の単位画素を有する表示部に供給するものである。上記複数のクロック信号を表示部に供給する際、所定数の単位画素のうちの第１の単位画素のクロック入力端子に、複数のクロック信号のうちの１つを供給し、所定数の単位画素のうちの第１の単位画素以外の一の単位画素のクロック入力端子に、所定数の単位画素のうちの他の単位画素のいずれかのクロック出力端子から出力されたクロック信号を供給する。
本開示の第２の駆動方法は、互いに異なる位相を有する２以上のクロック信号を含む複数のクロック信号を生成し、複数のクロック信号のそれぞれに対応して所定数ずつ設けられ、それぞれがクロック入力端子を含む複数の単位画素を有する表示部に供給するものである。上記複数のクロック信号を表示部に供給する際、所定数の単位画素のそれぞれのクロック入力端子に、その所定数の単位画素に対応するクロック信号を供給する。

本開示の電子機器は、上記表示パネルを備えたものであり、例えば、テレビジョン装置、デジタルカメラ、パーソナルコンピュータ、ビデオカメラあるいは携帯電話等の携帯端末装置などが該当する。

本開示の第１および第２の表示パネル、第１および第２の駆動方法、および電子機器では、複数のクロック信号が生成され、表示部に供給される。この複数のクロック信号は、互いに異なる位相を有する２以上のクロック信号を含むものである。

本開示の表示パネル、駆動方法、および電子機器によれば、互いに異なる位相を有する２以上のクロック信号を含む複数のクロック信号を生成するようにしたので、画質を高めることができる。

本開示の第１の実施の形態に係る表示装置の一構成例を表すブロック図である。 図１に示した表示駆動部および表示部の一構成例を表すブロック図である。 図２に示した表示駆動部の一動作例を表すタイミング波形図である。 データ信号の一構成例を表す説明図である。 図２に示した画素の一構成例を表すブロック図である。 図２に示した制御部の一動作例を表す状態遷移図である。 図２に示した各画素の一動作例を表す説明図である。 図２に示した各画素の一動作例を表すタイミング波形図である。 第１の実施の形態の変形例に係る表示駆動部および表示部の一構成例を表すブロック図である。 図９に示した表示駆動部の一動作例を表すタイミング波形図である。 第１の実施の形態の他の変形例に係る表示駆動部の一動作例を表すタイミング波形図である。 第１の実施の形態の他の変形例に係る表示駆動部の一動作例を表すタイミング波形図である。 第１の実施の形態の他の変形例に係る表示駆動部の一動作例を表すタイミング波形図である。 第１の実施の形態の他の変形例に係る表示駆動部および表示部の一構成例を表すブロック図である。 図１４に示した表示駆動部の一動作例を表すタイミング波形図である。 図１４に示した画素の一構成例を表すブロック図である。 第１の実施の形態の他の変形例に係る画素の一構成例を表すブロック図である。 第２の実施の形態に係る表示装置の一構成例を表すブロック図である。 図１８に示した表示駆動部および表示部の一構成例を表すブロック図である。 データ信号の一構成例を表す説明図である。 図１９に示した画素の一構成例を表すブロック図である。 図１９に示した位相比較部の一動作例を表すタイミング波形図である。 第２の実施の形態の変形例に係る画素の一構成例を表すブロック図である。 第２の実施の形態の他の変形例に係る表示駆動部および表示部の一構成例を表すブロック図である。 第２の実施の形態の他の変形例に係る画素の一構成例を表すブロック図である。 第２の実施の形態の他の変形例に係るデータ信号の一構成例を表す説明図である。 第２の実施の形態の他の変形例に係るデータ信号の他の構成例を表す説明図である。 変形例に係る表示駆動部および表示部の一構成例を表すブロック図である。 変形例に係る表示駆動部および表示部の一構成例を表すブロック図である。

以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態

＜１．第１の実施の形態＞
［構成例］
図１は、第１の実施の形態に係る表示装置の一構成例を表すものである。表示装置１は、ＬＥＤ（Light Emitting Diode）を表示素子として用いた表示パネルを有するテレビジョン装置である。なお、本開示の実施の形態に係る表示パネルおよびその駆動方法は、本実施の形態により具現化されるので、併せて説明する。

表示装置１は、ＲＦ（Radio Frequency）部１１と、復調部１２と、デマルチプレクサ部１３と、デコーダ部１４と、信号変換部１５と、表示パネル１６とを備えている。

ＲＦ部１１は、アンテナ９において受信された放送波（ＲＦ信号）に対して、ダウンコンバート等の処理をするものである。復調部１２は、ＲＦ部１１から供給された信号に対して復調処理をするものである。デマルチプレクサ部１３は、復調部１２から供給された信号（ストリーム）に多重化されたビデオ信号およびオーディオ信号から、これらの信号を分離するものである。

デコーダ部１４は、デマルチプレクサ部１３から供給された信号（ビデオ信号およびオーディオ信号）をデコードするものである。具体的には、この例では、デマルチプレクサ部１３から供給された信号は、ＭＰＥＧ２（Moving Picture Experts Group phase 2）によりエンコードされている信号であり、デコーダ部１４はこの信号に対してデコード処理を行うようになっている。

信号変換部１５は、信号のフォーマット変換を行うものである。具体的には、この例では、デコーダ部１４から供給された信号はＹＵＶフォーマットの信号であり、この信号変換部１５は、この信号のフォーマットをＲＧＢフォーマットに変換するようになっている。そして、信号変換部１５は、このようにしてフォーマット変換した信号を映像信号Ｓdispとして出力するようになっている。

表示パネル１６は、ＬＥＤを表示素子として用いた、アクティブマトリクス型の表示パネルである。表示パネル１６は、表示駆動部２０と、表示部３０とを有している。表示駆動部２０は、信号変換部１５から供給された映像信号Ｓdispに基づいて、表示部３０を駆動するものである。表示部３０は、表示駆動部２０による駆動に基づいて、画像を表示するものである。表示部３０は、マトリックス状に配置された複数の画素Ｐを有している。具体的には、画素Ｐは、後述するように、水平方向（横方向）にＭ個、垂直方向（縦方向）にＮ個配置されている。

図２は、表示駆動部２０および表示部３０の一構成例を表すものである。

表示駆動部２０は、信号生成部２１と、クロック生成部２２と、複数の出力回路２３（１）〜２３（Ｍ）とを有している。信号生成部２１は、映像信号Ｓdispに基づいて、複数の信号ＳＩＧ１（１）〜ＳＩＧ１（Ｍ）を生成し出力するものである。信号ＳＩＧ１（１）〜ＳＩＧ１（Ｍ）は、表示部３０のＭ列の画素列にそれぞれ対応するものであり、各画素列に属する画素Ｐの輝度データＩＤ（後述）を含むものである。クロック生成部２２は、この例では４相のクロック信号ＣＫＡ〜ＣＫＤを生成するものである。クロック信号ＣＫＡ，ＣＫＢは、互いに位相が９０度ずれたものであり、クロック信号ＣＫＢ，ＣＫＣは、互いに位相が９０度ずれたものであり、クロック信号ＣＫＣ，ＣＫＤは、互いに位相が９０度ずれたものであり、クロック信号ＣＫＤ，ＣＫＡは、互いに位相が９０度ずれたものである。出力回路２３（１）〜２３（Ｍ）は、信号ＳＩＧ１（１）〜ＳＩＧ１（Ｍ）およびクロック信号ＣＫＡ〜ＣＫＤに基づいて、信号Ｓ（１，１）〜Ｓ（Ｍ，１）を生成するものである。出力回路２３（１）〜２３（Ｍ）は、表示部３０のＭ列の画素列にそれぞれ対応して設けられている。すなわち、出力回路２３（１）〜２３（Ｍ）は、信号ＳＩＧ１（１）〜ＳＩＧ１（Ｍ）にそれぞれ対応して設けられている。

信号生成部２１は、信号ＳＩＧ１（１）〜ＳＩＧ１（Ｍ）を、対応する出力回路２３（１）〜２３（Ｍ）にそれぞれ供給する。そして、クロック生成部２２は、出力回路２３（１）〜２３（Ｍ）のそれぞれに対して、クロック信号ＣＫＡ〜ＣＫＤのうちのいずれか１つを供給する。この例では、クロック生成部２２は、クロック信号ＣＫＡを出力回路２３（１），２３（５），２３（９），…に供給し、クロック信号ＣＫＢを出力回路２３（２），２３（６），２３（１０），…に供給し、クロック信号ＣＫＣを出力回路２３（３），２３（７），２３（１１），…に供給し、クロック信号ＣＫＤを出力回路２３（４），２３（８），２３（１２），…に供給する。

これにより、例えば、出力回路２３（１）は、信号ＳＩＧ１（１）およびクロック信号ＣＫＡに基づいて、クロック信号ＣＫＡに同期したデータ信号ＰＳ（１，１），ＰＤ（１，１）を生成し出力するとともに、クロック信号ＣＫＡをクロック信号ＣＫ（１，１）として出力し、これらの信号を信号Ｓ（１，１）として表示部３０に供給する。また、例えば、出力回路２３（２）は、信号ＳＩＧ１（２）およびクロック信号ＣＫＢに基づいて、クロック信号ＣＫＢに同期したデータ信号ＰＳ（２，１），ＰＤ（２，１）を生成し出力するとともに、クロック信号ＣＫＢをクロック信号ＣＫ（２，１）として出力し、これらの信号を信号Ｓ（２，１）として表示部３０に供給する。また、例えば、出力回路２３（３）は、信号ＳＩＧ１（３）およびクロック信号ＣＫＣに基づいて、クロック信号ＣＫＣに同期したデータ信号ＰＳ（３，１），ＰＤ（３，１）を生成し出力するとともに、クロック信号ＣＫＣをクロック信号ＣＫ（３，１）として出力し、これらの信号を信号Ｓ（３，１）として表示部３０に供給する。また、例えば、出力回路２３（４）は、信号ＳＩＧ１（４）およびクロック信号ＣＫＤに基づいて、クロック信号ＣＫＤに同期したデータ信号ＰＳ（４，１），ＰＤ（４，１）を生成し出力するとともに、クロック信号ＣＫＤをクロック信号ＣＫ（４，１）として出力し、これらの信号を信号Ｓ（４，１）として表示部３０に供給するようになっている。

図３は、出力回路２３（１）〜２３（４）の出力信号のタイミング図を表すものであり、（Ａ）は出力回路２３（１）の出力信号Ｓ（１，１）の波形を示し、（Ｂ）は出力回路２３（２）の出力信号Ｓ（２，１）の波形を示し、（Ｃ）は出力回路２３（３）の出力信号Ｓ（３，１）の波形を示し、（Ｄ）は出力回路２３（４）の出力信号Ｓ（４，１）の波形を示す。この例では、出力回路２３（１）〜２３（４）が４相のクロック信号ＣＫＡ〜ＣＫＤに基づいて動作するため、信号Ｓ（１，１）におけるクロック信号ＣＫ（１，１）の位相は、信号Ｓ（２，１）におけるクロック信号ＣＫ（２，１）の位相と９０度ずれており、信号Ｓ（２，１）におけるクロック信号ＣＫ（２，１）の位相は、信号Ｓ（３，１）におけるクロック信号ＣＫ（３，１）の位相と９０度ずれており、信号Ｓ（３，１）におけるクロック信号ＣＫ（３，１）の位相は、信号Ｓ（４，１）におけるクロック信号ＣＫ（４，１）の位相と９０度ずれており、信号Ｓ（４，１）におけるクロック信号ＣＫ（４，１）の位相は、信号Ｓ（１，１）におけるクロック信号ＣＫ（１，１）の位相と９０度ずれている。そして、出力回路２３（１）は、クロック信号ＣＫ（１，１）の立ち上がりに応じてデータ信号ＰＳ（１，１），ＰＤ（１，１）を遷移させ（図３（Ａ））、出力回路２３（２）は、クロック信号ＣＫ（２，１）の立ち上がりに応じてデータ信号ＰＳ（２，１），ＰＤ（２，１）を遷移させ（図３（Ｂ））、出力回路２３（３）は、クロック信号ＣＫ（３，１）の立ち上がりに応じてデータ信号ＰＳ（３，１），ＰＤ（３，１）を遷移させ（図３（Ｃ））、出力回路２３（４）は、クロック信号ＣＫ（４，１）の立ち上がりに応じてデータ信号ＰＳ（４，１），ＰＤ（４，１）を遷移させている（図３（Ｄ））。

このように、出力回路２３（１）〜２３（４）が４相のクロック信号ＣＫＡ〜ＣＫＤに基づいて動作するため、データ信号ＰＳ（１，１），ＰＤ（１，１）の遷移タイミングｔ１（図３（Ａ））と、データ信号ＰＳ（２，１），ＰＤ（２，１）の遷移タイミングｔ２（図３（Ｂ））と、データ信号ＰＳ（３，１），ＰＤ（３，１）の遷移タイミングｔ３（図３（Ｃ））と、データ信号ＰＳ（４，１），ＰＤ（４，１）の遷移タイミングｔ４（図３（Ｄ））とが、互いに異なる。このように、表示装置１では、遷移タイミングを分散させることにより、後述するように、各画素Ｐが誤動作するおそれを低減することができ、画質の低下を抑えることができるようになっている。

表示部３０は、マトリックス状に配置された複数の画素Ｐ（画素Ｐ（１，１）〜Ｐ（Ｍ，Ｎ）を有している。すなわち、画素Ｐは、水平方向（横方向）にＭ個、垂直方向（縦方向）にＮ個配置されている。各画素列を構成する、垂直方向に並設されたＮ個の画素Ｐ（例えば画素Ｐ（１，１），Ｐ（１，２），…，Ｐ（１，Ｎ））は、いわゆるデイジーチェーン接続されている。具体的には、表示駆動部２０は、例えば、一番左側の画素列の初段の画素Ｐ（１，１）に対して、信号Ｓ（１，１）（データ信号ＰＳ（１，１），ＰＤ（１，１）およびクロック信号ＣＫ（１，１））を供給する。この画素Ｐ（１，１）は、信号Ｓ（１，１）に基づいて、信号Ｓ（１，２）（データ信号ＰＳ（１，２），ＰＤ（１，２）およびクロック信号ＣＫ（１，２））を生成し、次段の画素Ｐ（１，２）に供給する。この次段の画素Ｐ（１，２）は、信号Ｓ（１，２）に基づいて、信号Ｓ（１，３）（データ信号ＰＳ（１，３），ＰＤ（１，３）およびクロック信号ＣＫ（１，３））を生成し、その次の画素Ｐ（１，３）に供給する。続く画素Ｐ（１，３）〜Ｐ（１，Ｎ−１）についても同様である。そして最終段の画素Ｐ（１，Ｎ）は、前段の画素Ｐ（１，Ｎ−１）が生成した信号Ｓ（１，Ｎ）（データ信号ＰＳ（１，Ｎ），ＰＤ（１，Ｎ）およびクロック信号ＣＫ（１，Ｎ））を受け取るようになっている。

以下、信号Ｓ（１，１）〜Ｓ（Ｍ，Ｎ）のうちの任意の１つを表すものとして信号Ｓを適宜用い、データ信号ＰＳ（１，１）〜ＰＳ（Ｍ，Ｎ）のうちの任意の１つを表すものとしてデータ信号ＰＳを適宜用い、データ信号ＰＤ（１，１）〜ＰＤ（Ｍ，Ｎ）のうちの任意の１つを表すものとしてデータ信号ＰＤを適宜用い、クロック信号ＣＫ（１，１）〜ＣＫ（Ｍ，Ｎ）のうちの任意の１つを表すものとしてクロック信号ＣＫを適宜用いる。

図４は、データ信号ＰＳ，ＰＤの構成例を表すものである。この図４は、１つの画素Ｐに係るデータ信号ＰＳ，ＰＤを示している。すなわち、表示駆動部２１は、デイジーチェーン接続されたＮ個の画素Ｐに対して、図４に示した信号がＮ個分連なったデータ信号ＰＳ，ＰＤを供給する。以下、１つの画素Ｐに係るデータ信号ＰＤを、画素パケットＰＣＴとも呼ぶ。

データ信号ＰＤは、輝度データＩＤと、フラグＲＳＴと、フラグＰＬとを有している。輝度データＩＤは、各画素Ｐにおける発光輝度を画定するものである。この輝度データＩＤは、赤色（Ｒ）の発光輝度を示す輝度データＩＤＲと、緑色（Ｇ）の発光輝度を示す輝度データＩＤＧと、青色（Ｂ）の発光輝度を示す輝度データＩＤＢを有している。この例では、輝度データＩＤＲ，ＩＤＧ，ＩＤＢは、それぞれ１２ビットからなるコードである。フラグＲＳＴは、その画素パケットＰＣＴが各フレームにおける最初の画素パケットＰＣＴであるか否かを示すものである。具体的には、フラグＲＳＴは、各フレームにおける最初の画素パケットＰＣＴにおいて“１”となり、そのフレームにおける他の画素パケットＰＣＴにおいて“０”となるものである。フラグＰＬは、その画素パケットＰＣＴにおける輝度データＩＤが、いずれかの画素Ｐに既に読み込まれたか否かを示すものである。具体的には、フラグＰＬは、その輝度データＩＤがどの画素Ｐにもまだ読み込まれていない場合には“０”となり、いずれかの画素Ｐに既に読み込まれている場合には“１”となるものである。この例では、フラグＲＳＴ、フラグＰＬ、輝度データＩＤは、画素パケットＰＣＴ内において、この順に配置されている。

データ信号ＰＳは、データ信号ＰＤがフラグＲＳＴを示すときに“１”となり、その他のときには“０”となる信号である。言い換えれば、データ信号ＰＳは、各画素パケットＰＣＴの開始時のみ“１”となる信号である。

各画素Ｐは、データ信号ＰＳ，ＰＤおよびクロック信号ＣＫを前段の画素Ｐから受け取り、次段の画素Ｐに対して供給する。そして、各画素Ｐは、データ信号ＰＤから、その画素Ｐに係る輝度データＩＤを読み込み、その輝度データＩＤに応じた発光輝度で発光するようになっている。

図５は、画素Ｐの一構成例を表すものである。画素Ｐは、フリップフロップ４２，４４と、制御部４１と、セレクタ部４３と、バッファ４５と、メモリ部４６と、駆動部５０と、発光部４８とを有している。なお、以下では、説明の便宜上、画素Ｐ（１，１）を例に説明するが、その他の画素Ｐにおいても同様である。

画素Ｐ（１，１）は、信号Ｓ（１，１）に基づいて、信号Ｓ（１，２）を生成し出力する。具体的には、画素Ｐ（１，１）は、入力端子ＰＳＩＮに入力されたデータ信号ＰＳ（１，１）、入力端子ＰＤＩＮに入力されたデータ信号ＰＤ（１，１）、および入力端子ＣＫＩＮに入力されたクロック信号ＣＫ（１，１）に基づいて、データ信号ＰＳ（１，２），ＰＤ（１，２）、およびクロック信号ＣＫ（１，２）を生成する。そして、画素Ｐ（１，１）は、データ信号ＰＳ（１，２）を出力端子ＰＳＯＵＴから出力し、データ信号ＰＤ（１，２）を出力端子ＰＤＯＵＴから出力し、クロック信号ＣＫ（１，２）を出力端子ＣＫＯＵＴから出力するようになっている。

フリップフロップ４２は、クロック信号ＣＫ（１，１）に基づいてデータ信号ＰＳ（１，１）をサンプリングし、その結果をデータ信号ＰＳＡとして出力するとともに、クロック信号ＣＫ（１，１）に基づいてデータ信号ＰＤ（１，１）をサンプリングし、その結果をデータ信号ＰＤＡとして出力するものである。このフリップフロップ４２は、例えば、データ信号ＰＳ（１，１）をサンプリングするためのＤ型フリップフロップ回路と、データ信号ＰＤ（１，１）をサンプリングするためのＤ型フリップフロップ回路とを用いて構成されるものである。

制御部４１は、データ信号ＰＳＡ，ＰＤＡ、およびクロック信号ＣＫ（１，１）に基づいて、画素Ｐ（１，１）の状態を設定し、信号ＬＤ，ＰＬＴ，ＣＫＥＮを生成するステートマシーンである。信号ＬＤおよび信号ＰＬＴは、データ信号ＰＤＡに含まれるフラグＰＬを書き換えるための信号である。具体的には、信号ＬＤは、この書き換えによりフラグＰＬになる信号であり、信号ＰＬＴはこの書き換えタイミングを指示する制御信号である。また、信号ＣＫＥＮは、メモリ部４６に輝度データＩＤを記憶するタイミングを指示する制御信号である。また、制御部４１は、駆動部５０に対して制御信号を供給する機能をも有している。

セレクタ部４３は、データ信号ＰＤＡおよび信号ＬＤ，ＰＬＴに基づいて、データ信号ＰＤＢを生成するものである。セレクタ部４３は、セレクタ４３Ａ，４３Ｂを有している。セレクタ４３Ａの第１の入力端子には“０”が入力され、第２の入力端子には“１”が入力され、制御入力端子には信号ＬＤが入力される。このセレクタ４３Ａは、信号ＬＤが“０”であるときには第１の入力端子に入力された“０”を出力し、信号ＬＤが“１”であるときには第２の入力端子に入力された“１”を出力する。セレクタ４３Ｂの第１の入力端子にはデータ信号ＰＤＡが入力され、第２の入力端子にはセレクタ４３Ａからの出力信号が入力され、制御入力端子には信号ＰＬＴが入力される。このセレクタ４３Ｂは、信号ＰＬＴが“０”であるときには第１の入力端子に入力されたデータ信号ＰＤＡを出力し、信号ＰＬＴが“１”であるときには、第２の入力端子に入力されたセレクタ４３Ａからの出力信号を出力する。セレクタ部４３は、このセレクタ４３Ｂの出力信号を、データ信号ＰＤＢとして、フリップフロップ４４に供給するようになっている。

この構成により、セレクタ部４３は、信号ＰＬＴが“０”である期間では、データ信号ＰＤＡをデータ信号ＰＤＢとしてそのまま出力するとともに、信号ＰＬＴが“１”である期間では、信号ＬＤをデータ信号ＰＤＢとして出力する。この信号ＰＬＴは、データ信号ＰＤＡが、フラグＰＬを示す期間において“１”になるとともに、その他の期間において“０”になる信号である。すなわち、セレクタ部４３は、データ信号ＰＤＡのうちのフラグＰＬに係る部分を信号ＬＤに置き換えることによりデータ信号ＰＤＢを生成するようになっている。

フリップフロップ４４は、クロック信号ＣＫ（１，１）に基づいてデータ信号ＰＳＡをサンプリングし、その結果をデータ信号ＰＳ（１，２）として出力するとともに、クロック信号ＣＫ（１，１）に基づいてデータ信号ＰＤＢをサンプリングし、その結果をデータ信号ＰＤ（１，２）として出力するものである。このフリップフロップ４４は、例えば、フリップフロップ４２と同様に、２つのＤ型フリップフロップ回路を用いて構成されるものである。

バッファ４５は、クロック信号ＣＫ（１，１）に対して波形整形を行い、クロック信号ＣＫ（１，２）として出力するものである。

メモリ部４６は、輝度データＩＤを記憶するものである。このメモリ部４６は、論理積回路４６Ａと、シフトレジスタ４６Ｂとを有している。論理積回路４６Ａは、第１の入力端子の信号と第２の入力端子の信号との論理積を求めるものである。論理積回路４６Ａの第１の入力端子には、制御部４１から供給された信号ＣＫＥＮが入力され、第２の入力端子にはクロック信号ＣＫ（１，１）が入力される。シフトレジスタ４６Ｂは、この例では３６ビットのシフトレジスタである。シフトレジスタ４６Ｂのデータ入力端子にはデータ信号ＰＤＡが入力され、クロック入力端子には、論理積回路４６Ａの出力信号が入力される。

この構成により、メモリ部４６は、信号ＣＫＥＮが“１”である期間において、データ信号ＰＤＡに含まれるデータを記憶する。この信号ＣＫＥＮは、データ信号ＰＤＡが、画素Ｐ（１，１）に係る３６ビット分の輝度データＩＤを示す期間において“１”になるとともに、その他の期間において“０”になる信号である。これにより、論理積回路４６Ａは、データ信号ＰＤＡが、画素Ｐ（１，１）に係る輝度データＩＤを示す期間において、クロック信号をシフトレジスタ４６Ｂに供給する。このようにして、シフトレジスタ４６Ｂは、画素Ｐ（１，１）に係る３６ビット分の輝度データＩＤを記憶する。その際、このシフトレジスタ４６Ｂのうちの最終段から１２ビットの部分は輝度データＩＤＲを記憶し、中央付近の１２ビットの部分は輝度データＩＤＧを記憶し、初段から１２ビットの部分は輝度データＩＤＢを記憶するようになっている。

駆動部５０は、メモリ部４６に記憶された輝度データＩＤに基づいて、発光部４８を駆動するものである。駆動部５０は、レジスタ５１Ｒ，５１Ｇ，５１Ｂと、ＤＡＣ（Ｄ／Ａコンバータ）５２Ｒ，５２Ｇ，５２Ｂと、可変電流源５３Ｒ，５３Ｇ，５３Ｂとを有している。

レジスタ５１Ｒ，５１Ｇ，５１Ｂは、制御部４１から供給された制御信号に基づいて、１２ビット分のデータをそれぞれ記憶するものである。具体的には、レジスタ５１Ｒは、シフトレジスタ４６Ｂのうちの最終段から１２ビットの部分に記憶された輝度データＩＤＲを記憶し、レジスタ５１Ｇは、中央付近の１２ビットの部分に記憶された輝度データＩＤＧを記憶し、レジスタ５１Ｂは、初段から１２ビットの部分に記憶された輝度データＩＤＢを記憶するようになっている。

ＤＡＣ５２Ｒ，５２Ｇ，５２Ｂは、制御部４１から供給された制御信号に基づいて、レジスタ５１Ｒ，５１Ｇ，５１Ｂに記憶された１２ビットのデジタルコードをアナログ電圧にそれぞれ変換するものである。

可変電流源５３Ｒ，５３Ｇ，５３Ｂは、ＤＡＣ５２Ｒ，５２Ｇ，５２Ｂから供給されたアナログ電圧に応じた駆動電流をそれぞれ生成するものである。

発光部４８は、駆動部５０から供給された駆動電流に基づいて発光するものである。発光部４８は、発光素子４８Ｒ，４８Ｇ，４８Ｂを有するものである。発光素子４８Ｒ，４８Ｇ，４８Ｂは、ＬＥＤを用いて構成された発光素子であり、それぞれ、赤色（Ｒ），緑色（Ｇ），青色（Ｂ）の光を射出するものである。

この構成により、ＤＡＣ５２Ｒは、レジスタ５１Ｒに記憶された輝度データＩＤＲに基づいてアナログ電圧を生成する。そして、可変電流源５３Ｒは、そのアナログ電圧に基づいて駆動電流を生成して、スイッチ５４Ｒを介して発光部４８の発光素子４８Ｒに供給する。発光素子４８Ｒは、その駆動電流に応じた発光輝度で発光する。同様に、ＤＡＣ５２Ｇは、レジスタ５１Ｇに記憶された輝度データＩＤＧに基づいてアナログ電圧を生成し、可変電流源５３Ｇは、そのアナログ電圧に基づいて駆動電流を生成して、スイッチ５４Ｇを介して発光部４８の発光素子４８Ｇに供給し、発光素子４８Ｇは、その駆動電流に応じた発光輝度で発光する。また、ＤＡＣ５２Ｂは、レジスタ５１Ｂに記憶された輝度データＩＤＢに基づいてアナログ電圧を生成し、可変電流源５３Ｂは、そのアナログ電圧に基づいて駆動電流を生成して、スイッチ５４Ｂを介して発光部４８の発光素子４８Ｂに供給し、発光素子４８Ｂは、その駆動電流に応じた発光輝度で発光する。

なお、これらのスイッチ５４Ｒ，５４Ｇ，５４Ｂは、制御部４１から供給される制御信号によりオンオフ制御されるように構成されており、これにより、画素Ｐでは、赤色（Ｒ），緑色（Ｇ）、青色（Ｂ）の各発光輝度のバランスを維持したまま、発光輝度を調整することができるようになっている。

各画素Ｐを構成するこれらのブロックのうち、発光部４８を除く各ブロックは、１つのチップに集積されている。すなわち、表示パネル１６には、（Ｍ×Ｎ）個のチップと、（Ｍ×Ｎ）個の発光部４８が、マトリクス状に配置されている。

ここで、画素Ｐは、本開示における「単位画素」の一具体例に対応する。クロック信号ＣＫ（１，１）〜ＣＫ（Ｍ，１）は、本開示における「複数のクロック信号」の一具体例に対応する。クロック生成部２２は、本開示における「多相クロック生成部」の一具体例に対応する。クロック信号ＣＫＡ〜ＣＫＤは、本開示における「基準クロック信号」の一具体例に対応する。画素Ｐ（１，１）〜Ｐ（Ｍ，１）は、本開示における「第１の単位画素」の一具体例に対応する。

［動作および作用］
続いて、本実施の形態の表示装置１の動作および作用について説明する。

（全体動作概要）
まず、図１などを参照して、表示装置１の全体動作概要を説明する。ＲＦ部１１は、アンテナ１９において受信された放送波（ＲＦ信号）に対して、ダウンコンバート等の処理を行う。復調部１２は、ＲＦ部１１から供給された信号に対して復調処理を行う。デマルチプレクサ部１３は、復調部１２から供給された信号（ストリーム）に多重化されたビデオ信号およびオーディオ信号から、これらの信号を分離する。デコーダ部１４は、デマルチプレクサ部１３から供給された信号（ビデオ信号およびオーディオ信号）をデコードする。信号変換部１５は、信号のフォーマット変換を行い、映像信号Ｓdispとして出力する。

表示パネル１６において、表示駆動部２０は、信号変換部１５から供給された映像信号Ｓdispに基づいて、表示部３０を駆動する。具体的には、表示駆動部２０は、表示部３０における画素Ｐの各画素列に対して、信号Ｓ（１，１）〜Ｓ（Ｍ，１）を供給する。各画素Ｐは、信号Ｓ（データ信号ＰＳ，ＰＤ、クロック信号ＣＫ）を前段の画素Ｐから受け取り、次段の画素Ｐに対して供給する。そして、各画素Ｐは、データ信号ＰＤから、その画素Ｐに係る輝度データＩＤを読み込み、その輝度データＩＤに応じた発光輝度で発光する。

（画素Ｐの詳細動作）
画素Ｐでは、制御部４１がステートマシーンとして機能し、画素Ｐの動作を制御する。以下に、まず、制御部４１の動作について、詳細に説明する。

図６は、制御部４１の状態遷移図を表すものである。図６に示したように、画素Ｐには、３つの状態Ｓ０〜Ｓ２がある。

状態Ｓ０は、その画素Ｐが輝度データＩＤを読み込んでいない状態（未読込（Unloaded））を示すものである。この状態Ｓ０では、制御部４１は、信号ＬＤを“０”に設定する。これにより、その画素Ｐは、入力された信号ＰＤのうちのフラグＰＬを“０”に置き換える。また、制御部４１は、ＣＫＥＮを“０”に設定する。

状態Ｓ１は、その画素Ｐが輝度データＩＤを読み込んでいる状態（読込中（Loading））を示すものである。この状態Ｓ１では、制御部４１は、信号ＬＤを“０”に設定する。これにより、その画素Ｐは、入力された信号ＰＤのうちのフラグＰＬを“０”に置き換える。また、制御部４１は、信号ＰＤＡが輝度データＩＤを示している期間において信号ＣＫＥＮを“１”に設定するとともに、それ以外の期間では、信号ＣＫＥＮを“０”に設定する。これにより、輝度データＩＤが、メモリ部４６に記憶される。

状態Ｓ２は、その画素Ｐが輝度データＩＤを読み込んだ状態（読込済（Loaded））を示すものである。この状態Ｓ２では、制御部４１は、信号ＬＤを“１”に設定する。これにより、その画素Ｐは、入力された信号ＰＤのうちのフラグＰＬを“１”に置き換える。また、制御部４１は、ＣＫＥＮを“０”に設定する。

これらの３つの状態Ｓ０〜Ｓ２の間の遷移は、データ信号ＰＤＡ（データ信号ＰＤ）に含まれるフラグＲＳＴ，ＰＬに基づいて行われる。まず、フラグＲＳＴとして“１”が入力されると、制御部４１は、その画素Ｐを状態Ｓ０（未読込）に設定する。この状態Ｓ０（未読込）において、フラグＲＳＴとして“１”が入力された場合（ＲＳＴ＝１）、またはフラグＰＬとして“０”が入力された場合（ＰＬ＝０）には、画素Ｐの状態は、状態Ｓ０（未読込）に維持される。

状態Ｓ０（未読込）において、フラグＲＳＴとして“０”が入力されるとともに、フラグＰＬとして“１”が入力された場合（ＲＳＴ＝０ and ＰＬ＝１）には、画素Ｐの状態は、状態Ｓ０（未読込）から状態Ｓ１（読込中）に遷移する。この状態Ｓ１（読込中）において、フラグＲＳＴとして“１”が入力された場合（ＲＳＴ＝１）には、画素Ｐの状態は、状態Ｓ１（読込中）から状態Ｓ０（未読込）に遷移する。

また、状態Ｓ１（読込中）において、フラグＲＳＴとして“０”が入力された場合には、画素Ｐの状態は、状態Ｓ１（読込中）から状態Ｓ２（読込済）に遷移する。この状態Ｓ２（読込済）において、フラグＲＳＴとして“０”が入力された場合（ＲＳＴ＝０）には、画素Ｐの状態は、状態Ｓ２（読込済）に維持される。そして、この状態Ｓ２（読込済）において、フラグＲＳＴとして“１”が入力された場合（ＲＳＴ＝１）には、画素Ｐの状態は、状態Ｓ２（読込済）から状態Ｓ０（未読込）に遷移する。

図７は、１フレーム期間（１Ｆ）における、一番左側の画素列の画素Ｐ（１，１）〜Ｐ（１，Ｎ）の状態を表すものである。なお、他の画素列の画素Ｐについても同様である。１フレーム期間（１Ｆ）が開始すると、初段の画素Ｐ（１，１）には、フラグＲＳＴとして“１”が入力され、画素Ｐ（１，１）の状態が状態Ｓ０（未読込）に設定される。その後、画素Ｐ（１，１）〜Ｐ（１，Ｎ）は、その１フレーム期間（１Ｆ）内において、順次、状態Ｓ０（未読込）に設定される。その際、隣り合う画素Ｐにおける状態Ｓ０（未読込）の期間の開始タイミングは、フリップフロップ４２，４４における遅延分（クロック信号ＣＫの２パルス分）だけずれる。次に、画素Ｐ（１，１）〜Ｐ（１，Ｎ）の状態は、状態Ｓ０（未読込）から状態Ｓ１（読込中）に順次遷移する。この状態Ｓ１（読込中）では、各画素Ｐ（１，１）〜Ｐ（１，Ｎ）は、輝度データＩＤを順次読み込む。その後、各画素Ｐ（１，１）〜Ｐ（１，Ｎ）の状態は、状態Ｓ１（読込中）から状態Ｓ２（読込済）に順次遷移する。この状態Ｓ２（読込済）では、各画素Ｐ（１，１）〜Ｐ（１，Ｎ）は、読み込んだ輝度データＩＤに応じた発光輝度で発光する。

表示装置１では、画素Ｐをデイジーチェーン接続している。これにより、各画素Ｐは、データ信号ＰＳ，ＰＤおよびクロック信号ＣＫを前段の画素Ｐから受け取り、次段の画素Ｐに対して供給する。そして、各画素Ｐは、データ信号ＰＤから、その画素Ｐに係る輝度データＩＤを読み込み、その輝度データＩＤに応じた発光輝度で発光する。このように、表示装置１では、画素Ｐをデイジーチェーン接続するようにしたので、画質を高めることができる。

すなわち、例えば、特許文献１に記載された表示装置では、駆動部が、ゲート線やデータ線を介して各画素を駆動する。このゲート線やデータ線は、一画素列分の複数の画素、または一画素行分の複数の画素に接続される、いわばグローバルな配線である。よって、例えば、大画面の表示装置を実現しようとする場合には、これらの配線が長くなるため、配線の抵抗や寄生容量が増加し、各画素を十分に駆動することができなくなるおそれがある。また、例えば、高精細な表示装置を実現しようとする場合には、各フレーム期間により多くのラインを駆動する必要があることから、１水平期間（１Ｈ）に割り当てられる時間が短くなり、各画素を十分に駆動することができなくなるおそれがある。また、例えば、フレームレートを高めようとする場合にも、１水平期間（１Ｈ）に割り当てられる時間が短くなり、各画素を十分に駆動することができなくなるおそれがある。

一方、本実施の形態に係る表示装置１では、画素Ｐをデイジーチェーン接続するようにしている。すなわち、各画素Ｐは、上述したようなグローバルな配線ではなく、画素Ｐ間のローカルな配線を介して、次段の画素Ｐを駆動する。よって、各画素Ｐは、このような短い配線を介して、比較的容易に次段の画素Ｐを駆動することができ、大画面の表示装置を実現することができる。また、各画素Ｐは、配線が短いため、比較的容易にデータ信号ＰＳ，ＰＤなどの転送速度を高めることができ、高精細な表示装置やフレームレートの高い表示装置を実現することができる。

また、このように画素Ｐをデイジーチェーン接続するようにしたので、表示装置１の構成をシンプルにすることができる。すなわち、例えば、特許文献１に記載された表示装置では、水平方向（横方向）に延伸する複数のゲート線、垂直方向（縦方向）に延伸する複数のデータ線、ゲート線に接続されたいわゆるゲートドライバ、およびデータ線に接続されたいわゆるデータドライバを設けるため、構成が複雑になるおそれがある。一方、本実施の形態に係る表示装置１では、画素Ｐをデイジーチェーン接続するようにしたので、図２に示したように、垂直方向（縦方向）に延伸する画素Ｐ間の配線と、表示駆動部２０のみを設ければよいため、水平方向（横方向）に延伸する配線や、その配線を駆動するための駆動部を設けなくてすみ、表示装置１の構成をシンプルにすることができる。

また、表示装置１では、デジタル信号（データ信号ＰＳ，ＰＤおよびクロック信号ＣＫ）を用いて各画素Ｐの発光を制御するようにしたので、ノイズの画質への影響を低減することができる。例えば、特許文献１に記載された表示装置では、アナログ信号を用いているため、ノイズにより画質が劣化するおそれがある。また、特に、大画面、高精細、またはフレームレートが高い表示装置では、ノイズの画質への影響がさらに大きくなるおそれがある。一方、本実施の形態に係る表示装置１では、デジタル信号を用いるようにしたので、ノイズの画質への影響を低減することができる。

また、このようにデジタル信号を用いるようにしたので、輻射を低減することができる。すなわち、例えば、アナログ信号を用いた場合には、階調表現や、ノイズに対する耐性などの観点から、信号振幅が大きくなるおそれがあり、この場合には、輻射が増大してしまう。一方、本実施の形態に係る表示装置１では、デジタル信号を用いるようにしたので、信号振幅を小さくすることができるため、輻射を低減することができる。

また、表示装置１では、各画素Ｐが、フリップフロップ４２，４４やバッファ４５を有するようにしたので、データ信号ＰＳ，ＰＤなどの信号振幅を小さくすることができる。すなわち、例えば、フリップフロップ４２，４４やバッファ４５を設けない場合には、表示駆動部から離れるに従い、信号振幅が減衰するおそれがある。この場合には、表示駆動部は、大きな信号振幅のデータ信号ＰＳ，ＰＤを生成する必要がある。一方、表示装置１では、画素Ｐを通過する度に、データ信号ＰＳ，ＰＤおよびクロック信号ＣＫが波形整形されることにより信号振幅が維持される。つまり、信号振幅が減衰するおそれを低減することができるため、データ信号ＰＳ，ＰＤの信号振幅を小さくすることができる。これにより、上述した輻射を低減できるとともに、電源電圧を低くすることができ、消費電力を低減することができる。

また、表示装置１では、各画素Ｐにメモリ部４６を設けるようにしたので、例えば静止画を表示する場合には、データ転送を行う必要がないため、消費電力を低減することができる。

また、表示装置１では、各画素に、クロック信号ＣＫに基づいてデータ信号ＰＳ，ＰＤをサンプリングするフリップフロップ４２，４４を設けるようにしたので、データ信号ＰＳ，ＰＤとクロック信号ＣＫとの間の相対的な位相関係を維持することができる。

（データ信号ＰＳ，ＰＤの遷移タイミングについて）
表示装置１では、表示駆動部２０が、表示部３０における画素Ｐの各画素列に対して、信号Ｓ（１，１）〜Ｓ（Ｍ，１）を供給する。その際、表示駆動部２０では、出力回路２３（１）〜２３（Ｍ）が４相のクロック信号ＣＫＡ〜ＣＫＤに基づいてそれぞれ動作する。これにより、表示装置１では、各画素Ｐが誤動作するおそれを低減することができるため、画質の低下を抑えることができる。以下に、その詳細を説明する。

図８は、表示部３０の各画素Ｐの動作のタイミング図を表すものであり、（Ａ）は信号Ｓ（１，１）の波形を示し、（Ｂ）は信号Ｓ（１，Ｎ）の波形を示し、（Ｃ）は信号Ｓ（２，１）の波形を示し、（Ｄ）は信号Ｓ（２，Ｎ）の波形を示し、（Ｅ）は信号Ｓ（３，１）の波形を示し、（Ｆ）は信号Ｓ（３，Ｎ）の波形を示し、（Ｇ）は信号Ｓ（４，１）の波形を示し、（Ｈ）は信号Ｓ（４，Ｎ）の波形を示す。なお、この例では、表示部３０の左側から４つの画素列に係る信号Ｓ（１，１）〜Ｓ（４，Ｎ）を示すが、その他の信号Ｓ（５，１）〜Ｓ（Ｍ，Ｎ）についても同様である。

表示部３０における各画素列では、画素Ｐがデイジーチェーン接続されているため、各画素Ｐに入力されたクロック信号ＣＫは、画素Ｐを通過する度に画素Ｐ内のバッファ４５の分だけ遅延し、これに応じて、データ信号ＰＳ，ＰＤもまた遅延する。すなわち、信号Ｓは、画素Ｐを通過する度にバッファ４５の分だけ遅延する。よって、例えば、一番左側の画素列において、図８（Ａ）に示したように、初段の画素Ｐ（１，１）の入力信号Ｓ（１，１）がタイミングｔ１に遷移すると、その画素列の各画素Ｐが信号Ｓを徐々に遅延させ、最終段の画素Ｐ（１，Ｎ）の入力信号Ｓ（１，Ｎ）は、図８（Ｂ）に示したように、タイミングｔ１１に遷移する。すなわち、信号Ｓ（１，１）〜Ｓ（１，Ｎ）の遷移タイミングはタイミングｔ１〜ｔ１１の期間ＴＡ内に分布する。同様に、左側から２列目の画素列において、初段の画素Ｐ（２，１）の入力信号Ｓ（２，１）がタイミングｔ２に遷移すると、最終段の画素Ｐ（２，Ｎ）の入力信号Ｓ（２，Ｎ）は、タイミングｔ１２に遷移し（図８（Ｃ），（Ｄ））、信号Ｓ（２，１）〜Ｓ（２，Ｎ）の遷移タイミングがタイミングｔ２〜ｔ１２の期間ＴＢ内に分布する。同様に、左側から３列目の画素列において、初段の画素Ｐ（３，１）の入力信号Ｓ（３，１）がタイミングｔ３に遷移すると、最終段の画素Ｐ（３，Ｎ）の入力信号Ｓ（３，Ｎ）は、タイミングｔ１３に遷移し（図８（Ｅ），（Ｆ））、信号Ｓ（３，１）〜Ｓ（３，Ｎ）の遷移タイミングがタイミングｔ３〜ｔ１３の期間ＴＣ内に分布する。そして、左側から４列目の画素列において、初段の画素Ｐ（４，１）の入力信号Ｓ（４，１）がタイミングｔ４に遷移すると、最終段の画素Ｐ（４，Ｎ）の入力信号Ｓ（４，Ｎ）は、タイミングｔ１４に遷移し（図８（Ｇ），（Ｈ））、信号Ｓ（４，１）〜Ｓ（４，Ｎ）の遷移タイミングがタイミングｔ４〜ｔ１４の期間ＴＤ内に分布する。

このように、表示装置１では、表示駆動部２０が４相のクロック信号ＣＫＡ〜ＣＫＤに基づいて信号Ｓ（１，１）〜Ｓ（Ｍ，１）を生成し、表示部３０における画素Ｐの各画素列が、信号Ｓ（１，１）〜Ｓ（Ｍ，１）に基づいて動作するようにしたので、各信号Ｓの遷移タイミングが、４つの期間ＴＡ〜ＰＤ内に分布して生じるため、画素Ｐの電源電圧レベルや接地レベルの揺れを小さくすることができる。すなわち、例えば、仮に、表示駆動部２０が、４相クロック信号ＣＫＡ〜ＣＫＤではなく、単一のクロック信号に基づいて信号Ｓ（１，１）〜Ｓ（Ｍ，１）を生成した場合には、各信号Ｓの遷移タイミングが、例えば１つの期間ＴＡ内にのみ分布して生じ、画素Ｐの電源電圧レベルや接地レベルの揺れが大きくなるおそれがある。このように、電源電圧レベルや接地レベルの揺れが大きい場合には、画素Ｐが誤動作し、表示装置１の画質が低下するおそれがある。一方、表示装置１では、表示駆動部２０が４相のクロック信号ＣＫＡ〜ＣＫＤに基づいて信号Ｓ（１，１）〜Ｓ（Ｍ，１）を生成するようにしたので、各信号Ｓの遷移タイミングが、図８に示したように、４つの期間ＴＡ〜ＰＤ内に分布して生じるため、画素Ｐの電源電圧レベルや接地レベルの揺れを小さくすることができる。これにより、画素Ｐが誤動作するおそれを低減することができ、表示装置１の画質が低下するおそれを低減することができる。また、このように、画素Ｐの電源電圧レベルや接地レベルの揺れを小さくすることができるため、画素Ｐが誤動作しない範囲で、電源と接地との間のデカップリングキャパシタを削減してもよい。この場合には、表示部３０内の部品を減らすことができ、表示部３０内の部品のレイアウトなどの設計自由度を高めることができる。

［効果］
以上のように本実施の形態では、表示駆動部が、多相のクロック信号に基づいて信号を生成するようにしたので、画素が誤動作するおそれを低減することができ、表示装置の画質が低下するおそれを低減することができるとともに、部品のレイアウトなどの設計自由度を高めることができる。

［変形例１−１］
上記実施の形態では、クロック生成部２２は４相のクロック信号ＣＫＡ〜ＣＫＤを生成したが、これに限定するものではなく、これに代えて、例えば、２相、３相、または５相以上のクロック信号を生成してもよい。以下に、２相のクロック信号ＣＫＡ，ＣＫＣを生成する表示駆動部２０Ａを有する表示装置１Ａについて、詳細に説明する。

図９は、表示駆動部２０Ａの一構成例を表すものである。表示駆動部２０Ａは、表示駆動部２０Ａは、クロック生成部２２Ａを有している。クロック生成部２２Ａは、２相のクロック信号ＣＫＡ，ＣＫＣを生成するものである。クロック信号ＣＫＡ，ＣＫＣは、互いに位相が１８０度ずれたものである。そして、クロック生成部２２Ａは、出力回路２３（１）〜２３（Ｍ）のそれぞれに対して、クロック信号ＣＫＡ，ＣＫＣのうちのいずれか１つを供給する。具体的には、クロック生成部２２Ａは、この例では、クロック信号ＣＫＡを奇数番目の出力回路２３（１），２３（３），２３（５），…に供給し、クロック信号ＣＫＣを偶数番目の出力回路２３（２），２３（４），２３（６），…に供給する。

図１０は、出力回路２３（１），２３（２）の出力信号のタイミング図を表すものであり、（Ａ）は出力回路２３（１）の出力信号Ｓ（１，１）の波形を示し、（Ｂ）は出力回路２３（２）の出力信号Ｓ（２，１）の波形を示す。この場合でも、出力回路２３（１），２３（２）が２相のクロック信号ＣＫＡ，ＣＫＣに基づいて動作するため、データ信号ＰＳ（１，１），ＰＤ（１，１）の遷移タイミングｔ２１（図１０（Ａ））と、データ信号ＰＳ（２，１），ＰＤ（２，１）の遷移タイミングｔ２２（図１０（Ｂ））とを、互いに異ならせることができる。これにより、表示装置１Ａでは、表示装置１の場合と同様に、各画素Ｐが誤動作するおそれを低減することができ、画質の低下を抑えることができる。

［変形例１−２］
上記実施の形態では、クロック信号ＣＫＡ〜ＣＫＤ（クロック信号ＣＫ（１，１）〜ＣＫ（４，１））のうちの隣り合うクロック信号間の位相差を９０度にしたが、これに限定するものではなく、例えば、図１１に示すように、９０度以外の位相差にしてもよい。同様に、例えば、変形例１−１の表示装置１Ａにおいて、クロック信号ＣＫＡ，ＣＫＣ（クロック信号ＣＫ（１，１），ＣＫ（２，１））の間の位相差を１８０度にしたが、これに限定するものではなく、例えば、図１２に示すように、１８０度以外の位相差にしてもよい。

［変形例１−３］
上記実施の形態では、クロック信号ＣＫの周期を、データ信号ＰＳ，ＰＤにおける１ビット分のパルス幅と同じにしたが、これに限定されるものではなく、これに代えて、図１３に示すように、例えば、クロック信号ＣＫの周期を、データ信号ＰＳ，ＰＤにおける２ビット分のパルス幅と同じにしてもよい。この場合には、例えば、各画素Ｐのフリップフロップ４２，４４は、立ち上がりエッジと立ち下がりエッジの両方で動作する回路を用いることができる。

［変形例１−４］
上記実施の形態では、クロック信号ＣＫを各画素Ｐに供給したが、これに限定されるものではなく、これに代えて、例えば、差動のクロック信号を各画素に供給してもよい。以下に、本変形例に係る表示装置１Ｂについて詳細に説明する。

図１４は、表示装置１Ｂにおける表示駆動部２０Ｂおよび表示部３０Ｂの一構成例を表すものである。表示駆動部２０Ｂは、複数の出力回路２３Ｂ（１）〜２３Ｂ（Ｍ）を有している。出力回路２３Ｂ（１）〜２３Ｂ（Ｍ）は、信号ＳＩＧ１（１）〜ＳＩＧ１（Ｍ）およびクロック信号ＣＫＡ〜ＣＫＤに基づいて、信号ＳＢ（１，１）〜ＳＢ（Ｍ，１）を生成するものである。

クロック生成部２２は、出力回路２３Ｂ（１）〜２３Ｂ（Ｍ）のそれぞれに対して、クロック信号ＣＫＡ，ＣＫＣ、またはクロック信号ＣＫＢ，ＣＫＤを供給する。具体的には、この例では、クロック生成部２２は、クロック信号ＣＫＡ，ＣＫＣからなる差動クロック信号ＣＫＡＣを出力回路２３Ｂ（１），２３Ｂ（５），２３Ｂ（９），…に供給し、クロック信号ＣＫＢ，ＣＫＤからなる差動クロック信号ＣＫＢＤを出力回路２３Ｂ（２），２３Ｂ（６），２３Ｂ（１０），…に供給し、クロック信号ＣＫＣ，ＣＫＡからなる差動クロック信号ＣＫＣＡ、すなわち差動クロック信号ＣＫＡＣとは位相が１８０度ずれた信号を出力回路２３Ｂ（３），２３Ｂ（７），２３Ｂ（１１），…に供給し、クロック信号ＣＫＤ，ＣＫＢからなる差動クロック信号ＣＫＤＢ、すなわち差動クロック信号ＣＫＢＤとは位相が１８０度ずれた信号を出力回路２３Ｂ（４），２３Ｂ（８），２３Ｂ（１２），…に供給する。

これにより、例えば、出力回路２３Ｂ（１）は、信号ＳＩＧ１（１）および差動クロック信号ＣＫＡＣ（クロック信号ＣＫＡ，ＣＫＣ）に基づいて、差動クロック信号ＣＫＡＣに同期したデータ信号ＰＳ（１，１），ＰＤ（１，１）を生成し出力するとともに、クロック信号ＣＫＡ，ＣＫＣをクロック信号ＣＫＰ（１，１），ＣＫＮ（１，１）としてそれぞれ出力し、これらの信号を信号ＳＢ（１，１）として表示部３０Ｂに供給する。また、例えば、出力回路２３Ｂ（２）は、信号ＳＩＧ１（２）および差動クロック信号ＣＫＢＤ（クロック信号ＣＫＢ，ＣＫＤ）に基づいて、差動クロック信号ＣＫＢＤに同期したデータ信号ＰＳ（２，１），ＰＤ（２，１）を生成し出力するとともに、クロック信号ＣＫＢ，ＣＫＤをクロック信号ＣＫＰ（２，１），ＣＫＮ（２，１）としてそれぞれ出力し、これらの信号を信号ＳＢ（２，１）として表示部３０Ｂに供給する。また、例えば、出力回路２３Ｂ（３）は、信号ＳＩＧ１（３）および差動クロック信号ＣＫＣＡ（クロック信号ＣＫＣ，ＣＫＡ）に基づいて、差動クロック信号ＣＫＣＡに同期したデータ信号ＰＳ（３，１），ＰＤ（３，１）を生成し出力するとともに、クロック信号ＣＫＣ，ＣＫＡをクロック信号ＣＫＰ（３，１），ＣＫＮ（３，１）として出力し、これらの信号を信号ＳＢ（３，１）として表示部３０Ｂに供給する。また、例えば、出力回路２３Ｂ（４）は、信号ＳＩＧ１（４）および差動クロック信号ＣＫＤＢ（クロック信号ＣＫＤ，ＣＫＢ）に基づいて、差動クロック信号ＣＫＤＢに同期したデータ信号ＰＳ（４，１），ＰＤ（４，１）を生成し出力するとともに、クロック信号ＣＫＤ，ＣＫＢをクロック信号ＣＫＰ（４，１），ＣＫＮ（４，１）として出力し、これらの信号を信号ＳＢ（４，１）として表示部３０Ｂに供給するようになっている。

図１５は、出力回路２３Ｂ（１）〜２３Ｂ（４）の出力信号のタイミング図を表すものであり、（Ａ）は出力回路２３Ｂ（１）の出力信号ＳＢ（１，１）の波形を示し、（Ｂ）は出力回路２３Ｂ（２）の出力信号ＳＢ（２，１）の波形を示し、（Ｃ）は出力回路２３Ｂ（３）の出力信号ＳＢ（３，１）の波形を示し、（Ｄ）は出力回路２３Ｂ（４）の出力信号ＳＢ（４，１）の波形を示す。この場合でも、出力回路２３Ｂ（１）〜２３Ｂ（４）が４相のクロック信号ＣＫＡ〜ＣＫＤからなる４相の差動信号に基づいて動作するため、データ信号ＰＳ，ＰＤの遷移タイミングを互いに異ならせることができる。

表示部３０Ｂは、表示駆動部２０Ｂによる駆動に基づいて、画像を表示するものである。表示部３０Ｂは、マトリックス状に配置された複数の画素ＰＢを有している。

図１６は、画素ＰＢの一構成例を表すものである。画素ＰＢは、バッファ６１，６４，６５，６８，６９と、インバータ６６，６７とを有している。なお、以下では、説明の便宜上、画素ＰＢ（１，１）を例に説明するが、その他の画素ＰＢにおいても同様である。

画素ＰＢ（１，１）は、データ信号ＰＳ（１，１），ＰＤ（１，１）、入力端子ＣＫＰＩＮに入力されたクロック信号ＣＫＰ（１，１）、および入力端子ＣＫＮＩＮに入力されたクロック信号ＣＫＮ（１，１）に基づいて、データ信号ＰＳ（１，２），ＰＤ（１，２）、およびクロック信号ＣＫＰ（１，２），ＣＫＮ（１，２）を生成する。そして、画素ＰＢ（１，１）は、データ信号ＰＳ（１，２）を出力端子ＰＳＯＵＴから出力し、データ信号ＰＤ（１，２）を出力端子ＰＤＯＵＴから出力し、クロック信号ＣＫＰ（１，２）を出力端子ＣＫＰＯＵＴから出力し、クロック信号ＣＫＮ（１，２）を出力端子ＣＫＮＯＵＴから出力するようになっている。

バッファ６１は、差動信号をシングルエンド信号に変換する回路である。具体的には、バッファ６１は、差動信号であるクロック信号ＣＫＰ（１，１），ＣＫＮ（１，１）をシングルエンド信号であるクロック信号ＣＫＳに変換する。制御部４１、フリップフロップ４２，４４、メモリ部４６は、このクロック信号ＣＫＳに基づいて動作する。

バッファ６４，６５は、入力信号に対して波形整形を行い、出力するものである。具体的には、バッファ６４は、クロック信号ＣＫＰ（１，１）に対して波形整形を行い、バッファ６５は、クロック信号ＣＫＮ（１，１）に対して波形整形する。

インバータ６６，６７は、入力信号を反転して出力する反転回路である。インバータ６６の入力端子は、インバータ６７の出力端子およびバッファ６５の出力端子に接続され、インバータ６６の出力端子は、インバータ６７の入力端子およびバッファ６４の出力端子に接続されている。また、インバータ６７の入力端子は、インバータ６６の出力端子およびバッファ６４の出力端子に接続され、インバータ６７の出力端子は、インバータ６６の入力端子およびバッファ６５の出力端子に接続されている。この構成により、インバータ６６，６７は、ラッチ回路を構成している。

バッファ６８は、バッファ６４の出力信号に対して波形整形を行い、クロック信号ＣＫＰ（１，２）として出力するものである。バッファ６９は、バッファ６５の出力信号に対して波形整形を行い、クロック信号ＣＫＮ（１，２）として出力するものである。

このように、差動のクロック信号ＣＫＰ，ＣＫＮを用いるようにしたので、伝送によりクロック信号の波形が劣化するおそれを低減することができる。すなわち、上記実施の形態の場合のように、シングルエンドのクロック信号ＣＫを用いた場合には、複数のバッファ４５を通過した後、例えば、クロック信号ＣＫのデューティ比が変化してしまうおそれがある。このような現象は、例えば、バッファ４５を構成するトランジスタに特性ばらつきがある場合などに生じ得る。このようにデューティ比が変化した場合には、例えば正常にクロック伝送ができなくなり、あるいは、画素Ｐのフリップフロップ４２におけるサンプリングタイミングがずれ、正常に動作できなくなるおそれがある。一方、本変形例に係る画素ＰＢでは、差動のクロック信号ＣＫＰ，ＣＫＮを用い、インバータ６６，６７がラッチ動作を行うことにより、デューティ比の変化を抑えることができる。

［変形例１−５］
上記実施の形態では、ＤＡＣ５２Ｒ，５２Ｇ，５２Ｂを用いて駆動部５０を構成したが、これに限定されるものではなく、これに代えて、例えば、カウンタを用いて駆動部を構成してもよい。以下に、本変形例に係る画素ＰＣについて詳細に説明する。

図１７は、画素ＰＣの一構成例を表すものである。この画素ＰＣは、制御部４１Ｃと、駆動部５０Ｃとを有している。制御部４１Ｃは、上記実施の形態に係る制御部４１と同様の機能を有するものであり、ステートマシーンとして機能するとともに、駆動部５０Ｃに対して制御信号を供給するものである。

駆動部５０Ｃは、カウンタ５５Ｒ，５５Ｇ，５５Ｂと、電流源５６Ｒ，５６Ｇ，５６Ｂと、スイッチ５７Ｒ，５７Ｇ，５７Ｂとを有している。カウンタ５５Ｒ，５５Ｇ，５５Ｂは、制御部４１Ｃから供給された制御信号（カウンタ用クロック信号）を基準として、そのクロックパルスをカウントすることにより、レジスタ５１Ｒ，５１Ｇ，５１Ｂに記憶された輝度データＩＤＲ，ＩＤＧ，ＩＤＢに応じたパルス幅を有するパルス信号をそれぞれ生成するカウンタである。電流源５６Ｒ，５６Ｇ，５６Ｂは、一定の駆動電流をそれぞれ生成するものである。スイッチ５７Ｒ，５７Ｇ，５７Ｂは、カウンタ５５Ｒ，５５Ｇ，５５Ｂから供給されたパルス信号に基づいて、オンオフするものである。

この構成により、例えば、カウンタ５５Ｒは、レジスタ５１Ｒに記憶された輝度データＩＤＲに応じたパルス幅を有するパルス信号を生成する。そして、スイッチ５７Ｒは、このパルス信号に基づいてオンオフし、電流源５６Ｒが生成した駆動電流を発光素子４８Ｒに供給する。

これにより、画素ＰＣは、発光時間を変化させることにより発光輝度を変化させることができる。すなわち、上記実施の形態に係る画素Ｐは、輝度Ｉを変化させることにより発光輝度（輝度×時間）を変化させるようにしたが、本変形例に係る画素ＰＣは、発光する時間幅を変化させることにより発光輝度（輝度×時間）を変化させることができる。

＜２．第２の実施の形態＞
次に、第２の実施の形態に係る表示装置２について説明する。本実施の形態は、各画素における遅延量を調整できるように構成されたものである。なお、上記第１の実施の形態に係る表示装置１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。

図１８は、表示装置２の一構成例を表すものである。表示装置２は、表示パネル１７を備えている。表示パネル１７は、表示駆動部７０と、マトリックス状に配置された複数の画素Ｑを含む表示部８０と、位相比較部９０とを有している。

図１９は、表示パネル１７の一構成例を表すものである。表示駆動部７０は、信号生成部７１を有している。信号生成部７１は、映像信号Ｓdispおよび制御信号ＣＴＬに基づいて、複数の信号ＳＩＧ２（１）〜ＳＩＧ２（Ｍ）を生成し出力するものである。信号ＳＩＧ２（１）〜ＳＩＧ２（Ｍ）は、表示部８０のＭ列の画素列にそれぞれ対応するものであり、各画素列に属する画素Ｑの輝度データＩＤおよび遅延データＤＤ（後述）を含むものである。表示駆動部７０は、４相のクロック信号ＣＫＡ〜ＣＫＤに基づいて動作するため、上記第１の実施の形態の場合（図３）と同様に、例えば、信号Ｓ（１，１）におけるクロック信号ＣＫ（１，１）の位相は、信号Ｓ（２，１）におけるクロック信号ＣＫ（２，１）の位相と９０度ずれており、信号Ｓ（２，１）におけるクロック信号ＣＫ（２，１）の位相は、信号Ｓ（３，１）におけるクロック信号ＣＫ（３，１）の位相と９０度ずれており、信号Ｓ（３，１）におけるクロック信号ＣＫ（３，１）の位相は、信号Ｓ（４，１）におけるクロック信号ＣＫ（４，１）の位相と９０度ずれており、信号Ｓ（４，１）におけるクロック信号ＣＫ（４，１）の位相は、信号Ｓ（１，１）におけるクロック信号ＣＫ（１，１）の位相と９０度ずれている。

表示部８０の各画素Ｑは、データ信号ＰＳ，ＰＤおよびクロック信号ＣＫを前段の画素Ｑから受け取り、次段の画素Ｑに対して供給する。そして、各画素Ｑは、データ信号ＰＤから、その画素Ｑに係る輝度データＩＤおよび遅延データＤＤ（後述）を読み込み、その輝度データＩＤに応じた発光輝度で発光するとともに、その遅延データＤＤに応じた遅延量で、データ信号ＰＳ，ＰＤおよびクロック信号ＣＫを遅延させて出力する。そして、最終段の画素Ｑは、出力端子ＣＫＯＵＴからクロック信号ＣＫＯ（ＣＫＯ（１）〜ＣＫＯ（Ｍ））を出力するようになっている。

位相比較部９０は、クロック信号ＣＫＯ（１）〜ＣＫＯ（Ｍ）の位相を比較し、それらの位相差が所望の位相差になるように、各画素Ｑにおける遅延量を制御するものである。具体的には、後述するように、位相比較部９０は、例えば、クロック信号ＣＫＯ（１）の位相がクロック信号ＣＫＯ（２）の位相と９０度ずれ、クロック信号ＣＫＯ（２）の位相がクロック信号ＣＫＯ（３）の位相と９０度ずれ、クロック信号ＣＫＯ（３）の位相がクロック信号ＣＫＯ（４）の位相と９０度ずれ、クロック信号ＣＫＯ（４）の位相がクロック信号ＣＫＯ（１）の位相と９０度ずれるように、各画素Ｑの遅延データＤＤを生成する。すなわち、位相比較部９０は、表示部３０に入力されるクロック信号ＣＫ（１，１）〜ＣＫ（Ｍ，１）の相互間の位相関係と、表示部３０から出力される、クロック信号ＣＫ（１，１）〜ＣＫ（Ｍ，１）にそれぞれ対応するクロック信号ＣＫＯ（１）〜ＣＫＯ（Ｍ）の相互間の位相関係とが同じになるように、遅延データＤＤを生成する。言い換えれば、各画素列における遅延量が互いに等しくなるように、遅延データＤＤを生成する。そして、位相比較部９０は、生成した各画素Ｑの遅延データＤＤを、制御信号ＣＴＬを介して信号生成部７１に供給するようになっている。

図２０は、本実施の形態に係るデータ信号ＰＤの構成例を表すものである。１つの画素Ｑに係る画素パケットＰＣＴ２は、フラグＲＳＴ、フラグＰＬ、および輝度データＩＤに加えて、遅延データＤＤを有している。遅延データＤＤは、各画素Ｑにおける遅延量を画定するものである。この例では、遅延データＤＤは、１ビットのデータである。この例では、遅延データＤＤは、画素パケットＰＣＴ２内において、輝度データＩＤの次に配置されている。

図２１は、画素Ｑの一構成例を表すものである。なお、以下では、説明の便宜上、画素Ｑ（１，１）を例に説明するが、その他の画素Ｑにおいても同様である。画素Ｑは、メモリ部８６と、制御部８４と、遅延回路８１〜８３とを有している。

メモリ部８６は、シフトレジスタ８６Ｂを有している。シフトレジスタ８６Ｂは、この例では、３７ビットのシフトレジスタであり、３６ビットの輝度データＩＤと、１ビットの遅延データＤＤを記憶するものである。具体的には、シフトレジスタ８６Ｂは、最後部から、１２ビットの輝度データＩＤＲ、１２ビットの輝度データＩＤＧ、１２ビットの輝度データＩＤＢ、および１ビットの遅延データＤＤを記憶するようになっている。

制御部８４は、上記第１の実施の形態に係る制御部４１と同様の機能を有するものである。この制御部８４は、信号ＣＫＥＮ２を生成するものである。この信号ＣＫＥＮ２は、データ信号ＰＤＡが、画素Ｑ（１，１）に係る３６ビット分の輝度データＩＤおよび１ビット分の遅延データＤＤを示す、計３７ビット分の期間において“１”になるとともに、その他の期間において“０”になるものである。

遅延回路８１〜８３は、シフトレジスタ８６Ｂに記憶した遅延データＤＤに応じた遅延量で、入力信号を遅延させて出力する回路である。具体的には、遅延回路８１〜８３は、例えば、遅延データＤＤが“１”である場合には遅延量を大きくし、遅延データＤＤが“０”である場合には遅延量を小さくするようになっている。遅延回路８１は、フリップフロップ４２から供給されたデータ信号ＰＤＡを遅延させてデータ信号ＰＤＡ２として出力し、そのデータ信号ＰＤＡ２をセレクタ部４３に供給する。遅延回路８２は、フリップフロップ４２から供給されたデータ信号ＰＳＡを遅延させてデータ信号ＰＳＡ２として出力し、そのデータ信号ＰＳＡ２をフリップフロップ４４に供給する。遅延回路８３は、入力端子ＣＫＩＮに入力されたクロック信号ＣＫを遅延させてクロック信号ＣＫ２として出力し、バッファ４５に供給する。フリップフロップ４４は、この遅延回路８３から出力されたクロック信号ＣＫ２に基づいて動作するようになっている。

ここで、画素Ｑは、本開示における「単位画素」の一具体例に対応する。画素Ｑ（１，１）〜Ｑ（Ｍ，１）は、本開示における「第１の単位画素」の一具体例に対応し、画素Ｑ（１，Ｎ）〜Ｑ（Ｍ，Ｎ）は、本開示における「第２の単位画素」の一具体例に対応する。

図２２は、位相比較部９０の一動作例を表すものであり、（Ａ）〜（Ｄ）はクロック信号ＣＫＯ（１）〜ＣＫＯ（４）の波形をそれぞれ示す。なお、ここではクロック信号ＣＫＯ（１）〜ＣＫＯ（４）を例に説明するが、他のクロック信号ＣＫＯ（５）〜ＣＫＯ（Ｍ）についても同様である。まず、位相比較部９０は、クロック信号ＣＫＯ（１）〜ＣＫＯ（Ｍ）の位相を比較する。そして、位相比較部９０は、例えば、図２２（Ｂ）に示したように、クロック信号ＣＫＯ（１），ＣＫＯ（２）の位相差が９０度以下であれば、クロック信号ＣＫＯ（２）の位相を遅らせるように、各画素Ｑの遅延データＤＤを設定する。また、位相比較部９０は、例えば、図２２（Ｃ）に示したように、クロック信号ＣＫＯ（１），ＣＫＯ（３）の位相差が１８０度以上であれば、クロック信号ＣＫＯ（３）の位相を早めるように、各画素Ｑの遅延データＤＤを設定する。また、位相比較部９０は、例えば、図２２（Ｄ）に示したように、クロック信号ＣＫＯ（１），ＣＫＯ（４）の位相差が２７０度以下であれば、クロック信号ＣＫＯ（４）の位相を遅らせるように、各画素Ｑの遅延データＤＤを設定する。このようにして、位相比較部９０は、クロック信号ＣＫＯ（１）の位相がクロック信号ＣＫＯ（２）の位相と９０度ずれ、クロック信号ＣＫＯ（２）の位相がクロック信号ＣＫＯ（３）の位相と９０度ずれ、クロック信号ＣＫＯ（３）の位相がクロック信号ＣＫＯ（４）の位相と９０度ずれ、クロック信号ＣＫＯ（４）の位相がクロック信号ＣＫＯ（１）の位相と９０度ずれるように、各画素Ｑの遅延データＤＤを生成する。そして、位相比較部９０は、それらの遅延データＤＤを、制御信号ＣＴＬを介して信号生成部７１に供給する。

このように、表示装置２では、クロック信号ＣＫＯ（１）〜ＣＫＯ（Ｍ）の位相を比較し、その比較結果に基づいて遅延データＤＤを設定するようにしたので、例えば、製造プロセスに起因して、表示部８０における各画素Ｑにおける遅延量がばらついた場合でも、画素Ｑが誤動作するおそれを低減することができ、表示装置２の画質が低下するおそれを低減することができる。すなわち、例えば、上記第１の実施の形態に係る表示装置１において、製造プロセスに起因して各画素列における遅延量がばらついた場合には、遷移タイミングの分布は図８に示したようにはならず、ある期間に遷移タイミングが集中してしまうおそれがある。このような場合には、電源電圧レベルや接地レベルの揺れが大きくなり、画素Ｐが誤動作し、表示装置１の画質が低下するおそれがある。一方、表示装置２では、クロック信号ＣＫＯ（１）〜ＣＫＯ（Ｍ）の位相を比較し、その比較結果に基づいて遅延データＤＤを設定するようにしたので、製造プロセスに起因して各画素列における遅延量がばらついた場合でも、その遅延量のばらつきを打ち消すように遅延データＤＤを設定することができる。これにより、表示装置２では、遷移タイミングの分布が、ある期間に集中するおそれを低減することができるため、電源電圧レベルや接地レベルの揺れを抑えることができる。よって、画素Ｑが誤動作するおそれ低減することができるため、表示装置２の画質が低下するおそれを低減することができる。

以上のように本実施の形態では、各画素の遅延量を変更できるようにしたので、製造プロセスに起因して各画素の遅延量がばらついた場合でも、画素が誤動作するおそれを低減することができ、表示装置の画質が低下するおそれを低減することができる。

［変形例２−１］
上記実施の形態では、フリップフロップ４２とフリップフロップ４４との間に遅延回路８１を設け、フリップフロップ４２とセレクタ部４３との間に遅延回路８２を設け、入力端子ＣＫＩＮとバッファ４５との間に遅延回路８３を設けたが、これに限定されるものではない。これに代えて、例えば図２３に示す画素ＱＡのように、フリップフロップ４４と出力端子ＰＳＯＵＴとの間に遅延回路８１Ａを設け、フリップフロップ４４と出力端子ＰＤＯＵＴとの間に遅延回路８２Ａを設け、バッファ４５と出力端子ＣＫＯＵＴとの間に遅延回路８３Ａを設けてもよい。

［変形例２−２］
上記実施の形態では、位相比較部９０を設け、位相比較部９０がクロック信号ＣＫＯ（１）〜ＣＫＯ（Ｍ）の位相を比較し、その比較結果に基づいて遅延データＤＤを設定するようにしたが、これに限定するものではなく、位相比較部９０を設けなくてもよい。以下に、本変形例に係る表示装置２Ｂについて詳細に説明する。

図２４は、表示装置２Ｂの表示パネル１７Ｂの一構成例を表すものである。表示パネル１７Ｂは、表示駆動部７０Ｂと、表示部８０Ｂとを有している。表示駆動部７０Ｂは、メモリ７２を有する信号生成部７１Ｂを備えている。メモリ７２は、各画素Ｑの遅延データＤＤを記憶しておくものである。表示部８０Ｂは、クロック信号ＣＫＯ（１）〜ＣＫＯ（Ｍ）を出力する出力端子Ｔ（１）〜Ｔ（Ｍ）を有している。出力端子Ｔ（１）〜Ｔ（Ｍ）は、例えばパッドやコネクタなどにより構成されるものであり、例えば、表示パネル１７Ｂの製造時において、外部機器から接続することができるようになっている。

この構成により、表示パネル１７Ｂは、製造時において、遅延データＤＤを設定することができる。すなわち、製造時において、表示パネル１７Ｂを一度動作させ、テスタなどの外部機器を用いて、クロック信号ＣＫＯ（１）〜ＣＫＯ（Ｍ）の位相を比較してその比較結果に基づいて遅延データＤＤを求め、あらかじめメモリ７２に記憶させておく。そして、通常動作時には、表示パネル１７Ｂの信号生成部７１Ｂは、メモリ７２に記憶された遅延データＤＤに基づいて、輝度データＩＤおよび遅延データＤＤを含む信号ＳＩＧ２（１）〜ＳＩＧ２（Ｍ）を生成する。

このように、表示装置２Ｂでは、製造プロセスに起因して各画素の遅延量がばらついた場合でも、製造時においてそのばらつきをあらかじめ補正することができる。これにより、表示装置２Ｂでは、上記実施の形態の場合と同様に、画素Ｑが誤動作するおそれを低減することができ、表示装置２Ｂの画質が低下するおそれを低減することができる。

［変形例２−３］
上記実施の形態では、メモリ部８６が輝度データＩＤに加えて遅延データＤＤをも記憶したが、これに限定されるものではない。以下に、本変形例に係る表示装置２Ｃについて詳細に説明する。

図２５は、表示装置２Ｃに係る画素ＱＣの一構成例を表すものである。なお、以下では、説明の便宜上、画素ＱＣ（１，１）を例に説明するが、その他の画素ＱＣにおいても同様である。画素ＱＣは、レジスタ８９と、制御部８８とを有している。レジスタ８９は、データ信号ＰＤＡに含まれる、画素ＱＣ（１，１）に係る１ビット分の遅延データＤＤを記憶するものである。制御部８８は、制御部８８は、上記第１の実施の形態に係る制御部４１と同様の機能を有するものである。この制御部８８は、信号ＤＬを生成する機能をも有している。この信号ＤＬは、レジスタ８９に対して、データ信号ＰＤＡに含まれる、画素ＱＣ（１，１）に係る遅延データＤＤを記憶するタイミングを指示する信号である。

図２６Ａ，２６Ｂは、表示装置２Ｃに係る表示駆動部７０Ｃが生成するデータ信号ＰＳ，ＰＤの構成例を表すものであり、図２６Ａは、各画素ＱＣに輝度データＩＤを伝えるための輝度データパケットＰＣＴＩを示し、図２６Ｂは、各画素ＱＣに遅延データＤＤを伝えるための遅延データパケットＰＣＴＤを示す。輝度データパケットＰＣＴＩは、上記第１の実施の形態に係る画素パケットＰＣＴと同様のものである。遅延データパケットＰＣＴＤは、フラグＲＳＴ、フラグＰＬ、および遅延データＤＤを有するものである。

この構成により、表示装置２Ｃでは、表示駆動部７０Ｃは、通常動作時において、輝度データパケットＰＣＴＩを画素ＱＣに対して供給し、例えば、電源投入時や、ブランキング期間などにおいて、遅延データパケットＰＣＴＤを画素ＱＣに対して供給する。これにより、例えば、上記実施の形態の場合のように、画素パケットＰＣＴ２を画素Ｑに供給する場合に比べて、供給するデータ量を抑えることができ、動作周波数を下げることができ、消費電力を低減することができる。

［変形例２−４］
上記実施の形態では、各画素Ｑに遅延回路８１〜８３を設けたが、これに限定されるものではなく、これに代えて、全ての画素に遅延回路８１〜８３を設けなくてもよい。具体的には、例えば、各画素列において、遅延回路８１〜８３を設けた画素Ｑと、遅延回路８１〜８３を設けない画素Ｐとを交互に設けてもよい。

［変形例２−５］
上記実施の形態に係る表示装置２に、上記第１の実施の形態に係る表示装置１の各変形例１−１〜１−５を適用してもよい。

以上、いくつかの実施の形態および変形例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。

例えば、上記の各実施の形態等では、画素Ｐ，Ｑを、データ信号ＰＳ，ＰＤについてデイジーチェーン接続するとともに、クロック信号ＣＫについてもデイジーチェーン接続したが、これに限定されるものではなく、これに代えて、例えば、図２７に示したように、データ信号ＰＳ，ＰＤについてのみデイジーチェーン接続してもよい。この図２７は、上記第１の実施の形態に本変形例を適用したものである。この場合には、表示駆動部２０は、例えばグローバルな配線により、クロック信号ＣＫを各画素Ｐに供給することが可能である。

また、例えば、上記の各実施の形態等では、多相クロック信号を生成するクロック生成部２２を設けたが、これに限定されるものではなく、これに代えて、例えば、図２８に示したように、１つのクロック信号ＣＫ０を生成するクロック生成部１１２と、複数の遅延回路ＤＬ（１）〜ＤＬ（Ｍ−１）とを設けてもよい。この例では、クロック生成部１１２は、クロック信号ＣＫ０を出力回路２３（Ｍ）に供給するとともに、遅延回路ＤＬ（Ｍ−１）に供給する。遅延回路ＤＬ（Ｍ−１）は、クロック信号ＣＫ０を所定量だけ遅延し、その遅延したクロック信号を出力回路２３（Ｍ−１）に供給するとともに、遅延回路ＤＬ（Ｍ−２）に供給する。遅延回路ＤＬ（Ｍ−２）は、遅延回路ＤＬ（Ｍ−１）から供給されたクロック信号を所定量だけ遅延し、その遅延したクロック信号を出力回路２３（Ｍ−２）に供給するとともに、遅延回路ＤＬ（Ｍ−３）に供給する。遅延回路ＤＬ（Ｍ−３）〜ＤＬ（２）についても同様である。そして、遅延回路ＤＬ（１）は、遅延回路ＤＬ（２）から供給された供給されたクロック信号を所定量だけ遅延し、その遅延したクロック信号を出力回路２３（１）に供給する。

また、例えば、上記の各実施の形態等では、ＬＥＤを表示素子として用いたが、これに限定されるものではなく、これに代えて、有機ＥＬ素子を表示素子として用いてもよい。

また、上記の各実施の形態等では、本技術をテレビジョン装置に適用したが、これに限定するものではなく、画像を表示する様々な装置に適用することができる。具体的には、例えば、サッカー場や野球場などに設置される大型のディスプレイに適用してもよい。

なお、本技術は以下のような構成とすることができる。

（１）複数の単位画素を有する表示部と、
互いに異なる位相を有する２以上のクロック信号を含む複数のクロック信号を生成し、前記表示部に供給する表示駆動部と
を備えた表示パネル。

（２）前記表示駆動部は、互いに位相が異なる２以上の基準クロック信号を生成する多相クロック生成部を有し、
前記複数のクロック信号のそれぞれは、前記２以上の基準クロック信号のうちのいずれかに対応する
前記（１）に記載の表示パネル。

（３）前記複数の単位画素は、前記複数のクロック信号のそれぞれに対応して所定数ずつ設けられ、
各単位画素は、表示素子と、クロック入力端子と、クロック出力端子とを有し、
前記所定数の単位画素のうちの第１の単位画素のクロック入力端子には、前記表示駆動部から、前記複数のクロック信号のうちの１つが供給され、
前記所定数の単位画素のうちの前記第１の単位画素以外の一の単位画素のクロック入力端子は、前記所定数の単位画素のうちの他の単位画素のいずれかのクロック出力端子に接続されている
前記（１）または（２）に記載の表示パネル。

（４）前記所定数の単位画素のうちの少なくとも１つは、クロック入力端子からクロック出力端子への信号経路上に設けられた、遅延量を変更可能に構成された遅延回路を有する
前記（３）に記載の表示パネル。

（５）前記表示駆動部は、前記複数のクロック信号に対応する複数のデータ信号をも生成し、
各単位画素は、データ入力端子と、データ出力端子とをさらに有し、
前記第１の単位画素のデータ入力端子には、前記表示駆動部から、前記複数のデータ信号のうちの１つが供給され、
前記所定数の単位画素のうちの前記第１の単位画素以外の一の単位画素の前記データ入力端子は、前記所定数の単位画素のうちの他の単位画素のいずれかのデータ出力端子に接続されている
前記（４）に記載の表示パネル。

（６）各データ信号は、前記表示素子の輝度を画定する輝度データと、前記遅延回路の遅延量を画定する遅延データとを含む
前記（５）に記載の表示パネル。

（７）前記所定数の単位画素のうちの最終段である第２の単位画素のクロック出力端子から出力されるクロック信号の位相を比較する位相比較部をさらに備えた
前記（６）に記載の表示パネル。

（８）前記位相比較部は、比較結果に基づいて、前記遅延データを決定する
前記（７）に記載の表示パネル。

（９）前記所定数の単位画素のうちの最終段である第２の単位画素のクロック出力端子から出力されるクロック信号を外部から検出するための外部端子をさらに備えた
前記（６）に記載の表示パネル。

（１０）前記表示駆動部は、遅延データを記憶するメモリを有する
前記（９）に記載の表示パネル。

（１１）前記複数の単位画素は、前記複数のクロック信号のそれぞれに対応して所定数ずつ設けられ、
各単位画素は、クロック入力端子を有し、
前記所定数の単位画素のそれぞれのクロック入力端子には、前記所定数の単位画素に対応するクロック信号が供給される
前記（１）または（２）に記載の表示パネル。

（１２）各クロック信号は、差動信号であり、
前記クロック入力端子は、差動信号の一方に対応する第１のクロック入力端子と、差動信号の他方に対応する第２のクロック入力端子からなり、
前記クロック出力端子は、差動信号の一方に対応する第１のクロック出力端子と、差動信号の他方に対応する第２のクロック出力端子からなる
前記（３）から（１１）のいずれかに記載の表示パネル。

（１３）各データ信号は、デジタル信号である
前記（１）から（１２）のいずれかに記載の表示パネル。

（１４）前記表示素子は、ＬＥＤ表示素子である
前記（１）から（１３）のいずれかに記載の表示パネル。

（１５）前記表示駆動部は、前記２つのクロック信号の位相差をそれぞれ画定する１または複数の遅延回路を有する
前記（１）に記載の表示パネル。

（１６）互いに異なる位相を有する２以上のクロック信号を含む複数のクロック信号を生成し、複数の単位画素を有する表示部に供給する
駆動方法。

（１７）表示パネルと
前記表示パネルに対して動作制御を行う制御部と
を備え、
前記表示パネルは、
複数の単位画素を有する表示部と、
互いに異なる位相を有する２以上のクロック信号を含む複数のクロック信号を生成し、前記表示部に供給する表示駆動部と
を有する
電子機器。

１，２…表示装置、９…アンテナ、１１…ＲＦ部、１２…復調部、１３…デマルチプレクサ部、１４…デコーダ部、１５…信号変換部、１６，１７…表示パネル、２０，２０Ａ，２０Ｂ，７０，７０Ｂ…表示駆動部、２１，７１，７１Ｂ…信号生成部、２２，２２Ａ…クロック生成部、２３（１）〜２３（Ｍ），２３Ｂ（１）〜２３Ｂ（Ｍ）…出力回路、３０，３０Ｂ，８０，８０Ｂ…表示部、４１，４１Ｃ，８４，８８…制御部、４２，４４…フリップフロップ、４３…セレクタ部、４３Ａ，４３Ｂ…セレクタ、４５，６４，６５，６８，６９…バッファ、４６，８６…メモリ部、４６Ａ…論理積回路、４６Ｂ，８６Ｂ…シフトレジスタ、４８…発光部、４８Ｂ，４８Ｇ，４８Ｒ…発光素子、５０，５０Ｃ…駆動部、５１Ｂ，５１Ｇ，５１Ｒ…レジスタ、５２Ｂ，５２Ｇ，５２Ｒ…ＤＡＣ、５３Ｂ，５３Ｇ，５３Ｒ…可変電流源、５４Ｂ，５４Ｇ，５４Ｒ，５７Ｂ，５７Ｇ，５７Ｒ…スイッチ、５５Ｂ，５５Ｇ，５５Ｒ…カウンタ、５６Ｂ，５６Ｇ，５６Ｒ…電流源、６１…バッファ、６６，６７…インバータ、７２…メモリ、８１〜８３，８１Ａ〜８３Ａ…遅延回路、８９…レジスタ、９０…位相比較部、ＣＫ，ＣＫ（１，１）〜ＣＫ（Ｍ，Ｎ），ＣＫＡ〜ＣＫＤ，ＣＫＯ（１）〜ＣＫＯ（Ｍ）、ＣＫＳ，ＣＫ２…クロック信号、ＣＫＥＮ，ＣＫＥＮ２，ＬＤ，ＰＬＴ…信号、ＣＫＡＣ，ＣＫＢＤ，ＣＫＣＡ，ＣＫＤＢ…差動クロック信号、ＣＫＩＮ，ＣＫＰＩＮ，ＣＫＮＩＮ，ＰＤＩＮ，ＰＳＩＮ…入力端子、ＣＫＯＵＴ，ＣＫＰＯＵＴ，ＣＫＮＯＵＴ，ＰＤＯＵＴ，ＰＳＯＵＴ，Ｔ（１）〜Ｔ（Ｍ）…出力端子、ＣＴＬ…制御信号、ＤＤ…遅延データ、ＩＤ，ＩＤＲ，ＩＤＧ，ＩＤＢ…輝度データ、Ｐ，Ｐ（１，１）〜Ｐ（Ｍ，Ｎ），ＰＢ，ＰＢ（１，１）〜ＰＢ（Ｍ，Ｎ），ＰＣ，ＰＣ（１，１）〜ＰＣ（Ｍ，Ｎ），Ｑ，Ｑ（１，１）〜Ｑ（Ｍ，Ｎ），ＱＡ，ＱＣ…画素、ＰＬ，ＲＳＴ…フラグ、ＰＣＴ，ＰＣＴ２…画素パケット、ＰＣＴＤ…遅延データパケット、ＰＣＴＩ…輝度データパケット、ＰＳ，ＰＳ（１，１）〜ＰＳ（Ｍ，Ｎ），ＰＳＡ，ＰＳＡ２，ＰＤ，ＰＤ（１，１）〜ＰＤ（Ｍ，Ｎ），ＰＤＡ，ＰＤＡ２，ＰＤＢ…データ信号、Ｓ０〜Ｓ２…状態、Ｓ，Ｓ（１，１）〜Ｓ（Ｍ，Ｎ），ＳＢ，ＳＢ（１，１）〜ＳＢ（Ｍ，Ｎ），ＳＩＧ１（１）〜ＳＩＧ１（Ｍ），ＳＩＧ２（１）〜ＳＩＧ２（Ｍ）…信号、ＴＡ〜ＴＤ…期間。

Claims (17)

1. 複数の単位画素を有する表示部と、
   互いに異なる位相を有する２以上のクロック信号を含む複数のクロック信号を生成し、前記表示部に供給する表示駆動部と
   を備え、
   前記単位画素は、前記複数のクロック信号のそれぞれに対応して所定数ずつ設けられ、
   各単位画素は、表示素子と、クロック入力端子と、クロック出力端子とを有し、
   前記所定数の単位画素のうちの第１の単位画素のクロック入力端子には、前記表示駆動部から、前記複数のクロック信号のうちの１つが供給され、
   前記所定数の単位画素のうちの前記第１の単位画素以外の一の単位画素のクロック入力端子は、前記所定数の単位画素のうちの他の単位画素のいずれかのクロック出力端子に接続されている
   表示パネル。
2. 前記表示駆動部は、互いに位相が異なる２以上の基準クロック信号を生成する多相クロック生成部を有し、
   前記複数のクロック信号のそれぞれは、前記２以上の基準クロック信号のうちのいずれかに対応する
   請求項１に記載の表示パネル。
3. 前記所定数の単位画素のうちの少なくとも１つは、クロック入力端子からクロック出力端子への信号経路上に設けられた、遅延量を変更可能に構成された遅延回路を有する
   請求項１または請求項２に記載の表示パネル。
4. 前記表示駆動部は、前記複数のクロック信号に対応する複数のデータ信号をも生成し、
   各単位画素は、データ入力端子と、データ出力端子とをさらに有し、
   前記第１の単位画素のデータ入力端子には、前記表示駆動部から、前記複数のデータ信号のうちの１つが供給され、
   前記所定数の単位画素のうちの前記第１の単位画素以外の一の単位画素の前記データ入力端子は、前記所定数の単位画素のうちの他の単位画素のいずれかのデータ出力端子に接続されている
   請求項３に記載の表示パネル。
5. 各データ信号は、前記表示素子の輝度を画定する輝度データと、前記遅延回路の遅延量を画定する遅延データとを含む
   請求項４に記載の表示パネル。
6. 前記所定数の単位画素のうちの最終段である第２の単位画素のクロック出力端子から出力されるクロック信号の位相を比較する位相比較部をさらに備えた
   請求項５に記載の表示パネル。
7. 前記位相比較部は、比較結果に基づいて、前記遅延データを決定する
   請求項６に記載の表示パネル。
8. 前記所定数の単位画素のうちの最終段である第２の単位画素のクロック出力端子から出力されるクロック信号を外部から検出するための外部端子をさらに備えた
   請求項７に記載の表示パネル。
9. 前記表示駆動部は、前記遅延データを記憶するメモリを有する
   請求項８に記載の表示パネル。
10. 各データ信号は、デジタル信号である
    請求項４から請求項９のいずれか一項に記載の表示パネル。
11. 各クロック信号は、差動信号であり、
    前記クロック入力端子は、差動信号の一方に対応する第１のクロック入力端子と、差動信号の他方に対応する第２のクロック入力端子からなり、
    前記クロック出力端子は、差動信号の一方に対応する第１のクロック出力端子と、差動信号の他方に対応する第２のクロック出力端子からなる
    請求項１から請求項１０のいずれか一項に記載の表示パネル。
12. 前記表示素子は、ＬＥＤ表示素子である
    請求項１から請求項１１のいずれか一項に記載の表示パネル。
13. 前記表示駆動部は、前記２以上のクロック信号の位相差をそれぞれ画定する１または複数の遅延回路を有する
    請求項１に記載の表示パネル。
14. 複数の単位画素を有する表示部と、
    互いに異なる位相を有する２以上のクロック信号を含む複数のクロック信号を生成し、前記表示部に供給する表示駆動部と
    を備え、
    前記単位画素は、前記複数のクロック信号のそれぞれに対応して所定数ずつ設けられ、
    各単位画素は、クロック入力端子を有し、
    前記所定数の単位画素のそれぞれのクロック入力端子には、前記所定数の単位画素に対応するクロック信号が供給される
    表示パネル。
15. 互いに異なる位相を有する２以上のクロック信号を含む複数のクロック信号を生成し、
    前記複数のクロック信号のそれぞれに対応して所定数ずつ設けられ、それぞれが表示素子と、クロック入力端子と、クロック出力端子とを含む複数の単位画素を有する表示部に供給し、
    前記複数のクロック信号を前記表示部に供給する際、
    前記所定数の単位画素のうちの第１の単位画素のクロック入力端子に、前記複数のクロック信号のうちの１つを供給し、
    前記所定数の単位画素のうちの前記第１の単位画素以外の一の単位画素のクロック入力端子に、前記所定数の単位画素のうちの他の単位画素のいずれかのクロック出力端子から出力されたクロック信号を供給する
    駆動方法。
16. 互いに異なる位相を有する２以上のクロック信号を含む複数のクロック信号を生成し、
    前記複数のクロック信号のそれぞれに対応して所定数ずつ設けられ、それぞれがクロック入力端子を含む複数の単位画素を有する表示部に供給し、
    前記複数のクロック信号を前記表示部に供給する際、前記所定数の単位画素のそれぞれのクロック入力端子に、前記所定数の単位画素に対応するクロック信号を供給する
    駆動方法。
17. 表示パネルと
    前記表示パネルに対して動作制御を行う制御部と
    を備え、
    前記表示パネルは、
    複数の単位画素を有する表示部と、
    互いに異なる位相を有する２以上のクロック信号を含む複数のクロック信号を生成し、
    前記表示部に供給する表示駆動部と
    を有し、
    前記単位画素は、前記複数のクロック信号のそれぞれに対応して所定数ずつ設けられ、
    各単位画素は、表示素子と、クロック入力端子と、クロック出力端子とを有し、
    前記所定数の単位画素のうちの第１の単位画素のクロック入力端子には、前記表示駆動部から、前記複数のクロック信号のうちの１つが供給され、
    前記所定数の単位画素のうちの前記第１の単位画素以外の一の単位画素のクロック入力端子は、前記所定数の単位画素のうちの他の単位画素のいずれかのクロック出力端子に接続されている
    電子機器。

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