JP6107519B2 - Semiconductor device and test method thereof - Google Patents
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Description
本発明は、半導体装置及びその試験方法に関する。 The present invention relates to a semiconductor device and a test method thereof.
半導体装置の製造工程では、各工程で各種の試験（テスト）が行われ、不良品の除去及び歩留まりの向上のためのテスト結果のフィードバックが行われる。例えば、半導体装置が電気的に正常に動作し、仕様を満たすかを検査する動作テストが行われ、合格したものだけが出荷される。 In the manufacturing process of a semiconductor device, various tests (tests) are performed in each process, and feedback of test results for removing defective products and improving yield is performed. For example, an operation test for inspecting whether a semiconductor device operates normally electrically and meets a specification is performed, and only those that pass are shipped.
ＬＳＩ（Large Scale Integration、大規模集積回路）の回路規模が大きくなるにつれ、内部の動作状態を検出するのが難しくなっており、内部の動作状態を検出するために、半導体装置内にスキャンチェーンを形成することが行われる。スキャンチェーンは、フリップフロップ回路（ＦＦ）をチェーン状に継続接続したシフトレジスタであり、各ＦＦは、前段からのデータ又はある時点で捕捉（キャプチャ）した組合せ回路（論理回路）のデータを、クロックに同期して次段に送る。初段のＦＦは、前段からのデータの替わりに入力端子に入力されたデータを次段に送る。また、最終段のＦＦは、出力データを出力端子に出力する。スキャンチェーンを利用することにより、組合せ回路に所望のデータを設定し、組合せ回路のある時点の状態（データ）を外部に出力することができる。これにより、所望の状態から組合せ回路を動作させ、所望の時点の組合せ回路の動作状態を知ることができる。 As the circuit scale of LSI (Large Scale Integration) increases, it is difficult to detect the internal operating state. To detect the internal operating state, a scan chain is installed in the semiconductor device. Forming is done. A scan chain is a shift register in which flip-flop circuits (FF) are continuously connected in a chain. Each FF clocks data from the previous stage or data of a combinational circuit (logic circuit) captured (captured) at a certain point in time. Synchronize with and send to the next stage. The first stage FF sends the data input to the input terminal to the next stage instead of the data from the previous stage. The final stage FF outputs output data to the output terminal. By using the scan chain, desired data can be set in the combinational circuit, and the state (data) at a certain point in the combinational circuit can be output to the outside. Thereby, the combinational circuit can be operated from a desired state, and the operation state of the combinational circuit at a desired time can be known.
図１（ａ）は、従来の半導体装置の一例の回路ブロック図である。 FIG. 1A is a circuit block diagram of an example of a conventional semiconductor device.
半導体装置９００は、論理回路部９０１と、試験回路制御部９０２と、試験モード信号入力部９０３と、試験データ入力部９０４と、試験データ出力部９０５とを有する。論理回路部９０１は、半導体装置９００が動作することにより達成される種々の機能を実現するための論理回路素子及びメモリ素子等を有する。試験回路制御部９０２は、試験モード信号を受信したときに、論理回路部９０１が有するＦＦをスキャン試験モードに設定するための回路を有する。試験モード信号入力部９０３には試験モード信号が送信され、試験データ入力部９０４には試験データ入力信号が送信される。試験データ出力部９０５からは、試験データ入力部９０４に送信された試験データ入力信号に応じた試験データ出力信号が送信される。テスタ９９０は、半導体装置９００の試験モード信号入力部９０３に試験モード信号を送信し且つ半導体装置９００の試験データ入力部９０４に試験データ入力信号を送信する。また、テスタ９９０は、半導体装置９００の試験データ出力部９０５から送信される試験データ出力信号を受信する。テスタ９９０は、受信した試験データ出力信号に対応するデータの値とテスタ９９０の内部に記憶される期待値とを比較して半導体装置９００の論理回路部９０１に故障があるか否かを判定する。
The
図１（ｂ）は、図１（ａ）に示す半導体装置の試験における処理のフローチャートである。 FIG. 1B is a flowchart of processing in the test of the semiconductor device shown in FIG.
まず、ステップＳ９０１において、テスタ９９０は、試験モード信号入力部９０３に試験モード信号を送信する。次いで、ステップＳ９０２において、試験回路制御部９０２は、論理回路部９０１のＦＦを試験モードに設定する。次いで、ステップＳ９０３において、テスタ９９０は、試験データ入力信号を試験データ入力部９０４に送信する。次いで、ステップＳ９０４において、テスタ９９０は、半導体装置９００の試験データ出力部９０５から送信される試験データ出力信号を受信する。そして、ステップＳ９０５において、テスタ９９０は、受信した試験データ出力信号に対応するデータの値とテスタ９９０の内部に記憶される期待値とを比較して半導体装置９００の論理回路部９０１に故障があるか否かを判定する。
First, in step S901, the
また、スキャンチェーンは、通常、半導体装置内で通常動作（システム動作）を行う際に使用されるＦＦで形成されるが、スキャンチェーンを形成するために設けたＦＦを使用する場合もある。大規模なＬＳＩでは、スキャンチェーンを形成するＦＦ数が膨大になり、初段から最終段までデータをシフトするのに要する時間が長くなるため、例えば、複数のスキャンチェーンを形成する場合がある。ただし、スキャンチェーン数が増加すると、それに応じてスキャンチェーン用の入力及び出力端子数も増加し、そのためのパッド数も増加するので、スキャンチェーン数は適宜設定される。 In addition, the scan chain is usually formed of FFs used when performing a normal operation (system operation) in the semiconductor device. However, FFs provided for forming a scan chain may be used. In a large-scale LSI, the number of FFs forming a scan chain becomes enormous, and the time required to shift data from the first stage to the last stage becomes longer. For example, a plurality of scan chains may be formed. However, as the number of scan chains increases, the number of input and output terminals for the scan chain also increases accordingly, and the number of pads therefor also increases, so the number of scan chains is set as appropriate.
図２は、従来の半導体装置の他の例の回路ブロック図である。 FIG. 2 is a circuit block diagram of another example of a conventional semiconductor device.
半導体装置９１０は、複数の論理回路部９１１ａ〜９１１ｎと、試験回路制御部９１２と、試験モード信号入力部９１３と、複数の試験データ入力部９１４ａ〜９１４ｎと、複数の試験データ出力部９１５ａ〜９１５ｎとを有する。複数の論理回路部９１１ａ〜９１１ｎはそれぞれ、半導体装置９１０が動作することにより達成される種々の機能を実現するための論理回路素子及びメモリ素子等を有する。試験回路制御部９１２は、試験モード信号を受信したときに、論理回路部９１１ａ〜９１１ｎが有するＦＦをスキャン試験モードに設定するための回路を有する。試験モード信号入力部９０３には試験モード信号が入力される。試験データ入力部９１４ａ〜９１４ｎにはそれぞれ、試験データ入力信号が入力される。複数の試験データ出力部９１５ａ〜９１５ｎからはそれぞれ、試験データ入力部９１４ａ〜９１４ｎに送信された試験データ入力信号に応じた試験データ出力信号が送信される。テスタ９９１は、半導体装置９１０の試験モード信号入力部９１３に試験モード信号を送信し且つ半導体装置９１０の試験データ入力部９１４ａ〜９１４ｎに試験データ入力信号を送信する。また、テスタ９９１は、半導体装置９００の試験データ出力部９１５ａ〜９１５ｎから送信される試験データ出力信号を受信する。テスタ９９１は、受信した試験データ出力信号に対応するデータの値とテスタ９９１の内部に記憶される期待値とを比較して半導体装置９１０の論理回路部９１１ａ〜９１１ｎに故障があるか否かを判定する。
The
また、ウェハ上に形成される複数の半導体置のスキャンチェーンの間をスクライブ領域上に形成されるテスト用配線を介して接続することが知られている。例えば、ウェハ上に形成される複数の半導体装置に亘ってスキャンチェーンを形成することにより、半導体装置の製造工程で実施される試験の１つであるバーインにおける試験効率を向上させることができる。 In addition, it is known to connect between scan chains of a plurality of semiconductor devices formed on a wafer via a test wiring formed on a scribe region. For example, by forming a scan chain over a plurality of semiconductor devices formed on a wafer, it is possible to improve test efficiency in burn-in, which is one of tests performed in the semiconductor device manufacturing process.
また、近年、半導体装置のデッドコピーを製造するために、スキャンチェーンを使用して、半導体装置内部のデータが取得されることがある。半導体装置の表面に形成される素子の構造及び接続関係を解析することで、半導体装置が有する論理回路の配置を特定した上で、半導体装置が有するＲＯＭ（Read Only Memory）に記憶されるデータがスキャンチェーンを介して取得されるおそれがある。スキャンチェーンを使用して、半導体装置内部のデータが取得されることを防止するための方法が知られている。 In recent years, in order to manufacture a dead copy of a semiconductor device, data inside the semiconductor device may be acquired using a scan chain. By analyzing the structure and connection relationship of elements formed on the surface of the semiconductor device, the arrangement of logic circuits included in the semiconductor device is specified, and data stored in a ROM (Read Only Memory) included in the semiconductor device is stored. There is a risk of being obtained via the scan chain. A method for preventing data in a semiconductor device from being acquired using a scan chain is known.
図３（ａ）は従来の半導体装置の更に他の例の回路ブロック図である。 FIG. 3A is a circuit block diagram of still another example of a conventional semiconductor device.
半導体装置９２０は、論理回路部９２１と、試験回路制御部９２２と、試験モード信号入力部９２３と、試験データ入力部９２４と、試験データ出力部９２５とを有する。論理回路部９２１は、半導体装置９２０が動作することにより達成される種々の機能を実現するための論理回路素子及びメモリ素子等を有する。試験モード信号入力部９２３、試験データ入力部９２４及び試験データ出力部９２５はそれぞれ、試験モード信号入力部９０３、試験データ入力部９０４及び試験データ出力部９０５に対応する機能を有する。試験回路制御部９２２は、パスコード判定回路部９２６を有することが図１を参照して説明した試験回路制御部９０２と相違する。パスコード判定回路部９２６は、試験データ入力信号が送信される前に、試験モード信号入力部９２３を介して送信されるパスコード信号に対応するパスコードが有効であるか否かを判定する。試験回路制御部９２２は、パスコード判定回路部９２６に記憶されたパスコードが有効であると判定した場合に、論理回路部９２１が有するＦＦをスキャン試験モードに設定する。
The
図３（ｂ）は、図３（ａ）に示す半導体装置の試験における処理のフローチャートである。 FIG. 3B is a flowchart of processing in the test of the semiconductor device shown in FIG.
まず、ステップＳ９２１において、テスタ９９２は、試験モード信号入力部９２３を介して試験回路制御部９２２に試験モード信号を送信する。次いで、ステップＳ９２２において、テスタ９９２は、試験モード信号入力部９２３にパスコード信号を送信する。次いで、ステップＳ９２３において、パスコード判定回路部９２６は、送信されたパスコード信号に対応するパスコードが有効であるか否かを判定する。パスコード判定回路部９２６がパスコードが有効でないと判定した場合、処理はステップＳ９２４に進み、処理が停止する。また、パスコード判定回路部９２６がパスコードが有効であると判定した場合、処理はステップＳ９２５に進む。処理がステップＳ９２５に進むと、試験回路制御部９２２は、論理回路部９２１のＦＦを試験モードに設定する。次いで、ステップＳ９２６において、テスタ９９２は、試験データ入力信号を試験データ入力部９２４に送信する。次いで、ステップＳ９２７において、テスタ９９２は、半導体装置９２０の試験データ出力部９２５から送信される試験データ出力信号を受信する。そして、ステップＳ９２８において、テスタ９９２は、受信した試験データ出力信号に対応するデータの値とテスタ９９２の内部に記憶される期待値とを比較して半導体装置９２０の論理回路部９２１に故障があるか否かを判定する。
First, in step S921, the
図２に示す半導体装置９１０のように、スキャンチェーンを形成する論理回路を複数の領域に分割することにより、スキャンチェーンを使用して、半導体装置内部のデータを取得する処理に対する耐タンパ性が向上する。しかしながら、スキャンチェーンを形成する論理回路を複数の領域に分割すると試験に使用される端子の数が増加するため、端子毎に配置されるパッドの数も増加するので、チップサイズが大きくなり製造コストが上昇するおそれがある。
As in the
また、図３（ａ）に示す半導体装置９２０のように、パスコードが有効であるか否かを判定する判定回路を有することにより、スキャンチェーンを使用して、半導体装置内部のデータを取得する処理に対する耐タンパ性が向上する。しかしながら、論理回路を解析する技術が向上してきており、パスコードが有効であるか否かを判定する判定回路の回路構造を解析することにより、パスコードが取得されるおそれがある。
Further, as in the
１つの実施形態では、半導体装置は、論理回路部と、論理回路部のスキャンチェーンを形成する試験回路制御部とを有する。試験回路制御部は、インタフェース部と、照合レジスタと、制御部とを有する。インタフェース部はパスコードを示すパスコード信号を他の半導体装置から受信し、照合レジスタは、インタフェース部が受信したパスコードを記憶する。制御部は、照合レジスタが記憶したパスコードが有効であるか否かを判定し、照合レジスタが記憶したパスコードが有効であると判定したときに、論理回路部のスキャンチェーンを形成する。 In one embodiment, a semiconductor device includes a logic circuit unit and a test circuit control unit that forms a scan chain of the logic circuit unit. The test circuit control unit includes an interface unit, a verification register, and a control unit. The interface unit receives a passcode signal indicating a passcode from another semiconductor device, and the verification register stores the passcode received by the interface unit. The control unit determines whether or not the pass code stored in the verification register is valid, and forms a scan chain of the logic circuit unit when determining that the pass code stored in the verification register is valid.
スキャンチェーンを使用して、半導体装置内部のデータを取得する処理に対する耐タンパ性が向上した半導体装置が提供される。 Provided is a semiconductor device having improved tamper resistance against processing for acquiring data inside the semiconductor device using a scan chain.
以下図面を参照して、本発明に係る半導体装置及びその試験方法について説明する。但し、本発明の技術的範囲はそれらの実施の形態に限定されず、特許請求の範囲に記載された発明との均等物に及ぶ点に留意されたい。 A semiconductor device and a test method thereof according to the present invention will be described below with reference to the drawings. However, it should be noted that the technical scope of the present invention is not limited to these embodiments, and extends to equivalents to the invention described in the claims.
図４は、第１実施形態に係る半導体装置が搭載されたウェハの回路ブロック図である。 FIG. 4 is a circuit block diagram of a wafer on which the semiconductor device according to the first embodiment is mounted.
ウェハ１００は、第１半導体装置１と、第２半導体装置２と、第３半導体装置３と、第４半導体装置４とを有する。
The
第１半導体装置１は、第１論理回路部１０と、第１試験回路制御部１１と、第１試験モード信号入力部１２と、試験データ入力部１３とを有する。第１論理回路部１０は、第１半導体装置１が動作することにより達成される種々の機能を実現するための論理回路素子及びメモリ素子が配置される。第１試験回路制御部１１は、第１インタフェース部１１１と、第１制御部１１２と、第１照合レジスタ１１３と、第１スキャンチェーン設定部１１５とを有する。
The first semiconductor device 1 includes a first
第２半導体装置２は、第１半導体装置１が有する第１論理回路部１０と同一の構成を有する第２論理回路部２０と、第２試験回路制御部２１とを有する。第２試験回路制御部２１は、第２インタフェース部２１１と、第２制御部２１２と、第２送出レジスタ２１４と、第２スキャンチェーン設定部２１５とを有する。
The
第３半導体装置３は、第１半導体装置１が有する第１論理回路部１０と同一の構成を有する第３論理回路部３０と、第３試験回路制御部３１とを有する。第３試験回路制御部３１は、第３インタフェース部３１１と、第３制御部３１２と、第３送出レジスタ３１４と、第３スキャンチェーン設定部３１５とを有する。
The
第４半導体装置４は、第１半導体装置１が有する第１論理回路部１０と同一の構成を有する第４論理回路部４０と、第４試験回路制御部４１とを有する。第４試験回路制御部４１は、第４インタフェース部４１１と、第４制御部４１２と、第４送出レジスタ４１４と、第４スキャンチェーン設定部４１５とを有する。
The fourth semiconductor device 4 includes a fourth
第１インタフェース部１１１と、第２インタフェース部２１１と、第３インタフェース部３１１と、第４インタフェース部４１１との間は、第１スクライブ配線５１を介して接続される。第１インタフェース部１１１、第２インタフェース部２１１、第３インタフェース部３１１及び第４インタフェース部４１１の間の配線は、第１半導体装置１、第２半導体装置２、第３半導体装置３及び第４半導体装置４が分離されるときに切断される。すなわち、半導体装置がウェハ１００から切断されたとき、第１インタフェース部１１１、第２インタフェース部２１１、第３インタフェース部３１１及び第４インタフェース部４１１の送信用配線及び受信用配線の端部はそれぞれ、切断面に位置する。
The
第１論理回路部１０と、第２論理回路部２０との間は、第２スクライブ配線５２を介して接続される。第２論理回路部２０と、第３論理回路部３０との間は、第３スクライブ配線５３を介して接続される。第３論理回路部３０と、第４論理回路部４０との間は、第４スクライブ配線５４を介して接続される。第２スクライブ配線５２の一端は第１論理回路部１０に配置されるスキャンチェーンの最終段のＦＦに接続され、第２スクライブ配線５２の他端は第２論理回路部２０に配置されるスキャンチェーンの初段のＦＦに接続される。第３スクライブ配線５３の一端は第２論理回路部２０に配置されるスキャンチェーンの最終段のＦＦに接続され、第３スクライブ配線５３の他端は第３論理回路部３０に配置されるスキャンチェーンの初段のＦＦに接続される。第４スクライブ配線５４の一端は第３論理回路部３０に配置されるスキャンチェーンの最終段のＦＦに接続され、第４スクライブ配線５４の他端は第４論理回路部４０に配置されるスキャンチェーンの初段のＦＦに接続される。ウェハ１００上では、第１論理回路部１０に配置されるスキャンチェーンの初段のＦＦと第４論理回路部４０に配置されるスキャンチェーンの最終段のＦＦとの間は、第２〜第４スクライブ配線５２〜５４を介して直列に接続される。
The first
第２スクライブ配線５２、第３スクライブ配線５３及び第４スクライブ配線５４はそれぞれ、第１半導体装置１、第２半導体装置２、第３半導体装置３及び第４半導体装置４の間のスクライブ領域に形成される。第１スクライブ配線５１、第２スクライブ配線５２、第３スクライブ配線５３及び第４スクライブ配線５４はそれぞれ、第１半導体装置１、第２半導体装置２、第３半導体装置３及び第４半導体装置４をウェハ１００から分離するときに切断される。第１半導体装置１、第２半導体装置２、第３半導体装置３及び第４半導体装置４がウェハ１００から切断されると、スキャンチェーンの初段又は最終段のフリップフロップ回路の配線の一端は、切断面に位置する。
The
第１インタフェース部１１１は、第２インタフェース部２１１、第３インタフェース部３１１及び第４インタフェース部４１１から受信した信号に対応する情報を第１制御部１１２に出力する。また、第１インタフェース部１１１は、第１制御部１１２から取得した情報を示す信号を第２インタフェース部２１１、第３インタフェース部３１１及び第４インタフェース部４１１に送信する。
The
第１インタフェース部１１１は、第２送出レジスタ２１４に記憶されるパスコードの出力を指示する第２パスコード送出指示を取得すると、第２インタフェース部２１１に第２パスコード送出指示信号を送信する。第１インタフェース部１１１は、第３送出レジスタ３１４に記憶されるパスコードの出力を指示する第３パスコード送出指示を取得すると、第３インタフェース部３１１に第３パスコード送出指示信号を送信する。第１インタフェース部１１１は、第４送出レジスタ４１４に記憶されるパスコードの出力を指示する第４パスコード送出指示を取得すると、第４インタフェース部４１１に第４パスコード送出指示信号を送信する。
When the
第１インタフェース部１１１は、第２パスコードを示す第２パスコード信号を受信すると、第２パスコードを第１制御部１１２に出力し、第３パスコードを示す第３パスコード信号を受信すると、第３パスコードを第１制御部１１２に出力する。また、第１インタフェース部１１１は、第４パスコードを示す第４パスコード信号を受信すると、第４パスコードを第１制御部１１２に出力する。
When the
第１インタフェース部１１１は、第２論理回路部２０のスキャンチェーンの形成を指示する第２スキャン形成指示を第１制御部１１２からを取得すると、第２インタフェース部２１１に第２スキャン形成指示信号を送信する。第１インタフェース部１１１は、第３論理回路部３０のスキャンチェーンの形成を指示する第３スキャン形成指示を第１制御部１１２からを取得すると、第３インタフェース部３１１に第３スキャン形成指示信号を送信する。第１インタフェース部１１１は、第４論理回路部４０のスキャンチェーンの形成を指示する第４スキャン形成指示を第１制御部１１２からを取得すると、第４インタフェース部４１１に第４スキャン形成指示信号を送信する。
When the
第１制御部１１２は、第１試験モード信号入力部１２を介してテスタ８０１から第１論理回路部１０の論理動作の試験開始を示す試験モード信号を受信する。第１制御部１１２は、試験モード信号を受信すると、第２パスコード送出指示、第３パスコード送出指示及び第４パスコード送出指示を第１インタフェース部１１１に出力する。
The
第１制御部１１２は、第２パスコード、第３パスコード及び第４パスコードを第１インタフェース部１１１から取得すると、それぞれのパスコードを第１照合レジスタ１１３に記憶する。
When the
第１制御部１１２は、試験データ入力部１３を介してテスタ８０１から照合用のパスコードを示す照合用パスコード信号を受信する。第１制御部１１２は、照合用パスコード信号を受信し、入力された参照用パスコードを取得すると、第１照合レジスタ１１３に記憶されるパスコードが有効であるか否かを判定する。すなわち、第１制御部１１２は、照合用パスコード信号を受信すると、受信した照合用パスコード信号に対応する照合用パスコードと、第１照合レジスタ１１３に記憶されるパスコードとが一致しているか否かを判定する。
The
第１制御部１１２は、照合用パスコードと、第１照合レジスタ１１３に記憶されるパスコードとが一致すると判定した場合、第１照合レジスタ１１３に記憶されるパスコードが有効であると判定する。第１制御部１１２は、第１照合レジスタ１１３に記憶されるパスコードが有効であると判定すると、第１スキャンチェーン設定部１１５に第１論理回路部１０のスキャンチェーンを形成するために、第１スキャンチェーン設定部１１５にスキャン形成指示を出力する。また、第１制御部１１２は、第２〜第４論理回路部２０〜４０のスキャンチェーンを形成するために、第２〜第４スキャン形成指示を第１インタフェース部１１１に出力する。
If the
第１照合レジスタ１１３は、第２半導体装置２から出力された第２パスコード、第３半導体装置３から出力された第３パスコード及び第４半導体装置４から出力された第４パスコードをそれぞれ記憶する。第１照合レジスタ１１３に記憶されたパスコードは試験が終了した後に消去される。
The
第１スキャンチェーン設定部１１５は、第１制御部１１２からスキャン形成指示を取得したときに、第１論理回路部１０のＦＦを試験モードに設定して、第１論理回路部１０のスキャンチェーンを形成する。第１スキャンチェーン設定部１１５は、第２パスコード、第３パスコード及び第４パスコードをスキャンチェーンを形成するためのパスコードとして使用する。一例では、第１スキャンチェーン設定部１１５は、第２パスコード、第３パスコード及び第４パスコードが第１照合レジスタに記憶されたときに、第１論理回路部１０のＦＦを試験モードに設定する論理回路である。また他の例では、第１スキャンチェーン設定部１１５は、第２パスコード、第３パスコード及び第４パスコードが第１照合レジスタに記憶されたときに、第１論理回路部１０のＦＦを試験モードに設定する動的再構成回路を含む回路である。
The first scan
第２インタフェース部２１１は、第１インタフェース部１１１から受信した信号に対応する情報を第２制御部２１２に出力する。また、第２インタフェース部２１１は、第２制御部２１２から取得した情報を示す信号を第１インタフェース部１１１に送信する。
The
第２インタフェース部２１１は、第１インタフェース部１１１から第２パスコード送出指示信号を受信すると、第２パスコード送出指示を第２制御部２１２に出力する。第２インタフェース部２１１は、第２送出レジスタ２１４から第２パスコードを取得すると、第１インタフェース部１１１に第２パスコード信号を送信する。第２インタフェース部２１１は、第１インタフェース部１１１から第２スキャン形成指示信号を受信すると、第２スキャン形成指示を第２制御部２１２に出力する。
When the
第２制御部２１２は、第２パスコード送出指示を取得すると、第２送出レジスタ２１４に記憶される第２パスコードを第２インタフェース部２１１に出力する。第２制御部２１２は、第２スキャン形成指示を取得すると、第２スキャンチェーン設定部２１５に第２論理回路部２０のスキャンチェーンを形成するために、第２スキャンチェーン設定部２１５にスキャン形成指示を出力する。
When acquiring the second pass code transmission instruction, the
第２スキャンチェーン設定部２１５は、第２制御部２１２からスキャン形成指示を取得したときに、第２論理回路部２０のスキャンチェーンを形成する。
The second scan
第３試験回路制御部３１及び第４試験回路制御部４１は、第２試験回路制御部２１と同一の構成を有する。第３制御部３１２は、第３パスコード送出指示を取得すると、第３送出レジスタ３１４に記憶される第３パスコードを第３インタフェース部３１１に出力する。第３制御部３１２は、第３スキャン形成指示を取得すると、第３論理回路部３０のスキャンチェーンを形成するために、第３スキャンチェーン設定部３１５にスキャン形成指示を出力する。第３スキャンチェーン設定部３１５は、第３制御部３１２からスキャン形成指示を取得したときに、第３論理回路部３０のスキャンチェーンを形成する。第４制御部４１２は、第４パスコード送出指示を取得すると、第４送出レジスタ４１４に記憶される第４パスコードを第４インタフェース部４１１に出力する。第４制御部４１２は、第４スキャン形成指示を取得すると、第４論理回路部４０のスキャンチェーンを形成するために、第４スキャンチェーン設定部４１５にスキャン形成指示を出力する。第４スキャンチェーン設定部４１５は、第４制御部４１２からスキャン形成指示を取得したときに、第４論理回路部４０のスキャンチェーンを形成する。
The third test
図５は、第１半導体装置１、第２半導体装置２、第３半導体装置３及び第４半導体装置４に亘って形成されるスキャンチェーンによる試験の処理を示すフローチャートである。
FIG. 5 is a flowchart showing a test process using a scan chain formed over the first semiconductor device 1, the
まず、ステップＳ１０１において、テスタ８０１は、第１半導体装置１、第２半導体装置２、第３半導体装置３及び第４半導体装置４の第１〜第４試験モード信号入力部１２、２２、３２及び４２にそれぞれ、試験モード信号を送信する。次いで、ステップＳ１０２において、第１制御部１１２は、第２パスコード送出指示、第３パスコード送出指示及び第４パスコード送出指示を出力する。次いで、ステップＳ１０３において、第２制御部２１２は第２送出レジスタ２１４に記憶される第２パスコードを出力し、第３制御部３１２は第３送出レジスタ３１４に記憶される第３パスコードを出力する。また、第４制御部４１２は、第４送出レジスタ４１４に記憶される第４パスコードを出力する。
First, in step S101, the
次いで、ステップＳ１０４において、第１制御部１１２は、第２パスコード、第３パスコード及び第４パスコードを第１照合レジスタ１１３に記憶する。次いで、ステップＳ１０５において、テスタ８０１は、照合用パスコード信号を送信する。次いで、ステップＳ１０６において、第１制御部１１２は、照合用パスコードと、第１照合レジスタ１１３に記憶されるパスコードとが一致しているか否かを判定する。第１制御部１１２が照合用パスコードと、第１照合レジスタ１１３に記憶されるパスコードとが一致していないと判定すると、処理はステップＳ１０７に進み、処理が停止する。第１制御部１１２が照合用パスコードと、第１照合レジスタ１１３に記憶されるパスコードとが一致していると判定すると、処理はステップＳ１０８に進む。
Next, in step S <b> 104, the
処理がステップＳ１０８に進むと、第１制御部１１２は、第１スキャンチェーン設定部１１５にスキャン形成指示を出力する。また、第１制御部１１２は、第２〜第４論理回路部２０〜４０のスキャンチェーンを形成するために第２〜第４スキャン形成指示を第１インタフェース部１１１に出力する。次いで、ステップＳ１０９において、第１スキャンチェーン設定部１１５、第２スキャンチェーン設定部２１５、第３スキャンチェーン設定部３１５及び第４スキャンチェーン設定部４１５はそれぞれ、論理回路部のスキャンチェーンを形成する。すなわち、第１スキャンチェーン設定部１１５は第１論理回路部１０のＦＦを試験モードに設定し、第２スキャンチェーン設定部２１５は第２論理回路部２０のＦＦを試験モードに設定する。また、第３スキャンチェーン設定部３１５は第３論理回路部３０のＦＦを試験モードに設定し、第４スキャンチェーン設定部４１５は第４論理回路部４０のＦＦを試験モードに設定する。次いで、ステップＳ１１０において、テスタ８０１は、第１半導体装置１の試験データ入力部１３に試験データ入力信号を送信する。次いで、ステップＳ１１１において、テスタ８０１は、第４半導体装置４の試験データ出力部４３から送信される試験データ出力信号を受信する。そして、ステップＳ１１２において、テスタ８０１は、受信した試験データ出力信号に対応するデータの値とテスタ８０１の内部に記憶される期待値とを比較して第１〜第４論理回路部１０〜４０に故障があるか否かを判定する。
When the process proceeds to step S108, the
図６は、第２実施形態に係る半導体装置が搭載されたウェハの回路ブロック図である。 FIG. 6 is a circuit block diagram of a wafer on which the semiconductor device according to the second embodiment is mounted.
ウェハ２００は、第１半導体装置１´と、第２半導体装置２´と、第３半導体装置３´と、第４半導体装置４´とを有する。
The
第１半導体装置１´は、第１試験回路制御部１１の代わりに第１試験回路制御部１５を有することが、第１半導体装置１と相違する。第１試験回路制御部１５は、第１制御部１１２の代わりに第１制御部１５２を有することが、第１試験回路制御部１１と相違する。また、第１試験回路制御部１５は、第１パスコードを記憶する第１送出レジスタ１５４を有することが、第１試験回路制御部１１と相違する。
The first semiconductor device 1 ′ is different from the first semiconductor device 1 in that it includes a first test
第１制御部１５２は、第１試験モード信号入力部１２を介してテスタ８０２から第１論理回路部１０の論理動作の試験開始を示す試験モード信号を受信する。また、第１制御部１５２は、第１パスコード、第２パスコード、第３パスコード及び第４パスコードの取得を指示するパスコード取得指示信号をテスタ８０２から受信する。第１制御部１５２は、パスコード取得指示信号を受信すると、第２パスコード送出指示、第３パスコード送出指示及び第４パスコード送出指示を第１インタフェース部１１１に出力すると共に、第１送出レジスタ１５４に記憶される第１パスコードを取得する。第１制御部１５２は、第１インタフェース部１１１から第２パスコード、第３パスコード及び第４パスコードを取得すると、取得した第２パスコード、第３パスコード及び第４パスコードを第１パスコードと共に第１照合レジスタに記憶する。
The
第１制御部１５２は、第１照合レジスタ１１３に記憶された第１パスコード、第２パスコード、第３パスコード及び第４パスコードが有効であると判定すると、第１スキャンチェーン設定部１１５にスキャン形成指示を出力する。一例では、第１制御部１５２は、第１照合レジスタ１１３に記憶された第１パスコード、第２パスコード、第３パスコード及び第４パスコードと、不図示のＲＯＭに記憶された照合用パスコードとを比較する。そして、第１制御部１５２は、第１パスコード、第２パスコード、第３パスコード及び第４パスコードと、照合用パスコードとが一致したときに、第１パスコード、第２パスコード、第３パスコード及び第４パスコードが有効であると判定する。照合用パスコードが記憶されるＲＯＭがＥＰＲＯＭ（Erasable Programmable Read Only Memory）等の記憶されたデータが消去可能なＲＯＭの場合、ＲＯＭに記憶された照合用パスコードは試験が終了した後に消去される。
When the
第２制御部２５２、第３制御部３５２及び第４制御部４５２はそれぞれ、第１制御部１５２と同一の構成を有する。第２制御部２５２は、第１パスコード、第２パスコード、第３パスコード及び第４パスコードが第２照合レジスタ２１３に記憶されると、第２スキャンチェーン設定部２１５にスキャン形成指示を出力する。第３制御部３５２は、第１パスコード、第２パスコード、第３パスコード及び第４パスコードが第３照合レジスタ３１３に記憶されると、第３スキャンチェーン設定部３１５にスキャン形成指示を出力する。第４制御部４５２は、第１パスコード、第２パスコード、第３パスコード及び第４パスコードが第４照合レジスタ４１３に記憶されると、第４スキャンチェーン設定部４１５にスキャン形成指示を出力する。
Each of the
図７は、第１半導体装置１´、第２半導体装置２´、第３半導体装置３´及び第４半導体装置４´に亘って形成されるスキャンチェーンによる試験の処理を示すフローチャートである。
FIG. 7 is a flowchart showing a test process using a scan chain formed over the first semiconductor device 1 ′, the
まず、ステップＳ２０１において、テスタ８０２は、第１半導体装置１´、第２半導体装置２´、第３半導体装置３´及び第４半導体装置４´の第１〜第４試験モード信号入力部１２、２２、３２及び４２にそれぞれ、試験モード信号を送信する。
First, in step S201, the
次いで、ステップＳ２０２において、テスタ８０２は、第１半導体装置１´の第１試験モード信号入力部１２にパスコード取得指示信号を送信する。次いで、ステップＳ２０３において、第１制御部１５２は、第２パスコード送出指示、第３パスコード送出指示及び第４パスコード送出指示を出力すると共に、第１送出レジスタ１５４に記憶される第１パスコードを取得する。次いで、ステップＳ２０４において、第２制御部２１２は、第２送出レジスタ２１４に記憶される第２パスコードを第１制御部１５２に出力し、第３制御部３１２は、第３送出レジスタ３１４に記憶される第３パスコードを第１制御部１５２に出力する。また、第４制御部４１２は、第４送出レジスタ４１４に記憶される第４パスコードを第１制御部１５２に出力する。
Next, in step S202, the
次いで、ステップＳ２０５において、第１制御部１５２は、第２パスコード、第３パスコード及び第４パスコードを第１パスコードと共に第１照合レジスタ１１３に記憶する。次いで、ステップＳ２０６において、第１制御部１５２は、第１照合レジスタ１１３に記憶された第１パスコード、第２パスコード、第３パスコード及び第４パスコードが有効であると判定して、第１スキャンチェーン設定部１１５にスキャン形成指示を出力する。次いで、ステップＳ２０７において、第１スキャンチェーン設定部１１５は、第１論理回路部１０のＦＦを試験モードに設定する。
Next, in step S205, the
次いで、ステップＳ２０８において、テスタ８０２は、第２半導体装置２´の第２試験モード信号入力部２２にパスコード取得指示信号を送信する。次いで、ステップＳ２０９において、第２制御部２５２は、第１パスコード送出指示、第３パスコード送出指示及び第４パスコード送出指示を出力すると共に、第２送出レジスタ２１４に記憶される第２パスコードを取得する。以降、ステップＳ２１０〜Ｓ２１２において、第２制御部２５２は、ステップＳ２０４〜Ｓ２０６における第１制御部１５２の同様の処理を実行する。次いで、ステップＳ２１３において、第２スキャンチェーン設定部２１５は、第２論理回路部２０のＦＦを試験モードに設定する。
Next, in step S208, the
次いで、ステップＳ２１４において、テスタ８０２は、第３半導体装置３´の第３試験モード信号入力部３２にパスコード取得指示信号を送信する。次いで、ステップＳ２１５において、第３制御部３５２は、第１パスコード送出指示、第２パスコード送出指示及び第４パスコード送出指示を出力すると共に、第３送出レジスタ３１４に記憶される第３パスコードを取得する。以降、ステップＳ２１６〜Ｓ２１８において、第３制御部３５２は、ステップＳ２０４〜Ｓ２０６における第１制御部１５２の同様の処理を実行する。次いで、ステップＳ２１９において、第３スキャンチェーン設定部３１５は、第３論理回路部３０のＦＦを試験モードに設定する。
Next, in step S214, the
次いで、ステップＳ２２０において、テスタ８０２は、第４半導体装置４´の第４試験モード信号入力部４２にパスコード取得指示信号を送信する。次いで、ステップＳ２２１において、第４制御部４５２は、第１パスコード送出指示、第２パスコード送出指示及び第３パスコード送出指示を出力すると共に、第４送出レジスタ４１４に記憶される第４パスコードを取得する。以降、ステップＳ２２２〜Ｓ２２４において、第４制御部４５２は、ステップＳ２０４〜Ｓ２０６における第１制御部１５２の同様の処理を実行する。次いで、ステップＳ２２５において、第４スキャンチェーン設定部４１５は、第４論理回路部４０のＦＦを試験モードに設定する。
Next, in step S220, the
次いで、ステップＳ２２６において、テスタ８０２は、第１半導体装置１´の試験データ入力部１３に試験データ入力信号を送信する。次いで、ステップＳ２２７において、テスタ８０２は、第４半導体装置４´の試験データ出力部４３から送信される試験データ出力信号を受信する。そして、ステップＳ２２８において、テスタ８０１は、受信した試験データ出力信号に対応するデータの値とテスタ８０１の内部に記憶される期待値とを比較して第１〜第４論理回路部１０〜４０に故障があるか否かを判定する。
Next, in step S226, the
図８は、第３実施形態に係る半導体装置が搭載されたウェハの回路ブロック図である。 FIG. 8 is a circuit block diagram of a wafer on which the semiconductor device according to the third embodiment is mounted.
ウェハ３００は、第１半導体装置５と、第２半導体装置６と、第３半導体装置７と、第４半導体装置８とを有する。
The
第１半導体装置５は、第１論理回路部１０の代わりに第１１論理回路部１０１、第１２論理回路部１０２及び第１３論理回路部１０３を有することが、第１半導体装置１と相違する。第２半導体装置６は、第２論理回路部２０の代わりに第２１論理回路部２０１、第２２論理回路部２０２及び第２３論理回路部２０３を有することが、第２半導体装置２と相違する。第３半導体装置７は、第３論理回路部３０の代わりに第３１論理回路部３０１、第３２論理回路部３０２及び第３３論理回路部３０３を有することが、第３半導体装置３と相違する。第４半導体装置８は、第４論理回路部４０の代わりに第４１論理回路部４０１、第４２論理回路部４０２及び第４３論理回路部４０３を有することが、第４半導体装置４と相違する。
The
第１１論理回路部１０１、第２１論理回路部２０１、第３１論理回路部３０１及び第４１論理回路部４０１は、同一の構成を有する。第１２論理回路部１０２、第２２論理回路部２０２、第３２論理回路部３０２及び第４２論理回路部４０２は、同一の構成を有する。第１３論理回路部１０３、第２３論理回路部２０３、第３３論理回路部３０３及び第４３論理回路部４０３は、同一の構成を有する。
The eleventh
第１１論理回路部１０１に配置されるスキャンチェーンの最終段のＦＦと、第２１論理回路部２０１に配置されるスキャンチェーンの初段のＦＦとの間は、第１２１スクライブ配線１２１を介して接続される。第２１論理回路部２０１に配置されるスキャンチェーンの最終段のＦＦと、第１２論理回路部１０２に配置されるスキャンチェーンの初段のＦＦとの間は、第１２２スクライブ配線１２２を介して接続される。第１２論理回路部１０２に配置されるスキャンチェーンの最終段のＦＦと、第２２論理回路部２０２に配置されるスキャンチェーンの初段のＦＦとの間は、第１２３スクライブ配線１２３を介して接続される。第２２論理回路部２０２に配置されるスキャンチェーンの最終段のＦＦと、第１３論理回路部１０３に配置されるスキャンチェーンの初段のＦＦとの間は、第１２４スクライブ配線１２４を介して接続される。第１３論理回路部１０３に配置されるスキャンチェーンの最終段のＦＦと、第２３論理回路部２０３に配置されるスキャンチェーンの初段のＦＦとの間は、第１２５スクライブ配線１２５を介して接続される。
The FF at the last stage of the scan chain arranged in the eleventh
第２３論理回路部２０３に配置されるスキャンチェーンの最終段のＦＦと、第３１論理回路部３０１に配置されるスキャンチェーンの初段のＦＦとの間は、第２３１スクライブ配線２３１を介して接続される。
The last stage FF of the scan chain arranged in the 23rd
第３１論理回路部３０１に配置されるスキャンチェーンの最終段のＦＦと、第４１論理回路部４０１に配置されるスキャンチェーンの初段のＦＦとの間は、第３４１スクライブ配線３４１を介して接続される。第４１論理回路部４０１に配置されるスキャンチェーンの最終段のＦＦと、第３２論理回路部３０２に配置されるスキャンチェーンの初段のＦＦとの間は、第３４２スクライブ配線３４２を介して接続される。第３２論理回路部３０２に配置されるスキャンチェーンの最終段のＦＦと、第４２論理回路部４０２に配置されるスキャンチェーンの初段のＦＦとの間は、第３４３スクライブ配線３４３を介して接続される。第４２論理回路部４０２に配置されるスキャンチェーンの最終段のＦＦと、第３３論理回路部３０３に配置されるスキャンチェーンの初段のＦＦとの間は、第３４４スクライブ配線３４４を介して接続される。第３３論理回路部３０３に配置されるスキャンチェーンの最終段のＦＦと、第４３論理回路部４０３に配置されるスキャンチェーンの初段のＦＦとの間は、第３４５スクライブ配線３４５を介して接続される。
The FF at the last stage of the scan chain arranged in the 31st
第１スクライブ配線５１及び第１２１スクライブ配線１２１〜第３４５スクライブ配線３４５はそれぞれ、第１半導体装置５、第２半導体装置６、第３半導体装置７及び第４半導体装置８の間のスクライブ領域に形成される。第１スクライブ配線５１及び第１２１スクライブ配線１２１〜第３４５スクライブ配線３４５はそれぞれ、第１半導体装置５、第２半導体装置６、第３半導体装置７及び第４半導体装置８をウェハ３００から分離するときに切断される。第１半導体装置５、第２半導体装置６、第３半導体装置７及び第４半導体装置８がウェハ３００から切断されると、第１インタフェース部１１１〜第４インタフェース部４１１の送信用配線の端部及び受信用配線の端部は、切断面に位置する。また、第１半導体装置５、第２半導体装置６、第３半導体装置７及び第４半導体装置８がウェハ３００から切断されると、スキャンチェーンの初段又は最終段のフリップフロップ回路の配線の一端は、切断面に位置する。
The
第１スキャンチェーン設定部１１５は、第１制御部１１２から第１スキャン形成指示を取得したときに、第１１論理回路部１０１、第１２論理回路部１０２及び第１３論理回路部１０３のＦＦを試験モードに設定する。第２スキャンチェーン設定部２１５は、第２制御部２１２から第２スキャン形成指示を取得したときに、第２１論理回路部２０１、第２２論理回路部２０２及び第２３論理回路部２０３のＦＦを試験モードに設定する。第３スキャンチェーン設定部３１５は、第３制御部３１２から第３スキャン形成指示を取得したときに、第３１論理回路部３０１、第３２論理回路部３０２及び第３３論理回路部３０３のＦＦを試験モードに設定する。第４スキャンチェーン設定部４１５は、第４制御部４１２から第４スキャン形成指示を取得したときに、第４１論理回路部４０１、第４２論理回路部４０２及び第４３論理回路部４０３のＦＦを試験モードに設定する。
When the first scan
ウェハ３００では、スキャンチェーンは、第１半導体装置５、第２半導体装置６、第３半導体装置７及び第４半導体装置８がそれぞれ有する論理回路部の一部を交互に通過するように形成される。
In the
図９は、第４実施形態に係る半導体装置の回路ブロック図である。 FIG. 9 is a circuit block diagram of a semiconductor device according to the fourth embodiment.
第１半導体装置５´は、第１試験回路制御部１１の代わりに、第１試験回路制御部１６を有することが、第１半導体装置５と相違する。また、第１半導体装置５´は、第１スイッチ９０と、第２スイッチ９１と、第３スイッチ９２と、第４スイッチ９３と、第５スイッチ９４と、第６スイッチ９５と、第７スイッチ９６とを有することが、第１半導体装置５と相違する。また、第１半導体装置５´は、試験データ入力部１３の代わりに、試験データ入出力部（以下、ＤＩＯとも称する）１７を有することが、第１半導体装置５と相違する。
The
第１試験回路制御部１６は、第１送出レジスタ１１４と、第１スイッチ切替部１１６とを有することが第１試験回路制御部１１と相違する。第１送出レジスタ１１４は、第１パスコードを記憶する。第１スイッチ切替部１１６は、第１スイッチ９０、第２スイッチ９１、第３スイッチ９２、第４スイッチ９３、第５スイッチ９４、第６スイッチ９５及び第７スイッチ９６の状態を設定する。また、第１試験回路制御部１６は、第１制御部１１２の代わりに第１制御部１６２を有することが、第１試験回路制御部１１と相違する。
The first test
第１スイッチ９０は、試験データ入出力部１７と、第１１論理回路部１０１に配置されるスキャンチェーンの初段のＦＦとの間の配線を接続し、又は切断する。第２スイッチ９１は、第１半導体装置５´をウェハから分離した時の配線の切断面と、第１１論理回路部１０１に配置されるスキャンチェーンの初段のＦＦとの間の配線を接続し、又は切断する。第３スイッチ９２は、第１半導体装置５´をウェハから分離した時の配線の切断面と、第１２論理回路部１０２に配置されるスキャンチェーンの最終段のＦＦとの間の配線を接続し、又は切断する。第４スイッチ９３は、第１半導体装置５´をウェハから分離した時の配線の切断面と、第１３論理回路部１０３に配置されるスキャンチェーンの初段のＦＦとの間の配線を接続し、又は切断する。第５スイッチ９４は、第１１論理回路部１０１に配置されるスキャンチェーンの最終段のＦＦと、第１２論理回路部１０２に配置されるスキャンチェーンの初段のＦＦとの間の配線を接続し、又は切断する。第６スイッチ９５は、第１２論理回路部１０２に配置されるスキャンチェーンの最終段のＦＦと、第１３論理回路部１０３に配置されるスキャンチェーンの初段のＦＦとの間の配線を接続し、又は切断する。第７スイッチ９６は、第１試験回路制御部１６の信号伝送用の配線と第１半導体装置５´をウェハから分離した時の配線の切断面との間の配線を接続し、又は切断する。
The
第１制御部１６２は、第１試験モード信号入力部１２を介してテスタから第１論理回路部１０の論理動作の試験開始を示す試験モード信号を受信する。また、第１制御部１６２は、第１パスコード、第２パスコード及び第３パスコードの取得を指示するパスコード取得指示信号をテスタから受信する。第１制御部１６２は、パスコード取得指示信号を受信すると、第２パスコード送出指示及び第３パスコード送出指示を第１インタフェース部１１１に出力すると共に、第１送出レジスタ１５４に記憶される第１パスコードを取得する。第１制御部１６２は、第１インタフェース部１１１から第２パスコード及び第３パスコードを取得すると、取得した第２パスコード及び第３パスコードを第１パスコードと共に第１照合レジスタに記憶する。第１制御部１６２は、第１照合レジスタ１１３に記憶された第１パスコード、第２パスコード及び第３パスコードが有効であると判定すると、第１スキャンチェーン設定部１１５にスキャン形成指示を出力する。
The
図１０は、第４実施形態に係る半導体装置が搭載されたウェハの回路ブロック図である。 FIG. 10 is a circuit block diagram of a wafer on which the semiconductor device according to the fourth embodiment is mounted.
ウェハ４００は、第１半導体装置５´と、第２半導体装置６´と、第３半導体装置７´とを有する。図１０において、実線で示すスイッチはオン状態であるスイッチであり、破線で示すスイッチはオフ状態のスイッチである。図１０において、太線は、形成されるスキャンチェーンの経路を示し、破線はスキャンチェーンの経路に含まれない配線を示す。
The
第１半導体装置５´、第２半導体装置６´及び第３半導体装置７´は送出レジスタに記憶されるパスコード及び搭載されるスイッチの設定が相違するが、他の構成は同一である。
The
第１試験回路制御部１６の第１送出レジスタ１１４は第１パスコードを記憶し、第２試験回路制御部２６の第２送出レジスタ２１４は第２パスコードを記憶し、第３試験回路制御部３６の第３送出レジスタ３１４は第３パスコードを記憶する。
The
図１１は、第１半導体装置５´、第２半導体装置６´及び第３半導体装置７´のスイッチ設定を示す図である。
FIG. 11 is a diagram illustrating switch settings of the
第１試験回路制御部１６の第１スイッチ切替部１１６は、試験データ入出力部１７を入力状態とし、第１スイッチ９０及び第６スイッチ９５をオンし、第２スイッチ９１〜第５スイッチ９４及び第７スイッチ９６をオフするように設定される。第２試験回路制御部２６の第２スイッチ切替部２１６は、試験データ入出力部２７を入力状態とし、第１スイッチ９０、第５スイッチ９４及び第６スイッチ９５をオフし、第２スイッチ９１〜第４スイッチ９３及び第７スイッチ９６をオンするように設定される。第３試験回路制御部３６の第３スイッチ切替部３１６は、試験データ入出力部３７を出力状態とし、第１スイッチ９０及び第６スイッチ９５をオフし、第２スイッチ９１〜第５スイッチ９４及び第７スイッチ９６をオンするように設定される。第１スイッチ切替部１１６、第２スイッチ切替部２１６及び第３スイッチ切替部３１６はそれぞれ、第１〜第３試験モード信号入力部１２、２２及び３２に入力されるスイッチ状態設定信号に対応するスイッチ状態に設定される。
The first
第１半導体装置５´、第２半導体装置６´及び第３半導体装置７´のスイッチ設定では、第１半導体装置５´の試験データ入出力部１７に試験データ入力信号が入力されると、第３半導体装置７´の試験データ入出力部１７から試験データ出力信号が出力される。すなわち、第１半導体装置５´の試験データ入出力部１７から試験データ入力信号は、第１半導体装置５´の第１スイッチ９０及び第１１論理回路部１０１、第２半導体装置６´の第２スイッチ９１及び第２１論理回路部２０１の順に伝搬される。次いで、試験データ入力信号は、第３半導体装置７´の第２スイッチ９１、第３１論理回路部３０１、第５スイッチ９４、第３２論理回路部３０２及び第３スイッチ９２、第２半導体装置６´の第２２論理回路部２０２及び第３スイッチ９２の順に伝搬される。次いで、試験データ入力信号は、第１半導体装置５´の第１２論理回路部１０２、第６スイッチ９５及び第１３論理回路部１０３、第２半導体装置６´の第４スイッチ９３及び第２３論理回路部２０３の順に伝搬される。そして、試験データ入力信号は、第３半導体装置７´の第４スイッチ９３、第３３論理回路部３０３及び試験データ入出力部３７を介して、試験データ出力信号として出力される。
In the switch setting of the
図１２は、第１半導体装置５´、第２半導体装置６´及び第３半導体装置７´に亘って形成されるスキャンチェーンによる試験の処理を示すフローチャートである。
FIG. 12 is a flowchart showing a test process using a scan chain formed across the
まず、ステップＳ３０１において、テスタ８０４は、第１半導体装置５´、第２半導体装置６´及び第３半導体装置７´の第１〜第３試験モード信号入力部１２、２２及び３２にそれぞれ、試験モード信号を送信する。
First, in step S301, the
次いで、ステップＳ３０２において、テスタ８０４は、第１半導体装置５´の第１試験モード信号入力部１２に第１スイッチ状態設定信号を送信する。第１スイッチ状態設定信号に対応するスイッチ状態は、第１スイッチ９０及び第６スイッチ９５をオンし、第２スイッチ９１〜第５スイッチ９４及び第７スイッチ９６をオフする状態である。
Next, in step S302, the
次いで、ステップＳ３０３において、テスタ８０４は、第２半導体装置６´の第２試験モード信号入力部２２に第２スイッチ状態設定信号を送信する。第２スイッチ状態設定信号に対応するスイッチ状態は、第１スイッチ９０、第５スイッチ９４及び第６スイッチ９５をオフし、第２スイッチ９１〜第４スイッチ９３及び第７スイッチ９６をオンする状態である。
Next, in step S303, the
次いで、ステップＳ３０４において、テスタ８０４は、第３半導体装置７´の第３試験モード信号入力部３２に第３スイッチ状態設定信号を送信する。第３スイッチ状態設定信号に対応するスイッチ状態は、第１スイッチ９０及び第６スイッチ９５をオフし、第２スイッチ９１〜第５スイッチ９４及び第７スイッチ９６をオンする状態である。
Next, in step S304, the
次いで、ステップＳ３０５において、テスタ８０４は、第１半導体装置１´の第１試験モード信号入力部１２にパスコード取得指示信号を送信する。次いで、ステップＳ３０６において、第１制御部１６２は、第２パスコード送出指示及び第３パスコード送出指示を出力すると共に、第１送出レジスタ１５４に記憶される第１パスコードを取得する。次いで、ステップ３０７において、第２制御部２６２は、第２送出レジスタ２１４に記憶される第２パスコードを第１制御部１５２に出力し、第３制御部３６２は、第３送出レジスタ３１４に記憶される第３パスコードを第１制御部１６２に出力する。
Next, in step S305, the
次いで、ステップＳ３０８において、第１制御部１６２は、第２パスコード及び第３パスコードを第１パスコードと共に第１照合レジスタ１１３に記憶する。次いで、ステップＳ３０９において、第１制御部１６２は、第１照合レジスタ１１３に記憶された第１パスコード、第２パスコード及び第３パスコードが有効であると判定して、第１スキャンチェーン設定部１１５にスキャン形成指示を出力する。次いで、ステップＳ３１０において、第１スキャンチェーン設定部１１５は、第１１論理回路部１０１、第１２論理回路部１０２及び第１３論理回路部１０３のＦＦを試験モードに設定する。
Next, in step S308, the
次いで、ステップＳ３１１において、テスタ８０４は、第２半導体装置６´の第２試験モード信号入力部２２にパスコード取得指示信号を送信する。次いで、ステップＳ３１２において、第２制御部２６２は、第１パスコード送出指示及び第３パスコード送出指示を出力すると共に、第２送出レジスタ２１４に記憶される第２パスコードを取得する。以降、ステップＳ３１３〜Ｓ３１５において、第２制御部２６２は、ステップＳ３０７〜Ｓ３０９における第１制御部１６２の同様の処理を実行する。次いで、ステップＳ３１６において、第２スキャンチェーン設定部２１５は、第２１論理回路部２０１、第２２論理回路部２０２及び第２３論理回路部２０３のＦＦを試験モードに設定する。
Next, in step S311, the
次いで、ステップＳ３１７において、テスタ８０４は、第３半導体装置７´の第３試験モード信号入力部３２にパスコード取得指示信号を送信する。次いで、ステップＳ３１８において、第３制御部３６２は、第１パスコード送出指示及び第２パスコード送出指示を出力すると共に、第３送出レジスタ３１４に記憶される第３パスコードを取得する。以降、ステップＳ３１９〜Ｓ３２１において、第３制御部３６２は、ステップＳ３０７〜Ｓ３０９における第１制御部１６２の同様の処理を実行する。次いで、ステップＳ３２２において、第３スキャンチェーン設定部３１５は、第３１論理回路部３０１、第３２論理回路部３０２及び第３３論理回路部３０３のＦＦを試験モードに設定する。
Next, in step S317, the
次いで、ステップＳ３２３において、テスタ８０４は、第１半導体装置５´の試験データ入出力部１７に試験データ入力信号を送信する。次いで、ステップＳ２３４において、テスタ８０２は、第３半導体装置７´の試験データ出力部３７から送信される試験データ出力信号を受信する。そして、ステップＳ３２５において、テスタ８０１は、受信した試験データ出力信号に対応するデータの値とテスタ８０１の内部に記憶される期待値とを比較して第１１〜第３論理回路部１０１〜３０３に故障があるか否かを判定する。
Next, in step S323, the
第１実施形態に係る第１半導体装置１は、第２半導体装置２、第３半導体装置３及び第４半導体装置４から取得する第２〜第４パスコードと、テスタ８０１から取得する照合用パスコードとが一致したときに、スキャンチェーンを形成する。第１半導体装置１には第２〜第４パスコードは全く記憶されていないため、第１半導体装置１は、スキャンチェーンを使用して第１半導体装置１の内部のデータを取得する処理に対して高い耐タンパ性を有する。
The first semiconductor device 1 according to the first embodiment includes second to fourth pass codes acquired from the
第２実施形態に係る第１半導体装置１´、第２半導体装置２´、第３半導体装置３´及び第４半導体装置４´は、記憶しているパスコードを互いに交換することにより、スキャンチェーンを形成する。第２実施形態では複数の半導体装置がパスコードを互いに交換することにより、スキャンチェーンを形成するので、それぞれが単体で存在する場合、パスコードを特定することは容易ではない。また、第１インタフェース部１１１〜第４インタフェース部４１１の送信用配線及び受信用配線の端部はそれぞれ、切断面に位置するので、照合用パスコードの解析は容易ではない。
The first semiconductor device 1 ′, the
第３実施形態に係る第１半導体装置５、第２半導体装置６、第３半導体装置７及び第４半導体装置８は、スキャンチェーンが論理回路部の一部を交互に通過するように形成される。第３実施形態では、スキャンチェーンが論理回路部の一部を交互に通過するように形成されるので、ウェハ３００から切断された後のスキャンチェーンの解析は煩雑になり、スキャンチェーンを使用して内部のデータを取得する処理に対する耐タンパ性が向上する。
The
第４実施形態に係る第１半導体装置５´、第２半導体装置６´、第３半導体装置７´及び第４半導体装置８´は、第１〜第７スイッチ９０〜９６を有することにより、同一の回路構成を有するように形成される。第４実施形態では、半導体装置は同一の回路構成を有するように形成されるので、半導体装置の製造が容易になる。
The
第１〜第３実施形態に係るウェハ１００、２００及び３００では４つの半導体装置の間で、パスコードを入出力しているが、２つ又は３つの半導体装置の間でパスコードを入出力してもよく、また５つ以上の半導体装置の間でパスコードを入出力してもよい。
In the
また、ウェハ１００、２００及び３００では４つの半導体装置で、１つのスキャンチェーンを形成しているが、２つ又は３つの半導体装置で１つのスキャンチェーンを形成してもよく、また５つ以上の半導体装置で１つのスキャンチェーンを形成してもよい。また、スキャンチェーンは、半導体装置毎に形成されてもよい。
Further, in the
また、第４実施形態に係るウェハ４００では３つの半導体装置で、１つのスキャンチェーンを形成しているが、２つの半導体装置で１つのスキャンチェーンを形成してもよく、また４つ以上の半導体装置で１つのスキャンチェーンを形成してもよい。４つ以上の半導体装置で１つのスキャンチェーンを形成する場合、第２半導体装置６´の同様なスイッチ状態となるような半導体装置を第１半導体装置５´と第３半導体装置７´との間に追加すればよい。
In the
また、第１実施形態に係る第１試験回路制御部１１は第１パスコートが記憶される送出レジスタを有してもよい。第１試験回路制御部１１が送出レジスタを有する場合、第１制御部１１２は、第２パスコード送出指示、第３パスコード送出指示及び第４パスコード送出指示を出力すると共に、送出レジスタに記憶される第１パスコードを第１照合レジスタ１１３に記憶する。
Further, the first test
第１実施形態に係る第１半導体装置１の第１試験回路制御部１１が出力する第２〜第４スキャン形成指示は、照合用パスコードを含んでもよい。第２〜第４スキャン形成指示が照合用パスコードを含む場合、第２制御部２１２、第３制御部３１２及び第４制御部４１２はそれぞれ、第２〜第４スキャン形成指示を取得したときに、照合用パスコードが一致しているか否かを判定する。
The second to fourth scan formation instructions output from the first test
さらに、第１実施形態に係る第２試験回路制御部２１、第３試験回路制御部３１及び第４試験回路制御部４１はそれぞれ、照合レジスタを有してもよい。第２試験回路制御部２１、第３試験回路制御部３１及び第４試験回路制御部４１が照合レジスタを有する場合、第１試験回路制御部１１又はテスタ８０１から送信される照合用パスコードと、照合レジスタに記憶されるパスコードとが比較される。
Furthermore, the second test
また、第２実施形態に係る第１制御部１５２、第２制御部２５２、第３制御部３５２及び第４制御部４５２が第１パスコード、第２パスコード、第３パスコード及び第４パスコードに対応する情報を記憶する場合、記憶される情報は書き換え可能にしてもよい。第１パスコード、第２パスコード、第３パスコード及び第４パスコードに対応する情報を書き換え可能にすることにより、ウェハ２００の状態でテスタ８０２で試験された後に情報を書き換えることが可能になる。
In addition, the
また、第１〜第４実施形態では、出力されたパスコードを取得する制御部を有する半導体装置から、他の半導体装置にパスコードを送出するようにパスコード送出指示を出力しているが、テスタ、又は他の半導体装置がパスコード送出指示を出力してもよい。 In the first to fourth embodiments, a semiconductor device having a control unit that acquires the output passcode outputs a passcode sending instruction so as to send the passcode to another semiconductor device. A tester or other semiconductor device may output a passcode transmission instruction.
また、第１〜第４実施形態では、制御部が照合レジスタに記憶されたパスコードが有効であると判定したときに、スキャンチェーン設定部にスキャン形成指示を出力しているが、制御部は、スキャンチェーン設定部の機能を含んでも良い。制御部がスキャンチェーン設定部の機能を含む場合は、制御部は、照合レジスタに記憶されたパスコードが有効であると判定したときに、論理回路部のＦＦを試験モードに設定する。 In the first to fourth embodiments, the control unit outputs a scan formation instruction to the scan chain setting unit when it is determined that the passcode stored in the verification register is valid. The function of the scan chain setting unit may be included. When the control unit includes the function of the scan chain setting unit, the control unit sets the FF of the logic circuit unit to the test mode when it is determined that the passcode stored in the verification register is valid.
１、１´、５、５´ 第１半導体装置
２、２´、６、６´ 第２半導体装置
３、３´、７、７´ 第３半導体装置
４、４´、８ 第４半導体装置
１０、２０、３０、４０ 第１〜第４論理回路部
１１、１５、１６ 第１試験回路制御部
２１、２５、２６ 第２試験回路制御部
３１、３５、３６ 第４試験回路制御部
４１、４５ 第４試験回路制御部
１１２、１５２、１６２ 第１制御部
２１２、２５２、２６２ 第２制御部
３１２、３５２、３６２ 第３制御部
４１２、４５２ 第４制御部
１１３、２５３、３５３、４５３ 第１〜第４照合レジスタ
１５４、２１４、３１４、４１４ 第１〜第４送出レジスタ
１１５、２１５、３１５、４１５ 第１〜第４スキャンチェーン設定部
１１６、２１６、３１６ 第１〜第４スイッチ切替部
８０１、８０２、８０４ テスタ
９００、９１０、９２０ 従来の半導体装置
９０１、９１１ａ〜９１１ｎ、９２１ 論理回路部
９９０、９９２ テスタ
1, 1 ′, 5, 5 ′
Claims (9)
前記論理回路部のスキャンチェーンを形成する試験回路制御部と、を有し、前記試験回路制御部は、
パスコードを示すパスコード信号を他の半導体装置から受信するインタフェース部と、
前記パスコードを記憶する照合レジスタと、
前記パスコードが有効であるか否かを判定し、前記パスコードが有効であると判定したときに、前記論理回路部のスキャンチェーンを形成する制御部と、
を有することを特徴とする半導体装置。 A logic circuit section;
A test circuit control unit that forms a scan chain of the logic circuit unit, and the test circuit control unit includes:
An interface unit that receives a passcode signal indicating a passcode from another semiconductor device; and
A verification register for storing the passcode;
Determining whether the passcode is valid, and when determining that the passcode is valid, a control unit that forms a scan chain of the logic circuit unit; and
A semiconductor device comprising:
前記制御部は、パスコートの出力を指示するパスコード送出指示を取得すると、前記送出レジスタに記憶される前記パスコードを出力する、請求項１〜３の何れか一項に記載の半導体装置。 A delivery register in which the pass code is stored;
The semiconductor device according to claim 1, wherein the control unit outputs the passcode stored in the transmission register when acquiring a passcode transmission instruction for instructing output of a passcoat.
前記パスコードを前記半導体装置の照合レジスタに記憶し、
前記パスコードが有効であるか否かを判定し、
前記パスコードが有効であると判定したときに、前記半導体装置の論理回路部のスキャンチェーンを形成し、
前記スキャンチェーンを使用して前記半導体装置の論理回路部を試験する、
ことを特徴とする半導体装置の試験方法。 The interface unit of the semiconductor device acquires a passcode signal indicating a passcode from another semiconductor device via a wiring formed on the scribe,
Storing the passcode in a verification register of the semiconductor device;
Determine whether the passcode is valid;
When determining that the passcode is valid, forming a scan chain of the logic circuit portion of the semiconductor device,
Testing the logic circuit portion of the semiconductor device using the scan chain;
A method for testing a semiconductor device.
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