JP6092352B2 - キャッシュコヒーレンシの制御システムと制御方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 44
- 230000015654 memory Effects 0.000 claims description 154
- 238000012545 processing Methods 0.000 claims description 85
- 238000004891 communication Methods 0.000 claims description 13
- 238000010276 construction Methods 0.000 claims 1
- 230000001360 synchronised effect Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 229920001690 polydopamine Polymers 0.000 description 3
- 238000004590 computer program Methods 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 239000005022 packaging material Substances 0.000 description 1
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- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0813—Multiuser, multiprocessor or multiprocessing cache systems with a network or matrix configuration
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- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0815—Cache consistency protocols
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- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4843—Task transfer initiation or dispatching by program, e.g. task dispatcher, supervisor, operating system
- G06F9/485—Task life-cycle, e.g. stopping, restarting, resuming execution
- G06F9/4856—Task life-cycle, e.g. stopping, restarting, resuming execution resumption being on a different machine, e.g. task migration, virtual machine migration
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L67/00—Network arrangements or protocols for supporting network services or applications
- H04L67/01—Protocols
- H04L67/10—Protocols in which an application is distributed across nodes in the network
- H04L67/1095—Replication or mirroring of data, e.g. scheduling or transport for data synchronisation between network nodes
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
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- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
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Description
110…第一電子装置
111…第一処理ユニット
112…第一キャッシュメモリユニット
113…第一メモリユニット
120…キャッシュコヒーレンシ(CC)インターフェース
121…オーダーキュー(Order Queue)
130…第二電子装置
131…第二処理ユニット
132…第二キャッシュメモリユニット
133…第二メモリユニット
300、400、500…フローチャート
Claims (19)
- キャッシュコヒーレンシの制御方法であって、
第一電子装置が、キャッシュコヒーレンシ(CC)インターフェースにより、第二電子装置に結合されるとき、前記第一電子装置により、リンク接続要求を前記第二電子装置に送信する工程と、
前記リンク接続要求にしたがって、前記CCインターフェースにより、前記第一電子装置と前記第二電子装置間のリンクを構築する工程と、
前記リンクを構築後、前記第二電子装置の第二処理ユニットにより、前記第一電子装置の第一オペレーティングシステムを操作する工程と、
を有することを特徴とする制御方法。 - さらに、
前記第一電子装置の前記第一オペレーティングシステムが、前記第二電子装置の前記第二処理ユニットにより操作されるとき、前記CCインターフェースにより、前記第一電子装置と前記第二電子装置間のデータコヒーレンスを維持する工程を有することを特徴とする請求項1に記載の制御方法。 - さらに、
前記第一電子装置の前記第一オペレーティングシステムが、前記第二電子装置の前記第二処理ユニットにより操作される前、前記第一オペレーティングシステムにより、列挙操作を、前記第二電子装置の複数のハードウェア素子に実行して、前記第一オペレーティングシステムが、前記第二電子装置で操作できるようにする工程を有することを特徴とする請求項1に記載の制御方法。 - 前記列挙操作は、さらに、
前記第二電子装置の特定のドライバにより、前記第二電子装置の前記ハードウェア素子を再初期化する工程を有する工程を有することを特徴とする請求項3に記載の制御方法。 - さらに、
前記第一電子装置の前記第一オペレーティングシステムが、前記第二電子装置の前記第二処理ユニットにより操作される前、前記第二電子装置により、前記第二電子装置の第二オペレーティングシステムの状態情報を予め保存する工程を有することを特徴とする請求項1に記載の制御方法。 - 前記リンクが構築された後、前記第一電子装置の第一処理ユニットは、前記第二電子装置の前記第二処理ユニットと共同操作するか、または、スリープモードに入ることを特徴とする請求項1に記載の制御方法。
- さらに、
前記リンクを切断したい場合、リンク切断要求を、前記第一電子装置に送信する工程と、
前記CCインターフェースにより、前記第一電子装置と前記第二電子装置間のデータを同期化する工程、および、
前記リンクの切断後、前記第一電子装置を正常モードに回復させ、前記第二電子装置の第二オペレーティングシステムの状態情報を回復させる工程、
を有することを特徴とする請求項1に記載の制御方法。 - さらに、
前記第二電子装置の前記第二処理ユニットと前記第一電子装置の第一処理ユニットにより、対称型マルチプロセッサ(SMP)モード、または、キャッシュコヒーレンシ非均質メモリアクセス (ccNUMA)モードで、前記第一電子装置の前記第一オペレーティングシステムを操作する工程を有することを特徴とする請求項1に記載の制御方法。 - 前記CCインターフェースは、有線通信、または、無線通信方式で、前記リンクを構築することを特徴とする請求項1に記載の制御方法。
- さらに、
前記リンクを構築後、前記CCインターフェースを通じて、前記第二電子装置の前記第二処理ユニットにより、前記第一電子装置の第一キャッシュメモリユニットにアクセスする工程を有することを特徴とする請求項1に記載の制御方法。 - さらに、
前記第一電子装置の前記第一キャッシュメモリユニットが、前記CCインターフェースを通じて、前記第二電子装置の前記第二処理ユニットにより、アクセスされるとき、アクセス対象のデータを前記第一キャッシュメモリユニットが有さない場合、前記第一電子装置の第一メモリユニットにアクセスする工程を有することを特徴とする請求項10に記載の制御方法。 - 前記リンクを構築後、前記CCインターフェースを通じて、前記第二電子装置の前記第二処理ユニットにより、前記第一電子装置の前記第一キャッシュメモリユニットにアクセスする前記工程は、さらに、
前記第二処理ユニットにより、メモリアクセス要求を前記CCインターフェースに送信する工程と、
前記CCインターフェースにより、前記メモリアクセス要求を記録、ならびに、ソートする工程と、
前記メモリアクセス要求のアドレスが、前記第一電子装置、または、前記第二電子装置に属するか判断する工程と、
を有することを特徴とする請求項10に記載の制御方法。 - 前記リンクを構築後、前記CCインターフェースを通じて、前記第二電子装置の前記第二処理ユニットにより、前記第一電子装置の前記第一キャッシュメモリユニットにアクセスする前記工程は、さらに、
前記メモリアクセス要求の前記アドレスが前記第一電子装置に属する場合、前記CCインターフェースにより、前記メモリアクセス要求を前記第一キャッシュメモリユニットに送信する工程と、
前記第一キャッシュメモリユニットが、前記メモリアクセス要求の要求データを有さない場合、前記メモリアクセス要求を、前記第一電子装置の第一メモリユニットに送信する工程と、
を有することを特徴とする請求項12に記載の制御方法。 - 前記リンクを構築後、前記CCインターフェースを通じて、前記第二電子装置の前記第二処理ユニットにより、前記第一電子装置の前記第一キャッシュメモリユニットにアクセスする前記工程は、さらに、
前記第二処理ユニットにより、メモリアクセス要求 を前記CCインターフェースに送信する工程と、
前記第一電子装置により、別のメモリアクセス要求を前記CCインターフェースに送信する工程と、
前記CCインターフェースにより、前記メモリアクセス要求と前記の別のメモリアクセス要求を順にソートする工程、および、
ソート結果を、前記第一電子装置と前記第二電子装置に送信する工程、
を有することを特徴とする請求項10に記載の制御方法。 - 前記メモリアクセス要求と前記別のメモリアクセス要求の完成が要求されるメモリアクセス要求の順序にしたがって、前記CCインターフェースは、前記メモリアクセス要求と前記別のメモリアクセス要求をソートすることを特徴とする請求項14に記載の制御方法。
- 前記の別のメモリアクセス要求は、前記第一電子装置の外部装置により送信されることを特徴とする請求項14に記載の制御方法。
- キャッシュコヒーレンシの制御システムであって、
リンク接続要求を送信して、リンクを構築する第一電子装置と、
前記リンク接続要求にしたがって、前記リンクを構築するキャッシュコヒーレンシ(CC)インターフェース、および、
第二処理ユニットを有する第二電子装置、を有し、
前記CCインターフェースにより、前記第一電子装置が前記第二電子装置に結合されるとき、前記第一電子装置は、前記リンク接続要求を前記第二電子装置に送信して、前記リンクを構築し、および、前記リンク構築後、前記第二処理ユニットが、前記第一電子装置の第一オペレーティングシステムを操作することを特徴とする制御システム。 - 前記第一電子装置の前記第一オペレーティングシステムが、前記第二電子装置の前記第二処理ユニットにより操作される前、前記第一オペレーティングシステムに基づいて、列挙操作を前記第二電子装置の複数のハードウェア素子に実行して、前記第一オペレーティングシステムが、前記第二電子装置で操作できるようにすることを特徴とする請求項17に記載の制御システム。
- 前記リンクを構築後、前記CCインターフェースにより、前記第二電子装置の前記第二処理ユニットが、前記第一電子装置の第一キャッシュメモリユニットにアクセスすることを特徴とする請求項17に記載の制御システム。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201410709312.XA CN104375963B (zh) | 2014-11-28 | 2014-11-28 | 基于缓存一致性的控制***和方法 |
CN201410709312.X | 2014-11-28 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016103273A JP2016103273A (ja) | 2016-06-02 |
JP6092352B2 true JP6092352B2 (ja) | 2017-03-08 |
Family
ID=52554890
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015224492A Active JP6092352B2 (ja) | 2014-11-28 | 2015-11-17 | キャッシュコヒーレンシの制御システムと制御方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US10044829B2 (ja) |
EP (1) | EP3040869A1 (ja) |
JP (1) | JP6092352B2 (ja) |
KR (1) | KR101781271B1 (ja) |
CN (1) | CN104375963B (ja) |
TW (2) | TWI637616B (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6189267B2 (ja) * | 2014-08-20 | 2017-08-30 | 株式会社東芝 | 情報処理装置、方法およびプログラム |
CN109844719A (zh) * | 2016-10-26 | 2019-06-04 | 斯浦威科技有限公司 | 用于设备的互操作性和同步的***和方法 |
CN110990063B (zh) * | 2019-11-28 | 2021-11-23 | 中国科学院计算技术研究所 | 一种用于基因相似性分析的加速装置、方法和计算机设备 |
WO2023200425A1 (en) * | 2022-04-11 | 2023-10-19 | Hewlett-Packard Development Company, L.P. | Direct point-to-point computing device bridges |
Family Cites Families (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6279087B1 (en) * | 1997-12-22 | 2001-08-21 | Compaq Computer Corporation | System and method for maintaining coherency and improving performance in a bus bridge supporting write posting operations |
US7143408B2 (en) * | 2001-08-27 | 2006-11-28 | Hewlett-Packard Development Company, L.P. | Software installation for hardware devices |
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US6950913B2 (en) | 2002-11-08 | 2005-09-27 | Newisys, Inc. | Methods and apparatus for multiple cluster locking |
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JP2009157802A (ja) * | 2007-12-27 | 2009-07-16 | Kyocera Corp | 携帯端末および情報処理装置 |
JP5116496B2 (ja) * | 2008-01-30 | 2013-01-09 | 京セラ株式会社 | 情報処理装置および携帯端末 |
US9015446B2 (en) * | 2008-12-10 | 2015-04-21 | Nvidia Corporation | Chipset support for non-uniform memory access among heterogeneous processing units |
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EP2570920A1 (en) | 2011-09-16 | 2013-03-20 | France Télécom | System and method for cross-platform application execution and display |
DE102011113644A1 (de) * | 2011-09-19 | 2013-03-21 | Rheinmetall Soldier Electronics Gmbh | Vorrichtung zur Identifizierung und Kommunikation |
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US9110830B2 (en) | 2012-01-18 | 2015-08-18 | Qualcomm Incorporated | Determining cache hit/miss of aliased addresses in virtually-tagged cache(s), and related systems and methods |
CN104756078B (zh) * | 2012-08-20 | 2018-07-13 | 唐纳德·凯文·卡梅伦 | 处理资源分配的装置和方法 |
CN103544269B (zh) * | 2013-10-17 | 2017-02-01 | 华为技术有限公司 | 目录的存储方法、查询方法及节点控制器 |
-
2014
- 2014-11-28 CN CN201410709312.XA patent/CN104375963B/zh active Active
- 2014-12-05 TW TW103142546A patent/TWI637616B/zh active
- 2014-12-05 TW TW103142298A patent/TWI521348B/zh active
-
2015
- 2015-06-16 US US14/740,526 patent/US10044829B2/en active Active
- 2015-11-04 EP EP15192930.4A patent/EP3040869A1/en not_active Ceased
- 2015-11-17 JP JP2015224492A patent/JP6092352B2/ja active Active
- 2015-11-24 KR KR1020150164515A patent/KR101781271B1/ko active IP Right Grant
Also Published As
Publication number | Publication date |
---|---|
KR101781271B1 (ko) | 2017-09-22 |
US20160156734A1 (en) | 2016-06-02 |
EP3040869A1 (en) | 2016-07-06 |
TWI521348B (zh) | 2016-02-11 |
US10044829B2 (en) | 2018-08-07 |
CN104375963B (zh) | 2019-03-15 |
JP2016103273A (ja) | 2016-06-02 |
TWI637616B (zh) | 2018-10-01 |
CN104375963A (zh) | 2015-02-25 |
TW201620284A (zh) | 2016-06-01 |
TW201619833A (zh) | 2016-06-01 |
KR20160064982A (ko) | 2016-06-08 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160930 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20161019 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20161221 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170111 |
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