JP6092352B2 - キャッシュコヒーレンシの制御システムと制御方法 - Google Patents

キャッシュコヒーレンシの制御システムと制御方法 Download PDF

Info

Publication number
JP6092352B2
JP6092352B2 JP2015224492A JP2015224492A JP6092352B2 JP 6092352 B2 JP6092352 B2 JP 6092352B2 JP 2015224492 A JP2015224492 A JP 2015224492A JP 2015224492 A JP2015224492 A JP 2015224492A JP 6092352 B2 JP6092352 B2 JP 6092352B2
Authority
JP
Japan
Prior art keywords
electronic device
interface
processing unit
link
operating system
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015224492A
Other languages
English (en)
Other versions
JP2016103273A (ja
Inventor
瑾 ▲頼▼
瑾 ▲頼▼
夢晨 楊
夢晨 楊
Original Assignee
上海兆芯集成電路有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 上海兆芯集成電路有限公司 filed Critical 上海兆芯集成電路有限公司
Publication of JP2016103273A publication Critical patent/JP2016103273A/ja
Application granted granted Critical
Publication of JP6092352B2 publication Critical patent/JP6092352B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L67/00—Network arrangements or protocols for supporting network services or applications
    • H04L67/50—Network services
    • H04L67/56—Provisioning of proxy services
    • H04L67/568—Storing data temporarily at an intermediate stage, e.g. caching
    • H04L67/5683—Storage of data provided by user terminals, i.e. reverse caching
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1673—Details of memory controller using buffers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0813—Multiuser, multiprocessor or multiprocessing cache systems with a network or matrix configuration
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0815—Cache consistency protocols
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/48—Program initiating; Program switching, e.g. by interrupt
    • G06F9/4806—Task transfer initiation or dispatching
    • G06F9/4843—Task transfer initiation or dispatching by program, e.g. task dispatcher, supervisor, operating system
    • G06F9/485—Task life-cycle, e.g. stopping, restarting, resuming execution
    • G06F9/4856—Task life-cycle, e.g. stopping, restarting, resuming execution resumption being on a different machine, e.g. task migration, virtual machine migration
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L67/00—Network arrangements or protocols for supporting network services or applications
    • H04L67/01—Protocols
    • H04L67/10—Protocols in which an application is distributed across nodes in the network
    • H04L67/1095—Replication or mirroring of data, e.g. scheduling or transport for data synchronisation between network nodes
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0842—Multiuser, multiprocessor or multiprocessing cache systems for multiprocessing or multitasking
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1016—Performance improvement

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Mathematical Physics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Computer Hardware Design (AREA)
  • Multi Processors (AREA)

Description

本発明は、装置間の制御方法に関するものであって、特に、キャッシュコヒーレンシ（ＣＣ）の装置の制御方法に関するものである。
近年、無線通信の快速な発展のため、たとえば、携帯電話、スマートフォン、ＰＤＡ、タブレットＰＣ等の電子製品は、すでに広く市販されており、且つ、これらの電子製品の機能もますます多元化している。これらの装置の利便性や機能性の増加により、すでに、人々の生活の必需品になっている。
ユーザーが複数の装置を操作し、且つ、装置を用いて、データ処理中のその他の装置を支援したいとき、ユーザーは、まず、データを装置に送信し、その後、装置のソフトウェアとハードウェアを用いて、データを処理し、処理されたデータを、その他の装置に送信する必要がある。ユーザーは、装置のハードウェアにより、データ処理のその他の装置のソフトウェアを直接、支援することができない。よって、ユーザーにとって不便である。
キャッシュコヒーレンシの制御システムと方法を提供して、上述の問題を解決することを目的とする。
本発明の実施態様は、キャッシュコヒーレンシの制御方法を提供する。制御方法は、第一電子装置が、キャッシュコヒーレンシ（ＣＣ）インターフェースにより、第二電子装置に結合されるとき、リンク接続要求を第二電子装置に送信する工程と、リンク接続要求にしたがって、ＣＣインターフェースにより、第一電子装置と第二電子装置間のリンクを構築する工程、および、リンクを構築後、第二電子装置の第二処理ユニットにより、第一電子装置の第一オペレーティングシステムを操作する工程、を有する。
本発明の実施態様は、キャッシュコヒーレンシの制御システムを提供する。制御システムは、第一電子装置、ＣＣインターフェース、および、第二電子装置を有する。第一電子装置が設置されて、リンク接続要求を送信し、リンクを構築する。ＣＣインターフェースが設置されて、リンク接続要求にしたがって、リンクを構築する。第二電子装置は第二処理ユニットを有する。この実施態様において、ＣＣインターフェースにより、第一電子装置が第二電子装置に結合されるとき、第一電子装置は、リンク接続要求を第二電子装置に送信し、且つ、リンクが構築された後、第二処理ユニットは、第一電子装置の第一オペレーティングシステムを操作する。
本発明のキャッシュコヒーレンシの制御方法において、ユーザーが、複数の電子装置を同時に使用するとき、ユーザーは、直接、高パフォーマンスの装置により、低パフォーマンスの電子装置のデータと機能を処理、および、操作して、データ処理上の効率と速さを増加させると共に、よいユーザーエクスペリエンスを達成することができる。
通信伝送方法とシステムの特定の実施態様の以下の記述の説明に基づいて、当業者なら、本発明のその他の目的と特徴を理解することができる。
本発明の一実施態様によるキャッシュコヒーレンシの制御システム１００を示す図である。 本発明の一実施態様による第一ＳＭＰモードを示す図である。 本発明の一実施態様による第二ＳＭＰモードを示す図である。 本発明の一実施態様によるccNUMA モードを示す図である。 本発明の一実施態様によるキャッシュコヒーレンシの制御方法を説明するフローチャート３００である。 本発明の別の実施態様によるキャッシュコヒーレンシの制御方法を説明するフローチャート４００である。 本発明の一実施態様によるキャッシュコヒーレンシインターフェースの操作を説明するフローチャート５００である。 本発明の一実施態様によるキャッシュコヒーレンシインターフェースの操作を説明するフローチャート５００である。
本発明の本質及び範囲の理解を更に完全にするために、次の詳細な説明を添付に図面と併せて参考にすることができる。
以下の記述は、本発明を達成するベストモードである。これらの実施態様は本発明を説明するためのものであり、本発明の範囲を限定するものではない。本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
図１は、本発明の一実施態様によるキャッシュコヒーレンシの制御しシステムを示す図である。図１に示されるように、制御システム１００は、第一電子装置１１０、キャッシュコヒーレンシ（ＣＣ）インターフェース１２０、および、第二電子装置１３０を有する。第一電子装置１１０は、第一処理ユニット１１１、第一キャッシュメモリユニット１１２、および、第一メモリユニット１１３を有する。第二電子装置１３０は、第二処理ユニット１３１、第二キャッシュメモリユニット１３２、および、第二メモリユニット１３３を有する。図１は、本発明に関連する素子だけが図示されているが、本発明は図１に限定されない。
本発明の一実施態様において、第一電子装置１１０が設置されて、計算装置、たとえば、ラップトップコンピュータ、または、デスクトップコンピュータに接続されるか、または、それは、自立型装置、たとえば、ＰＤＡである。第一電子装置１１０は、システム、サブキャリアユニット、サブキャリア局、移動局、遠隔ステーション、アクセスポイント、遠隔端末、アクセス端子、ユーザー端子、ユーザーエージェント、ユーザーデバイスとも称される。第一電子装置１１０は、サブキャリア局、無線装置、携帯電話、ＰＣＳ電話、コードレス電話、セッション開始プロトコル (ＳＩＰ)フォン、ワイヤレスローカルループ(ＷＬＬ)局、ＰＤＡ、無線接続能力を有する携帯用デバイス、または、無線モデムに接続される別の処理装置である。
本発明の一実施態様において、第二電子装置１３０は、ホスト装置、または、高処理パフォーマンスの電子装置、たとえば、ポータブルコンピュータ、ラップトップコンピュータ、デスクトップコンピュータ、または、タブレットコンピュータである。
本発明の一実施態様において、ＣＣインターフェース１２０は、キャッシュコヒーレンシ（ＣＣ）技術をサポートするインターフェースのことである。キャッシュコヒーレンシは、キャッシメモリのコモンリソースに、データコヒーレンスを維持するメカニズムである。注意すべきことは、従来、キャッシュコヒーレンシ（ＣＣ）技術においては、通常、マルチコアプロセッサに各コアプロセッサのコモンリソースは、キャッシュコヒーレンシメカニズムにより、データコヒーレンスを維持することができる。よって、従来の応用と異なり、本発明の実施態様において、キャッシュコヒーレンシ（ＣＣ）技術は、異なる装置間のデータ処理に応用され、単一デバイスのマルチコアプロセッサに限定されない。本発明の一実施態様において、ＣＣインターフェース１２０は、有線通信、または、無線通信の方式で、第一電子装置１１０と第二電子装置１３０間のリンクを構築する。本発明の一実施態様において、ＣＣインターフェース１２０のプロトコルは、マルチレイヤープロトコルで、物理層のプロトコルは、有線通信プロトコル、または、無線通信プロトコルである。本発明の一実施態様において、ＣＣインターフェース１２０は、第一電子装置１１０と第二電子装置１３０に対し外部のバスインターフェースであり、バスインターフェースの電気インターフェースは、外部に導出される。
本発明の一実施態様において、第一処理ユニット１１１と第二処理ユニット１３１は、汎用プロセッサ(ＧＰＰ)、マイクロコントロールユニット(ＭＣＵ)、その他の処理装置、または、マルチコアプロセッサである。本発明の一実施態様において、第一キャッシュメモリユニット１１２と第二キャッシュメモリユニット１３２は、ラストレベルキャッシュ (ＬＬＣ)、スヌープフィルタ、または、チップセットである。本発明の一実施態様において、第一メモリユニット１１３と第二メモリユニット１３３は、ランダムアクセスメモリ(ＲＡＭ)などの揮発性メモリである。本発明の別の実施態様において、第一メモリユニット１１３と第二メモリユニット１３３は、非揮発性メモリ (たとえば、フラッシュメモリ)、または、上記のメモリデバイスの組み合わせである。
本発明の一実施態様において、ユーザーが、第一電子装置１１０ (たとえば、携帯機器)と第二電子装置１３０ (たとえば、ノートブック)間のリンクを構築する必要があるとき、第一電子装置１１０は、ＣＣインターフェース１２０により、第二電子装置１３０に結合され、第一電子装置１１０ (第一処理ユニット１１１)は、リンク接続要求を、第二電子装置１２０に送信する。注意すべきことは、本発明の第一電子装置１１０と第二電子装置１３０間のリンクは、キャッシュコヒーレンシメカニズムにしたがって構築されるリンクのことである。リンク構築後、第一電子装置１１０は、第二電子装置１３０のハードウェア素子により、直接操作できる。特に、一実施態様において、リンクがすでに構築されているとき、第二電子装置１３０の第二処理ユニット１３１は、直接、第一電子装置１１０のオペレーティングシステム (ＯＳ)を操作することができ、且つ、第一電子装置１１０と第二電子装置１３０はリブートされる必要がない。よって、本発明のリンクは、一般のリモート操作(遠隔操作において、第一電子装置１１０のオペレーティングシステムは、依然として、第一電子装置１１０により処理される)、および、装置間の正常な通信のようなものではない。よって、ユーザーは、高処理パフォーマンスの第二処理ユニット１３１を有する第二電子装置１３０(たとえば、ノートブック)を用いて、第一電子装置１１０の第一オペレーティングシステムを操作することができる。その他の実施態様中、第二電子装置１３０は、さらに、その他のハードウェア、たとえば、第二メモリユニット１３３ (たとえば、システムメモリ)、キーパッド、マウス、および、ディスプレイユニット、および、その他の外部装置を有し、且つ、このハードウェアは、第一電子装置１１０の第一オペレーティングシステムの操作を補助することもできる。ユーザーエクスペリエンスにおいて、ユーザーが、ＣＣインターフェース１２０により、第一電子装置１１０ (たとえば、携帯機器)と第二電子装置１３０ (たとえば、ノートブック)を結合するとき、ノートブックのディスプレイユニットは、さらに、携帯機器で表示されるオペレーティングシステムを表示することができ、ノートブックの処理ユニット (高い処理パフォーマンスを有する)は、携帯機器のオペレーティングシステムを操作し、処理パフォーマンスを増加させるのに用いられる。このほか、ノートブックと携帯機器は、よいユーザーエクスペリエンスを達成するために、リブートされる必要がない。
本発明の一実施態様において、ＣＣインターフェース１２０が、有線通信の方式で、リンクを構築する場合、第一電子装置１１０は、まず、第二電子装置１３０に接続する必要があり、その後、ＣＣインターフェース１２０により、リンク接続要求を第二電子装置１３０に送信して、第二電子装置１３０とのリンクを構築する。本発明の別の実施態様において、ＣＣインターフェース１２０が、無線通信方式でリンクを構築する場合、第一電子装置１１０は、ＣＣインターフェース１２０により、直接、リンク接続要求を第二電子装置１３０に送信して、無線通信方式で、第二電子装置１３０とのリンクを構築することができる。たとえば、第一電子装置１１０が第二電子装置１３０にアプローチするとき、第一電子装置１１０は、無線通信の方式で、ＣＣインターフェース１２０により、第二電子装置１３０とのリンクを構築する。要約すれば、第一電子装置１１０が、(有線、または、無線の方式で)ＣＣインターフェース１２０により、第二電子装置１３０に結合されるとき、第一電子装置１１０は、リンク接続要求を第二電子装置１３０に送信する。
第二電子装置１３０が第一電子装置１１０のリンク接続要求を受信するとき、たとえば、第二電子装置１３０は、ＡＣＫメッセージを第一電子装置１１０に送信するとき、確認（acknowledgement、ＡＣＫ)動作を実行する。第二電子装置１３０が第一電子装置１１０のリンク接続要求を確認した後、第一電子装置１１０と第二電子装置１３０間のリンクが、ＣＣインターフェース１２０により構築される。特に、第一電子装置１１０と第二電子装置１３０は同期モードになる。同期モードで、第一電子装置１１０の第一キャッシュメモリユニット１１２は、ＣＣインターフェース１２０により、第一オペレーティングシステムの内容を、第二電子装置１３０の第二キャッシュメモリユニット１３２に送信する。第二電子装置１３０の第二処理ユニット１３１が、第二キャッシュメモリユニット１３２中の第一オペレーティングシステムの内容を読み取った後、第二処理ユニット１３１は、第一電子装置１１０の第一オペレーティングシステムを独立して操作するか、または、第一電子装置１１０と、第一電子装置１１０の第一オペレーティングシステムを操作して、データ処理中の第一電子装置１１０を支援する。つまり、ユーザーは、第二電子装置１３０のハードウェアにより、第二電子装置１３０で、第一電子装置１１０の全機能を実行、並びに、操作することができる。いくつかの実施態様において(図２Ａ)、同期モードで、第一電子装置１１０は、第一キャッシュメモリユニット１１２の内容を第二電子装置１３０に送信するだけでなく、第一メモリユニット１１３中で操作している第一オペレーティングシステムと関連する内容が、ＣＣインターフェース１２０により、第二電子装置１３０に同期化する。これらの実施態様において、第二処理ユニット１３１は、第二キャッシュメモリユニット１３２と第二メモリユニット１３３だけにアクセスして、連続で、第一オペレーティングシステムを操作し、且つ、第一電子装置１１０はスリープモードになる。別の実施態様中 (図２Ｂと２Ｃ)、同期モードで、第一電子装置１１０は、第一オペレーティングシステムが、第二電子装置１３０を有する第一メモリユニット１１３で操作する関連内容を同期化しない。これらの実施態様において、第二処理ユニット１３１は、ＣＣインターフェース１２０により、第一電子装置１１０の第一メモリユニット１１３にアクセスする必要がある。
このほか、第二電子装置１３０が同期モードになる前、第二電子装置１３０は、それ自身のオペレーティングシステム (第二オペレーティングシステム)を操作するので、第二電子装置１３０は、第二オペレーティングシステムの現在の状態情報を、第二メモリユニット１３３に保存する。よって、第二電子装置１３０が、第一電子装置１１０とのリンクを切断後、第二電子装置１３０は、第二オペレーティングシステムの保存された状態情報をリカバーして、第二電子装置１３０の第二オペレーティングシステムの操作をリカバーすることができる。
本発明の一実施態様において、現在の状態情報の保存後、第二電子装置１３０は、再初期化操作を、第二電子装置１３０のハードウェア素子に実行して、第一電子装置１１０の第一オペレーティングシステムに、第二電子装置１３０のハードウェア素子 (たとえば、第二処理ユニット１３１、第二メモリユニット１３２、ハードディスク、ネットワークカード、または、外部ハードウェア素子、たとえば、マウスとキーボード)の関連情報を得させる。第一電子装置１１０の第一オペレーティングシステムは、第二電子装置１３０のハードウェア素子に列挙操作（enumeration operation）を実行して、第二電子装置１３０のハードウェア素子の関連情報を得る。第二電子装置１３０のハードウェア素子の関連情報を得た後、第一オペレーティングシステムは、第二電子装置１３０のハードウェア素子中で操作することができる。本発明の一実施態様において、第二電子装置１３０のハードウェア素子は、第二電子装置１３０の特定の駆動素子/プログラム (ドライバ)により、列挙操作のために再初期化される。本発明の別の実施態様において、第二電子装置１３０のハードウェア素子は、第二処理ユニット１３１により送信される再初期化命令により、列挙操作のために再初期化される。
第二電子装置１３０が、ハードウェア素子に列挙操作を実行した後、第二電子装置１３０は、第二処理ユニット１３１(および、その他のハードウェア素子)により、第一電子装置１１０の第一オペレーティングシステムを操作して、第一電子装置１１０のデータ処理を支援する。本発明の一実施態様において、第一電子装置１１０と第二電子装置１３０間のリンクが構築された後、第一電子装置１１０の第一処理ユニット１１１は、第二処理ユニット１３１と共同操作する。すなわち、第一電子装置１１０のデータは、第一電子装置１１０と第二電子装置１３０により協力して処理される。本発明の別の実施態様において、第一電子装置１１０と第二電子装置１３０間のリンクが構築された後、第一電子装置１１０の第一処理ユニット１１１ (および、別のハードウェア素子)がスリープモードになり、且つ、第一電子装置１１０の全データが第二電子装置１３０により処理される。
ユーザーが、第一電子装置１１０と第二電子装置１３０間のリンクを切断したいとき、第二電子装置１３０は、リンク切断要求を、第一電子装置１１０に送信する。本発明の一実施態様において、第一電子装置１１０がスリープモードである場合、第二電子装置１３０は、まず、第一電子装置１１０を呼び起こす。第一電子装置１１０が、リンク切断要求を受信、並びに、確認後、第一電子装置１１０は、ＣＣインターフェース１２０により、第一オペレーティングシステムの更新内容を同期化して、第一キャッシュメモリユニット１１２(さらに、第一メモリユニット１１３)中の第一オペレーティングシステムに関連するデータを、第二電子装置１３０によりすでに処理されているデータと一致させる。同期後、第一電子装置１１０の第一処理ユニット１１１は、第一電子装置１１０のハードウェア素子に、再初期化操作を実行して、第一電子装置１１０に、正常モードに回復させる。すなわち、第一電子装置１１０は、連続して、第一オペレーティングシステムを操作することができる。
リンクが切断された後、第二電子装置１３０の第二処理ユニット１３１も、第二メモリユニット１３３中に保存される第二オペレーティングシステムの状態情報をリカバーする。その後、第二電子装置１３０は、再初期化操作を実行して、第二電子装置１３０がリンクの構築前に実行する元の操作をリカバーする。
本発明の一実施態様において、第一電子装置１１０と第二電子装置１３０間のリンクが構築された後、第二電子装置１３０の第二処理ユニット１３１と第一電子装置１１０の第一処理ユニット１１１(第一処理ユニット１１１がスリープモードでない場合)は、対称型マルチプロセッサ(ＳＭＰ)モード、または、キャッシュコヒーレンシ非均質メモリアクセス(ccNUMA)モードで、第一電子装置１１０の第一オペレーティングシステムと共同操作する。図２Ａは、本発明の一実施態様による第一ＳＭＰモードを示す図である。図２Ａに示されるように、第一ＳＭＰモードで、第二電子装置１３０の第二処理ユニット１３１と第二メモリユニット１３３が設置されて、第一オペレーティングシステムを操作し、第一電子装置１１０の第一メモリユニット１１３は、第一オペレーティングシステムを操作せず、スリープモードに入る。すなわち、リンクがすでに、構築されているとき、第一ＳＭＰモードで、第一メモリユニット１１３中の第一オペレーティングシステムの関連内容が、第二電子装置１３０に同期化される。よって、第一ＳＭＰモードに操作において、第二処理ユニット１３１と第一処理ユニット１１１は、第二メモリユニット１３３だけにアクセスする必要があり、ＣＣインターフェース１２０は、第一キャッシュメモリユニット１１２と第二キャッシュメモリユニット１３２のデータコヒーレンスを維持し、且つ、第一キャッシュメモリユニット１１２と第二キャッシュメモリユニット１３２が的を外す（miss）、または、満たされる（full）場合、ＣＣインターフェース１２０は、第二メモリユニット１３３にアクセスする。ＣＣインターフェース１２０の特定操作は図５で記述される。
図２Ｂは、本発明の一実施態様による第二ＳＭＰモードを示す図である。図２Ｂに示されるように、第二ＳＭＰモードで、第二電子装置１３０の第二処理ユニット１３１は、第一オペレーティングシステムの操作を支援するが、第二メモリユニット１３３は、第一オペレーティングシステムを支援しない。すなわち、第二ＳＭＰモードで、第二処理ユニット１３１と第一処理ユニット１１１は、第一メモリユニット１１３だけにアクセスすることにより、第一オペレーティングシステムを操作することができる。実施態様において、リンクがすでに、構築されているとき、第一メモリユニット１１３中の第一オペレーティングシステムの関連内容は、第二電子装置１３０に同期化される必要がない。第二ＳＭＰモードの操作において、ＣＣインターフェース１２０は、第一キャッシュメモリユニット１１２と第二キャッシュメモリユニット１３２のデータコヒーレンスを維持する。第一キャッシュメモリユニット１１２と第二キャッシュメモリユニット１３２が的を外す、または、満たされる場合、ＣＣインターフェース１２０は、第一メモリユニット１１３にアクセスする。
図２Ｃは、本発明の一実施態様によるccNUMA モードを示す図である。図２Ｃに示されるように、ccNUMA モードで、第二電子装置１３０の第二処理ユニット１３１と第二メモリユニット１３３は、共に、第一オペレーティングシステムの操作を支援し、且つ、電子装置１１０の第一メモリユニット１１３は、スリープモードではない。すなわち、ccNUMA モードで、リンクがすでに、構築されているとき、第一メモリユニット１１３中の第一オペレーティングシステムの関連する内容も、第二電子装置１３０に同期化される必要がない。ccNUMA モードの操作において、ＣＣインターフェース１２０は、第一キャッシュメモリユニット１１２と第二キャッシュメモリユニット１３２のデータコヒーレンスを維持する。第一キャッシュメモリユニット１１２と第二キャッシュメモリユニット１３２が的を外す、または、満たされる場合、ＣＣインターフェース１２０は、第一メモリユニット１１３、または、第二メモリユニット１３３にアクセスする。
図３は、本発明の一実施態様によるキャッシュコヒーレンシの制御方法を説明するフローチャート３００である。制御方法は、制御システム１００に適用される。図３に示されるように、ステップＳ３１０において、ＣＣインターフェース１２０により、第一電子装置１１０が第二電子装置１３０に結合されるとき、第一電子装置１１０により、リンク接続要求を、第二電子装置１３０に送信する。ステップＳ３２０において、第一電子装置１１０から送信されるリンク接続要求が、第二電子装置１３０により確認される。ステップＳ３３０において、第一電子装置１１０と第二電子装置１３０は、同期モードになる。ステップＳ３４０において、第二オペレーティングシステムの状態情報を、第二電子装置１３０により保存する。ステップＳ３５０において、第一電子装置１１０中の第一オペレーティングシステムの関連情報が、ＣＣインターフェース１２０を通じて、第二電子装置１３０により同期化される。本発明のいくつかの実施態様において (たとえば、 図２Ｂと図２Ｃの実施態様)、第一キャッシュメモリユニット１１２中の第一オペレーティングシステムの関連内容だけが、第二電子装置１３０に同期化される。本発明のその他の実施態様において (たとえば、図２Ａ中の実施態様)、第一メモリユニット１１３中の第一オペレーティングシステムの関連内容も、第二電子装置１３０に同期化される。ステップＳ３６０において、第二電子装置１３０のハードウェア素子は、第一オペレーティングシステムにより、列挙操作が実行され、第一オペレーティングシステムが、第二電子装置１３０で操作できるようにする。ステップＳ３７０において、第一電子装置１１０の第一オペレーティングシステムが、第二電子装置１３０の第二処理ユニット１３１により操作されて、第一電子装置１１０のデータ処理を支援する。本発明の一実施態様において、リンクが構築された後、第一オペレーティングシステムは、第一電子装置１１０と第二電子装置１３０により共同操作する。そうでなければ、第一電子装置１１０は、スリープモードになる。注意すべきことは、ステップＳ３２０〜Ｓ３６０は、ＣＣインターフェース１２０により、第一電子装置１１０と第二電子装置１３０間のリンクを構築する特定のステップであることである。
図４は、本発明の別の実施態様によるキャッシュコヒーレンシの制御方法を説明するフローチャート４００である。制御方法は、制御システム１００に適用される。図４に示されるように、ステップＳ４１０において、リンクの切断が必要なとき、第二電子装置１３０により、リンク切断要求を第一電子装置１１０に送信する。ステップＳ４２０において、第一電子装置１１０を呼び起こすかどうか判断する。第一電子装置１１０の呼び起こしが必要な場合、ステップＳ４３０を実行する。ステップＳ４３０において、第一電子装置１１０を呼び起こす。第一電子装置１１０の呼び起こしが必要ない場合、ステップＳ４４０を実行する。ステップＳ４４０において、第二電子装置１３０により送信されるリンク切断要求を、第一電子装置１１０により確認する。ステップＳ４５０において、第一オペレーティングシステムの更新内容は、ＣＣインターフェース１２０を通じて、第一電子装置１１０により同期化される。ステップＳ４６０において、第一電子装置１１０により、再初期化操作を実行して、第一電子装置１１０が、再び、独立して、第一オペレーティングシステムを操作できるようにする。ステップＳ４７０において、第二オペレーティングシステムの予め保存された状態情報を、第二電子装置１３０によりリカバーする。ステップＳ４８０において、第二電子装置１３０により、再初期化操作を実行して、第二電子装置１３０が、再び、第二オペレーティングシステムを操作できるようにする。
図５Ａ及び図５Ｂは、本発明の一実施態様によるキャッシュコヒーレンシインターフェースの操作を説明するフローチャート５００である。本方法は、制御システム１００に適用される。図５Ａに示されるように、ステップＳ５１０において、第二処理ユニット１３１により、メモリアクセス要求を、ＣＣインターフェース１２０に送信する。ステップＳ５２０において、ＣＣインターフェース１２０により、メモリアクセス要求を、記録、並びに、ソートする。本発明の一実施態様において、図１に示されるように、ＣＣインターフェース１２０は、オーダーキュー（Order Queue）１２１を有する。オーダーキュー１２１は、第二処理ユニット１３１と第一処理ユニット１１１(第一処理ユニット１１１がスリープモードにならない場合)のメモリアクセス要求を記録し、完成が要求されるメモリアクセス要求の順序にしたがって、メモリアクセス要求をソートする。たとえば、第一オペレーティングシステムの応用工程は、メモリアクセス要求の順序を特定し、ソートした結果を第二処理ユニット１３１に送信する。本発明の一実施態様において、第一電子装置１１０が、別のメモリアクセス要求を、ＣＣインターフェース１２０に同時に送信する場合(第一処理ユニット１１１が、第二処理ユニット１３１と共同操作する場合、別のメモリアクセス要求が、第一処理ユニット１１１により送信される; および、第一処理ユニット１１１が、スリープモードである場合、第一電子装置１１０の第一メモリユニット１１３、または、その他の外部装置（たとえば、ネットワークモジュール）が設置されて、別のメモリアクセス要求を送信する)、ＣＣインターフェース１２０は、アプリケーションコードにより要求される順序にしたがって、これらのメモリアクセス要求をソートし、ソート結果を、第一電子装置１１０と第二電子装置１３０に送信する。
その後、ステップＳ５３０を実行する。ステップＳ５３０において、メモリアクセス要求のアドレスは、第一電子装置１１０、または、第二電子装置１３０に属するか判断する。この開示において、第二処理ユニット１３１に利用可能なメモリアドレスの範囲は、第一処理ユニット１１１と同じである。この開示において、第二処理ユニット１３１に利用可能なメモリアドレスの範囲は、第二処理ユニット１３１が、第一メモリユニット１１３のメモリアドレスの範囲だけを得ることができる、または、第一メモリユニット１１３と第二メモリユニット１３３の両方のメモリアドレスの範囲を得ることができると定義される。第二キャッシュメモリユニット１３２により、ステップＳ５３０を実行する。一実施態様において、第一キャッシュメモリユニット１１２と第二キャッシュメモリユニット１３２は、ラストレベルキャッシュ (ＬＬＣ)、スヌープフィルタ、または、チップセット中に位置する。別の実施態様において、ＣＣインターフェース１２０により、ステップＳ５３０を実行する。
メモリアクセス要求のアドレスが第一電子装置１１０に属する場合、ステップＳ５４０を実行する。ステップＳ５４０において、ＣＣインターフェース１２０により、メモリアクセス要求を、第一電子装置１１０の第一キャッシュメモリユニット１１２に送信する。その後、ステップＳ５５０を実行する。ステップＳ５５０において、第一キャッシュメモリ１１２が的中する（ヒットする；hit）かどうか判断する。第一キャッシュメモリ１１２が的中しない(つまり、的を外す)場合、つまり、第一キャッシュメモリ１１２が、メモリアクセス要求の要求データを有さない場合、ステップＳ５６０を実行する。ステップＳ５６０において、メモリアクセス要求を、第一電子装置１１０の第一メモリユニット１１３に送信する。その後、ステップＳ５９０を実行する。ステップＳ５９０において、対応するメモリアドレスが、第一メモリユニット１１３でアクセスされる。第一キャッシュメモリ１１２が的中する場合、ステップＳ５９０を実行する、つまり、対応するメモリアドレスは、第一キャッシュメモリ１１２でアドレスされる。
図５Ｂに示すように、メモリアクセス要求のアドレスが、第二電子装置１３０に属する場合、ステップＳ５７０を実行する。ステップＳ５７０において、第二キャッシュメモリ１３２が的中するかどうか判断する。第二キャッシュメモリ１３２が的中しない (miss)場合、つまり、第二キャッシュメモリ１３２が、メモリアクセス要求の要求データを有さない場合、ステップＳ５８０を実行する。ステップＳ５８０において、メモリアクセス要求を、第二電子装置１３０の第二メモリユニット１３３に送信する。その後、ステップＳ５９０を実行する。ステップＳ５９０において、対応するメモリアドレスは、第二メモリユニット１３３でアクセスされる。第二キャッシュメモリ１３２が的中する場合、ステップＳ５９０が、直接実行され、つまり、対応するメモリアドレスは、第二キャッシュメモリ１３２でアクセスされる。
いくつかの実施態様において、ステップＳ５９０の後、ステップＳ５１００を実行する。ステップＳ５１００において、第一キャッシュメモリユニット１１２と第二キャッシュメモリユニット１３２間のデータコヒーレンスは、ＣＣインターフェース１２０により維持される。
注意すべきことは、図２Ａの実施態様において、第二処理ユニット１３１によりアクセスされるメモリアドレスの範囲は、第二電子装置１３０に制限される(つまり、ステップＳ５３０の結果は、常に、メモリアクセス要求のアドレスが、第二電子装置１３０に属する)ことである。図２Ｂと図２Ｃの実施態様において、第二処理ユニット１３１によりアクセスすることができるメモリアドレスの範囲は、第一電子装置１１０、または、第二電子装置１３０中に位置し、且つ、メモリアクセス要求は、ＣＣインターフェース１２０により、対応するメモリに送信されることが必要である。
本発明のキャッシュコヒーレンシの制御方法において、ユーザーが、複数の電子装置を同時に使用するとき、ユーザーは、直接、高パフォーマンスの装置により、低パフォーマンスの電子装置のデータと機能を処理、および、操作して、データ処理上の効率と速さを増加させると共に、よいユーザーエクスペリエンスを達成することができる。
ここで開示される態様に関連して記述される方法のステップは、直接、プロセッサにより実行されるハードウェア、および、ソフトウェアモジュール、または、この二つの結合で具体化される。ソフトウェアモジュール (たとえば、実行指令と関連データを含む)、および、その他のデータは、データメモリ、たとえば、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ-ＲＯＭ、または、従来の任意の形式のコンピュータ読み取り可能媒体中に存在する。サンプルストレージ媒体は、機器、たとえば、コンピュータ/プロセッサ (便宜上、“プロセッサ”と称する)に結合されて、プロセッサは、ストレージ媒体から情報（たとえば、コード）を読み取ったり、情報を書き込んだりすることができる。サンプルストレージ媒体はプロセッサに整合される。プロセッサとストレージ媒体はＡＳＩＣ中に存在する。ＡＳＩＣはユーザー装置中に存在する。このほか、プロセッサとストレージ媒体は、ユーザー装置中の個別部品として存在する。さらに、いくつかの態様において、任意の適当なコンピュータプログラム製品は、本発明のひとつ、または、それ以上の態様に関連するコードを有するコンピュータ読み取り可能媒体を有する。いくつかの態様において、コンピュータプログラム製品はパッケージ材を含む。
本明細書中で記述される"一実施例" や "一実施態様" は、実施例と関連する特定の特徴、構造、または、特性が、本発明の少なくともひとつの実施態様中に含まれることを意味するが、それらは、各実施態様中に存在することを示すものではない。よって、本明細書中の異なる場所で出現する"一実施例" や "一実施態様" という語句は、必ずしも、本発明の同一実施態様を示すものではない。
上記の段落は、本発明の多くの態様を記述する。明らかに、本発明の教示は、多種の方式で実現され、且つ、開示される実施態様の任意の特定の配置や機能は、代表的な状況だけを示す。当業者なら理解できるように、本発明で開示される態様すべては、独立して、または、併合して応用される。
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
１００…制御システム
１１０…第一電子装置
１１１…第一処理ユニット
１１２…第一キャッシュメモリユニット
１１３…第一メモリユニット
１２０…キャッシュコヒーレンシ（ＣＣ）インターフェース
１２１…オーダーキュー（Order Queue）
１３０…第二電子装置
１３１…第二処理ユニット
１３２…第二キャッシュメモリユニット
１３３…第二メモリユニット
３００、４００、５００…フローチャート

Claims (19)

  1. キャッシュコヒーレンシの制御方法であって、
    第一電子装置が、キャッシュコヒーレンシ（ＣＣ）インターフェースにより、第二電子装置に結合されるとき、前記第一電子装置により、リンク接続要求を前記第二電子装置に送信する工程と、
    前記リンク接続要求にしたがって、前記ＣＣインターフェースにより、前記第一電子装置と前記第二電子装置間のリンクを構築する工程と、
    前記リンクを構築後、前記第二電子装置の第二処理ユニットにより、前記第一電子装置の第一オペレーティングシステムを操作する工程と、
    を有することを特徴とする制御方法。
  2. さらに、
    前記第一電子装置の前記第一オペレーティングシステムが、前記第二電子装置の前記第二処理ユニットにより操作されるとき、前記ＣＣインターフェースにより、前記第一電子装置と前記第二電子装置間のデータコヒーレンスを維持する工程を有することを特徴とする請求項１に記載の制御方法。
  3. さらに、
    前記第一電子装置の前記第一オペレーティングシステムが、前記第二電子装置の前記第二処理ユニットにより操作される前、前記第一オペレーティングシステムにより、列挙操作を、前記第二電子装置の複数のハードウェア素子に実行して、前記第一オペレーティングシステムが、前記第二電子装置で操作できるようにする工程を有することを特徴とする請求項１に記載の制御方法。
  4. 前記列挙操作は、さらに、
    前記第二電子装置の特定のドライバにより、前記第二電子装置の前記ハードウェア素子を再初期化する工程を有する工程を有することを特徴とする請求項３に記載の制御方法。
  5. さらに、
    前記第一電子装置の前記第一オペレーティングシステムが、前記第二電子装置の前記第二処理ユニットにより操作される前、前記第二電子装置により、前記第二電子装置の第二オペレーティングシステムの状態情報を予め保存する工程を有することを特徴とする請求項１に記載の制御方法。
  6. 前記リンクが構築された後、前記第一電子装置の第一処理ユニットは、前記第二電子装置の前記第二処理ユニットと共同操作するか、または、スリープモードに入ることを特徴とする請求項１に記載の制御方法。
  7. さらに、
    前記リンクを切断したい場合、リンク切断要求を、前記第一電子装置に送信する工程と、
    前記ＣＣインターフェースにより、前記第一電子装置と前記第二電子装置間のデータを同期化する工程、および、
    前記リンクの切断後、前記第一電子装置を正常モードに回復させ、前記第二電子装置の第二オペレーティングシステムの状態情報を回復させる工程、
    を有することを特徴とする請求項１に記載の制御方法。
  8. さらに、
    前記第二電子装置の前記第二処理ユニットと前記第一電子装置の第一処理ユニットにより、対称型マルチプロセッサ(ＳＭＰ)モード、または、キャッシュコヒーレンシ非均質メモリアクセス (ccNUMA)モードで、前記第一電子装置の前記第一オペレーティングシステムを操作する工程を有することを特徴とする請求項１に記載の制御方法。
  9. 前記ＣＣインターフェースは、有線通信、または、無線通信方式で、前記リンクを構築することを特徴とする請求項１に記載の制御方法。
  10. さらに、
    前記リンクを構築後、前記ＣＣインターフェースを通じて、前記第二電子装置の前記第二処理ユニットにより、前記第一電子装置の第一キャッシュメモリユニットにアクセスする工程を有することを特徴とする請求項１に記載の制御方法。
  11. さらに、
    前記第一電子装置の前記第一キャッシュメモリユニットが、前記ＣＣインターフェースを通じて、前記第二電子装置の前記第二処理ユニットにより、アクセスされるとき、アクセス対象のデータを前記第一キャッシュメモリユニットが有さない場合、前記第一電子装置の第一メモリユニットにアクセスする工程を有することを特徴とする請求項１０に記載の制御方法。
  12. 前記リンクを構築後、前記ＣＣインターフェースを通じて、前記第二電子装置の前記第二処理ユニットにより、前記第一電子装置の前記第一キャッシュメモリユニットにアクセスする前記工程は、さらに、
    前記第二処理ユニットにより、メモリアクセス要求を前記ＣＣインターフェースに送信する工程と、
    前記ＣＣインターフェースにより、前記メモリアクセス要求を記録、ならびに、ソートする工程と、
    前記メモリアクセス要求のアドレスが、前記第一電子装置、または、前記第二電子装置に属するか判断する工程と、
    を有することを特徴とする請求項１０に記載の制御方法。
  13. 前記リンクを構築後、前記ＣＣインターフェースを通じて、前記第二電子装置の前記第二処理ユニットにより、前記第一電子装置の前記第一キャッシュメモリユニットにアクセスする前記工程は、さらに、
    前記メモリアクセス要求の前記アドレスが前記第一電子装置に属する場合、前記ＣＣインターフェースにより、前記メモリアクセス要求を前記第一キャッシュメモリユニットに送信する工程と、
    前記第一キャッシュメモリユニットが、前記メモリアクセス要求の要求データを有さない場合、前記メモリアクセス要求を、前記第一電子装置の第一メモリユニットに送信する工程と、
    を有することを特徴とする請求項１２に記載の制御方法。
  14. 前記リンクを構築後、前記ＣＣインターフェースを通じて、前記第二電子装置の前記第二処理ユニットにより、前記第一電子装置の前記第一キャッシュメモリユニットにアクセスする前記工程は、さらに、
    前記第二処理ユニットにより、メモリアクセス要求 を前記ＣＣインターフェースに送信する工程と、
    前記第一電子装置により、別のメモリアクセス要求を前記ＣＣインターフェースに送信する工程と、
    前記ＣＣインターフェースにより、前記メモリアクセス要求と前記の別のメモリアクセス要求を順にソートする工程、および、
    ソート結果を、前記第一電子装置と前記第二電子装置に送信する工程、
    を有することを特徴とする請求項１０に記載の制御方法。
  15. 前記メモリアクセス要求と前記別のメモリアクセス要求の完成が要求されるメモリアクセス要求の順序にしたがって、前記ＣＣインターフェースは、前記メモリアクセス要求と前記別のメモリアクセス要求をソートすることを特徴とする請求項１４に記載の制御方法。
  16. 前記の別のメモリアクセス要求は、前記第一電子装置の外部装置により送信されることを特徴とする請求項１４に記載の制御方法。
  17. キャッシュコヒーレンシの制御システムであって、
    リンク接続要求を送信して、リンクを構築する第一電子装置と、
    前記リンク接続要求にしたがって、前記リンクを構築するキャッシュコヒーレンシ（ＣＣ）インターフェース、および、
    第二処理ユニットを有する第二電子装置、を有し、
    前記ＣＣインターフェースにより、前記第一電子装置が前記第二電子装置に結合されるとき、前記第一電子装置は、前記リンク接続要求を前記第二電子装置に送信して、前記リンクを構築し、および、前記リンク構築後、前記第二処理ユニットが、前記第一電子装置の第一オペレーティングシステムを操作することを特徴とする制御システム。
  18. 前記第一電子装置の前記第一オペレーティングシステムが、前記第二電子装置の前記第二処理ユニットにより操作される前、前記第一オペレーティングシステムに基づいて、列挙操作を前記第二電子装置の複数のハードウェア素子に実行して、前記第一オペレーティングシステムが、前記第二電子装置で操作できるようにすることを特徴とする請求項１７に記載の制御システム。
  19. 前記リンクを構築後、前記ＣＣインターフェースにより、前記第二電子装置の前記第二処理ユニットが、前記第一電子装置の第一キャッシュメモリユニットにアクセスすることを特徴とする請求項１７に記載の制御システム。
JP2015224492A 2014-11-28 2015-11-17 キャッシュコヒーレンシの制御システムと制御方法 Active JP6092352B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201410709312.XA CN104375963B (zh) 2014-11-28 2014-11-28 基于缓存一致性的控制***和方法
CN201410709312.X 2014-11-28

Publications (2)

Publication Number Publication Date
JP2016103273A JP2016103273A (ja) 2016-06-02
JP6092352B2 true JP6092352B2 (ja) 2017-03-08

Family

ID=52554890

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015224492A Active JP6092352B2 (ja) 2014-11-28 2015-11-17 キャッシュコヒーレンシの制御システムと制御方法

Country Status (6)

Country Link
US (1) US10044829B2 (ja)
EP (1) EP3040869A1 (ja)
JP (1) JP6092352B2 (ja)
KR (1) KR101781271B1 (ja)
CN (1) CN104375963B (ja)
TW (2) TWI637616B (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6189267B2 (ja) * 2014-08-20 2017-08-30 株式会社東芝 情報処理装置、方法およびプログラム
CN109844719A (zh) * 2016-10-26 2019-06-04 斯浦威科技有限公司 用于设备的互操作性和同步的***和方法
CN110990063B (zh) * 2019-11-28 2021-11-23 中国科学院计算技术研究所 一种用于基因相似性分析的加速装置、方法和计算机设备
WO2023200425A1 (en) * 2022-04-11 2023-10-19 Hewlett-Packard Development Company, L.P. Direct point-to-point computing device bridges

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6279087B1 (en) * 1997-12-22 2001-08-21 Compaq Computer Corporation System and method for maintaining coherency and improving performance in a bus bridge supporting write posting operations
US7143408B2 (en) * 2001-08-27 2006-11-28 Hewlett-Packard Development Company, L.P. Software installation for hardware devices
US7149857B2 (en) * 2002-05-14 2006-12-12 Micron Technology, Inc. Out of order DRAM sequencer
US6938139B2 (en) 2002-06-21 2005-08-30 Jp Morgan Chase Bank Method and system for data element change across multiple instances of data base cache
US6950913B2 (en) 2002-11-08 2005-09-27 Newisys, Inc. Methods and apparatus for multiple cluster locking
US7568073B2 (en) * 2006-11-06 2009-07-28 International Business Machines Corporation Mechanisms and methods of cache coherence in network-based multiprocessor systems with ring-based snoop response collection
US8762999B2 (en) * 2007-09-27 2014-06-24 Oracle America, Inc. Guest-initiated resource allocation request based on comparison of host hardware information and projected workload requirement
JP2009157802A (ja) * 2007-12-27 2009-07-16 Kyocera Corp 携帯端末および情報処理装置
JP5116496B2 (ja) * 2008-01-30 2013-01-09 京セラ株式会社 情報処理装置および携帯端末
US9015446B2 (en) * 2008-12-10 2015-04-21 Nvidia Corporation Chipset support for non-uniform memory access among heterogeneous processing units
US8397229B2 (en) * 2009-01-25 2013-03-12 Netspectrum Inc. System and methods for migrating independently executing program into and out of an operating system
WO2011032593A1 (en) * 2009-09-17 2011-03-24 Nokia Corporation Multi-channel cache memory
US8533505B2 (en) * 2010-03-01 2013-09-10 Arm Limited Data processing apparatus and method for transferring workload between source and destination processing circuitry
US8719455B2 (en) * 2010-06-28 2014-05-06 International Business Machines Corporation DMA-based acceleration of command push buffer between host and target devices
EP2570920A1 (en) 2011-09-16 2013-03-20 France Télécom System and method for cross-platform application execution and display
DE102011113644A1 (de) * 2011-09-19 2013-03-21 Rheinmetall Soldier Electronics Gmbh Vorrichtung zur Identifizierung und Kommunikation
JP5742651B2 (ja) * 2011-10-15 2015-07-01 コニカミノルタ株式会社 画像処理装置、連携方法および連携プログラム
US20130117511A1 (en) * 2011-11-08 2013-05-09 Arm Limited Data processing apparatus and method
US8578129B2 (en) * 2011-12-14 2013-11-05 Advanced Micro Devices, Inc. Infrastructure support for accelerated processing device memory paging without operating system integration
US9110830B2 (en) 2012-01-18 2015-08-18 Qualcomm Incorporated Determining cache hit/miss of aliased addresses in virtually-tagged cache(s), and related systems and methods
CN104756078B (zh) * 2012-08-20 2018-07-13 唐纳德·凯文·卡梅伦 处理资源分配的装置和方法
CN103544269B (zh) * 2013-10-17 2017-02-01 华为技术有限公司 目录的存储方法、查询方法及节点控制器

Also Published As

Publication number Publication date
KR101781271B1 (ko) 2017-09-22
US20160156734A1 (en) 2016-06-02
EP3040869A1 (en) 2016-07-06
TWI521348B (zh) 2016-02-11
US10044829B2 (en) 2018-08-07
CN104375963B (zh) 2019-03-15
JP2016103273A (ja) 2016-06-02
TWI637616B (zh) 2018-10-01
CN104375963A (zh) 2015-02-25
TW201620284A (zh) 2016-06-01
TW201619833A (zh) 2016-06-01
KR20160064982A (ko) 2016-06-08

Similar Documents

Publication Publication Date Title
US10659200B2 (en) Companion application for activity cooperation
US11134113B2 (en) User interface content state synchronization across devices
US9438697B2 (en) User interface content state synchronization across devices
JP6092352B2 (ja) キャッシュコヒーレンシの制御システムと制御方法
JP6366717B2 (ja) 複数のデバイスにわたる複数のメモリリソースを構成するための技術
EP3149579A1 (en) Activity continuation between electronic devices
TW201510742A (zh) 分散式作業系統
CN104407995B (zh) 基于缓存一致性的控制***和方法
EP3262581A1 (en) Opening new application window in response to remote resource sharing
US20240195857A1 (en) User Interface Content State Synchronization Across Devices
TWI505100B (zh) 在區域網路中進行資料分享與數據同步的方法
KR20110020395A (ko) 컴퓨터시스템 및 그 제어방법
CN109413180B (zh) 一种数据采集方法、***及设备和存储介质
WO2013016949A1 (en) User interface content state synchronization across devices
WO2024032513A1 (zh) 资源管控方法、电子设备、存储介质及程序产品
CN117806687A (zh) 一种终端、服务器及数据更新方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160930

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161019

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161221

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170111

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170208

R150 Certificate of patent or registration of utility model

Ref document number: 6092352

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250