JP6088269B2 - D / A converter - Google Patents
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Description
本発明はCMOS集積回路等により構成されるD/A変換器に関し、特に高速高精度(10ビット,1MS/s以上)小面積の両立を要求されるD/A変換器に関する。 The present invention relates to a D / A converter constituted by a CMOS integrated circuit or the like, and more particularly, to a D / A converter that requires high speed and high precision (10 bits, 1 MS / s or more) and a small area.
近年では、センサシステムや制御系システム等の幅広い応用において、A/D変換器やD/A変換器が使われる機会が多くなってきている。特に逐次比較型A/D変換器においては、小面積で低消費電力である特徴により、個別部品の汎用A/D変換器からマイコンやASSP等の大規模集積回路まで幅広く使用されている。逐次比較型A/D変換器に求められる性能は、微分非直線性DNLと積分非直線性INLが良好でかつ、高速動作することが挙げられる。微分非直線性DNLは隣接する2個の入力コード間での実際のステップサイズと理想的な1LSB変化との差分を示し、積分非直線性INLは負のフルスケールと正のフルスケールを結ぶ直線からの最大偏差(LSB単位)の大きさを示す。 In recent years, A / D converters and D / A converters are increasingly used in a wide range of applications such as sensor systems and control systems. In particular, successive approximation type A / D converters are widely used from general-purpose A / D converters of individual parts to large-scale integrated circuits such as microcomputers and ASSPs because of their small area and low power consumption. The performance required for the successive approximation type A / D converter is that the differential nonlinearity DNL and the integral nonlinearity INL are good and operate at high speed. The differential nonlinearity DNL indicates the difference between the actual step size between two adjacent input codes and the ideal 1LSB change, and the integral nonlinearity INL is a straight line connecting the negative full scale and the positive full scale. Indicates the magnitude of the maximum deviation from LSB (in LSB units).
逐次比較型A/D変換器では、D/A変換器の性能がA/D変換器全体の性能に直接反映されるため、高性能なD/A変換器が必要になる。D/A変換器は特許文献1に記載のように容量型と抵抗型の二つに大別されるが、容量分圧型D/A変換器単体もしくは抵抗型D/A変換器単体といった、単純な構成で高精度D/A変換器を組もうとすると、容量の個数が多くなったりスイッチ個数が増えたりして、チップ面積増大につながってしまう。例えば10ビットD/A変換器を容量のみで構成した場合、集積回路では面積の大きい容量が1024個も必要となるし、抵抗分割型で組んだ場合も少なくとも1023個以上のスイッチが必要となる。
In the successive approximation A / D converter, the performance of the D / A converter is directly reflected in the performance of the entire A / D converter, and thus a high-performance D / A converter is required. The D / A converter is roughly classified into a capacitive type and a resistance type as described in
そこで、特許文献1、特許文献2、非特許文献1に紹介されるように、低精度側(上位ビット)の変換と高精度側(下位ビット)の変換にそれぞれ別々のD/A変換器を用いて構成することで面積増大を回避している方式が多くみられる。
Therefore, as introduced in
比較的高速動作が可能なハイブリッド型D/A変換器として、入力コードのうちの上位ビットの変換には容量分圧型D/A変換器を用い、下位ビットの変換にはR−2R型D/A変換器を用いたものがある。図8にその一例を示す。このD/A変換器は10ビットの場合である。 As a hybrid type D / A converter capable of relatively high speed operation, a capacitive voltage dividing type D / A converter is used for conversion of the upper bits of the input code, and an R-2R type D / A is used for conversion of the lower bits. Some use an A converter. An example is shown in FIG. This D / A converter is a case of 10 bits.
容量分圧型D/A変換器10は入力コードDin[9:5]が入力し、バイナリで重みづけされた5個の容量(C,2C,4C,8C,16C)および結合容量Cp(=C)と、当該重み付けされた5個の容量(C,2C,4C,8C,16C)が接続され入力コードDin[9:5]により駆動されるスイッチSW5〜SW9とで構成される。スイッチSW5〜SW9は当該各容量の片端を寄生抵抗RPHを介して高電位参照電圧VRHに又は低電位参照電圧VRLに接続する。なお、ここでは参照電流配線に存在する寄生抵抗を、簡略化のために、RPHで代表して示した。
The capacity-dividing D /
容量分圧型D/A変換器10の出力電圧は容量分圧により決まり、例えば高電位参照電圧VRHへ接続された容量がα個だとすると、その出力電圧Voutは、
Vout=Vref×α/32 (1)
となる。Vrefは参照電圧であり、高位参照電圧VRHと低位参照電圧VRLとの電位差である。容量はバイナリで重みづけされているため、入力コードDin[9:5]によって、
α=Din[9]×16+Din[8]×8+Din[7]×4+Din[6]×2
+Din[5]×1 (2)
となるのでD/A変換器として動作する。
The output voltage of the capacitive voltage dividing type D /
Vout = Vref × α / 32 (1)
It becomes. Vref is a reference voltage, which is a potential difference between the high-level reference voltage VRH and the low-level reference voltage VRL. Since the capacity is binary weighted, the input code Din [9: 5]
α = Din [9] × 16 + Din [8] × 8 + Din [7] × 4 + Din [6] × 2
+ Din [5] × 1 (2)
Therefore, it operates as a D / A converter.
一方、入力コードDin[4:0]が入力するR−2R型D/A変換器20は、抵抗値がRと2Rの抵抗をはしご状につなげて構成され、2Rの抵抗は終端部分を除いて入力コードDin[4:0]により駆動されるスイッチSW0〜SW4へ接続されている。スイッチSW0〜SW4は当該2Rの抵抗の片端を、寄生抵抗RPHを介して高電位参照電圧VRHに又は低電位参照電圧VRLに接続する。
On the other hand, the R-2R type D /
R−2R型D/A変換器20の出力電圧はVA、入力コードDin[4:0]によって、
VA=Vref×(Din[4]×16+Din[3]×8+Din[2]×4
+Din[1]×2+Din[0]×1)/32 (3)
となるため、D/A変換器として動作する。
The output voltage of the R-2R type D /
VA = Vref × (Din [4] × 16 + Din [3] × 8 + Din [2] × 4
+ Din [1] × 2 + Din [0] × 1) / 32 (3)
Therefore, it operates as a D / A converter.
また、電圧VAは容量Cpのボトムプレートへ接続されており、その電圧VAは、1/32にスケーリングされるため、出力電圧Voutは、
Vout=(Vref×α/32)+(Vref×VA/32) (4)
となり、10ビットD/A変換器として動作する。
Further, since the voltage VA is connected to the bottom plate of the capacitor Cp, and the voltage VA is scaled to 1/32, the output voltage Vout is
Vout = (Vref × α / 32) + (Vref × VA / 32) (4)
And operates as a 10-bit D / A converter.
容量分圧型D/A変換器10とR−2R型D/A変換器20はともに、面積の大きい受動素子の個数が少ない構成であるから小面積で実装できる。具体的には、図8に示すように、上位5ビットを容量分圧型D/A変換器10で、下位5ビットをR−2R型D/A変換器20で構成した場合、面積の大きい容量は、16C、8C、4C、2C、C、CPにそれぞれ16個、8個、4個、2個、1個、1個の容量値Cの容量を使用するときは32個、抵抗2RにRの抵抗を2個使用するときは抵抗は16個のみで構成可能である。
Since both the capacitive voltage dividing type D /
R−2R型D/A変換器20の欠点は、各抵抗値がR,2Rの抵抗の重み付けが変化すると線形性が劣化してしまうことである。そのため、線形性向上のために、各抵抗のマッチングが良くなるようにレイアウト設計上で工夫したり、スイッチサイズを調整してそのON抵抗に対しての考慮を十分に行ったりする必要がある。一方で、今回のようなハイブリッド型のD/A変換器に使われるR−2R型D/A変換器20の場合、抵抗値のばらつきとスイッチのON抵抗に関しては、特に性能上問題にはならない程度に緩和される。例えば、図8に示す構成の場合、R−2R型D/A変換器20の精度は5ビットを満たすように設計すれば済む。
The disadvantage of the R-2R type D /
しかし、R−2R型D/A変換器20では、入力コードに依存して参照電圧配線に流れる電流量が変動してしまう問題がある。この電流量の変動によって、参照電圧配線が持つ寄生抵抗RPHによる電圧降下も変動し、R−2R型D/A変換器20に加わる各入力コードの参照電圧が変動してしまう。その結果、D/A変換器全体としての積分非直線性INLと微分非直線性DNLに悪影響を及ぼすこととなる。特に、微分非直線性DNLの劣化が問題であり、1LSBより大きくなると単調増加性が損なわれ、逐次比較型A/D変換器に応用した場合に、ミッシングコードが発生てしまうため、本発明では微分非直線性DNLの改善に着目した。
However, the R-2R type D /
この現象を図8に示した構成を例に、図9に示した参照電流に対しての等価回路を用いて説明する。図9には、ぞれぞれの入力コードに対してのR−2R型D/A変換器20の等価回路が示されている。なお、図8に示したD/A変換器の構成では、前記したように簡略化のため、高電位参照電圧VRH側の寄生抵抗RPHのみを考慮することとし、容量分圧型D/A変換器10には電流が流れないため、入力コードは下位5ビット分のみを考慮することとする。
This phenomenon will be described with reference to the equivalent circuit for the reference current shown in FIG. 9, taking the configuration shown in FIG. 8 as an example. FIG. 9 shows an equivalent circuit of the R-2R type D /
入力コード“00000”の場合、全てのスイッチは寄生抵抗RPHを介して高電位参照電圧VRH側に固定されるため電流は0Aである。続いて入力コード“00001”の場合、スイッチSW0のみが高電位参照電圧VRH側(電圧VH側)に切り替えられることから、約Vref/3Rの電流が流れる。入力コード“00010”の場合、スイッチSW1のみが高電位参照電圧VRH側(電圧VH側)に切り替えられることから、約Vref/3Rの電流が流れる。入力コード“00011”の場合、スイッチSW0とSW1のみが高電位参照電圧VRH側(電圧VH側)に切り替えれることから、約Vref/2Rの電流へ変化する。入力コード“00100”では、スイッチSW2のみが高電位参照電圧VRH側(電圧VH側)に切り替えられることから、電流はVref/3Rとなる。このように高電位参照電圧VRH、低位参照電圧VRL側にそれぞれ接続される抵抗の個数が、入力コードに応じて変わっていくため、寄生抵抗RPHに流れる参照電流が入力コードに依存して変動してしまう。 In the case of the input code “00000”, all switches are fixed to the high potential reference voltage VRH side through the parasitic resistance RPH, and therefore the current is 0A. Subsequently, in the case of the input code “00001”, only the switch SW0 is switched to the high potential reference voltage VRH side (voltage VH side), so that a current of about Vref / 3R flows. In the case of the input code “00010”, since only the switch SW1 is switched to the high potential reference voltage VRH side (voltage VH side), a current of about Vref / 3R flows. In the case of the input code “00011”, since only the switches SW0 and SW1 are switched to the high potential reference voltage VRH side (voltage VH side), the current changes to a current of about Vref / 2R. In the input code “00100”, since only the switch SW2 is switched to the high potential reference voltage VRH side (voltage VH side), the current becomes Vref / 3R. As described above, since the number of resistors connected to the high potential reference voltage VRH and the low reference voltage VRL side changes according to the input code, the reference current flowing through the parasitic resistance RPH varies depending on the input code. End up.
ここで、R=3kΩ、Vref=5.0Vとしたときの参照電流を図10(a)に示す。電流値が最も大きく変化するのは、入力コードが“00000”(=0)から“00001”(=1)に切り替わる部分と、入力コードが“01111”(=15)から“10000”(=16)に切り替わる部分であり、その変化分は約0.6mA(=Vref/3R)である。この部分での微分非直線性DNLの劣化が最も大きく、(Vref/3R)×RPHの微分非直線性DNL劣化に繋がる。 Here, FIG. 10A shows a reference current when R = 3 kΩ and Vref = 5.0V. The current value changes most greatly when the input code is switched from “00000” (= 0) to “00001” (= 1) and when the input code is “01111” (= 15) to “10000” (= 16 ), And the amount of change is approximately 0.6 mA (= Vref / 3R). The degradation of the differential non-linear DNL in this portion is the largest, leading to the differential non-linear DNL degradation of (Vref / 3R) × RPH.
寄生抵抗RPH=5Ωとし、10ビットD/A変換器として動作させた場合の微分非直線性DNLの一例を図11(a)に、積分非直線性INLの一例を図12(a)に示す。これらの特性では、積分非直線性INL/微分非直線性DNLが32コ−ド周期であることと、出力電圧に比例して誤差が大きくなることの2つが確認できる。32入力コード周期で劣化が起きているのはR−2R型D/A変換器20と容量分圧型D/A変換器10の切り替わり周期に相当している。積分非直線性INLの波形を確認すると、図10(a),(d)の電流波形と一致していることから、R−2R型D/A変換器20の参照電流変動による誤差であることが確認できる。出力電圧(入力コード相当)に比例して微分非直線性DNLの劣化が大きくなっているのは、高い出力電圧になるほど、寄生抵抗RPHによる電圧降下の影響が大きくなり、微分非直線性DNL劣化が大きくなるためで、高電位参照電圧VRH側に近い部分で最大約0.5LSBになってしまっている。
FIG. 11A shows an example of the differential nonlinear DNL and FIG. 12A shows an example of the integral nonlinear INL when the parasitic resistance RPH = 5Ω is set to operate as a 10-bit D / A converter. . In these characteristics, it can be confirmed that the integral nonlinearity INL / differential nonlinearity DNL is 32 code cycles and that the error increases in proportion to the output voltage. The deterioration in 32 input code cycles corresponds to the switching cycle between the R-2R type D /
この誤差電圧Verrを数式で表すと、
Verr=Iref×RPH×Vout/Vref (5)
のようになる。Irefは寄生抵抗RPHに流れる参照電流である。
This error voltage Verr is expressed by a mathematical formula.
Verr = Iref × RPH × Vout / Vref (5)
become that way. Iref is a reference current flowing through the parasitic resistance RPH.
式(5)から、積分非直線性INL、微分非直線性DNLは、
INL[i]=Iref[i]×RPH×Vout[i]×β×1024/Vref2
(6)
DNL[i]=INL[i]−INL[i−1] (7)
の数式で表される。ここでiは0〜1023までの整数とし、INL[i]は入力コードiの積分非直線性、DNL[i]は入力コードiの微分非直線性である。βは積分非直線性INLを入力コード0と入力コード1023とで0となるようにフィッティング(両端フィット)し、誤差電圧Verrからフルスケール誤差を取り除くための係数である(このケースでのオフセット誤差は0)。
From equation (5), the integral nonlinearity INL and the differential nonlinearity DNL are
INL [i] = Iref [i] × RPH × Vout [i] × β × 1024 / Vref 2
(6)
DNL [i] = INL [i] −INL [i−1] (7)
It is expressed by the following formula. Here, i is an integer from 0 to 1023, INL [i] is the integral nonlinearity of the input code i, and DNL [i] is the differential nonlinearity of the input code i. β is a coefficient for fitting the integral nonlinearity INL so that it becomes 0 with the
参照電流変動に起因する誤差電圧Verrを小さくするためには、寄生抵抗RPHを小さくする方法が考えられるが、使い勝手が悪くなったりコストアップに繋がってしまったりする。例えば、寄生抵抗RPHを小さくする1つの方法として、R−2R型D/A変換器20と容量分圧型D/A変換器10の参照電圧配線を分離する方法がある。この方法では、R−2R型D/A変換器20と容量分圧型D/A変換器10の参照電圧端子を2つに分離し、PCBボード上にてスターコネクションすることになる。しかし、この方法ではICのピンを増設せねばならず、コストアップにつながってしまう問題がある。また、もう1つの方法としては、抵抗値を下げるために、配線を太くしたりパッケージ上でのワイヤボンディングを短くしたりして、参照電圧配線のドライブ能力を強くする等の工夫である。しかし、この場合においても、集積回路単体での問題は解決できるものの、前段回路のインピーダンスを十分に下げないといけないことから、高価な参照バッファが必要になってしまう。このように、いずれの手法においても、コストアップの問題や外部回路の改良が必要になるから、使い勝手が悪くなり根本的解決にはならない。
In order to reduce the error voltage Verr caused by the reference current fluctuation, a method of reducing the parasitic resistance RPH is conceivable, but the usability is deteriorated or the cost is increased. For example, as one method of reducing the parasitic resistance RPH, there is a method of separating the reference voltage wirings of the R-2R type D /
本発明の目的は、入力コードに応じて寄生抵抗に加算供給する電流を調整することにより、R−2R型D/A変換器に印加する参照電圧が入力コードに依存しないようにし、線形性を大きく向上させたD/A変換器を提供することである。 The object of the present invention is to adjust the current to be added to the parasitic resistance according to the input code so that the reference voltage applied to the R-2R type D / A converter does not depend on the input code, and linearity is improved. It is to provide a greatly improved D / A converter.
上記目的を達成するために、請求項1にかかる発明は、参照電流配線に接続され、入力データの上位kビットのD/A変換を行う容量分圧型D/A変換器と、前記参照電流配線に接続され、前記入力データの残余の下位mビットのD/A変換を行うR−2R型D/A変換器とを備え、前記容量分圧型D/A変換器の出力電圧と前記R−2R型D/A変換器の出力電圧を加算して出力電圧とするD/A変換器において、前記参照電流配線の寄生抵抗に補正電流を追加供給するよう前記R−2R型D/A変換器に対して並列接続された電流平滑化回路を設け、該電流平滑化回路は、前記下位mビットのデータに応じた補正電流を前記寄生抵抗に追加供給する回路であって、偶数番目の入力コードに相当する参照電流が流れる際に、当該参照電流が小さいほど前記補正電流の値を大きくすることを特徴とする。
請求項2にかかる発明は、請求項1に記載のD/A変換器において、前記電流平滑化回路は、前記R−2R型D/A変換器に対して並列接続された可変抵抗回路と、前記下位mビットの入力コードに応じて前記可変抵抗回路の抵抗値を切り替えるエンコーダとを備えることを特徴とする。
請求項3にかかる発明は、請求項1に記載のD/A変換器において、前記電流平滑化回路は、前記R−2R型D/A変換器に対して並列接続された可変電流源回路と、前記下位mビットの入力データに応じて前記可変電流源回路の電流値を切り替えるエンコーダとを備えることを特徴とする。
請求項4にかかる発明は、請求項1、2、又は3に記載のD/A変換器において、電流平滑化回路は、前記下位mビットの入力データが3ビットの場合、前記入力データが“000”のときに3×IHKの補正電流を、前記入力データが“100”のときに2×IHKの補正電流を、前記入力データが“010”又は“110”のときに1×IHKの補正電流を、前記入力データが“001”又は“011”又は“101”又は“111”のときに0×IHKの補正電流を、前記寄生抵抗にそれぞれ追加供給することを特徴とする。ただし、R−2R型D/A変換器の単位抵抗の値をRとし、参照電圧をVrefとするとき、IHK=Vref/9Rとする。
In order to achieve the above object, according to a first aspect of the present invention, there is provided a capacitive voltage dividing type D / A converter connected to a reference current wiring and performing higher-order k-bit D / A conversion of input data, and the reference current wiring. An R-2R type D / A converter that performs D / A conversion of the remaining lower m bits of the remaining input data, and outputs the output voltage of the capacitive voltage dividing type D / A converter and the R-2R In the D / A converter which adds the output voltage of the type D / A converter to obtain the output voltage, the R-2R type D / A converter is supplied with additional correction current to the parasitic resistance of the reference current wiring. a current smoothing circuit connected in parallel for providing, said current smoothing circuit is a circuit additionally supplying a correction current corresponding to the data of the lower m bits to the parasitic resistance, the even-numbered input code When the corresponding reference current flows, the reference current Characterized by increasing the value of the correction current as again.
The invention according to
According to a third aspect of the present invention, in the D / A converter according to the first aspect, the current smoothing circuit includes a variable current source circuit connected in parallel to the R-2R type D / A converter. characterized by Rukoto an encoder to switch the current value of the variable current source circuit according to the input data of the lower m bits.
According to a fourth aspect of the present invention, in the D / A converter according to the first, second, or third aspect, the current smoothing circuit is configured such that when the lower m bits of input data is 3 bits, the input data is “ 3 × IHK correction current when 000 ”, 2 × IHK correction current when the input data is“ 100 ”, and 1 × IHK correction when the input data is“ 010 ”or“ 110 ” current, a correction current of 0 × IHK when the input data is "001" or "011" or "101" or "111", characterized that you add supplied to the parasitic resistances. However, when the value of the unit resistance of the R-2R type D / A converter is R and the reference voltage is Vref, IHK = Vref / 9R.
本発明によれば、R−2R型D/A変換器の入力コード依存の参照電流変動を電流平滑化回路により抑制することができ、R−2R型D/A変換器に印加する参照電圧が入力コードに依存しなくなり、D/A変換器の線形性を改善することができる。また、電流平滑化回路は面積が小さく構成も単純にできるため、小面積・低コストでD/A変換器への実装が可能となる。さらに、電流平滑化回路の回路構成において、抵抗値が9Rの抵抗と入力コードで電流値を切り替えるスイッチとを用いることにより、R−2R型D/A変換器の参照電流の変動に対する平滑化を効果的に行うことができる。 According to the present invention, the input current dependent reference current fluctuation of the R-2R type D / A converter can be suppressed by the current smoothing circuit, and the reference voltage applied to the R-2R type D / A converter is It becomes independent of the input code, and the linearity of the D / A converter can be improved. Further, since the current smoothing circuit has a small area and can be simply configured, it can be mounted on a D / A converter with a small area and a low cost. Furthermore, in the circuit configuration of the current smoothing circuit, smoothing is performed with respect to fluctuations in the reference current of the R-2R type D / A converter by using a resistor having a resistance value of 9R and a switch for switching the current value by an input cord. Can be done effectively.
本発明では前記した問題を考慮して、参照電圧配線へ流れる電流の変動をキャンセルする手法を提案する。この方法では電流の変動そのものを小さくすることができるため、上記の問題をキャンセルした分だけ緩和することが可能となる。 In the present invention, a method for canceling the fluctuation of the current flowing through the reference voltage wiring is proposed in consideration of the above-described problems. In this method, since the current fluctuation itself can be reduced, the above problem can be alleviated by the amount canceled.
まず、図10(a)に、前述したように、図8に示した回路構成におけるR−2R型D/A変換器20の参照電流のシミュレーション結果を示す。結果を見ると分かるとおり、R−2R型D/A変換器20の参照電流は、入力コードが偶数時に小さく奇数時に大きくなる傾向がある。さらに、入力コードが2の倍数、4の倍数、8の倍数の順番で参照電流の変動が1倍、約2倍、約3倍と大きくなっていることが確認できる。本発明ではこのことに着目し、電流が小さい偶数番目の入力コードに当たる参照電流が流れる寄生抵抗RPHに、図10(b)のようなパターンの補正電流を足しこむことにより、入力コード全体にわたって寄生抵抗RPHに流れる電流の変動を小さくすることを図ったものである。
First, FIG. 10A shows a simulation result of the reference current of the R-2R type D /
本発明では上記問題を解決するため、図1に示すように、容量分圧型D/A変換器10とR−2R型D/A変換器20からなるnビットD/A変換器に加え、R−2R型D/A変換器20に流れる参照電流に対して寄生抵抗RPHにおいて補正電流を加算する電流平滑化回路30を、R−2R型D/A変換器20に並列接続して構成したものである。なお、図1においてnは例えば10以上の整数であり、上位ビットのビット数はk、下位ビットのビット数はmであり、k+m=nである。
In the present invention, in order to solve the above problem, as shown in FIG. 1, in addition to an n-bit D / A converter including a capacitive voltage dividing D /
電流の加算量は、R−2R型D/A変換器20の下位mビットの入力コードに依存するものとし、隣接入力コードで参照電流が負方向へ変化した時に、おおよそその分の電流を加算することによって、隣接入力コード間での寄生抵抗RPHに流れる電流変化を小さくし、R−2R型D/A変換器20に印加する参照電圧の変動を抑えて、微分非直線性DNLの誤差の改善を意図したものである。また、入力コード全体を通しての電流変動の抑制効果も期待できることから、積分非直線性INLの誤差の改善も意図しているといえる。
The amount of current addition depends on the low-order m-bit input code of the R-2R type D /
<原理構成>
図2(a)に抵抗変化により補正電流を調整する抵抗駆動型の電流平滑化回路30Aの原理構成を示す。本原理構成では、入力コードDinの下位mビットを入力し、それをエンコーダ31Aでエンコードした結果によって、可変抵抗32Aの抵抗値Rxを切り替えることで、補正電流を変化させる。この方式の場合、R−2R型DA変換器20の電流値変動が抵抗性のものであることから、参照電圧の値に関係なく平滑化の効果が得やすいが、抵抗素子の数が多くなると面積が大きくなる。
<Principle configuration>
FIG. 2A shows the principle configuration of a resistance-driven
図2(b)に電流源電流変化により補正電流を調整する電流駆動型の電流平滑回路30Bの原理構成を示す。本原理構成では、入力コードDinの下位mビットを入力し、それをエンコーダ31Bでエンコードした結果によって、可変電流源32Bの電流値Ixを切り替えることで、補正電流を変化させる。この方式では、参照電圧が変化した際に平滑化の効果が得にくいが、トランジスタにより電流源を構成できることから、小型化に向く。
FIG. 2B shows the principle configuration of a current-driven
<実施例1>
図3(a)に下位ビットが3ビットの場合の抵抗駆動型の電流平滑化回路30Cの具体例を示す。この電流平滑化回路30Cは、インバータINV0,INV1,INV2と、3個の抵抗R0,R1,R2(抵抗値はそれぞれRHKで同じ)と、各入力コードDin[0],Din[1],Din[2]が1のときOFF、0のときONするスイッチSWH0,SWH1,SWH2とにより構成されている。
<Example 1>
FIG. 3A shows a specific example of a resistance-driven
図4に、入力コードDin[2:0]における補正電流の変化を示した。各抵抗R0,R1,R2に流れる電流値をIHKで同じであるとすると、入力コードが“000”のときは(3×IHK)の電流、“100”のときは(2×IHK)の電流、“010”、“110”のときは(1×IHK)の電流、その他のときは(0×IHK)の電流となり、これが寄生抵抗RPHに流れる電流に対して足しこまれることになる。 FIG. 4 shows a change in the correction current in the input code Din [2: 0]. Assuming that the current values flowing through the resistors R0, R1, and R2 are the same at IHK, when the input code is “000”, the current is (3 × IHK), and when the input code is “100”, the current is (2 × IHK). When “010” or “110”, the current is (1 × IHK), and in other cases, the current is (0 × IHK), which is added to the current flowing through the parasitic resistance RPH.
R−2R型DA変換器20が3ビットの場合は、最も大きい隣接入力コードの電流差がVref/3Rであることと、シミュレーション結果を踏まえて検討した結果、抵抗値RHK=9Rに設定することで平滑化の効果が最適になることが分かった。RHK=9Rとしたときの電流平滑化回路30Cによる補正電流(出力電流)を図10(b)に、参照電流と補正電流の合成電流を図10(c),(d)に示す。図10(c),(d)に示すように、補正する前の図10(a)と比較して、入力コード全体での電流変動が半分以下になっており、各入力コード間の電流変動も小さく抑えられていることが分かる。
When the R-2R
また、図8に示した容量分圧型A/D変換器10とR−2R型D/A変換器20からなる従来のA/D変換器と、これに図3(a)の電流平滑化回路30Cを図1に示すように電流平滑化回路30として組み込んだ本発明のD/A変換器とを動作させた場合での、微分非直線性DNLのシミュレーション結果を図11(b)に示す。図11(a)の従来例の結果と同様の条件(R=3kΩ、RPH=5Ω、RHK=27kΩ,Vref=5.0V)とした。電流平滑化回路30Cが無い場合、図11(a)のように、微分非直線性DNLが最大0.5LSBに大きくなるが、電流平滑化回路30Cがある場合、図11(b)のように微分非直線性DNLが最大で0.2LSBに低下しており、約40%に抑えられていることが分かる。
Further, the conventional A / D converter including the capacitive voltage dividing A /
また、図12(b)に両端フィットの積分非直線性INLのシミュレーション結果を示す。拡大図から図10(a),(b),(c)の参照電流の変動と同じほぼ傾向を持った32入力コード周期で積分非直線性INLが変動していることが確認できるが、図12(b)の場合は変動の絶対値が図12(a)の半分以下となっていることが確認できる。全体の積分非直線性INLからも、図12(b)の場合、+側が抑制されて0LSB付近に抑えられており、改善が確認できる。 Further, FIG. 12B shows a simulation result of the integral nonlinearity INL of both end fitting. From the enlarged view, it can be confirmed that the integral nonlinearity INL fluctuates in 32 input code periods having the same tendency as the fluctuation of the reference current in FIGS. 10 (a), (b), and (c). In the case of 12 (b), it can be confirmed that the absolute value of the fluctuation is not more than half that of FIG. Also from the whole integral nonlinearity INL, in the case of FIG. 12B, the + side is suppressed and is suppressed to around 0LSB, and improvement can be confirmed.
このように、電流平滑化回路30Cは、R−2R型DA変換器20の各入力コードDin[2:0]に対して補正電流を変化させる回路である。この補正電流をD/A変換器の参照電流に足しこむことにより、参照電流の各入力コードに対する依存性を小さくすることができる。
As described above, the
一方、図3(b)に下位ビットが3ビットの場合の電流駆動型の電流平滑化回路30Dの具体例を示す。この電流平滑化回路30Dは、インバータINV0,INV1,INV2と、各入力コードDin[0],Din[1],Din[2]が1のときOFF、0のときONするスイッチSWH0,SWH1,SWH2と、同一サイズのNMOSトランジスタMN0〜MN3で構成されるカレントミラーにより構成されている。本実施例では、トランジスタMN3に抵抗R5(抵抗値がRHK)によって流れるドレイン電流IHKが、他のトランジスタMN0、MN1,MN2のドレインにミラーされる。この場合、トランジスタMN3のドレイン電流IHKは、
IHK=(VH−VRL−Vgs)/R5 (8)
となる。ここでVgsはトランジスタMN3のゲート・ソース間電圧である。トランジスタMN0〜MN2には式(8)の電流値IHKのドレイン電流が流れる。スイッチSWH0〜SWH2を入力コードDin[2:0]によって切り替えることにより、これらの電流値を入力コードDin[2:0]に応じて加算させることができる。このとき、電流値IHKを、Vref/RHK(=Vref/9R)の値に近い値に設定することで、図3(a)で説明した抵抗駆動型の電流平滑化回路30Cと同様の効果を期待できる。
On the other hand, FIG. 3B shows a specific example of the current-driven
IHK = (VH−VRL−Vgs) / R5 (8)
It becomes. Here, Vgs is a gate-source voltage of the transistor MN3. A drain current having a current value IHK of Expression (8) flows through the transistors MN0 to MN2. By switching the switches SWH0 to SWH2 with the input code Din [2: 0], these current values can be added according to the input code Din [2: 0]. At this time, by setting the current value IHK to a value close to the value of Vref / RHK (= Vref / 9R), the same effect as that of the resistance-driven
<実施例2>
図5(a),(b)に、入力コードが3ビットの場合の実施例2の電流平滑化回路30E,30Fを示す。図5(a)の抵抗駆動型の電流平滑化回路30Eでは、各抵抗R0〜R2とスイッチSWH0,SWH1,SWH2の直列回路を並列接続し、インバータINV0,INV1,INV2とアンド回路AND1,AND2によりエンコーダを構成して、図4で説明した動作と同じ動作を実現している。また、図5(b)の電流駆動型の電流平滑化回路30Fでは、各トランジスタMN0〜MN2とスイッチSWH0,SWH1,SWH2の直列回路を並列接続し、インバータINV0,INV1,INV2とアンド回路AND1,AND2によりエンコーダを構成して、図4で説明した動作と同じ動作を実現している。
<Example 2>
FIGS. 5A and 5B show
<実施例3>
図6(a)、(b)に、下位ビットの入力コードが5ビットの場合の実施例3の電流平滑化回路30G,30Hを示す。図6(a)の抵抗駆動型の電流平滑化回路30Gでは、バイナリに重み付けした抵抗R00(=RHK),R01(=RHK/2),R02(=RHK/4),R03(=RHK/8)と、スイッチSWH0,SWH1,SWH2,SWH3の直列回路を並列接続し、エンコーダ31Gで5ビット入力を4ビットデータに変換して、各スイッチSWH0,SWH1,SWH2,SWH3を切り替えるようにしたものである。
<Example 3>
FIGS. 6A and 6B show
補正電流値の目標値を参照電流の最大値と各入力コードにおける参照電流値の差分に設定することにより、可変抵抗の分解能(ここでは4ビット)に応じた電流の平滑化(ここでは変動を1/16にできる)が可能となる。言い換えると、R−2R型D/A変換器20の各入力コードに対する参照電流は、抵抗値がRの抵抗に依存する既知の値であるから、抵抗値RHKに依存する既知の値である電流平滑化回路30で生成される補正電流を加算することで、変動を打ち消すことができる。
By setting the target value of the correction current value to the difference between the maximum value of the reference current and the reference current value in each input code, smoothing the current according to the resolution of the variable resistor (here, 4 bits) Can be reduced to 1/16). In other words, since the reference current for each input code of the R-2R type D /
ここで注意すべきは、双方の電流値は抵抗の関数であるから、電流平滑化回路30Gで用いる抵抗の値RHKとR−2R型DA変換器20で用いる抵抗の値Rのマッチングに気をつける必要があることである。これはレイアウト設計上で同じ方向で近い位置に配置すること、同じ種類の抵抗を用いること等の配慮で達成できる。
It should be noted here that since both current values are functions of resistance, care is taken in matching the resistance value RHK used in the
図7にR−2R型D/A変換器20の5ビットの入力コードDin[4:0]に対する4ビットのエンコーダ出力コードSW[3:0]および電流平滑化回路30Gの補正電流を示す。また、図13(a)に電流平滑化回路30Gの補正電流(出力電流)、図13(b)に補正電流と参照電流を合成した合成電流(0〜32入力コードまで)、図13(c)に同合成電流(0〜1023入力コードまで)のシミュレーション結果をそれぞれ示す。シミュレーションでは、前述した図10の場合と同じ構成・条件とした。これらの特性から、入力コード全体(0〜1023入力コード)で、元々の電流変動が1/10から1/20程度にまで小さく抑えられていることを確認できる。
FIG. 7 shows the 4-bit encoder output code SW [3: 0] for the 5-bit input code Din [4: 0] of the R-2R type D /
本実施例について、最後に参考までに、10ビットD/A変換器全体について、シミュレーションで得られた微分非直線特性DNLを図14(a)に、積分非直線性INLを図14(b)示す。条件は図11、図12の場合と同様にしている。図11(a)、12(a)に示した電流平滑化回路なしの場合と比較して、微分分非直線性DNL特性と積分非直線性INL特性ともに、1/5〜1/10の値に低下していることが確認できる。 For the present embodiment, for reference, the differential nonlinear characteristic DNL obtained by simulation is shown in FIG. 14A and the integral nonlinearity INL is shown in FIG. 14B for the entire 10-bit D / A converter. Show. The conditions are the same as those in FIGS. Compared to the case without the current smoothing circuit shown in FIGS. 11 (a) and 12 (a), both the differential nonlinear DNL characteristic and the integral nonlinear INL characteristic are 1/5 to 1/10. It can be confirmed that it has dropped.
10:容量分圧型D/A変換器
20:R−2R型D/A変換器
30:電流平滑化回路
30A,20C,20E,30G:抵抗駆動型の電流平滑化回路
30B,20D,20F,30H:電流駆動型の電流平滑化回路
10: Capacitance voltage dividing type D / A converter 20: R-2R type D / A converter 30: Current smoothing
Claims (4)
前記参照電流配線の寄生抵抗に補正電流を追加供給するよう前記R−2R型D/A変換器に対して並列接続された電流平滑化回路を設け、
該電流平滑化回路は、前記下位mビットのデータに応じた補正電流を前記寄生抵抗に追加供給する回路であって、偶数番目の入力コードに相当する参照電流が流れる際に、当該参照電流が小さいほど前記補正電流の値を大きくすることを特徴とするD/A変換器。 A capacitive voltage-dividing D / A converter connected to a reference current wiring and performing higher-order k-bit D / A conversion of input data, and a lower-order m-bit D / A of the remaining input data connected to the reference current wiring An R-2R type D / A converter for performing A conversion, and adding an output voltage of the capacitive voltage dividing type D / A converter and an output voltage of the R-2R type D / A converter to obtain an output voltage In the D / A converter
A current smoothing circuit connected in parallel to the R-2R type D / A converter so as to additionally supply a correction current to the parasitic resistance of the reference current wiring;
Said current smoothing circuit comprises a circuit additionally supplying a correction current corresponding to the lower m bits of data to the parasitic resistance, when the reference current corresponding to the even-numbered input code flow, the reference current A D / A converter characterized in that the smaller the value is, the larger the value of the correction current is.
前記電流平滑化回路は、前記R−2R型D/A変換器に対して並列接続された可変抵抗回路と、前記下位mビットの入力コードに応じて前記可変抵抗回路の抵抗値を切り替えるエンコーダとを備えることを特徴とするD/A変換器。 The D / A converter according to claim 1, wherein
The current smoothing circuit includes a variable resistor circuits connected in parallel for the R-2R type D / A converter, an encoder for switching the resistance value of the variable resistance circuit in response to an input code of the lower m bits D / a converter according to claim Rukoto equipped with.
前記電流平滑化回路は、前記R−2R型D/A変換器に対して並列接続された可変電流源回路と、前記下位mビットの入力データに応じて前記可変電流源回路の電流値を切り替えるエンコーダとを備えることを特徴とするD/A変換器。 The D / A converter according to claim 1, wherein
The current smoothing circuit switches a current value of the variable current source circuit according to the variable current source circuit connected in parallel to the R-2R type D / A converter and the lower m-bit input data. D / a converter according to claim Rukoto an encoder.
電流平滑化回路は、前記下位mビットの入力データが3ビットの場合、前記入力データが“000”のときに3×IHKの補正電流を、前記入力データが“100”のときに2×IHKの補正電流を、前記入力データが“010”又は“110”のときに1×IHKの補正電流を、前記入力データが“001”又は“011”又は“101”又は“111”のときに0×IHKの補正電流を、前記寄生抵抗にそれぞれ追加供給することを特徴とするD/A変換器。ただし、R−2R型D/A変換器の単位抵抗の値をRとし、参照電圧をVrefとするとき、IHK=Vref/9Rとする。
The D / A converter according to claim 1, 2, or 3,
When the lower m-bit input data is 3 bits , the current smoothing circuit generates a 3 × IHK correction current when the input data is “000” and 2 × IHK when the input data is “100”. Correction current of 1 × IHK when the input data is “010” or “110”, and 0 when the input data is “001”, “011”, “101” or “111”. a correction current of × IHK, D / a converter, characterized that you add supplied to the parasitic resistances. However, when the value of the unit resistance of the R-2R type D / A converter is R and the reference voltage is Vref, IHK = Vref / 9R.
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