JP6087058B2

JP6087058B2 - Semiconductor device

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Publication number: JP6087058B2
Application number: JP2012007604A
Authority: JP
Inventors: 竹村　保彦; 保彦竹村
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2012-01-18
Filing date: 2012-01-18
Publication date: 2017-03-01
Anticipated expiration: 2032-01-18
Also published as: JP2013149693A

Description

本発明は、フローティングゲート型半導体メモリ装置に関する。 The present invention relates to a floating gate type semiconductor memory device.

フラッシュメモリ等のフローティングゲートに電荷を蓄積することによってデータを記憶する半導体メモリ装置（以下、ＦＧメモリ装置という）は、近年、多くの電子機器、家電製品等に使用されている。ＦＧメモリ装置は高集積され、それに伴って、ビット単価も低下している。 2. Description of the Related Art In recent years, a semiconductor memory device (hereinafter referred to as an FG memory device) that stores data by accumulating electric charges in a floating gate such as a flash memory has been used in many electronic devices and home appliances. FG memory devices are highly integrated, and with this, the bit unit price is also decreasing.

従来、フローティングゲートには珪素が用いられることが多かった（例えば、特許文献１参照）が、近年では、珪素以外の材料を用いる試みも報告されている（例えば、非特許文献１参照）。また、半導体微粒子をフローティングゲートの代わりに用いることも提案されている（例えば、特許文献２、３参照）。 Conventionally, silicon has often been used for the floating gate (see, for example, Patent Document 1), but in recent years, attempts to use materials other than silicon have been reported (for example, see Non-Patent Document 1). It has also been proposed to use semiconductor fine particles instead of the floating gate (see, for example, Patent Documents 2 and 3).

米国特許第６８１５７５５号明細書US Pat. No. 6,815,755 米国特許第７５５０８０２号明細書US Pat. No. 7,550,802 米国特許第７４８２６１９号明細書US Pat. No. 7,482,619

Ｌ．Ｃｈｅｎｅｔａｌ．， ”Ｐｏｌｙ−ＳｉＮａｎｏｗｉｒｅＮｏｎｖｏｌａｔｉｌｅＭｅｍｏｒｙＷｉｔｈＮａｎｏｃｒｙｓｔａｌＩｎｄｉｕｍ−Ｇａｌｌｉｕｍ−Ｚｉｎｃ−ＯｘｉｄｅＣｈａｒｇｅ−ＴｒａｐｐｉｎｇＬａｙｅｒ”，ＩＥＥＥＥｌｅｃｔｒｏｎＤｅｖｉｃｅＬｅｔｔｅｒｓ，Ｖｏｌ．３１，Ｎｏ．１２，ｐ．１４０７，（２０１０）．L. Chen et al. , “Poly-Si Nanowire Nonvolatile Memory With Non-Crystal Indium-Gallium-Zinc-Oxide Charge-Trapping Layer”, IEEE Electron DeviceLet. 31, no. 12, p. 1407, (2010).

従来のＦＧＮＶＭの一例として、ＮＡＮＤ型フラッシュメモリの記憶セルを図１を用いて説明する。図１（Ａ）は第ｎ行第ｍ列の記憶セル周辺の様子を上方よりみたものである。素子分離絶縁物１０１の形成された単結晶珪素ウェハ等の基板１００上にフローティングゲート１０３とコントロールゲート１０４を積層し、基板１００に不純物領域１０２を設ける。特に基板１００のうち、フローティングゲート１０３と面する部分をチャネルという。 As an example of a conventional FGNVM, a storage cell of a NAND flash memory will be described with reference to FIG. FIG. 1A shows a state around the memory cell in the nth row and mth column as viewed from above. A floating gate 103 and a control gate 104 are stacked on a substrate 100 such as a single crystal silicon wafer on which an element isolation insulator 101 is formed, and an impurity region 102 is provided on the substrate 100. In particular, a portion of the substrate 100 facing the floating gate 103 is called a channel.

コントロールゲートはワード線（・・、Ｗｎ−１、Ｗｎ、Ｗｎ＋１・・）でもある。また、不純物領域は、コントロールゲートの部分では分断されているが、ビット線（・・、Ｂｍ−１、Ｂｍ、Ｂｍ＋１・・）方向に延在し、ビット線に接続する。 The control gate is also a word line (.., Wn-1, Wn, Wn + 1 ..). Although the impurity region is divided at the control gate portion, it extends in the direction of the bit line (..., Bm-1, Bm, Bm + 1...) And is connected to the bit line.

図１（Ｂ）は図１（Ａ）の点Ｘ１と点Ｘ２を結ぶ直線の断面の様子を示す。基板１００上にフローティングゲート１０３とコントロールゲート１０４が積層し、また、それらにあわせて不純物領域１０２が設けられる。基板１００とフローティングゲート１０３、フローティングゲート１０３とコントロールゲート１０４の間には、それぞれフローティングゲート絶縁膜１０５、コントロールゲート絶縁膜１０６が設けられる。 FIG. 1B shows a state of a cross section of a straight line connecting the point X1 and the point X2 in FIG. A floating gate 103 and a control gate 104 are stacked on the substrate 100, and an impurity region 102 is provided in accordance therewith. A floating gate insulating film 105 and a control gate insulating film 106 are provided between the substrate 100 and the floating gate 103, and between the floating gate 103 and the control gate 104, respectively.

図１（Ｃ）は図１（Ａ）の点Ｙ１と点Ｙ２を結ぶ直線の断面の様子を示す。基板１００上に、素子分離絶縁物１０１を設け、その上にフローティングゲート１０３とコントロールゲート１０４が積層して設けられる。基板１００とフローティングゲート１０３、フローティングゲート１０３とコントロールゲート１０４の間には、それぞれフローティングゲート絶縁膜１０５、コントロールゲート絶縁膜１０６が設けられる。 FIG. 1C shows a state of a cross section of a straight line connecting the points Y1 and Y2 in FIG. An element isolation insulator 101 is provided on a substrate 100, and a floating gate 103 and a control gate 104 are stacked thereon. A floating gate insulating film 105 and a control gate insulating film 106 are provided between the substrate 100 and the floating gate 103, and between the floating gate 103 and the control gate 104, respectively.

このような記憶セルは、図１（Ｄ）のような回路で表現できる。すなわち、フローティングゲート１０３と基板１００との間で形成され、フローティングゲート絶縁膜１０５を誘電体とする容量Ｃ１と、フローティングゲート１０３とコントロールゲート１０４との間で形成され、コントロールゲート絶縁膜１０６を誘電体とする容量Ｃ２とが直列に接続したものである。 Such a memory cell can be expressed by a circuit as shown in FIG. That is, the capacitor C1 is formed between the floating gate 103 and the substrate 100, and the floating gate insulating film 105 is used as a dielectric. The capacitor C1 is formed between the floating gate 103 and the control gate 104, and the control gate insulating film 106 is formed as a dielectric. A capacitor C2 as a body is connected in series.

ところで、このようなＦＧＮＶＭの記憶セルにおいては、Ｃ１はＣ２よりも小さいことが要求される。それは、データの書き込み時あるいはデータの消去時に基板１００（あるいは不純物領域１０２）とフローティングゲート１０３との間に大きな電圧（１０ボルト以上）をかける必要からである。 By the way, in such a memory cell of FGNVM, C1 is required to be smaller than C2. This is because it is necessary to apply a large voltage (10 volts or more) between the substrate 100 (or the impurity region 102) and the floating gate 103 when writing or erasing data.

仮に、Ｃ１＝Ｃ２であれば、基板１００（あるいは不純物領域１０２）とフローティングゲート１０３との間の電圧を１０ボルトとするには、コントロールゲート１０４と基板１００（あるいは不純物領域１０２）との間には２０ボルトもの電圧を印加しなければならない。 If C1 = C2, in order to set the voltage between the substrate 100 (or impurity region 102) and the floating gate 103 to 10 volts, between the control gate 104 and the substrate 100 (or impurity region 102), Must apply as much as 20 volts.

加えて、データの書き込み・消去にはＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果（Ｆ−Ｎトンネル効果）を利用するが、この効果によって得られるトンネル電流は、電界と障壁高さのみによって決定されるため、例えば、フローティングゲート１０３とコントロールゲート１０４、フローティングゲート絶縁膜１０５とコントロールゲート絶縁膜１０６が、それぞれ同じ材料で構成されていれば、その厚さが異なっても、同じだけのトンネル電流が流れる。すなわち、基板１００からフローティングゲート１０３へのトンネル電流と同じ電流が、フローティングゲート１０３からコントロールゲート１０４に流れてしまう。結果、フローティングゲート１０３には電荷が蓄積されない、ということとなる。 In addition, the Fowler-Nordheim tunnel effect (FN tunnel effect) is used for data writing / erasing, and the tunnel current obtained by this effect is determined only by the electric field and the barrier height. If the floating gate 103 and the control gate 104, the floating gate insulating film 105 and the control gate insulating film 106 are made of the same material, the same tunnel current flows even if the thicknesses are different. That is, the same current as the tunnel current from the substrate 100 to the floating gate 103 flows from the floating gate 103 to the control gate 104. As a result, no charge is accumulated in the floating gate 103.

そのため、基板１００からフローティングゲート１０３に電子を注入しようとすれば、フローティングゲート絶縁膜１０５にかかる電界が、コントロールゲート絶縁膜１０６にかかる電界よりも大きいことが求められる。 Therefore, if electrons are to be injected from the substrate 100 to the floating gate 103, the electric field applied to the floating gate insulating film 105 is required to be larger than the electric field applied to the control gate insulating film 106.

そのため、ＦＧＮＶＭではＣ１はＣ２より小さいこと、好ましくは、Ｃ１はＣ２の２分の１以下であることが望まれる。しかしながら、そのようにＣ２をＣ１より大きくするには、記憶セルの形状に制約をもたらすこととなる。図１（Ｃ）に示すように、容量Ｃ１が必要とする面積Ｓ１は記憶セルのトランジスタのチャネル幅×チャネル長となり、これは最小線幅でほぼ決定される。 Therefore, in FGNVM, it is desired that C1 is smaller than C2, and preferably C1 is less than or equal to half of C2. However, in order to make C2 larger than C1, the shape of the memory cell is restricted. As shown in FIG. 1C, the area S1 required by the capacitor C1 is the channel width of the memory cell transistor × the channel length, which is substantially determined by the minimum line width.

一方、容量Ｃ２の面積Ｓ２は、フローティングゲート１０３の上面の表面積と概略一致する。したがって、フローティングゲート１０３を必要以上に大きくしなければ、容量Ｃ２を十分に大きくすることができない。このことにより、従来のＦＧＮＶＭは、記憶セルの面積が必要以上に大きくなる。 On the other hand, the area S2 of the capacitor C2 approximately matches the surface area of the upper surface of the floating gate 103. Therefore, unless the floating gate 103 is made larger than necessary, the capacity C2 cannot be made sufficiently large. As a result, in the conventional FGNVM, the area of the memory cell becomes larger than necessary.

例えば、最小加工寸法（ＦｅａｔｕｒｅＳｉｚｅ）をＦとするとき、メモリセルのチャネル面積は１Ｆ^２とできるが、上記の理由により、フローティングゲート１０３の面積は１Ｆ^２より大きくすることが求められ、技術的な問題から一般的には２Ｆ^２とされることが多かった。その場合にはメモリセルの面積は６Ｆ^２となる。 For example, when the minimum processing dimension (Feature Size) is F, the channel area of the memory cell can be 1F ^{2. For} the above reason, the area of the floating gate 103 is required to be larger than 1F ^2. In general, it is often set to 2F ² because of this problem. In that case, the area of the memory cell is 6F ² .

また、この場合、Ｆ−Ｎトンネル効果に必要な電圧を１０Ｖとすれば、コントロールゲートとフローティングゲートの間に印加される電圧は最低でも１５Ｖである。 In this case, if the voltage required for the FN tunnel effect is 10V, the voltage applied between the control gate and the floating gate is at least 15V.

このような現状を鑑みて、本発明では、より集積度の高いＦＧメモリ装置を提供することを課題とする。また、本発明では、新規の半導体装置（特に、トランジスタ）を提供することを課題とする。また、新規の半導体装置の駆動方法（特に、トランジスタの駆動方法）を提供することを課題とする。さらに、新規の半導体装置の作製方法（特に、トランジスタの作製方法）を提供することを課題とする。 In view of such a current situation, an object of the present invention is to provide an FG memory device with a higher degree of integration. Another object of the present invention is to provide a novel semiconductor device (particularly, a transistor). It is another object of the present invention to provide a novel method for driving a semiconductor device (particularly, a transistor driving method). It is another object of the present invention to provide a novel method for manufacturing a semiconductor device (particularly, a method for manufacturing a transistor).

また、本発明では、性能の向上したあるいは消費電力が低減できる半導体装置（特に、トランジスタ）を提供することを課題とする。また、性能の向上したあるいは消費電力が低減できる半導体装置の駆動方法（特に、トランジスタの駆動方法）を提供することを課題とする。さらに、性能の向上したあるいは消費電力が低減できる半導体装置の作製方法（特に、トランジスタの作製方法）を提供することを課題とする。本発明では以上の課題の少なくとも１つを解決する。 Another object of the present invention is to provide a semiconductor device (especially a transistor) with improved performance or reduced power consumption. It is another object of the present invention to provide a method for driving a semiconductor device (particularly, a transistor driving method) with improved performance or reduced power consumption. It is another object of the present invention to provide a method for manufacturing a semiconductor device (particularly, a method for manufacturing a transistor) in which performance is improved or power consumption can be reduced. The present invention solves at least one of the above problems.

本発明の一態様は、コントロールゲート絶縁膜とそれに接するフローティングゲートとを有し、フローティングゲートの材料として、インジウムあるいは亜鉛の少なくとも一つと窒素とを有する仕事関数が５．４電子ボルト以上６．５電子ボルト以下、好ましくは５．５電子ボルト超６．３電子ボルト未満の高仕事関数のｎ型半導体（以下、高仕事関数化合物半導体ともいう）を用い、コントロールゲート絶縁膜として、そのバンドギャップが４電子ボルト以上、比誘電率が１０以上であることを特徴とするＦＧメモリ装置である。 One embodiment of the present invention includes a control gate insulating film and a floating gate in contact with the control gate insulating film, and has a work function of at least one of indium or zinc and nitrogen as a material for the floating gate of 5.4 eV or more and 6.5 Using a high work function n-type semiconductor (hereinafter also referred to as a high work function compound semiconductor) having an electron volt or less, preferably more than 5.5 eV and less than 6.3 eV, the band gap of the control gate insulating film is An FG memory device characterized by having 4 electron volts or more and a dielectric constant of 10 or more.

本発明の一態様は、コントロールゲート絶縁膜とそれに接するコントロールゲートを有し、コントロールゲートの材料として、インジウムあるいは亜鉛の少なくとも一つと窒素とを有する高仕事関数化合物半導体を用い、コントロールゲート絶縁膜として、そのバンドギャップが４電子ボルト以上、比誘電率が１０以上であることを特徴とするＦＧメモリ装置である。 One embodiment of the present invention includes a control gate insulating film and a control gate in contact with the control gate insulating film. A high work function compound semiconductor including at least one of indium or zinc and nitrogen is used as a control gate material. The FG memory device has a band gap of 4 electron volts or more and a relative dielectric constant of 10 or more.

ここで、コントロールゲート絶縁膜は、その電子親和力は２電子ボルト以上、好ましくは２．５電子ボルト以上であり、高仕事関数化合物半導体とその電子親和力との差が１．８電子ボルト以上であり、また、その差が、その電子親和力の２倍以下、好ましくは１倍以下であるものを用いるとよい。 Here, the control gate insulating film has an electron affinity of 2 electron volts or more, preferably 2.5 electron volts or more, and a difference between the high work function compound semiconductor and its electron affinity is 1.8 electron volts or more. In addition, it is preferable to use a material whose difference is 2 times or less, preferably 1 time or less of the electron affinity.

例えば、フローティングゲートに用いる高仕事関数化合物半導体の仕事関数が５．６電子ボルトである場合には、用いるコントロールゲート絶縁膜の電子親和力は、１．９電子ボルト以上、好ましくは２．８電子ボルト以上とするとよい。 For example, when the work function of the high work function compound semiconductor used for the floating gate is 5.6 eV, the electron affinity of the control gate insulating film used is 1.9 eV or more, preferably 2.8 eV. The above is good.

上記のＦＧメモリ装置において、高仕事関数化合物半導体のキャリア濃度は１×１０^１９ｃｍ^−３以上であることが好ましい。また、高仕事関数化合物半導体は、５原子％以上５０原子％以下の濃度の窒素を有するとよい。また、高仕事関数化合物半導体は、５原子％以上６６．７原子％以下の濃度の亜鉛あるいは、５原子％以上５０原子％以下の濃度のインジウムを有することが望ましい。 In the above FG memory device, the carrier concentration of the high work function compound semiconductor is preferably 1 × 10 ¹⁹ cm ⁻³ or more. Further, the high work function compound semiconductor preferably has nitrogen at a concentration of 5 atomic% to 50 atomic%. The high work function compound semiconductor desirably has zinc at a concentration of 5 atomic% or more and 66.7 atomic% or less or indium at a concentration of 5 atomic% or more and 50 atomic% or less.

また、高仕事関数化合物半導体では、原子番号が２０以下の金属元素の濃度を１％以下、好ましくは０．０１％以下とするとよい。また、高仕事関数化合物半導体は、酸素や他の原子番号２１以上の金属元素を有していてもよい。また、高仕事関数化合物半導体は水素を０．０１原子％乃至１０原子％含有していてもよい。 In a high work function compound semiconductor, the concentration of a metal element having an atomic number of 20 or less is 1% or less, preferably 0.01% or less. In addition, the high work function compound semiconductor may have oxygen or another metal element having an atomic number of 21 or more. Further, the high work function compound semiconductor may contain 0.01 atomic% to 10 atomic% of hydrogen.

また、好ましくは、高仕事関数化合物半導体は、ウルツ鉱型の結晶構造を有する単結晶もしくは多結晶体である。なお、高仕事関数化合物半導体はウルツ鉱型以外の六方晶の結晶構造を有してもよい。ただし、多結晶体は表面の凹凸が大きくなるため、それを避けるためには非晶質の高仕事関数化合物半導体を用いてもよい。 Preferably, the high work function compound semiconductor is a single crystal or a polycrystal having a wurtzite crystal structure. The high work function compound semiconductor may have a hexagonal crystal structure other than the wurtzite type. However, since the polycrystalline body has large irregularities on the surface, an amorphous high work function compound semiconductor may be used to avoid this.

上述の高仕事関数化合物半導体の電子親和力は５．４電子ボルト以上６．５電子ボルト以下である。そのため、真空準位から４電子ボルト乃至５電子ボルト下の準位（典型的には真空準位から４．９電子ボルト下の準位）に形成される多くの欠陥準位がドナーとなり、特にドーピング処理を施さずとも、１×１０^１９ｃｍ^−３以上、好ましくは１×１０^２０ｃｍ^−３以上の電子濃度を有するｎ型の半導体となる（詳しくは、Ｗ．Ｗａｌｕｋｉｅｗｉｃｚ， ”Ｉｎｔｒｉｎｓｉｃｌｉｍｉｔａｔｉｏｎｓｔｏｔｈｅｄｏｐｉｎｇｏｆｗｉｄｅ−ｇａｐｓｅｍｉｃｏｎｄｕｃｔｏｒｓ”，ＰｈｙｓｉｃａＢ３０２−３０３，ｐ１２３−１３４（２００１）．参照）。 The above-described high work function compound semiconductor has an electron affinity of 5.4 eV or more and 6.5 eV or less. For this reason, many defect levels formed at levels of 4 to 5 electron volts below the vacuum level (typically levels below 4.9 eV from the vacuum level) serve as donors. Even without doping, an n-type semiconductor having an electron concentration of 1 × 10 ¹⁹ cm ⁻³ or more, preferably 1 × 10 ²⁰ cm ⁻³ or more is obtained (for details, see W. Walukiwicz, “Intrinsic limitations to the. doping of wide-gap semiconductors ", Physica B 302-303, p123-134 (2001).).

上述の高仕事関数化合物半導体の一例として化学式ＩｎＮで表される窒化インジウムがある。窒化インジウムはバンドギャップが０．７電子ボルト以下の半導体であるが、その電子親和力は５．６電子ボルトである。窒化インジウムはウルツ鉱型構造であることが知られている。 An example of the above-described high work function compound semiconductor is indium nitride represented by the chemical formula InN. Indium nitride is a semiconductor having a band gap of 0.7 eV or less, and its electron affinity is 5.6 eV. Indium nitride is known to have a wurtzite structure.

他の例として化学式Ｚｎ_３Ｎ_２で表される窒化亜鉛がある。窒化亜鉛についてはその物性値についての詳細は知られていないが、電子親和力は５．５電子ボルト程度である。窒化亜鉛は立方晶型構造であることが知られている。 Another example is zinc nitride represented by the chemical formula Zn ₃ N ₂ . Although details of the physical properties of zinc nitride are not known, the electron affinity is about 5.5 electron volts. Zinc nitride is known to have a cubic structure.

このような高仕事関数化合物半導体の作製には、公知のスパッタリング法、真空蒸着法、イオンプレーティング法、ＭＢＥ（ｍｏｌｅｃｕｌａｒｂｅａｍｅｐｉｔａｘｙ）法、ＣＶＤ法（ＭＯＣＶＤ（ｍｅｔａｌｏｒｇａｎｉｃＣＶＤ）法やＡＬＤ（ａｔｏｍｉｃｌａｙｅｒｄｅｐｏｓｉｔｉｏｎ）法）等を用いればよい。特に膜の均一性や被堆積層へのダメージを考慮するとＣＶＤ法が好ましい。 For the production of such a high work function compound semiconductor, a known sputtering method, vacuum deposition method, ion plating method, MBE (molecular beam epitaxy) method, CVD method (MOCVD (metal organic CVD) method, ALD (atomic layer)) or the like. (deposition) method) or the like may be used. In particular, the CVD method is preferable in consideration of film uniformity and damage to the deposited layer.

例えば、窒化ガリウムインジウム（Ｉｎ_１−ａＧａ_ａＮ）をＭＯＣＶＤ法で作製するのであれば、原料ガスとして、トリメチルインジウム（（ＣＨ_３）_３Ｉｎ）とトリメチルガリウム（（ＣＨ_３）_３Ｇａ）とアンモニアを用い、基板温度は３５０℃乃至５５０℃とすればよい。 For example, if gallium indium nitride (In _1-a Ga _a N) is manufactured by MOCVD, trimethylindium ((CH ₃ ) ₃ In) and trimethyl gallium ((CH ₃ ) ₃ Ga) are used as source gases. Ammonia is used, and the substrate temperature may be 350 ° C. to 550 ° C.

また、このような高仕事関数化合物半導体の薄膜を、１０ｎｍ以下の厚さに形成する場合には、上記の原料ガス等を用いて、原子層を１層ずつ堆積するＡＬＤ法が効果的である。 In addition, when such a high work function compound semiconductor thin film is formed to a thickness of 10 nm or less, an ALD method in which atomic layers are deposited one by one using the above-described source gas is effective. .

また、コントロールゲート絶縁膜としては、酸化ジルコニウム、酸化ハフニウム、酸化イットリウム、酸化ランタン、酸化ガリウム、酸化ガリウムアルミニウム、珪酸ジルコニウム、珪酸ハフニウム、窒化アルミニウム、窒化ガリウムアルミニウム等を用いてもよい。また、コントロールゲート絶縁膜の酸化珪素換算の厚さ（ＥＯＴ）は１ｎｍ乃至４ｎｍであることが好ましい。 As the control gate insulating film, zirconium oxide, hafnium oxide, yttrium oxide, lanthanum oxide, gallium oxide, gallium aluminum oxide, zirconium silicate, hafnium silicate, aluminum nitride, gallium aluminum nitride, or the like may be used. Further, the thickness (EOT) in terms of silicon oxide of the control gate insulating film is preferably 1 nm to 4 nm.

例えば、コントロールゲート絶縁膜とフローティングゲート（あるいはコントロールゲート）の組み合わせとして、それぞれ、酸化ハフニウム（電子親和力２．５電子ボルト、バンドギャップ６電子ボルト）と窒化インジウムを用いることができる。酸化ハフニウムの電子親和力は２電子ボルト以上であり、窒化インジウムの仕事関数と酸化ハフニウムの電子親和力の差は３．１電子ボルトで、それは酸化ハフニウムの電子親和力の１．２４倍である。 For example, as a combination of the control gate insulating film and the floating gate (or control gate), hafnium oxide (electron affinity 2.5 electron volts, band gap 6 electron volts) and indium nitride can be used, respectively. The electron affinity of hafnium oxide is 2 electron volts or more, and the difference between the work function of indium nitride and the electron affinity of hafnium oxide is 3.1 electron volts, which is 1.24 times the electron affinity of hafnium oxide.

また、他の組み合わせとして、例えば、酸化タンタル（電子親和力３．２電子ボルト、バンドギャップ４．４電子ボルト）と窒化インジウムを用いることができる。酸化タンタルの電子親和力は２電子ボルト以上であり、窒化インジウムの仕事関数と酸化タンタルの電子親和力の差は２．４電子ボルトで、それは酸化タンタルの電子親和力の０．７５倍である。 As another combination, for example, tantalum oxide (electron affinity: 3.2 eV, band gap: 4.4 eV) and indium nitride can be used. The electron affinity of tantalum oxide is 2 electron volts or more, and the difference between the work function of indium nitride and that of tantalum oxide is 2.4 electron volts, which is 0.75 times that of tantalum oxide.

なお、フローティングゲートのうち、フローティングゲート絶縁膜と接する面には高仕事関数化合物半導体とは異なる材料を用いてもよい。また、フローティングゲートは、高仕事関数化合物半導体と、それ以外の材料の積層構造であってもよい。同様にコントロールゲートも高仕事関数化合物半導体と、それ以外の材料の積層構造であってもよい。 Note that a material different from the high work function compound semiconductor may be used for the surface of the floating gate that is in contact with the floating gate insulating film. The floating gate may have a stacked structure of a high work function compound semiconductor and other materials. Similarly, the control gate may be a stacked structure of a high work function compound semiconductor and other materials.

本発明の一態様は、図１に示す半導体メモリ装置と同じ構成物を用いて構成できるので、以下、図１を用いてその作用や効果について説明する。本発明の一態様では、コントロールゲート絶縁膜１０６に比誘電率が１０以上の材料（Ｈｉｇｈ−ｋ材料）を用いることで、フローティングゲート１０３とコントロールゲート１０４の間に形成される容量Ｃ２をフローティングゲート１０３とチャネルの間に形成される容量Ｃ１よりも大きくできる。 Since one embodiment of the present invention can be formed using the same components as those of the semiconductor memory device illustrated in FIG. 1, its operation and effects will be described below with reference to FIG. In one embodiment of the present invention, a material having a relative dielectric constant of 10 or more (High-k material) is used for the control gate insulating film 106, so that the capacitor C2 formed between the floating gate 103 and the control gate 104 can be used as a floating gate. The capacitance C1 formed between the channel 103 and the channel can be made larger.

例えば、チャネル面積とフローティングゲート１０３の面積を共に１Ｆ^２としても、容量Ｃ２を容量Ｃ１の２倍以上、好ましくは５倍以上とできる。チャネル面積とフローティングゲート１０３の面積を共に１Ｆ^２とすれば、メモリセルの面積は４Ｆ^２とできる。もちろん、従来のように、フローティングゲート１０３の面積を２Ｆ^２であっても（この場合はメモリセルの縮小にはつながらないが）、容量Ｃ２はさらに大きくなるという利点を有し、以下に示す効果がさらに大きくなる。 For example, even if the channel area and the area of the floating gate 103 are both 1F ² , the capacitance C2 can be set to 2 times or more, preferably 5 times or more than the capacitance C1. If the channel area and the area of the floating gate 103 are both 1F ² , the memory cell area can be 4F ² . Of course, even if the area of the floating gate 103 is 2F ² as in the prior art (in this case, it does not lead to the reduction of the memory cell), there is an advantage that the capacity C2 is further increased. It gets bigger.

例えば、Ｃ２がＣ１の５倍であれば、コントロールゲート絶縁膜１０６にかかる電圧はフローティングゲート絶縁膜１０５にかかる電圧の１／５であるので、コントロールゲート絶縁膜１０６における電界もフローティングゲート絶縁膜１０５における電界の１／５となる。その結果、Ｆ−Ｎトンネル効果は、チャネルとフローティングゲート１０３の間のみで生じる。フローティングゲート１０３の面積を２Ｆ^２とする場合には、コントロールゲート絶縁膜１０６にかかる電圧は１／１０となる。 For example, if C2 is 5 times C1, the voltage applied to the control gate insulating film 106 is 1/5 of the voltage applied to the floating gate insulating film 105. Therefore, the electric field in the control gate insulating film 106 is also equal to the floating gate insulating film 105. 1/5 of the electric field at. As a result, the FN tunnel effect occurs only between the channel and the floating gate 103. When the area of the floating gate 103 is 2F ² , the voltage applied to the control gate insulating film 106 is 1/10.

また、コントロールゲート１０４とチャネルとの間にかかる電圧のほとんど（６分の５）はフローティングゲート１０３とチャネルの間の電圧であり、この部分の電圧はＦ−Ｎトンネル効果が生じるための電圧（例えば、１０Ｖ）とすればよいので、コントロールゲート１０４とチャネルとの間にかかる電圧をより低く（例えば、１２Ｖ）できる。 Further, most of the voltage applied between the control gate 104 and the channel (5/6) is the voltage between the floating gate 103 and the channel, and the voltage at this portion is a voltage for generating the FN tunnel effect ( For example, the voltage applied between the control gate 104 and the channel can be further reduced (for example, 12 V).

さらに、コントロールゲート絶縁膜の誘電率が高いため、コントロールゲートとフローティングゲートの間の電気的な距離が小さくなり、隣接するコントロールゲートの信号が他のフローティングゲートに及ぶこと（干渉効果）が小さくなり、より微細化に有利である。 Furthermore, since the dielectric constant of the control gate insulating film is high, the electrical distance between the control gate and the floating gate is reduced, and the signal from the adjacent control gate extends to other floating gates (interference effect) is reduced. This is advantageous for further miniaturization.

干渉効果は特にＦが２０ｎｍ以下で問題となる。これは、コントロールゲートの間隔が２０ｎｍ以下となる一方、１つのメモリセルのコントロールゲートとフローティングゲートの距離が１０ｎｍ程度あるため、そのフローティングゲートに隣のコントロールゲートの信号が混入しやすくなるためである。 The interference effect is particularly problematic when F is 20 nm or less. This is because, while the distance between the control gates is 20 nm or less, the distance between the control gate of one memory cell and the floating gate is about 10 nm, so that the signal of the adjacent control gate is easily mixed into the floating gate. .

一方で、本発明の一態様により、コントロールゲートとフローティングゲートの間の電気的な距離が、例えば、ＥＯＴで１ｎｍ乃至４ｎｍとなれば、Ｆが１０ｎｍであっても、隣接するコントロールゲートの信号が混入することを防止することができる。 On the other hand, according to one embodiment of the present invention, if the electrical distance between the control gate and the floating gate is 1 nm to 4 nm in EOT, for example, even if F is 10 nm, the signal of the adjacent control gate is Mixing can be prevented.

本発明の一態様においては、コントロールゲート絶縁膜にＨｉｇｈ−ｋ材料を用いることに加えて、フローティングゲートあるいはコントロールゲートの一方あるいは双方に高仕事関数化合物半導体を用いることが必要である。これは以下の理由による。 In one embodiment of the present invention, in addition to using a high-k material for the control gate insulating film, it is necessary to use a high work function compound semiconductor for one or both of the floating gate and the control gate. This is due to the following reason.

上記の条件を満たす高仕事関数化合物半導体とコントロールゲート絶縁膜を接合した場合、コントロールゲート絶縁膜の伝導帯下端と高仕事関数化合物半導体のフェルミ準位との差（障壁高さ）は１．８電子ボルト以上となる。 When the high work function compound semiconductor that satisfies the above conditions is bonded to the control gate insulating film, the difference (barrier height) between the lower end of the conduction band of the control gate insulating film and the Fermi level of the high work function compound semiconductor is 1.8. More than e-volt.

これは、従来のＦＧメモリ装置でフローティングゲート絶縁膜やコントロールゲート絶縁膜として一般的に用いられてきた酸化珪素とフローティングゲートやとコントロールゲートして用いられてきたｎ型珪素との障壁高さよりも小さいが、以下の説明から実用上は全く支障がない。 This is higher than the barrier height between the silicon oxide generally used as a floating gate insulating film and a control gate insulating film in the conventional FG memory device and the n-type silicon used as a floating gate and a control gate. Although small, there is no practical problem from the following explanation.

障壁高さやコントロールゲート絶縁膜あるいはフローティングゲート絶縁膜の厚さは電荷を保持する上や、電荷を注入する上で重要な意味がある。以下、導体−絶縁膜−導体接合を例に取り、絶縁膜を介した伝導機構について説明する。 The height of the barrier and the thickness of the control gate insulating film or the floating gate insulating film have an important meaning in maintaining electric charge and injecting electric charge. Hereinafter, the conduction mechanism through the insulating film will be described by taking a conductor-insulating film-conductor junction as an example.

絶縁膜をバリヤとする伝導機構は、大きく２種類考えられ、１つは熱励起キャリアによる伝導であり、他の１つはトンネル効果による伝導である。このうち、絶縁膜の厚さが１０数ｎｍ以上で、その両端の電位差が障壁高さの半分未満であれば、ほとんどが熱励起キャリアによる伝導であり、トンネル効果は考慮しなくてもよい。 There are roughly two types of conduction mechanisms that use an insulating film as a barrier. One is conduction by thermally excited carriers, and the other is conduction by a tunnel effect. Of these, if the thickness of the insulating film is more than 10 nm and the potential difference between both ends is less than half the barrier height, most of the conduction is caused by thermally excited carriers, and the tunnel effect need not be considered.

熱励起キャリアの伝導では、絶縁膜を流れる電流密度は、温度と障壁高さに依存し、絶縁膜両端の電位差はそれほど重要ではない。そして、例えば、４００Ｋで、１０年間の電荷保持をおこなうのであれば、障壁高さは１．８電子ボルト以上、好ましくは２．２電子ボルト以上あれば十分である。 In the conduction of thermally excited carriers, the current density flowing through the insulating film depends on the temperature and the barrier height, and the potential difference between both ends of the insulating film is not so important. For example, if the charge is retained for 10 years at 400K, the barrier height is 1.8 electron volts or higher, preferably 2.2 electron volts or higher.

障壁高さが１．８電子ボルトのとき、絶縁膜の厚さが１２ｎｍ以上であれば、トンネル効果による伝導は、熱励起キャリアによる伝導に比べて十分に小さい。すなわち、障壁高さが１．８電子ボルト以上、かつ、コントロールゲート絶縁膜の厚さが１１ｎｍ以上であれば、電荷の保持に関しては問題が生じない。なお、必要とされる絶縁膜の厚さは、一般には障壁高さが上昇すれば小さくなる。 When the barrier height is 1.8 eV and the thickness of the insulating film is 12 nm or more, the conduction by the tunnel effect is sufficiently smaller than the conduction by thermally excited carriers. That is, if the barrier height is 1.8 eV or more and the thickness of the control gate insulating film is 11 nm or more, there is no problem with respect to charge retention. The required thickness of the insulating film generally decreases as the barrier height increases.

この点、珪素をフローティングゲートやコントロールゲートとする場合、多くのｈｉｇｈ−ｋ材料はコントロールゲート絶縁膜あるいはフローティングゲート絶縁膜として使用する上で問題が多い。ｈｉｇｈ−ｋ材料の多くは電子親和力が２．５電子ボルト以上であるため、珪素との障壁高さが１．６電子ボルト以下となり、電荷を十分な長期間保持することができないためである。例えば、障壁高さが１．６電子ボルトでは、電荷が保持できる期間は１ヶ月程度である。 In this regard, when silicon is used as a floating gate or a control gate, many high-k materials have many problems when used as a control gate insulating film or a floating gate insulating film. This is because many of the high-k materials have an electron affinity of 2.5 electron volts or more, and thus the barrier height with silicon is 1.6 electron volts or less, and the charge cannot be held for a sufficiently long time. For example, when the barrier height is 1.6 eV, the period during which charges can be retained is about one month.

これに対し、フローティングゲートあるいはコントロールゲートの一方あるいは双方に高仕事関数化合物半導体を用いると、コントロールゲート絶縁膜として、ｈｉｇｈ−ｋ材料を用いた場合であっても、障壁高さが１．８電子ボルト以上となるため、電荷を十分に保持することができる。 On the other hand, when a high work function compound semiconductor is used for one or both of the floating gate and the control gate, even if a high-k material is used as the control gate insulating film, the barrier height is 1.8 electrons. Since the voltage is greater than or equal to volts, the charge can be sufficiently retained.

以上は、電子から見た障壁高さであったが、正孔から見た障壁高さも同様に議論できる。一般にｈｉｇｈ−ｋ材料のイオン化ポテンシャル（価電子帯の上端と真空準位のエネルギー差）は、７．４電子ボルト以上であり、高仕事関数化合物半導体のフェルミ準位とのエネルギー差は１．８電子ボルト以上となる。このため正孔による伝導も十分に阻止できる。 The above is the barrier height seen from the electrons, but the barrier height seen from the holes can be discussed similarly. In general, the ionization potential of the high-k material (energy difference between the upper end of the valence band and the vacuum level) is 7.4 eV or more, and the energy difference from the Fermi level of the high work function compound semiconductor is 1.8. More than e-volt. For this reason, conduction by holes can be sufficiently prevented.

また、コントロールゲート絶縁膜には比誘電率が１０以上のｈｉｇｈ−ｋ材料を用いる。その場合、酸化珪素換算の厚さは物理的な厚さよりも小さくなる。例えば、比誘電率が１０であれば、物理的な厚さが１２ｎｍであったとしても、ＥＯＴは４．８ｎｍである。より比誘電率の大きな材料を用いることでＥＯＴをさらに小さくできる。その結果、メモリ装置の微細化が可能となる。 Further, a high-k material having a relative dielectric constant of 10 or more is used for the control gate insulating film. In that case, the thickness in terms of silicon oxide is smaller than the physical thickness. For example, if the relative dielectric constant is 10, even if the physical thickness is 12 nm, the EOT is 4.8 nm. The EOT can be further reduced by using a material having a higher relative dielectric constant. As a result, the memory device can be miniaturized.

なお、多くのｈｉｇｈ−ｋ材料は酸化物であるため、高仕事関数化合物半導体を構成する金属元素以外の元素に占める酸素の比率が２０原子％乃至９０原子％であると、ｈｉｇｈ−ｋ材料との密着性が良好である。また、界面で酸化還元反応がおこりにくく、化学的に安定である。 Note that since many high-k materials are oxides, when the ratio of oxygen to elements other than metal elements constituting the high work function compound semiconductor is 20 atomic% to 90 atomic%, Good adhesion. In addition, the oxidation-reduction reaction hardly occurs at the interface and is chemically stable.

特に高仕事関数化合物半導体を構成する金属元素のうちインジウム原子と酸素の結合力は、ｈｉｇｈ−ｋ材料で用いられる多くの金属（例えば、ストロンチウム、チタン、バリウム、ジルコニウム、タンタル、ビスマス、鉛、ハフニウム、アルミニウム、イットリウム、ランタン）の原子と酸素の結合力と同等か弱いため、ｈｉｇｈ−ｋ材料から酸素を引き抜くことがなく、ｈｉｇｈ−ｋ材料を安定化する上で効果的である。 In particular, the bonding force between indium atoms and oxygen among the metal elements constituting high work function compound semiconductors is that many metals used in high-k materials (eg, strontium, titanium, barium, zirconium, tantalum, bismuth, lead, hafnium). , Aluminum, yttrium, and lanthanum) are equivalent to or weaker than the bonding force between atoms and oxygen, so that oxygen is not extracted from the high-k material, which is effective in stabilizing the high-k material.

半導体メモリ装置の例を説明する図である。It is a figure explaining the example of a semiconductor memory device. 本発明の半導体メモリ装置の例を示す図である。It is a figure which shows the example of the semiconductor memory device of this invention. 本発明の半導体メモリ装置の例を示す図である。It is a figure which shows the example of the semiconductor memory device of this invention. 本発明の半導体メモリ装置の作製方法の例を説明する図である。FIG. 11 illustrates an example of a method for manufacturing a semiconductor memory device of the present invention. 本発明の半導体メモリ装置の例を示す図である。It is a figure which shows the example of the semiconductor memory device of this invention.

以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。 Hereinafter, embodiments will be described with reference to the drawings. However, the embodiments can be implemented in many different modes, and it is easily understood by those skilled in the art that the modes and details can be variously changed without departing from the spirit and scope thereof. . Therefore, the present invention should not be construed as being limited to the description of the following embodiments.

（実施の形態１）
図２（Ａ）に、本実施の形態のＦＧメモリ装置の例を図示する。ここでは、トランジスタのチャネル方向の断面模式図を示す。トランジスタはｐ型の単結晶珪素の基板１００上にフローティングゲート１０３と基板１００との間に適切な厚さのフローティングゲート絶縁膜１０５を有する。 (Embodiment 1)
FIG. 2A illustrates an example of the FG memory device of this embodiment. Here, a schematic cross-sectional view in the channel direction of the transistor is shown. The transistor has a floating gate insulating film 105 having an appropriate thickness between the floating gate 103 and the substrate 100 on a p-type single crystal silicon substrate 100.

なお、基板１００は珪素以外にもゲルマニウム、砒化ガリウム、アンチモン化ガリウム等の電子親和力が３．５電子ボルト乃至４．５電子ボルトで、バンドギャップが２電子ボルト以下の半導体材料を用いることができる。 Note that the substrate 100 can be made of a semiconductor material having an electron affinity of 3.5 eV to 4.5 eV and a band gap of 2 eV or less, such as germanium, gallium arsenide, and gallium antimonide, in addition to silicon. .

フローティングゲート１０３の幅は、トランジスタのチャネル長を決定する上で重要な要素であるが、５０ｎｍ以下、好ましくは２０ｎｍ以下とする。さらに、フローティングゲート絶縁膜１０５の厚さは６ｎｍ乃至１０ｎｍとするとよい。 The width of the floating gate 103 is an important factor in determining the channel length of the transistor, but is 50 nm or less, preferably 20 nm or less. Further, the thickness of the floating gate insulating film 105 is preferably 6 nm to 10 nm.

基板１００には、ソース１０２ａ、ドレイン１０２ｂを形成する。その際には、図２（Ａ）に示すように、ソース１０２ａおよびドレイン１０２ｂは公知のＶＬＳＩ技術で使用される、いわゆるエクステンション領域と同様に形成すると短チャネル効果を防止する上で効果的である。なお、短チャネル効果を防止するには、基板１００の不純物濃度も適切な値とするとよい。 A source 102 a and a drain 102 b are formed on the substrate 100. In this case, as shown in FIG. 2A, the source 102a and the drain 102b are effective in preventing the short channel effect if formed in the same manner as a so-called extension region used in the known VLSI technology. . Note that the impurity concentration of the substrate 100 is preferably set to an appropriate value in order to prevent the short channel effect.

フローティングゲート１０３上には、適切な厚さのコントロールゲート絶縁膜１０６を介して、コントロールゲート１０４を設ける。コントロールゲート絶縁膜１０６の厚さは１０ｎｍ乃至２０ｎｍとできる。コントロールゲート絶縁膜１０６はフローティングゲート絶縁膜１０５よりも厚いほうが好ましい。 A control gate 104 is provided on the floating gate 103 through a control gate insulating film 106 having an appropriate thickness. The thickness of the control gate insulating film 106 can be 10 nm to 20 nm. The control gate insulating film 106 is preferably thicker than the floating gate insulating film 105.

なお、コントロールゲート絶縁膜１０６はｈｉｇｈ−ｋ材料を用いて構成し、酸化ジルコニウム、酸化ハフニウム、酸化イットリウム、酸化ランタン、酸化ガリウム、酸化ガリウムアルミニウム、珪酸ジルコニウム、珪酸ハフニウム、窒化アルミニウム、窒化ガリウムアルミニウム等を単独で、あるいは他の材料と組み合わせて用いるとよい。 Note that the control gate insulating film 106 is formed using a high-k material, such as zirconium oxide, hafnium oxide, yttrium oxide, lanthanum oxide, gallium oxide, gallium aluminum oxide, zirconium silicate, hafnium silicate, aluminum nitride, and gallium aluminum. May be used alone or in combination with other materials.

また、コントロールゲート絶縁膜１０６は積層してもよい。例えば、厚さ１ｎｍの酸化珪素と厚さ１５ｎｍの酸化ハフニウム（比誘電率を３０とする）を積層した場合、この積層体のＥＯＴは３ｎｍである。例えば、厚さ９ｎｍの酸化珪素でフローティングゲート絶縁膜１０５を構成すると、コントロールゲート１０４と基板１００の間の電圧の１／４が、コントロールゲート絶縁膜１０６にかかり、さらにそのうちの２／３が厚さ１ｎｍの酸化珪素にかかる。 Further, the control gate insulating film 106 may be stacked. For example, when 1 nm thick silicon oxide and 15 nm thick hafnium oxide (with a relative dielectric constant of 30) are stacked, the EOT of this stacked body is 3 nm. For example, when the floating gate insulating film 105 is formed of silicon oxide having a thickness of 9 nm, 1/4 of the voltage between the control gate 104 and the substrate 100 is applied to the control gate insulating film 106, and 2/3 of the voltage is 2/3. Over 1 nm of silicon oxide.

したがって、データの書き込みや消去のためにフローティングゲート１０３と基板１００との間の電圧を１２Ｖとする場合には、コントロールゲート絶縁膜１０６には４Ｖの電圧がかかる。このうち、１．３Ｖ強の電圧（１３ＭＶ／ｃｍ強の電界）が厚さ１ｎｍの酸化珪素にかかり、厚さ１５ｎｍの酸化ハフニウムには、２．７Ｖ弱の電圧（１．８ＭＶ／ｃｍ弱の電界）がかかる。このように酸化ハフニウム中の電界は十分に低いため、Ｆ−Ｎトンネル効果が発生することはなく、また、酸化ハフニウムが絶縁破壊等を引き起こす確率は低い。一方、酸化珪素中の電界も十分に耐えうる値である。 Therefore, when the voltage between the floating gate 103 and the substrate 100 is set to 12 V for data writing or erasing, a voltage of 4 V is applied to the control gate insulating film 106. Among these, a voltage of just over 1.3V (electric field of over 13 MV / cm) is applied to silicon oxide with a thickness of 1 nm, and hafnium oxide with a thickness of 15 nm has a voltage of less than 2.7 V (a little less than 1.8 MV / cm). Electric field). Thus, since the electric field in hafnium oxide is sufficiently low, the FN tunnel effect does not occur, and the probability that hafnium oxide causes dielectric breakdown or the like is low. On the other hand, the electric field in silicon oxide is also a value that can sufficiently withstand.

フローティングゲート１０３は、フローティングゲートの第１導電層１０３ａと、フローティングゲートの第２導電層１０３ｂを有する。ここで、フローティングゲートの第２導電層１０３ｂは厚さ５ｎｍ以上１００ｎｍ以下の高仕事関数化合物半導体よりなる。そのため、フローティングゲートの第２導電層１０３ｂとコントロールゲート絶縁膜１０６との間の障壁高さが１．８電子ボルト以上となる。 The floating gate 103 includes a first conductive layer 103a serving as a floating gate and a second conductive layer 103b serving as a floating gate. Here, the second conductive layer 103b of the floating gate is made of a high work function compound semiconductor having a thickness of 5 nm to 100 nm. Therefore, the barrier height between the second conductive layer 103b of the floating gate and the control gate insulating film 106 is 1.8 electron volts or more.

また、コントロールゲート１０４は、コントロールゲートの第１導電層１０４ａと、コントロールゲートの第２導電層１０４ｂを有する。ここで、コントロールゲートの第１導電層１０４ａは厚さ５ｎｍ以上１００ｎｍ以下の高仕事関数化合物半導体よりなる。そのため、コントロールゲートの第１導電層１０４ａとコントロールゲート絶縁膜１０６との間の障壁高さが１．８電子ボルト以上となる。 The control gate 104 includes a first conductive layer 104a serving as a control gate and a second conductive layer 104b serving as a control gate. Here, the first conductive layer 104a of the control gate is made of a high work function compound semiconductor having a thickness of 5 nm to 100 nm. Therefore, the barrier height between the first conductive layer 104a of the control gate and the control gate insulating film 106 is 1.8 electron volts or more.

フローティングゲートの第１導電層１０３ａやコントロールゲートの第２導電層１０４ｂには、特に高仕事関数化合物半導体を用いる必要はなく、目的に応じたものを使用すればよい。例えば、フローティングゲートの第１導電層１０３ａには珪素との間で仕事関数が適切なものを選択でき、ｎ型珪素、チタン、タンタル、アルミニウム、窒化チタン、窒化タンタル等を用いればよい。また、コントロールゲートの第２導電層１０４ｂには導電性の高いものを用いるとよい。 For the first conductive layer 103a for the floating gate and the second conductive layer 104b for the control gate, it is not necessary to use a high work function compound semiconductor, and a layer according to the purpose may be used. For example, a material having an appropriate work function with silicon can be selected for the first conductive layer 103a of the floating gate, and n-type silicon, titanium, tantalum, aluminum, titanium nitride, tantalum nitride, or the like may be used. In addition, a highly conductive layer may be used for the second conductive layer 104b of the control gate.

なお、フローティングゲートの第１導電層１０３ａあるいはコントロールゲートの第２導電層１０４ｂのいずれか一方、あるいは双方はなくてもよい。ただし、フローティングゲートの第１導電層１０３ａを設けない場合、高仕事関数化合物半導体であるフローティングゲートの第２導電層１０３ｂがチャネルに面することとなる。 Note that one or both of the first conductive layer 103a of the floating gate and the second conductive layer 104b of the control gate may be omitted. However, when the first conductive layer 103a of the floating gate is not provided, the second conductive layer 103b of the floating gate that is a high work function compound semiconductor faces the channel.

高仕事関数化合物半導体の仕事関数は５．４電子ボルト以上であり、ｐ型珪素（仕事関数は５．１５電子ボルト）よりも大きいため、チャネル領域の電子状態に大きな影響を与える。具体的には、高仕事関数化合物半導体はチャネル表面に正孔を誘起する作用が大きい。 The work function of the high work function compound semiconductor is 5.4 eV or higher and larger than that of p-type silicon (the work function is 5.15 eV), which greatly affects the electronic state of the channel region. Specifically, the high work function compound semiconductor has a large effect of inducing holes on the channel surface.

その結果、トランジスタがｎ型で、基板１００の表面がｐ型であると、しきい値が過大となり、スイッチングが適切にできないこともある。そこで、図２（Ｂ）に示すように高仕事関数化合物半導体よりなるフローティングゲート１０３の直下の部分にｎ型領域１０７を形成することにより、しきい値を適切な値としてもよい。 As a result, if the transistor is n-type and the surface of the substrate 100 is p-type, the threshold value becomes excessive and switching may not be performed properly. Therefore, as shown in FIG. 2B, the threshold value may be set to an appropriate value by forming an n-type region 107 immediately below the floating gate 103 made of a high work function compound semiconductor.

また、短チャネル効果を防止するために図２（Ｃ）に示すように、ソース１０２ａ、ドレイン１０２ｂの周囲に、ハロー領域１０８ａ、１０８ｂ（基板１００よりもｐ型不純物の濃度の高いｐ型領域）を設けてもよい。ハロー領域１０８ａ、１０８ｂを形成する場合には、チャネル近傍のソース１０２ａ、ドレイン１０２ｂの深さを比較的厚くしてもよい。例えば、図２（Ｃ）に示す深さｄ１をチャネル長の２倍以下としてもよい。 In order to prevent the short channel effect, as shown in FIG. 2C, halo regions 108a and 108b (p-type regions having a higher p-type impurity concentration than the substrate 100) are provided around the source 102a and the drain 102b. May be provided. When forming the halo regions 108a and 108b, the depth of the source 102a and the drain 102b in the vicinity of the channel may be made relatively thick. For example, the depth d1 illustrated in FIG. 2C may be less than or equal to twice the channel length.

もちろん、図２（Ａ）に示す構造のトランジスタにおいてもハロー領域１０８ａ、１０８ｂを形成してもよい（図５（Ａ）参照）。なお、このようにハロー領域１０８ａ、１０８ｂで、ソース１０２ａ、ドレイン１０２ｂを囲む場合には、基板１００の不純物濃度は極めて低くしてもよく、また、その導電型はｎ型でもｐ型でもよい。 Needless to say, the halo regions 108a and 108b may be formed in the transistor having the structure illustrated in FIG. 2A (see FIG. 5A). When the halo regions 108a and 108b surround the source 102a and the drain 102b as described above, the impurity concentration of the substrate 100 may be extremely low, and the conductivity type may be n-type or p-type.

基板１００はチャネルの形成される領域を含むが、その部分の不純物濃度を低くすることにより、短チャネルのトランジスタのしきい値のばらつきを低減できる。例えば、チャネル長２０ｎｍ以下で十分にしきい値のばらつきを実用上差し支えない程度にまで低減するには、チャネルの形成される部分の不純物濃度は１×１０^１５ｃｍ^−３以下、好ましくは、１×１０^１３ｃｍ^−３以下とするとよい。 Although the substrate 100 includes a region where a channel is formed, variation in threshold voltage of a short-channel transistor can be reduced by reducing the impurity concentration in that portion. For example, in order to sufficiently reduce the threshold variation to a practical level when the channel length is 20 nm or less, the impurity concentration of the portion where the channel is formed is 1 × 10 ¹⁵ cm ⁻³ or less, preferably 1 × It may be 10 ¹³ cm ⁻³ or less.

なお、図２（Ｂ）のように高仕事関数化合物半導体がフローティングゲート絶縁膜１０５接する構造を有するフローティングゲート１０３を用いる場合には、その仕事関数の大きさにより、チャネル近傍の正孔濃度が非常に大きくなり、ｐ型不純物が全くドーピングされていなくとも、ソース１０２ａ、ドレイン１０２ｂからの電子の流入を阻止できる。 Note that in the case where the floating gate 103 having a structure in which the high work function compound semiconductor is in contact with the floating gate insulating film 105 as illustrated in FIG. 2B is used, the hole concentration in the vicinity of the channel is extremely high depending on the size of the work function. Even if the p-type impurity is not doped at all, inflow of electrons from the source 102a and the drain 102b can be prevented.

その効果に着目すれば、チャネルの形成される部分にｐ型不純物をドーピングする必要はなく、例えば、図５（Ｂ）に示すように、ソース１０２ａ、ドレイン１０２ｂの下部にのみハロー領域１０８ａ、１０８ｂ（あるいはそれに相当する不純物領域）を設けてもよい。ここで、フローティングゲート１０３は高仕事関数化合物半導体よりなる。そのため、高仕事関数化合物半導体が、フローティングゲート絶縁膜１０５にも、また、コントロールゲート絶縁膜１０６にも接する。 If attention is paid to the effect, it is not necessary to dope a p-type impurity in a portion where a channel is formed. For example, as shown in FIG. 5B, halo regions 108a and 108b are formed only under the source 102a and the drain 102b. (Or an impurity region corresponding thereto) may be provided. Here, the floating gate 103 is made of a high work function compound semiconductor. Therefore, the high work function compound semiconductor contacts the floating gate insulating film 105 and the control gate insulating film 106.

この場合には、図５（Ａ）のように、チャネルの形成される部分に濃度の高いｐ型の不純物を導入する必要がないため、さらにトランジスタのしきい値のばらつきを低減できる。なお、短チャネル効果を防止する上では、ソース１０２ａ、ドレイン１０２ｂの深さｄ３は、チャネル長の０．７５倍以下、好ましくは０．５倍以下とするとよい。図５（Ｂ）に示す技術思想を図２（Ａ）のトランジスタに適用すれば、図５（Ｃ）に示すようなハロー領域１０８ａ、１０８ｂを有するトランジスタが得られる。 In this case, as shown in FIG. 5A, since it is not necessary to introduce a high-concentration p-type impurity into a portion where a channel is formed, variation in threshold values of transistors can be further reduced. In order to prevent the short channel effect, the depth d3 of the source 102a and the drain 102b may be 0.75 times or less, preferably 0.5 times or less the channel length. When the technical concept shown in FIG. 5B is applied to the transistor in FIG. 2A, a transistor having halo regions 108a and 108b as shown in FIG. 5C can be obtained.

特に図５（Ｂ）および図５（Ｃ）のように、ハロー領域１０８ａおよび１０８ｂがチャネル領域の外側に形成されるということは、イオン注入法によりハロー領域１０８ａおよび１０８ｂを形成する際に、イオンがチャネル領域上のフローティングゲート絶縁膜１０５を通過することもないので、フローティングゲート絶縁膜１０５にトラップ準位等が形成されることがなく、トランジスタの信頼性を高める上で好ましい。 In particular, as shown in FIGS. 5B and 5C, the formation of the halo regions 108a and 108b outside the channel region means that the halo regions 108a and 108b are formed by ion implantation. Does not pass through the floating gate insulating film 105 over the channel region, so that trap levels and the like are not formed in the floating gate insulating film 105, which is preferable in improving the reliability of the transistor.

高仕事関数化合物半導体がフローティングゲート絶縁膜１０５に接する構造を有するフローティングゲート１０３では、公知のＦＧメモリ装置よりしきい値が１ボルト以上も大きい。しきい値は基板１００（あるいはチャネルが形成される部分）の不純物濃度にも依存するが１．６ボルト以上となることもある。このような大きなしきい値を持つトランジスタは通常のＭＯＳトランジスタでは使用しづらいが、ＦＧメモリ装置であれば問題とならないこともある。 In the floating gate 103 having a structure in which the high work function compound semiconductor is in contact with the floating gate insulating film 105, the threshold value is larger than 1 volt by a known FG memory device. Although the threshold value depends on the impurity concentration of the substrate 100 (or the portion where the channel is formed), it may be 1.6 volts or more. A transistor having such a large threshold is difficult to use in a normal MOS transistor, but may not be a problem in an FG memory device.

例えば、フローティングゲート１０３が正に帯電している場合（しきい値が０．６ボルト程度）をデータ１、フローティングゲート１０３が帯電していない場合（しきい値が１．６ボルト程度）をデータ０とすると、コントロールゲート１０４の電圧が１Ｖのとき、データ１であればトランジスタはオンであり、データ０のときはオフである。また、コントロールゲート１０４の電圧を０Ｖとすれば、データ１もデータ０でもオフである。すなわち、ＮＯＲ型のメモリ回路として用いるのに好適である。 For example, data 1 indicates that the floating gate 103 is positively charged (threshold is about 0.6 volts), and data indicates that the floating gate 103 is not charged (threshold is about 1.6 volts). Assuming 0, when the voltage of the control gate 104 is 1V, if the data is 1, the transistor is on, and if the data is 0, the transistor is off. If the voltage of the control gate 104 is 0V, both data 1 and data 0 are off. That is, it is suitable for use as a NOR type memory circuit.

なお、図２（Ｂ）、図５（Ｂ）あるいは図５（Ｃ）のように、フローティングゲート絶縁膜１０５に高仕事関数化合物半導体が接する場合には、フローティングゲート絶縁膜１０５と高仕事関数化合物半導体との間の障壁高さが、より高くなるため、Ｆ−Ｎトンネル効果を起こすためにはより高い電界（より高い電圧）が必要となる。 When the high work function compound semiconductor is in contact with the floating gate insulating film 105 as shown in FIGS. 2B, 5B, or 5C, the floating gate insulating film 105 and the high work function compound are used. Since the height of the barrier with respect to the semiconductor becomes higher, a higher electric field (higher voltage) is required to cause the FN tunnel effect.

（実施の形態２）
図３（Ａ）に、本実施の形態のＦＧメモリ装置の例を図示する。なお、一部の記載については実施の形態１を参酌できる。ここでは、トランジスタのチャネル方向の断面模式図を示す。トランジスタはｎ型の単結晶珪素の基板２００上にフローティングゲート２０３と、基板２００との間に適切な厚さのフローティングゲート絶縁膜２０５を有する。 (Embodiment 2)
FIG. 3A illustrates an example of the FG memory device of this embodiment. Note that Embodiment 1 can be referred to for part of the description. Here, a schematic cross-sectional view in the channel direction of the transistor is shown. The transistor includes a floating gate 203 on an n-type single crystal silicon substrate 200 and a floating gate insulating film 205 having an appropriate thickness between the substrate 200.

フローティングゲート２０３の幅は、５０ｎｍ以下、好ましくは２０ｎｍ以下とする。さらに、フローティングゲート絶縁膜２０５の厚さは６ｎｍ乃至１０ｎｍとするとよい。 The width of the floating gate 203 is 50 nm or less, preferably 20 nm or less. Further, the thickness of the floating gate insulating film 205 is preferably 6 nm to 10 nm.

基板２００には、ｐ型の不純物をドープしてソース２０２ａ、ドレイン２０２ｂを形成する。フローティングゲート２０３上には、適切な厚さのコントロールゲート絶縁膜２０６を介して、コントロールゲート２０４を設ける。コントロールゲート絶縁膜２０６の厚さは１０ｎｍ乃至２０ｎｍとできる。 The substrate 200 is doped with p-type impurities to form a source 202a and a drain 202b. A control gate 204 is provided on the floating gate 203 through a control gate insulating film 206 having an appropriate thickness. The thickness of the control gate insulating film 206 can be 10 nm to 20 nm.

なお、コントロールゲート絶縁膜２０６はｈｉｇｈ−ｋ材料を用いて構成し、酸化ジルコニウム、酸化ハフニウム、酸化イットリウム、酸化ランタン、酸化ガリウム、酸化ガリウムアルミニウム、珪酸ジルコニウム、珪酸ハフニウム、窒化アルミニウム、窒化ガリウムアルミニウム等を単独で、あるいは他の材料と組み合わせて用いるとよい。詳細は実施の形態１を参照すればよい。 Note that the control gate insulating film 206 is formed using a high-k material, such as zirconium oxide, hafnium oxide, yttrium oxide, lanthanum oxide, gallium oxide, gallium aluminum oxide, zirconium silicate, hafnium silicate, aluminum nitride, and gallium aluminum nitride. May be used alone or in combination with other materials. For details, Embodiment 1 may be referred to.

フローティングゲート２０３は、フローティングゲートの第１導電層２０３ａと、フローティングゲートの第２導電層２０３ｂを有する。ここで、フローティングゲートの第２導電層２０３ｂは厚さ５ｎｍ以上１００ｎｍ以下の高仕事関数化合物半導体よりなる。そのため、フローティングゲートの第２導電層２０３ｂとコントロールゲート絶縁膜２０６との間の障壁高さが１．８電子ボルト以上となる。 The floating gate 203 includes a first conductive layer 203a serving as a floating gate and a second conductive layer 203b serving as a floating gate. Here, the second conductive layer 203b of the floating gate is made of a high work function compound semiconductor having a thickness of 5 nm to 100 nm. Therefore, the barrier height between the second conductive layer 203b of the floating gate and the control gate insulating film 206 becomes 1.8 electron volts or more.

また、コントロールゲート２０４は、コントロールゲートの第１導電層２０４ａと、コントロールゲートの第２導電層２０４ｂを有する。ここで、コントロールゲートの第１導電層２０４ａは厚さ５ｎｍ以上１００ｎｍ以下の高仕事関数化合物半導体よりなる。そのため、コントロールゲートの第１導電層２０４ａとコントロールゲート絶縁膜２０６との間の障壁高さが１．８電子ボルト以上となる。 The control gate 204 includes a first conductive layer 204a serving as a control gate and a second conductive layer 204b serving as a control gate. Here, the first conductive layer 204a of the control gate is made of a high work function compound semiconductor having a thickness of 5 nm to 100 nm. Therefore, the barrier height between the first conductive layer 204a of the control gate and the control gate insulating film 206 is 1.8 eV or more.

なお、フローティングゲートの第１導電層２０３ａ、コントロールゲートの第２導電層２０４ｂについては実施の形態１を参照すればよい。また、フローティングゲートの第２導電層２０３ｂとコントロールゲートの第１導電層２０４ａのいずれか一方は設けなくてもよい。 Note that Embodiment Mode 1 may be referred to for the first conductive layer 203a for the floating gate and the second conductive layer 204b for the control gate. Further, either the second conductive layer 203b of the floating gate or the first conductive layer 204a of the control gate may not be provided.

ソース２０２ａ、ドレイン２０２ｂとの間のパンチスルー電流を防止するためには、図３（Ｂ）に示すようにソース２０２ａ、ドレイン２０２ｂの底面及び側面に接する領域の一部にｎ型不純物をドーピングしてｎ型領域２０８を形成してもよい。なお、このような方法を採用すれば、基板２００（および、ｎ型領域２０８で基板２００から分離される弱いｎ型領域２０７）の不純物濃度は可能な限り低くできるので、しきい値ばらつきを低減する上で好適である。 In order to prevent a punch-through current between the source 202a and the drain 202b, as shown in FIG. 3B, an n-type impurity is doped into a part of the region in contact with the bottom and side surfaces of the source 202a and the drain 202b. The n-type region 208 may be formed. If such a method is adopted, the impurity concentration of the substrate 200 (and the weak n-type region 207 separated from the substrate 200 in the n-type region 208) can be made as low as possible, thereby reducing threshold variation. This is preferable.

また、図３（Ｃ）に示すように、フローティングゲート２０３とソース２０２ａ、ドレイン２０２ｂとの間に幅ｄ２のオフセット領域（フローティングゲート１０３とソース２０２ａ（あるいはドレイン２０２ｂ）が重ならない領域）を形成してもよい。 Further, as shown in FIG. 3C, an offset region having a width d2 (a region where the floating gate 103 and the source 202a (or the drain 202b) do not overlap) is formed between the floating gate 203 and the source 202a and the drain 202b. May be.

（実施の形態３）
図３（Ｂ）と図３（Ｃ）の特徴を併せ持つＦＧメモリ装置の作製方法の例について図４を用いて簡単に説明する。なお、多くの工程は公知の半導体技術を用いればよいので詳細はそれらを参照できる。 (Embodiment 3)
An example of a method for manufacturing an FG memory device having the characteristics of FIGS. 3B and 3C will be briefly described with reference to FIGS. In addition, since many processes should just use a well-known semiconductor technology, those can be referred for details.

まず、ｎ型高抵抗単結晶珪素（不純物濃度は１×１０^１３ｃｍ^−３乃至１×１０^１７ｃｍ^−３）の基板２００の深さ１０ｎｍ乃至２００ｎｍの部分にｎ型不純物をドーピングしてｎ型領域２０８を形成する。ｎ型不純物元素としては砒素のように深さを精密に制御できるものを用い、不純物濃度としては１×１０^１８ｃｍ^−３乃至１×１０^２０ｃｍ^−３とすればよい。この結果、基板表面付近の浅い部分に弱いｎ型領域２０７（基板２００と同じ不純物濃度を有する）が分離される。 First, n-type impurities are doped into a portion of n-type high-resistance single crystal silicon (impurity concentration: 1 × 10 ¹³ cm ^{−3 to} 1 × 10 ¹⁷ cm ⁻³ ) substrate 200 at a depth of 10 nm to 200 nm. Region 208 is formed. An n-type impurity element such as arsenic whose depth can be precisely controlled is used, and the impurity concentration may be 1 × 10 ¹⁸ cm ^{−3 to} 1 × 10 ²⁰ cm ⁻³ . As a result, a weak n-type region 207 (having the same impurity concentration as the substrate 200) is isolated in a shallow portion near the substrate surface.

あるいは、ｎ型領域２０８の表面に、弱いｎ型領域２０７をエピタキシャル成長させてもよい。その場合には、弱いｎ型領域２０７の厚さは５ｎｍ乃至５０ｎｍ（好ましくは５ｎｍ乃至２０ｎｍ）、不純物濃度は、１×１０^１１ｃｍ^−３乃至１×１０^１７ｃｍ^−３とすればよく、また、弱いｎ型領域２０７の不純物濃度は基板２００と異なってもよい。 Alternatively, a weak n-type region 207 may be epitaxially grown on the surface of the n-type region 208. In that case, the thickness of the weak n-type region 207 may be 5 nm to 50 nm (preferably 5 nm to 20 nm), and the impurity concentration may be 1 × 10 ¹¹ cm ^{−3 to} 1 × 10 ¹⁷ cm ^−3. The impurity concentration of the weak n-type region 207 may be different from that of the substrate 200.

そして、弱いｎ型領域２０７上に絶縁膜２０５ａを形成する。絶縁膜２０５ａとしては、例えば、厚さ６ｎｍ乃至１０ｎｍの熱酸化によって得られる酸窒化珪素膜を用いればよい。 Then, an insulating film 205a is formed on the weak n-type region 207. As the insulating film 205a, for example, a silicon oxynitride film obtained by thermal oxidation with a thickness of 6 nm to 10 nm may be used.

その後、反応性スパッタリング法で酸窒化亜鉛もしくは酸窒化インジウム、酸窒化インジウム亜鉛、酸窒化インジウム亜鉛ガリウム（組成式はＩｎ_ａＧａ_ｂＺｎ_ｃＯ_ｄＮ_ｅ、（０≦ａ≦１、０≦ｂ≦１、０≦ｃ≦１、０＜ｄ≦１、０＜ｅ≦１））等の仕事関数の高い酸窒化物膜（以下、高仕事関数酸窒化物膜という）を絶縁膜２０５ａ上に成膜する。 After that, by reactive sputtering, zinc oxynitride or indium oxynitride, indium zinc oxynitride, indium zinc gallium oxynitride (composition formula is In _a Ga _b Zn _c O _d N _e , (0 ≦ a ≦ 1, 0 ≦ b ≦ 1, 0 ≦ c ≦ 1, 0 <d ≦ 1, 0 <e ≦ 1)) and the like. An oxynitride film having a high work function (hereinafter referred to as a high work function oxynitride film) is formed over the insulating film 205a. Form a film.

例えば、酸窒化亜鉛を成膜するには、酸化亜鉛をターゲットにして、窒素濃度が５０％以上かつ酸素濃度が５％以下の雰囲気という条件を採用すればよい。同様に、酸窒化インジウム、酸窒化インジウム亜鉛、酸窒化インジウム亜鉛ガリウムを成膜するには、窒素濃度が５０％以上かつ酸素濃度が５％以下の雰囲気で、それぞれ、酸化インジウム、酸化インジウム亜鉛、酸化インジウム亜鉛ガリウムをターゲットとして用いればよい。 For example, in order to form a zinc oxynitride film, it is only necessary to employ a condition that the target is zinc oxide and the atmosphere has a nitrogen concentration of 50% or more and an oxygen concentration of 5% or less. Similarly, indium oxynitride, indium zinc oxynitride, and indium zinc gallium oxynitride are formed in an atmosphere having a nitrogen concentration of 50% or more and an oxygen concentration of 5% or less, respectively, indium oxide, indium zinc oxide, Indium zinc gallium oxide may be used as a target.

また、その際には、基板温度は１００℃乃至６００℃、好ましくは１５０℃乃至４５０℃とするとよい。また、成膜後、１００℃乃至６００℃、好ましくは１５０℃乃至４５０℃の非酸化性雰囲気で熱処理してもよい。 In that case, the substrate temperature is 100 ° C. to 600 ° C., preferably 150 ° C. to 450 ° C. Further, after film formation, heat treatment may be performed in a non-oxidizing atmosphere at 100 ° C. to 600 ° C., preferably 150 ° C. to 450 ° C.

なお、スパッタリング法以外にも、ＡＬＤ法やＣＶＤ法（ＭＯＣＶＤ法等）を採用してもよい。特に、基板へのダメージの少ないＡＬＤ法やＣＶＤ法を用いることが好ましい。 In addition to the sputtering method, an ALD method or a CVD method (MOCVD method or the like) may be employed. In particular, it is preferable to use an ALD method or a CVD method with little damage to the substrate.

高仕事関数酸窒化物膜の厚さは５ｎｍ乃至１００ｎｍとすればよい。厚さ５ｎｍ未満では、その後に形成するコントロールゲート絶縁膜２０６との間に形成されるバリヤの高さが十分でなく、また、厚さが１００ｎｍを超えると、高仕事関数酸窒化物膜の抵抗が大きくなり、回路の特性に好ましくない。上述のように、高仕事関数酸窒化物膜では界面近傍の欠陥準位がドナーとなるため、界面から遠い部分ではドナー濃度が低下し、導電性が悪化することがある。導電性を維持するには、別にドナーをドーピングすればよい。 The thickness of the high work function oxynitride film may be 5 nm to 100 nm. If the thickness is less than 5 nm, the height of the barrier formed between the control gate insulating film 206 and the control gate insulating film 206 to be formed thereafter is not sufficient, and if the thickness exceeds 100 nm, the resistance of the high work function oxynitride film Is unfavorable for circuit characteristics. As described above, in the high work function oxynitride film, the defect level in the vicinity of the interface serves as a donor, so that the donor concentration may be lowered and conductivity may be deteriorated in a portion far from the interface. In order to maintain conductivity, another donor may be doped.

酸化インジウム亜鉛ガリウムの例として、組成式ＩｎＧａＺｎＯ_４で表されるものは、ＹｂＦｅ_２Ｏ_４構造と呼ばれる結晶構造を取ることが知られている（例えば、Ｍ．Ｎａｋａｍｕｒａ，Ｎ．Ｋｉｍｉｚｕｋａ，ａｎｄＴ．Ｍｏｈｒｉ、 ”ＴｈｅＰｈａｓｅＲｅｌａｔｉｏｎｓｉｎｔｈｅＩｎ_２Ｏ_３−Ｇａ_２ＺｎＯ_４−ＺｎＯＳｙｓｔｅｍａｔ１３５０℃”，Ｊ．ＳｏｌｉｄＳｔａｔｅＣｈｅｍ．，Ｖｏｌ．９３，ｐ．２９８−３１５（１９９１）．参照）。 As an example of indium zinc gallium oxide, one represented by the composition formula InGaZnO ₄ is known to have a crystal structure called a YbFe ₂ O ₄ structure (for example, M. Nakamura, N. Kimizuka, and T. K. Mohri, “The Phase Relations in the In ₂ O ₃ —Ga ₂ ZnO ₄ —ZnO System at 1350 ° C.”, J. Solid State Chem., Vol. 93, p. 298-315 (1991).

しかしながら、例えば、５原子％以上の窒素が添加されるとウルツ鉱型構造が安定相となり、それにともなって電子状態も劇的に変化する。また、ＹｂＦｅ_２Ｏ_４構造に比べるとウルツ鉱型構造は結晶化が容易であるため、比較的低温で結晶化する。 However, for example, when 5 atomic% or more of nitrogen is added, the wurtzite structure becomes a stable phase, and the electronic state changes dramatically accordingly. Further, since the wurtzite structure is easier to crystallize than the YbFe ₂ O ₄ structure, it crystallizes at a relatively low temperature.

電子状態に関しては、例えば、バンドギャップはＹｂＦｅ_２Ｏ_４構造のものが３．２電子ボルト程度であるが、ウルツ鉱型構造のものでは２．２電子ボルト以下となり、また、電子親和力も、前者が４．３電子ボルト程度のものが、後者では５．５電子ボルト以上となる。電子親和力が４．９電子ボルト以上となるため、欠陥準位によりｎ型の導電性を呈することとなる。なお、水素はドナーとして機能するため、水素を添加することによってもキャリア濃度を高めることもできる。 Regarding the electronic state, for example, the band gap of the YbFe ₂ O ₄ structure is about 3.2 eV, but the wurtzite type structure is 2.2 eV or less, and the electron affinity is also the former. Is about 4.3 eV, and the latter is 5.5 eV or more. Since the electron affinity is 4.9 eV or more, n-type conductivity is exhibited depending on the defect level. Note that since hydrogen functions as a donor, the carrier concentration can also be increased by adding hydrogen.

なお、高仕事関数酸窒化物膜は、窒素や亜鉛、インジウム以外に酸素を窒素の２乃至５倍含有していると、酸化珪素との界面でのトラップ準位の発生を抑制する上で好ましい。また、高仕事関数酸窒化物膜は、水素を１原子％乃至１０原子％含有していると、界面の状況が改善され、かつ、キャリアが増加して導電率が向上するため好ましい。高仕事関数酸窒化物膜への水素の添加は成膜時以外に、ドーピング工程の終了後の水素化処理でもおこなえる。 Note that it is preferable that the high work function oxynitride film contains oxygen 2 to 5 times as much as nitrogen in addition to nitrogen, zinc, and indium in order to suppress the generation of trap levels at the interface with silicon oxide. . In addition, it is preferable that the high work function oxynitride film contains 1 atomic% to 10 atomic% of hydrogen because an interface state is improved and carriers are increased to improve conductivity. The addition of hydrogen to the high work function oxynitride film can be performed not only at the time of film formation but also by a hydrogenation treatment after the end of the doping process.

なお、酸化インジウム亜鉛ガリウム（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）の代わりに、二元系金属酸化物である、Ｉｎ−Ｓｎ−Ｏ、Ｓｎ−Ｚｎ−Ｏ、Ａｌ−Ｚｎ−Ｏ、Ｉｎ−Ｇａ−Ｏや、三元系金属酸化物であるＩｎ−Ｓｎ−Ｚｎ−Ｏ、Ｉｎ−Ａｌ−Ｚｎ−Ｏ、Ｓｎ−Ｇａ−Ｚｎ−Ｏ、Ａｌ−Ｇａ−Ｚｎ−Ｏ、Ｓｎ−Ａｌ−Ｚｎ−Ｏや、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏなどをターゲットに用いてもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏとは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物という意味である。 Note that instead of indium zinc gallium oxide (In—Ga—Zn—O), binary metal oxides such as In—Sn—O, Sn—Zn—O, Al—Zn—O, and In—Ga— are used. O, and ternary metal oxides In—Sn—Zn—O, In—Al—Zn—O, Sn—Ga—Zn—O, Al—Ga—Zn—O, Sn—Al—Zn—O Alternatively, In—Sn—Ga—Zn—O, which is a quaternary metal oxide, or the like may be used as a target. Here, for example, In—Ga—Zn—O means an oxide containing indium (In), gallium (Ga), and zinc (Zn).

その後、高仕事関数酸窒化物膜、基板２００の一部、ｎ型領域２０８、弱いｎ型領域２０７、絶縁膜２０５ａをエッチングして、後に形成するワード線と直交する方向（図の左から右の方向）に溝を形成する。この際に溝に沿って線状の高仕事関数酸窒化物層２０３ｃが形成される。高仕事関数酸窒化物層２０３ｃの幅は１Ｆとすればよい。次に、エッチングによって形成された溝に素子分離絶縁物２０１を埋め込む。 Thereafter, the high work function oxynitride film, a part of the substrate 200, the n-type region 208, the weak n-type region 207, and the insulating film 205a are etched, and the direction perpendicular to the word line to be formed later (from left to right in the figure) Grooves are formed in the direction of At this time, a linear high work function oxynitride layer 203c is formed along the groove. The width of the high work function oxynitride layer 203c may be 1F. Next, the element isolation insulator 201 is embedded in the groove formed by etching.

さらに、高仕事関数酸窒化物層２０３ｃの上に絶縁膜と導電性の高い金属膜（や金属化合物膜）を適切な厚さだけ形成する。絶縁膜としては、酸化ジルコニウム、酸化ハフニウム、酸化イットリウム、酸化ランタン、酸化ガリウム、酸化ガリウムアルミニウム、珪酸ジルコニウム、珪酸ハフニウム、窒化アルミニウム、窒化ガリウムアルミニウム等の高誘電率材料を用いることができる。また、例えば、酸化珪素と高誘電率材料の積層構造としてもよい。金属膜としてはアルミニウム、チタン、タンタル、タングステン等やそれらを５０％以上有する合金を用いることができ、金属化合物膜としては、それらの窒化物膜を用いることができる。 Further, an insulating film and a highly conductive metal film (or metal compound film) are formed on the high work function oxynitride layer 203c with an appropriate thickness. As the insulating film, a high dielectric constant material such as zirconium oxide, hafnium oxide, yttrium oxide, lanthanum oxide, gallium oxide, gallium aluminum oxide, zirconium silicate, hafnium silicate, aluminum nitride, or gallium aluminum nitride can be used. For example, a stacked structure of silicon oxide and a high dielectric constant material may be used. As the metal film, aluminum, titanium, tantalum, tungsten, or the like or an alloy having 50% or more thereof can be used. As the metal compound film, a nitride film thereof can be used.

そして、絶縁膜と金属膜（や金属化合物膜）をエッチングして、ワード線方向に延在するコントロールゲート２０４、コントロールゲート絶縁膜２０６を形成する。この際、コントロールゲート２０４の幅は１Ｆとすればよい。次に、コントロールゲート２０４の側面に側壁２０９ａおよび２０９ｂを形成する。この際、絶縁膜２０５ａもエッチングされ、ワード線方向に延在するフローティングゲート絶縁膜２０５となる。 Then, the insulating film and the metal film (or metal compound film) are etched to form a control gate 204 and a control gate insulating film 206 extending in the word line direction. At this time, the width of the control gate 204 may be 1F. Next, side walls 209 a and 209 b are formed on the side surface of the control gate 204. At this time, the insulating film 205a is also etched to become a floating gate insulating film 205 extending in the word line direction.

このとき、同時に高仕事関数酸窒化物層２０３ｃもエッチングされ概略正方形状のフローティングゲート２０３となる（図４（Ｂ）参照）。フローティングゲート２０３は素子分離絶縁物２０１で他と分離されている。 At the same time, the high work function oxynitride layer 203c is also etched to form a substantially square floating gate 203 (see FIG. 4B). The floating gate 203 is separated from others by an element isolation insulator 201.

さらに、イオン注入法によりホウ素イオンを注入してソース２０２ａ、ドレイン２０２ｂを形成する。この際、ソース２０２ａ、ドレイン２０２ｂの底面は、ｎ型領域２０８の底面より浅くなるように形成するとよい（図４（Ｃ）参照）。イオン注入に用いるイオン種は、ボラン等のホウ素を含む化合物でもよい。 Further, boron ions are implanted by an ion implantation method to form the source 202a and the drain 202b. At this time, the bottom surfaces of the source 202a and the drain 202b are preferably formed to be shallower than the bottom surface of the n-type region 208 (see FIG. 4C). The ion species used for ion implantation may be a compound containing boron such as borane.

以上の工程により、トランジスタの主要な構造が形成される。その後は公知の半導体作製技術を用いて、シリサイド化、多層配線や電極の形成、水素化処理等をおこなえばよい。本実施の形態では基板２００として、単結晶珪素を用いる例を示したが、基板としては絶縁膜上に単結晶珪素層が形成された、いわゆるＳＯＩ基板を用いてもよい。 Through the above steps, the main structure of the transistor is formed. After that, silicidation, formation of multilayer wiring and electrodes, hydrogenation treatment, etc. may be performed using a known semiconductor manufacturing technique. Although an example in which single crystal silicon is used as the substrate 200 is described in this embodiment, a so-called SOI substrate in which a single crystal silicon layer is formed over an insulating film may be used as the substrate.

本実施の形態で作製されるＦＧメモリ装置のメモリセルのフローティングゲートの面積は１Ｆ^２とすることができる。それでいて、コントロールゲート絶縁膜２０６にｈｉｇｈ−ｋ材料を用いているため、効率的にフローティングゲートに正孔を注入することができる。 The area of the floating gate of the memory cell of the FG memory device manufactured in this embodiment can be 1F ² . Nevertheless, since a high-k material is used for the control gate insulating film 206, holes can be efficiently injected into the floating gate.

本実施の形態のＦＧメモリ装置のメモリセルでは、トランジスタはｐ型であるが、フローティングゲート２０３に仕事関数の高い材料を用いているため、弱いｎ型領域２０７の表面に正孔が誘起されやすくなる。このため、しきい値がマイナスの、いわゆるノーマリーオンの特性を示す。弱いｎ型領域２０７の不純物濃度にもよるが、しきい値は＋０．３Ｖ乃至＋０．５Ｖとなる。しかしながら、フローティングゲート２０３に正孔を注入（フローティングゲート２０３にから電子を引抜く）して正に帯電させると、しきい値が正にシフトし、ノーマリーオフの特性を示し、しきい値を−０．３Ｖ乃至−１．５Ｖとできる。 In the memory cell of the FG memory device of this embodiment, the transistor is p-type, but since a material having a high work function is used for the floating gate 203, holes are easily induced on the surface of the weak n-type region 207. Become. Therefore, a so-called normally-on characteristic having a negative threshold value is exhibited. Although depending on the impurity concentration of the weak n-type region 207, the threshold value is + 0.3V to + 0.5V. However, when positive holes are injected into the floating gate 203 (electrons are extracted from the floating gate 203) and charged positively, the threshold value shifts to positive, showing normally-off characteristics, and the threshold value is reduced. It can be -0.3V to -1.5V.

１００基板
１０１素子分離絶縁物
１０２不純物領域
１０２ａソース
１０２ｂドレイン
１０３フローティングゲート
１０３ａフローティングゲートの第１導電層
１０３ｂフローティングゲートの第２導電層
１０４コントロールゲート
１０４ａコントロールゲートの第１導電層
１０４ｂコントロールゲートの第２導電層
１０５フローティングゲート絶縁膜
１０６コントロールゲート絶縁膜
１０７ｎ型領域
１０８ａハロー領域
１０８ｂハロー領域
２００基板
２０１素子分離絶縁物
２０２ａソース
２０２ｂドレイン
２０３フローティングゲート
２０３ａフローティングゲートの第１導電層
２０３ｂフローティングゲートの第２導電層
２０３ｃ高仕事関数酸窒化物層
２０４コントロールゲート
２０４ａコントロールゲートの第１導電層
２０４ｂコントロールゲートの第２導電層
２０５ａ絶縁膜
２０５フローティングゲート絶縁膜
２０６コントロールゲート絶縁膜
２０７弱いｎ型領域
２０８ｎ型領域
２０９ａ側壁
２０９ｂ側壁 100 Substrate 101 Element isolation insulator 102 Impurity region 102a Source 102b Drain 103 Floating gate 103a Floating gate first conductive layer 103b Floating gate second conductive layer 104 Control gate 104a Control gate first conductive layer 104b Control gate second Conductive layer 105 Floating gate insulating film 106 Control gate insulating film 107 N-type region 108a Halo region 108b Halo region 200 Substrate 201 Element isolation insulator 202a Source 202b Drain 203 Floating gate 203a Floating gate first conductive layer 203b Floating gate second Conductive layer 203c High work function oxynitride layer 204 Control gate 204a First conductivity of control gate Second conductive layer 205a insulating film 205 a floating gate insulating film 206 a control gate insulating film 207 weak n-type region 208 n-type region 209a side wall 209b side wall of 204b control gate

Claims

半導体領域と、
前記半導体領域上の、第１の絶縁膜と、
前記第１の絶縁膜上の、フローティングゲートと、
前記フローティングゲート上の、第２の絶縁膜と、
前記第２の絶縁膜上の、コントロールゲートと、を有し、
前記フローティングゲートは、インジウム又は亜鉛の少なくとも一と、酸素と、窒素とを有し、
前記酸素は、前記窒素の２倍乃至５倍で含有され、
前記第２の絶縁膜の比誘電率は１０以上であることを特徴とする半導体装置。 A semiconductor region;
A first insulating film on the semiconductor region;
A floating gate on the first insulating film;
A second insulating film on the floating gate;
A control gate on the second insulating film;
The floating gate includes at least one of indium or zinc, oxygen, and nitrogen;
The oxygen is contained 2 to 5 times the nitrogen,
The second dielectric film has a relative dielectric constant of 10 or more.

半導体領域と、
前記半導体領域上の、第１の絶縁膜と、
前記第１の絶縁膜上の、フローティングゲートと、
前記フローティングゲート上の、第２の絶縁膜と、
前記第２の絶縁膜上の、コントロールゲートと、を有し、
前記フローティングゲートは、第１の導電層と、前記第１の導電層上の第２の導電層とを有し、
前記第２の導電層は、インジウム又は亜鉛の少なくとも一と、酸素と、窒素とを有し、
前記酸素は、前記窒素の２倍乃至５倍で含有され、
前記第２の絶縁膜の比誘電率は１０以上であることを特徴とする半導体装置。 A semiconductor region;
A first insulating film on the semiconductor region;
A floating gate on the first insulating film;
A second insulating film on the floating gate;
A control gate on the second insulating film;
The floating gate has a first conductive layer and a second conductive layer on the first conductive layer;
The second conductive layer has at least one of indium or zinc, oxygen, and nitrogen,
The oxygen is contained 2 to 5 times the nitrogen,
The second dielectric film has a relative dielectric constant of 10 or more.

半導体領域と、
前記半導体領域上の、第１の絶縁膜と、
前記第１の絶縁膜上の、フローティングゲートと、
前記フローティングゲート上の、第２の絶縁膜と、
前記第２の絶縁膜上の、コントロールゲートと、を有し、
前記フローティングゲートは、インジウム又は亜鉛の少なくとも一と、酸素と、窒素とを有し、
前記コントロールゲートは、インジウム又は亜鉛の少なくとも一と、窒素とを有し、
前記フローティングゲートにおいて、前記酸素は、前記窒素の２倍乃至５倍で含有され、
前記第２の絶縁膜の比誘電率は１０以上であることを特徴とする半導体装置。 A semiconductor region;
A first insulating film on the semiconductor region;
A floating gate on the first insulating film;
A second insulating film on the floating gate;
A control gate on the second insulating film;
The floating gate includes at least one of indium or zinc, oxygen, and nitrogen;
The control gate comprises at least one of indium or zinc and nitrogen;
In the floating gate, the oxygen is contained 2 to 5 times the nitrogen,
The second dielectric film has a relative dielectric constant of 10 or more.